KR20060077009A - 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체소자 - Google Patents

고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체소자 Download PDF

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KR20060077009A
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Abstract

본 발명의 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자는, 고전압 트랜지스터가 배치되는 고전압 트랜지스터 영역 및 저전압 트랜지스터가 배치되는 저전압 트랜지스터 영역을 갖는 기판상에 형성되는데, 특히 고전압 트랜지스터 영역에서의 소자 분리막으로 로코스 소자 분리막이 배치되고, 저전압 트랜지스터 영역에서의 소자 분리막으로 얕은 트랜치 소자 분리막이 배치된다.
고전압 트랜지스터, 저전압 트랜지스터, 소자 분리막, 내압, 칩면적

Description

고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자{Semiconductor device having high voltage transistor and low voltage transistor}
도 1은 종래의 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자의 일 예를 나타내 보인 단면도이다.
도 2는 종래의 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자의 다른 예를 나타내 보인 단면도이다.
도 3은 본 발명에 따른 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자를 나타내 보인 단면도이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자에 관한 것이다.
도 1은 종래의 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, 고전압 트랜지스터 영역에는 대략 30V 이상의 고전압 트랜지스터가 배치되고, 저전압 트랜지스터 영역에는 저전압 트랜지스터가 배치된다. 고전압 트랜지스터 및 저전압 트랜지스터의 소자 분리막으로는 모두 로코스(LOCOS; LOCal Oxidation of Silicon) 소자 분리막(111)이 사용된다.
고전압 트랜지스터는, p-형 기판(100)의 상부 일정 영역에서 상호 이격되도록 배치되는 n+형 소스/드레인 영역(141)을 포함한다. 특히 드레인 영역(141)은 드리프트 영역으로 작용하는 n-형 확장된 드레인(extended drain)영역(103) 내에 배치된다. n+형 소스 영역(141)과 n-형 확장된 드레인 영역(103) 사이의 기판(100) 표면은 채널 형성 영역(101)이다. 이 채널 형성 영역(101) 위에는 게이트 절연막 패턴(121) 및 게이트 도전막 패턴(122)이 순차적으로 배치된다. n+형 소스/드레인 영역(141)은 각각 소스 전극(S) 및 드레인 전극(D)에 전기적으로 연결된다.
저전압 트랜지스터는, p-형 기판(100)의 상부 일정 영역에서 상호 이격되도록 배치되는 n+형 소스/드레인 영역(151)을 포함한다. n+형 소스/드레인 영역(151) 사이의 기판(100) 표면은 채널 형성 영역(102)이다. 이 채널 형성 영역(102) 위에는 게이트 절연막 패턴(131) 및 게이트 도전막 패턴(132)이 순차적으로 배치된다. n+형 소스/드레인 영역(151)은 각각 소스 전극(S) 및 드레인 전극(D)에 전기적으로 연결된다.
이와 같은 종래의 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자는, 고전압 트랜지스터의 내압을 확보하기 위하여 고전압 트랜지스터 영역의 소자 분리막으로서 모두 로코스 소자 분리막(111)이 사용된다. 그러나 저전압 트랜지스터 영역에서도 로코스 소자 분리막(111)이 사용되어 저전압 트랜지스터 영역의 칩 면적이 증가된다는 단점을 갖는다.
도 2는 종래의 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자의 다른 예를 나타내 보인 단면도이다. 도 2에서 도 1과 동일한 참조부호는 동일한 요소를 나타내므로 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 고전압 트랜지스터 영역에는 대략 30V 이하의 고전압 트랜지스터가 배치되고, 저전압 트랜지스터 영역에는 저전압 트랜지스터가 배치된다. 고전압 트랜지스터 영역 및 저전압 트랜지스터 영역에서의 소자 분리막으로는 모두 얕은 트랜치 소자분리(STI; Shallow Trench Isolation)막(211)이 사용된다. 이 경우 도 1의 반도체 소자의 경우에 비하여 칩 면적이 감소된다는 장점이 있다. 그러나 고전압 트랜지스터 영역의 경우, 트랜치 소자 분리막(211)만으로는 소망하는 내압을 얻기 힘들며, 트랜치 소자 분리막(211)의 선형적인 프로파일로 인하여 온저항 및 누설 전류 특성이 열악해진다는 단점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는 고전압 트랜지스터 영역에서 충분한 내압을 가지고 온저항 및 누설 전류 특성이 개선되는 한편, 저전압 트랜지스터 영역에서는 칩 면적을 감소시킬 수 있는 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자는,
고전압 트랜지스터가 배치되는 고전압 트랜지스터 영역 및 저전압 트랜지스터가 배치되는 저전압 트랜지스터 영역을 갖는 기판상에 형성되는 반도체 소자에 있어서,
상기 고전압 트랜지스터 영역에서의 소자 분리막으로 로코스 소자 분리막이 배치되고, 상기 저전압 트랜지스터 영역에서의 소자 분리막으로 얕은 트랜치 소자 분리막이 배치되는 것을 특징으로 한다.
상기 고전압 트랜지스터는 30V 이상의 내압을 갖는 것이 바람직하다.
상기 고전압 트랜지스터는,
상기 기판 위에서 채널 형성 영역으로 상호 이격되도록 배치되는 소스 영역 및 확장된 드레인 영역;
상기 확장된 드레인 영역 내에 배치되는 드레인 영역;
상기 채널 형성 영역 위에 배치되는 게이트 절연막 패턴; 및
상기 게이트 절연막 패턴 위에 배치되는 게이트 도전막 패턴을 구비할 수 있다.
상기 저전압 트랜지스터는 상보형 모스 트랜지스터일 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되 어져서는 안된다.
도 3은 본 발명에 따른 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자를 나타내 보인 단면도이다.
도 3을 참조하면, 고전압 트랜지스터 영역에는 대략 30V 이상의 고전압 트랜지스터가 배치되고, 저전압 트랜지스터 영역에는 저전압 트랜지스터가 배치된다. 저전압 트랜지스터는 로직회로에서 사용되는 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 트랜지스터일 수 있다. 상기 고전압 트랜지스터 영역에서의 소자 분리막으로는 로코스 소자 분리막(311)이 사용되는 반면에, 상기 저전압 트랜지스터 영역에서의 소자 분리막으로는 얕은 트랜치 소자 분리막(312)이 사용된다. 이에 따라 고전압 트랜지스터 영역에서는 대략 30V 이상의 높은 내압을 얻을 수 있으며, 저전압 트랜지스터 영역에서는 칩 면적을 감소시킬 수 있다.
상기 고전압 트랜지스터는, p-형 기판(300)의 상부 일정 영역에서 상호 이격되도록 배치되는 n+형 소스/드레인 영역(341)을 포함한다. 특히 드레인 영역(341)은 드리프트 영역으로 작용하는 n-형 확장된 드레인 영역(303) 내에 배치된다. n+형 소스 영역(341)과 n-형 확장된 드레인 영역(303) 사이의 기판(300) 표면은 채널 형성 영역(301)이다. 이 채널 형성 영역(301) 위에는 게이트 절연막 패턴(321) 및 게이트 도전막 패턴(322)이 순차적으로 배치된다. n+형 소스/드레인 영역(341)은 각각 소스 전극(S) 및 드레인 전극(D)에 전기적으로 연결된다.
상기 저전압 트랜지스터는, p-형 기판(300)의 상부 일정 영역에서 상호 이격되도록 배치되는 n+형 소스/드레인 영역(351)을 포함한다. n+형 소스/드레인 영역(351) 사이의 기판(300) 표면은 채널 형성 영역(302)이다. 이 채널 형성 영역(302) 위에는 게이트 절연막 패턴(331) 및 게이트 도전막 패턴(332)이 순차적으로 배치된다. n+형 소스/드레인 영역(351)은 각각 소스 전극(S) 및 드레인 전극(D)에 전기적으로 연결된다.
이와 같이 고전압 트랜지스터 영역 및 저전압 트랜지스터 영역에 각각 로코스 소자 분리막 및 얕은 트랜치 소자 분리막이 형성되는 반도체 소자를 제조하는 방법을 설명하면 다음과 같다.
먼저 고전압 트랜지스터 영역에 웰영역을 형성한다. 이 웰영역은 통상의 이온 주입 공정 및 확산 공정에 의해 형성한다. 웰영역 형성에 이어서 확장된 드레인 영역(303)도 또한 형성한다. 다음에 통상의 로코스 공정을 수행하여 고전압 트랜지스터 영역 내에 로코스 소자 분리막(311)을 형성한다. 예컨대 기판(300) 위에 패드산화막 및 질화막을 적층한 후에 패터닝을 수행하여 로코스 소자 분리막(311)이 형성될 기판(300) 표면을 노출시킨다. 다음에 산화 공정을 수행하면, 노출된 기판(300) 표면에 로코스 소자 분리막(311)이 만들어진다. 이와 같은 로코스 공정을 수행하는 동안, 저전압 트랜지스터 영역은 소정의 마스크막에 의해 덮인 상태를 유지한다.
다음에 저전압 트랜지스터 영역에 얕은 트랜치 소자 분리막(312)을 형성한 다. 상기 얕은 트랜치 소자 분리막(312)은 통상의 트랜치 소자 분리막 형성 공정을 사용하여 형성한다. 예컨대 저전압 트랜지스터 영역 위에 하드마스크막 패턴을 형성한다. 여기에서, 상기 하드마스크막 패턴은 로코스 소자 분리막(311)을 형성하는데 사용한 질화막 패턴 및 패드 산화막 패턴으로 구성할 수 있다.
그리고 이 하드마스크막 패턴을 식각마스크로 한 식각 공정을 수행하여 저전압 트랜지스터 영역의 기판(300)에 트랜치를 형성한다. 다음에 산화막 라이너를 형성하고, 트랜치 내부를 절연막으로 매립한다. 다음에 평탄화 공정을 수행하여 얕은 트랜치 소자 분리막(312)을 형성하고, 하드마스크막 패턴을 제거한다.
이와 같이 고전압 트랜지스터 영역 및 저전압 트랜지스터 영역에 각각 로코스 소자 분리막(311) 및 얕은 트랜치 소자 분리막(312)을 형성한 후에는, 저전압 트랜지스터 영역에 웰영역 형성을 위한 이온 주입 공정 및 확산 공정을 수행한다. 다음에 고전압 트랜지스터 영역 및 저전압 트랜지스터 영역에 게이트 절연막 패턴(321, 331) 및 게이트 도전막 패턴(322, 332)이 순차적으로 적층되는 게이트스택을 형성한다. 다음에 통상의 이온 주입 공정 및 확산 공정을 수행하여 소스/드레인 영역(341, 351)을 형성한다.
지금까지 설명한 바와 같이, 고전압 트랜지스터 영역의 소자 분리막으로서 로코스 소자 분리막을 사용하고, 저전압 트랜지스터 영역의 소자 분리막으로서 얕은 트랜치 소자 분리막을 사용함으로써, 고전압 트랜지스터 영역에서는 높은 내압을 얻을 수 있으며, 저전압 트랜지스터 영역에서는 칩 면적을 감소시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

  1. 고전압 트랜지스터가 배치되는 고전압 트랜지스터 영역 및 저전압 트랜지스터가 배치되는 저전압 트랜지스터 영역을 갖는 기판상에 형성되는 반도체 소자에 있어서,
    상기 고전압 트랜지스터 영역에서의 소자 분리막으로 로코스 소자 분리막이 배치되고, 상기 저전압 트랜지스터 영역에서의 소자 분리막으로 얕은 트랜치 소자 분리막이 배치되는 것을 특징으로 하는 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자.
  2. 제 1항에 있어서,
    상기 고전압 트랜지스터는 30V 이상의 내압을 갖는 것을 특징으로 하는 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자.
  3. 제 1항에 있어서, 상기 고전압 트랜지스터는,
    상기 기판 위에서 채널 형성 영역으로 상호 이격되도록 배치되는 소스 영역 및 확장된 드레인 영역;
    상기 확장된 드레인 영역 내에 배치되는 드레인 영역;
    상기 채널 형성 영역 위에 배치되는 게이트 절연막 패턴; 및
    상기 게이트 절연막 패턴 위에 배치되는 게이트 도전막 패턴을 구비하는 것 을 특징으로 하는 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자.
  4. 제 1항에 있어서,
    상기 저전압 트랜지스터는 상보형 모스 트랜지스터인 것을 특징으로 하는 고전압 트랜지스터 및 저전압 트랜지스터를 갖는 반도체 소자.
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