KR100442785B1 - 바이-씨모스 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 바이폴라(Bipolar) 트랜지스터와 씨모스(CMOS) 트랜지스터를 단일 기판에 형성하는 바이-씨모스(Bi-CMOS) 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은 바이폴라 트랜지스터가 형성될 기판 영역에 홈을 형성한 후, 상기 홈의 표면에 매립형으로 상기 바이폴라 트랜지스터를 형성한다. 또한, 개시된 본 발명의 방법은 바이폴라 트랜지스터의 에미터를 씨모스 트랜지스터의 게이트 전극 형성시에 폴리실리콘의 패터닝을 통해 동시에 형성한다. 본 발명에 따르면, 바이폴라 트랜지스터를 매립형으로 형성한 것과 관련해서 베이스 폭을 증가시킬 수 있어서 바이폴라 트랜지스터의 성능을 확보할 수 있으며, 또한, 바이폴라 트랜지스터의 에미터를 씨모스 트랜지스터의 게이트 전극과 동시에 형성한 것과 관련해서 공정 단순화를 얻을 수 있다.
Description
본 발명은 바이-씨모스 트랜지스터 제조방법에 관한 것으로, 보다 상세하게는, 바이폴라 트랜지스터의 성능을 확보하면서 공정 단순화를 얻을 수 있는 바이-씨모스 트랜지스터 제조방법에 관한 것이다.
바이-씨모스(이하, Bi-CMOS) 트랜지스터는 씨모스(CMOS) 트랜지스터가 갖는 잇점과 바이폴라(Bipolar) 트랜지스터가 갖는 잇점을 살려 단일 기판에 고집적도의 씨모스 트랜지스터와 고속구동능력, 저소비전력 및 고정밀도의 바이폴라 트랜지스터를 집적시킨 반도체 소자로서, 고속 VLSI의 구현에 적합하며, 캐쉬 메모리 등에 많이 사용된다.
이와 같은 Bi-CMOS는 기판의 일 영역에 엔모스(NMOS)와 피모스(PMOS)로 구성된 씨모스 트랜지스터가 집적되고, 기판의 다른 영역에 에미터(Emitter), 베이스 (Base) 및 컬렉터(Collector)로 구성된 바이폴라 트랜지스터가 집적되며, 이때, 상기 씨모스 트랜지스터와 바이폴라 트랜지스터는 일련의 공정을 통해 동시에 집적된다.
그러나, 도시하고 설명하지는 않았지만, 종래의 Bi-CMOS 트랜지스터는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 모스 트랜지스터의 스케일 다운(scale down)이 급격히 진행되고 있는 추세에서, 바이폴라 트랜지스터의 전류이득과 함께 구동 전류(drive current)를 증가시키는데 한계가 있고, 그래서, 성능 확보에 어려움이 있다.
또한, 종래의 Bi-CMOS 트랜지스터는, 당업자들에게 주지된 바와 같이, 일련의 공정을 통해 바이폴라 트랜지스터와 씨모스 트랜지스터를 동시에 제조하므로, 많은 공정 단계들을 포함하는 것으로 인해 제조 공정이 매우 복잡하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 바이폴라 트랜지스터의 성능을 확보하면서 공정 단순화를 얻을 수 있는 Bi-CMOS 트랜지스터 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 Bi-CMOS 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 패드산화막
3 : 패드질화막 4 : 트렌치
4a : 홈 5 : 소자분리막
6 : 버퍼 산화막 7a,7b,7c : 웰
8 : 제1실리콘 에피층 9 : 제2실리콘 에피층
10 : 게이트 산화막 11 : 게이트 전극
11a : 폴리실리콘 패턴 12 : 스페이서
13 : 제1이온주입 마스크 14 : P형 소오스/드레인 영역
14a : P형 불순물 영역 15 : 제2이온주입 마스크
16 : N형 소오스/드레인 영역 16a : N형 불순물 영역
17 : 층간절연막 18 : 콘택 플러그
19a,19b,19c,19d,19e,19f,19g : 배선
상기와 같은 목적을 달성하기 위하여, 본 발명은, 바이폴라 트랜지스터가 형성될 제1영역과 씨모스 트랜지스터가 형성될 제2 및 제3영역을 갖는 실리콘 기판을 마련하는 단계; 상기 기판의 소자분리영역에 해당하는 부분들과 상기 기판의 제1영역 중심부에 각각 트렌치들과 홈을 형성하는 단계; 상기 트렌치형의 소자분리막이 형성되도록 상기 트렌치들 및 홈 내에 산화막을 매립시키는 단계; 상기 기판 상에 버퍼 산화막을 형성하고, 상기 기판의 제1영역 및 제3영역 내에 제1도전형의 불순물을 이온주입하여 제1도전형 웰을 형성하고 상기 기판의 제2영역에 제2도전형의 불순물을 이온주입하여 제2도전형 웰을 형성하는 단계; 상기 제1영역의 홈 및 이에 인접된 부분이 노출되도록 상기 버퍼 산화막을 패터닝하고, 상기 노출된 홈 내의 산화막을 제거하는 단계; 상기 홈 및 이에 인접된 기판 표면 상에 컬렉터 및 베이스 물질로서 제1도전형으로 도핑된 제1실리콘 에피층과 제2도전형으로 도핑된 제2실리콘 에피층을 차례로 성장시키는 단계; 상기 버퍼 산화막을 제거하는 단계; 상기 기판의 제2 및 제3영역 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함한 기판 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막과 게이트 산화막을 패터닝하여 상기 기판의 제2 및 제3영역 상에 게이트 전극을 형성함과 동시에 제1영역의 제2실리콘 에피층 상에 에미터 물질로서 폴리실리콘 패턴을 형성하는 단계; 상기 게이트 전극, 폴리실리콘 패턴 및 제1실리콘 에피층과 제2실리콘 에피층의 적층막 양측벽에 스페이서를 형성하는 단계; 상기 기판 결과물 상에 기판의 제2영역과 인접하지 않은 제2실리콘 에피층 단부를 포함한 제1영역 부분을 제외한 상기 제1영역과 제2영역을 덮도록 제1이온주입 마스크를 형성하는 단계; 상기 제1이온주입 마스크로부터 덮히지 않은 기판 영역에 제2도전형의 불순물을 이온주입하여 노출된 제1영역 부분 표면에 제2도전형의 불순물 영역을 형성함과 동시에 제3영역 표면에 제2도전형의 소오스/드레인 영역을 형성하는 단계; 상기 제1이온주입 마스크를 제거하고, 상기 기판 상에 제1이온주입 마스크에 의해 덮히지 않은 기판 영역을 덮도록 제2이온주입 마스크를 형성하는 단계; 상기 제2이온주입 마스크에 의해 덮히지 않은 기판 영역에 제1도전형의 불순물을 이온주입하여 노출된 제1영역 부분의 표면에 제1도전형의 불순물 영역을 형성함과 동시에 제2영역 표면에 제1도전형의 소오스/드레인 영역을 형성하는 단계; 상기 제2이온주입 마스크를 제거하고, 상기 기판 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막 상에 기판 제1영역의 제1,제2도전형의 불순불 영역들과 폴리실리콘 패턴 및 기판 제2 및 제3영역의 제1,제2도전형의 소오스/드레인 영역들과 각각 콘택되는 배선들을 형성하는 단계를 포함하는 바이-씨모스 트랜지스터 제조방법을 제공한다.
여기서, 상기 제1도전형은 N형, 그리고, 제2도전형은 P형이며, 상기 제1웰은 제2 및 제3웰 보다 깊게 형성한다.
또한, 상기 제1 및 제2도전형의 불순물을 이온주입하는 단계는 노출된 제1영역의 제1,제2실리콘 에피층 부분에도 이온주입한다.
본 발명에 따르면, 바이폴라 트랜지스터를 매립형으로 형성하기 때문에 그 성능을 확보할 수 있으며, 아울러, 바이폴라 트랜지스터의 에미터를 씨모스 트랜지스터의 게이트 전극과 동시에 형성하기 때문에 공정 단순화를 얻을 수 있다.
(실시예)
이하, 첨부된 도면을 참조해서 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 Bi-CMOS 트랜지스터 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 바이폴라 트랜지스터 형성 영역과 엔모스 및 피모스로 구성되는 씨모스 트랜지스터 형성 영역을 갖는 실리콘 기판(1)을 마련하고, 상기 기판(1) 상에 패드산화막(2)과 패드질화막(4)을 차례로 형성한다. 그런다음, 상기 패드질화막(3) 상에 소자분리영역들을 한정하는 감광막 패턴(도시안됨)을 형성한 상태에서, 감광막 패턴을 식각 장벽으로해서 패드질화막 및 패드산화막을 식각하고, 연이어, 노출된 기판 부분을 식각하여 기판(1)의 소자분리영역들 각각에 트렌치(4)를 형성한다. 이때, 매립형 바이폴라 트랜지스터가 형성될 수 있도록, 상기 트렌치형성시에는 바이폴라 트랜지스터 형성 영역에 홈(4a)를 형성해준다.
도 1b를 참조하면, 감광막 패턴과 패드질화막 및 패드산화막을 제거한 상태에서, 트렌치(4) 및 홈(4a)이 매립되도록 기판(1)의 전 영역 상에 산화막을 증착하고, 그런다음, 기판 표면이 노출될 때까지 상기 산화막을 CMP(Chemical Mechanical Polishing)하여 트렌치형의 소자분리막들(5)을 형성한다. 그 다음, 상기 소자분리막들(5)을 포함한 기판(1) 상에 버퍼 산화막(6)을 증착하고, 웰-마스크(도시안됨)를 이용해서 기판(1) 내에 소정 도전형의 불순물들을 이온주입하며, 이를 통해, 기판(1)의 적소에 제1, 제2 및 제3웰(7a, 7b, 7c)을 형성한다.
이때, 기판(1)의 바이폴라 트랜지스터 형성 영역에 형성되는 제1웰(7a)과 상기 제1웰(7a)과 이격된 씨모스 트랜지스터 형성 영역에 형성되는 제3웰(7c)은 제1도전형의 웰, 예컨데, N-웰로 형성하며, 상기 제1웰(7a)과 제3웰(7c) 사이의 씨모스 트랜지스터 형성 영역에 형성되는 제2웰(7b)은 제2도전형의 웰, 예컨데, P-웰로 형성한다. 또한, 상기 제1웰(7a)은 제2 및 제3웰(7b, 7c) 보다는 깊은 깊이로 형성한다.
도 1c를 참조하면, 매립형 바이폴라 트랜지스터를 형성하기 위해 홈(4a)의 상부 영역을 포함한 기판(1)의 바이폴라 트랜지스터 형성 영역 상에 증착된 버퍼 산화막 부분을 공지의 포토리소그라피 공정을 통해 제거하고, 이어서, 홈(4a) 내에 매립된 산화막을 습식 식각으로 제거한다.
그런다음, 홈(4a) 및 이에 인접한 기판 표면 상에 바이폴라 트랜지스터의 컬렉터(collector) 물질로서 제1웰(7a)과 동일한 도전형, 즉, N형 불순물로 도핑된제1실리콘 에피층(8)을 성장시키고, 연이어, 상기 제1실리콘 에피층(8) 상에 바이폴라 트랜지스터의 베이스(base) 물질로서 상기 제1실리콘 에피층(8)과 반대 도전형, 즉, P형 불순물로 도핑된 제2실리콘 에피층(9)을 성장시킨다.
도 1d를 참조하면, 버퍼 산화막을 제거한 상태에서, 기판(1)의 전 영역 상에 게이트 산화막(10)을 증착하고, 이어, 공지의 방법으로 기판(1)의 바이폴라 트랜지스터 형성 영역(A) 상에 증착된 게이트 산화막 부분을 식각 제거한다.
그런다음, 상기 게이트 산화막(10)을 포함한 기판(1)의 전 영역 상에 폴리실리콘막을 증착하고, 이어, 게이트 마스크(도시안됨)를 이용해서 상기 폴리실리콘막 및 게이트 산화막을 식각하여 기판(1)의 씨모스 트랜지스터 형성 영역에 게이트 전극(11)을 형성한다. 이때, 상기 폴리실리콘막의 식각시에는 바이폴라 트랜지스터 형성 영역에 형성된 제2실리콘 에피층(9) 상에 에미터(Emitter) 물질로서 폴리실리콘 패턴(11a)이 형성되도록 한다.
계속해서, 기판(1)의 전 영역 상에 스페이서용 절연막을 증착하고, 이어서, 상기 절연막을 블랭킷 식각하여 씨모스 트랜지스터 형성 영역에 형성된 게이트 전극(11)의 양측벽과 바이폴라 트랜지스터 형성 영역에 형성된 폴리실리콘 패턴(11a) 및 제1,제2실리콘 에피층(8, 9)의 적층막 양측벽에 스페이서(12)를 형성한다.
도 1e를 참조하면, 상기 단계까지의 결과물 상에 감광막을 도포하고, 이를 노광 및 현상하여, 예컨데, P형 불순물의 고농도 이온주입을 위한 제1이온주입 마스크(13)를 형성한다. 여기서, 상기 제1이온주입 마스크(13)는 씨모스 트랜지스터 형성 영역에서의 제2웰(7b)과 인접하지 않은 바이폴라 트랜지스터 형성 영역의 기판 영역 및 이에 인접한 제2실리콘 에피층 부분(A)을 제외한 상기 바이폴라 트랜지스터 형성 영역 및 씨모스 트랜지스터 형성 영역의 제2웰(7b) 영역을 덮도록 형성한다.
계속해서, 상기 제1이온주입 마스크(13)를 이용해서 노출된 기판 영역들 내에 P형 불순물을 고농도로 이온주입하고, 이를 통해, 씨모스 트랜지스터 형성 영역의 제3웰(7c) 표면에 P형의 소오스/드레인 영역(14)을 형성함과 동시에 노출된 바이폴라 트랜지스터 형성 영역 부분(A)의 표면에 P+ 불순물 영역(14a)을 형성한다.
도 1f를 참조하면, 제1이온주입 마스크를 제거한 상태에서, 기판(1) 상에 상기 제1이온주입 마스크와 반전된 형태, 즉, 제1이온주입 마스크에 의해 가려진 기판 영역을 노출시키는 형태의 제2이온주입 마스크(15)를 형성한다. 그런다음, 상기 제2이온주입 마스크(15)를 이용해서 노출된 기판 영역들 내에 N형 불순물을 고농도로 이온주입하고, 이를 통해, 씨모스 트랜지스터 형성 영역의 제2웰(7b) 표면에 N형의 소오스/드레인 영역(16)을 형성하고, 이와 동시에, 노출된 바이폴라 트랜지스터 형성 영역의 기판 부분(B)에 N+ 불순물 영역(16a)을 형성한다. 이때, 노출된 폴리실리콘 패턴(11a), 즉, 바이폴라 트랜지스터의 에미터에도 불순물이 도핑된다.
도 1g를 참조하면, 제2이온주입 마스크를 제거한 상태에서, 상기 단계까지의 결과물 상에 두껍게 층간절연막(17)을 증착하고, CMP 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 평탄화된 층간절연막(17)의 소정 부분들을 선택적으로 식각하여 바이폴라 트랜지스터 형성 영역에서의 P형 불순물이 도핑된 제2실리콘 에피층 부분(A)과 P형 불순물 영역(14a), 폴리실리콘 패턴(11a), N형 불순물로 도핑된 제2실리콘 에피층 부분(B) 및 N형 불순물 영역(16a)과 씨모스 트랜지스터 형성 영역에서의 N형 및 P형 소오스/드레인 영역(14, 16)을 각각 노출시키는 콘택홀들을 형성하고, 이어서, 상기 콘택홀들을 매립하도록 층간절연막(17) 상에 도전막을 증착한 후, 이를 CMP하여 콘택 플러그들을 형성한다.
그리고나서, 상기 층간절연막(17) 상에 도전막을 증착한 후, 이를 패터닝하여 바이폴라 트랜지스터의 에미터, 베이스 및 컬렉터 부분과 콘택되는 제1, 제2 및 제3배선(19a, 19b, 19c)과 엔모스 트랜지스터의 소오스/드레인 영역(16)과 콘택되는 제4 및 제5배선(19d, 19e), 피모스 트랜지스터의 소오스/드레인 영역(14)과 콘택되는 제6 및 제7배선(19f, 19g)을 형성하고, 이 결과로서, 본 발명에 따른 Bi-CMOS 트랜지스터를 완성한다.
전술한 바와 같은 본 발명의 방법에 있어서, 바이폴라 트랜지스터의 에미터는 씨모스 트랜지스터의 게이트 전극용 폴리실리콘을 이용해서 동시에 형성되므로, 상기 에미터를 형성하기 위한 별도의 공정은 필요치 않다.
또한, 상기 바이폴라 트랜지스터는 매립형으로 형성된 것과 관련해서 베이스의 폭이 증가되며, 그래서, 종래 보다 그 성능을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 바이폴라 트랜지스터를 매립형으로 형성하기 때문에 베이스 폭을 증가시킬 수 있으며, 이에 따라, 디자인 룰이 감소되고 있는 추세에서, 베이스 폭이 감소됨에 따른 바이폴라 트랜지스터의 성능 저하를 방지할 수 있다.
또한, 본 발명은 바이폴라 트랜지스터의 에미터를 게이트 폴리를 이용해서 동시에 형성하기 때문에 상기 에미터 형성을 위한 추가 공정을 생략할 수 있으며, 그래서, 종래에 비해 공정 단순화를 얻을 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 바이폴라 트랜지스터가 형성될 제1영역과 씨모스 트랜지스터가 형성될 제2 및 제3영역을 갖는 실리콘 기판을 마련하는 단계;상기 기판의 소자분리영역에 해당하는 부분들과 상기 기판의 제1영역 중심부에 각각 트렌치들과 홈을 형성하는 단계;상기 트렌치형의 소자분리막이 형성되도록 상기 트렌치들 및 홈 내에 산화막을 매립시키는 단계;상기 기판 상에 버퍼 산화막을 형성하고, 상기 기판의 제1영역 및 제3영역 내에 제1도전형의 불순물을 이온주입하여 제1도전형 웰을 형성하고 상기 기판의 제2영역에 제2도전형의 불순물을 이온주입하여 제2도전형 웰을 형성하는 단계;상기 제1영역의 홈 및 이에 인접된 부분이 노출되도록 상기 버퍼 산화막을 패터닝하고, 상기 노출된 홈 내의 산화막을 제거하는 단계;상기 홈 및 이에 인접된 기판 표면 상에 컬렉터 및 베이스 물질로서 제1도전형으로 도핑된 제1실리콘 에피층과 제2도전형으로 도핑된 제2실리콘 에피층을 차례로 성장시키는 단계;상기 버퍼 산화막을 제거하는 단계;상기 기판의 제2 및 제3영역 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막을 포함한 기판 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막과 게이트 산화막을 패터닝하여 상기 기판의 제2 및 제3영역 상에 게이트 전극을 형성함과 동시에 제1영역의 제2실리콘 에피층 상에 에미터 물질로서 폴리실리콘 패턴을 형성하는 단계;상기 게이트 전극, 폴리실리콘 패턴 및 제1실리콘 에피층과 제2실리콘 에피층의 적층막 양측벽에 스페이서를 형성하는 단계;상기 기판 결과물 상에 기판의 제2영역과 인접하지 않은 제2실리콘 에피층 단부를 포함한 제1영역 부분을 제외한 상기 제1영역과 제2영역을 덮도록 제1이온주입 마스크를 형성하는 단계;상기 제1이온주입 마스크로부터 덮히지 않은 기판 영역에 제2도전형의 불순물을 이온주입하여 노출된 제1영역 부분 표면에 제2도전형의 불순물 영역을 형성함과 동시에 제3영역 표면에 제2도전형의 소오스/드레인 영역을 형성하는 단계;상기 제1이온주입 마스크를 제거하고, 상기 기판 상에 제1이온주입 마스크에 의해 덮히지 않은 기판 영역을 덮도록 제2이온주입 마스크를 형성하는 단계;상기 제2이온주입 마스크에 의해 덮히지 않은 기판 영역에 제1도전형의 불순물을 이온주입하여 노출된 제1영역 부분의 표면에 제1도전형의 불순물 영역을 형성함과 동시에 제2영역 표면에 제1도전형의 소오스/드레인 영역을 형성하는 단계;상기 제2이온주입 마스크를 제거하고, 상기 기판 상에 층간절연막을 형성하는 단계; 및상기 층간절연막 상에 기판 제1영역의 제1,제2도전형의 불순불 영역들과 폴리실리콘 패턴 및 기판 제2 및 제3영역의 제1,제2도전형의 소오스/드레인 영역들과 각각 콘택되는 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 바이-씨모스 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제1도전형은 N형이고, 제2도전형은 P형인 것을 특징으로 하는 바이-씨모스 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제1웰은 제2 및 제3웰 보다 깊게 형성하는 것을 특징으로 하는 바이-씨모스 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제2도전형의 불순물을 이온주입하는 단계는,노출된 제1영역의 제1,제2실리콘 에피층 부분에도 이온주입하는 것을 특징으로 하는 바이-씨모스 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제1도전형의 불순물을 이온주입하는 단계는,노출된 제1영역의 제1,제2실리콘 에피층 부분에도 이온주입하는 것을 특징으로 하는 바이-씨모스 트랜지스터 제조방법.
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