KR100710196B1 - 바이폴라트랜지스터의 제조방법 - Google Patents

바이폴라트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 본 발명의 바이폴라 트랜지스터의 제조방법은 제1 도전형의 제1 웰영역 및 제2 웰영역이 형성된 반도체 기판의 소자분리영역에 소자분리막을 형성하는 단계와, 상기 제1 웰영역에 제2 도전형의 이온주입공정을 수행하여, 제3 웰영역을 형성하는 단계와, 상기 제3 웰영역이 기판 전면에 도전막 및 절연막을 형성한 후 패터닝하여, 소정 간격이격된 두 개의 베이스전극패턴을 형성하는 단계와, 상기 베이스전극패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 기판 전면에 제1 도전형의 이온을 주입하여, 상기 베이스전극패턴들 사이에 에미터영역을 형성하고, 상기 제2 웰영역에 콜렉터영역을 형성하는 단계와, 상기 에미터전극이 형성된 기판 전면에 확산공정을 수행하여, 상기 에미터영역 사이에 두 개의 베이스영역을 형성하는 단계를 포함한다.
바이폴라트랜지스터

Description

바이폴라트랜지스터의 제조방법{Method for manufacturing a bipolar transistor}
도 1은 일반적인 바이폴라 트랜지스터의 구조단면도
도 2 내지 도 7은 본 발명에 따른 바이폴라 트랜지스터의 제조방법을 순차적으로 도시한 공정단면도
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 기판 11: 매몰층
12a, 12b, 17: 웰 14: 소자분리막
16: 콜렉터영역 24: 에미터영역
26: 베이스영역 27: 층간절연막
28a, 28b, 28c: 콘택플러그
본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 특히 고속용 바이폴라 트랜지스터의 제조방법에 관한 것이다.
최근 고속신호처리용 소자의 요구가 점차 커지고 있는 데, 이에 따라 베이스 영역과 에미터영역간의 거리를 가깝게 하여 베이스 저항을 감소시켜 고속신호처리용 바이폴라 트랜지스터가 개발되고 있다.
도 1은 일반적으로 사용되는 고속용 바이폴라 트랜지스터의 구조 단면도를 도시하고 있다.
도 1에 도시된 바와 같이, 기판(100) 상에 매몰층(110)이 형성되고, 상기 매몰층(110)상에 제1 활성영역이 형성될 제1 웰(120a)과 제2 활성영역이 형성될 제2 웰(120b)로 구분하는 소자분리막(140)이 형성되고, 상기 제1 웰(120a)의 제1 활성영역 내부에는 에미터영역(150b) 및 베이스영역(152b)이 형성되고, 제2 웰(120b)의 제2 활성영역 내부에는 콜렉터영역(156a)이 형성된다. 상기 에미터영역(150b)은 제1 콘택플러그(150c)와 연결된 에미터전극(150a)가 형성되고, 상기 콜렉터영역(156a)은 제2 콘택플러그(156c)과 연결되어 있고, 상기 베이스영역(152b)은 제3 콘택플러그(152c)과 연결된 베이스전극(152a)이 형성된다. 상기 베이스전극(152a)과 상기 에미터전극(150a) 사이에는 패드산화막(160)이 형성되어 있다. 상기 제1, 제2 및 제3 콘택플러그(150c, 156c, 152c)는 층간절연막(170)을 관통하여, 각각 에미터영역(150b), 콜렉터영역(156a), 베이스영역(152b)에 연결되어 있다.
한편, 상기와 같이 형성된 바이폴라 트랜지스터는, 에미터전극(150a)과 베이스전극(152a)을 패드산화막(160)에 의해 격리하고 있고, 상기 에미터전극(150a)에 도핑된 이온이 확산되어 에미터영역(150b)을 형성하고, 베이스전극(152a)에 도핑된 이온들이 확산되어 베이스영역(152b)을 형성한다.
그러나, 이와 같이 바이폴라 트랜지스터를 형성할 경우, 에미터전극(150a)과 베이스전극(152a)을 포함하는 층간절연막(170)의 높이는 상기 전극들의 콘택플러그의 형성공정시 요구되는 CMP 공정마진확보를 위해 두껍게 형성되어야 하므로, 소자의 집적화가 어려워지는 문제점이 있다.
또한, 에미터전극(150a)과 베이스전극(152a)을 형성하기 위한 폴리실리콘막 형성 및 식각공정이 각각 수행되어 공정의 단순화가 어려워지는 문제점이 있고, 상기 콘택플러그 형성을 위한 식각공정시 이들전극을 이루는 폴리실리콘막의 손실이 발생될 수 있다.
상술한 문제점을 해결하기 위한 본 발명은 소자의 집적화 및 공정을 단순화시키는 바이폴라 트랜지스터의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 바이폴라 트랜지스터의 제조방법은 제1 도전형의 제1 웰영역 및 제2 웰영역이 형성된 반도체 기판의 소자분리영역에 소자분리막을 형성하는 단계와, 상기 제1 웰영역에 제2 도전형의 이온주입공정을 수행하여, 제3 웰영역을 형성하는 단계와, 상기 제3 웰영역이 기판 전면에 도전막 및 절연막을 형성한 후 패터닝하여, 소정 간격이격된 두 개의 베이스전극패턴을 형성하는 단계와, 상기 베이스전극패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 기판 전면에 제1 도전형의 이온을 주입하여, 상기 베이스전극패턴들 사이에 에미터영역을 형성하고, 상기 제2 웰영역에 콜렉터영역을 형성하는 단계와, 상기 에미터전극이 형성된 기판 전면에 확산공정을 수행하여, 상기 에미터영 역 사이에 두 개의 베이스영역을 형성하는 단계를 포함한다.
상기 베이스영역이 형성된 후, 상기 결과물 전면에 층간절연막을 형성한 후 패터닝하여, 상기 베이스전극패턴, 상기 에미터영역 및 상기 콜렉터영역을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전막을 매립하여, 상기 에미터전극, 베이스전극패턴 및 콜렉터영역과 각각 접촉하는 콘택플러그를 형성하는 단계를 더 포함한다.
상기 도전막은 상기 제2 도전형으로 도핑된 폴리실리콘막이고, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형이다.
도 2 내지 도 7은 본 발명에 따른 바이폴라 트랜지스터의 제조방법을 순차적으로 도시한 공정단면도들이다.
도 2에 도시된 바와 같이, 먼저, 기판(10), p형 실리콘기판을 준비한다. 여기서, 기판(10)의 일부 활성영역에는 n형 매몰층(11)이 형성되고, 상기 매몰층(11) 내에 n형으로 도핑된 제1 웰(12a) 및 제2 웰(12b)를 형성한다.
이어서, 바이폴라 트랜지스터의 소자분리를 위해 기판(10)의 필드영역에 소자분리막(14)을 형성한다.
상기 소자분리막(14)은 기판(10)의 활성영역을 에미터 영역과 베이스 영역을 위한 제1 활성영역과 콜렉터 영역을 위한 제2 활성영역으로 구분한다.
이어, 소자분리막(14)이 형성된 기판에 사진공정과 이온주입공정을 수행하여 제1 활성영역의 제1 웰(12a)에 베이스 영역 및 에미터영역이 형성될 n형의 제3 웰(17)을 형성한다.
이어, 도 3에 도시된 바와 같이, 제3 웰(17)이 형성된 결과물 상에 p형으로 도핑된 폴리실리콘막(18)과 산화막(20)을 순차적으로 형성하고, 상기 산화막(20) 상에 베이스전극패턴 정의용 포토레지스트 패턴(미도시)를 형성한다. 상기 포토레지스트 패턴(미도시)를 식각 마스크로 이용하여 상기 산화막(20) 및 폴리실리콘막(18)을 식각하여, 상기 제3 웰(17) 상에 소정간격으로 이격된 두 개의 베이스전극패턴(21)을 형성한다.
계속, 도 4에 도시된 바와 같이, 상기 베이스전극패턴(21)이 형성된 결과물 상에 질화막을 증착한 후 에치백과 같은 식각공정을 수행하여, 상기 베이스전극패턴(21)의 양측벽에 스페이서(19)을 형성한다.
도 5에 도시된 바와 같이, 상기 스페이서(19)가 형성된 베이스전극패턴(21)이 형성된 결과물 상에 상기 두 개의 베이스전극 패턴(21)사이의 제3 웰(17)을 노출시키고, 콜렉터 영역이 정의될 제2 활성영역의 제2 웰(12b)을 노출시키는 포토레지스트 패턴(22)을 형성한다. 이어, 상기 포토레지스트 패턴(22)를 마스크로 이용하여 이온주입하여 제3 웰(17) 내부에 에미터영역(24) 및 제2 웰(12b)내부에 콜렉터영역(16)을 각각 형성한다.
상기 포토레지스트 패턴(22) 및 스페이서(19)가 형성된 베이스전극패턴(21)은 상기 에미터영역(24)을 형성하기 위한 이온주입 공정시 자기정렬 이온주입마스크로 사용된다.
이어, 도 6에 도시된 바와 같이, 상기 에미터영역(24) 및 콜렉터영역(16)이 형성된 결과물 상에 확산공정을 수행하여, 상기 베이스전극패턴(21)의 폴리실리콘 막(18)에 도핑된 p형 이온이 확산하여 베이스영역(26)을 형성한다. 더불어, 에미터영역(24)에 정의된 n형 이온 또한 상기 확산공정으로 인해 확산하여, 상기 베이스영역(26)과 유사한 깊이의 에미터영역(24)이 재형성된다.
상기 확산 공정은 상기 베이스전극패턴의 폴리실리콘막(18) 에 도핑된 p형 이온과 에미터영역(24)에 정의된 n형 이온의 확산계수 차이를 이용하여, 에미터영역(24)과 베이스영역(26)은 유사한 깊이로 형성될 수 있다.
마지막으로, 도 7에 도시된 바와 같이, 상기 에미터영역(24)과 베이스영역(26)이 정의된 기판 전면에 층간 절연막(27)을 형성한다. 이어, 상기 층간 절연막(27) 상에 포토레지스트 패턴(미도시)을 형성하고, 이를 마스크로 이용하여 식각공정을 수행하여, 상기 베이스전극패턴(21)의 폴리실리콘막(18), 에미터영역(24) 및 콜렉터영역(16)을 노출하는 콘택홀을 형성한다.
상기 콘택홀 내부가 매립되도록 도전막을 형성한 후, 상기 층간 절연막(27)이 노출될 때까지 평탄화공정을 수행하여, 베이스전극패턴의 폴리실리콘막(18), 에미터영역(24) 및 콜렉터영역(16)과 접촉하는 콘택플러그(28a, 28b, 28c)를 각각 형성한다.
한편, 상기 베이스전극패턴(21)을 p형으로 도핑된 폴리실리콘막으로 형성한 후 이 p형이온을 확산하여, 베이스영역(26)을 형성하고, 베이스전극패턴(21) 및 스페이서(19)에 의해 상기 자기정렬(self- align)된 에미터영역(24)을 형성하고, 상기 스페이서(19)에 의해 상기 베이스영역(26)과 에미터영역(24)간의 거리가 확보되어, 베이스영역의 저항을 감소시킬 수 있다.
또한, 베이스전극패턴(21)만이 사용되어 상기 콘택플러그의 형성공정시 요구되는 CMP 공정마진확보를 위해 층간 절연막의 두께를 얇게 할 수 있어, 소자의 집적화가 가능하다.
또한, 폴리실리콘막의 형성 및 식각하여 에미터전극만을 형성함으로써, 공정의 단순화가 가능하고, 상기 에미터 전극만을 형성하므로, 콘택플러그 형성을 위한 식각공정시 에미터전극 및 베이스전극 두 개 형성할 때보다 이들전극을 이루는 폴리실리콘막의 손실을 줄일 수 있게 된다.
본 발명에 의하면, 상기 베이스전극패턴을 p형으로 도핑된 폴리실리콘막으로 형성한 후 이 p형이온을 확산하여, 베이스영역을 형성하고, 베이스전극패턴 및 스페이서에 의해 상기 자기정렬(self- align)된 에미터영역을 형성함으로써, 상기 스페이서(19)에 의해 상기 베이스영역(26)과 에미터영역(24)간의 거리가 확보되어, 베이스영역의 저항을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면, 베이스전극패턴만이 사용되어 상기 콘택플러그의 형성공정시 요구되는 CMP 공정마진확보를 위해 층간 절연막의 두께를 얇게 할 수 있어, 소자의 집적화가 가능하다.
또한, 본 발명에 의하면, 폴리실리콘막의 형성 및 식각하여 에미터전극만을 형성함으로써, 공정의 단순화가 가능하고, 상기 에미터 전극만을 형성하므로, 콘택플러그 형성을 위한 식각공정시 에미터전극 및 베이스전극 두 개 형성할 때보다 이들전극을 이루는 폴리실리콘막의 손실을 줄일 수 있는 효과가 있다.

Claims (4)

  1. 제1 도전형의 제1 웰영역 및 제2 웰영역이 형성된 반도체 기판의 소자분리영역에 소자분리막을 형성하는 단계와,
    상기 제1 웰영역에 제2 도전형의 이온주입공정을 수행하여, 제3 웰영역을 형성하는 단계와,
    상기 제3 웰영역이 기판 전면에 도전막 및 절연막을 형성한 후 패터닝하여, 소정 간격이격된 두 개의 베이스전극패턴을 형성하는 단계와,
    상기 베이스전극패턴의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서가 형성된 기판 전면에 제1 도전형의 이온을 주입하여, 상기 베이스전극패턴들 사이에 에미터영역을 형성하고, 상기 제2 웰영역에 콜렉터영역을 형성하는 단계와,
    상기 에미터전극이 형성된 기판 전면에 확산공정을 수행하여, 상기 에미터영역 사이에 두 개의 베이스영역을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조방법.
  2. 제1 항에 있어서,
    상기 베이스영역이 형성된 후,
    상기 결과물 전면에 층간절연막을 형성한 후 패터닝하여, 상기 베이스전극패턴, 상기 에미터영역 및 상기 콜렉터영역을 노출하는 콘택홀을 형성하는 단계와,
    상기 콘택홀에 도전막을 매립하여, 상기 에미터전극, 베이스전극패턴 및 콜렉터영역과 각각 접촉하는 콘택플러그를 형성하는 단계를 더 포함하는 바이폴라 트랜지스터의 제조방법.
  3. 제1 항에 있어서, 상기 도전막은
    상기 제2 도전형으로 도핑된 폴리실리콘막인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  4. 제1 항 또는 제3 항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
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