KR20010091776A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

Abstract

본 발명은 반도체 장치 제조 방법 중에서 반도체소자의 콘택홀 형성방법에 관한 것으로, 반도체 기판 상에 복수개의 게이트 패턴을 형성하는 단계와, 복수개의 게이트 패턴이 형성된 결과물 전면에 스페이서용 절연막을 형성하는 단계와, 스페이서용 절연막을 부분 에치백하여 게이트 패턴들 사이의 갭 영역의 어스펙트 비율을 감소시키는 단계와, 주변회로 영역에 잔존하는 부분 에치백된 절연막을 선택적으로 이방성 식각하여 주변회로 영역의 게이트 패턴들 측벽에 스페이서를 형성하는 단계와, 스페이서가 형성된 결과물 전면에 식각저지막을 콘포말하게 형성하는 단계와, 식각저지막 상에 층간 절연막을 형성하는 단계와, 셀 어레이 영역의 층간 절연막을 패터닝하여 셀어레이 영역의 게이트 패턴들 사이의 식각저지막을 노출시키는 홀을 형성하는 단계와, 홀에 의해 노출된 식각저지막 및 부분 에치백된 절연막을 연속적으로 식각하여 셀 어레이 영역의 게이트 패턴들 사이의 반도체 기판을 노출시키는 자기정렬 콘택홀을 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택홀 형성 방법{METHOD OF FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 구체적으로는 반도체 소자의 콘택홀 형성방법에 관한 것이다.

반도체 소자의 고집적화에 따라 모오스(MOS) 소자의 크기가 점점 줄어들고 있다. 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되었고 이로 인해 반도체 미세 패턴에서 콘택홀의 형성기술은 사진 공정에서의 얼라인먼트(alignment)와 해상도 (resolution)에서 한계점을 드러내고 있다. 이러한 미세 콘택홀 형성의 문제점을 극복하기 위해서 자기정렬콘택(self-aligned contact) 방식이 널리 사용되고 있다. 자기정렬콘택은 랜딩패드(landing pad)를 형성하여 후속 콘택 플러그와 접속이 용이하도록 해주고 콘택홀의 크기가 증가하여 사진공정이 용이하며 콘택홀의 면적 증대로 인하여 콘택저항을 감소시킬 수 있는 이점이 있다. 그러나 자기정렬콘택 방법을 사용하는데 있어서 랜딩패드용 폴리실리콘과 게이트 전극용 폴리실리콘 사이의 절연 마진을 확보하는 것이 중요한 문제점으로 대두되고 있다. 절연마진을 확보하기 위해서 절연막의 두께를 늘려 절연하는 것은 피치 크기의 감소로 인하여 한계를 나타내고 있다. 또한 자기정렬콘택 형성시 건식식각을 수행할 때에 셀피치가 점점 감소하면서 콘택홀의 폭도 작아지게 되며 콘택 종횡비(contact aspect ratio)가 증가하고 콘택홀의 폭이 작아질수록 식각 공정시에 반응 라디칼이나 부산물의 유출입이 줄어든다. 그 결과 식각속도가 감소되거나 심한 경우 콘택홀 내에서 반응 부산물이 확산되어 나오지 못함에 따라 식각 반응 속도가 현저히 감소되는 식각 정지(etch stop) 현상이 큰 문제가 되고 있다.

도 1a 내지 도 1d는 종래의 자기정렬 콘택홀의 형성과정을 순차적으로 보여주는 단면도이다.

도 1a 및 도 1b를 참조하면, 반도체 기판(10) 내에 얕은 트랜치 격리(STI:Shallow Trench Isolation)에 의한 소자 격리막(12)을 형성하여 활성영역과 비활성영역으로 구분한다. 상기 반도체 기판상에 게이트 절연막(14a), 폴리실리콘(14b), 금속 실리사이드(14c), 캡핑막(14d)을 차례로 적층하고 사진 식각하여 게이트 패턴(14)을 형성한다. 상기 반도체 기판(10) 내의 소정 영역에 저농도 소오스/드레인 이온인 n형 이온을 주입하여 상기 반도체 기판 표면에 n- 접합층(13)을 형성한다. 그리고 상기 게이트 패턴(14)이 형성된 결과물 전면에 컨포말한(conformal) 스페이서용 절연막(16)을 증착한다. 상기 스페이서용 절연막(16)은 실리콘 질화막으로 형성한다. 그리고 포토레지스트 (photoresist)층(18)으로 셀어레이 영역을 마스킹(masking)하고 상기 스페이서용 절연막을 이방성 식각하여 주변(periphery) 회로영역의 게이트 패턴(14) 측벽에 스페이서(16a)를 형성한다. 또한 상기 포토레지스트층으로 셀어레이 영역을 마스킹하고 상기 반도체 기판 내의 상기 소정영역에 n형 이온을 주입하여 주변회로 영역의 반도체 기판 내에 n+ 접합층(15)을 형성하므로써 LDD(light doped drain) 구조의 소오스/드레인 영역을 갖는 트랜지스터를 형성한다.

도 1c 및 도 1d를 참조하면, 상기 스페이서용 절연막(16)이 형성되고 포토레지스트층이 제거된 결과물 전면에 식각저지막(20)을 컨포말(conformal) 하게 형성한다. 상기 식각저지막(20)은 후속 공정에서 형성되는 층간절연막과 식각 선택비를 갖는 실리콘 질화막으로 형성한다. 그리고 상기 식각저지막(20)이 증착된 결과물 전면에 층간절연막(22)을 형성한다. 상기 식각저지막(20)과 층간절연막(22)이 차례로 형성된 결과물 전면에 포토레지스트층을 도포하고 노광, 현상 공정을 통해서 셀어레이 영역의 소정영역을 노출시키는 포토레지스트 패턴(24)을 형성한다. 상기 포토레지스트 패턴(24)을 식각 마스크로 이용하여 상기 층간절연막(22)을 건식 식각하여 자기정렬 콘택홀(contact hole:22a)을 형성한다. 이 때 상기 셀어레이 영역 내의 식각저지막(20)은 상기 게이트 패턴(14)을 보호하는 보호막 역할을 한다.

그러나 종래의 자기정렬콘택홀의 형성시 식각 기술의 문제점은 만약 딥 서브 마이크론(deep sub-micron) 이하로 디자인 룰이 감소하게 되면 종횡비(aspect ratio)가 상대적으로 증가하게 되고, 건식 식각시에 층간절연막 측벽에 형성된 폴리머의 영향으로 반응가스의 유출입이 제대로 이루어지지 않기 때문에 소오스/드레인 영역이 노출되지 않고 식각이 정지(etch stopping)되는 문제점이 있다.

본 발명은 상술한 제반 문제를 해결하기 위해서 제안된 것으로서, 게이트 패턴들 사이의 갭 영역의 종횡비를 감소시켜 식각 반응을 향상시키는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래의 자기정렬 콘택 홀의 형성과정을 순차적으로 보여주는 단면도;

도 2a 내지 도 2e는 본 발명의 실시예에 따른 자기정렬 콘택 홀의 형성과정을 순차적으로 보여주는 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

10,100 : 반도체 기판 12,120 : 소자 격리막

14.140 : 게이트 패턴 16,160 : 스페이서용 절연막

18,24 : 포토레지스트층 20,180 : 식각저지막

22,200 : 층간 절연막 16a,160a : 스페이서

22a,220a : 콘택홀

상술한 목적을 달성하기 위한 본 발명의 반도체소자의 콘택홀 형성방법은, 반도체 기판 상에 복수개의 게이트 패턴을 형성하는 단계와, 복수개의 게이트 패턴이 형성된 결과물 전면에 스페이서용 절연막을 형성하는 단계와, 스페이서용 절연막을 부분 에치백하여 게이트 패턴들 사이의 갭 영역의 어스펙트 비율을 감소시키는 단계와, 주변회로 영역에 잔존하는 부분 에치백된 절연막을 선택적으로 이방성식각하여 주변회로 영역의 게이트 패턴들 측벽에 스페이서를 형성하는 단계와, 스페이서가 형성된 결과물 전면에 식각저지막을 콘포말하게 형성하는 단계와, 식각저지막 상에 층간 절연막을 형성하는 단계와, 셀 어레이 영역의 층간 절연막을 패터닝하여 셀어레이 영역의 게이트 패턴들 사이의 식각저지막을 노출시키는 홀을 형성하는 단계와, 홀에 의해 노출된 식각저지막 및 부분 에치백된 절연막을 연속적으로 식각하여 셀 어레이 영역의 게이트 패턴들 사이의 반도체 기판을 노출시키는 자기정렬 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.

(실시예)

이하 도 2a 내지 도 2e를 참조하여 본 발명의 실시예를 셀 어레이 영역과 주변회로 영역을 갖는 디램소자를 예로하여 자세히 설명한다.

도 2a 및 도 2b를 참조하면, p형 반도체 기판(100) 내에 얕은 트랜치 격리(STI:Shallow Trench Isolation)에 의해 소자 격리막(120)을 형성하고 활성영역과 비활성영역으로 정의한다. 상기 소자격리막(120)이 형성된 반도체 기판(100) 상에 게이트 절연막(140a), 폴리실리콘(140b), 금속 실리사이드(140c), 캡핑막(140d)을 차례로 적층하고 사진 식각하여 게이트 패턴(140)을 형성한다. 상기 게이트 절연막(140a)은 열산화막으로 형성하는 것이 바람직하다. 또한, 상기 금속 실리사이드막(140c)은 텅스텐 실리사이드막과 같은 내화성 금속 실리사이드막으로 형성하는 것이 바람직하고, 상기 캡핑막(140d)은 실리콘 산화막에 대하여 식각 선택비가 높은 실리콘 질화막으로 형성하는 것이 바람직하다. 이 때, 상기 게이트 절연막(140a)의 두께는 60Å, 폴리실리콘(140b)의 두께는 1000Å, 금속 실리사이드막(140c)으로 텅스텐 실리사이드막의 두께는 1500Å, 캡핑막(140d)의 두께는 1800Å 이다. 상기 텅스텐 실리사이드는 상기 폴리실리콘보다 도전성이 뛰어나지만 산화막과의 부착성(adhesion)이 좋지 않기 때문에 그 사이에 상기 폴리실리콘이 삽입되어 있다. 상기 게이트 패턴(140)을 이온주입 마스크로 사용하여 상기 활성영역에 n 형의 불순물 이온을 주입하여 각 게이트 패턴(140) 양 옆에 저농도 소오스/드레인(130)을 형성한다. 그리고 상기 저농도 소오스/드레인 영역이(130)이 형성된 결과물 전면에 스페이서용 절연막(160)을 컨포말(conformal)하게 형성한다. 상기 스페이서용 절연막(160)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 스페이서용 절연막(160)의 두께는 후속공정에서 주변회로 영역의 게이트 패턴(140) 측벽에 형성되는 스페이서의 폭에 따라 결정된다. 도 2b는 상기 스페이서용 절연막(160)을 부분 에치백(etch back) 한 후의 상태이다. 상기 게이트 패턴(140) 상단 에지(edge) 부위의 상기 스페이서용 절연막(160)의 두께는 에치백 공정의 비등방성 식각의 영향으로 얇아지게 된다. 이는 에치백 이전의 게이트 패턴(140)들 사이의 간격(1)에 비해 에치백 이후의 게이트 패턴(140)들 사이의 간격(2)이 넓어지는 효과가 있다. 이 때 잔존하는 상기 스페이서용 절연막의 두께는 소자의 디자인 룰에 따라 100Å∼550Å 까지 조절하는 것이 가능하다.

도 2c 및 도 2d를 참조하면, 상기 주변회로 영역에 잔존하는 스페이서용 절연막(160)을 선택적으로 이방성 식각하여 주변 회로영역의 상기 게이트 패턴(140) 측벽에만 실리콘 질화막으로 이루어진 스페이서(160a)를 형성한다. 또한 상기 주변회로 영역의 활성영역에 상기 게이트 패턴(140) 및 스페이서(160a)를 이온주입 마스크로 사용하여 n 형의 불순물을 주입하여 고농도 소오스/드레인 영역(150)을 형성한다. 상기 고농도 소오스/드레인 영역(150)이 형성된 결과물 전면에 컨포말한(conformal) 식각저지막(180)을 형성한다. 상기 식각저지막의 두께는 120Å 정도로 형성하고 산화막 식각시 고선택비를 이룰 수 있도록 실리콘 질화물이나 또는 실리콘 카바이드를 사용하는 것이 바람직하다. 상기 식각저지막(180)이 증착된 결과물 전면에 층간절연막(200)을 형성한다. 상기 층간절연막(200)은 HDP(high density plasma) 산화막이나 비피에스지(boro phospho silicate glass:BPSG) 산화막으로 형성하는 것이 바람직하다. 상기 층간절연막(200)이 형성된 결과물 전면에 포토레지스트층을 도포하고 상기 셀어레이 영역의 상기 포토레지스트층을 노광, 현상하여 상기 셀 어레이 영역의 소정영역을 노출시키는 포토레지스트 패턴(220)을 형성한다. 상기 포토레지스트 패턴(220)을 마스크로 이용하여 층간절연막(200)을 식각한다. 상기 층간절연막(200)은 상기 식각저지막(180)이 노출될 때까지 식각한다. 이 때, 도시된 바와 같이 상기 게이트 패턴(140)들 사이의 층간절연막(200)을 완전히 제거하는 것이 용이하다. 이는 상기 게이트 패턴(140)들 사이의 식각저지막에 의해 둘러싸여진 홀의 종횡비(aspect ratio)가 종래기술에 비하여 낮기 때문이다.

도 2e를 참조하면, 상기 스페이서용 절연막(160)과 상기 식각저지막(180)은 상기 층간절연막(200)을 식각할 때 와는 다른 반응가스를 이용하여 상기 소오스/드레인(130) 영역이 노출될 때까지 연속적으로 식각하여 자기정렬 콘택홀(220a)을 형성한다. 상기 스페이서용 절연막(160)과 상기 식각저지막(180)은 동일한 물질막,예컨대 실리콘 질화막으로 형성되어 있기 때문에 식각 공정시 동일한 반응가스를 사용하는 것이 가능하다.

상술한 바와 같이 본 발명에 따르면, 게이트 패턴들을 갖는 반도체 기판 전면에 형성된 스페이서 형성용 절연막을 부분 에치백하여 셀 어레이 영역의 게이트 패턴들 사이의 요부의 종횡비를 감소시킨다. 이에 따라, 상기 게이트 패턴들 사이의 영역을 채우는 층간절연막을 식각하여 자기정렬 콘택홀을 형성하는 동안 게이트 패턴들 사이의 반도체 기판을 완전히 노출시킬 수 있다.

Claims (3)

1. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 소자의 콘택홀을 형성하는 방법에 있어서,

   반도체 기판 상에 복수개의 게이트 패턴을 형성하는 단계;

   상기 복수개의 게이트 패턴이 형성된 결과물 전면에 스페이서용 절연막을 형성하는 단계;

   상기 스페이서용 절연막을 부분 에치백하여 상기 게이트 패턴들 사이의 갭 영역의 어스펙트 비율을 감소시키는 단계;

   상기 주변회로 영역에 잔존하는 상기 부분 에치백된 절연막을 선택적으로 이방성 식각하여 상기 주변회로 영역의 게이트 패턴들 측벽에 스페이서를 형성하는 단계;

   상기 스페이서가 형성된 결과물 전면에 식각저지막을 콘포말하게 형성하는 단계;

   상기 식각저지막 상에 층간 절연막을 형성하는 단계;

   상기 셀 어레이 영역의 층간 절연막을 패터닝하여 상기 셀어레이 영역의 게이트 패턴들 사이의 상기 식각저지막을 노출시키는 홀을 형성하는 단계; 및

   상기 홀에 의해 노출된 상기 식각저지막 및 상기 부분 에치백된 절연막을 연속적으로 식각하여 상기 셀 어레이 영역의 게이트 패턴들 사이의 반도체 기판을 노출시키는 자기정렬 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법.
2. 제 1 항에 있어서,

   상기 식각저지막은 실리콘 질화막 또는 실리콘 카바이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
3. 제 1 항에 있어서,

   상기 스페이서용 절연막을 부분 에치백하는 단계는 이방성 식각공정을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.