KR20000045437A - 반도체소자의 자기정렬적인 콘택 형성방법 - Google Patents

반도체소자의 자기정렬적인 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 자기정렬적인 콘택 형성방법에 관한 것으로, 셀부와 주변회로부의 게이트 적층구조를 포함한 전체표면에 식각선택비가 다른 스페이서용 제1절연막과 제2절연막을 적층하고, 주변회로부의 스페이서용 제1절연막과 제2절연막을 이방성식각하여 측벽 스페이서를 형성한 다음, 상기 제2절연막과 같은 계열의 절연막으로 층간절연막을 형성한 다음, 셀부에 자기정렬적인 콘택 식각공정을 실시하여 셀부에 자기정렬적인 콘택공정을 용이하게 실시하는 동시에 주변회로부에 안정된 특성을 갖는 트랜지스터를 형성하여 반도체소자의 고집적화에 따른 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 자기정렬적인 콘택 형성방법
본 발명은 반도체소자의 자기정렬적인 콘택 형성방법에 관한 것으로, 특히 0.25 ㎛ 이하의 고집적화된 반도체소자의 제조에 있어서 꼭 필요한 자기정렬적인 콘택 ( self align contact, 이하에서 SAC 라 함 ) 을 사용하여 콘택공정을 실시하되, 소자의 특성 열화없이 실시할 수 있도록 하는 기술에 관한 것이다.
기존의 메모리 소자 기술은 목적이 셀부와 주변회로부의 게이트 측벽에 하나의 물질만을 이용하여 스페이서를 형성하였다.
주변회로부의 게이트 측벽에 형성되는 스페이서는 트랜지스터의 특성을 결정하는 요소이며, 셀부의 게이트 측벽 스페이서는 SAC 공정시 콘택 면적, 다시말하면 콘택 공정마진을 결정하게 된다.
따라서, 콘택 면적의 충분한 확보를 위해서는 스페이서를 작게 형성하여야 하지만 주변회로부에 형성되는 트랜지스터의 펀치쓰루우 특성이 나빠지게 된다.
도시되진않았으나, 종래기술을 설명하면 다음과 같다.
먼저, 반도체기판의 비활성영역에 소자분리막을 형성하고 상기 반도체기판의 활성영역에 게이트 적층구조를 형성한다. 이때, 상기 게이트 적층구조는 게이트산화막, 게이트전극용 도전체 및 마스크산화막의 적층구조를 말한다.
그 다음에, 상기 게이트 적층구조 측벽에 스페이서 산화막을 일정두께 형성한다.
그리고, 전체표면상부를 평탄화시키는 층간절연막을 형성하다.
그리고, 콘택마스크를 이용한 노광 및 현상공정으로 상기 층간절연막 상부에 감광막패턴을 형성한다.
그리고, 상기 감광막패턴을 마스크로하여 상기 자기정렬적인 콘택식각공정을 실시한다.
상기한 바와같이 종래기술에 따른 반도체소자의 자기정렬적인 콘택 형성방법은, 셀부와 주변회로부에 동시에 스페이서 산화막을 형성하되, 얇게 형성하여 주변회로부의 트랜지스터 채널길이가 감소하게 되고 그에 따라 트랜지스터의 펀치쓰루우 특성이 나빠짐으로써 반도체소자의 특성 및 신뢰성을 저하시키고 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트 적층구조의 측벽에 스페이서를 질화막과 산화막의 적층구조로 형성하여 셀부와 주변회로부의 특성 저하없이 자기정렬적인 콘택공정을 가능하게 하는 반도체소자의 자기정렬적인 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7 는 본 발명의 실시예에 따른 반도체소자의 자기정렬적인 콘택 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 반도체기판 13 : 게이트산화막
15 : 게이트전극용 도전체 17 : 마스크산화막
19 : 제1감광막패턴 21 : 스페이서 질화막
23 : 스페이서 산화막 25 : 제2감광막패턴
27 : 층간절연막 29 : 제3감광막패턴
31 : 콘택홀 100 : 셀부
200 : 주변회로부
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 자기정렬적인 콘택 형성방법은,
반도체기판의 셀부와 주변회로부 상부에 게이트절연막, 게이트전극용 도전체, 마스크절연막의 적층구조를 형성하는 공정과,
상기 적층구조를 패터닝하여 게이트 적층구조를 형성하는 공정과,
전체표면상부에 스페이서 제1절연막과 스페이서 제2절연막 적층구조를 형성하는 공정과,
상기 주변회로부를 노출시키는 셀 마스크를 이용하여 주변회로부의 스페이서 제1절연막과 스페이서 제2절연막 적층구조를 이방성식각함으로써 사기 게이트 적층구조 측벽에 스페이서 제1절연막과 스페이서 제2절연막 적층구조의 스페이서가 구비되는 공정과,
전체표면 상부를 평탄화시키는 층간절연막을 형성하는 공정과,
상기 셀부의 반도체기판을 노출시키는 자기정렬적인 콘택공정을 실시하는 공정을 포함하는 것과,
상기 스페이서 제1절연막은 질화막인 것과,
상기 스페이서 제2절연막은 산화막인 것과,
상기 층간절연막은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 상기 스페이서 제2절연막과 유사한 산화막 계열의 절연물질로 구비되는 것과,
상기 스페이서 제2절연막과 스페이서 제1절연막의 적층구조가 산화막/질화막/산화막의 적층구조로 형성되는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
디램의 셀부와 주변회로부의 트랜지스터 측벽에 형성되는 스페이서를 서로 다르게 형성하되, 스페이서를 질화막/산화막의 적층구조로 형성하거나 산화막/질화막/산화막의 적층구조로 형성하여 후속공정인 반도체소자의 자기정렬적인 콘택식각공정시 트랜지스터 측벽의 스페이서 구조가 서로 다른 셀부와 주변회로부를 형성함으로써 주변회로부의 특성 열화를 방지할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 자기정렬적인 콘택 형성방법을 도시한 단면도이다.
먼저, 실리콘으로 형성된 반도체기판(11)의 비활성영역에 트렌치형 소자분리막(도시안됨)을 형성한다.
그리고, 상기 반도체기판(11)의 활성영역을 포함한 전체표면상부에 게이트산화막(13), 게이트전극용 도전체(15) 및 마스크 산화막(17)의 적층구조를 형성한다.
이때, 상기 게이트전극용 도전체(15)는 실리콘이나 금속층으로 형성할 수 있으며 이들의 적층구조로 형성할 수도 있다. (도 1)
그 다음에, 상기 마스크 산화막(17) 상부에 제1감광막패턴(19)을 형성한다. 이때, 상기 제1감광막패턴(19)은 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로형성한다. (도 2)
그리고, 상기 제1감광막패턴(19)을 마스크로하여 상기 적층구조를 식각함으로써 게이트 적층구조를 형성한다. (도 3)
그리고, 상기 게이트 적층구조를 포함한 전체표면상부에 스페이서 질화막(21)과 스페이서 산화막(23)의 적층구조를 형성한다. (도 4)
그 다음에, 상기 스페이서 질화막(21)과 스페이서 산화막(23)의 적층구조 상부에 셀부(100)만을 도포하고 주변회로부(200)를 노출시키는 제2감광막패턴(25)을 형성한다.
이때, 상기 제2감광막패턴(25)은 주변회로부(200)가 노출되는 셀마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그 다음에, 상기 제2감광막패턴(25)을 마스크로하여 상기 스페이서 질화막(21)과 스페이서 산화막(23)의 적층구조를 이방성식각함으로써 상기 주변회로부(200)의 트랜지스터 측벽에 스페이서 질화막(21)과 스페이서 산화막(23) 적층구조의 스페이서를 형성한다. (도 5)
그리고, 상기 제2감광막패턴(25)을 제거하고 전체표면상부를 평탄화시키는 층간절연막(27)을 형성한다. 이때, 상기 층간절연막(27)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 층간절연막(27) 상부에 제3감광막패턴(29)을 형성한다. 이때, 상기 제3감광막패턴(29)은 셀부(100)에 콘택홀을 형성하기 위한 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다. (도 6)
그리고, 상기 제3감광막패턴(29)을 마스크로하여 상기 반도체기판(11)을 노출시키는 SAC 공정으로 상기 반도체기판(11)의 셀부(100)에 콘택홀(31)을 형성한다.
결과적으로, 셀부(100)에서 SAC 공정에 의해 노출된 트랜지스터 측벽은 스페이서 질화막(21)이 형성되며, 주변회로부(200)는 스페이서 질화막(21)과 스페이서 산화막(23)의 적층구조로 형성된다. (도 7)
본 발명의 다른 실시예는 상기 트랜지스터 측벽의 스페이서를 산화막/질화막/산화막의 적층구조로 형성하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 자기정렬적인 콘택 형성방법은, 게이트 적층구조의 측벽에 질화막과 산화막의 적층구조로 스페이서를 형성하되, 셀부에서 층간절연막과의 식각선택비 차이를 갖는 질화막이 게이트 적층구조의 측벽에 구비되어 SAC 공정을 용이하게 하고 주변회로부는 질화막과 산화막의 적층구조로 스페이서를 형성할 수 있어 주변회로부에 구비되는 트랜지스터의 특성 열화를 방지할 수 있는 효과가 있다.

Claims (5)

  1. 반도체기판의 셀부와 주변회로부 상부에 게이트절연막, 게이트전극용 도전체, 마스크절연막의 적층구조를 형성하는 공정과,
    상기 적층구조를 패터닝하여 게이트 적층구조를 형성하는 공정과,
    전체표면상부에 스페이서 제1절연막과 스페이서 제2절연막 적층구조를 형성하는 공정과,
    상기 주변회로부를 노출시키는 셀 마스크를 이용하여 주변회로부의 스페이서 제1절연막과 스페이서 제2절연막 적층구조를 이방성식각함으로써 상기 게이트 적층구조 측벽에 스페이서 제1절연막과 스페이서 제2절연막 적층구조의 스페이서가 구비되는 공정과,
    전체표면 상부를 평탄화시키는 층간절연막을 형성하는 공정과,
    상기 셀부의 반도체기판을 노출시키는 자기정렬적인 콘택공정을 실시하는 공정을 포함하는 반도체소자의 자기정렬적인 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 스페이서 제1절연막은 질화막인 것을 특징으로하는 반도체소자의 자기정렬적인 콘택 형성방법.
  3. 제 1 항에 있어서,
    상기 스페이서 제2절연막은 산화막인 것을 특징으로하는 반도체소자의 자기정렬적인 콘택 형성방법.
  4. 제 1 항에 있어서,
    상기 층간절연막은 BPSG 와 같이 상기 스페이서 제2절연막과 유사한 산화막 계열의 절연물질로 구비되는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택 형성방법.
  5. 제 1 항에 있어서,
    상기 스페이서 제2절연막과 스페이서 제1절연막의 적층구조가 산화막/질화막/산화막의 적층구조로 형성되는 것을 특징으로하는 반도체소자의 자기정렬적인 콘택 형성방법.
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