JP3104666B2 - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関し、特に半導体素子の高集積化に適するよ
うにした半導体素子及びその製造方法に関する。
製造方法に関し、特に半導体素子の高集積化に適するよ
うにした半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置を製造するにおい
て、半導体素子は半導体製造技術の発達とともに高集積
化に先導的な役割を果し、半導体素子のデザインルール
（designrule ）が微細化するに従いメモリセルの大き
さも小さくなる傾向にある。
て、半導体素子は半導体製造技術の発達とともに高集積
化に先導的な役割を果し、半導体素子のデザインルール
（designrule ）が微細化するに従いメモリセルの大き
さも小さくなる傾向にある。
【０００３】その反面、半導体装置の高集積化とともに
半導体のメモリ容量は増加し実際的なチップの大きさは
ますます増加の傾向を有する。
半導体のメモリ容量は増加し実際的なチップの大きさは
ますます増加の傾向を有する。
【０００４】従って、半導体装置の高集積化に伴い同一
デザインルールの下でメモリセルの大きさを可能な限り
小さく設計してチップの大きさを縮小することが、生産
性及び収率に必須的な要求事項である。
デザインルールの下でメモリセルの大きさを可能な限り
小さく設計してチップの大きさを縮小することが、生産
性及び収率に必須的な要求事項である。
【０００５】半導体装置の高集積化のため半導体製造技
術の微細化が求められる。特に、リソグラフィー（lith
ography ）技術の微細化は必須的であり、リソグラフィ
ー技術で微細パターンを形成する技術の発達とともに半
導体素子の各層を整列する技術も発達しなければならな
い。
術の微細化が求められる。特に、リソグラフィー（lith
ography ）技術の微細化は必須的であり、リソグラフィ
ー技術で微細パターンを形成する技術の発達とともに半
導体素子の各層を整列する技術も発達しなければならな
い。
【０００６】しかし、現在までの趨勢を考察して見れば
微細パターンを形成する技術は発展しても整列技術はこ
れに伴い同じレベルに発達されず、整列技術の限界は半
導体素子のメモリセルを小さくするのに大きな障害要因
である。
微細パターンを形成する技術は発展しても整列技術はこ
れに伴い同じレベルに発達されず、整列技術の限界は半
導体素子のメモリセルを小さくするのに大きな障害要因
である。
【０００７】従って、これを克服する方法は自己整列
（self align）の概念が提案されたが実用化が困難な段
階である。
（self align）の概念が提案されたが実用化が困難な段
階である。
【０００８】これと関連して、従来技術に係る半導体メ
モリ装置で整列技術の限界によりメモリセルの大きさが
大きくなる例を、添付の図を参照し検討して見れば次の
通りである。
モリ装置で整列技術の限界によりメモリセルの大きさが
大きくなる例を、添付の図を参照し検討して見れば次の
通りである。
【０００９】半導体メモリ装置のメモリセルには、コン
タクトを半導体基板の活性領域に形成する工程が必須で
ある。
タクトを半導体基板の活性領域に形成する工程が必須で
ある。
【００１０】例えば、DRAMの場合、各メモリセルでビッ
トライン（bit line）とキャパシタの電極を半導体基板
の活性領域に連結するためのコンタクトホールを形成す
る。
トライン（bit line）とキャパシタの電極を半導体基板
の活性領域に連結するためのコンタクトホールを形成す
る。
【００１１】図１及び図２は、従来技術に係るDRAMのメ
モリセルを水平方向及び垂直方向に切断した断面図であ
る。
モリセルを水平方向及び垂直方向に切断した断面図であ
る。
【００１２】図１及び図２に示すように、半導体基板
（１）に素子分離領域のフィールド酸化膜（３）を形成
し、活性領域にトランジスタを形成する。
（１）に素子分離領域のフィールド酸化膜（３）を形成
し、活性領域にトランジスタを形成する。
【００１３】その次に、前記活性領域上で近接する二つ
のワードライン（word line ）（５）の間の前記活性領
域上にシリコン酸化膜でなる層間絶縁膜（７）を形成
し、これを選択的にエッチングして第１コンタクトホー
ル（９）を形成する。
のワードライン（word line ）（５）の間の前記活性領
域上にシリコン酸化膜でなる層間絶縁膜（７）を形成
し、これを選択的にエッチングして第１コンタクトホー
ル（９）を形成する。
【００１４】次いで、前記層間絶縁膜（７）上に前記第
１コンタクトホール（９）を埋込む第１導電層（図示せ
ず）を形成し、これを選択的にパターニングしてビット
ライン（１１）を形成する。
１コンタクトホール（９）を埋込む第１導電層（図示せ
ず）を形成し、これを選択的にパターニングしてビット
ライン（１１）を形成する。
【００１５】その次に、前記ビットライン（１１）を含
む前記第１層間絶縁膜（７）の露出した表面上に第２層
間絶縁膜（１２）を形成し、前記半導体基板（１１）の
活性領域が露出されるようこれを選択的に除いて第２コ
ンタクトホール（１３）を形成する。
む前記第１層間絶縁膜（７）の露出した表面上に第２層
間絶縁膜（１２）を形成し、前記半導体基板（１１）の
活性領域が露出されるようこれを選択的に除いて第２コ
ンタクトホール（１３）を形成する。
【００１６】次いで、前記第２コンタクトホール（１
３）を含む前記第２層間絶縁膜（１２）の露出した表面
上に、第２コンタクトホール（１３）の内部を埋込む第
２導電層（図示せず）を形成し、これを選択的にパター
ニングして貯蔵電極（１５）を形成する。
３）を含む前記第２層間絶縁膜（１２）の露出した表面
上に、第２コンタクトホール（１３）の内部を埋込む第
２導電層（図示せず）を形成し、これを選択的にパター
ニングして貯蔵電極（１５）を形成する。
【００１７】その次に、前記貯蔵電極（１５）に誘電体
膜（図示せず）を形成し、前記誘電体膜上にプレート電
極（１７）を形成してDRAMのメモリセルを形成する。
膜（図示せず）を形成し、前記誘電体膜上にプレート電
極（１７）を形成してDRAMのメモリセルを形成する。
【００１８】
【発明が解決しようとする課題】従来技術に係る半導体
素子及びその製造方法においては次のような問題点を有
する。
素子及びその製造方法においては次のような問題点を有
する。
【００１９】従来技術に係る半導体素子及びその製造方
法においては、前記第１コンタクトホールを形成するた
めのリソグラフィー工程で必然的に整列誤差が発生す
る。
法においては、前記第１コンタクトホールを形成するた
めのリソグラフィー工程で必然的に整列誤差が発生す
る。
【００２０】この際、前記整列誤差が大きくなり前記ワ
ードライン方向に発生する場合、前記第１コンタクトホ
ールを形成するための前記層間絶縁膜のエッチング工程
時に、前記フィールド酸化膜の角部がエッチングされ素
子分離特性が悪化する欠点を有する。
ードライン方向に発生する場合、前記第１コンタクトホ
ールを形成するための前記層間絶縁膜のエッチング工程
時に、前記フィールド酸化膜の角部がエッチングされ素
子分離特性が悪化する欠点を有する。
【００２１】これは、前記層間絶縁膜と前記フィールド
酸化膜が同一シリコン酸化膜であり、エッチング選択比
がないためである。
酸化膜が同一シリコン酸化膜であり、エッチング選択比
がないためである。
【００２２】さらに、従来技術に係る半導体素子及びそ
の製造方法においては、前記ワードラインに垂直の方向
に整列誤差が大きく発生する場合には、ワードラインと
ビットラインの間にショート（short ）が発生する欠点
を有する。
の製造方法においては、前記ワードラインに垂直の方向
に整列誤差が大きく発生する場合には、ワードラインと
ビットラインの間にショート（short ）が発生する欠点
を有する。
【００２３】しかし、前記ワードラインとビットライン
の間のショートを防止するため、前記ワードラインの側
壁に形成された絶縁膜スペーサーを利用する方法がある
にも拘らず、前記フィールド酸化膜の角部がエッチング
されるのを防ぐためには前記ワードライン方向の前記活
性領域の幅を大きく設計しなければならない。
の間のショートを防止するため、前記ワードラインの側
壁に形成された絶縁膜スペーサーを利用する方法がある
にも拘らず、前記フィールド酸化膜の角部がエッチング
されるのを防ぐためには前記ワードライン方向の前記活
性領域の幅を大きく設計しなければならない。
【００２４】従って、セルの大きさが増加することにな
り、このような整列誤差の問題は半導体メモリ素子の集
積度を増加させるためメモリセルの大きさを小さくする
のに大きな障害要因となる。
り、このような整列誤差の問題は半導体メモリ素子の集
積度を増加させるためメモリセルの大きさを小さくする
のに大きな障害要因となる。
【００２５】尚、従来技術に係る半導体素子及びその製
造方法においては、前記第２コンタクトホールを形成す
る場合にも前記と同様の問題が発生する。
造方法においては、前記第２コンタクトホールを形成す
る場合にも前記と同様の問題が発生する。
【００２６】さらに、この場合にワードラインに垂直方
向の整列誤差が大きく発生する際に、図１で前記フィー
ルド酸化膜の角部がエッチングされる問題が発生するた
め活性領域を十分大きく設計しなければならない。
向の整列誤差が大きく発生する際に、図１で前記フィー
ルド酸化膜の角部がエッチングされる問題が発生するた
め活性領域を十分大きく設計しなければならない。
【００２７】よって、従来技術に係る半導体素子及びそ
の製造方法は、前述のような欠点により半導体素子の高
集積化が困難である。
の製造方法は、前述のような欠点により半導体素子の高
集積化が困難である。
【００２８】ここに本発明は、前記従来技術の問題点を
解決するため考案したものであり、半導体素子の高集積
化に適した半導体素子及びその製造方法を提供すること
にその主たる目的を有する。
解決するため考案したものであり、半導体素子の高集積
化に適した半導体素子及びその製造方法を提供すること
にその主たる目的を有する。
【００２９】さらに、本発明の他の目的は、メモリセル
でコンタクトホールを形成するためのエッチング工程で
整列誤差が発生しても、素子分離領域がエッチングされ
るのを防ぐ構造を有する半導体素子及びその製造方法を
提供することにある。
でコンタクトホールを形成するためのエッチング工程で
整列誤差が発生しても、素子分離領域がエッチングされ
るのを防ぐ構造を有する半導体素子及びその製造方法を
提供することにある。
【００３０】
【課題を解決するための手段】前記目的を達成するため
の本発明に係る半導体素子は、半導体基板と前記半導体
基板に形成される活性領域と、前記半導体基板に形成さ
れ、前記活性領域の表面より低い段差を有する素子分離
領域と、前記活性領域の表面より低い段差を有する素子
分離領域部分の活性領域の側壁近傍と、前記素子分離領
域部分と境界をなす活性領域の側壁に形成されたシリコ
ン窒化薄膜（ＳｉＮ）またはシリコン酸化窒化薄膜（Ｓ
ｉＯＮ）からなるエッチング防止構造と、前記活性領域
上側に形成されるワードラインと、前記活性領域上に前
記ワードラインと絶縁するよう形成され、活性領域と電
気的に接続するビットラインを含んでなることを特徴と
する。
の本発明に係る半導体素子は、半導体基板と前記半導体
基板に形成される活性領域と、前記半導体基板に形成さ
れ、前記活性領域の表面より低い段差を有する素子分離
領域と、前記活性領域の表面より低い段差を有する素子
分離領域部分の活性領域の側壁近傍と、前記素子分離領
域部分と境界をなす活性領域の側壁に形成されたシリコ
ン窒化薄膜（ＳｉＮ）またはシリコン酸化窒化薄膜（Ｓ
ｉＯＮ）からなるエッチング防止構造と、前記活性領域
上側に形成されるワードラインと、前記活性領域上に前
記ワードラインと絶縁するよう形成され、活性領域と電
気的に接続するビットラインを含んでなることを特徴と
する。
【００３１】さらに、本発明に係る半導体素子の製造方
法は、半導体基板を提供する工程と、前記半導体基板に
活性領域と、前記活性領域の表面より低い段差を有する
素子分離膜を形成する工程と、前記半導体基板の前記活
性領域と前記素子分離膜との上にシリコン窒化薄膜（Ｓ
ｉＮ）またはシリコン酸化窒化薄膜（ＳｉＯＮ）を形成
する工程と、異方性エッチングにより、前記シリコン窒
化薄膜またはシリコン酸化窒化薄膜をエッチングするこ
とにより、前記活性領域の表面より低い段差を有する素
子分離膜の活性領域の側壁近傍と、前記素子分離膜と境
界をなす活性領域の側壁にシリコン窒化薄膜またはシリ
コン酸化窒化薄膜からなるエッチング防止構造を形成す
る工程と、前記活性領域上側にワードラインを形成する
工程と、前記活性領域上に前記ワードラインと絶縁され
活性領域と電気的に接続するビットラインを形成する工
程を含んでなることを特徴とする。
法は、半導体基板を提供する工程と、前記半導体基板に
活性領域と、前記活性領域の表面より低い段差を有する
素子分離膜を形成する工程と、前記半導体基板の前記活
性領域と前記素子分離膜との上にシリコン窒化薄膜（Ｓ
ｉＮ）またはシリコン酸化窒化薄膜（ＳｉＯＮ）を形成
する工程と、異方性エッチングにより、前記シリコン窒
化薄膜またはシリコン酸化窒化薄膜をエッチングするこ
とにより、前記活性領域の表面より低い段差を有する素
子分離膜の活性領域の側壁近傍と、前記素子分離膜と境
界をなす活性領域の側壁にシリコン窒化薄膜またはシリ
コン酸化窒化薄膜からなるエッチング防止構造を形成す
る工程と、前記活性領域上側にワードラインを形成する
工程と、前記活性領域上に前記ワードラインと絶縁され
活性領域と電気的に接続するビットラインを形成する工
程を含んでなることを特徴とする。
【００３２】そして、本発明に係る半導体素子の製造方
法は、半導体基板を提供する工程と、前記半導体基板に
活性領域と前記活性領域を除いた半導体基板の部分にト
レンチを形成する工程と、前記トレンチ内に前記活性領
域の表面より低い段差を有する素子分離膜を形成する工
程と、前記半導体基板の前記活性領域と前記素子分離膜
との上にシリコン窒化薄膜（ＳｉＮ）またはシリコン酸
化窒化薄膜（ＳｉＯＮ）を形成する工程と、異方性エッ
チングにより、前記シリコン窒化薄膜またはシリコン酸
化窒化薄膜をエッチングすることにより、前記活性領域
の表面より低い段差を有する素子分離膜の活性領域の側
壁近傍と、前記素子分離膜と境界をなす活性領域の側壁
にシリコン窒化薄膜またはシリコン酸化窒化薄膜からな
るエッチング防止構造を形成する工程と、前記活性領域
側にワードラインを形成する工程と、前記活性領域上に
前記ワードラインと絶縁され活性領域と電気的に接続す
るビットラインを形成する工程を含んでなることを特徴
とする。
法は、半導体基板を提供する工程と、前記半導体基板に
活性領域と前記活性領域を除いた半導体基板の部分にト
レンチを形成する工程と、前記トレンチ内に前記活性領
域の表面より低い段差を有する素子分離膜を形成する工
程と、前記半導体基板の前記活性領域と前記素子分離膜
との上にシリコン窒化薄膜（ＳｉＮ）またはシリコン酸
化窒化薄膜（ＳｉＯＮ）を形成する工程と、異方性エッ
チングにより、前記シリコン窒化薄膜またはシリコン酸
化窒化薄膜をエッチングすることにより、前記活性領域
の表面より低い段差を有する素子分離膜の活性領域の側
壁近傍と、前記素子分離膜と境界をなす活性領域の側壁
にシリコン窒化薄膜またはシリコン酸化窒化薄膜からな
るエッチング防止構造を形成する工程と、前記活性領域
側にワードラインを形成する工程と、前記活性領域上に
前記ワードラインと絶縁され活性領域と電気的に接続す
るビットラインを形成する工程を含んでなることを特徴
とする。
【００３３】
【発明の実施の形態】以下、本発明に係る半導体素子及
びその製造方法を添付の図を参照して詳しく説明する。
びその製造方法を添付の図を参照して詳しく説明する。
【００３４】図３乃至図７は、本発明の実施例に係る半
導体素子の製造方法を示す断面図である。
導体素子の製造方法を示す断面図である。
【００３５】図３に示すように、先ず半導体基板（２
１）に熱酸化方法によりフィールド酸化膜（２３）を形
成する。
１）に熱酸化方法によりフィールド酸化膜（２３）を形
成する。
【００３６】その次に、前記フィールド酸化膜（２３）
が前記半導体基板（２１）の表面より下に配置されるよ
う、前記フィールド酸化膜（２３）の上部面を一定厚さ
ほどエッチングして前記フィールド酸化膜（２３）と活
性領域の境界に段差を発生させる。
が前記半導体基板（２１）の表面より下に配置されるよ
う、前記フィールド酸化膜（２３）の上部面を一定厚さ
ほどエッチングして前記フィールド酸化膜（２３）と活
性領域の境界に段差を発生させる。
【００３７】次いで、前記フィールド酸化膜（２３）を
含む前記半導体基板（２１）の表面上にSiN 、又はSiON
薄膜を均一な厚さに形成してエッチング防止膜（２４）
を形成する。
含む前記半導体基板（２１）の表面上にSiN 、又はSiON
薄膜を均一な厚さに形成してエッチング防止膜（２４）
を形成する。
【００３８】その次に、図４に示すように、前記エッチ
ング防止膜（２４）を異方性エッチング方法でエッチン
グして前記フィールド酸化膜（２３）上にエッチング防
止構造（２４ａ）を形成する。
ング防止膜（２４）を異方性エッチング方法でエッチン
グして前記フィールド酸化膜（２３）上にエッチング防
止構造（２４ａ）を形成する。
【００３９】この際、前記エッチング防止構造（２４
ａ）は少なくとも素子分離領域と活性領域の境界に形成
される。即ち、前記フィールド酸化膜（２３）上側の前
記半導体基板（２１）の活性領域側壁近傍と、前記素子
分離領域部分と境界をなす活性領域の側壁に形成され
る。
ａ）は少なくとも素子分離領域と活性領域の境界に形成
される。即ち、前記フィールド酸化膜（２３）上側の前
記半導体基板（２１）の活性領域側壁近傍と、前記素子
分離領域部分と境界をなす活性領域の側壁に形成され
る。
【００４０】前記エッチング防止構造（２４ａ）と前記
半導体基板（２１）の間の応力（stress）が大きくなる
問題を防ぐため、前記エッチング防止膜（２４）の形成
前に緩衝膜でシリコン酸化膜を半導体基板上に先ず形成
することもできる。
半導体基板（２１）の間の応力（stress）が大きくなる
問題を防ぐため、前記エッチング防止膜（２４）の形成
前に緩衝膜でシリコン酸化膜を半導体基板上に先ず形成
することもできる。
【００４１】さらに、前記緩衝膜は前記エッチング防止
構造（２４ａ）形成時に半導体基板（２１）の損傷を防
ぐ作用もする。
構造（２４ａ）形成時に半導体基板（２１）の損傷を防
ぐ作用もする。
【００４２】その次に、図５に示すように、前記半導体
基板（２１）の活性領域にワードライン（２６）を形成
する。この際、前記ワードライン（２６）は下部と側壁
に絶縁膜（図示せず）が形成されたものである。
基板（２１）の活性領域にワードライン（２６）を形成
する。この際、前記ワードライン（２６）は下部と側壁
に絶縁膜（図示せず）が形成されたものである。
【００４３】次いで、前記全体構造の露出した表面上
に、表面上部を平坦化させる第１層間絶縁膜（２７）を
形成する。
に、表面上部を平坦化させる第１層間絶縁膜（２７）を
形成する。
【００４４】その次に、ビットライン用マスク（図示せ
ず）を利用したエッチング工程により、前記第１層間絶
縁膜（２７）を選択的に除いて前記半導体基板（２１）
を露出させる第１コンタクトホール（２９）を形成す
る。
ず）を利用したエッチング工程により、前記第１層間絶
縁膜（２７）を選択的に除いて前記半導体基板（２１）
を露出させる第１コンタクトホール（２９）を形成す
る。
【００４５】次いで、前記第１コンタクトホール（２
９）を含む第１層間絶縁膜（２７）上に第１導電層（図
示せず）を形成し、これを選択的に除いてビットライン
（３１）を形成する。
９）を含む第１層間絶縁膜（２７）上に第１導電層（図
示せず）を形成し、これを選択的に除いてビットライン
（３１）を形成する。
【００４６】その次に、前記全体表面上部に第２層間絶
縁膜（３３）を形成し、貯蔵電極用コンタクトマスク
（図示せず）で前記第２層間絶縁膜（３３）と第１層間
絶縁膜（２７）を順次エッチングし、前記半導体基板
（２１）を露出させる第２コンタクトホール（３５）を
形成する。
縁膜（３３）を形成し、貯蔵電極用コンタクトマスク
（図示せず）で前記第２層間絶縁膜（３３）と第１層間
絶縁膜（２７）を順次エッチングし、前記半導体基板
（２１）を露出させる第２コンタクトホール（３５）を
形成する。
【００４７】次いで、前記第２コンタクトホール（３
５）を含む前記第２層間絶縁膜（３３）上に第２導電層
（図示せず）を形成し、前記第２コンタクトホール（３
５）を埋込みこれを選択的に除いて貯蔵電極（３７）を
形成する。
５）を含む前記第２層間絶縁膜（３３）上に第２導電層
（図示せず）を形成し、前記第２コンタクトホール（３
５）を埋込みこれを選択的に除いて貯蔵電極（３７）を
形成する。
【００４８】その次に、前記貯蔵電極（３１）表面に誘
電体膜（図示せず）を所定厚さほど形成する。次いで、
前記全体構造の表面上部にプレート電極（３９）を形成
してメモリセルを完成する。
電体膜（図示せず）を所定厚さほど形成する。次いで、
前記全体構造の表面上部にプレート電極（３９）を形成
してメモリセルを完成する。
【００４９】一方、本発明の他の実施例に係る半導体素
子の製造方法を説明すれば次の通りである。
子の製造方法を説明すれば次の通りである。
【００５０】図８及び図９は、本発明の他の実施例に係
る半導体素子の製造工程を説明するための水平及び垂直
方向の素子断面図である。
る半導体素子の製造工程を説明するための水平及び垂直
方向の素子断面図である。
【００５１】図８及び図９に示すように、本発明の実施
例である前記図３でのようにフィールド酸化膜形成工程
時に、半導体基板（４１）にトレンチ（４２）を形成
し、これを埋込む方法のトレンチ型フィールド酸化膜
（４３）を形成する。この際、前記フィールド酸化膜
（４３）は前記半導体基板（４１）の表面より下部に配
置されるよう形成する。
例である前記図３でのようにフィールド酸化膜形成工程
時に、半導体基板（４１）にトレンチ（４２）を形成
し、これを埋込む方法のトレンチ型フィールド酸化膜
（４３）を形成する。この際、前記フィールド酸化膜
（４３）は前記半導体基板（４１）の表面より下部に配
置されるよう形成する。
【００５２】その次に、それ以後の後続工程は、前記図
４乃至図６の工程と同一工程で行うが、その後続工程を
説明すれば次の通りである。
４乃至図６の工程と同一工程で行うが、その後続工程を
説明すれば次の通りである。
【００５３】次いで、前記フィールド酸化膜（４３）を
含む前記半導体基板（４１）の表面上にSiN 、又はSiON
薄膜を均一な厚さに形成してエッチング防止膜（図示せ
ず）を形成する。その次に前記エッチング防止膜（図示
せず）を異方性エッチング方法でエッチングし、前記フ
ィールド酸化膜（４３）上にエッチング防止構造（４４
ａ）を形成する。
含む前記半導体基板（４１）の表面上にSiN 、又はSiON
薄膜を均一な厚さに形成してエッチング防止膜（図示せ
ず）を形成する。その次に前記エッチング防止膜（図示
せず）を異方性エッチング方法でエッチングし、前記フ
ィールド酸化膜（４３）上にエッチング防止構造（４４
ａ）を形成する。
【００５４】この際、前記エッチング防止構造（４４
ａ）は少なくとも素子分離領域と活性領域の境界に形成
される。即ち、前記フィールド酸化膜（４３）上側の前
記半導体基板（４１）の活性領域側壁近傍と、前記素子
分離領域部分と境界をなす活性領域の側壁に形成され
る。
ａ）は少なくとも素子分離領域と活性領域の境界に形成
される。即ち、前記フィールド酸化膜（４３）上側の前
記半導体基板（４１）の活性領域側壁近傍と、前記素子
分離領域部分と境界をなす活性領域の側壁に形成され
る。
【００５５】前記エッチング防止構造（４４ａ）と前記
半導体基板（４１）の間の応力（stress）が大きくなる
問題の防止のため、前記エッチング防止膜（図示せず）
の形成以前に緩衝膜でシリコン酸化膜を半導体基板上に
先に形成することもできる。
半導体基板（４１）の間の応力（stress）が大きくなる
問題の防止のため、前記エッチング防止膜（図示せず）
の形成以前に緩衝膜でシリコン酸化膜を半導体基板上に
先に形成することもできる。
【００５６】その次に、前記半導体基板（４１）の活性
領域にワードライン（４６）を形成する。この際、前記
ワードライン（４６）は下部と側壁に絶縁膜（図示せ
ず）が形成されたものである。次いで、前記全体構造の
露出した表面上に表面上部を平坦化させる第１層間絶縁
膜（４７）を形成する。
領域にワードライン（４６）を形成する。この際、前記
ワードライン（４６）は下部と側壁に絶縁膜（図示せ
ず）が形成されたものである。次いで、前記全体構造の
露出した表面上に表面上部を平坦化させる第１層間絶縁
膜（４７）を形成する。
【００５７】その次に、ビットライン用マスク（図示せ
ず）を利用したエッチング工程により、前記第１層間絶
縁膜（４７）を選択的に除き前記半導体基板（２１）を
露出させる第１コンタクトホール（４９）を形成する。
次いで、前記第１コンタクトホール（４９）を含む第１
層間絶縁膜（４７）上に第１導電層（図示せず）を形成
し、これを選択的に除いてビットライン（５１）を形成
する。
ず）を利用したエッチング工程により、前記第１層間絶
縁膜（４７）を選択的に除き前記半導体基板（２１）を
露出させる第１コンタクトホール（４９）を形成する。
次いで、前記第１コンタクトホール（４９）を含む第１
層間絶縁膜（４７）上に第１導電層（図示せず）を形成
し、これを選択的に除いてビットライン（５１）を形成
する。
【００５８】その次に、前記全体表面上部に第２層間絶
縁膜（５３）を形成し、貯蔵電極用コンタクトマスク
（図示せず）で前記第２層間絶縁膜（５３）と第１層間
絶縁膜（４７）を順次エッチングし、前記半導体基板
（４１）を露出させる第２コンタクトホール（５５）を
形成する。
縁膜（５３）を形成し、貯蔵電極用コンタクトマスク
（図示せず）で前記第２層間絶縁膜（５３）と第１層間
絶縁膜（４７）を順次エッチングし、前記半導体基板
（４１）を露出させる第２コンタクトホール（５５）を
形成する。
【００５９】次いで、前記第２コンタクトホール（５
５）を含む前記第２層間絶縁膜（５３）上に第２導電層
（図示せず）を形成し、前記第２コンタクトホール（５
５）を埋込み、これを選択的に除いて貯蔵電極（５７）
を形成する。
５）を含む前記第２層間絶縁膜（５３）上に第２導電層
（図示せず）を形成し、前記第２コンタクトホール（５
５）を埋込み、これを選択的に除いて貯蔵電極（５７）
を形成する。
【００６０】その次に、前記貯蔵電極（５７）表面に誘
電体膜（図示せず）を所定厚さほど形成する。次いで、
前記全体構造の表面上部にプレート電極（５９）を形成
してメモリセルを完成する。
電体膜（図示せず）を所定厚さほど形成する。次いで、
前記全体構造の表面上部にプレート電極（５９）を形成
してメモリセルを完成する。
【００６１】
【発明の効果】前記で説明したように、本発明に係る半
導体素子及びその製造方法においては次のような効果を
有する。
導体素子及びその製造方法においては次のような効果を
有する。
【００６２】本発明に係る半導体素子及びその製造方法
においては、第１コンタクトホールや第２コンタクトホ
ールを形成する写真エッチング工程時に整列誤差が発生
しても、前記第１コンタクトホールや第２コンタクトホ
ールを形成するためのエッチング工程で、活性領域の側
壁と段差を有するフィールド酸化膜上に形成されたエッ
チング防止構造により、前記フィールド酸化膜の角部が
エッチングされるのが防止される。
においては、第１コンタクトホールや第２コンタクトホ
ールを形成する写真エッチング工程時に整列誤差が発生
しても、前記第１コンタクトホールや第２コンタクトホ
ールを形成するためのエッチング工程で、活性領域の側
壁と段差を有するフィールド酸化膜上に形成されたエッ
チング防止構造により、前記フィールド酸化膜の角部が
エッチングされるのが防止される。
【００６３】従って、前記フィールド酸化膜の角部がエ
ッチングされて素子分離特性の低下が防止され、第１コ
ンタクトホールや第２コンタクトホールを形成するため
の写真エッチング工程で許容できる整列誤差が従来に比
べ大きいため、活性領域を小さく形成するのが可能であ
る。
ッチングされて素子分離特性の低下が防止され、第１コ
ンタクトホールや第２コンタクトホールを形成するため
の写真エッチング工程で許容できる整列誤差が従来に比
べ大きいため、活性領域を小さく形成するのが可能であ
る。
【００６４】よって、本発明に係る半導体素子及びその
製造方法は、半導体素子の高集積化を可能にする利点を
有する。
製造方法は、半導体素子の高集積化を可能にする利点を
有する。
【図１】従来技術に係る半導体素子及びその製造方法を
示す断面図である。
示す断面図である。
【図２】従来技術に係る半導体素子及びその製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施例に係る半導体素子及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図４】本発明の一実施例に係る半導体素子及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図５】本発明の一実施例に係る半導体素子及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図６】本発明の一実施例に係る半導体素子及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図７】本発明の一実施例に係る半導体素子及びその製
造方法を示す断面図である。
造方法を示す断面図である。
【図８】本発明の他の実施例に係る半導体素子及びその
製造方法を示す断面図である。
製造方法を示す断面図である。
【図９】本発明の他の実施例に係る半導体素子及びその
製造方法を示す断面図である。
製造方法を示す断面図である。
２１ 半導体基板 ２３ フィールド酸化膜 ２４ エッチング防止膜 ２４ａ エッチング防止膜構造 ２６ ワードライン ２７ 第１層間絶縁膜 ２９ 第１コンタクトホール ３１ ビットライン ３３ 第２層間絶縁膜 ３５ 第２コンタクトホール ３７ 貯蔵電極 ３９ プレート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/76 H01L 21/768 H01L 21/8242
Claims (10)
- 【請求項１】 半導体基板； 前記半導体基板に形成される活性領域； 前記半導体基板に形成され、前記活性領域の表面より低
い段差を有する素子分離領域； 前記活性領域の表面より低い段差を有する素子分離領域
部分の活性領域の側壁近傍と、前記素子分離領域部分と
境界をなす活性領域の側壁に形成されたシリコン窒化薄
膜（ＳｉＮ）またはシリコン酸化窒化薄膜（ＳｉＯＮ）
からなるエッチング防止構造； 前記活性領域上側に形成されるワードライン； 前記活性領域上に前記ワードラインと絶縁するよう形成
され、活性領域と電気的に接続するビットラインを含ん
でなることを特徴とする半導体素子。 - 【請求項２】 前記エッチング防止構造は、シリコン窒
化膜又はシリコン酸化窒化膜でなることを特徴とする請
求項１記載の半導体素子。 - 【請求項３】 前記ビットラインは、層間絶縁膜により
前記ワードラインと絶縁されることを特徴とする請求項
１記載の半導体素子。 - 【請求項４】 半導体基板を提供する工程； 前記半導体基板に活性領域と、前記活性領域の表面より
低い段差を有する素子分離膜を形成する工程；前記半導体基板の前記活性領域と前記素子分離膜との上
にシリコン窒化薄膜（ＳｉＮ）またはシリコン酸化窒化
薄膜（ＳｉＯＮ）を形成する工程； 異方性エッチングにより、前記シリコン窒化薄膜または
シリコン酸化窒化薄膜をエッチングすることにより、 前
記活性領域の表面より低い段差を有する素子分離膜の活
性領域の側壁近傍と、前記素子分離膜と境界をなす活性
領域の側壁にシリコン窒化薄膜またはシリコン酸化窒化
薄膜からなるエッチング防止構造を形成する工程； 前記活性領域上側にワードラインを形成する工程； 前記活性領域上に前記ワードラインと絶縁され、活性領
域と電気的に接続するビットラインを形成する工程を含
んでなることを特徴とする半導体素子の製造方法。 - 【請求項５】 半導体基板を提供する工程； 前記半導体基板に活性領域と、前記活性領域を除いた半
導体基板の部分にトレンチを形成する工程； 前記トレンチ内に前記活性領域の表面より低い段差を有
する素子分離膜を形成する工程；前記半導体基板の前記活性領域と前記素子分離膜との上
にシリコン窒化薄膜（ＳｉＮ）またはシリコン酸化窒化
薄膜（ＳｉＯＮ）を形成する工程； 異方性エッチングにより、前記シリコン窒化薄膜または
シリコン酸化窒化薄膜をエッチングすることにより、 前
記活性領域の表面より低い段差を有する素子分離膜の活
性領域の側壁近傍と、前記素子分離膜と境界をなす活性
領域の側壁にシリコン窒化薄膜またはシリコン酸化窒化
薄膜からなるエッチング防止構造を形成する工程； 前記活性領域上側にワードラインを形成する工程； 前記活性領域上に前記ワードラインと絶縁され、活性領
域と電気的に接続するビットラインを形成する工程を含
んで構成されることを特徴とする半導体素子の製造方
法。 - 【請求項６】 前記素子分離領域は、先ず活性領域を除
く前記半導体基板上にフィールド酸化膜を形成し、これ
を前記活性領域と段差を有するよう選択的に除去して形
成することを特徴とする請求項４又は５記載の半導体素
子の製造方法。 - 【請求項７】 前記素子分離領域は、先ず活性領域を除
く前記半導体基板上にトレンチを形成し、前記トレンチ
内に前記活性領域と段差を有するフィールド酸化膜を形
成してなることを特徴とする請求項４又は５記載の半導
体素子の製造方法。 - 【請求項８】 前記エッチング防止構造は、先ず素子分
離領域部分を含む半導体基板の露出した表面上にエッチ
ング防止膜を形成し、これを前記活性領域より低い段差
を有する素子分離領域部分の活性領域の側壁近傍と、前
記素子分離領域部分と境界をなす活性領域の側壁にのみ
残るよう異方性エッチングして形成することを特徴とす
る請求項４又は５記載の半導体素子の製造方法。 - 【請求項９】 前記エッチング防止構造は、シリコン窒
化膜又はシリコン酸化窒化膜で形成することを特徴とす
る請求項４又は５記載の半導体素子の製造方法。 - 【請求項１０】 前記エッチング構造の形成以前に、前
記素子分離領域を含む半導体基板の露出した表面上にシ
リコン酸化膜を形成する工程を、さらに含むことを特徴
とする請求項４又は５記載の半導体素子の製造方法。
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