JP3797747B2 - 半導体メモリ素子の緩衝パッド形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に高集積半導体メモリ素子の緩衝パッドの形成方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子の高集積化に伴ってセルの構造も複雑しつつある。特に、一つのパストランジスタと一つのキャパシタとよりなる高集積ＤＲＡＭ素子のセルはソフトエラー発生率（ＳＥＲ：soft error rate)及び低電圧におけるセル動作の特性を改善するために限られた面積内に高性能のキャパシタを形成すべきである。最近、このような高性能のキャパシタを形成するためにビットライン上にキャパシタを形成するＣＯＢ(capacitor over bitline)構造が広く採用されている。該ＣＯＢ構造のセルにおいて、ビットラインはパストランジスタのドレイン領域（又はソース領域）に連結すべきで、キャパシタのストレージ電極はパストランジスタのソース領域（又はドレイン領域）に連結すべきである。このように相異なる導電層を連結するためにパストランジスタのドレイン領域及びソース領域上にそれぞれビットコンタクトホール及びストレージコンタクトホールを形成しなければならないが、該コンタクトホールはＤＲＡＭ素子の高集積化によって狭く且つ深く形成される。従って、コンタクト抵抗が増加するだけではなくコンタクトホールを形成するための写真工程時誤整列に対する工程マージンが減ってＤＲＡＭ素子の信頼性が劣化する。このような問題点を改善するために最近、ビットコンタクトホールを覆うビットライン緩衝パッドとストレージコンタクトホールを覆うストレージ電極緩衝パッドとを形成する方法が広く採られている。
【０００３】
図１乃至図５は従来の技術によるＤＲＡＭ素子の緩衝パッドを形成する方法を説明するための断面図である。ここで、参照符号ａ及びｂと表示した部分はセルアレー領域及び周辺回路領域を示す。
図１を参照すれば、半導体基板１の所定の領域に通常の方法でトレンチ領域を形成し、前記トレンチ領域内に絶縁膜よりなる素子分離膜３を形成する。次に、前段階の結果物の所定領域上にパストランジスタのゲート酸化膜５、パストランジスタのゲート電極７及びキャピング絶縁膜９が順に積層されたゲートパターン１１を形成する。ここで、ゲート電極７はＤＲＡＭ素子のワードラインとして用いられる。図１に示したように、セルアレー領域“ａ”に形成されたゲートパターン１１間の間隔（ｓ）は周辺回路領域“ｂ”に形成されたゲートパターン１１間の間隔より狭い。
【０００４】
次いで、前段階の結果物の全面に所定の厚さＴ１を有する絶縁膜１３、例えば高温酸化膜（ＨＴＯ：high temperature oxide）を形成する。この際、前記所定の厚さＴ１はＨＴＯ１３がセルアレー領域“ａ”に形成されたゲートパターン１１との間に完全に埋め立てられないように限定する。
図２はセルアレー領域“ａ”に形成されたゲートパターン１１の側壁に第１スペーサ１３ｂを形成する段階を説明するための断面図である。詳しくは、前記絶縁膜１３の形成された結果物の周辺回路領域“ｂ”を覆う第１感光膜パターン１５を形成する。次いで、前記第１感光膜パターン１５を食刻マスクとしてセルアレー領域“ａ”に露出された絶縁膜１３を異方性食刻することによってセルアレー領域“ａ”のゲートパターン１１の側壁に所定の幅Ｗ１を有する第１スペーサ１３ｂを形成すると共に周辺回路領域“ｂ”のみを覆う絶縁膜パターン１３ａを形成する。
【０００５】
図３は導電膜１７及び緩衝パッドを限定する第２感光膜パターン１９ａ、１９ｂを形成する段階を説明するための断面図である。さらに詳細には、前記第１感光膜パターン１５を取り除き、その結果物の全面に厚さＴ２を有する導電膜１７、例えばドーピングされたシリコン膜を形成する。この際、前記導電膜１７はセルアレー領域“ａ”のゲートパターン１１間の領域が完全に埋め立てられるよう充分に厚く形成すべきである。ここで、前記厚さＴ２はゲートパターン間の間隔が広い領域に形成される導電膜１７の厚さを示す。従って、セルアレー領域“ａ”のゲートパターン１１間に埋め立てられた導電膜１７の実際の厚さＴ３は前記厚さＴ２より厚い。次いで、セルアレー領域“ａ”のゲートパターン１１間に埋め立てられた導電膜１７を覆う第２感光膜パターン１９ａ、１９ｂを通常の写真工程を用いて形成する。この際、図３に示したように厚さＴ３を有する導電膜１７の露出される領域がセルアレー領域“ａ”に存在する。
【０００６】
図４は緩衝パッドのストレージ電極パッド１７ａ及びビットラインパッド１７ｂを形成する段階を説明するための断面図である。さらに詳細には、前記第２感光膜パターン１９ａ、１９ｂを食刻マスクとして導電膜１７を乾式食刻することによって、セルアレー領域“ａ”のゲートパターン１１間のソース領域及びドレイン領域を覆うストレージ電極パッド１７ａ及びビットラインパッド１７ｂを形成する。この際、厚さＴ３を有するセルアレー領域“ａ”の導電膜１７を完全に取り除かなければならなく、よって充分なる過度食刻を行うべきである。従って、前記絶縁膜パターン１３ａは、前記緩衝パッド１７ａ、１７ｂを形成するための食刻工程時露出され、続く過度食刻工程により薄くなる。これは、導電膜１７を食刻するとき、少量であるものの絶縁膜パターン１３ｂも同時に食刻されるからである。その結果、周辺回路領域“ｂ”に形成された導電膜１７の下の絶縁膜パターン１３ａもさらに食刻されて初期の厚さＴ１より薄まったＴ１’を有する絶縁膜パターン１３ｃが形成されたり、絶縁膜１３の初期の厚さＴ１が薄い場合には周辺回路領域“ｂ”のゲートパターン１１間の半導体基板１、即ち周辺回路領域“ｂ”のトランジスタのソース／ドレイン領域が露出されて食刻損傷を受ける恐れがある。次に、前記第２感光膜パターン１９ａ、１９ｂを取り除いた後、セルアレー領域“ａ”を覆う第３感光膜パターン２１を形成する。
【０００７】
図５は周辺回路領域“ｂ”のゲートパターン１１の側壁に第２スペーサ１３ｄを形成する段階を説明するための断面図である。さらに詳しくは、前記第３感光膜パターン２１を食刻マスクとして周辺回路領域“ｂ”に露出された絶縁膜パターン１３ｃを異方性食刻することによって、周辺回路領域“ｂ”のゲートパターン１１の側壁に第２スペーサ１３ｄを形成する。ここで、前記第２スペーサ１３ｄの幅Ｗ２は第１スペーサの幅Ｗ１に比し狭い。これは、図４に示したように緩衝パッド１７ａ、１７ｂを形成する時に行われる過度食刻によって絶縁膜パターン１３ｃの厚さＴ１’が初期の絶縁膜１３の厚さＴ１より薄くなるからである。
【０００８】
次いで、図示していないが、前段階の結果物上に第１層間絶縁膜及びビットラインを形成し、第２層間絶縁膜、ストレージ電極、誘電膜及びプレート電極を形成することでＤＲＡＭセルを完成する。
【０００９】
【発明が解決しようとする課題】
前述したように、従来の緩衝パッドの形成方法によれば、周辺回路領域のゲートパターンの側壁に形成される第２スペーサの幅は緩衝パッドを形成するための過度食刻工程に影響され、特に絶縁膜の初期厚さが薄い場合、周辺回路領域のトランジスタのソース／ドレイン領域は食刻損傷される。該食刻損傷によりトランジスタの漏れ電流が増えてＤＲＡＭ素子の電力消耗特性が劣化する。さらに、第２スペーサの幅が第１スペーサの幅より狭く形成されるため周辺回路領域に形成されるトランジスタの有効チャンネル長さが縮まり、よって最小チャンネル長さを有するトランジスタに短いチャンネル効果が引き起こる。
【００１０】
本発明の目的は周辺回路領域のトランジスタ特性を改善し得る半導体メモリ素子の緩衝パッド形成方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために本発明による半導体メモリ素子の緩衝パッド形成方法は、セルアレー領域及び周辺回路領域を具備する半導体メモリ素子の緩衝パッド形成方法において、半導体基板の所定領域に活性領域と不活性領域とを限定する素子分離膜を形成する段階と、前段階の結果物の所定領域上にゲートパターンを形成する段階と、前記ゲートパターンの形成された結果物の全面に第１絶縁膜及び第２絶縁膜を順次に形成する段階と、前記第２絶縁膜をパタニングすることにより、前記セルアレー領域の第１絶縁膜を露出し且つ前記周辺回路領域の第１絶縁膜上を覆う第２絶縁膜パターンを形成する段階と、前記露出したセルアレー領域の第１絶縁膜を異方性食刻することにより、前記セルアレー領域のゲートパターンの側壁に第１スペーサを形成すると共に前記周辺回路領域の第２絶縁膜パターンの下に第１絶縁膜パターンを形成する段階と、前段階の結果物の全面に導電膜を形成する段階と、前記導電膜をパタニングして前記セルアレー領域のゲートパターン間の活性領域を覆う緩衝パッドを形成する段階と、前記第２絶縁膜パターンを取り除き、その下の第１絶縁膜パターンを露出する段階と、前記露出した第１絶縁膜パターンを異方性食刻して前記周辺回路領域のゲートパターンの側壁に第２スペーサを形成する段階とを含む。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
【００１３】
【実施例】
図６乃至図１０は本発明による半導体メモリ素子の緩衝パッドの形成方法を説明するための断面図である。ここで、参照符号ａ及びｂはそれぞれセルアレー領域及び周辺回路領域を示す。
図６はゲートパターン１１１、第１絶縁膜１１３及び第２絶縁膜１１５を形成する段階を説明するための断面図である。まず、半導体基板１０１の所定領域に通常の方法で活性領域と不活性領域とを限定する素子分離膜１０３を形成する。ここで、前記素子分離膜１０３は広く知られたトレンチ素子分離方法又はＬＯＣＯＳ素子分離方などによって形成し得る。次に、前記素子分離膜１０３の形成された結果物の全面にゲート絶縁膜、ゲート電極用の導電膜及びキャッシピング絶縁膜を順に形成する。ここで、前記ゲート絶縁膜は熱酸化膜より形成することが好ましく、前記キャッピング絶縁膜はＣＶＤ方法によるシリコン酸化膜からなることが好ましい。さらに、前記ゲート電極用の導電膜はドーピングされたポリシリコン膜又はドーピングされたポリシリコン膜及び耐火金属を含むシリサイド膜の積層されたポリサイド膜よりなることが好ましい。次いで、前記キャッピング絶縁膜、ゲート電極用の導電膜及びゲート絶縁膜を連続にパタニングしてセルアレー領域“ａ”及び周辺回路領域“ｂ”にゲート絶縁膜１０５、ゲート電極１０７及びキャッピング絶縁膜１０９が順に積層されたゲートパターン１１１を形成する。ここで、セルアレー領域“ａ”に形成されたゲート電極１０７は望むセルを選択するためのワードラインの役割を果たす。このようなセルアレー領域“ａ”のゲートパターン１１１間の間隔は図６に示したように周辺回路領域“ｂ”のゲートパターン１１１間の間隔に比べて狭い。
【００１４】
続いて、前記ゲートパターン１１１の形成された結果物の全面に所定の厚さＴ６を有する第１絶縁膜１１３及び第１厚さＴ７を有する第２絶縁膜１１５を順に形成する。ここで、前記第１絶縁膜１１３は前記キャッピング絶縁膜１０９に対する乾式食刻選択比に優れた物質膜、例えばシリコン窒化膜よりなることが好ましく、前記第２絶縁膜１１５は前記第１絶縁膜１１３に対する食刻選択比に優れた物質膜、例えばシリコン酸化膜よりなることが好ましい。言い換えて、前記キャッピング絶縁膜１０９は前記第１絶縁膜１１３を乾式食刻するレシプ（recipe) により乾式食刻される量が少なくべきであり、前記第１絶縁膜１１３は前記第２絶縁膜１１５を湿式食刻する化学溶液、例えばＨＦ溶液又はＢＯＥ（buffered oxide etchant）により食刻される量が少なくべきである。
【００１５】
図７はセルアレー領域“ａ”のゲートパターン１１１の側壁に第１スペーサ１１３ｂを形成する段階を説明するための断面図である。さらに詳しくは、前記第２絶縁膜１１５の形成された結果物の周辺回路領域“ｂ”を覆う第１感光膜パターン１１７を形成することによってセルアレー領域の第２絶縁膜１１５を露出させる。次いで、前記露出されたセルアレー領域“ａ”の第２絶縁膜１１５を等方性食刻することによって、その下の第１絶縁膜１１３を露出すると共に周辺回路領域“ｂ”を覆う第２絶縁膜パターン１１５ａを形成する。次いで、前記第１感光膜パターン１１７を食刻マスクとして前記露出された第１絶縁膜１１３を異方性食刻することによってセルアレー領域“ａ”のゲートパターン１１１の側壁に所定の幅Ｗ３を有する第１スペーサ１１３ｂを形成すると共に前記第２絶縁膜パターン１１５ａの下に第１絶縁膜パターン１１３ａを形成する。
【００１６】
図８は導電膜１１９を形成する段階を説明するための断面図である。さらに詳しくは、前記第１感光膜パターン１１７を取り除き、その結果物の全面に厚さＴ８を有する導電膜１１９、例えばドーピングされたポリシリコン膜を形成する。この際、前記導電膜１１９はセルアレー領域“ａ”のゲートパターン１１１間の領域が充分に埋め立てられるように厚く形成する。従って、セルアレー領域“ａ”のゲートパターン１１１間に形成された導電膜１１９の実際の厚さＴ９は周辺回路領域“ｂ”に形成された導電膜１１９に比し厚い。次に、前記セルアレー領域“ａ”のゲートパターン１１１間の活性領域の上部に緩衝パッドを形成するための第２感光膜パターン１２１ａ、１２１ｂを形成する。
【００１７】
図９は緩衝パッド、即ちビットラインパッド１１９ｂ及びストレージ電極パッド１１９ａを形成する段階を説明するための断面図である。さらに詳しくは、前記第２感光膜パターン１２１ａ、１２１ｂを食刻マスクとして導電膜１１９を食刻することによって、セルアレー領域“ａ”のゲートパターン１１１間の活性領域を覆うストレージ電極パッド１１９ａ及びビットラインパッド１１９ｂを形成する。この際、図９に示したようにセルアレー領域“ａ”の素子分離膜１０３上に形成された導電膜１１９は完全に食刻されるべきであって、充分なる過度食刻が求められる。従って、周辺回路領域“ｂ”の導電膜１１９が食刻された後第２絶縁膜パターン１１５ａが露出された状態でさらに過度食刻されて前記第１厚さＴ７より薄い第２厚さＴ７’を有する第２絶縁膜パターン１１５ｂが形成される。ここで、前記第２絶縁膜パターン１１５ａの初期の厚さＴ７が緩衝パッド１１９ａ、１１９ｂを形成するための過度食刻工程時完全に取り除かれるほど薄くても第１絶縁膜パターン１１３ａの食刻量は大きく減らし得る。これは、第２絶縁膜パターン１１５ａが犠牲絶縁膜の役割を果たすからである。次に、前記第２感光膜パターン１２１ａ、１２１ｂを取り除き、前記セルアレー領域“ａ”を覆う第３感光膜パターン１２３を通常の写真工程から形成する。
【００１８】
図１０は第２スペーサ１１３を形成する段階を説明するための断面図である。さらに詳しくは、前記第３感光膜パターン１２３を食刻マスクとして前記第２厚さＴ７’に薄くなった第２絶縁膜パターン１１５ｂを化学溶液、例えばＨＦ溶液又はＢＯＥで取り除くことによって、その下の第１絶縁膜パターン１１３ａを露出させる。次に、露出された第１絶縁膜パターン１１３ａを異方性食刻することで周辺回路領域“ｂ”のゲートパターン１１１の側壁に第２スペーサ１１３ｃを形成する。該第２スペーサ１１３ｃの幅Ｗ４は第１スペーサ１１３ｂの幅Ｗ３と同一である。これは、第２スペーサ１１３ｃを形成するための異方性食刻工程の直前に前記第１絶縁膜パターン１１３ａの初期の厚さＴ６をそのまま保つからである。ここで、前記第２スペーサ１１３ｃの幅Ｗ４を第１スペーサ１１３ｂの幅Ｗ３より広く形成しようとする場合は前記第２絶縁膜パターン１１５ｂを取り除く段階を省き、前記第２絶縁膜パターン１１５ｂ及びその下の第１絶縁膜パターン１１３ａを順に異方性食刻して第２スペーサ１１３ｃを形成しても良い。その後、前記第３感光膜パターン１２３を取り除く。
【００１９】
次いで、図示していないが、前段階の結果物の全面に通常の方法で第１層間絶縁膜１び前記ビットラインパッド１１９ｂに連結されたビットラインを形成し、第２層間絶縁膜を形成する。次に、前記ストレージ電極パッド１１９ａに連結されるストレージ電極を形成し、誘電膜及びプレート電極を順に形成することによって、高集積ＤＲＡＭ素子のセル及び周辺回路のトランジスタを完成する。
【００２０】
【発明の効果】
前述したように本発明の実施例によれば、第１及び第２スペーサを形成するための第１絶縁膜上に犠牲絶縁膜の第２絶縁膜を形成することによって、セルアレー領域に緩衝パッドを形成する食刻工程時、周辺回路領域の第１絶縁膜パターンの露出されることが防止できる。従って、周辺回路領域のゲートパターンの側壁に、セルアレー領域のゲートパターンの側壁に形成された第１スペーサと同一またはさらに広い幅を有する第２スペーサを形成し得る。この結果、周辺回路領域の活性領域の食刻損傷が防止できると共に周辺回路領域に短いチャンネル効果が改善された安定なるトランジスタを具現できる。これによって半導体メモリ素子の信頼性を向上し、且つ電力消耗を減らし得る。
【００２１】
本発明は前記の実施例に限定されず、当業者によってその変形や改良が可能である。
【図面の簡単な説明】
【図１】従来の緩衝パッドの形成方法を説明するための断面図である。
【図２】従来の緩衝パッドの形成方法を説明するための断面図である。
【図３】従来の緩衝パッドの形成方法を説明するための断面図である。
【図４】従来の緩衝パッドの形成方法を説明するための断面図である。
【図５】従来の緩衝パッドの形成方法を説明するための断面図である。
【図６】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図７】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図８】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図９】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図１０】本発明による緩衝パッドの形成方法を説明するための断面図である。
【符号の説明】
１０１ 半導体基板
１０３ 素子分離膜
１０５ ゲート絶縁膜
１０７ ゲート電極
１０９ キャッピング絶縁膜
１１１ ゲートパターン
１１３ 第１絶縁膜
１１３ａ 第１絶縁膜パターン
１１３ｂ 第１スペーサ
１１３ｃ 第２スペーサ
１１５ 第２絶縁膜
１１５ａ 第２絶縁膜パターン
１１５ｂ 第２絶縁膜パターン
１１７ 第１感光膜パターン
１１９ 導電膜
１１９ａ ストレージ電極パッド（緩衝パッド）
１１９ｂ ビットラインパッド（緩衝パッド）
１２１ａ 第２感光膜パターン
１２１ｂ 第２感光膜パターン
１２３ 第３感光膜パターン
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に高集積半導体メモリ素子の緩衝パッドの形成方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子の高集積化に伴ってセルの構造も複雑しつつある。特に、一つのパストランジスタと一つのキャパシタとよりなる高集積ＤＲＡＭ素子のセルはソフトエラー発生率（ＳＥＲ：soft error rate)及び低電圧におけるセル動作の特性を改善するために限られた面積内に高性能のキャパシタを形成すべきである。最近、このような高性能のキャパシタを形成するためにビットライン上にキャパシタを形成するＣＯＢ(capacitor over bitline)構造が広く採用されている。該ＣＯＢ構造のセルにおいて、ビットラインはパストランジスタのドレイン領域（又はソース領域）に連結すべきで、キャパシタのストレージ電極はパストランジスタのソース領域（又はドレイン領域）に連結すべきである。このように相異なる導電層を連結するためにパストランジスタのドレイン領域及びソース領域上にそれぞれビットコンタクトホール及びストレージコンタクトホールを形成しなければならないが、該コンタクトホールはＤＲＡＭ素子の高集積化によって狭く且つ深く形成される。従って、コンタクト抵抗が増加するだけではなくコンタクトホールを形成するための写真工程時誤整列に対する工程マージンが減ってＤＲＡＭ素子の信頼性が劣化する。このような問題点を改善するために最近、ビットコンタクトホールを覆うビットライン緩衝パッドとストレージコンタクトホールを覆うストレージ電極緩衝パッドとを形成する方法が広く採られている。
【０００３】
図１乃至図５は従来の技術によるＤＲＡＭ素子の緩衝パッドを形成する方法を説明するための断面図である。ここで、参照符号ａ及びｂと表示した部分はセルアレー領域及び周辺回路領域を示す。
図１を参照すれば、半導体基板１の所定の領域に通常の方法でトレンチ領域を形成し、前記トレンチ領域内に絶縁膜よりなる素子分離膜３を形成する。次に、前段階の結果物の所定領域上にパストランジスタのゲート酸化膜５、パストランジスタのゲート電極７及びキャピング絶縁膜９が順に積層されたゲートパターン１１を形成する。ここで、ゲート電極７はＤＲＡＭ素子のワードラインとして用いられる。図１に示したように、セルアレー領域“ａ”に形成されたゲートパターン１１間の間隔（ｓ）は周辺回路領域“ｂ”に形成されたゲートパターン１１間の間隔より狭い。
【０００４】
次いで、前段階の結果物の全面に所定の厚さＴ１を有する絶縁膜１３、例えば高温酸化膜（ＨＴＯ：high temperature oxide）を形成する。この際、前記所定の厚さＴ１はＨＴＯ１３がセルアレー領域“ａ”に形成されたゲートパターン１１との間に完全に埋め立てられないように限定する。
図２はセルアレー領域“ａ”に形成されたゲートパターン１１の側壁に第１スペーサ１３ｂを形成する段階を説明するための断面図である。詳しくは、前記絶縁膜１３の形成された結果物の周辺回路領域“ｂ”を覆う第１感光膜パターン１５を形成する。次いで、前記第１感光膜パターン１５を食刻マスクとしてセルアレー領域“ａ”に露出された絶縁膜１３を異方性食刻することによってセルアレー領域“ａ”のゲートパターン１１の側壁に所定の幅Ｗ１を有する第１スペーサ１３ｂを形成すると共に周辺回路領域“ｂ”のみを覆う絶縁膜パターン１３ａを形成する。
【０００５】
図３は導電膜１７及び緩衝パッドを限定する第２感光膜パターン１９ａ、１９ｂを形成する段階を説明するための断面図である。さらに詳細には、前記第１感光膜パターン１５を取り除き、その結果物の全面に厚さＴ２を有する導電膜１７、例えばドーピングされたシリコン膜を形成する。この際、前記導電膜１７はセルアレー領域“ａ”のゲートパターン１１間の領域が完全に埋め立てられるよう充分に厚く形成すべきである。ここで、前記厚さＴ２はゲートパターン間の間隔が広い領域に形成される導電膜１７の厚さを示す。従って、セルアレー領域“ａ”のゲートパターン１１間に埋め立てられた導電膜１７の実際の厚さＴ３は前記厚さＴ２より厚い。次いで、セルアレー領域“ａ”のゲートパターン１１間に埋め立てられた導電膜１７を覆う第２感光膜パターン１９ａ、１９ｂを通常の写真工程を用いて形成する。この際、図３に示したように厚さＴ３を有する導電膜１７の露出される領域がセルアレー領域“ａ”に存在する。
【０００６】
図４は緩衝パッドのストレージ電極パッド１７ａ及びビットラインパッド１７ｂを形成する段階を説明するための断面図である。さらに詳細には、前記第２感光膜パターン１９ａ、１９ｂを食刻マスクとして導電膜１７を乾式食刻することによって、セルアレー領域“ａ”のゲートパターン１１間のソース領域及びドレイン領域を覆うストレージ電極パッド１７ａ及びビットラインパッド１７ｂを形成する。この際、厚さＴ３を有するセルアレー領域“ａ”の導電膜１７を完全に取り除かなければならなく、よって充分なる過度食刻を行うべきである。従って、前記絶縁膜パターン１３ａは、前記緩衝パッド１７ａ、１７ｂを形成するための食刻工程時露出され、続く過度食刻工程により薄くなる。これは、導電膜１７を食刻するとき、少量であるものの絶縁膜パターン１３ｂも同時に食刻されるからである。その結果、周辺回路領域“ｂ”に形成された導電膜１７の下の絶縁膜パターン１３ａもさらに食刻されて初期の厚さＴ１より薄まったＴ１’を有する絶縁膜パターン１３ｃが形成されたり、絶縁膜１３の初期の厚さＴ１が薄い場合には周辺回路領域“ｂ”のゲートパターン１１間の半導体基板１、即ち周辺回路領域“ｂ”のトランジスタのソース／ドレイン領域が露出されて食刻損傷を受ける恐れがある。次に、前記第２感光膜パターン１９ａ、１９ｂを取り除いた後、セルアレー領域“ａ”を覆う第３感光膜パターン２１を形成する。
【０００７】
図５は周辺回路領域“ｂ”のゲートパターン１１の側壁に第２スペーサ１３ｄを形成する段階を説明するための断面図である。さらに詳しくは、前記第３感光膜パターン２１を食刻マスクとして周辺回路領域“ｂ”に露出された絶縁膜パターン１３ｃを異方性食刻することによって、周辺回路領域“ｂ”のゲートパターン１１の側壁に第２スペーサ１３ｄを形成する。ここで、前記第２スペーサ１３ｄの幅Ｗ２は第１スペーサの幅Ｗ１に比し狭い。これは、図４に示したように緩衝パッド１７ａ、１７ｂを形成する時に行われる過度食刻によって絶縁膜パターン１３ｃの厚さＴ１’が初期の絶縁膜１３の厚さＴ１より薄くなるからである。
【０００８】
次いで、図示していないが、前段階の結果物上に第１層間絶縁膜及びビットラインを形成し、第２層間絶縁膜、ストレージ電極、誘電膜及びプレート電極を形成することでＤＲＡＭセルを完成する。
【０００９】
【発明が解決しようとする課題】
前述したように、従来の緩衝パッドの形成方法によれば、周辺回路領域のゲートパターンの側壁に形成される第２スペーサの幅は緩衝パッドを形成するための過度食刻工程に影響され、特に絶縁膜の初期厚さが薄い場合、周辺回路領域のトランジスタのソース／ドレイン領域は食刻損傷される。該食刻損傷によりトランジスタの漏れ電流が増えてＤＲＡＭ素子の電力消耗特性が劣化する。さらに、第２スペーサの幅が第１スペーサの幅より狭く形成されるため周辺回路領域に形成されるトランジスタの有効チャンネル長さが縮まり、よって最小チャンネル長さを有するトランジスタに短いチャンネル効果が引き起こる。
【００１０】
本発明の目的は周辺回路領域のトランジスタ特性を改善し得る半導体メモリ素子の緩衝パッド形成方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために本発明による半導体メモリ素子の緩衝パッド形成方法は、セルアレー領域及び周辺回路領域を具備する半導体メモリ素子の緩衝パッド形成方法において、半導体基板の所定領域に活性領域と不活性領域とを限定する素子分離膜を形成する段階と、前段階の結果物の所定領域上にゲートパターンを形成する段階と、前記ゲートパターンの形成された結果物の全面に第１絶縁膜及び第２絶縁膜を順次に形成する段階と、前記第２絶縁膜をパタニングすることにより、前記セルアレー領域の第１絶縁膜を露出し且つ前記周辺回路領域の第１絶縁膜上を覆う第２絶縁膜パターンを形成する段階と、前記露出したセルアレー領域の第１絶縁膜を異方性食刻することにより、前記セルアレー領域のゲートパターンの側壁に第１スペーサを形成すると共に前記周辺回路領域の第２絶縁膜パターンの下に第１絶縁膜パターンを形成する段階と、前段階の結果物の全面に導電膜を形成する段階と、前記導電膜をパタニングして前記セルアレー領域のゲートパターン間の活性領域を覆う緩衝パッドを形成する段階と、前記第２絶縁膜パターンを取り除き、その下の第１絶縁膜パターンを露出する段階と、前記露出した第１絶縁膜パターンを異方性食刻して前記周辺回路領域のゲートパターンの側壁に第２スペーサを形成する段階とを含む。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
【００１３】
【実施例】
図６乃至図１０は本発明による半導体メモリ素子の緩衝パッドの形成方法を説明するための断面図である。ここで、参照符号ａ及びｂはそれぞれセルアレー領域及び周辺回路領域を示す。
図６はゲートパターン１１１、第１絶縁膜１１３及び第２絶縁膜１１５を形成する段階を説明するための断面図である。まず、半導体基板１０１の所定領域に通常の方法で活性領域と不活性領域とを限定する素子分離膜１０３を形成する。ここで、前記素子分離膜１０３は広く知られたトレンチ素子分離方法又はＬＯＣＯＳ素子分離方などによって形成し得る。次に、前記素子分離膜１０３の形成された結果物の全面にゲート絶縁膜、ゲート電極用の導電膜及びキャッシピング絶縁膜を順に形成する。ここで、前記ゲート絶縁膜は熱酸化膜より形成することが好ましく、前記キャッピング絶縁膜はＣＶＤ方法によるシリコン酸化膜からなることが好ましい。さらに、前記ゲート電極用の導電膜はドーピングされたポリシリコン膜又はドーピングされたポリシリコン膜及び耐火金属を含むシリサイド膜の積層されたポリサイド膜よりなることが好ましい。次いで、前記キャッピング絶縁膜、ゲート電極用の導電膜及びゲート絶縁膜を連続にパタニングしてセルアレー領域“ａ”及び周辺回路領域“ｂ”にゲート絶縁膜１０５、ゲート電極１０７及びキャッピング絶縁膜１０９が順に積層されたゲートパターン１１１を形成する。ここで、セルアレー領域“ａ”に形成されたゲート電極１０７は望むセルを選択するためのワードラインの役割を果たす。このようなセルアレー領域“ａ”のゲートパターン１１１間の間隔は図６に示したように周辺回路領域“ｂ”のゲートパターン１１１間の間隔に比べて狭い。
【００１４】
続いて、前記ゲートパターン１１１の形成された結果物の全面に所定の厚さＴ６を有する第１絶縁膜１１３及び第１厚さＴ７を有する第２絶縁膜１１５を順に形成する。ここで、前記第１絶縁膜１１３は前記キャッピング絶縁膜１０９に対する乾式食刻選択比に優れた物質膜、例えばシリコン窒化膜よりなることが好ましく、前記第２絶縁膜１１５は前記第１絶縁膜１１３に対する食刻選択比に優れた物質膜、例えばシリコン酸化膜よりなることが好ましい。言い換えて、前記キャッピング絶縁膜１０９は前記第１絶縁膜１１３を乾式食刻するレシプ（recipe) により乾式食刻される量が少なくべきであり、前記第１絶縁膜１１３は前記第２絶縁膜１１５を湿式食刻する化学溶液、例えばＨＦ溶液又はＢＯＥ（buffered oxide etchant）により食刻される量が少なくべきである。
【００１５】
図７はセルアレー領域“ａ”のゲートパターン１１１の側壁に第１スペーサ１１３ｂを形成する段階を説明するための断面図である。さらに詳しくは、前記第２絶縁膜１１５の形成された結果物の周辺回路領域“ｂ”を覆う第１感光膜パターン１１７を形成することによってセルアレー領域の第２絶縁膜１１５を露出させる。次いで、前記露出されたセルアレー領域“ａ”の第２絶縁膜１１５を等方性食刻することによって、その下の第１絶縁膜１１３を露出すると共に周辺回路領域“ｂ”を覆う第２絶縁膜パターン１１５ａを形成する。次いで、前記第１感光膜パターン１１７を食刻マスクとして前記露出された第１絶縁膜１１３を異方性食刻することによってセルアレー領域“ａ”のゲートパターン１１１の側壁に所定の幅Ｗ３を有する第１スペーサ１１３ｂを形成すると共に前記第２絶縁膜パターン１１５ａの下に第１絶縁膜パターン１１３ａを形成する。
【００１６】
図８は導電膜１１９を形成する段階を説明するための断面図である。さらに詳しくは、前記第１感光膜パターン１１７を取り除き、その結果物の全面に厚さＴ８を有する導電膜１１９、例えばドーピングされたポリシリコン膜を形成する。この際、前記導電膜１１９はセルアレー領域“ａ”のゲートパターン１１１間の領域が充分に埋め立てられるように厚く形成する。従って、セルアレー領域“ａ”のゲートパターン１１１間に形成された導電膜１１９の実際の厚さＴ９は周辺回路領域“ｂ”に形成された導電膜１１９に比し厚い。次に、前記セルアレー領域“ａ”のゲートパターン１１１間の活性領域の上部に緩衝パッドを形成するための第２感光膜パターン１２１ａ、１２１ｂを形成する。
【００１７】
図９は緩衝パッド、即ちビットラインパッド１１９ｂ及びストレージ電極パッド１１９ａを形成する段階を説明するための断面図である。さらに詳しくは、前記第２感光膜パターン１２１ａ、１２１ｂを食刻マスクとして導電膜１１９を食刻することによって、セルアレー領域“ａ”のゲートパターン１１１間の活性領域を覆うストレージ電極パッド１１９ａ及びビットラインパッド１１９ｂを形成する。この際、図９に示したようにセルアレー領域“ａ”の素子分離膜１０３上に形成された導電膜１１９は完全に食刻されるべきであって、充分なる過度食刻が求められる。従って、周辺回路領域“ｂ”の導電膜１１９が食刻された後第２絶縁膜パターン１１５ａが露出された状態でさらに過度食刻されて前記第１厚さＴ７より薄い第２厚さＴ７’を有する第２絶縁膜パターン１１５ｂが形成される。ここで、前記第２絶縁膜パターン１１５ａの初期の厚さＴ７が緩衝パッド１１９ａ、１１９ｂを形成するための過度食刻工程時完全に取り除かれるほど薄くても第１絶縁膜パターン１１３ａの食刻量は大きく減らし得る。これは、第２絶縁膜パターン１１５ａが犠牲絶縁膜の役割を果たすからである。次に、前記第２感光膜パターン１２１ａ、１２１ｂを取り除き、前記セルアレー領域“ａ”を覆う第３感光膜パターン１２３を通常の写真工程から形成する。
【００１８】
図１０は第２スペーサ１１３を形成する段階を説明するための断面図である。さらに詳しくは、前記第３感光膜パターン１２３を食刻マスクとして前記第２厚さＴ７’に薄くなった第２絶縁膜パターン１１５ｂを化学溶液、例えばＨＦ溶液又はＢＯＥで取り除くことによって、その下の第１絶縁膜パターン１１３ａを露出させる。次に、露出された第１絶縁膜パターン１１３ａを異方性食刻することで周辺回路領域“ｂ”のゲートパターン１１１の側壁に第２スペーサ１１３ｃを形成する。該第２スペーサ１１３ｃの幅Ｗ４は第１スペーサ１１３ｂの幅Ｗ３と同一である。これは、第２スペーサ１１３ｃを形成するための異方性食刻工程の直前に前記第１絶縁膜パターン１１３ａの初期の厚さＴ６をそのまま保つからである。ここで、前記第２スペーサ１１３ｃの幅Ｗ４を第１スペーサ１１３ｂの幅Ｗ３より広く形成しようとする場合は前記第２絶縁膜パターン１１５ｂを取り除く段階を省き、前記第２絶縁膜パターン１１５ｂ及びその下の第１絶縁膜パターン１１３ａを順に異方性食刻して第２スペーサ１１３ｃを形成しても良い。その後、前記第３感光膜パターン１２３を取り除く。
【００１９】
次いで、図示していないが、前段階の結果物の全面に通常の方法で第１層間絶縁膜１び前記ビットラインパッド１１９ｂに連結されたビットラインを形成し、第２層間絶縁膜を形成する。次に、前記ストレージ電極パッド１１９ａに連結されるストレージ電極を形成し、誘電膜及びプレート電極を順に形成することによって、高集積ＤＲＡＭ素子のセル及び周辺回路のトランジスタを完成する。
【００２０】
【発明の効果】
前述したように本発明の実施例によれば、第１及び第２スペーサを形成するための第１絶縁膜上に犠牲絶縁膜の第２絶縁膜を形成することによって、セルアレー領域に緩衝パッドを形成する食刻工程時、周辺回路領域の第１絶縁膜パターンの露出されることが防止できる。従って、周辺回路領域のゲートパターンの側壁に、セルアレー領域のゲートパターンの側壁に形成された第１スペーサと同一またはさらに広い幅を有する第２スペーサを形成し得る。この結果、周辺回路領域の活性領域の食刻損傷が防止できると共に周辺回路領域に短いチャンネル効果が改善された安定なるトランジスタを具現できる。これによって半導体メモリ素子の信頼性を向上し、且つ電力消耗を減らし得る。
【００２１】
本発明は前記の実施例に限定されず、当業者によってその変形や改良が可能である。
【図面の簡単な説明】
【図１】従来の緩衝パッドの形成方法を説明するための断面図である。
【図２】従来の緩衝パッドの形成方法を説明するための断面図である。
【図３】従来の緩衝パッドの形成方法を説明するための断面図である。
【図４】従来の緩衝パッドの形成方法を説明するための断面図である。
【図５】従来の緩衝パッドの形成方法を説明するための断面図である。
【図６】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図７】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図８】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図９】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図１０】本発明による緩衝パッドの形成方法を説明するための断面図である。
【符号の説明】
１０１ 半導体基板
１０３ 素子分離膜
１０５ ゲート絶縁膜
１０７ ゲート電極
１０９ キャッピング絶縁膜
１１１ ゲートパターン
１１３ 第１絶縁膜
１１３ａ 第１絶縁膜パターン
１１３ｂ 第１スペーサ
１１３ｃ 第２スペーサ
１１５ 第２絶縁膜
１１５ａ 第２絶縁膜パターン
１１５ｂ 第２絶縁膜パターン
１１７ 第１感光膜パターン
１１９ 導電膜
１１９ａ ストレージ電極パッド（緩衝パッド）
１１９ｂ ビットラインパッド（緩衝パッド）
１２１ａ 第２感光膜パターン
１２１ｂ 第２感光膜パターン
１２３ 第３感光膜パターン
Claims (6)
- セルアレー領域及び周辺回路領域を具備する半導体メモリ素子の緩衝パッド形成方法において、
半導体基板の所定の領域に活性領域と不活性領域とを限定する素子分離膜を形成する段階と、
前段階の結果物の所定領域上にゲートパターンを形成する段階と、
前記ゲートパターンの形成された結果物の全面に第１絶縁膜及び第２絶縁膜を順次に形成する段階と、
前記第２絶縁膜をパタニングすることにより、前記セルアレー領域の第１絶縁膜を露出し且つ前記周辺回路領域の第１絶縁膜上を覆う第２絶縁膜パターンを形成する段階と、
前記露出したセルアレー領域の第１絶縁膜を異方性食刻することにより、前記セルアレー領域のゲートパターンの側壁に第１スペーサを形成すると共に前記周辺回路領域の第２絶縁膜パターンの下に第１絶縁膜パターンを形成する段階と、
前段階の結果物の全面に導電膜を形成する段階と、
前記導電膜をパタニングして前記セルアレー領域のゲートパターン間の活性領域を覆う緩衝パッドを形成する段階と、
前記第２絶縁膜パターンを取り除いてその下の第１絶縁膜パターンを露出する段階と、
露出された前記第１絶縁膜パターンを異方性食刻して前記周辺回路領域のゲートパターンの側壁に第２スペーサを形成する段階とを含むことを特徴とする半導体メモリ素子の緩衝パッド形成方法。 - 前記ゲートパターンはゲート絶縁膜、ゲート電極及びキャッピング絶縁膜が順に積層されてなることを特徴とする請求項１に記載の半導体メモリ素子の緩衝パッド形成方法。
- 前記キャッピング絶縁膜はシリコン酸化膜よりなることを特徴とする請求項２に記載の半導体メモリ素子の緩衝パッド形成方法。
- 前記第１絶縁膜はシリコン窒化膜よりなることを特徴とする請求項１に記載の半導体メモリ素子の緩衝パッド形成方法。
- 前記第２絶縁膜はシリコン酸化膜よりなることを特徴とする請求項１に記載の半導体メモリ素子の緩衝パッド形成方法。
- 前記導電膜はドーピングされたポリシリコン膜よりなることを特徴とする請求項１に記載の半導体メモリ素子の緩衝パッド形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034509A KR100207487B1 (ko) | 1996-08-20 | 1996-08-20 | 반도체 기억소자의 완충패드 형성방법 |
| KR1996P34509 | 1996-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084088A JPH1084088A (ja) | 1998-03-31 |
| JP3797747B2 true JP3797747B2 (ja) | 2006-07-19 |
Family
ID=19470139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13219197A Expired - Fee Related JP3797747B2 (ja) | 1996-08-20 | 1997-05-22 | 半導体メモリ素子の緩衝パッド形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5935875A (ja) |
| JP (1) | JP3797747B2 (ja) |
| KR (1) | KR100207487B1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144886A (ja) * | 1996-09-11 | 1998-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| DE69633242D1 (de) * | 1996-12-24 | 2004-09-30 | St Microelectronics Srl | Selbstjustiertes Ätzverfahren zur Verwirklichung der Wortleitungen integrierter Halbleiterspeicherbauelemente |
| JPH1187653A (ja) | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| KR100487504B1 (ko) * | 1997-12-12 | 2005-07-07 | 삼성전자주식회사 | 서로 다른 게이트 스페이서 형성 방법 |
| US6096657A (en) * | 1998-03-31 | 2000-08-01 | Imec Vzw | Method for forming a spacer |
| US6025267A (en) * | 1998-07-15 | 2000-02-15 | Chartered Semiconductor Manufacturing, Ltd. | Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices |
| KR100284905B1 (ko) * | 1998-10-16 | 2001-04-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| KR100367501B1 (ko) * | 1998-12-30 | 2003-04-23 | 주식회사 하이닉스반도체 | 반도체소자의자기정렬적인콘택형성방법 |
| US6207491B1 (en) * | 1999-02-25 | 2001-03-27 | Vanguard International Semiconductor Corporation | Method for preventing silicon substrate loss in fabricating semiconductor device |
| KR100318320B1 (ko) * | 1999-05-10 | 2001-12-22 | 김영환 | 반도체장치의 제조방법 |
| US6204185B1 (en) * | 1999-05-24 | 2001-03-20 | United Microelectronics Corp. | Method for forming self-align stop layer for borderless contact process |
| US6306760B1 (en) * | 1999-12-09 | 2001-10-23 | United Microelectronics Corp. | Method of forming a self-aligned contact hole on a semiconductor wafer |
| KR100365755B1 (ko) * | 2000-12-30 | 2002-12-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6762125B1 (en) * | 2001-05-14 | 2004-07-13 | Micron Technology, Inc. | Modified facet etch to prevent blown gate oxide and increase etch chamber life |
| KR100418090B1 (ko) * | 2001-06-28 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6586332B1 (en) * | 2001-10-16 | 2003-07-01 | Lsi Logic Corporation | Deep submicron silicide blocking |
| US6511882B1 (en) * | 2001-11-23 | 2003-01-28 | Macronix International Co., Ltd. | Method for preventing the leakage path in embedded non-volatile memory |
| US6559074B1 (en) * | 2001-12-12 | 2003-05-06 | Applied Materials, Inc. | Method of forming a silicon nitride layer on a substrate |
| US6683342B2 (en) * | 2002-06-19 | 2004-01-27 | United Microelectronics Corp. | Memory structure and method for manufacturing the same |
| KR100467357B1 (ko) * | 2002-09-24 | 2005-01-24 | 삼성전자주식회사 | 모오스 트랜지스터 제조 방법 |
| KR100529391B1 (ko) * | 2002-12-26 | 2005-11-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 제조 방법 |
| US7011929B2 (en) * | 2003-01-09 | 2006-03-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming multiple spacer widths |
| JP2004356469A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7341906B2 (en) * | 2005-05-19 | 2008-03-11 | Micron Technology, Inc. | Method of manufacturing sidewall spacers on a memory device, and device comprising same |
| US20070013070A1 (en) * | 2005-06-23 | 2007-01-18 | Liang Mong S | Semiconductor devices and methods of manufacture thereof |
| KR20110135136A (ko) * | 2010-06-10 | 2011-12-16 | 주식회사 하이닉스반도체 | 반도체 장치의 극미세 패턴 형성을 위한 방법 |
| CN110890328B (zh) * | 2018-09-11 | 2022-03-18 | 长鑫存储技术有限公司 | 半导体存储器的形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484978A (en) * | 1983-09-23 | 1984-11-27 | Fairchild Camera & Instrument Corp. | Etching method |
| US5786249A (en) * | 1996-03-07 | 1998-07-28 | Micron Technology, Inc. | Method of forming dram circuitry on a semiconductor substrate |
-
1996
- 1996-08-20 KR KR1019960034509A patent/KR100207487B1/ko not_active IP Right Cessation
-
1997
- 1997-01-21 US US08/785,091 patent/US5935875A/en not_active Expired - Lifetime
- 1997-05-22 JP JP13219197A patent/JP3797747B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5935875A (en) | 1999-08-10 |
| KR19980015253A (ko) | 1998-05-25 |
| KR100207487B1 (ko) | 1999-07-15 |
| JPH1084088A (ja) | 1998-03-31 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060301 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |