JP3797747B2 - 半導体メモリ素子の緩衝パッド形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に高集積半導体メモリ素子の緩衝パッドの形成方法に関する。
【0002】
【従来の技術】
半導体メモリ素子の高集積化に伴ってセルの構造も複雑しつつある。特に、一つのパストランジスタと一つのキャパシタとよりなる高集積DRAM素子のセルはソフトエラー発生率(SER:soft error rate)及び低電圧におけるセル動作の特性を改善するために限られた面積内に高性能のキャパシタを形成すべきである。最近、このような高性能のキャパシタを形成するためにビットライン上にキャパシタを形成するCOB(capacitor over bitline)構造が広く採用されている。該COB構造のセルにおいて、ビットラインはパストランジスタのドレイン領域(又はソース領域)に連結すべきで、キャパシタのストレージ電極はパストランジスタのソース領域(又はドレイン領域)に連結すべきである。このように相異なる導電層を連結するためにパストランジスタのドレイン領域及びソース領域上にそれぞれビットコンタクトホール及びストレージコンタクトホールを形成しなければならないが、該コンタクトホールはDRAM素子の高集積化によって狭く且つ深く形成される。従って、コンタクト抵抗が増加するだけではなくコンタクトホールを形成するための写真工程時誤整列に対する工程マージンが減ってDRAM素子の信頼性が劣化する。このような問題点を改善するために最近、ビットコンタクトホールを覆うビットライン緩衝パッドとストレージコンタクトホールを覆うストレージ電極緩衝パッドとを形成する方法が広く採られている。
【0003】
図1乃至図5は従来の技術によるDRAM素子の緩衝パッドを形成する方法を説明するための断面図である。ここで、参照符号a及びbと表示した部分はセルアレー領域及び周辺回路領域を示す。
図1を参照すれば、半導体基板1の所定の領域に通常の方法でトレンチ領域を形成し、前記トレンチ領域内に絶縁膜よりなる素子分離膜3を形成する。次に、前段階の結果物の所定領域上にパストランジスタのゲート酸化膜5、パストランジスタのゲート電極7及びキャピング絶縁膜9が順に積層されたゲートパターン11を形成する。ここで、ゲート電極7はDRAM素子のワードラインとして用いられる。図1に示したように、セルアレー領域“a”に形成されたゲートパターン11間の間隔(s)は周辺回路領域“b”に形成されたゲートパターン11間の間隔より狭い。
【0004】
次いで、前段階の結果物の全面に所定の厚さT1を有する絶縁膜13、例えば高温酸化膜(HTO:high temperature oxide)を形成する。この際、前記所定の厚さT1はHTO13がセルアレー領域“a”に形成されたゲートパターン11との間に完全に埋め立てられないように限定する。
図2はセルアレー領域“a”に形成されたゲートパターン11の側壁に第1スペーサ13bを形成する段階を説明するための断面図である。詳しくは、前記絶縁膜13の形成された結果物の周辺回路領域“b”を覆う第1感光膜パターン15を形成する。次いで、前記第1感光膜パターン15を食刻マスクとしてセルアレー領域“a”に露出された絶縁膜13を異方性食刻することによってセルアレー領域“a”のゲートパターン11の側壁に所定の幅W1を有する第1スペーサ13bを形成すると共に周辺回路領域“b”のみを覆う絶縁膜パターン13aを形成する。
【0005】
図3は導電膜17及び緩衝パッドを限定する第2感光膜パターン19a、19bを形成する段階を説明するための断面図である。さらに詳細には、前記第1感光膜パターン15を取り除き、その結果物の全面に厚さT2を有する導電膜17、例えばドーピングされたシリコン膜を形成する。この際、前記導電膜17はセルアレー領域“a”のゲートパターン11間の領域が完全に埋め立てられるよう充分に厚く形成すべきである。ここで、前記厚さT2はゲートパターン間の間隔が広い領域に形成される導電膜17の厚さを示す。従って、セルアレー領域“a”のゲートパターン11間に埋め立てられた導電膜17の実際の厚さT3は前記厚さT2より厚い。次いで、セルアレー領域“a”のゲートパターン11間に埋め立てられた導電膜17を覆う第2感光膜パターン19a、19bを通常の写真工程を用いて形成する。この際、図3に示したように厚さT3を有する導電膜17の露出される領域がセルアレー領域“a”に存在する。
【0006】
図4は緩衝パッドのストレージ電極パッド17a及びビットラインパッド17bを形成する段階を説明するための断面図である。さらに詳細には、前記第2感光膜パターン19a、19bを食刻マスクとして導電膜17を乾式食刻することによって、セルアレー領域“a”のゲートパターン11間のソース領域及びドレイン領域を覆うストレージ電極パッド17a及びビットラインパッド17bを形成する。この際、厚さT3を有するセルアレー領域“a”の導電膜17を完全に取り除かなければならなく、よって充分なる過度食刻を行うべきである。従って、前記絶縁膜パターン13aは、前記緩衝パッド17a、17bを形成するための食刻工程時露出され、続く過度食刻工程により薄くなる。これは、導電膜17を食刻するとき、少量であるものの絶縁膜パターン13bも同時に食刻されるからである。その結果、周辺回路領域“b”に形成された導電膜17の下の絶縁膜パターン13aもさらに食刻されて初期の厚さT1より薄まったT1’を有する絶縁膜パターン13cが形成されたり、絶縁膜13の初期の厚さT1が薄い場合には周辺回路領域“b”のゲートパターン11間の半導体基板1、即ち周辺回路領域“b”のトランジスタのソース/ドレイン領域が露出されて食刻損傷を受ける恐れがある。次に、前記第2感光膜パターン19a、19bを取り除いた後、セルアレー領域“a”を覆う第3感光膜パターン21を形成する。
【0007】
図5は周辺回路領域“b”のゲートパターン11の側壁に第2スペーサ13dを形成する段階を説明するための断面図である。さらに詳しくは、前記第3感光膜パターン21を食刻マスクとして周辺回路領域“b”に露出された絶縁膜パターン13cを異方性食刻することによって、周辺回路領域“b”のゲートパターン11の側壁に第2スペーサ13dを形成する。ここで、前記第2スペーサ13dの幅W2は第1スペーサの幅W1に比し狭い。これは、図4に示したように緩衝パッド17a、17bを形成する時に行われる過度食刻によって絶縁膜パターン13cの厚さT1’が初期の絶縁膜13の厚さT1より薄くなるからである。
【0008】
次いで、図示していないが、前段階の結果物上に第1層間絶縁膜及びビットラインを形成し、第2層間絶縁膜、ストレージ電極、誘電膜及びプレート電極を形成することでDRAMセルを完成する。
【0009】
【発明が解決しようとする課題】
前述したように、従来の緩衝パッドの形成方法によれば、周辺回路領域のゲートパターンの側壁に形成される第2スペーサの幅は緩衝パッドを形成するための過度食刻工程に影響され、特に絶縁膜の初期厚さが薄い場合、周辺回路領域のトランジスタのソース/ドレイン領域は食刻損傷される。該食刻損傷によりトランジスタの漏れ電流が増えてDRAM素子の電力消耗特性が劣化する。さらに、第2スペーサの幅が第1スペーサの幅より狭く形成されるため周辺回路領域に形成されるトランジスタの有効チャンネル長さが縮まり、よって最小チャンネル長さを有するトランジスタに短いチャンネル効果が引き起こる。
【0010】
本発明の目的は周辺回路領域のトランジスタ特性を改善し得る半導体メモリ素子の緩衝パッド形成方法を提供することにある。
【0011】
【課題を解決するための手段】
前記の目的を達成するために本発明による半導体メモリ素子の緩衝パッド形成方法は、セルアレー領域及び周辺回路領域を具備する半導体メモリ素子の緩衝パッド形成方法において、半導体基板の所定領域に活性領域と不活性領域とを限定する素子分離膜を形成する段階と、前段階の結果物の所定領域上にゲートパターンを形成する段階と、前記ゲートパターンの形成された結果物の全面に第1絶縁膜及び第2絶縁膜を順次に形成する段階と、前記第2絶縁膜をパタニングすることにより、前記セルアレー領域の第1絶縁膜を露出し且つ前記周辺回路領域の第1絶縁膜上を覆う第2絶縁膜パターンを形成する段階と、前記露出したセルアレー領域の第1絶縁膜を異方性食刻することにより、前記セルアレー領域のゲートパターンの側壁に第1スペーサを形成すると共に前記周辺回路領域の第2絶縁膜パターンの下に第1絶縁膜パターンを形成する段階と、前段階の結果物の全面に導電膜を形成する段階と、前記導電膜をパタニングして前記セルアレー領域のゲートパターン間の活性領域を覆う緩衝パッドを形成する段階と、前記第2絶縁膜パターンを取り除き、その下の第1絶縁膜パターンを露出する段階と、前記露出した第1絶縁膜パターンを異方性食刻して前記周辺回路領域のゲートパターンの側壁に第2スペーサを形成する段階とを含む。
【0012】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
【0013】
【実施例】
図6乃至図10は本発明による半導体メモリ素子の緩衝パッドの形成方法を説明するための断面図である。ここで、参照符号a及びbはそれぞれセルアレー領域及び周辺回路領域を示す。
図6はゲートパターン111、第1絶縁膜113及び第2絶縁膜115を形成する段階を説明するための断面図である。まず、半導体基板101の所定領域に通常の方法で活性領域と不活性領域とを限定する素子分離膜103を形成する。ここで、前記素子分離膜103は広く知られたトレンチ素子分離方法又はLOCOS素子分離方などによって形成し得る。次に、前記素子分離膜103の形成された結果物の全面にゲート絶縁膜、ゲート電極用の導電膜及びキャッシピング絶縁膜を順に形成する。ここで、前記ゲート絶縁膜は熱酸化膜より形成することが好ましく、前記キャッピング絶縁膜はCVD方法によるシリコン酸化膜からなることが好ましい。さらに、前記ゲート電極用の導電膜はドーピングされたポリシリコン膜又はドーピングされたポリシリコン膜及び耐火金属を含むシリサイド膜の積層されたポリサイド膜よりなることが好ましい。次いで、前記キャッピング絶縁膜、ゲート電極用の導電膜及びゲート絶縁膜を連続にパタニングしてセルアレー領域“a”及び周辺回路領域“b”にゲート絶縁膜105、ゲート電極107及びキャッピング絶縁膜109が順に積層されたゲートパターン111を形成する。ここで、セルアレー領域“a”に形成されたゲート電極107は望むセルを選択するためのワードラインの役割を果たす。このようなセルアレー領域“a”のゲートパターン111間の間隔は図6に示したように周辺回路領域“b”のゲートパターン111間の間隔に比べて狭い。
【0014】
続いて、前記ゲートパターン111の形成された結果物の全面に所定の厚さT6を有する第1絶縁膜113及び第1厚さT7を有する第2絶縁膜115を順に形成する。ここで、前記第1絶縁膜113は前記キャッピング絶縁膜109に対する乾式食刻選択比に優れた物質膜、例えばシリコン窒化膜よりなることが好ましく、前記第2絶縁膜115は前記第1絶縁膜113に対する食刻選択比に優れた物質膜、例えばシリコン酸化膜よりなることが好ましい。言い換えて、前記キャッピング絶縁膜109は前記第1絶縁膜113を乾式食刻するレシプ(recipe) により乾式食刻される量が少なくべきであり、前記第1絶縁膜113は前記第2絶縁膜115を湿式食刻する化学溶液、例えばHF溶液又はBOE(buffered oxide etchant)により食刻される量が少なくべきである。
【0015】
図7はセルアレー領域“a”のゲートパターン111の側壁に第1スペーサ113bを形成する段階を説明するための断面図である。さらに詳しくは、前記第2絶縁膜115の形成された結果物の周辺回路領域“b”を覆う第1感光膜パターン117を形成することによってセルアレー領域の第2絶縁膜115を露出させる。次いで、前記露出されたセルアレー領域“a”の第2絶縁膜115を等方性食刻することによって、その下の第1絶縁膜113を露出すると共に周辺回路領域“b”を覆う第2絶縁膜パターン115aを形成する。次いで、前記第1感光膜パターン117を食刻マスクとして前記露出された第1絶縁膜113を異方性食刻することによってセルアレー領域“a”のゲートパターン111の側壁に所定の幅W3を有する第1スペーサ113bを形成すると共に前記第2絶縁膜パターン115aの下に第1絶縁膜パターン113aを形成する。
【0016】
図8は導電膜119を形成する段階を説明するための断面図である。さらに詳しくは、前記第1感光膜パターン117を取り除き、その結果物の全面に厚さT8を有する導電膜119、例えばドーピングされたポリシリコン膜を形成する。この際、前記導電膜119はセルアレー領域“a”のゲートパターン111間の領域が充分に埋め立てられるように厚く形成する。従って、セルアレー領域“a”のゲートパターン111間に形成された導電膜119の実際の厚さT9は周辺回路領域“b”に形成された導電膜119に比し厚い。次に、前記セルアレー領域“a”のゲートパターン111間の活性領域の上部に緩衝パッドを形成するための第2感光膜パターン121a、121bを形成する。
【0017】
図9は緩衝パッド、即ちビットラインパッド119b及びストレージ電極パッド119aを形成する段階を説明するための断面図である。さらに詳しくは、前記第2感光膜パターン121a、121bを食刻マスクとして導電膜119を食刻することによって、セルアレー領域“a”のゲートパターン111間の活性領域を覆うストレージ電極パッド119a及びビットラインパッド119bを形成する。この際、図9に示したようにセルアレー領域“a”の素子分離膜103上に形成された導電膜119は完全に食刻されるべきであって、充分なる過度食刻が求められる。従って、周辺回路領域“b”の導電膜119が食刻された後第2絶縁膜パターン115aが露出された状態でさらに過度食刻されて前記第1厚さT7より薄い第2厚さT7’を有する第2絶縁膜パターン115bが形成される。ここで、前記第2絶縁膜パターン115aの初期の厚さT7が緩衝パッド119a、119bを形成するための過度食刻工程時完全に取り除かれるほど薄くても第1絶縁膜パターン113aの食刻量は大きく減らし得る。これは、第2絶縁膜パターン115aが犠牲絶縁膜の役割を果たすからである。次に、前記第2感光膜パターン121a、121bを取り除き、前記セルアレー領域“a”を覆う第3感光膜パターン123を通常の写真工程から形成する。
【0018】
図10は第2スペーサ113を形成する段階を説明するための断面図である。さらに詳しくは、前記第3感光膜パターン123を食刻マスクとして前記第2厚さT7’に薄くなった第2絶縁膜パターン115bを化学溶液、例えばHF溶液又はBOEで取り除くことによって、その下の第1絶縁膜パターン113aを露出させる。次に、露出された第1絶縁膜パターン113aを異方性食刻することで周辺回路領域“b”のゲートパターン111の側壁に第2スペーサ113cを形成する。該第2スペーサ113cの幅W4は第1スペーサ113bの幅W3と同一である。これは、第2スペーサ113cを形成するための異方性食刻工程の直前に前記第1絶縁膜パターン113aの初期の厚さT6をそのまま保つからである。ここで、前記第2スペーサ113cの幅W4を第1スペーサ113bの幅W3より広く形成しようとする場合は前記第2絶縁膜パターン115bを取り除く段階を省き、前記第2絶縁膜パターン115b及びその下の第1絶縁膜パターン113aを順に異方性食刻して第2スペーサ113cを形成しても良い。その後、前記第3感光膜パターン123を取り除く。
【0019】
次いで、図示していないが、前段階の結果物の全面に通常の方法で第1層間絶縁膜1び前記ビットラインパッド119bに連結されたビットラインを形成し、第2層間絶縁膜を形成する。次に、前記ストレージ電極パッド119aに連結されるストレージ電極を形成し、誘電膜及びプレート電極を順に形成することによって、高集積DRAM素子のセル及び周辺回路のトランジスタを完成する。
【0020】
【発明の効果】
前述したように本発明の実施例によれば、第1及び第2スペーサを形成するための第1絶縁膜上に犠牲絶縁膜の第2絶縁膜を形成することによって、セルアレー領域に緩衝パッドを形成する食刻工程時、周辺回路領域の第1絶縁膜パターンの露出されることが防止できる。従って、周辺回路領域のゲートパターンの側壁に、セルアレー領域のゲートパターンの側壁に形成された第1スペーサと同一またはさらに広い幅を有する第2スペーサを形成し得る。この結果、周辺回路領域の活性領域の食刻損傷が防止できると共に周辺回路領域に短いチャンネル効果が改善された安定なるトランジスタを具現できる。これによって半導体メモリ素子の信頼性を向上し、且つ電力消耗を減らし得る。
【0021】
本発明は前記の実施例に限定されず、当業者によってその変形や改良が可能である。
【図面の簡単な説明】
【図1】従来の緩衝パッドの形成方法を説明するための断面図である。
【図2】従来の緩衝パッドの形成方法を説明するための断面図である。
【図3】従来の緩衝パッドの形成方法を説明するための断面図である。
【図4】従来の緩衝パッドの形成方法を説明するための断面図である。
【図5】従来の緩衝パッドの形成方法を説明するための断面図である。
【図6】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図7】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図8】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図9】本発明による緩衝パッドの形成方法を説明するための断面図である。
【図10】本発明による緩衝パッドの形成方法を説明するための断面図である。
【符号の説明】
101 半導体基板
103 素子分離膜
105 ゲート絶縁膜
107 ゲート電極
109 キャッピング絶縁膜
111 ゲートパターン
113 第1絶縁膜
113a 第1絶縁膜パターン
113b 第1スペーサ
113c 第2スペーサ
115 第2絶縁膜
115a 第2絶縁膜パターン
115b 第2絶縁膜パターン
117 第1感光膜パターン
119 導電膜
119a ストレージ電極パッド(緩衝パッド)
119b ビットラインパッド(緩衝パッド)
121a 第2感光膜パターン
121b 第2感光膜パターン
123 第3感光膜パターン
Claims (6)
- セルアレー領域及び周辺回路領域を具備する半導体メモリ素子の緩衝パッド形成方法において、
半導体基板の所定の領域に活性領域と不活性領域とを限定する素子分離膜を形成する段階と、
前段階の結果物の所定領域上にゲートパターンを形成する段階と、
前記ゲートパターンの形成された結果物の全面に第1絶縁膜及び第2絶縁膜を順次に形成する段階と、
前記第2絶縁膜をパタニングすることにより、前記セルアレー領域の第1絶縁膜を露出し且つ前記周辺回路領域の第1絶縁膜上を覆う第2絶縁膜パターンを形成する段階と、
前記露出したセルアレー領域の第1絶縁膜を異方性食刻することにより、前記セルアレー領域のゲートパターンの側壁に第1スペーサを形成すると共に前記周辺回路領域の第2絶縁膜パターンの下に第1絶縁膜パターンを形成する段階と、
前段階の結果物の全面に導電膜を形成する段階と、
前記導電膜をパタニングして前記セルアレー領域のゲートパターン間の活性領域を覆う緩衝パッドを形成する段階と、
前記第2絶縁膜パターンを取り除いてその下の第1絶縁膜パターンを露出する段階と、
露出された前記第1絶縁膜パターンを異方性食刻して前記周辺回路領域のゲートパターンの側壁に第2スペーサを形成する段階とを含むことを特徴とする半導体メモリ素子の緩衝パッド形成方法。 - 前記ゲートパターンはゲート絶縁膜、ゲート電極及びキャッピング絶縁膜が順に積層されてなることを特徴とする請求項1に記載の半導体メモリ素子の緩衝パッド形成方法。
- 前記キャッピング絶縁膜はシリコン酸化膜よりなることを特徴とする請求項2に記載の半導体メモリ素子の緩衝パッド形成方法。
- 前記第1絶縁膜はシリコン窒化膜よりなることを特徴とする請求項1に記載の半導体メモリ素子の緩衝パッド形成方法。
- 前記第2絶縁膜はシリコン酸化膜よりなることを特徴とする請求項1に記載の半導体メモリ素子の緩衝パッド形成方法。
- 前記導電膜はドーピングされたポリシリコン膜よりなることを特徴とする請求項1に記載の半導体メモリ素子の緩衝パッド形成方法。
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