KR20020061871A - 셀패드를 구비한 반도체 메모리장치 및 그의 제조방법 - Google Patents
셀패드를 구비한 반도체 메모리장치 및 그의 제조방법 Download PDFInfo
- Publication number
- KR20020061871A KR20020061871A KR1020010002950A KR20010002950A KR20020061871A KR 20020061871 A KR20020061871 A KR 20020061871A KR 1020010002950 A KR1020010002950 A KR 1020010002950A KR 20010002950 A KR20010002950 A KR 20010002950A KR 20020061871 A KR20020061871 A KR 20020061871A
- Authority
- KR
- South Korea
- Prior art keywords
- contact
- cell
- substrate
- interlayer insulating
- region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims description 40
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 239000011229 interlayer Substances 0.000 claims abstract description 65
- 230000002093 peripheral effect Effects 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000003068 static effect Effects 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- -1 spacer nitride Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 셀캐패시터에 연결되는 BC콘택에는 저농도 폴리실리콘막으로된 셀패드를 형성하고 DC 콘택에서는 고농도 폴리실리콘막으로된 비트라인을 직접 기판과 콘택되도록 형성하여 스태틱 리프레쉬열화를 방지하고, DC콘택노드의 저항을 감소시키는 반도체 메모리장치 및 그의 제조방법에 관한 것이다.
본 발명은 반도체 기판의 셀영역과 주변영역상에 게이트 절연막을 포함한 게이트 전극을 형성하는 단계와; 상기 셀영역의 DC 콘택이 형성될 부분의 기판을 덮고, 상기 셀영역과 주변영역의 게이트 전극을 감싸도록 SAC 콘택을 위한 마스크를 형성하는 단계와; 기판전면에 제1층간 절연막을 형성하는 단계와; 상기 셀영역의 BC콘택이 형성될 부분의 기판이 노출되도록 상기 제1층간 절연막을 식각하는 단계와; 상기 BC콘택이 형성될 부분의 노출된 기판과 콘택되는 셀패드를 형성하는 단계와; 상기 셀패드가 형성된 제1층간 절연막상에 제2층간 절연막을 형성하는 단계와; 상기 제2층간 절연막상에 상기 셀영역에 기판의 일부분이 노출되도록 제1DC 콘택과, 상기 주변영역의 게이트 전극 및 기판의 일부분이 노출되도록 제2 및 제3DC콘택을 형성하는 단계와; 상기 제1DC콘택을 통해 셀영역의 기판의 일부분과 콘택되고 제2 및 제3DC콘택을 통해 주변영역의 게이트전극 및 기판의 일부분과 각각 콘택되는 비트라인을 상기 제2층간 절연막상에 형성하는 단계를 포함한다.
Description
본 발명은 셀패드를 구비한 반도체 메모리장치에 관한 것으로서, 보다 구체적으로는 스태틱 리프레쉬열화를 방지하고 노드저항을 감소시킬 수 있는 셀패드 및 그의 형성방법에 관한 것이다.
현재, 반도체 메모리장치, 예를 들면 DRAM은 회로밀집도가 증가함에 따라 비트라인 및 셀액티브 사이즈가 감소하고, 이에 따라 셀 트랜지스터의 구동능력이 감소함과 동시에 비트라인의 저항증가에 따라 속도저하가 초래되는 문제점이 있었다.
종래의 스택형 캐패시터를 구비한 DRAM 소자에서는 고집적화됨에 따라 단차를 극복하기 위하여 DC(direct contact) 및 BC(buried contact)에 셀패드(cell pad)를 형성하는 것이 일반화되어 있었다.
도 1에는 일반적인 반도체 메모리소자, 예를 들면 DRAM 소자에 있어서, 셀트랜지스터와 셀패드의 등가회로도를 도시한 것이다.
도 1을 참조하면, 셀게이트(CG)를 구비한 셀 트랜지스터(CT)의 소오스(또는 드레인)와 비트라인간에는 DC형 셀패드(PDC)가 연결되고, 셀 트랜지스터(CT)의 드레인(또는 소오스)와 셀 캐패시터(CC)사이에는 BC형 셀패드(PBC)가 연결된 구조를 갖는다.
상기 셀패드(PDC), (PBC)는 불순물이 도핑된 폴리실리콘막으로 구성되는데, 도핑된 불순물의 농도가 낮으면 셀패드의 노드저항이 증가하게 되고, 한편 셀패드의 도핑된 불순물의 농도가 높으면 셀패드의 노드저항은 감소하지만 셀패드의 도핑된 불순물이 아웃디퓨전(out diffusion)되어 스태틱 리프레쉬(static refresh) 열화을 야기시키는 문제점이 있다.
따라서, 종래에는 셀패드의 불순물의 아웃 디퓨전에 의한 스태틱 리프레쉬 열화문제로 인하여 셀패드로 저농도 도핑된 폴리실리콘막을 사용하는데, 이는 셀패드의 노드저항을 증가시켜 셀트랜지스터의 성능 및 속도저하를 초래하는 문제점이 있었다.
도 2a 내지 도 2f는 종래의 셀패드를 구비한 반도체 메모리장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a를 참조하면, 셀영역(11a)과 주변영역(11b)을 구비한 기판(11)이 제공되고, 상기 기판상에 게이트 절연막과 게이트 전극물질을 증착한 다음 패터닝하여 셀영역(11a)과 주변영역(11b)상에 게이트 절연막(12)과 게이트전극(13)을 형성한다.
이어서, 셀프얼라인 콘택(SAC)용 마스크를 형성하기 위한 공정을 진행하는데, 게이트 전극을 포함한 기판전면에 질화막을 증착한 다음 사진식각공정을 통하여 셀영역(11a)에서 DC콘택 및 BC콘택이 형성될 부분의 기판이 노출되도록 질화막을 식각한다. 따라서, SAC콘택공정에서 마스크로 사용되는 질화막 스페이서(14)을 상기 게이트 전극(13)을 감싸도록 형성한다.
도 2b는 SAC콘택을 형성하기 위한 공정을 도시한 것으로서, 질화막 스페이서(14)를 형성한 다음, 기판전면에 걸쳐 1차로 층간 절연막(15)을 증착한 다음 상기 질화막 스페이서(14)를 마스크로 하여 SAC 공정을 진행하여 상기 셀영역(11a)의 DC 콘택이 형성될 부분에 SAC 콘택(15b)과 BC콘택이 형성될 부분에 SAC콘택(15a)을 각각 형성한다.
도 2c는 상기 SAC 콘택(15a) 및 (15b)에 셀패드를 형성하기 위한 공정으로서, 상기 SAC 콘택(15a) 및 (15b)을 포함한 제1층간 절연막(15)상에 셀패드를 위한 저농도 도핑된 폴리실리콘막을 증착한다.
이어서, 통상의 사진식각공정을 통해 상기 저농도 도핑된 폴리실리콘막을 패터닝하여 상기 SAC콘택(15b)을 통해 기판과 전기적으로 접속되는 셀패드(16b)을 형성함과 동시에 상기 SAC 콘택(15a)을 통해 기판과 전기적으로 접속되는 셀패드(16a)를 형성한다.
상기 셀패드(16a)는 도면상에는 도시되지 않았으나, 후속의 셀캐패시터를 제조하는 공정에서 스토리지 노드와 BC(buried contact) 콘택되는 셀패드이고, 상기 셀패드(16b)는 후속의 비트라인과 DC 콘택되는 셀패드이다.
도 2d와 도 2e는 비트라인용 DC콘택을 형성하기 위한 공정으로서, 먼저 셀패드(16a), (16b)가 형성된 제1층간 절연막(15)상에 제2층간 절연막(17)을 형성한 다음, 통상적인 사진식각공정을 진행하여 DC콘택을 위한 마스크패턴(도면상에는 도시되지 않음)를 형성한다.
이어서, DC 콘택용 마스크를 이용하여 상기 제2층간 절연막(17)을 건식식각하여 셀영역(11a)에서는 상기 셀패드(16b)를 노출시키는 DC콘택(17a)을 형성하고, 주변영역에서는 상기 제1 및 제2층간 절연막(15), (17)과 게이트전극(13)상부의 질화막 스페이서(14)를 식각하여 상기 게이트전극(13) 및 기판(11)이 노출되도록 DC 콘택(16b)을 각각 형성한다.
도 2f를 참조하면, DC 콘택(17a), (17b)을 포함한 제2층간 절연막(17)상에비트라인용 고농도 도핑된 폴리실리콘막(18)을 증착한다. 도면상에는 도시되지 않았으나, 후속의 비트라인 형성공정을 진행하여 상기 고농도 도핑된 폴리실리콘막(18)을 패터닝하면, 셀영역(11a)에서는 DC 콘택(17a)을 통해 셀패드(16b)과 콘택되어 기판과 전기적으로 연결되고, 주변영역(11b)에서는 상기 DC 콘택(17b)을 통해 게이트 전극(13) 및 기판(11)과 콘택되는 비트라인(18)이 형성된다.
이어서, 도면상에는 도시되지 않았으나, 상기 비트라인(18)을 포함한 제2층간 절연막(17)상에 제3층간 절연막을 다시 증착한 다음 상기 셀패드(16a)가 노출되도록 BC 콘택을 형성하고, 상기 BC콘택을 통해 상기 셀패드(16a)와 콘택되어 기판과 전기적으로 연결되는 셀 캐패시터를 형성하면, 셀캐패시터를 구비한 DRAM 소자가 제조된다.
이때, 기판중 상기 셀패드(16a, 16b) 및 비트라인(18)과 콘택되는 부분에는 소정 도전형의 불순물 영역이 형성되어 있다.
상기한 바와같은 종래의 셀패드를 구비한 반도체 메모리장치는 DC콘택 및 BC 콘택부분에 셀패드를 형성하여 줌으로써 고집적화에 따른 단차를 극복할 수 있었다. 한편, 종래의 반도체 메모리장치는 도 1에 도시된 바와같이 DC콘택을 통해 비트라인(BL, 18)과 연결되는 셀패드(16b, PDC)는 BC콘택을 통해 셀캐패시터(CC)와 연결되는 셀패드(16a)에 비하여 상대적으로 스태틱 리프레쉬열화에 덜 민감하므로, 도핑농도가 높은 폴리실리콘막을 사용하여 셀패드(16b)의 노드저항을 감소시켜 성능향상 및 속도증가를 도모할 수 있었다.
그러나, 상기한 바와같이 한 번의 패터닝공정으로 저농도 도핑된 폴리실리콘막으로 된 셀패드를 DC콘택 및 BC 콘택에 동시에 형성하여 줌으로써, 비트라인에 연결되는 셀패드(16b)의 노드저항의 증가를 초래하는 문제점이 있었다.
또한, 상기한 바와같은 종래의 반도체 메모리장치의 제조방법은 DC 콘택 형성시 한번의 마스크공정으로 셀영역의 셀패드(16b)와 주변영역상에 DC콘택(17a), (17b)을 각각 형성한다. 따라서, 셀패드와 DC 콘택형성시 미스 얼라인이 발생된 경우에는, 주변영역에서 DC 콘택을 위한 게이트전극상부의 스페이서 질화막을 건식식각할 때 셀영역의 스페이서 질화막도 식각될 수 있으므로, 셀영역에서 셀게이트(CG, 13)와 비트라인(BL, 18)간에 쇼트가 발생되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 셀캐패시터에 콘택되는 BC 콘택에서의 스태틱 리프레쉬열화를 방지하고 비트라인에 콘택되는 DC콘택에서의 콘택저항을 감소시킬 수 있는 셀패드를 구비한 반도체 메모리장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 셀영역에서의 DC 콘택을 SAC 공정을 통해 형성하여 주변영역에서의 DC콘택을 위한 질화막 스페이서형성시 미스얼라인에 의한 게이트라인과 비트라인간의 쇼트를 방지할 수 있는 반도체 메모리장치의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 일반적인 반도체 메모리소자에 있어서, 셀트랜지스터와 셀 패드의 노드저항과의 관계를 도시한 회로도,
도 2a 내지 도 2f는 종래의 셀패드를 구비한 반도체 메모리장치의 제조방법을 설명하기 위한 단면구조도,
도 3a 내지 도 3g는 본 발명의 실시예에 따른 셀패드를 구비한 반도체 메모리장치의 제조방법을 설명하기 위한 단면구조도,
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 게이트 산화막
23 : 게이트 24 : 질화막 스페이서
25 : 저농도 폴리실리콘막 25a : 셀패드
26 : 층간 절연막 26a, 26b : DC 콘택
27 : 비트라인용 고농도 폴리실리콘막
이와 같은 목적을 달성하기 위한 본 발명은 셀영역과 주변영역을 구비한 기판과; 상기 셀영역과 주변영역상에 형성된 게이트 절연막을 포함한 게이트 전극과; 상기 셀영역의 DC콘택이 형성될 부분의 기판만이 덮혀지고, 상기 주변영역과 셀영역의 게이트 전극을 감싸도록 형성된 스페이서와; 상기 셀영역의 상기 BC콘택이 형성될 부분만이 노출되도록 형성된 제1층간 절연막과; 상기 셀영역의 상기 BC 콘택이 형성될 부분의 노출된 기판과 콘택되는 샐패드와; 상기 셀패드를 구비한 제1층간 절연막상에 형성된 제2층간 절연막과; 상기 DC콘택이 형성될 부분의 기판이 노출되도록 상기 제2층간 절연막상에 형성된 제1DC 콘택과; 상기 주변영역의 게이트 전극의 상부가 노출되도록 상기 제2층간 절연막상에 형성된 제2DC콘택과; 상기 주변영역의 기판의 일부분이 노출되도록 상기 제2층간 절연막상에 형성된 제3DC콘택과; 상기 제1DC콘택을 통해 셀영역의 기판의 일부분과 콘택되고 제2DC콘택 및 제3DC콘택을 통해 주변영역의 게이트전극 및 기판의 일부분과 각각 콘택되는 비트라인을 구비하는 반도체 메모리장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판의 셀영역과 주변영역상에 게이트 절연막을 포함한 게이트 전극을 형성하는 단계와; 상기 셀영역의 DC 콘택이 형성될 부분의 기판을 덮고, 상기 셀영역과 주변영역의 게이트 전극을 감싸도록 SAC 콘택을 위한 마스크를 형성하는 단계와; 기판전면에 제1층간 절연막을 형성하는 단계와; 상기 셀영역의 BC콘택이 형성될 부분의 기판이 노출되도록 상기 제1층간 절연막을 식각하는 단계와; 상기 BC콘택이 형성될 부분의 노출된 기판과 콘택되는 셀패드를 형성하는 단계와; 상기 셀패드가 형성된 제1층간 절연막상에 제2층간 절연막을 형성하는 단계와; 상기 제2층간 절연막상에 상기 셀영역에 기판의 일부분이 노출되도록제1DC 콘택과, 상기 주변영역의 게이트 전극 및 기판의 일부분이 노출되도록 제2 및 제3DC콘택을 형성하는 단계와; 상기 제1DC콘택을 통해 셀영역의 기판의 일부분과 콘택되고 제2 및 제3DC콘택을 통해 주변영역의 게이트전극 및 기판의 일부분과 각각 콘택되는 비트라인을 상기 제2층간 절연막상에 형성하는 단계를 포함하는 반도체 메모리장치의 제조방법을 제공하는 것을 특징으로 한다.
본 발명의 반도체 메모리장치의 제조방법은 상기 비트라인을 포함한 제2층간 절연막상에 제3층간 절연막을 형성하는 단계와; 상기 셀패드가 노출되도록 상기 제2 및 제3층간 절연막을 식각하여 BC콘택을 형성하는 단계와; 상기 BC 콘택을 통해 상기 셀패드와 연결되는 셀캐패시터를 형성하는 단계를 더 구비한다.
상기 셀패드는 저농도 도핑된 폴리실리콘막으로 이루어지고, 상기 비트라인은 고농도 도핑된 폴리실리콘막으로 이루어진다.
상기 제1 내지 제3DC콘택을 형성하는 공정은 상기 셀영역의 셀패드와 이웃한 게이트전극사이의 기판이 노출되도록 제1 및 제2층간 절연막을 SAC 콘택공정을 통해 식각하여 제1DC 콘택을 형성하는 단계와; 상기 주변영역의 게이트 전극 및 기판의 일부분이 노출되도록 게이트전극상부의 마스크와 제2층간 절연막을 각각 건식식각하여 제2 및 제3DC콘택을 형성하는 단계를 포함한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 3a 내지 도 3g 는 본 발명의 실시예에 따른 셀패드를 구비한 반도체 메모리장치의 제조공정도를 도시한 것이다.
도 3a를 참조하면, 메모리셀어레이가 형성되는 셀영역(21a)과 감지증폭기 및 주변회로가 형성되는 주변영역(21b)을 구비한 기판(21)이 제공된다. 상기 기판상에 게이트 절연막과 게이트 전극물질을 증착한 다음 패터닝하여 셀영역(21a)과 주변영역(21b)상에 게이트 절연막(22)과 게이트전극(23)을 형성한다.
이어서, 셀프얼라인 콘택(SAC)용 마스크를 형성하는데, 먼저 상기 게이트 전극(23)이 형성된 기판전면에 질화막을 증착한 다음 통상의 사진식각공정을 통하여 질화막을 패터닝하여 상기 게이트 전극(23)을 감싸도록 질화막 스페이서(24)를 형성한다.
종래에는 셀영역(11a)에서, DC 콘택이 형성될 부분과 BC콘택이 형성될 부분의 기판이 모두 노출되도록 질화막 스페이서(14)가 형성되었으나, 본 발명에서는 셀영역(21a)에서 BC콘택이 형성될 부분의 기판만이 노출되도록 질화막 스페이서(24)가 형성된다. 따라서, DC콘택이 형성될 부분의 기판은 노출되지 않고 질화막 스페이서(24)에 의해 덮혀진다.
도 3b는 셀영역(21a)의 BC콘택이 형성될 영역에만 SAC콘택을 형성하기 위한 공정으로서, 게이트전극(23)과 질화막 스페이서(24)가 형성된 기판(21)상에 제1층간 절연막(25)을 형성한다. SAC 콘택형성공정을 진행하여 셀영역(21a)의 BC콘택이 형성될 부분에만 SAC콘택(25a)을 형성한다.
도 3c는 SAC콘택(25a)에 셀패드를 형성하기 위한 공정을 도시한 것으로서, 먼저 SAC콘택(25a)이 형성된 제1층간 절연막(25)상에 저농도 도핑된 폴리실리콘막을 전면 증착한다. 이어서, 통상적인 사진식각공정을 통해 상기 저농도 도핑된 폴리실리콘막을 패터닝하여 상기 SAC콘택(25a)을 통해 기판과 콘택되는 셀패드(26a)를 형성한다.
종래에는 한번의 공정으로 DC 콘택을 위한 셀패드(16b)와 BC콘택을 위한 셀패드(16a)를 저농도 도핑된 폴리실리콘막으로 동시에 형성하였으나, 본 발명에서는 DC 콘택을 위한 셀패드는 형성하지 않고, BC콘택을 위한 셀패드(26a)만을 저농도 도핑된 폴리실리콘막으로 형성한다.
따라서, 본 발명에서는 DC 콘택이 형성될 영역에는 저농도 도핑된 폴리실리콘막으로 된 셀패드가 형성되지 않으므로, DC콘택이 형성될 영역의 질화막 스페이서는 제거되지 않고 기판상에 그대로 존재하게 된다.
상기 셀패드(26a)는 도면상에는 도시되지 않았으나, 후속의 셀캐패시터를 제조하는 공정에서 스토리지 노드와 BC(buried contact) 콘택되어진다. 따라서, 상기 셀패드(26a)는 저농도 도핑된 폴리실리콘막으로 형성되므로, 불순물의 아웃 디퓨전에 의한 스태틱 리프레쉬 열화문제를 해결할 수 있다.
도 3d 내지 도 3f는 셀영역(21a)과 주변영역(21b)에 DC콘택을 형성하기 위한 공정을 도시한 것으로서, 본 발명에서는 셀영역(21a)과 주변영역(21b)에서의 DC콘택이 서로 별도의 공정을 통해 형성된다.
먼저, 셀패드(26a)를 형성한 다음, 도 3d와 같이 제1층간 절연막(25)상에 제2층간 절연막(27)을 형성한다. 도 3e와 같이 셀영역(21b)의 DC콘택이 형성될 부분의 층간 절연막(27)만이 노출되도록 마스크패턴(도면상에 도시되지 않음)을 형성한 다음, 이 마스크패턴을 이용하여 SAC콘택공정을 진행하여 상기 제1 및 제2층간절연막(25), (27)을 제거하여 셀영역(21a)의 DC 콘택(27a)을 형성한다. 상기 DC콘택(27a)형성용 마스크패턴을 제거한다.
도 3f를 참조하면, 셀영역(21a)에 DC콘택(27a)을 형성한 다음 주변영역(21b)의 DC콘택이 형성될 부분의 제2층간 절연막(27)이 노출되도록 마스크패턴(도면상에는 도시되지 않음)을 형성한다.
이어서, 주변영역(21b)의 DC 콘택용 마스크패턴을 이용하여 주변영역(21b)의 제1 및 제2층간 절연막(25), (27) 그리고 게이트전극(23)상부의 질화막 스페이서(24)를 건식식각한다. 따라서, 주변영역(21a)에서 상기 게이트전극(23) 및 기판(21)이 노출되도록 DC 콘택(27b)을 각각 형성한다. 이어서, 상기 마스크패턴을 제거한다.
도 3g를 참조하면, DC 콘택(27a), (27b)을 포함한 층간 절연막(27)상에 비트라인용 고농도 도핑된 폴리실리콘막(28)을 증착한다. 도면상에는 도시되지 않았으나, 후속의 비트라인 형성공정을 진행하여 상기 고농도 도핑된 폴리실리콘막(28)을 패터닝하면, 셀영역(21a)에서는 DC 콘택(27a)을 통해 기판과 직접 콘택되고, 주변영역(21b)에서는 상기 DC 콘택(27b)을 통해 게이트 전극(23) 및 기판(21)과 콘택되는 비트라인이 형성된다.
상기한 바와같이, 셀영역(21a)의 DC콘택(27a)에 고농도 도핑된 폴리실리콘막으로된 비트라인이 기판과 직접 콘택되도록 형성되므로, DC콘택(27a)에서의 노드저항을 감소시키며, 이에 따라 셀 트랜지스터의 성능 및 속도가 향상되게 된다.
또한, 본 발명에서는 셀영역(21a)에서는 DC콘택(27a)을 SAC 콘택공정을 통해형성하고, 주변영역(21b)에서는 셀영역(21a)과는 별도로 DC 콘택(27b)을 통상적인 건식식각공정을 통해 형성하므로써, 셀패드 및 DC 콘택형성시의 미스 얼라인에 의한 게이트전극과 비트라인간의 쇼트가 발생되는 것을 방지할 수 있다.
이어서, 도면상에는 도시되지 않았으나, 제2층간 절연막(27)상에 제3층간 절연막을 다시 증착한 다음 상기 셀패드(26a)가 노출되도록 BC 콘택을 형성하고, 상기 BC콘택을 통해 상기 셀패드(26a)와 콘택되어 기판과 전기적으로 연결되는 셀 캐패시터를 형성하면, 셀캐패시터를 구비한 DRAM 소자가 제조된다.
이때, 기판중 상기 셀패드(26a) 및 비트라인(28)과 콘택되는 부분에는 소정 도전형의 불순물 영역이 형성되어 있다.
상기한 바와같은 본 발명에 따르면, 셀캐패시터에 연결되는 BC콘택에는 저농도 도핑된 폴리실리콘막으로된 셀패드를 형성하여 셀패드의 불순물의 아웃 디퓨전에 의한 스태틱 리프레쉬열화문제를 해결할 수 있으며, 또한, DC 콘택에서는 고농도 도핑된 폴리실리콘막으로된 비트라인을 직접 기판과 콘택되도록 형성함으로써 DC콘택노드의 저항을 감소시키고 이에 따라 셀트랜지스터의 성능 및 속도를 향상시킬 수 있다.
또한, 셀영역과 주변영역에서의 DC 콘택을 별도로 형성하여 줌으로써 미스얼라인에 의한 비트라인과 게이트전극의 쇼트를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (11)
- 셀영역과 주변영역을 구비한 기판과;상기 셀영역과 주변영역상에 형성된 게이트 절연막을 포함한 게이트 전극과;상기 셀영역의 DC콘택이 형성될 부분의 기판만이 덮혀지고, 상기 주변영역과 셀영역의 게이트 전극을 감싸도록 형성된 스페이서와;상기 셀영역의 상기 BC콘택이 형성될 부분만이 노출되도록 형성된 제1층간 절연막과;상기 셀영역의 상기 BC 콘택이 형성될 부분의 노출된 기판과 콘택되는 샐패드와;상기 셀패드를 구비한 제1층간 절연막상에 형성된 제2층간 절연막과;상기 DC콘택이 형성될 부분의 기판이 노출되도록 상기 제2층간 절연막상에 형성된 제1DC 콘택과;상기 주변영역의 게이트 전극의 상부가 노출되도록 상기 제2층간 절연막상에 형성된 제2DC콘택과;상기 주변영역의 기판의 일부분이 노출되도록 상기 제2층간 절연막상에 형성된 제3DC콘택과;상기 제1DC콘택을 통해 셀영역의 기판의 일부분과 콘택되고 제2DC콘택 및 제3DC콘택을 통해 주변영역의 게이트전극 및 기판의 일부분과 각각 콘택되는 비트라인을 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서,상기 비트라인을 포함한 제2층간 절연막상에 형성된 제3층간 절연막과;상기 셀패드가 노출되도록 상기 제2 및 제3층간 절연막상에 형성된 BC콘택과;상기 BC 콘택을 통해 상기 셀패드와 연결되는 셀캐패시터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 셀패드는 저농도 도핑된 폴리실리콘막으로 이루어지고, 상기 비트라인은 고농도 도핑된 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
- 반도체 기판의 셀영역과 주변영역상에 게이트 절연막을 포함한 게이트 전극을 형성하는 단계와;상기 셀영역의 DC 콘택이 형성될 부분의 기판을 덮고, 상기 셀영역과 주변영역의 게이트 전극을 감싸도록 SAC 콘택을 위한 마스크를 형성하는 단계와;기판전면에 제1층간 절연막을 형성하는 단계와;상기 셀영역의 BC콘택이 형성될 부분의 기판이 노출되도록 상기 제1층간 절연막을 식각하는 단계와;상기 BC콘택이 형성될 부분의 노출된 기판과 콘택되는 셀패드를 형성하는 단계와;상기 셀패드가 형성된 제1층간 절연막상에 제2층간 절연막을 형성하는 단계와;상기 제2층간 절연막상에 상기 셀영역에 기판의 일부분이 노출되도록 제1DC 콘택과, 상기 주변영역의 게이트 전극 및 기판의 일부분이 노출되도록 제2 및 제3DC콘택을 형성하는 단계와;상기 제1DC콘택을 통해 셀영역의 기판의 일부분과 콘택되고 제2 및 제3DC콘택을 통해 주변영역의 게이트전극 및 기판의 일부분과 각각 콘택되는 비트라인을 상기 제2층간 절연막상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제4항에 있어서,상기 비트라인을 포함한 제2층간 절연막상에 제3층간 절연막을 형성하는 단계와;상기 셀패드가 노출되도록 상기 제2 및 제3층간 절연막을 식각하여 BC콘택을 형성하는 단계와;상기 BC 콘택을 통해 상기 셀패드와 연결되는 셀캐패시터를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 셀패드는 저농도 도핑된 폴리실리콘막으로 이루어지고, 상기 비트라인은 고농도 도핑된 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 제1 내지 제3DC콘택을 형성하는 공정은상기 셀영역의 셀패드와 이웃한 게이트전극사이의 기판이 노출되도록 제1 및 제2층간 절연막을 식각하여 제1DC 콘택을 형성하는 단계와;상기 주변영역의 게이트 전극 및 기판의 일부분이 노출되도록 게이트전극상부의 마스크와 제2층간 절연막을 각각 식각하여 제2 및 제3DC콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 7 항에 있어서, 상기 제1DC콘택은 상기 마스크를 이용하여 셀프얼라인콘택공정을 통해 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 7 항에 있어서, 상기 제2 및 제3DC콘택은 건식식각공정을 통하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 4 항에 있어서, 상기 셀영역의 BC콘택이 형성될 부분의 기판이 노출되도록 상기 제1층간절연막을 식각하는 공정은 상기 마스크를 이용한 셀프얼라인 콘택공정을 통해 수행되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 4 항에 있어서, 상기 마스크는 질화막으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010002950A KR20020061871A (ko) | 2001-01-18 | 2001-01-18 | 셀패드를 구비한 반도체 메모리장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010002950A KR20020061871A (ko) | 2001-01-18 | 2001-01-18 | 셀패드를 구비한 반도체 메모리장치 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020061871A true KR20020061871A (ko) | 2002-07-25 |
Family
ID=27692114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010002950A KR20020061871A (ko) | 2001-01-18 | 2001-01-18 | 셀패드를 구비한 반도체 메모리장치 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020061871A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483430B1 (ko) * | 2002-09-26 | 2005-04-14 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법. |
| US7920400B2 (en) | 2007-04-27 | 2011-04-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device and method of fabricating the semiconductor integrated circuit device |
-
2001
- 2001-01-18 KR KR1020010002950A patent/KR20020061871A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483430B1 (ko) * | 2002-09-26 | 2005-04-14 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법. |
| US7920400B2 (en) | 2007-04-27 | 2011-04-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device and method of fabricating the semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5672533A (en) | Field effect transistor having impurity regions of different depths and manufacturing method thereof | |
| US9048293B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100593734B1 (ko) | 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들 | |
| JPH1041480A (ja) | 半導体メモリ装置及びその製造方法 | |
| KR20040005514A (ko) | 반도체 메모리 장치 및 그의 제조방법 | |
| JPH11177089A (ja) | 半導体装置の製造方法 | |
| US20230020173A1 (en) | Semiconductor structure and method for manufacturing semiconductor structure | |
| JPH0831576B2 (ja) | 半導体装置及びその製造方法 | |
| JPS63281457A (ja) | 半導体メモリ | |
| US20220352178A1 (en) | Semiconductor devices | |
| US20050275006A1 (en) | [multi-gate dram with deep-trench capacitor and fabrication thereof] | |
| KR20020061871A (ko) | 셀패드를 구비한 반도체 메모리장치 및 그의 제조방법 | |
| JPH08274275A (ja) | 半導体装置およびその製造方法 | |
| US20040147076A1 (en) | Method for fabrication a flash memory device self-aligned contact | |
| KR100195234B1 (ko) | 반도체장치의 제조방법 | |
| JPH08139314A (ja) | 半導体装置およびその製造方法 | |
| KR100275114B1 (ko) | 낮은비트라인커패시턴스를갖는반도체소자및그제조방법 | |
| KR100391846B1 (ko) | 반도체 장치의 캐퍼시터 및 그 형성 방법 | |
| JPH1050950A (ja) | 半導体集積回路装置の製造方法 | |
| KR20000013402A (ko) | 메모리 커패시터의 제조 방법 | |
| KR100362195B1 (ko) | 에스램 제조방법 | |
| KR0172817B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100419751B1 (ko) | 반도체소자의 제조방법 | |
| KR100328706B1 (ko) | 반도체장치 | |
| KR20010074388A (ko) | 반도체장치의 트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |