KR20010074388A - 반도체장치의 트랜지스터 및 그 제조방법 - Google Patents

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KR20010074388A
KR20010074388A KR1020000003433A KR20000003433A KR20010074388A KR 20010074388 A KR20010074388 A KR 20010074388A KR 1020000003433 A KR1020000003433 A KR 1020000003433A KR 20000003433 A KR20000003433 A KR 20000003433A KR 20010074388 A KR20010074388 A KR 20010074388A
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Abstract

본 발명은 반도체장치의 트랜지스터 및 그 제조방법에 관한 것으로서, 특히, 활성영역의 표면에 요철(凹凸)을 형성한 다음 철(凸)부의 측면에 게이트를 형성하고 불순물 확산영역을 요(凹)부의 표면과 철(凸)부의 상부 표면에 형성하여 상이한 레벨에 형성하므로서 트랜지스터의 채널길이를 확장하여 단채널효과를 방지하고, 저농도 도핑영역의 형성을 생략할 수 있으므로 공정을 단순화하며, 또한, 디램셀에 채용시 캐패시터전극 연결용으로 한 개의 플러그만을 형성할 수 있으므로 제조공정을 역시 단순화하도록 한 반도체장치의 모스형 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 트랜지스터는 요(凹)부와 철(凸)부로 이루어진 반도체기판의 활성영역과, 상기 요부 상부표면에 형성된 제 1 불순물 확산영역과,상기 철부 상부표면에 형성된 제 2 불순물 확산영역과, 상기 철부 측면에 게이트절연막을 개재한 게이트를 포함하여 이루어진다. 본 발명에 따른 반도체장치의 트랜지스터 제조방법은 활성영역과 소자격리영역이 정의된 반도체기판의 소정부위를 제거하여 상기 활성영역에 요(凹)부와 철(凸)부를 형성하는 단계와, 상기 요부와 상기 철부의 상부 표면에 제 1 불순물 확산영역과 제 2 불순물 확산영역을 각각 형성하는 단계와, 상기 제 1 불순물 확산영역과 상기 제 2 불순물 확산영역 사이의 상기 철부 측면에 게이트절연막을 개재한 게이트를 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 트랜지스터 및 그 제조방법{Method of fabricating transistors in semiconductor devices}
본 발명은 반도체장치의 트랜지스터 및 그 제조방법에 관한 것으로서, 특히, 활성영역의 표면에 요철(凹凸)을 형성한 다음 철(凸)부의 측면에 게이트를 형성하고 불순물 확산영역을 요(凹)부의 표면과 철(凸)부의 상부 표면에 형성하여 상이한 레벨에 형성하므로서 트랜지스터의 채널길이를 확장하여 단채널효과를 방지하고, 저농도 도핑영역의 형성을 생략할 수 있으므로 공정을 단순화하며, 또한, 디램셀에 채용시 캐패시터전극 연결용으로 한 개의 플러그만을 형성할 수 있으므로 제조공정을역시 단순화하도록 한 반도체장치의 모스형 트랜지스터 및 그 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 문턱전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
종래 기술에 따라 제조된 LDD 트랜지스터를 디램 셀부에 채용할 경우, 워드라인을 이루는 게이트라인의 폭에 의하여 트랜지스터의 채널길이가 결정된다. 즉, 게이트라인을 패터닝한 다음, 게이트라인을 이온주입 마스크로 이용하는 이온주입을 기판의 활성영역에 실시하여 게이트라인을 중심으로 대칭되는 형태의 저농도 불순물 도핑영역을 형성한다. 이러한 종래 기술에 의한 소자제조는 제작상의 편의성과 소자 특성의 제어가 용이하다.
그러나, 종래의 기술은 소자의 채널 길이가 적당한 크기로 형성되는 경우에는 소자 특성 및 제조에 큰 어려움이 없으나, 0.25㎛ 이하의 선폭(CD)을 갖는 소자제조시 치명적인 문제점들을 야기한다.
도 1은 종래 기술에 따른 반도체장치의 모스 트랜지스터를 포함하는 디램 셀의 채널길이 방향에서 바라본 단면도이다.
도 1을 참조하면, 실리콘으로 이루어진 반도체기판(10)의 활성영역에 게이트산화막(11)을 개재시킨 게이트(12)가 형성되어 있으며, 게이트 하단의 기판 활성영역에는 소스/드레인으로 이용되는 불순물 확산영역(13)이 형성되어 있다. 따라서, 게이트(12), 게이트산화막(11) 및 불순물 확산영역(13)으로 이루어진 모스형 트랜지스터가 형성되어 있다. 이때, 불순물 확산영역(13)은 p형 기판(10)에 n형 불순물로 도핑되어 형성될 수 있으며, 트랜지스터의 채널길이(d1)는 게이트(12)/게이트산화막(11) 하단의 불순물 확산영역(13) 사이의 거리가 된다.
따라서, 소자의 초고집적화에 따라 충분한 채널길이의 확보가 곤란하므로 이를 해결하기 위하여 불순물 확산영역(13)을 LDD 구조로 형성하므로 그 구조와 제조공정이 복잡해진다.
이와 같은 트랜지스터를 덮는 제 1 층간절연층(14)이 산화막 등으로 형성되어 있으며, 제 1 층간절연층(14)의 소정 부위를 관통하는 비트라인 연결용 또는 캐패시터 연결용 제 1 플러그(15)가 불순물 확산영역(13)에 전기적으로 접촉되어 있다.
그리고, 비트라인(16) 연결용 제 1 플러그(15) 상부 표면에 접촉하는 비트라인(16)이 형성되어 있다. 디램 셀에 있어서, 도면상 비트라인의 일부만이 도시되었으나 실제로는 게이트라인(12)과 직교하는 방향으로 비트라인(16)이 배열되어 있다.
비트라인(16)을 덮는 제 2 층간절연층(17)이 제 1 층간절연층(14) 상에 형성되어 있으며, 제 2 층간절연층(17)의 소정 부위를 관통하며 캐패시터전극 연결용 제 2 플러그(18)가 형성되어 있다.
각각의 제 2 플러그(18)와 접촉하며 하부전극, 유전막/상부전극으로 이루어진 캐패시터(19)가 제 2 층간절연층(17)상에 형성되어 있다.
따라서, 종래 기술에 따라 반도체장치의 디램 셀을 형성할 경우 캐패시터(19)를 동일한 레벨의 활성영역에 형성된 불순물 확산영역(13)과 연결하기 위해서는 제 1 플러그(15) 및 제 2 플러그(18)가 필요하므로 구조 및 제조공정이 복잡하다.
게다가, 종래 기술에 따른 모스형 전계효과 트랜지스터의 채널길이(d1)는 게이트(12)의 폭과 거의 같은 크기를 갖게 되어 충분한 채널길이의 확보가 곤란하다.
따라서, 상술한 바와 같이 종래 기술에 따른 반도체장치의 트랜지스터는 반도체장치가 고집적화 되어 소자의 크기가 감소됨에 따라 게이트의 폭이 짧아져 채널의 길이가 감소되므로 단채널효과가 발생될 뿐만 아니라 펀치스루우가 증가되며, 소자의 디멘션이 축소되어 각각의 단위공정의 공정마진이 작고, 다수개의 추가공정이 필요하므로 공정이 복잡해지고 추가비용이 발생하며 전체적인 소자제작시간이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 활성영역의 표면에 요철(凹凸)을 형성한 다음 철(凸)부의 측면에 게이트를 형성하고 불순물 확산영역을 요(凹)부의 표면과 철(凸)부의 상부 표면에 형성하여 상이한 레벨에 형성하므로서 트랜지스터의 채널길이를 확장하여 단채널효과를 방지하고, 저농도 도핑영역의 형성을 생략할 수 있으므로 공정을 단순화하며, 또한, 디램셀에 채용시 캐패시터전극 연결용으로 한 개의 플러그만을형성할 수 있으므로 제조공정을 역시 단순화하도록 한 반도체장치의 모스형 트랜지스터 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 트랜지스터는 요(凹)부와 철(凸)부로 이루어진 반도체기판의 활성영역과, 상기 요부 상부표면에 형성된 제 1 불순물 확산영역과,상기 철부 상부표면에 형성된 제 2 불순물 확산영역과, 상기 철부 측면에 게이트절연막을 개재한 게이트를 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 트랜지스터 제조방법은 활성영역과 소자격리영역이 정의된 반도체기판의 소정부위를 제거하여 상기 활성영역에 요(凹)부와 철(凸)부를 형성하는 단계와, 상기 요부와 상기 철부의 상부 표면에 제 1 불순물 확산영역과 제 2 불순물 확산영역을 각각 형성하는 단계와, 상기 제 1 불순물 확산영역과 상기 제 2 불순물 확산영역 사이의 상기 철부 측면에 게이트절연막을 개재한 게이트를 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따른 반도체장치의 모스 트랜지스터를 포함하는 디램 셀의 채널길이 방향에서 바라본 단면도
도 2는 본 발명에 따른 반도체장치의 모스 트랜지스터를 포함하는 디램 셀의 채널길이 방향에서 바라본 단면도
도 3a 내지 도 3f는 본 발명에 따른 반도체장치의 모스 트랜지스터를 포함하는 디램 셀의 제조공정 단면도
반도체장치의 고집적화에 따라 디램 셀 등의 소자에 사용되는 트랜지스터의 채널길이가 짧아지므로 이와 같은 소자 및 제조공정의 마진 확보가 곤란해진다. 이를 해결하기 위하여 종래 기술에서 트랜지스터를 평면상의 활성영역에 배열하는 구조 또는 방법 대신, 본 발명에서는 반도체기판의 활성영역에 요철(凹凸)부를 형성한 다음, 하나의 요철부 중 요(凹)부와 철(凸)부의 상부면에 각각 소스/드레인용 불순물 확산영역을 형성하고 철(凸)부의 측면에 게이트절연막을 개재한 게이트 내지는 게이트라인을 형성한다.
따라서, 트랜지스터 채널을 종래 기판과 수평하게 형성하는 대신 수직하는 방향으로 형성하므로서 충분한 채널길이를 확보하여 종래의 트랜지스터의 전술한 문제점들을 해결하고, 특히, 디램 셀 구조에 본 발명의 트랜지스터를 채용시 하나의 캐패시터 연결용 플러그로 캐패시터와 트랜지스터의 불순물 확산영역을 전기적으로 연결할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따른 반도체장치의 모스 트랜지스터를 포함하는 디램 셀의 채널길이 방향에서 바라본 단면도이다.
도 2를 참조하면, 소자활성영역과 소자격리영역이 소자격리막(도시안함)에 의하여 정의된 실리콘으로 이루어진 반도체기판(20)의 활성영역이 요철(凹凸)형태로 형성되어 있다. 즉, 기판의 노출된 활성영역을 포토리쏘그래피(photolithography)로 패터닝하여 요철부를 형성한다. 도면부호 'P1'은 활성영역의 돌출 부위인 철(凸)부를 나타낸다.
오목부위인 요부의 상부 표면과 철부(P1)의 상부 표면에 소스/드레인용 불순물 확산영역(211,210)이 각각 형성되어 있다. 이때, 불순물 확산영역이 n형 불순물로 도핑된 NMOS 트랜지스터인 경우, 철부(P1)의 상부표면에 형성된 불순물 확산영역(210)은 소스가 되어 캐패시터(29)와 제 2 플러그(28)를 통하여 전기적으로 연결되고, 요부에 형성된 불순물 확산영역(211)은 드레인이 되어 제 1 플러그(25)를 통하여 비트라인(26)과 전기적으로 연결된다.
철부(P1)의 측면에는 산화막으로 이루어진 게이트절연막(22)을 개재한 게이트(23)내지는 게이트라인(23)이 형성되어 있다.
따라서, 요부에 형성된 불순물 확산영역(211), 철부에 형성된 불순물 확산영역(210), 게이트절연막(22) 및 게이트(23)로 이루어진 모스형 트랜지스터가 구성된다. 이때, 트랜지스터의 채널은 게이트절연막(22)과 접촉하면서 불순물 확산영역(210,211)이 형성되지 않은 철부(P1) 측면이 되며 그 길이를 'd2'로 표시하였다. 이와 같은 채널길이(d2)는 종래 기술에 비하여 게이트의 선폭 보다는 철부(P1)의 높이에 비례하므로 종래보다 증가한 채널길이(d2)를 용이하게 확보할 수 있다.
따라서, 소자의 초고집적화에 따라 충분한 채널길이의 확보가 가능하므로 소자의 불순물 확산영역을 LDD 구조로 형성하지 않아도 되므로 그 구조와 제조공정이 단순화된다.
이와 같은 트랜지스터를 덮는 제 1 층간절연층(24)이 산화막 등으로 형성되어 있으며, 제 1 층간절연층(24)의 소정 부위를 관통하는 비트라인 연결용 제 1 플러그(25)가 요부의 불순물 확산영역(211)에 전기적으로 접촉되어 있다.
그리고, 비트라인(26) 연결용 제 1 플러그(25) 상부 표면에 접촉하는 비트라인(26)이 형성되어 있다. 디램 셀에 있어서, 도면상 비트라인의 일부만이 도시되었으나 실제 레이아웃으로는 게이트라인(23)과 직교하는 방향으로 비트라인(26)이 배열되어 있다.
비트라인(26)을 덮는 제 2 층간절연층(27)이 제 1 층간절연층(24) 상에 형성되어 있으며, 제 2 층간절연층(27)과 제 1 층간절연층(24)의 소정 부위를 관통하며 캐패시터전극 연결용 제 2 플러그(28)가 형성되어 있다. 이때, 제 2 플러그(28) 하나만으로도 캐패시터(29)와 철부에 형성된 불순물 확산영역(210)과 전기적으로 연결할 수 있으므로 종래보다 플러그 형성공정이 단순화된다.
그리고, 제 2 플러그(28)와 접촉하며 하부전극/유전막/상부전극으로 이루어진 캐패시터(29)가 제 2 층간절연층(27)상에 형성되어 있다.
도 3a 내지 도 3f는 본 발명에 따른 반도체장치의 모스 트랜지스터를 포함하는 디램 셀의 제조공정 단면도이다.
도 3a를 참조하면, 소자활성영역과 소자격리영역이 소자격리막(도시안함)에 의하여 정의된 실리콘으로 이루어진 반도체기판(30)의 활성영역의 소정부위를 제거하여 기판 표면의 활성영역을 요철(凹凸)형태로 형성한다. 즉, 기판의 노출된 활성영역을 포토리쏘그래피(photolithography)로 패터닝하여 요철부를 형성한다. 도면부호 'P2'는 활성영역의 돌출 부위인 철(凸)부를 나타낸다.
그리고, 오목부위인 요부의 상부 표면과 철부(P2)의 상부 표면에 소스/드레인용 불순물 확산영역(311,310)을 각각 형성한다. 이때, 불순물 확산영역은 이온주입으로 형성하며, 불순물 확산영역이 n형 불순물로 도핑된 NMOS 트랜지스터인 경우, 철부(P2)의 상부표면에 형성된 불순물 확산영역(310)은 소스가 되어 캐패시터와 제 2 플러그를 통하여 전기적으로 연결되고, 요부에 형성된 불순물 확산영역(311)은 드레인이 되어 제 1 플러그를 통하여 비트라인과 전기적으로 연결된다.
도 3b를 참조하면, 불순물 확산영역(310,311)을 포함하는 활성영역의 전면에 열산화 방법으로 산화막을 성장시켜 게이트절연막 형성용 절연막(32)을 형성한다.
그리고, 절연막(32)상에 게이트 형성용 도전체로 도핑된 폴리실리콘층(33)을 화학기상증착으로 형성한다.
도 3c를 참조하면, 요부에 형성된 불순물 확산영역(311)과 철부에 형성된 불순물 확산영역(310)의 표면이 노출되도록 폴리실리콘층 및 절연막에 에치백을 실시하여 잔류한 절연막(320)과 잔류한 폴리실리콘층(330)으로 이루어진 게이트절연막(320)과 게이트(330) 내지는 게이트라인(330)을 형성한다. 따라서, 본 발명의 실시예에서는 종래 기술과 다르게 게이트절연막(320)과 게이트(330)가 기판의 수평면과 수직한 형태로 형성된다. 따라서, 게이트절연막(320) 또는 게이트(330) 밑에 형성되는 트랜지스터의 채널길이(d3)가 게이트(330)의 폭에 상관없이 철부의 높이에 비례하므로, 이 높이를 제어하여 소자제조에 필요한 공간을 절약하는 동시에 쇼트채널효과를 개선할 수 있다.
도 3d를 참조하면, 전기한 구조의 트랜지스터를 덮는 제 1 층간절연층(34)을 산화막 등을 사용하여 형성한 다음, 제 1 층간절연층(34)의 소정부위를 포토리쏘그래피로 제거하여 요부의 불순물 확산영역(311)을 노출시키는 콘택홀을 형성하고 이를 도전성 재료로 충전하여 비트라인 콘택용 제 1 플러그(35)를 형성한다.
도 3e를 참조하면, 제 1 층간절연층(34) 상에 금속 등의 도전성 재료로 제 1 플러그(35)의 노출된 표면과 전기적으로 접촉하는 비트라인(36)을 형성한다. 이때, 비트라인(36)은 레이아웃상 게이트라인(330)과 직교하는 형태로 패터닝된다.
그리고, 비트라인(36)을 덮는 제 2 층간절연층(37)을 산화막등으로 형성한다.
도 3f를 참조하면, 제 2 층간절연층(37)과 제 1 층간절연층(34)의 소정 부위를 포토리쏘그래피로 제거하여 철부의 불순물 확산영역(310)을 노출시키는 콘택홀을 형성하고 이를 도전성 재료로 충전하여 캐패시터 콘택용 제 2 플러그(38)를 형성한다.
그리고, 제 2 플러그(38)와 접촉되도록 하부전극/유전막/상부전극으로 이루어진 캐패시터(39)를 제 2 층간절연층(37)사에 형성한다.
따라서, 본 발명의 실시예에서는 캐패시터 콘택용 플러그가 종래와 다르게 하나의 플러그만으로 타 불순물 확산영역(311)보다 높은 레벨에 형성된 철부의 불순물 확산영역(310)과 캐패시터(39)를 연결할 수 있으므로 플러그 형성공정이 단순화된다.
따라서, 본 발명은 트랜지스터의 채널을 기판에 수직되게 형성하므로 충분한 채널길이를 확보하여 쇼트채널효과를 개선하고, 따라서, LDD 구조를 생략할 수 있으므로 공정이 단순화 되며, 소자의 디멘션에 대한 마진이 증가하여 공정마진이 증가하고, 게이트라인이 철부의 측면에 형성되므로 레이아웃상 게이트라인이 차지하는 공잔을 감소시킬 수 있어 공간을 절약하며, 또한, 디램 제조에 있어서 캐패시터 콘택을 한 개의 플러그만으로 형성할 수 있으므로 공정을 단순화할 수 있는 장점이 있다.

Claims (6)

  1. 요(凹)부와 철(凸)부로 이루어진 반도체기판의 활성영역과,
    상기 요부 상부표면에 형성된 제 1 불순물 확산영역과,
    상기 철부 상부표면에 형성된 제 2 불순물 확산영역과,
    상기 철부 측면에 게이트절연막을 개재한 게이트로 이루어진 반도체장치의 트랜지스터.
  2. 청구항 1에 있어서,
    상기 활성영역을 덮는 제 1 층간절연막과,
    상기 제 1 층간절연막을 관통하며 상기 제 1 불순물 확산영역과 전기적으로 연결되는 제 1 플러그와,
    상기 제 1 플러그와 접촉하며 상기 제 1 층간절연층상에 위치한 비트라인과,
    상기 비트라인을 포함하는 상기 제 1 층간절연막상에 형성된 제 2 층간절연막과,
    상기 제 2 층간절연막 및 상기 제 1 층간절연막을 관통하며 상기 제 2 불순물 확산영역과 전기적으로 연결되는 제 2 플러그와,
    상기 제 2 플러그와 전기적으로 연결되며 상기 제 2 층간절연막상에 위치한 캐패시터를 더 포함하여 반도체장치의 메모리 셀을 형성하는 반도체장치의 트랜지스터.
  3. 청구항 1에 있어서,
    상기 철부의 상기 게이트절연막과 접촉하며 상기 제 1 및 제 2 불순물 확산영역이 형성되지 않은 상기 활성영역이 트랜지스터의 채널길이를 결정하는 것이 특징인 반도체장치의 트랜지스터.
  4. 활성영역과 소자격리영역이 정의된 반도체기판의 소정부위를 제거하여 상기 활성영역에 요(凹)부와 철(凸)부를 형성하는 단계와,
    상기 요부와 상기 철부의 상부 표면에 제 1 불순물 확산영역과 제 2 불순물 확산영역을 각각 형성하는 단계와,
    상기 제 1 불순물 확산영역과 상기 제 2 불순물 확산영역 사이의 상기 철부 측면에 게이트절연막을 개재한 게이트를 형성하는 단계로 이루어진 반도체장치의 트랜지스터 제조방법.
  5. 청구항 4에 있어서,
    상기 게이트절연막과 상기 게이트를 형성하는 단계는,
    상기 요부와 철부를 포함하는 상기 활성영역의 노출된 표면에 절연막을 형성하는 단계와,
    상기 절연막 상에 도전층을 형성하는 단계와,
    상기 도전층과 상기 절연막에 에치백을 실시하여 상기 제 1 불순물 확산영역과 상기 제 2 불순물 확산영역의 상부 표면을 노출시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 트랜지스터 제조방법.
  6. 청구항 4에 있어서,
    상기 게이트를 형성하는 단계 이후,
    상기 반도체기판의 전면에 제 1 층간절연막을 형성하는 단계와,
    상기 제 1 층간절연막을 관통하며 상기 제 1 불순물 확산영역과 전기적으로 연결되는 제 1 플러그를 형성하는 단계와,
    상기 제 1 플러그와 접촉하며 상기 제 1 층간절연층상에 위치하는 비트라인을 형성하는 단계와,
    상기 비트라인을 포함하는 상기 제 1 층간절연막상에 제 2 층간절연막을 형성하는 단계와,
    상기 제 2 층간절연막 및 상기 제 1 층간절연막을 관통하며 상기 제 2 불순물 확산영역과 전기적으로 연결되는 제 2 플러그를 형성하는 단계와,
    상기 제 2 플러그와 전기적으로 연결되며 상기 제 2 층간절연막상에 위치한 캐패시터를 형성하여 반도체장치의 메모리 셀을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
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KR101417764B1 (ko) * 2008-09-26 2014-07-09 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
CN105858017A (zh) * 2016-06-23 2016-08-17 安庆市亿网科技有限公司 一种电池收集篓
CN105905484A (zh) * 2016-06-23 2016-08-31 安庆市亿网科技有限公司 一种废旧电池回收箱

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