KR19990065885A - 노아형 마스크 롬의 개선된 구조 및 그 제조방법 - Google Patents

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Abstract

개시된 노아형 마스크 롬 메모리의 셀 어레이 구조는, 제1도전형의 반도체 기판내에 서로 평행하게 배열되는 제2도전형의 매몰 확산영역들과; 상기 매몰 확산영역들 사이에 정의되는 복수의 채널영역과; 상기 채널영역들 및 매몰 확산영역들의 상부에 형성된 게이트 절연막의 상부에서, 상기 매몰 확산영역들과는 직교하고 상기 채널영역들과는 중첩되며, 서로 평행으로 배열된 워드라인으로서의 게이트 영역들과; 상기 게이트 영역들을 각기 둘러싸며 상기 기판의 표면을 전체적으로 덮는 절연막과; 셀 전류를 증대시키기 위하여, 상기 절연막의 측벽을 각기 경계로 상기 게이트 영역들과는 평행하고 상기 절연막의 상부에 형성된 스페이서 형태의 서브 게이트 영역들을 포함한다.

Description

노아형 마스크 롬의 개선된 구조 및 그 제조방법
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 개선된 구조를 가지는 노아형 마스크 롬(NOR-type Mask ROM) 및 그의 제조방법에 관한 것이다.
고집적, 저가격, 및 고속화에 부응하기 위하여, 최근의 마스크 롬의 셀 구조는 낸드형 셀(NAND-Type Cell)에서 노아형 셀(NOR-Type Cell)로 전환되어지는 추세에 있다. 종래의 노아형 셀은 높은 셀 전류에 따른 고속화가 용이하지만 셀 면적이 커지는 단점이 있고, 낸드형 셀은 비록 셀 전류는 작지만 셀의 점유면적이 작아 높은 집적도를 구현하는데에 커다란 장점을 가졌었다. 그러나, 최근에 상기 노아형 셀의 장점을 유지하면서 낸드형 셀처럼 작게 만들 수 있는 노아형 플랫(Flat) 셀(상기 플랫셀의 셀 어레이내에는 소자분리를 위한 필드산화막이 형성되어 있지 않음)이 본 분야에서 개발되었다. 그러한 노아형 플랫 셀은 상대적으로 셀 전류도 크고, 셀 균일성(Uniformity)이 우수함에 따라 고속화 및 저전압화가 가능할 뿐만 아니라, 하나의 셀에 여러개의 정보를 저장하는 멀티 비트 또는 다수상태 메모리의 적용을 유리하게 한다. 상기 플랫 셀의 어레이 구조 및 그의 제조에 대한 대표적인 선행기술중의 하나로서는 톰 디 에이치 이유(Tom D.H. Yiu)에게 특허허여된 미국특허 번호 5,117,389에 개시되어 있다. 보다 고밀도의 롬 메모리 셀을 제조하기 위한 또 다른 선행기술로서는 아시다(Ashida)외 다수에 의해 발명되고 특허허여된 미국특허 번호 4,974,042에 개시되어 있다.
그러한 선행기술들에서는, 플랫 셀 롬(ROM)의 제조를 위한 게이트 패터닝공정에서 매몰(Buried) N+층과 기판사이 또는 매몰(Buried) N+층과 피형 웰의 접합경계면에 위치한 실리콘 기판의 표면이 노출된다. 상기 노출된 표면은, 주변영역의 소자를 엘디디(LDD)구조로 형성하기 위해 게이트 스페이서를 만드는 전면 에치백공정에서, 공정마진에 기인하여 과도하게 식각될 수 있다. 따라서, 완성된 트랜지스터들내에서 해당 접합, 예컨대 N/P접합은 파괴된다. 그리고, 과도식각에 기인하여 접합부분에서는 피팅(Pitting)현상이 일어나므로 제조된 트랜지스터의 브레이크 다운 전압이 감소될 수 있다. 더구나, 디자인 룰의 감소로 인하여 셀 트랜지스터의 게이트 전극의 폭이 되는 채널 폭이 감소되는 경우에 셀 전류도 감소되므로 저전압 동작에 문제가 초래된다.
또한, 많은 선행기술들에서 주변영역 트랜지스터의 소오스, 드레인 이온주입공정은 게이트 또는 스페이서에 의한 셀프얼라인 기법을 이용한다. 따라서, 노출된 피웰 또는 기판에 의해 워드라인 콘택 형성공정시 버팅(Butting)콘택이 허용되기 어렵다. 즉, 콘택 홀의 위치가 게이트 폴리 상부에 정확히 형성되지 아니하고 노출된 기판의 일부에 걸쳐 형성되면 버팅콘택이 되는데 그러면 게이트와 소오스, 드레인이 필링되는 메탈에 의해 연결되어 버린다. 따라서, 버팅콘택의 형성을 불허하는 것이다. 상기한 바와 같은 버팅콘택의 형성을 피하여 바람직한 워드라인 콘택을 얻기 위해서는, 게이트 폴리 상부의 층간 절연막을 통하여 행하는 콘택형성공정에서의 미스얼라인먼트(오정렬) 및 크리티컬 디멘젼(CD)스큐의 변화등에 대한 공정마진이 공간적으로 확보되어져야 한다. 따라서, 이를 위해 선행기술들에서는 게이트 폴리로서의 워드라인의 폭의 제조는 상기한 공정마진이 고려되어 콘택 홀의 사이즈보다 상당히 크게 형성되었다. 따라서, 이는 칩의 면적을 증대시키는 요인이 되므로 고집적에 제한을 주는 문제가 있다.
상기한 바와 같이, 종래에는 접합파괴나 브레이크 다운 전압의 저하에 기인하여 셀 트랜지스터가 낮은 셀 전류를 가지는 경우에 저전압 및 고속동작에 불리한 문제를 가지며, 워드라인에 전압을 공급하기 위한 콘택의 제조시 버팅콘택의 허용을 어렵게 하므로 콘택공정의 마진을 고려하여야 하는데 따른 칩 면적의 증대가 초래되는 문제가 있어왔다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해소할 수 있는 개선된 제조 방법 및 그의 메모리 셀 구조를 제공함에 있다.
본 발명의 다른 목적은 접합 경계면에서의 기판의 표면 노출을 방지하여 셀의 전류 구동능력을 개선시킬 수 있는 노아형 마스크 롬의 구조를 제공함에 있다.
본 발명의 또 다른 목적은 고집적에 적합하면서도 메모리 제조시 이온주입 마스크 공정에서의 공정스텝을 줄일 수 있는 노아형 마스크 롬의 구조 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 저전압 및 고속동작에 적합함은 물론, 워드라인에 전압을 공급하기 위한 콘택의 제조시 버팅콘택을 허용하여 고집적에 유리한 개선된 노아형 마스크 롬의 셀 구조 및 그 제조방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 일 아스팩트(aspect)에 따라, 노아형 마스크 롬 메모리의 셀 어레이 구조는, 제1도전형의 반도체 기판내에 서로 평행하게 배열되는 제2도전형의 매몰 확산영역들과; 상기 매몰 확산영역들 사이에 정의되는 복수의 채널영역과; 상기 채널영역들 및 매몰 확산영역들의 상부에 형성된 게이트 절연막의 상부에서, 상기 매몰 확산영역들과는 직교하고 상기 채널영역들과는 중첩되며, 서로 평행으로 배열된 워드라인으로서의 게이트 영역들과; 상기 게이트 영역들을 각기 둘러싸며 상기 기판의 표면을 전체적으로 덮는 절연막과; 셀 전류를 증대시키기 위하여, 상기 절연막의 측벽을 각기 경계로 상기 게이트 영역들과는 평행하고 상기 절연막의 상부에 형성된 스페이서 형태의 서브 게이트 영역들을 가짐을 특징으로 한다.
본 발명의 또 다른 아스팩트에 따라, 반도체 기판에 정의된 제1도전형의 채널영역을 경계로 소오스 및 드레인을 형성하기 위해 상기 반도체 기판내에 서로 평행하게 배열된 제2도전형의 매몰 확산영역들과; 상기 채널영역 및 매몰 확산영역들의 상부에 형성된 절연막의 상부에서, 상기 매몰 확산영역들과 직교로 배치된 워드라인으로서의 게이트 영역을 가지는 메모리 셀을 복수로 셀어레이 영역내에 구비한 롬 메모리 장치의 워드라인 콘택구조는: 상기 워드라인이 상기 절연막과 함께 상기 셀어레이 영역에 인접한 인터페이스 영역까지 연장되어, 상기 인터페이스 영역에서 상기 반도체 기판에 형성된 필드산화막에 의해 고립되는 섬 형태의 매몰 확산영역의 상부에 놓여지며, 상기 워드라인에 전기적 신호를 전달하기 위한 메탈 워드라인이 상기 워드라인의 상부에 적층된 층간 절연막을 통하여 버팅콘택으로 연결됨으로써, 콘택이 미스얼라인된 경우에도, 상기 메탈 워드라인이 도전성 패드로서 기능하는 상기 매몰 확산영역의 상부 일부와, 상기 워드라인의 일부에 접촉가능하게 됨을 특징으로 한다.
상기한 목적들을 달성하기 위한 본 발명의 또 다른 아스팩트에 따라, 롬 메모리 장치를 제조하기 위한 방법은, 메모리 셀들이 형성되어질 셀어레이 영역과 로직회로용 트랜지스터들이 형성되어질 주변영역을 전기적으로 격리하는 동시에, 상기 로직회로용 트랜지스터들의 활성영역들을 정의하는 필드산화막들을 제1도전형의 반도체 기판에 형성하는 단계와; 상기 셀어레이 영역에 정의된 채널영역들 사이마다 메모리 셀의 소오스 또는 드레인으로서 기능할 제2도전형의 매몰 확산영역들을 상기 반도체 기판내에 서로 평행으로 형성하는 동시에, 워드라인 콘택을 위한 도전성 패드를 얻기 위해 상기 셀어레이 영역과 상기 주변영역의 경계부분이 되는 인터페이스 영역에서 상기 필드산화막들에 의해 고립되는 상기 반도체 기판내에도 매몰 확산영역들을 섬형태로 형성하는 단계와; 상기 결과물의 상부전체에 게이트 절연막을 형성한 후, 상기 셀어레이 영역내에서의 상기 게이트 절연막의 상부에 상기 매몰 확산영역들과는 직교로 상기 채널영역들과는 중첩되는 워드라인으로서의 게이트 영역들을 상기 인터페이스 영역까지 연장하여 서로 평행으로 형성하는 동시에, 상기 주변영역내에서의 상기 게이트 절연막의 상부에 상기 로직회로용 트랜지스터들의 게이트 영역들을 형성하는 단계와; 상기 모든 게이트 영역들을 각기 둘러싸는 절연막들을 형성하는 단계와; 상기 절연막들의 측벽을 각기 경계로 상기 게이트 영역들과는 평행하고 상기 절연막의 상부에 위치될 스페이서 형태의 서브 게이트 영역들을 형성하는 단계와; 상기 로직회로용 트랜지스터들의 소오스 및 드레인을 엘디디구조로 만들기 위하여, 상기 주변영역만을 노출시키는 마스크 패턴을 형성하고, 상기 로직회로용 트랜지스터들의 소오스 및 드레인 불순물을 상기 기판내로 고농도로 주입한 후, 상기 주변영역상에 있는 상기 서브 게이트 영역들을 제거하고 나서 소오스 및 드레인 불순물을 저농도로 재차로 주입하는 단계와; 상기 마스크 패턴을 제거한 후, 결과물 상부에 전체적으로 층간절연막을 형성하고, 상기 인터페이스 영역에서 상기 층간절연막 및 절연막을 관통시켜 상기 워드라인 콘택을 위한 개구들을 만드는 단계와; 상기 개구들을 통하여 금속물질을 충진하고 패터닝함에 의해, 하나의 콘택내에서 상기 도전성 패드, 상기 워드라인으로서의 게이트 영역, 및 상기 서브 게이트 영역이 상기 금속물질에 의해 서로 접촉되는 것이 가능한 메탈 워드라인을 상기 워드라인과는 교차되게 복수로 형성하는 단계를 포함한다.
본 발명의 타의 목적 및 이점들은 첨부된 도면들과 함께 설명되는 하기 설명에 의해 명확하게 나타날 것이다.
도 1은 본 발명의 일실시예에 따른 노아형 마스크 롬의 평면도.
도 2a 내지 2c는 도 1의 절단선들에 따라 각기 취해진 단면도들.
도 2d는 도 1의 일부구조에 따른 등가 회로도.
도 3 내지 도 6은 본 발명의 공정실시예에 따라 플랫 셀 및 주변영역의 트랜지스터를 함께 제조하는 것을 차례로 보여주는 단면도들.
도 7은 본 발명에 따른 플랫 셀의 워드라인 콘택을 설명하기 위한 도면.
도 8 및 도 9는 도 7과 관련하여 미스얼라인시 생성가능한 버팅콘택구조를 보인 단면도들.
도 10은 종래의 통상적인 콘택형성에 관한 단면도.
이하에서, 메모리 칩의 면적을 줄이는 워드라인 콘택의 구조, 주변영역의 트랜지스터의 제조와 함께 제조하는 노아형 마스크 롬의 셀 및 셀어레이의 제조방법 그리고 그에 따른 개선된 구조에 대한 본 발명의 바람직한 실시예가 상세히 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한 한 동일한 부호들로서 나타남을 주목하여야 한다.
먼저, 노아형 마스크 롬의 셀 및 셀어레이의 구조를 설명하기 위해 도 1을 참조한다. 도 1은 본 발명의 일실시예에 따른 노아형 마스크 롬의 평면도로서, 3행x 2열의 어레이에 대한 평면 구조가 일예로서 나타나 있다. 도 1내에서, 반도체 기판내에 서로 평행하게 배열된 N+ 매몰 확산영역 2들은 롬 메모리 셀 트랜지스터의 소오스 또는 드레인영역이 되고, 게이트 영역 4들은 통상적인 셀 트랜지스터의 게이트가 되고, 스페이서 형태의 서브 게이트 영역 6들은 셀 전류를 증대시키기 위한 부 게이트 영역으로서 각기 기능한다. 도 1에 보여지는 상기 셀어레이의 구조를 보다 명확히 보여주기 위하여, 도 2a 내지 2c에는 도 1의 절단선들에 따라 각기 취해진 단면도들이 보여진다. 즉, 상기 도 1의 평면도를 각기 A-A', B-B', 및 C-C'로 각기 절단하여 보인 단면도가 도 2a,2b,2c로서 각기 나타나 있는 것이다. 도 2d는 도 1의 일부구조에 따른 등가 회로도로서, 워드라인 10과 비트라인 12,13, 및 14에 인터섹션된 트랜지스터들 M1,M2은 도 1의 M1,M2에 대응되고, 워드라인 11과 상기 비트라인 12,13, 및 14에 인터섹션된 트랜지스터들 M3,M4는 도 1의 M3,M4에 대응된다.
도 2a 내지 도 2c를 다시 참조하면, 본 발명의 실시예에 따른 플랫 셀의 구조는 게이트 절연막 3의 상부에 형성된 게이트 영역 4를 각기 둘러싸는 절연막 5와, 셀 전류를 증대시키기 위하여 상기 절연막 5의 측벽을 각기 경계로 상기 게이트 영역 4와는 평행하고 상기 절연막 5의 상부에 형성된 스페이서 형태의 서브 게이트 영역들 6을 포함하는 것을 알 수 있다. 상기 게이트 영역(게이트 전극층) 4를 둘러싸는 절연막 5는 게이트 전극 4의 패터닝 이후에 형성된 리그로우(regrow)산화막일 수 있으며, 서브 게이트 영역들 6은 상기 게이트 영역 4와 동일한 재질 예컨대 폴리실리콘으로 형성될 수 있다. 상기 산화막 5에 의하여 기판 1의 활성영역의 표면 노출이 방지되므로, 접합파괴나 브레이크 다운 전압의 저하문제가 최소화 된다. 상기 산화막 5는 폴리 스페이서인 상기 서브 게이트 6의 형성을 위한 폴리실리콘 에치백시 에치 스톱퍼 즉 식각 방지막의 역할을 행하여 기판 1이 피팅(패임)되는 것을 방지한다. 또한, 셀 트랜지스터의 동작시 상기 서브 게이트 영역들 6에도 상기 게이트 전극 4으로 인가되는 전압과 동일한 전압이 인가되므로, 궁극적으로 게이트 전극 4의 유효폭 및 웰 또는 기판(웰/기판) 1에 형성되는 채널의 유효폭을 증가시켜 셀 전류의 증대가 도모된다. 그럼에 의해 셀 트랜지스터의 저전압 및 고속동작이 구현된다.
도 3 내지 도 6에는 본 발명의 공정실시예에 따라 플랫 셀 및 주변영역의 트랜지스터를 함께 제조하는 공정도들이 단면도로서 차례대로 도시된다. 열산화법에 의해 리그로우된 산화막 5을 제조하는 단계까지를 보여주는 도 3에서, CA영역은 셀어레이 영역을 나타내고, PA영역은 로직회로용 트랜지스터들이 형성되어지는 주변 영역을 나타낸다. 도시의 편의상, 셀 트랜지스터는 도 2a에서 보여지는 트랜지스터들 중 임의의 2개를, 웰 또는 기판상에 정의된 주변영역에 형성될 로직회로용 트랜지스터는 1개를 제조하는 경우로 가정한다. 실질적으로, 상기 셀어레이 영역 CA과 주변영역 PA을 전기적으로 격리하는 동시에 상기 로직회로용 트랜지스터들의 활성영역들을 정의하기 위한 필드산화막들은, 게이트 산화막 3의 형성전에, 제1도전형 예컨대 피형의 반도체 기판 1에 약 4000Å정도의 두께로 형성된다. 여기서, 상기 기판 1은 피형의 웰로 대치될 수 있으며, 약 7x 1014 atoms/ cm3 의 농도의 보론(B)이온이 주입될 수 있다. 편의상, 도 3내의 상기 로직회로용 트랜지스터도 엔형 모오스 트랜지스터라고 가정한다. 상기 필드산화막들을 실리콘 국부산화공정 예컨대 로코스공정에 의해 도 8에서 부호 20으로서 보여지는 바와 같은 형상으로 제조한 후, 도 3에서는 나타나지 아니하지만 도 2b,2c 및 도 8,9에서 보여지는 제2도전형(고농도의 엔형)의 매몰 확산영역들 2을 제조하는 공정을 수행할 수 있다. 이는 포토레지스트등과 같은 감광막을 포토 마스크로 사용하고 엔형의 불순물 이온 예컨대 약 1x 1020 atoms/ cm3 의 농도의 인(Ph)이온을 상기 포토 마스크에 의해 노출된 기판 1내로 주입함에 의해 달성된다. 상기 언급된 도 1과 같은 패턴으로 상기 매몰 확산영역들 2을 셀어레이 영역 CA내에만 서로 평행하게 형성함에 의해 셀 트랜지스터들에 대한 채널영역의 길이는 정의된다. 즉, 도 1에서 영역들 2사이의 행방향 거리는 채널길이를 가리킨다. 여기서, 도 3의 주변영역 PA에는 상기 매몰 확산영역들 2이 형성되지 아니함을 유의하라. 이에 따라, 상기 셀어레이 영역 CA에 정의된 채널영역들 사이마다 메모리 셀의 소오스 또는 드레인으로서 기능할 N+ 매몰 확산영역들이 상기 피형의 기판내에 서로 평행으로 형성된다.
한편, 이와 동시에 워드라인 콘택을 위한 도전성 패드를 얻기 위해, 상기 셀어레이 영역 CA과 상기 주변영역 PA의 경계부분이 되는 도 7의 인터페이스 영역 IA에서 상기 도 8의 필드산화막들 20에 의해 고립되는 상기 반도체 기판 1내에도 매몰 확산영역들 2이 섬형태로 형성된다. 도 7 및 8에서 보여지는 매몰 확산영역 2에 의해 본 발명의 일 목적인 버팅 콘택이 허용됨을 유의하라. 상기 도 7은, 메모리 칩의 면적을 줄이는 워드라인 콘택의 구조를 얻기 위해, 본 발명에 따른 플랫 셀의 워드라인 콘택을 설명하기 위한 도면이다. 도 8 및 도 9는 도 7과 관련하여 미스얼라인시 생성가능한 버팅콘택구조를 각 게이트 형상에 따라 보인 단면도들이며, 도 10은 종래의 통상적인 콘택형성에 관한 단면도이다. 도 10에서, 워드라인의 콘택부위의 폭 W이 미스얼라인 마진 OL을 고려하여 매우 큰 사이즈로서 기판 1상에 제공됨을 알 수 있다. 이는 층간 절연막 25을 통해 형성되는 콘택 홀 30의 위치가 게이트 폴리 4 또는 폴리 사이드 9상부에 정확히 형성되지 아니하고 노출된 기판 1의 일부에 걸쳐지거나 필드 산화막 20의 상부에 형성되는 것을 방지하기 위해서이다. 즉, 버팅콘택을 불허하기 위하여 그 폭은 상당히 크게 설계되며, 이는 고 집적화에 제한을 준다. 콘택형성공정에서의 미스얼라인먼트 및 크리티컬 디멘젼(CD)스큐의 변화등에 대한 공정마진을 무시하여 고집적화를 꾀하고 회로의 동작에도 지장을 주지 않는 버팅콘택을 이루기 위해, 도 7,8,또는 9에 보여지는 매몰 확산영역 2이 필드 산화막 20에 의해 고립된 섬(island)형태로서 형성됨을 이해하여야 한다. 도 7을 참조하면, 셀어레이 영역 CA와 주변영역 PA간의 경계영역 IA에서, 섬형태의 매몰 확산영역 2은, 정상적으로 형성되어야 할 워드라인 콘택 30-1(점선으로 표시된 사각형의 부위)이 미스얼라인에 의해 콘택 30(실선으로 표시된 사각형의 부위)으로 형성되는 경우에도 도 8의 콘택 30의 사이즈를 수용하는 것이 가능하다. 즉, 콘택 30이 미스얼라인 되더라도 영역 2의 내부에 있도록 하는 것이다. 도 7의 절단선 X-X'를 따라 취한 대응 단면이 도 8임은 이미 눈치챘을 것이다. 본 실시예에서의 워드라인 콘택이라 함은, 셀 트랜지스터들의 게이트로서 기능하는 도 1의 폴리 워드라인 10,11에 워드라인 활성화 전압을 제공하는 메탈 워드라인 19을 층간 절연막 25을 통하여 연결하는 것을 의미한다. 상기 메탈 워드라인 19은 주변영역 PA에 위치하는 로우 디코더 100와 연결되는 것이 통상적이다.
다시 도 3으로 돌아가면, 상기 매몰 확산영역들 2를 형성한 후, 결과물의 상부전체에 게이트 산화막 3을 형성한 후, 워드라인으로서의 게이트 영역들 4을 상기 인터페이스 영역 IA까지 연장하여 서로 평행으로 형성하는 동시에, 상기 주변영역 PA내에서의 상기 게이트 절연막 3의 상부에 상기 로직회로용 트랜지스터들의 게이트 영역 4-1을 형성하는 공정이 수행된다. 상기 워드라인 4는 도 1에서 보여지는 바와 같이 상기 셀어레이 영역 CA내에서의 상기 게이트 절연막 3의 상부에서, 상기 매몰 확산영역들 2와는 직교로 상기 채널영역들과는 중첩되게 형성된다. 여기서, 상기 게이트 영역들 4,4-1은 모두 동일한 공정에서 도우프드 폴리실리콘 재질로 이루어질 수 있으며, 전체적으로 산화막 3의 상부에 도포된 후 사진식각공정을 통해 패터닝된다. 이 경우에 게이트 영역들의 하부에 덮여지지 아니하는 상기 산화막 3의 일부는 일단 식각된다. 이어서, 상기 모든 게이트 영역들 4,4-1을 각기 둘러싸는 절연막들 5를 형성하면, 도 3의 결과물이 얻어진다. 상기 절연막들 5은 각기 실리콘 산화막인 경우에 50Å~550Å의 두께를 가지는 고온 산화막 또는 열 성장 산화막일 수 있다.
도 4를 참조하면, 상기 절연막들 5의 측벽을 각기 경계로 상기 게이트 영역들 4,4-1과는 평행하고 상기 절연막 5의 상부에 위치될 스페이서 형태의 서브 게이트 영역들 6을 제조한 단면구조가 보여진다. 여기서, 상기 서브 게이트 영역들 6은 각기 피형 도프드(doped)폴리 실리콘으로 제조될 경우에 500Å~2000Å의 폭을 가짐이 바람직하다. 따라서, 본 실시예에서 상기 서브 게이트 영역들 6은 하나의 합성 워드라인을 이루기 위하여 상기 게이트 영역들 4,4-1의 재질과 동일하게 이루어짐을 알 수 있다. 도 4의 단면구조는 도 3의 결과물에 전체적으로 피형으로 도우프된 폴리 실리콘을 데포지션 한 후, 통상의 에치백 공정을 전면적으로 수행함에 의해 달성된다.
도 5를 참조하면, 상기 로직회로용 트랜지스터의 소오스 및 드레인 2를 동작특성의 향상을 도모하고자 엘디디(LDD)구조로 만들기 위하여, 상기 주변영역 PA만을 노출시키는 마스크 패턴 7을 형성하고, 상기 로직회로용 트랜지스터들의 소오스 및 드레인 불순물을 상기 기판내로 고농도로 주입하는 공정단면이 보여진다. 여기서, 상기 마스크 패턴 7은 감광막 예컨대 포토레지스트일 수 있으며, 소오스 및 드레인 불순물은 엔형 불순물 예컨대 인 또는 아세닉 이온일 수 있다. 예컨대 n+불순물이 상기 아세닉(arsenic)인 경우에 5.0E15 ions/cm3, 50KeV로서 주입될 수 있다.
도 6을 참조하면, 상기 주변영역상에 있는 상기 서브 게이트 영역들 6을 제거하고 나서, 소오스 및 드레인 불순물을 저농도로 재차로 주입하는 공정단면이 보여진다. 이는 상기 마스크 패턴 7은 그대로 덮어둔채, n- 불순물로서 인(phosphorus) 또는 비소(arsenic)를 2.0E13 ions/cm2,40KeV로서 전면에 주입함으로써 달성된다. 이에 따라, 상기 로직회로용 트랜지스터의 라이틀리 도프드 드레인 3a이 형성되어 엘디디(LDD)구조가 완성된다. 상기 엘디디(LDD)구조는 셀프얼라인(자기 정렬)으로 이루어지는데, 본 실시예에서 종래의 제조공정에 비해 N-소오스/드레인 포토마스크 공정이 줄어든다. 따라서, 1공정스텝이 감소된다. 한편, PMOS 트랜지스터의 경우에 LDD를 위해 p+불순물로서 BF2가 이용될 수 있다.
도 8을 참조하여 알 수 있는 바로서, 상기 도 6의 구조를 완성한 후에는 콘택을 형성하는 공정들이 시작된다. 먼저, 상기 마스크 패턴 7이 제거된 후, 결과물 상부에 전체적으로 층간절연막 25이 형성된다. 이후에는 도 7의 상기 인터페이스 영역 IA에서 상기 층간절연막 25 및 절연막 5를 관통하는 상기 워드라인 콘택용 개구 30가 제조된다. 미스얼라인먼트 및 CD스큐 변화가 일어나서 콘택홀 30의 형성이 정상부위에서 시프트된 경우라 하더라도, 도 8에서와 같이 버팅 콘택이 일어나므로, 폴리 워드라인의 콘택형성 부위의 폭 W을 종래의 폭에 비해 작게 할 수 있다. 이어서, 상기 개구 30를 통하여 금속물질을 충진하고 패터닝함에 의해, 하나의 콘택내에서 상기 도전성 패드 2, 상기 워드라인으로서의 게이트 영역 4, 및 상기 서브 게이트 영역 6이 상기 금속물질에 의해 서로 접촉되는 것이 가능한 메탈 워드라인 19을 상기 워드라인과는 교차되게 설정된 워드라인 수마다 형성하는 제조단계가 수행된다. 여기서, 상기 금속물질은 알루미늄 또는 구리이거나, 텡스텐,티타늄,또는 몰리브덴 등의 내열성 금속일 수 있다.
도 9는 워드라인 9를 게이트 폴리 4의 상부에 놓여지는 폴리 사이드 막 으로 한 경우에 메탈 워드라인 19과의 콘택을 보인 것이다. 이 경우에는 서브 게이트 6가 없이 콘택된 구조가 다른 변형실시예로서 보여진다.
상술한 바와 같이, 본 발명에 따르면, 접합 경계면에서의 기판의 표면 노출을 방지하여 셀의 전류 구동능력을 개선시킬 수 있는 이점을 갖는다. 또한, 제조시 이온주입 마스크 공정에서의 공정스텝을 줄일 수 있어 메모리의 제조코스트가 저감되는 효과가 있고, 저전압 및 고속동작에 적합하고, 워드라인 콘택의 제조시 버팅콘택을 허용하여 고집적에 유리한 롬을 제공하는 효과가 있다.

Claims (28)

  1. 롬 메모리의 셀 어레이 구조에 있어서:
    제1도전형의 반도체 기판내에 서로 평행하게 배열되며 소오스 또는 드레인으로서의 제2도전형의 매몰 확산영역들과;
    상기 매몰 확산영역들 사이에 정의되는 복수의 채널영역과;
    상기 채널영역들의 상부에 형성된 게이트 절연막의 상부에서, 상기 매몰 확산영역들과는 직교하고 상기 채널영역들과는 중첩되며, 서로 평행으로 배열된 워드라인으로서의 게이트 영역들과;
    상기 게이트 영역들을 각기 둘러싸며 상기 기판의 표면을 전체적으로 덮는 절연막과;
    셀 전류를 증대시키기 위하여, 상기 절연막들의 측벽을 각기 경계로 상기 게이트 영역들과는 평행하고 상기 절연막의 상부에 형성된 스페이서 형태의 서브 게이트 영역들을 가짐을 특징으로 하는 구조.
  2. 제1항에 있어서, 상기 게이트 영역들은 각기 폴리 실리콘 재질로서 이루어짐을 특징으로 하는 구조.
  3. 제1항에 있어서, 상기 게이트 영역들은 각기 메탈 폴리사이드임을 특징으로 하는 구조.
  4. 제1항에 있어서, 상기 게이트 영역들은 각기 도프드 폴리 실리콘 재질로서 이루어짐을 특징으로 하는 구조.
  5. 제1항에 있어서, 상기 서브 게이트 영역들은 각기 도프드 폴리 실리콘 재질임을 특징으로 하는 구조.
  6. 제1항에 있어서, 상기 절연막은 실리콘 산화막임을 특징으로 하는 구조.
  7. 제6항에 있어서, 상기 실리콘 산화막은 60Å~450Å의 두께를 가지는 고온 산화막 또는 열 성장 산화막 임을 특징으로 하는 구조.
  8. 제5항에 있어서, 상기 서브 게이트 영역들은 각기 500Å~2000Å의 폭을 가짐을 특징으로 하는 구조.
  9. 롬 메모리 셀에 있어서:
    반도체 기판에 정의된 제1도전형의 채널영역을 경계로 소오스 및 드레인을 형성하기 위해 상기 반도체 기판내에 서로 평행하게 배열된 제2도전형의 매몰 확산영역들과;
    상기 채널영역 및 매몰 확산영역들의 상부에 형성된 게이트 절연막의 상부에서, 상기 매몰 확산영역들과 직교로 배치된 워드라인으로서의 게이트 영역과;
    상기 게이트 영역을 둘러싸며 상기 기판의 표면을 전체적으로 덮는 절연막과;
    셀 전류를 증대시키기 위하여, 상기 절연막의 측벽을 경계로 상기 게이트 영역과는 평행하고 상기 절연막의 상부에 형성된 스페이서 형태의 서브 게이트 영역들을 가짐을 특징으로 하는 롬 메모리 셀.
  10. 제9항에 있어서, 상기 게이트 영역은 메탈 폴리사이드 또는 도프드 폴리 실리콘임을 특징으로 하는 롬 메모리 셀.
  11. 제10항에 있어서, 상기 서브 게이트 영역들은 각기 500Å~2000Å의 폭을 가도프드 폴리 실리콘임을 특징으로 하는 롬 메모리 셀.
  12. 반도체 기판에 정의된 제1도전형의 채널영역을 경계로 소오스 및 드레인을 형성하기 위해 상기 반도체 기판내에 서로 평행하게 배열된 제2도전형의 매몰 확산영역들과; 상기 채널영역 및 매몰 확산영역들의 상부에 형성된 게이트 절연막의 상부에서, 상기 매몰 확산영역들과 직교로 배치된 워드라인으로서의 게이트 영역과;상기 게이트 영역을 둘러싸며 상기 기판의 표면을 전체적으로 덮는 절연막과; 셀 전류를 증대시키기 위하여, 상기 절연막의 측벽을 경계로 상기 게이트 영역과는 평행하고 상기 절연막의 상부에 형성된 스페이서 형태의 서브 게이트 영역들을 가지는 메모리 셀을 셀어레이 영역내에 다수로 구비한 롬 메모리 장치의 상기 워드라인 콘택구조에 있어서:
    상기 워드라인 및 서브 워드라인으로서의 상기 서브 게이트 영역들은 상기 게이트 절연막과 함께 상기 셀어레이 영역에 인접한 인터페이스 영역까지 연장되어, 상기 인터페이스 영역에서 상기 반도체 기판에 형성된 필드산화막에 의해 고립되는 섬 형태의 매몰 확산영역의 상부에 놓여지며, 상기 워드라인에 전기적 신호를 전달하기 위한 메탈 워드라인이 상기 워드라인의 상부에 적층된 층간 절연막을 통하여 버팅콘택 형태로 연결됨으로써, 콘택이 미스얼라인된 경우에도, 상기 메탈 워드라인이 도전성 패드로서 기능하는 상기 매몰 확산영역의 상부 일부와, 상기 서브 게이트 영역들중의 적어도 하나와, 상기 워드라인의 일부와 모두 접촉가능하게 됨을 특징으로 하는 콘택구조.
  13. 제12항에 있어서, 상기 섬 형태의 매몰 확산영역은, 상기 소오스 및 드레인을 형성하기 위해 상기 반도체 기판내에 서로 평행하게 배열된 제2도전형의 매몰 확산영역들의 형성시 함께 만들어진 것임을 특징으로 하는 콘택구조.
  14. 제13항에 있어서, 상기 메탈 워드라인은, 상기 인터페이스 영역을 경계로 상기 셀어레이 영역과는 이격되어져 있는 주변회로영역에 위치된 로우 디코더로부터상기 전기적 신호를 수신하며, 상기 워드라인과는 직교로 배치됨을 특징으로 하는 콘택구조.
  15. 반도체 기판에 정의된 제1도전형의 채널영역을 경계로 소오스 및 드레인을 형성하기 위해 상기 반도체 기판내에 서로 평행하게 배열된 제2도전형의 매몰 확산영역들과; 상기 채널영역 및 매몰 확산영역들의 상부에 형성된 절연막의 상부에서, 상기 매몰 확산영역들과 직교로 배치된 워드라인으로서의 게이트 영역을 가지는 메모리 셀을 복수로 셀어레이 영역내에 구비한 롬 메모리 장치의 상기 워드라인 콘택구조에 있어서:
    상기 워드라인은 상기 절연막과 함께 상기 셀어레이 영역에 인접한 인터페이스 영역까지 연장되어, 상기 인터페이스 영역에서 상기 반도체 기판에 형성된 필드산화막에 의해 고립되는 섬 형태의 매몰 확산영역의 상부에 놓여지며, 상기 워드라인에 전기적 신호를 전달하기 위한 메탈 워드라인이 상기 워드라인의 상부에 적층된 층간 절연막을 통하여 버팅콘택으로 연결됨으로써, 콘택이 미스얼라인된 경우에도, 상기 메탈 워드라인이 도전성 패드로서 기능하는 상기 매몰 확산영역의 상부 일부와, 상기 워드라인의 일부에 접촉가능하게 됨을 특징으로 하는 콘택구조.
  16. 불휘발성 메모리 셀을 반도체 기판상의 셀어레이 영역내에 다수로 구비한 롬 메모리 장치의 워드라인 콘택구조에 있어서:
    상기 메모리 셀의 게이트 폴리 워드라인은 게이트 절연막과 함께 상기 셀어레이 영역에 인접한 인터페이스 영역까지 연장되어, 상기 인터페이스 영역에서 상기 반도체 기판에 형성된 필드산화막에 의해 고립되는 섬 형태의 매몰 확산영역의 상부에 놓여지고, 상기 워드라인에 전기적 신호를 전달하기 위한 메탈 워드라인이 상기 워드라인의 상부에 적층된 층간 절연막을 통하여 버팅콘택으로 연결됨으로써, 콘택이 미스얼라인된 경우에도, 상기 메탈 워드라인이 도전성 패드로서 기능하는 상기 매몰 확산영역의 상부 일부와, 상기 게이트 폴리 워드라인의 일부에 접촉가능하게 됨을 특징으로 하는 워드라인 콘택구조.
  17. 제16항에 있어서, 상기 섬 형태의 매몰 확산영역은, 상기 메모리 셀의 소오스 및 드레인을 형성하기 위해 상기 반도체 기판내에 서로 평행하게 배열된 제2도전형의 매몰 확산영역들의 형성시에 함께 만들어진 것임을 특징으로 하는 워드라인 콘택구조.
  18. 제16항에 있어서, 상기 메탈 워드라인은, 상기 인터페이스 영역을 경계로 상기 셀어레이 영역과는 이격되어져 있는 주변회로영역에 위치된 로우 디코더로부터상기 전기적 신호를 수신하며, 상기 게이트 폴리 워드라인과는 직교로 배치됨을 특징으로 하는 콘택구조.
  19. 롬 메모리 셀 어레이를 제조하기 위한 방법에 있어서:
    제1도전형의 반도체 기판에 정의된 채널영역들 사이마다 메모리 셀의 소오스 또는 드레인으로서 기능할 제2도전형의 매몰 확산영역들을 상기 반도체 기판내에 서로 평행으로 형성하는 단계와;
    상기 채널영역들 및 매몰 확산영역들의 상부에 게이트 절연막을 형성한 후, 상기 게이트 절연막의 상부에 상기 매몰 확산영역들과는 직교로 상기 채널영역들과는 중첩되는 워드라인으로서의 게이트 영역들을 서로 평행으로 형성하는 단계와;
    상기 게이트 영역들을 각기 둘러싸며 상기 기판의 표면을 전체적으로 덮는 절연막을 형성하는 단계와;
    상기 게이트 영역들에 제공되는 전압을 함께 수신하여 셀 전류를 증대시키기 위하여, 상기 절연막들의 측벽을 각기 경계로 상기 게이트 영역들과는 평행하고 상기 절연막의 상부에 위치될 스페이서 형태의 서브 게이트 영역들을 형성하는 단계를 포함함을 특징으로 하는 방법.
  20. 롬 메모리 장치를 제조하기 위한 방법에 있어서:
    메모리 셀들이 형성되어질 셀어레이 영역과 로직회로용 트랜지스터들이 형성되어질 주변영역을 전기적으로 격리하는 동시에, 상기 로직회로용 트랜지스터들의 활성영역들을 정의하는 필드산화막들을 제1도전형의 반도체 기판에 형성하는 단계와;
    상기 셀어레이 영역에 정의된 채널영역들 사이마다 메모리 셀의 소오스 또는 드레인으로서 기능할 제2도전형의 매몰 확산영역들을 상기 반도체 기판내에 서로 평행으로 형성하는 동시에, 워드라인 콘택을 위한 도전성 패드를 얻기 위해 상기 셀어레이 영역과 상기 주변영역의 경계부분이 되는 인터페이스 영역에서 상기 필드산화막들에 의해 고립되는 상기 반도체 기판내에도 매몰 확산영역들을 섬형태로 형성하는 단계와;
    상기 결과물의 상부전체에 게이트 절연막을 형성한 후, 상기 셀어레이 영역내에서의 상기 게이트 절연막의 상부에 상기 매몰 확산영역들과는 직교로 상기 채널영역들과는 중첩되는 워드라인으로서의 게이트 영역들을 상기 인터페이스 영역까지 연장하여 서로 평행으로 형성하는 동시에, 상기 주변영역내에서의 상기 게이트 절연막의 상부에 상기 로직회로용 트랜지스터들의 게이트 영역들을 형성하는 단계와;
    상기 모든 게이트 영역들을 각기 둘러싸며 상기 기판의 표면을 전체적으로 덮는 절연막들을 형성하는 단계와;
    상기 절연막들의 측벽을 각기 경계로 상기 게이트 영역들과는 평행하고 상기 절연막의 상부에 위치될 스페이서 형태의 서브 게이트 영역들을 형성하는 단계와;
    상기 로직회로용 트랜지스터들의 소오스 및 드레인을 엘디디구조로 만들기 위하여, 상기 주변영역만을 노출시키는 마스크 패턴을 형성하고, 상기 로직회로용 트랜지스터들의 소오스 및 드레인 불순물을 상기 기판내로 고농도로 주입한 후, 상기 주변영역상에 있는 상기 서브 게이트 영역들을 제거하고 나서 소오스 및 드레인 불순물을 저농도로 재차로 주입하는 단계와;
    상기 마스크 패턴을 제거한 후, 결과물 상부에 전체적으로 층간절연막을 형성하고, 상기 인터페이스 영역에서 상기 층간절연막 및 절연막을 관통시켜 상기 워드라인 콘택을 위한 개구들을 만드는 단계와;
    상기 개구들을 통하여 금속물질을 충진하고 패터닝함에 의해, 하나의 콘택내에서 상기 도전성 패드, 상기 워드라인으로서의 게이트 영역, 및 상기 서브 게이트 영역이 상기 금속물질에 의해 서로 접촉되는 것이 가능한 메탈 워드라인을 상기 워드라인과는 교차되게 복수로 형성하는 단계를 포함함을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 로직회로용 트랜지스터들의 소오스 및 드레인을 엘디디구조로 만들기 위하여 상기 기판내에 고농도 및 저농도로 각기 주입하는 불순물은, 엔형인 경우에 각기 아세닉 및 인 이온임을 특징으로 하는 방법.
  22. 제20항에 있어서, 상기 워드라인으로서의 게이트 영역들 각각은 메탈 폴리사이드 또는 도프드 폴리 실리콘으로 형성됨을 특징으로 하는 방법.
  23. 제20항에 있어서, 상기 서브 게이트 영역들은 각기 도프드 폴리 실리콘으로 형성됨을 특징으로 하는 방법.
  24. 제20항에 있어서, 상기 매몰 확산영역들에 주입된 불순물이 엔형인 경우에 불순물 농도는 약 1020 atoms/ cm3 임을 특징으로 하는 방법.
  25. 반도체 기판에 정의된 제1도전형의 채널영역을 경계로 소오스 및 드레인을 형성하기 위해 상기 반도체 기판내에 서로 평행하게 배열된 제2도전형의 매몰 확산영역들과; 상기 채널영역 및 매몰 확산영역들의 상부에 형성된 게이트 절연막의 상부에서, 상기 매몰 확산영역들과 직교로 배치된 워드라인으로서의 게이트 영역과; 상기 게이트 영역을 둘러싸는 절연막과; 셀 전류를 증대시키기 위하여, 상기 절연막의 측벽을 경계로 상기 게이트 영역과는 평행하고 상기 절연막의 상부에 형성된 스페이서 형태의 서브 게이트 영역들을 가지는 메모리 셀을 셀어레이 영역내에 다수로 구비한 롬 메모리 장치의 워드라인 콘택제조 방법에 있어서:
    상기 워드라인 및 서브 워드라인으로서의 상기 서브 게이트 영역들을 상기 게이트 절연막과 함께 상기 셀어레이 영역에 인접한 인터페이스 영역까지 연장하여 형성하기 전에, 상기 인터페이스 영역에서 상기 반도체 기판에 형성된 필드산화막에 의해 고립되는 섬 형태의 매몰 확산영역을 상기 반도체 기판의 주표면에 도전성 패드로서 준비하는 단계와;
    상기 인터페이스 영역을 정의하는 주변영역내에 위치될 소자들 및 상기 메모리 셀들을 형성한 후, 결과물 상부에 전체적으로 층간절연막을 형성하고, 상기 인터페이스 영역에서 상기 층간절연막 및 절연막들을 관통시켜 상기 워드라인 콘택을 위한 개구를 만드는 단계와;
    상기 개구를 통하여 금속물질을 충진하고 패터닝함에 의해, 상기 개구내에서 상기 매몰 확산영역의 상부 일부, 상기 서브 게이트 영역들중의 적어도 하나, 그리고 상기 워드라인과 접촉가능하고, 상기 워드라인과는 실질적으로 교차하는 메탈 워드라인을 얻는 단계를 포함함을 특징으로 하는 방법.
  26. 제25항에 있어서, 상기 금속물질은 알루미늄 또는 구리임을 특징으로 하는 방법.
  27. 제25항에 있어서, 상기 금속물질은 텡스텐,티타늄,또는 몰리브덴 등의 내열성 금속임을 특징으로 하는 방법.
  28. 제25항에 있어서, 상기 매몰 확산영역에 주입된 불순물이 엔형인 경우에 불순물 농도는 약 1020 atoms/ cm3 임을 특징으로 하는 방법.
KR1019980001378A 1998-01-19 1998-01-19 노아형 마스크 롬의 개선된 구조 및 그 제조방법 KR100251229B1 (ko)

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