JP4266089B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、浮遊ゲートと制御ゲートとを有するメモリトランジスタと、このメモリトランジスタを制御する周辺トランジスタとを備えた半導体記憶装置の製造方法に関する。
【0002】
【従来の技術】
不揮発性メモリの一種であるNAND型フラッシュメモリは、浮遊ゲートと制御ゲートとが積層されたメモリトランジスタと、このメモリトランジスタの周囲に配置された周辺トランジスタとを備える。ここで、周辺トランジスタのゲートは、メモリトランジスタの浮遊ゲートと同一の電極材を用いて形成されることが多い。このようなフラッシュメモリの製造方法を、以下に図面を参照して簡単に説明する。
【0003】
図42乃至図50は、従来技術による半導体記憶装置の製造工程の断面図を示す。図42乃至図50において、断面Aは、メモリセル領域の素子分離領域に対して垂直な断面図を示し、断面Bは、メモリセル領域のゲート電極に対して垂直な断面図を示す。
【0004】
まず、図42に示すように、半導体基板11上にゲート絶縁膜となる第1の絶縁膜12が形成され、この第1の絶縁膜12上に第1の電極材13が形成される。ここで、第1の電極材13は、不純物が導入されていないポリシリコンからなる。次に、第1の電極材13上に第2の絶縁膜14が堆積される。次に、第2の絶縁膜14、第1の電極材13、第1の絶縁膜12及び半導体基板11内に、素子分離用絶縁膜15からなるSTI(Shallow Trench Isolation)構造の素子分離領域が形成される。
【0005】
次に、図43に示すように、素子分離絶縁膜15の表面が第1の電極材13の表面より下に位置するように、素子分離絶縁膜15の一部がエッチングされる。その後、第2の絶縁膜14が剥離される。
【0006】
次に、図44に示すように、PMOS領域の第1の電極材13上にレジスト16aが形成される。このレジスト16aをマスクとして、メモリセル領域の第1の電極材13に対して、例えばP(リン)を用いたイオン注入及び熱処理が行われ、N+型の第1の導電層13a、13bが形成される。ここで、符号13aはメモリセル領域の第1の導電層を示し、符号13bはNMOS領域の第1の導電層を示す。また、メモリセル領域の第1の導電層13aは、メモリトランジスタの浮遊ゲートとして機能する。その後、レジスト16aが除去される。
【0007】
次に、図45に示すように、第1の導電層13a、13b上にレジスト16bが形成される。このレジスト16bをマスクとして、PMOS領域の第1の電極材13に対して、例えばB(ボロン)を用いたイオン注入及び熱処理が行われ、P+型の第1の導電層13cが形成される。その後、レジスト16bが除去される。
【0008】
次に、図46に示すように、第1の導電層13a、13b、13c及び素子分離絶縁膜15上に第3の絶縁膜17が堆積され、この第3の絶縁膜17上に第2の電極材18が堆積される。ここで、第2の電極材18は、不純物が導入されていないポリシリコンからなる。
【0009】
次に、図47に示すように、第2の電極材18上にレジスト19が形成され、このレジスト19がパターニングされる。このパターニングされたレジスト19をマスクとして、第2の電極材18、第3の絶縁膜17及び第1の導電層13a、13b、13cが除去される。これにより、メモリトランジスタ及び周辺トランジスタのゲートパターンが形成される。その後、レジスト19が除去され、後酸化が行われる。
【0010】
次に、図48に示すように、周辺トランジスタのゲートの側面に絶縁膜22が形成される。次に、PMOS領域における第1の絶縁膜12及び第2の電極材18上に、レジスト23が形成される。このレジスト23をマスクとして、例えばAs(砒素)を不純物としてイオン注入が行われ、この導入された不純物を熱処理で拡散させる。これにより、メモリセル領域においては、メモリトランジスタの制御ゲートとなる第2の導電層18aと、N+型のソース/ドレイン拡散層21とが形成される。一方、NMOS領域においては、第2の導電層18bと、N+型のソース/ドレイン拡散層24とが形成される。その後、レジスト23が除去される。
【0011】
次に、図49に示すように、メモリセル領域及びNMOS領域における第1の絶縁膜12及び第2の導電層18a、18b上に、レジスト25が形成される。このレジスト25をマスクとして、例えばBを不純物としてイオン注入が行われ、この導入された不純物を熱処理で拡散させる。これにより、PMOS領域においては、第2の導電層18cと、P+型のソース/ドレイン拡散層26とが形成される。その後、レジスト25が除去される。
【0012】
次に、図50に示すように、ソース/ドレイン拡散層21、24、26が露出するように第1の絶縁膜12が除去される。次に、第2の導電層18a、18b、18c及びソース/ドレイン拡散層21、24、26上に、高融点金属からなるサリサイド(SALICIDE:Self Aligned Silicide)膜27a、27b、27c、27dがそれぞれ形成される。このようにして、メモリセル領域ではメモリトランジスタ28が形成され、周辺回路領域ではNMOSトランジスタ29及びPMOSトランジスタ30が形成される。
【0013】
【発明が解決しようとする課題】
上記従来の半導体記憶装置におけるメモリセル領域では、第2の導電層18aである制御ゲート上にサリサイド膜27aが形成されるとともに、ソース/ドレイン拡散層21上にもサリサイド膜27dが形成される。
【0014】
しかしながら、メモリセル領域のソース/ドレイン拡散層21上にサリサイド膜27dが存在すると、フラッシュメモリにおいて、データ保持特性(Data Retention特性)やデータ書込消去特性(Endurance特性)等のデバイス特性の信頼性が低下するという問題が生じてしまう。また、メモリセル領域のソース/ドレイン拡散層21にもサリサイド膜27dを形成する場合は、電極材形成とデバイス動作を両立させるために、メモリセルデバイスの設計上の自由度が著しく制限されるという問題が生じてしまう。
【0015】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、デバイス特性の信頼性の低下を防止するとともに、メモリセルデバイスの設計の自由度を向上することが可能な半導体記憶装置の製造方法を提供することにある。
【0016】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【0017】
本発明の第1の視点による半導体記憶装置の製造方法は、第1及び第2の導電層からなる第1のゲート電極を有するメモリセル領域と、第3及び第4の導電層からなる第2のゲート電極を有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に不純物が導入されていない第1の電極材を形成する工程と、前記第1の電極材、第1の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、前記メモリセル領域の前記第1の電極材に対してイオン注入及び熱処理を行うことにより、前記第1の導電層を形成する工程と、前記第1の導電層上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜及び前記第1の導電材上に不純物が導入されていない第2の電極材を形成する工程と、前記第1及び第2の電極材、前記第1の導電層、前記第2の絶縁膜を除去し、第1の間隔を有して配置される前記第1のゲート電極のパターンと、前記第1の間隔より広い第2の間隔を有して配置される前記第2のゲート電極のパターンとを形成する工程と、前記第1のゲート電極を挟んで前記半導体基板内に第1の拡散層を形成する工程と、前記第1の拡散層上及び前記第2のゲート電極の側面に第3の絶縁膜を形成する工程と、イオン注入及び熱処理を行うことにより、前記第1の導電層上に前記第2の導電層を形成し、前記第3及び第4の導電層を形成し、前記半導体基板内に第2の拡散層を形成する工程と、前記第2の導電層、前記第4の導電層及び前記第2の拡散層上にシリサイド膜を形成する工程とを含む。
【0018】
本発明の第2の視点による半導体記憶装置の製造方法は、第1及び第2の導電層からなる第1のゲート電極を有するメモリセル領域と、第3及び第4の導電層からなる第2のゲート電極と第5及び第6の導電層からなる第3のゲート電極と有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に不純物が導入されていない第1の電極材を形成する工程と、前記第1の電極材、第1の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、前記メモリセル領域の前記第1の電極材に対してイオン注入及び熱処理を行うことにより、前記第1の導電層を形成する工程と、前記第1の導電層上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜及び前記第1の導電材上に不純物が導入されていない第2の電極材を形成する工程と、前記第1及び第2の電極材、前記第1の導電層、前記第2の絶縁膜を除去し、第1の間隔を有して配置される前記第1のゲート電極パターンと、前記第1の間隔より広い第2の間隔を有して配置される前記第2及び第3のゲート電極パターンとを形成する工程と、前記第1のゲート電極を挟んで前記半導体基板内に第1の拡散層を形成する工程と、前記第1の拡散層上及び前記第2及び第3のゲート電極の側面に第3の絶縁膜を形成する工程と、イオン注入及び熱処理を行うことにより、前記第1の導電層上に前記第2の導電層を形成し、前記第3及び第4の導電層を形成し、前記半導体基板内に第2の拡散層を形成する工程と、イオン注入及び熱処理を行うことにより、前記第5及び第6の導電層を形成するとともに、前記半導体基板内に第3の拡散層を形成する工程と、前記第2の導電層、前記第4の導電層、前記第6の導電層、前記第2の拡散層及び第3の拡散層上にシリサイド膜を形成する工程とを含む。
【0019】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0020】
[第1の実施形態]
第1の実施形態は、メモリトランジスタの拡散層上にシリサイド膜を形成せずに、かつ周辺トランジスタのゲートを構成する第1及び第2の導電層間の絶縁膜を全て除去した構造の例である。また、第1の実施形態では、NAND型フラッシュメモリを例にあげて説明するが、例えばAND型等、メモリセルが一列に並ぶ構造のものであればその他のメモリにも適用することは可能である。
【0021】
図1は、本発明の第1の実施形態に係る半導体記憶装置の断面図を示す。図1において、断面Aは、メモリセル領域の素子分離領域に対して垂直な断面図を示し、断面Bは、メモリセル領域のゲート電極に対して垂直な断面図を示す。
【0022】
図1に示すように、第1の実施形態に係る半導体記憶装置は、メモリセル領域と、NMOS領域及びPMOS領域からなる周辺回路領域とを備える。メモリセル領域には、第1の間隔Xを有するメモリトランジスタ28のゲートが形成され、周辺回路領域には、第1の間隔Xより広い第2の間隔Yを有するNMOS及びPMOSの周辺トランジスタ29、30のゲートが形成される。メモリトランジスタ28のゲートは、浮遊ゲートとなる第1の導電層13aと制御ゲートとなる第2の導電層18aとからなり、第1及び第2の導電層13a、18a間に絶縁膜17が形成される。一方、周辺トランジスタ29、30のゲートは、第1の導電層13b、13cと第2の導電層18b、18cとからなり、第1及び第2の導電層13b、13c、18b、18c間に絶縁膜は形成されない。メモリトランジスタ28のゲート間は絶縁膜22aで埋め込まれ、周辺トランジスタ29、30のゲート側面には絶縁膜22bがそれぞれ形成される。絶縁膜22aと絶縁膜22bとは、同一の材料で同時に形成される。メモリトランジスタ28のゲート下の半導体基板11内に第1の拡散層21が形成され、周辺トランジスタ29、30のゲート下の半導体基板11内に第2の拡散層24、26がそれぞれ形成される。メモリトランジスタ28のゲート、周辺トランジスタ29、30のゲート及び第2の拡散層24、26上には、サリサイド(SALICIDE:Self Aligned Silicide)膜27a、27b、27cが形成され、メモリトランジスタ28の拡散層21上にはサリサイド膜が形成されない。
【0023】
尚、メモリトランジスタ28のゲート間は絶縁膜22aで埋め込まれるが、完全に埋め込まれる場合のみに限定されず、拡散層21上にサリサイド膜が形成されないのであれば、絶縁膜22a内に微少な空洞(例えばボイド)が存在していてもよい。また、図1に示す絶縁膜22aは、メモリトランジスタのゲート表面まで堆積されているが、拡散層21の表面を覆うのであれば、メモリトランジスタのゲート表面まで堆積されていなくてもよい。また、メモリトランジスタ28のゲートと周辺トランジスタ29のゲートとは、例えば第2の間隔Yを有して配置してもよい。
【0024】
図2乃至図14は、本発明の第1の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第1の実施形態に係る半導体記憶装置の製造方法について説明する。
【0025】
まず、図2に示すように、半導体基板11上にゲート絶縁膜となる第1の絶縁膜12が形成される。この第1の絶縁膜12は、例えば100Å程度の膜厚を有する。次に、第1の絶縁膜12上に第1の電極材13が形成される。この第1の電極材13は、不純物が導入されていないポリシリコンからなる。次に、第1の電極材13上にシリコン窒化膜からなる第2の絶縁膜14が堆積される。尚、メモリトランジスタ及び周辺トランジスタにおけるチャネルの制御のために、第1の絶縁膜12が形成される前にチャネルのイオン注入及びウェルのイオン注入が行われている。
【0026】
次に、図3に示すように、第2の絶縁膜14、第1の電極材13、第1の絶縁膜12及び半導体基板11が選択的に除去され、素子分離用溝が形成される。この素子分離用溝内に例えばシリコン酸化膜からなる素子分離用絶縁膜15が堆積され、この素子分離用絶縁膜15が第2の絶縁膜14の表面が露出するまで平坦化される。つまり、第2の絶縁膜14は、素子分離用絶縁膜15の平坦化の際、ストッパー膜として機能する。このようにして、素子分離用絶縁膜15からなるSTI(Shallow Trench Isolation)構造の素子分離領域が形成される。
【0027】
次に、図4に示すように、素子分離絶縁膜15の表面が第1の電極材13の表面より下に位置するように、素子分離絶縁膜15の一部がエッチングされる。その後、第2の絶縁膜14が剥離される。
【0028】
次に、図5に示すように、第1の電極材13上にレジスト16が形成され、このレジスト16が周辺回路領域上にのみ残るようにパターニングされる。このパターニングされたレジスト16をマスクとして、メモリセル領域の第1の電極材13に対してイオン注入及び熱処理が行われ、第1の導電層13aが形成される。ここで、メモリトランジスタがNMOSトランジスタの場合は不純物として例えばP(リン)が用いられ、第1の導電層13aの不純物濃度が例えば2×1020cm-3程度になるような条件でイオン注入が行われる。尚、N型不純物としては、Pの代わりにAs(砒素)を用いる場合も考えられる。上記のように形成された第1の導電層13aは、メモリトランジスタの浮遊ゲートとして機能する。この第1の導電層13aが形成された後に、レジスト16が除去される。
【0029】
次に、図6に示すように、第1の電極材13、第1の導電層13a及び素子分離絶縁膜15上に、例えばONO(Oxide Nitride Oxide)膜からなる第3の絶縁膜17が堆積される。次に、周辺回路領域の第3の絶縁膜17が除去され、メモリセル領域にのみ第3の絶縁膜17が残存される。
【0030】
次に、図7に示すように、第3の絶縁膜17、第1の電極材13及び素子分離絶縁膜15上に、第2の電極材18が堆積される。ここで、第2の電極材18は、不純物が導入されていないポリシリコンからなる。
【0031】
次に、図8に示すように、第2の電極材18上にレジスト19が形成され、このレジスト19がパターニングされる。このパターニングされたレジスト19をマスクとして、第1及び第2の電極材13、18、第1の導電層13a、第3の絶縁膜17が除去される。これにより、メモリトランジスタ及び周辺トランジスタのゲートパターンが形成される。
【0032】
次に、図9に示すように、レジスト19が除去される。次に、後酸化が行われ、ゲート上に酸化膜(図示せず)が形成される。
【0033】
次に、図10に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト20が形成され、このレジスト20が周辺回路領域にのみ残るようにパターニングされる。このパターニングされたレジスト20をマスクとしてイオン注入が行われ、メモリセル領域の半導体基板11内にソース/ドレイン拡散層21が形成される。ここで、メモリトランジスタがNMOSトランジスタの場合は不純物として例えばP又はAsが用いられる。その後、レジスト20が除去される。
【0034】
次に、図11に示すように、第1の絶縁膜12及び第2の電極材18上に第4の絶縁膜22が形成される。この際、第4の絶縁膜22は、メモリセル領域のゲート間を完全に埋め込み、周辺回路領域のゲート間は埋め込まないようにする。つまり、メモリセル領域のゲート間の距離をX、周辺回路領域のゲート間の距離をY、第4の絶縁膜22の膜厚をAとすると、以下の式(1)の関係を満たす。
【0035】
X/2≦A<Y/2…(1)
例えば、メモリセル領域のゲート間の距離XをF(最小加工寸法)、周辺回路領域のゲート間の距離Yを2F〜3Fとする場合、第4の絶縁膜22の膜厚Aは、以下の式(2)の関係を満たすように設定される。
【0036】
F/2≦A<F〜3F/2…(2)
尚、周辺回路領域のゲート間の距離Yは、メモリセル領域のゲート間の距離Xの1.3倍乃至5.0倍にしてもよい。この場合、周辺回路領域のゲートの中に、選択トランジスタのゲートを含めてもよい。
【0037】
また、第4の絶縁膜22は、酸化膜からなることが望ましい。つまり、第4の絶縁膜22は、例えば、シリコン酸化膜(SiOx)、TEOS(Tetra Ethyl Ortho Silicate)膜、オゾンTEOS膜、HTO(High Temperature Oxide)膜、SOG(Spin On Glass)膜、塗布型の有機系酸化膜、SA−CVD(Semi Atmospheric - Chemical Vapor Deposition)膜、プラズマCVD膜、又はPSG(Phosphorous Silicate Glass)膜等である。
【0038】
次に、図12に示すように、第4の絶縁膜22がエッチバックされ、第2の電極材18と第1の絶縁膜12又は周辺トランジスタの拡散層領域の表面が露出される。このようにして、メモリセル領域においてはゲート間に埋め込み絶縁膜22aが形成され、周辺回路領域においてはゲートの側面に側壁絶縁膜22bが形成される。
【0039】
次に、図13に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト23が形成され、このレジスト23がPMOS領域にのみ残るようにパターニングされる。このパターニングされたレジスト23をマスクとして、例えばAs(砒素)を不純物として、加速電圧が約数十KeV、ドーズ量が約1015cm-2の条件でイオン注入が行われる。つまり、メモリセル領域の第2の電極材18、NMOS領域の第2の電極材18及び半導体基板11内に不純物が導入される。そして、導入された不純物を熱処理で拡散させることによって、メモリセル領域においては第2の導電層18aが形成され、NMOS領域においては第1及び第2の導電層13b、18b、N+型のソース/ドレイン拡散層24が形成される。ここで、NMOS領域の第1の導電層13bは、NMOS領域の第2の電極材18に導入された不純物をNMOS領域の第1の電極材13に拡散させることによって形成される。上記工程の後、レジスト23が除去される。
【0040】
次に、図14に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト25が形成され、このレジスト25がメモリセル領域及びNMOS領域にのみ残るようにパターニングされる。このパターニングされたレジスト25をマスクとして、例えばB(ボロン)を不純物として、加速電圧が約十数KeV、ドーズ量が約1015cm-2の条件でイオン注入が行われる。つまり、PMOS領域の第2の電極材18及び半導体基板11内に不純物が導入される。そして、導入された不純物を熱処理で拡散させることによって、PMOS領域においては、第1及び第2の導電層13c、18c、P+型のソース/ドレイン拡散層26が形成される。ここで、PMOS領域の第1の導電層13cは、PMOS領域の第2の電極材18に導入された不純物をPMOS領域の第1の電極材13に拡散させることによって形成される。上記工程の後、レジスト25が除去される。
【0041】
次に、図1に示すように、ゲートの表面が露出するようにゲート上の酸化膜が除去されるとともに、周辺トランジスタのソース/ドレイン拡散層24、26が露出するように第1の絶縁膜12が除去される。次に、第2の導電層18a、18b、18c、埋め込み絶縁膜22a、側壁絶縁膜22b、ソース/ドレイン拡散層24、26上に、例えば、Co(コバルト)又はTi(チタン)等からなる高融点金属膜が堆積される。次に、熱処理が行われ、高融点金属とシリコンとを反応させる。これにより、メモリセル領域の第2の導電層18a上、周辺回路領域の第2の導電層18b、18c及びソース/ドレイン拡散層24、26上に、サリサイド膜27a、27b、27cがそれぞれ形成される。その後、未反応の高融点金属膜が除去される。このようにして、メモリセル領域では拡散層21上にサリサイド膜が存在しないメモリトランジスタ28が形成され、周辺回路領域では拡散層24、26上にサリサイド膜27cが存在するNMOSトランジスタ29及びPMOSトランジスタ30が形成される。
【0042】
尚、上記のような素子形成工程の後は、公知の技術を用いて、ゲート電極上に層間絶縁膜(図示せず)が堆積され、この層間絶縁膜内に例えばW(タングステン)からなるコンタクト(図示せず)が形成され、このコンタクトに接続する配線層(図示せず)が形成される。
【0043】
また、メモリトランジスタ28はP型であってもよい。この場合、例えば、PMOSトランジスタ30の第1及び第2の電極材13、18に不純物を導入する際に、メモリトランジスタ28の第1及び第2の電極材13、18にも不純物を同時に導入すればよい。
【0044】
また、周辺トランジスタ29、30の拡散層24、26は、LDD(Lightly Doped Drain)構造であってもよい。つまり、第4の絶縁膜22を堆積する前に、NMOS及びPMOS領域の所定の半導体基板11内にN-型、P-型の拡散層を形成し、その後、上述するようにN+型、P+型の拡散層24、26を形成すればよい。
【0045】
また、図12に示す工程において、第4の絶縁膜22をエッチバックすることによって、周辺トランジスタの拡散層領域の半導体基板11の表面及び第2の電極材18の表面が露出するので、これらの表面の上に保護膜を形成しておいてもよい。つまり、エッチバック工程後、これらの表面を薄く酸化させるか又は酸化膜を堆積させることにより保護膜を形成し、図13及び図14に示すイオン注入及び活性化工程後でサリサイド膜27a、27b、27cを形成する前に、この保護膜を除去すればよい。
【0046】
また、図12に示すエッチバック工程を省略してもよい。この場合、図11に示す第4の絶縁膜22を堆積した後、図13及び図14に示すイオン注入及び活性化工程が行われる。ここで、イオン注入の際、第2の電極材18と第1の絶縁膜12上に堆積した第4の絶縁膜22を通過して、第2の電極材18と半導体基板11内にイオンが届くような加速エネルギーに調整する必要がある。
【0047】
上記第1の実施形態によれば、メモリトランジスタ28のゲート間に埋め込み絶縁膜22aを形成するため、メモリトランジスタ28の拡散層21及び浮遊ゲート上にはサリサイド膜が形成されない。従って、メモリセル領域のフラッシュメモリとしての特性を殆ど変えずに済むため、メモリトランジスタ28のデバイス特性の信頼性が低下することを防止できる。同時に、周辺トランジスタ29、30においてはゲート及び拡散層24、26上にサリサイド膜27b、27cが形成されるとともに、メモリトランジスタ28においては制御ゲート上にのみサリサイド膜27aが形成される。このため、周辺トランジスタ29、30のゲート及び拡散層24、26の低抵抗化を図ることができるとともに、メモリトランジスタ28の制御ゲートの低抵抗化を図ることができる。従って、周辺トランジスタ29、30のゲート及び拡散層24、26の低抵抗化は、素子の高性能化に寄与し、メモリトランジスタ28の制御ゲートの低抵抗化は、メモリセルアレイの大容量化した場合に、アレイの分割数が少なくて済むためチップ面積の縮小に大きく貢献できる。
【0048】
また、メモリセル領域のソース/ドレイン拡散層21上にサリサイド膜27dが形成されない。このため、電極材形成とデバイス動作を両立させる場合であっても、メモリセルデバイスの設計上の自由度が著しく制限されるという問題を回避できる。
【0049】
また、第1の電極層13の分離は、図3に示す素子分離領域の形成と自己整合的に行われるため、セルサイズの微細化を図ることが可能である。
【0050】
また、システムLSIで標準的に使用されることが多いサリサイド技術を用いて、NAND型フラッシュメモリの製造を可能としている。つまり、第1の実施形態は、高速動作性、低消費電力化、低電圧駆動といった素子の高性能化・高機能化が要求されるフラッシュメモリとシステムLSIの混載チップの製造などに対しても、非常に有効な製造方法である。
【0051】
また、周辺回路領域の拡散層24、26上にサリサイド膜27cが形成されるため、メモリセルの特性劣化をせずに、拡散層24、26に接続するコンタクトの抵抗を低減することができる。従って、コンタクト抵抗による電圧降下によって、周辺トランジスタ29、30のドライブ電流の減少を抑制できる。
【0052】
[第2の実施形態]
第2の実施形態は、上記第1の実施形態における周辺トランジスタの第1及び第2の導電層間に、開口部を有する絶縁膜を設けた例である。
【0053】
図15は、本発明の第2の実施形態に係る半導体記憶装置の断面図を示す。図15に示すように、第2の実施形態に係る半導体記憶装置において、第1の実施形態と異なる点は、周辺トランジスタ29、30の第1及び第2の導電層13b、18b、13c、18c間に、開口部31を有する絶縁膜17を設けることである。この絶縁膜17は、メモリトランジスタ28の第1及び第2の導電層13a、18a間に設けた絶縁膜17と同じ材料で同時に形成される。また、絶縁膜17の開口部31は、第1及び第2の導電層13b、18b、13c、18c間の中央に配置されることが望ましい。また、絶縁膜17の開口部31は、第1の導電層13b、13cと第2の導電層18b、18cとを導通させるために設けたものであるため、導通可能であれば開口部31の数や形状は何でもよく、また開口部31は複数個設けてもよい。
【0054】
図16乃至図21は、本発明の第2の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第2の実施形態に係る半導体記憶装置の製造方法について説明する。この第2の実施形態に係る半導体記憶装置の製造方法では、上記第1の実施形態に係る半導体記憶装置の製造方法と同様の工程は説明を簡略し、異なる工程のみ説明する。
【0055】
まず、図2乃至図5に示すように、第1の実施形態と同様に、メモリセル領域に第1の導電層13aが形成される。
【0056】
次に、図16に示すように、第1の電極材13、第1の導電層13a及び素子分離絶縁膜15上に、例えばONO膜からなる第3の絶縁膜17が堆積される。次に、周辺回路領域の第3の絶縁膜17が選択的に除去され、開口部31が形成される。
【0057】
次に、図17に示すように、第3の絶縁膜17、第1の電極材13、第1の導電層13ba及び素子分離絶縁膜15上に、第2の電極材18が堆積される。ここで、第2の電極材18は、不純物が導入されていないポリシリコンからなる。
【0058】
次に、図18に示すように、第2の電極材18上にレジスト19が形成されてパターニングされる。このパターニングされたレジスト19をマスクとして、第1及び第2の電極材13、18、第3の絶縁膜17及び第1の導電層13aが除去される。これにより、メモリトランジスタ及び周辺トランジスタのゲートパターンが形成される。
【0059】
次に、図19に示すように、レジスト19が除去される。次に、後酸化が行われ、ゲート上に酸化膜(図示せず)が形成される。
【0060】
次に、図20に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト20が形成されてパターニングされる。このパターニングされたレジスト20をマスクとしてイオン注入が行われ、メモリセル領域の半導体基板11内にN+型のソース/ドレイン拡散層21が形成される。その後、レジスト20が除去される。
【0061】
次に、図21に示すように、第1の絶縁膜12及び第2の電極材18上に、式(1)の関係を満たすように第4の絶縁膜22が形成される。
【0062】
次に、図22に示すように、第4の絶縁膜22がエッチバックされ、第2の電極材18と第1の絶縁膜12又は周辺トランジスタの拡散層領域の表面が露出される。このようにして、メモリセル領域においてはゲート電極間に埋め込み絶縁膜22aが形成され、周辺回路領域においてはゲート電極の側面に側壁絶縁膜22bが形成される。
【0063】
次に、図23に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト23が形成されてパターニングされる。このパターニングされたレジスト23をマスクとして、例えばAsを不純物としてイオン注入が行われる。そして、導入された不純物を熱処理で拡散させることによって、メモリセル領域においては第2の導電層18aが形成され、NMOS領域においては第1及び第2の導電層13b、18b、N+型のソース/ドレイン拡散層24が形成される。ここで、NMOS領域の第1の導電層13bは、NMOS領域の第2の電極材18に導入された不純物を第3の絶縁膜17の開口部31からNMOS領域の第1の電極材13に拡散させることによって形成される。上記工程の後、レジスト23が除去される。
【0064】
次に、図24に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト25が形成されてパターニングされる。このパターニングされたレジスト25をマスクとして、例えばBを不純物としてイオン注入が行われる。そして、導入された不純物を熱処理で拡散させることによって、PMOS領域においては、第1及び第2の導電層13c、18c、P+型のソース/ドレイン拡散層26が形成される。ここで、PMOS領域の第1の導電層13cは、PMOS領域の第2の電極材18に導入された不純物を第3の絶縁膜17の開口部31からPMOS領域の第1の電極材13に拡散させることによって形成される。上記工程の後、レジスト25が除去される。
【0065】
次に、図15に示すように、メモリセル領域の第2の導電層18a上、周辺回路領域の第2の導電層18b、18c上、周辺回路領域のソース/ドレイン拡散層24、26上に、サリサイド膜27a、27b、27cがそれぞれ形成される。
【0066】
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
【0067】
さらに、周辺トランジスタ29、30では、第1及び第2の導電層13b、18b、13c、18c間に、開口部31を有する第3の絶縁膜17を設けている。このため、ゲート電極の端部では第1及び第2の導電層13b、18b、13c、18c間に第3の絶縁膜17が介在した3層構造となっている。一方、メモリトランジスタでは、第1及び第2の導電層13a、18a間の全面に第3の絶縁膜17が介在した3層構造となっている。従って、ゲート加工が行われるゲート電極の端部に関しては、周辺トランジスタ29、30及びメモリトランジスタ28におけるゲートの積層構造が同じになっている。このため、メモリトランジスタ28と周辺トランジスタ29、30とでエッチング条件を変えることなく、同時にゲート加工を行うことが可能となる。
【0068】
[第3の実施形態]
第3の実施形態は、上記第2の実施形態の構造と同じであるが、メモリトランジスタとこのメモリトランジスタと同じ導電型の周辺トランジスタにおける第1の電極材を同時に導電化する点が異なる。
【0069】
図25乃至図35は、本発明の第3の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第3の実施形態に係る半導体記憶装置の製造方法について説明する。この第3の実施形態に係る半導体記憶装置の製造方法では、上記第第1及び第2の実施形態に係る半導体記憶装置の製造方法と同様の工程は説明を省略し、異なる工程のみ説明する。
【0070】
まず、図2乃至図4に示すように、第1の実施形態と同様に、第1の絶縁膜12上に第1の電極材13が形成された後、素子分離絶縁膜15からなる素子分離領域が形成される。
【0071】
次に、図25に示すように、第1の電極材13上にレジスト16aが形成され、このレジスト16aがPMOS領域上にのみ残るようにパターニングされる。このパターニングされたレジスト16aをマスクとして、メモリセル領域及びNMOS領域の第1の電極材13に対してイオン注入及び熱処理が行われ、第1の導電層13a、13bが形成される。この際、N型不純物として例えばPが用いられ、加速電圧が約数十KeV、ドーズ量が約1015cm-2の条件でイオン注入が行われる。また、符号13aはメモリセル領域の第1の導電層を示し、符号13bはNMOS領域の第1の導電層を示す。その後、レジスト16aが除去される。
【0072】
次に、図26に示すように、第1の電極材13及び第1の導電層13a、13b上にレジスト16bが形成され、このレジスト16bがメモリセル領域及びNMOS領域上にのみ残るようにパターニングされる。このパターニングされたレジスト16bをマスクとして、PMOS領域の第1の電極材13に対してイオン注入及び熱処理が行われ、第1の導電層13cが形成される。この際、P型不純物として例えばBが用いられ、加速電圧が約十数KeV、ドーズ量が約1015cm-2の条件でイオン注入が行われる。その後、レジスト16bが除去される。
【0073】
次に、図27に示すように、第1の導電層13a、13b、13c及び素子分離絶縁膜15上に、例えばONO膜からなる第3の絶縁膜17が堆積される。次に、周辺回路領域の第3の絶縁膜17が選択的に除去され、開口部31が形成される。
【0074】
次に、図28に示すように、第3の絶縁膜17、第1の導電層13b、13c及び素子分離絶縁膜15上に、第2の電極材18が堆積される。ここで、第2の電極材18は、不純物が導入されていないポリシリコンからなる。
【0075】
次に、図29に示すように、第2の電極材18上にレジスト19が形成されてパターニングされる。このパターニングされたレジスト19をマスクとして、第2の電極材18、第3の絶縁膜17及び第1の導電層13a、13b、13cが除去される。これにより、メモリトランジスタ及び周辺トランジスタのゲートパターンが形成される。
【0076】
次に、図30に示すように、レジスト19が除去される。次に、後酸化が行われ、ゲート上に酸化膜(図示せず)が形成される。
【0077】
次に、図31に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト20が形成されてパターニングされる。このパターニングされたレジスト20をマスクとしてイオン注入が行われ、メモリセル領域の半導体基板11内にN+型のソース/ドレイン拡散層21が形成される。その後、レジスト20が除去される。
【0078】
次に、図32に示すように、第1の絶縁膜12及び第2の電極材18上に、式(1)の関係を満たすように第4の絶縁膜22が形成される。
【0079】
次に、図33に示すように、第4の絶縁膜22がエッチバックされ、第2の電極材18と第1の絶縁膜12又は周辺トランジスタの拡散層領域の表面が露出される。このようにして、メモリセル領域においてはゲート電極間に埋め込み絶縁膜22aが形成され、周辺回路領域においてはゲート電極の側面に側壁絶縁膜22bが形成される。
【0080】
次に、図34に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト23が形成され、このレジスト23がPMOS領域上に残るようにパターニングされる。このパターニングされたレジスト23をマスクとして、例えばAsを不純物としてイオン注入が行われる。そして、導入された不純物を熱処理で拡散させることによって、メモリセル領域においては第2の導電層18aが形成され、NMOS領域においては第2の導電層18b、N+型のソース/ドレイン拡散層24が形成される。その後、レジスト23が除去される。
【0081】
次に、図35に示すように、第1の絶縁膜12及び第2の電極材18上にレジスト25が形成され、このレジスト25がメモリセル領域及びNMOS領域上に残るようにパターニングされる。このパターニングされたレジスト25をマスクとして、例えばBを不純物としてイオン注入が行われる。そして、導入された不純物を熱処理で拡散させることによって、PMOS領域においては、第2の導電層18c、P+型のソース/ドレイン拡散層26が形成される。その後、レジスト25が除去される。
【0082】
次に、図15に示すように、第2の実施形態と同様に、メモリセル領域の第2の導電層18a上、周辺回路領域の第2の導電層18b、18c上、周辺回路領域のソース/ドレイン拡散層24、26上に、サリサイド膜27a、27b、27cがそれぞれ形成される。
【0083】
上記第3の実施形態によれば、第1及び第2の実施形態と同様の効果を得ることができる。
【0084】
さらに、メモリトランジスタ28及び周辺トランジスタ29における第1の電極材13を同時に導電化する。このため、製造工程数の減少及び製造の容易化を図ることができる。
【0085】
尚、メモリトランジスタ28がP型である場合は、メモリセル領域における第1の電極材13はPMOS領域における第1の電極材13と同時に導電化すればよい。
【0086】
[第4の実施形態]
第4の実施形態は、上記第3の実施形態の構造と同じであるが、はじめから導電性を有する第1の電極材を用いる点が異なる。
【0087】
図36乃至図39は、本発明の第4の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第4の実施形態に係る半導体記憶装置の製造方法について説明する。この第4の実施形態に係る半導体記憶装置の製造方法では、上記第3の実施形態に係る半導体記憶装置の製造方法と同様の工程は説明を省略し、異なる工程のみ説明する。
【0088】
まず、図36に示すように、半導体基板11上にゲート絶縁膜となる第1の絶縁膜12が形成される。次に、第1の絶縁膜12上に不純物が導入されているN+型の第1の導電層41が形成され、この第1の導電層41上にシリコン窒化膜からなる第2の絶縁膜14が堆積される。
【0089】
次に、図37に示すように、第2の絶縁膜14、第1の導電層41、第1の絶縁膜12及び半導体基板11が選択的に除去され、素子分離用溝が形成される。この素子分離用溝内にシリコン酸化膜からなる素子分離用絶縁膜15が堆積され、この素子分離用絶縁膜15が第2の絶縁膜14の表面が露出するまで平坦化される。このようにして、素子分離用絶縁膜15からなるSTI構造の素子分離領域が形成される。
【0090】
次に、図38に示すように、素子分離絶縁膜15の表面が第1の導電層41の表面より下に位置するように、素子分離絶縁膜15の一部がエッチングされる。その後、第2の絶縁膜14が剥離される。
【0091】
次に、図39に示すように、第1の導電層41上にレジスト16が形成され、このレジスト16がメモリセル領域及びNMOS領域上にのみ残るようにパターニングされる。このパターニングされたレジスト16をマスクとして、PMOS領域の第1の導電層41に対してイオン注入及び熱処理が行われ、P+型の第1の導電層42が形成される。この際、P型不純物として例えばBが用いられ、加速電圧が約十数KeV、ドーズ量が約1015cm-2の条件でイオン注入が行われる。この図39に示す工程での不純物のドーズ量は、第1の導電層41における不純物のドーズ量の約2倍程度である。次に、レジスト16が除去される。
【0092】
その後は、第3の実施形態と同様に図27乃至図35に示す工程を経て、図15に示すような半導体記憶装置が形成される。
【0093】
上記第4の実施形態によれば、第1及び第2の実施形態と同様の効果を得ることができる。
【0094】
さらに、メモリセル領域及びNMOS領域における第1の電極材13を導電化する工程を省略できる。このため、製造工程数の減少及び製造の容易化を図ることができる。
【0095】
[第5の実施形態]
第5の実施形態は、メモリトランジスタの近隣に、メモリトランジスタを制御する選択トランジスタが配置されている半導体記憶装置の例である。
【0096】
図40、図41は、本発明の第5の実施形態に係る半導体記憶装置の断面図を示す。ここで、図40は選択トランジスタの第1及び第2の導電層間に絶縁膜が形成されない構造であり、図40は選択トランジスタの第1及び第2の導電層間に開口部を有する絶縁膜が形成される構造である。以下に、第5の実施形態に係る半導体記憶装置について説明する。この第5の実施形態に係る半導体記憶装置では、上記第1乃至第4の実施形態に係る半導体記憶装置と同様の構造は説明を省略し、異なる構造のみ説明する。
【0097】
図40、図41に示すように、第5の実施形態に係る半導体記憶装置は、メモリトランジスタの近隣に選択トランジスタが配置されている。これらメモリトランジスタ及び選択トランジスタにおいて、ゲート間に絶縁膜22aが形成され、この絶縁膜22aで拡散層21の表面を被覆している。このため、ゲート上にはサリサイド膜27aがそれぞれ形成されるが、拡散層21上にはサリサイド膜が形成されない。また、メモリトランジスタのゲートと選択トランジスタのゲートは、上述した第1の間隔Xを有して配置されるとよい。
【0098】
上記第5の実施形態によれば、第1及び第2の実施形態と同様の効果を得ることができる。
【0099】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0100】
【発明の効果】
以上説明したように本発明によれば、デバイス特性の信頼性の低下を防止するとともに、メモリセルデバイスの設計の自由度を向上することが可能な半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わる半導体記憶装置を示す断面図。
【図2】本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図3】図2に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図4】図3に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図5】図4に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図6】図5に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図7】図6に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図8】図7に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図9】図8に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図10】図9に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図11】図10に続く、本発明の第1の実施形態に係わる半導体記憶装置を示す断面図。
【図12】図11に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図13】図12に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図14】図13に続く、本発明の第1の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図15】本発明の第2の実施形態に係わる半導体記憶装置を示す断面図。
【図16】図5に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図17】図16に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図18】図17に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図19】図18に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図20】図19に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図21】図20に続く、本発明の第2の実施形態に係わる半導体記憶装置を示す断面図。
【図22】図21に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図23】図22に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図24】図23に続く、本発明の第2の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図25】図4に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図26】図25に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図27】図26に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図28】図27に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図29】図28に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図30】図29に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図31】図30に続く、本発明の第3の実施形態に係わる半導体記憶装置を示す断面図。
【図32】図31に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図33】図32に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図34】図33に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図35】図34に続く、本発明の第3の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図36】本発明の第4の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図37】図36に続く、本発明の第4の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図38】図37に続く、本発明の第4の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図39】図38に続く、本発明の第4の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図40】本発明の第5の実施形態に係わる半導体記憶装置を示す断面図。
【図41】本発明の第5の実施形態に係わる他の半導体記憶装置を示す断面図。
【図42】従来技術による半導体記憶装置の製造工程を示す断面図。
【図43】図42に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図44】図43に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図45】図44に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図46】図45に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図47】図46に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図48】図47に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図49】図48に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図50】図49に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【符号の説明】
11…半導体基板、
12…第1の絶縁膜、
13…第1の電極材、
13a、13b、13c、41、42…第1の導電層、
14…第2の絶縁膜、
15…素子分離絶縁膜、
16、16a、16b、19、20、23、25…レジスト、
17…第3の絶縁膜、
18…第2の電極材、
18a、18b、18c…第2の導電層、
21、24…N+型のソース/ドレイン拡散層、
22…第4の絶縁膜、
22a…埋め込み絶縁膜、
22b…側壁絶縁膜、
26…P+型のソース/ドレイン拡散層、
27a、27b、27c、27d…サリサイド膜、
28…メモリトランジスタ、
29、30…周辺トランジスタ、
31…開口部。
Claims (2)
- 第1及び第2の導電層からなる第1のゲート電極を有するメモリセル領域と、第3及び第4の導電層からなる第2のゲート電極を有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に不純物が導入されていない第1の電極材を形成する工程と、
前記第1の電極材、第1の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、
前記メモリセル領域の前記第1の電極材に対してイオン注入及び熱処理を行うことにより、前記第1の導電層を形成する工程と、
前記第1の導電層上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜及び前記第1の導電材上に不純物が導入されていない第2の電極材を形成する工程と、
前記第1及び第2の電極材、前記第1の導電層、前記第2の絶縁膜を除去し、第1の間隔を有して配置される前記第1のゲート電極のパターンと、前記第1の間隔より広い第2の間隔を有して配置される前記第2のゲート電極のパターンとを形成する工程と、
前記第1のゲート電極を挟んで前記半導体基板内に第1の拡散層を形成する工程と、
前記第1の拡散層上及び前記第2のゲート電極の側面に第3の絶縁膜を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第1の導電層上に前記第2の導電層を形成し、前記第3及び第4の導電層を形成し、前記半導体基板内に第2の拡散層を形成する工程と、
前記第2の導電層、前記第4の導電層及び前記第2の拡散層上にシリサイド膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 第1及び第2の導電層からなる第1のゲート電極を有するメモリセル領域と、第3及び第4の導電層からなる第2のゲート電極と第5及び第6の導電層からなる第3のゲート電極と有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、
半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に不純物が導入されていない第1の電極材を形成する工程と、
前記第1の電極材、第1の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、
前記メモリセル領域の前記第1の電極材に対してイオン注入及び熱処理を行うことにより、前記第1の導電層を形成する工程と、
前記第1の導電層上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜及び前記第1の導電材上に不純物が導入されていない第2の電極材を形成する工程と、
前記第1及び第2の電極材、前記第1の導電層、前記第2の絶縁膜を除去し、第1の間隔を有して配置される前記第1のゲート電極パターンと、前記第1の間隔より広い第2の間隔を有して配置される前記第2及び第3のゲート電極パターンとを形成する工程と、
前記第1のゲート電極を挟んで前記半導体基板内に第1の拡散層を形成する工程と、
前記第1の拡散層上及び前記第2及び第3のゲート電極の側面に第3の絶縁膜を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第1の導電層上に前記第2の導電層を形成し、前記第3及び第4の導電層を形成し、前記半導体基板内に第2の拡散層を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第5及び第6の導電層を形成するとともに、前記半導体基板内に第3の拡散層を形成する工程と、
前記第2の導電層、前記第4の導電層、前記第6の導電層、前記第2の拡散層及び第3の拡散層上にシリサイド膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
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