JPH07142612A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07142612A JPH07142612A JP5154877A JP15487793A JPH07142612A JP H07142612 A JPH07142612 A JP H07142612A JP 5154877 A JP5154877 A JP 5154877A JP 15487793 A JP15487793 A JP 15487793A JP H07142612 A JPH07142612 A JP H07142612A
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Landscapes
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Abstract
(57)【要約】
【目的】 フラット型ＲＯＭにおいて、集積度が高く、
かつＲＯＭコード注入時の注入深さバラツキのないセル
を得る。 【構成】 第１ゲート４側壁に形成されたサイドウォー
ル７を用いて第２ゲート６０のゲート巾をセルフアライ
ンで制御する。
かつＲＯＭコード注入時の注入深さバラツキのないセル
を得る。 【構成】 第１ゲート４側壁に形成されたサイドウォー
ル７を用いて第２ゲート６０のゲート巾をセルフアライ
ンで制御する。
Description
【０００１】この発明は半導体装置及びその製造方法に
関し、特にフラットセル型ＲＯＭあるいはそれを含む半
導体装置の構造及びその製造方法に関するものである。
関し、特にフラットセル型ＲＯＭあるいはそれを含む半
導体装置の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】図６に従来のフラットセル型マスクＲＯ
Ｍのセル部分の平面図を示す。また図図８，図９に図６
のＡ−Ａ′線，Ｂ−Ｂ′線における断面図を示す。これ
らの図において、２は半導体基板、１はこの半導体基板
２表面にそれぞれが平行となるように形成された複数の
不純物拡散層、３はゲート絶縁膜となる酸化膜、４は上
記半導体基板２表面に、上記不純物拡散層１と直交し、
かつそれぞれが平行となるように配置されたワードライ
ンとなるポリシリコン、５はワードライン４及び基板２
全面に形成された誘電体膜である。また１１ａは１セル
を表す。なお図６においては、酸化膜３及び誘電体膜５
は省略されているものとする。
Ｍのセル部分の平面図を示す。また図図８，図９に図６
のＡ−Ａ′線，Ｂ−Ｂ′線における断面図を示す。これ
らの図において、２は半導体基板、１はこの半導体基板
２表面にそれぞれが平行となるように形成された複数の
不純物拡散層、３はゲート絶縁膜となる酸化膜、４は上
記半導体基板２表面に、上記不純物拡散層１と直交し、
かつそれぞれが平行となるように配置されたワードライ
ンとなるポリシリコン、５はワードライン４及び基板２
全面に形成された誘電体膜である。また１１ａは１セル
を表す。なお図６においては、酸化膜３及び誘電体膜５
は省略されているものとする。
【０００３】このようなメモリを得るには、例えば、半
導体基板２上に拡散層１を形成した後、基板全面を酸化
して酸化膜３を設け、その後ワードラインとなるポリシ
リコン４を形成し、荷電粒子量の選択的な注入を１セル
１１ａ単位毎に行ってＲＯＭコードの記入を行い、最後
に誘電体膜５を形成することにより得られる。
導体基板２上に拡散層１を形成した後、基板全面を酸化
して酸化膜３を設け、その後ワードラインとなるポリシ
リコン４を形成し、荷電粒子量の選択的な注入を１セル
１１ａ単位毎に行ってＲＯＭコードの記入を行い、最後
に誘電体膜５を形成することにより得られる。
【０００４】このようにして得られたメモリの１セル１
１ａは、ゲート領域と埋込拡散領域およびアイソレーシ
ョン領域で形成されている。このアイソレーション領域
は電気的にフローティング状態であるため、基板濃度が
高い一定の面積とする必要がある。また、この領域はメ
モリトランジスタの能動領域（ソース，ゲートドレイ
ン）に比べると、１／３程度の大きさであるが、チャネ
ル領域と比較すると１：１程度の大きさとなり、このた
め微細化，大容量化を達成するためには問題がある。
１ａは、ゲート領域と埋込拡散領域およびアイソレーシ
ョン領域で形成されている。このアイソレーション領域
は電気的にフローティング状態であるため、基板濃度が
高い一定の面積とする必要がある。また、この領域はメ
モリトランジスタの能動領域（ソース，ゲートドレイ
ン）に比べると、１／３程度の大きさであるが、チャネ
ル領域と比較すると１：１程度の大きさとなり、このた
め微細化，大容量化を達成するためには問題がある。
【０００５】そこで、この問題を解決するために、アイ
ソレーション領域も能動領域として使う方法がある。す
なわち図７は図６に示した構造において、トランジスタ
の分離領域もトランジスタの能動領域として利用するよ
うにしたフラット型ＲＯＭを示す平面図であり、図１０
はそのＢ−Ｂ′線での断面図を示す。なおＡ−Ａ′線で
の断面図は図６の場合と同じであるため図８を以て示す
ものとする。図において、６は第１ゲートとなる（第
１）ポリシリコン４間に、これとは絶縁して配置された
第２ポリシリコン（第２ゲート）である。
ソレーション領域も能動領域として使う方法がある。す
なわち図７は図６に示した構造において、トランジスタ
の分離領域もトランジスタの能動領域として利用するよ
うにしたフラット型ＲＯＭを示す平面図であり、図１０
はそのＢ−Ｂ′線での断面図を示す。なおＡ−Ａ′線で
の断面図は図６の場合と同じであるため図８を以て示す
ものとする。図において、６は第１ゲートとなる（第
１）ポリシリコン４間に、これとは絶縁して配置された
第２ポリシリコン（第２ゲート）である。
【０００６】次に製造方法について簡単に説明する。ま
ず、図６に示したメモリを製造するのと同じ方法で第１
ゲート４を構成した後、再度ゲート酸化を施し、その
後、第２ポリシリコン６を形成する。これにより分離領
域を能動領域とする構成を有するフラット型ＲＯＭを得
ることができる。
ず、図６に示したメモリを製造するのと同じ方法で第１
ゲート４を構成した後、再度ゲート酸化を施し、その
後、第２ポリシリコン６を形成する。これにより分離領
域を能動領域とする構成を有するフラット型ＲＯＭを得
ることができる。
【０００７】この時、第１ゲート４，第２ゲート６との
重なり部分が生じるため、後工程で１セル１１ｂ単位毎
にＲＯＭコード注入を行う時に、深さ方向のバラツキが
生じ、これがしきい値電圧の不均一性につながることと
なる。また、ＲＯＭコード注入時のマスク合わせのズレ
が製造上の問題となってくる。
重なり部分が生じるため、後工程で１セル１１ｂ単位毎
にＲＯＭコード注入を行う時に、深さ方向のバラツキが
生じ、これがしきい値電圧の不均一性につながることと
なる。また、ＲＯＭコード注入時のマスク合わせのズレ
が製造上の問題となってくる。
【０００８】
【発明が解決しようとする課題】従来の半導体装置であ
るフラット型メモリセルは以上のように構成されてお
り、アイソレーション領域も能動領域として使う場合に
は、第１のゲート（第１ワードライン）と第２のゲート
（第２ワードライン）のオーバーラップする部分がある
ため、ＲＯＭコード注入時等に注入深さが各セル毎に変
わり、しきい値電圧の不均一を生じるという問題点、お
よびＲＯＭコード領域のマスク合わせのズレのため、Ｒ
ＯＭコード注入がなされない部分への影響（しきい値電
圧のシフト）が生じる等の問題がある。
るフラット型メモリセルは以上のように構成されてお
り、アイソレーション領域も能動領域として使う場合に
は、第１のゲート（第１ワードライン）と第２のゲート
（第２ワードライン）のオーバーラップする部分がある
ため、ＲＯＭコード注入時等に注入深さが各セル毎に変
わり、しきい値電圧の不均一を生じるという問題点、お
よびＲＯＭコード領域のマスク合わせのズレのため、Ｒ
ＯＭコード注入がなされない部分への影響（しきい値電
圧のシフト）が生じる等の問題がある。
【０００９】この発明は以上のような問題点を解消する
ためになされたもので、微細化，大容量化を達成しつ
つ、しきい値のバラツキを低減することができる半導体
装置を得ることを目的としており、さらにはこれに適し
た製造方法を提供することを目的とする。
ためになされたもので、微細化，大容量化を達成しつ
つ、しきい値のバラツキを低減することができる半導体
装置を得ることを目的としており、さらにはこれに適し
た製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、同一平面内に重なることなく交互に配置された第
１ゲートと第２ゲートと、これらゲート間を絶縁する、
上記第１ゲートの側壁に形成されたサイドウォールとを
備えたものである。
置は、同一平面内に重なることなく交互に配置された第
１ゲートと第２ゲートと、これらゲート間を絶縁する、
上記第１ゲートの側壁に形成されたサイドウォールとを
備えたものである。
【００１１】またこの発明に係る半導体装置の製造方法
は、第１ゲート側壁にサイドウォールを設け、基板上に
第２ゲートとなる半導体層を堆積し、さらに該半導体層
とエッチングレートの等しいレジストを用いて平坦化
し、その後上記第１ゲートが露出するまでエッチバック
することにより第２ゲートを形成するようにしたもので
ある。
は、第１ゲート側壁にサイドウォールを設け、基板上に
第２ゲートとなる半導体層を堆積し、さらに該半導体層
とエッチングレートの等しいレジストを用いて平坦化
し、その後上記第１ゲートが露出するまでエッチバック
することにより第２ゲートを形成するようにしたもので
ある。
【００１２】また、上記第１ゲート上に所定の厚さの絶
縁体膜を形成し、上記形成されるサイドウォールの巾を
制御するようにしたものである。
縁体膜を形成し、上記形成されるサイドウォールの巾を
制御するようにしたものである。
【００１３】また、上記第１及び第２ゲートを構成する
半導体層としてポリシリコンを用い、上記第２ゲートを
形成した後、全面に高融点金属を堆積し、基板を熱処理
して、第１及び第２ゲートをシリサイド化するようにし
たものである。
半導体層としてポリシリコンを用い、上記第２ゲートを
形成した後、全面に高融点金属を堆積し、基板を熱処理
して、第１及び第２ゲートをシリサイド化するようにし
たものである。
【００１４】
【作用】この発明においては、第１ゲートと第２ゲート
とがオーバラップしていないため、ＲＯＭコード注入時
の深さ方向の不均一化を軽減することができ、しきい値
電圧等のバラツキが減少する。
とがオーバラップしていないため、ＲＯＭコード注入時
の深さ方向の不均一化を軽減することができ、しきい値
電圧等のバラツキが減少する。
【００１５】また、第１ゲート側壁のサイドウォールを
用いて第２ゲートを形成するスペースを確保するため、
第２ゲートのゲート寸法（チャネル巾）をセルフアライ
ンで制御することがきる。
用いて第２ゲートを形成するスペースを確保するため、
第２ゲートのゲート寸法（チャネル巾）をセルフアライ
ンで制御することがきる。
【００１６】また、上記第１ゲート上に形成する絶縁膜
の厚さによって、上記形成されるサイドウォールの巾を
制御することができ、マスク合わせズレを考慮したスペ
ースをセルフアライン的に得ることができる。
の厚さによって、上記形成されるサイドウォールの巾を
制御することができ、マスク合わせズレを考慮したスペ
ースをセルフアライン的に得ることができる。
【００１７】さらに、上記第１及び第２ゲートをシリサ
イド化することにより、ゲート抵抗が低減される。
イド化することにより、ゲート抵抗が低減される。
【００１８】
【実施例】実施例１．以下、本発明の第１の実施例によ
る半導体装置を図について説明する。図１及び図２は本
実施例によるフラット型のＲＯＭの平面図及び断面図を
示し、図において、６０は第１ゲート４とオーバラップ
することなく、これと同一平面上に形成された第２ゲー
トであり、第１ゲート４と該第２ゲート６０との間には
スペーサ絶縁体層７が設けられている。
る半導体装置を図について説明する。図１及び図２は本
実施例によるフラット型のＲＯＭの平面図及び断面図を
示し、図において、６０は第１ゲート４とオーバラップ
することなく、これと同一平面上に形成された第２ゲー
トであり、第１ゲート４と該第２ゲート６０との間には
スペーサ絶縁体層７が設けられている。
【００１９】次に製造方法について図３ないし図５を参
照しつつ説明する。なお、図３では図１のＢ−Ｂ′線で
の断面を示す。まず図３(a) に示すように、半導体基板
（Ｐ型でもＮ型でも可）２に拡散層１を形成する。ここ
でＣＭＯＳ構造とする場合は、これ以前にＮウエルある
いはＰウエルあるいは両ウエルの形成を行っておく。ま
た、周辺のロジック回路を形成するために厚い酸化膜に
よるアイソレーション工程も、通常のＬＯＣＯＳ法で形
成しておく。
照しつつ説明する。なお、図３では図１のＢ−Ｂ′線で
の断面を示す。まず図３(a) に示すように、半導体基板
（Ｐ型でもＮ型でも可）２に拡散層１を形成する。ここ
でＣＭＯＳ構造とする場合は、これ以前にＮウエルある
いはＰウエルあるいは両ウエルの形成を行っておく。ま
た、周辺のロジック回路を形成するために厚い酸化膜に
よるアイソレーション工程も、通常のＬＯＣＯＳ法で形
成しておく。
【００２０】次にゲート酸化膜３を形成する。この時、
拡散層１の領域は増速酸化され、チャネル領域上の酸化
膜厚よりも厚い酸化膜ができる。続いて第１ゲートとな
るポリシリコン膜をＬＰＣＶＤ法で基板全面に形成し、
さらにこの上に窒化膜（Ｓｉ3 Ｎ4 ）等のエッチングス
トッパ層も同時に形成し、これらの層をパターニングし
てエッチングストッパ層８を有する第１ゲート４を得る
（図３(b) 参照）。このとき、ゲート低抵抗化のため、
ポリシリコン膜と窒化膜との間にＴｉＳｉｘ，ＷＳｉｘ
等のシリサイド層を形成してもよい。
拡散層１の領域は増速酸化され、チャネル領域上の酸化
膜厚よりも厚い酸化膜ができる。続いて第１ゲートとな
るポリシリコン膜をＬＰＣＶＤ法で基板全面に形成し、
さらにこの上に窒化膜（Ｓｉ3 Ｎ4 ）等のエッチングス
トッパ層も同時に形成し、これらの層をパターニングし
てエッチングストッパ層８を有する第１ゲート４を得る
（図３(b) 参照）。このとき、ゲート低抵抗化のため、
ポリシリコン膜と窒化膜との間にＴｉＳｉｘ，ＷＳｉｘ
等のシリサイド層を形成してもよい。
【００２１】次に、基板全面に酸化膜７をＬＰＣＶＤ法
あるいはＰＥＣＶＤ法で形成し、全面エッチバックを施
すことにより、第１ゲート４の側面にスペーサ絶縁体層
となるサイドウォール酸化膜７を形成する。この時、ポ
リシリコン膜４と窒化膜８の厚さを調整してサイドウォ
ール７の巾の調整を行う。例えば、窒化膜８の膜厚を大
きくすることにより、第１ゲート４の側壁に形成される
サイドウォール７の高さが大きくなり、これに伴って巾
も増大する。従ってＲＯＭコード注入のマスク合わせズ
レ等を考慮し、サイドウォール７にその分の巾を持たせ
るように上記窒化膜８の厚さの調整を行う。その後、再
度ゲート酸化を施して図３(c) に示す構造を得る。
あるいはＰＥＣＶＤ法で形成し、全面エッチバックを施
すことにより、第１ゲート４の側面にスペーサ絶縁体層
となるサイドウォール酸化膜７を形成する。この時、ポ
リシリコン膜４と窒化膜８の厚さを調整してサイドウォ
ール７の巾の調整を行う。例えば、窒化膜８の膜厚を大
きくすることにより、第１ゲート４の側壁に形成される
サイドウォール７の高さが大きくなり、これに伴って巾
も増大する。従ってＲＯＭコード注入のマスク合わせズ
レ等を考慮し、サイドウォール７にその分の巾を持たせ
るように上記窒化膜８の厚さの調整を行う。その後、再
度ゲート酸化を施して図３(c) に示す構造を得る。
【００２２】この後、第２ゲートとなるポリシリコン膜
６を基板全面に形成する（図３(d)参照）。
６を基板全面に形成する（図３(d)参照）。
【００２３】この後、レジスト等の有機膜（図示せず）
を全面塗布して平坦化し、先に形成したポリシリコン膜
６とレジスト膜のエッチレートを揃えてエッチバックす
ることにより、図３(e) に示すように、第１ゲート４と
第２ゲート６０とが同一平面上に形成され、かつスペー
サ絶縁体層７で分離されたパターンを得る。
を全面塗布して平坦化し、先に形成したポリシリコン膜
６とレジスト膜のエッチレートを揃えてエッチバックす
ることにより、図３(e) に示すように、第１ゲート４と
第２ゲート６０とが同一平面上に形成され、かつスペー
サ絶縁体層７で分離されたパターンを得る。
【００２４】この後、全面酸化をした後、ＲＯＭコード
注入を行い、メタル配線との層間絶縁膜５をＢＰＳＧ等
で形成し、コンタクト工程，メタル工程，パッド工程を
経てデバイスが完成する。
注入を行い、メタル配線との層間絶縁膜５をＢＰＳＧ等
で形成し、コンタクト工程，メタル工程，パッド工程を
経てデバイスが完成する。
【００２５】なお、エッチバックにより上記第２ゲート
６０を形成した後、全面にＰｔ，Ｔｉ等の高融金属を形
成し、熱処理を施すことによって、各ゲート４，６０を
ＰｔＳｉｘ，ＴｉＳｉｘ等のシリサイドとするようにし
てもよく、このようにすることでゲートのみをセルフア
ラインでシリサイド化することができ、容易にゲート抵
抗の低減を図ることができる。
６０を形成した後、全面にＰｔ，Ｔｉ等の高融金属を形
成し、熱処理を施すことによって、各ゲート４，６０を
ＰｔＳｉｘ，ＴｉＳｉｘ等のシリサイドとするようにし
てもよく、このようにすることでゲートのみをセルフア
ラインでシリサイド化することができ、容易にゲート抵
抗の低減を図ることができる。
【００２６】このように本実施例によれば、第１ゲート
４側面にサイドウォール７を設けた後、全面に第２ゲー
トとなるポリシリコン膜６を設け、さらに基板をポリシ
リコン膜６とエッチングレートの等しいレジストを用い
て平坦化し、これをエッチバックして第２ゲート６０を
形成するようにしたから、第１ゲート４と第２ゲート６
０とがオーバラップすることなく、かつこれらの間がス
ペーサ絶縁体層７で分離された構造を容易に得ることが
でき、１セル１１ｃと隣接するセルとの間にはスペーサ
絶縁体層７の巾分のスペースが確保されるようになり、
後工程でのＲＯＭコードの注入において、各セル間での
注入深さのバラツキが低減され、しいき値電圧の揃った
セルを有するＲＯＭを得ることができる。
４側面にサイドウォール７を設けた後、全面に第２ゲー
トとなるポリシリコン膜６を設け、さらに基板をポリシ
リコン膜６とエッチングレートの等しいレジストを用い
て平坦化し、これをエッチバックして第２ゲート６０を
形成するようにしたから、第１ゲート４と第２ゲート６
０とがオーバラップすることなく、かつこれらの間がス
ペーサ絶縁体層７で分離された構造を容易に得ることが
でき、１セル１１ｃと隣接するセルとの間にはスペーサ
絶縁体層７の巾分のスペースが確保されるようになり、
後工程でのＲＯＭコードの注入において、各セル間での
注入深さのバラツキが低減され、しいき値電圧の揃った
セルを有するＲＯＭを得ることができる。
【００２７】また、第２ゲート６０のチャネル巾はサイ
ドウォール７の巾によって制御され、さらにこのサイド
ウォール７の巾は、第１ゲート４上の窒化膜８の膜厚に
よって制御することができるため、図４に示すように、
マスク合わせスレ吸収用スペース（７）と第２ゲート６
とをセルフアラインで形成することができ、製造工程を
容易にすることができる。
ドウォール７の巾によって制御され、さらにこのサイド
ウォール７の巾は、第１ゲート４上の窒化膜８の膜厚に
よって制御することができるため、図４に示すように、
マスク合わせスレ吸収用スペース（７）と第２ゲート６
とをセルフアラインで形成することができ、製造工程を
容易にすることができる。
【００２８】実施例２．次に本発明の第２の実施例によ
る半導体装置を図について説明する。図５において、１
０は不純物拡散層１上に形成されたポリシリコンあるい
はアモルファスシリコンからなるフローティングゲー
ト、１２ａ，１２ｂはフローティングゲート１０上に絶
縁膜を介して形成されたコントロールゲートであり、コ
ントロールゲート１２ａは上記実施例１と同様にして形
成されたものである。
る半導体装置を図について説明する。図５において、１
０は不純物拡散層１上に形成されたポリシリコンあるい
はアモルファスシリコンからなるフローティングゲー
ト、１２ａ，１２ｂはフローティングゲート１０上に絶
縁膜を介して形成されたコントロールゲートであり、コ
ントロールゲート１２ａは上記実施例１と同様にして形
成されたものである。
【００２９】このようにフローティングゲート１０と、
コントロールゲート１２ａとを上記方法で形成すること
により、ＥＰＲＯＭ，Ｅ2 ＰＲＯＭの形成も可能とな
る。なお図５において、コントロールゲート１２ａにコ
ントロールゲート１２ｂの一部がオーバラップしている
が、ＲＯＭコードの注入は、フローティングゲート１０
形成後に行われるため、しきい値のバラツキ等が生じる
ことはない。
コントロールゲート１２ａとを上記方法で形成すること
により、ＥＰＲＯＭ，Ｅ2 ＰＲＯＭの形成も可能とな
る。なお図５において、コントロールゲート１２ａにコ
ントロールゲート１２ｂの一部がオーバラップしている
が、ＲＯＭコードの注入は、フローティングゲート１０
形成後に行われるため、しきい値のバラツキ等が生じる
ことはない。
【００３０】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、アイソレーション領域をトランジスタ領域
として使い第１，第２のゲートを交互に平行に配置して
なるものにおいて、第１ゲートと第２ゲートとがオーバ
ラップしていないため、ＲＯＭコード注入時の深さ方向
の不均一を軽減することができ、しきい値電圧等のバラ
ツキが減少し、電気的特性の優れた半導体装置を得るこ
とができる効果がある。
置によれば、アイソレーション領域をトランジスタ領域
として使い第１，第２のゲートを交互に平行に配置して
なるものにおいて、第１ゲートと第２ゲートとがオーバ
ラップしていないため、ＲＯＭコード注入時の深さ方向
の不均一を軽減することができ、しきい値電圧等のバラ
ツキが減少し、電気的特性の優れた半導体装置を得るこ
とができる効果がある。
【００３１】また、この発明に係る半導体装置の製造方
法によれば、第１ゲート側壁のサイドウォールを用いて
第２ゲートを形成するスペースを確保するため、第２ゲ
ートのゲート寸法（チャネル巾）をセルフアラインで制
御することができ、また上記第１ゲート上に形成する絶
縁膜の厚さによって、上記形成されるサイドウォールの
巾を制御することができ、マスク合わせズレを考慮した
スペースをセルフアライン的に得ることができるため、
製造精度が高くかつ集積化された装置を量産することが
できる効果がある。
法によれば、第１ゲート側壁のサイドウォールを用いて
第２ゲートを形成するスペースを確保するため、第２ゲ
ートのゲート寸法（チャネル巾）をセルフアラインで制
御することができ、また上記第１ゲート上に形成する絶
縁膜の厚さによって、上記形成されるサイドウォールの
巾を制御することができ、マスク合わせズレを考慮した
スペースをセルフアライン的に得ることができるため、
製造精度が高くかつ集積化された装置を量産することが
できる効果がある。
【００３２】さらに、上記第１及び第２ゲートをシリサ
イド化することにより、ゲート抵抗を低減することがで
きる効果がある。
イド化することにより、ゲート抵抗を低減することがで
きる効果がある。
【図１】この発明の第１の実施例によるフラット型メモ
リ装置を示す平面図である。
リ装置を示す平面図である。
【図２】上記メモリ装置のＡ−Ａ′線及びＢ−Ｂ′線に
おける断面図である。
おける断面図である。
【図３】上記メモリ装置を形成するためのプロセスフロ
ー図である。
ー図である。
【図４】上記メモリ装置の特徴を示す装置断面図であ
る。
る。
【図５】ＥＰＲＯＭ，Ｅ2 ＰＲＯＭを用いたこの発明の
第２の実施例によるメモリ装置を示す断面図である。
第２の実施例によるメモリ装置を示す断面図である。
【図６】従来のフラット型メモリ装置を示す平面図であ
る。
る。
【図７】従来のフラット型メモリ装置を示す平面図であ
る。
る。
【図８】上記図６，図７に示したメモリ装置のＡ−Ａ′
における断面図である。
における断面図である。
【図９】上記図６に示したメモリ装置のＢ−Ｂ′線にお
ける断面図である。
ける断面図である。
【図１０】上記図７に示したメモリ装置のＢ−Ｂ′線に
おける断面図である。
おける断面図である。
１ 不純物拡散層 ２ 半導体基板 ３ 酸化膜（ゲート酸化膜） ４ 第１ゲート ５ 誘電体膜 ６ 第２ゲート ６０ 第２ゲート ７ サイドウォール絶縁膜 ８ 窒化膜 ９ サイドウォール絶縁膜 １０ フローティングゲート １１ａ〜１１ｃ １セル １２ａ，１２ｂ コントロールゲート
Claims (5)
- 【請求項１】 基板上にそれぞれが平行となるように形
成された第１ゲートと、該第１ゲート間に平行に配置さ
れた第２ゲートを有する半導体装置において、 上記第１ゲートと第２ゲートとが重ならないように同一
平面内に配置され、かつ上記ゲート間がスペーサ用絶縁
層によって絶縁されていることを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 上記スペーサ用絶縁層は、上記第１ゲートの側壁に形成
されたサイドウォールであることを特徴とする半導体装
置。 - 【請求項３】 基板上に第１ゲートと第２ゲートとを交
互に平行に配置し、その後、荷電粒子を選択的に注入し
てＲＯＭコードを書き込む工程を有する半導体装置の製
造方法において、 基板上にゲート絶縁膜を介して複数の第１ゲートをそれ
ぞれが平行となるように形成する工程と、 その後、基板全面に絶縁体層を堆積して、これを全面エ
ッチバックすることにより、上記第１ゲート側壁にサイ
ドウォールを形成する工程と、 基板全面に第２ゲートとなる半導体層を堆積し、この上
に該半導体層とエッチングレートの等しいレジストを設
けて平坦化する工程と、 上記第１ゲートが露出するまで全面エッチバックを行
い、隣接する第１ゲートのサイドウォール間に第２ゲー
トを形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記第１ゲートを形成した後、この上に所定の厚さの絶
縁体膜を形成し、該絶縁体膜の厚さを調整することによ
って上記形成されるサイドウォールの巾を制御すること
を特徴とする半導体装置の製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、 上記第１及び第２ゲートを構成する半導体層としてポリ
シリコンを用い、 上記第２ゲートを形成した後、全面に高融点金属を堆積
し、基板を熱処理して、第１及び第２ゲートをシリサイ
ド化する工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154877A JPH07142612A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154877A JPH07142612A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142612A true JPH07142612A (ja) | 1995-06-02 |
Family
ID=15593899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5154877A Pending JPH07142612A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142612A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180463B1 (en) | 1997-10-30 | 2001-01-30 | Nec Corporation | Method for fabricating a multi-level mask ROM |
| KR100364806B1 (ko) * | 2000-12-28 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7227255B2 (en) | 2001-07-19 | 2007-06-05 | Sony Corporation | Semiconductor device and method of producing the same |
-
1993
- 1993-06-25 JP JP5154877A patent/JPH07142612A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180463B1 (en) | 1997-10-30 | 2001-01-30 | Nec Corporation | Method for fabricating a multi-level mask ROM |
| KR100364806B1 (ko) * | 2000-12-28 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7227255B2 (en) | 2001-07-19 | 2007-06-05 | Sony Corporation | Semiconductor device and method of producing the same |
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