JPH08236720A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08236720A JPH08236720A JP7064903A JP6490395A JPH08236720A JP H08236720 A JPH08236720 A JP H08236720A JP 7064903 A JP7064903 A JP 7064903A JP 6490395 A JP6490395 A JP 6490395A JP H08236720 A JPH08236720 A JP H08236720A
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Abstract
(57)【要約】
【構成】 ワードラインＷＬを有するトランジスタＴＲ
の一方の拡散領域３がビットラインＢＬに、他方の拡散
領域４がキャパシタに接続されているメモリセルからな
るダイナミックＲＡＭを製造するに際し、ビットライン
ＢＬへの接続用コンタクトホールＢＬＣＴと、キャパシ
タへの接続用コンタクトホールＳＮＣＴとを共通のエッ
チングマスク58を用いてそれぞれ形成し、更に、ビット
ラインＢＬのパターニング時にＳＮＣＴをビットライン
材料で塞ぎ、ビットラインＢＬのサイドウォール形成後
にストレージノード材料を被着する、ダイナミックＲＡ
Ｍの製造方法。 【効果】 工程の増加、セル縮小化の困難性、特性劣化
の問題のすべてを解決することができる。
の一方の拡散領域３がビットラインＢＬに、他方の拡散
領域４がキャパシタに接続されているメモリセルからな
るダイナミックＲＡＭを製造するに際し、ビットライン
ＢＬへの接続用コンタクトホールＢＬＣＴと、キャパシ
タへの接続用コンタクトホールＳＮＣＴとを共通のエッ
チングマスク58を用いてそれぞれ形成し、更に、ビット
ラインＢＬのパターニング時にＳＮＣＴをビットライン
材料で塞ぎ、ビットラインＢＬのサイドウォール形成後
にストレージノード材料を被着する、ダイナミックＲＡ
Ｍの製造方法。 【効果】 工程の増加、セル縮小化の困難性、特性劣化
の問題のすべてを解決することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置（特に、例
えばスタックセルキャパシタを有するダイナミックＲＡ
Ｍ）の製造方法に関するものである。
えばスタックセルキャパシタを有するダイナミックＲＡ
Ｍ）の製造方法に関するものである。
【０００２】
【従来の技術】ＣＯＢ（Ｃell Ｏver Ｂitline）タイプ
のスタック型ダイナミックＲＡＭのメモリセルの製造プ
ロセスは多数あるが、一般には、ワードライン（以下、
ＷＬと称する。）とビットライン（以下、ＢＬと称す
る。）との間の層間絶縁膜の形成後に、以下の二つの代
表的手法が採用されている。
のスタック型ダイナミックＲＡＭのメモリセルの製造プ
ロセスは多数あるが、一般には、ワードライン（以下、
ＷＬと称する。）とビットライン（以下、ＢＬと称す
る。）との間の層間絶縁膜の形成後に、以下の二つの代
表的手法が採用されている。
【０００３】第一の代表的手法は以下のような工程１〜
９からなっている。 １．ＢＬを基板と接続するためのビットラインコンタク
ト（以下、ＢＬＣＴと称する。）のフォト工程 ２．ＢＬＣＴエッチング工程 ３．ＢＬ材料デポジション工程 ４．ＢＬフォト工程 ５．ＢＬエッチング工程 ６．ＢＬとストレージノード（以下、ＳＮと称する。）
とを分離するための層間絶縁膜の形成 ７．ＳＮを基板と接続するためのストレージノードコン
タクト（以下、ＳＮＣＴと称する。）のフォト工程 ８．ＳＮＣＴエッチング工程 ９．ＳＮ材料デポジション工程
９からなっている。 １．ＢＬを基板と接続するためのビットラインコンタク
ト（以下、ＢＬＣＴと称する。）のフォト工程 ２．ＢＬＣＴエッチング工程 ３．ＢＬ材料デポジション工程 ４．ＢＬフォト工程 ５．ＢＬエッチング工程 ６．ＢＬとストレージノード（以下、ＳＮと称する。）
とを分離するための層間絶縁膜の形成 ７．ＳＮを基板と接続するためのストレージノードコン
タクト（以下、ＳＮＣＴと称する。）のフォト工程 ８．ＳＮＣＴエッチング工程 ９．ＳＮ材料デポジション工程
【０００４】第二の代表的手法は、ＢＬと基板間、又は
ＳＮと基板間、或いはその両方に中間導電体層（以下、
ＢＬＰＡＤ又はＳＮＰＡＤと称する。）を設ける手法で
あり、以下の１〜15の手順を踏む（以下の例では、ＢＬ
ＰＡＤ、ＳＮＰＡＤ両方を使用）。 １．ＢＬＰＡＤを基板と接続するためのビットラインコ
ンタクト１（以下、ＢＬＣＴ１と称する。）、及びＳＮ
ＰＡＤを基板と接続するためのストレージノードコンタ
クト１（以下、ＳＮＣＴ１と称する。）のフォト工程 ２．ＢＬＣＴ１、ＳＮＣＴ１エッチング工程 ３．ＢＬＰＡＤ、ＳＮＰＡＤ材料デポジション工程 ４．ＢＬＰＡＤ、ＳＮＰＡＤフォト工程 ５．ＢＬＰＡＤ、ＳＮＰＡＤエッチング工程（工程１〜
５は、ＢＬＰＡＤ、ＳＮＰＡＤ独立に行う方法もあ
る。） ６．ＢＬＰＡＤとＢＬを分離するための層間絶縁膜の形
成 ７．ＢＬとＢＬＰＡＤを接続するためのビットラインコ
ンタクト２（以下、ＢＬＣＴ２と称する。）のフォト工
程 ８．ＢＬＣＴ２エッチング工程 ９．ＢＬ材料デポジション工程 10．ＢＬフォト工程 11．ＢＬエッチング工程 12．ＢＬとＳＮを分離するための層間絶縁膜の形成 13．ＳＮとＳＮＰＡＤを接続するためのストレージノー
ドコンタクト２（以下、ＳＮＣＴ２と称する。）のフォ
ト工程 14．ＳＮＣＴ２エッチング工程 15．ＳＮ材料デポジション工程
ＳＮと基板間、或いはその両方に中間導電体層（以下、
ＢＬＰＡＤ又はＳＮＰＡＤと称する。）を設ける手法で
あり、以下の１〜15の手順を踏む（以下の例では、ＢＬ
ＰＡＤ、ＳＮＰＡＤ両方を使用）。 １．ＢＬＰＡＤを基板と接続するためのビットラインコ
ンタクト１（以下、ＢＬＣＴ１と称する。）、及びＳＮ
ＰＡＤを基板と接続するためのストレージノードコンタ
クト１（以下、ＳＮＣＴ１と称する。）のフォト工程 ２．ＢＬＣＴ１、ＳＮＣＴ１エッチング工程 ３．ＢＬＰＡＤ、ＳＮＰＡＤ材料デポジション工程 ４．ＢＬＰＡＤ、ＳＮＰＡＤフォト工程 ５．ＢＬＰＡＤ、ＳＮＰＡＤエッチング工程（工程１〜
５は、ＢＬＰＡＤ、ＳＮＰＡＤ独立に行う方法もあ
る。） ６．ＢＬＰＡＤとＢＬを分離するための層間絶縁膜の形
成 ７．ＢＬとＢＬＰＡＤを接続するためのビットラインコ
ンタクト２（以下、ＢＬＣＴ２と称する。）のフォト工
程 ８．ＢＬＣＴ２エッチング工程 ９．ＢＬ材料デポジション工程 10．ＢＬフォト工程 11．ＢＬエッチング工程 12．ＢＬとＳＮを分離するための層間絶縁膜の形成 13．ＳＮとＳＮＰＡＤを接続するためのストレージノー
ドコンタクト２（以下、ＳＮＣＴ２と称する。）のフォ
ト工程 14．ＳＮＣＴ２エッチング工程 15．ＳＮ材料デポジション工程
【０００５】上記した第一の代表的手法を図61〜図69で
例示する。
例示する。
【０００６】まず、図62に示すように、Ｐ- 型シリコン
基板１の一主面に公知のＬＯＣＯＳ法によってフィール
ドＳｉＯ2 膜２を選択的に形成した後、ゲート酸化膜５
を熱酸化法で形成し、一層目のポリシリコンをＣＶＤ法
で堆積させ、これをフォトエッチング法でパターニング
してポリシリコンワードラインＷＬを形成し、更にワー
ドラインＷＬをマスクにしてＮ型不純物（例えば砒素又
はリン）をイオン注入法でシリコン基板１に打ち込み、
セルフアライン方式でＮ+ 型半導体領域（ドレイン及び
ソース領域）を形成してトランスファゲートＴＲを構成
する。
基板１の一主面に公知のＬＯＣＯＳ法によってフィール
ドＳｉＯ2 膜２を選択的に形成した後、ゲート酸化膜５
を熱酸化法で形成し、一層目のポリシリコンをＣＶＤ法
で堆積させ、これをフォトエッチング法でパターニング
してポリシリコンワードラインＷＬを形成し、更にワー
ドラインＷＬをマスクにしてＮ型不純物（例えば砒素又
はリン）をイオン注入法でシリコン基板１に打ち込み、
セルフアライン方式でＮ+ 型半導体領域（ドレイン及び
ソース領域）を形成してトランスファゲートＴＲを構成
する。
【０００７】なお、図示は省略したが、公知のサイドウ
ォール技術によって、全面にＣＶＤ法で堆積させた絶縁
層（例えばＳｉＯ2 層）をエッチバックし、ワードライ
ンＷＬの側面にＳｉＯ2 サイドウォールを選択的に形成
し、しかる後に、ワードラインＷＬ及びサイドウォール
をマスクにしてＮ型不純物（例えば砒素又はリン）をイ
オン注入法で、予め低濃度に形成したＮ型領域に重ねて
比較的深く打ち込み、セルフアライン方式でＮ+ 型ドレ
イン領域３及びＮ+ 型ソース領域４（ストレージノー
ド）を形成し、これによって、トランスファゲートＴＲ
を構成してもよい。
ォール技術によって、全面にＣＶＤ法で堆積させた絶縁
層（例えばＳｉＯ2 層）をエッチバックし、ワードライ
ンＷＬの側面にＳｉＯ2 サイドウォールを選択的に形成
し、しかる後に、ワードラインＷＬ及びサイドウォール
をマスクにしてＮ型不純物（例えば砒素又はリン）をイ
オン注入法で、予め低濃度に形成したＮ型領域に重ねて
比較的深く打ち込み、セルフアライン方式でＮ+ 型ドレ
イン領域３及びＮ+ 型ソース領域４（ストレージノー
ド）を形成し、これによって、トランスファゲートＴＲ
を構成してもよい。
【０００８】次いで、図面では簡略化のために単層７で
示したが、シリコン基板１の表面上に、パッシベーショ
ン用のＳｉＯ2 層、下地層保護のためのＳｉ3 Ｎ4 層等
を積層して層間絶縁膜７を形成する。
示したが、シリコン基板１の表面上に、パッシベーショ
ン用のＳｉＯ2 層、下地層保護のためのＳｉ3 Ｎ4 層等
を積層して層間絶縁膜７を形成する。
【０００９】そして、この層間絶縁膜７上に、フォトレ
ジストやポリシリコンからなるマスク材８を形成し、こ
れを選択的に露光、現像してビットラインコンタクトＢ
ＬＣＴ用の非マスク部分（開口）８ａを形成する。
ジストやポリシリコンからなるマスク材８を形成し、こ
れを選択的に露光、現像してビットラインコンタクトＢ
ＬＣＴ用の非マスク部分（開口）８ａを形成する。
【００１０】次いで、図63に示すように、マスク８を用
いて層間絶縁膜７をシリコン基板１まで選択的にエッチ
ングし、ビットラインコンタクトホールＢＬＣＴを形成
する。
いて層間絶縁膜７をシリコン基板１まで選択的にエッチ
ングし、ビットラインコンタクトホールＢＬＣＴを形成
する。
【００１１】次いで、図64に示すように、ビットライン
材料ＢＬ’をスパッタリング等で付着した後、これを図
65に示すように所定パターンのマスク９によってエッチ
ングして、図66に示すようなビットラインＢＬを形成す
る。
材料ＢＬ’をスパッタリング等で付着した後、これを図
65に示すように所定パターンのマスク９によってエッチ
ングして、図66に示すようなビットラインＢＬを形成す
る。
【００１２】次いで、図67に示すように、ＢＬとＳＮと
を分離する層間絶縁膜10を形成した後、図68に示すよう
に、マスク11を形成し、これを選択的に露光、現像して
ストレージノードコンタクト用の非マスク部分（開口）
11ａを形成する。
を分離する層間絶縁膜10を形成した後、図68に示すよう
に、マスク11を形成し、これを選択的に露光、現像して
ストレージノードコンタクト用の非マスク部分（開口）
11ａを形成する。
【００１３】次いで、図69に示すように、マスク11を用
いて層間絶縁膜10、更には７をシリコン基板１まで選択
的にエッチングしてストレージノードコンタクトホール
ＳＮＣＴを形成する。
いて層間絶縁膜10、更には７をシリコン基板１まで選択
的にエッチングしてストレージノードコンタクトホール
ＳＮＣＴを形成する。
【００１４】次いで、図70に示すように、ストレージノ
ード材料であるポリシリコン12を付着する。この後は、
このポリシリコン層のパターニング、表面酸化や窒化又
はデポジション等による誘電体膜100 の形成、上部電極
101 の形成を経てスタック型キャパシタを作製する。
ード材料であるポリシリコン12を付着する。この後は、
このポリシリコン層のパターニング、表面酸化や窒化又
はデポジション等による誘電体膜100 の形成、上部電極
101 の形成を経てスタック型キャパシタを作製する。
【００１５】図71〜図79は、第一の代表的手法の他の例
を示すものである。
を示すものである。
【００１６】この例の場合、ＳＮＣＴをＢＬに対してセ
ルフアライン構造とするために、層間絶縁膜７に酸化膜
を用いる場合には、図71に示すように、ＢＬのまわりを
窒化膜20で覆い、この上に層間絶縁膜７、更には開口18
ａを有するマスク18を形成する。
ルフアライン構造とするために、層間絶縁膜７に酸化膜
を用いる場合には、図71に示すように、ＢＬのまわりを
窒化膜20で覆い、この上に層間絶縁膜７、更には開口18
ａを有するマスク18を形成する。
【００１７】次いで、図72に示すように、ビットライン
コンタクトホールＢＬＣＴを層間絶縁膜７に形成する。
コンタクトホールＢＬＣＴを層間絶縁膜７に形成する。
【００１８】次いで、図73に示すように、ビットライン
材料ＢＬ’及び窒化膜13を積層し、更に図74に示すよう
にマスク19を形成し、これを用いてエッチングし、図75
に示すようにビットラインＢＬを所定パターンに形成す
る。
材料ＢＬ’及び窒化膜13を積層し、更に図74に示すよう
にマスク19を形成し、これを用いてエッチングし、図75
に示すようにビットラインＢＬを所定パターンに形成す
る。
【００１９】次いで、図76に示すように、ビットライン
ＢＬの側面に窒化膜のサイドウォール14を形成した後、
図77に示すように、マスク21をフォトプロセスによって
形成する。
ＢＬの側面に窒化膜のサイドウォール14を形成した後、
図77に示すように、マスク21をフォトプロセスによって
形成する。
【００２０】次いで、図78に示すように、層間絶縁膜７
をエッチングし、シリコン基板１に達するストレージノ
ードコンタクトホールＳＮＣＴを形成する。
をエッチングし、シリコン基板１に達するストレージノ
ードコンタクトホールＳＮＣＴを形成する。
【００２１】次いで、図79に示すように、ストレージノ
ード材料であるポリシリコン層22を付着する。
ード材料であるポリシリコン層22を付着する。
【００２２】しかし、以上の図62〜図70及び図71〜図79
に示した第一の手法による問題点は次のようにまとめら
れる。 （１）コンタクトのための開口プロセスが、ＢＬＣＴ、
ＳＮＣＴと２回あるため、工程数が多い。 （２）ＳＮＣＴをＢＬに対し、セルフアライン構造とし
ない場合（図62〜図70）、ＳＮＣＴをＢＬに対してアラ
イメントをとるためのスペースを必要とするため、セル
縮小化が困難である。
に示した第一の手法による問題点は次のようにまとめら
れる。 （１）コンタクトのための開口プロセスが、ＢＬＣＴ、
ＳＮＣＴと２回あるため、工程数が多い。 （２）ＳＮＣＴをＢＬに対し、セルフアライン構造とし
ない場合（図62〜図70）、ＳＮＣＴをＢＬに対してアラ
イメントをとるためのスペースを必要とするため、セル
縮小化が困難である。
【００２３】（３）ＳＮＣＴをＢＬに対し、セルフアラ
イン構造とする場合（図71〜図79）、開口エッチングプ
ロセスにおいて、酸化膜と窒化膜の高選択エッチングが
必要である。こうした工程は、特殊な装置を必要とする
上、ＢＬのまわりに酸化膜に対して高誘電率の窒化膜を
用いることにより、ＢＬの寄生容量が増加し、回路動作
速度が低下し、消費電力の増加を招き易い。
イン構造とする場合（図71〜図79）、開口エッチングプ
ロセスにおいて、酸化膜と窒化膜の高選択エッチングが
必要である。こうした工程は、特殊な装置を必要とする
上、ＢＬのまわりに酸化膜に対して高誘電率の窒化膜を
用いることにより、ＢＬの寄生容量が増加し、回路動作
速度が低下し、消費電力の増加を招き易い。
【００２４】他方、上記した第二の代表的手法を図80〜
図94について説明する。
図94について説明する。
【００２５】図80に示すように、上記したと同様にして
シリコン基板１に各拡散領域とワードラインＷＬ、Ｓｉ
Ｏ2 層31’、更にはサイドウォール30を形成する。マス
ク38は、各ワードラインＷＬ間の穴開けのために形成す
る。
シリコン基板１に各拡散領域とワードラインＷＬ、Ｓｉ
Ｏ2 層31’、更にはサイドウォール30を形成する。マス
ク38は、各ワードラインＷＬ間の穴開けのために形成す
る。
【００２６】次いで、図81に示すように、ビットライン
コンタクトホールＢＬＣＴ１及びストレージノードコン
タクトホールＳＮＣＴ１をそれぞれエッチングで形成す
る。
コンタクトホールＢＬＣＴ１及びストレージノードコン
タクトホールＳＮＣＴ１をそれぞれエッチングで形成す
る。
【００２７】次いで、図82に示すように、ビットライン
ＢＬ及びストレージノードＳＮ用の各中間導電体層の材
料ＢＬＰＡＤ’及びＳＮＰＡＤ’を被着する。
ＢＬ及びストレージノードＳＮ用の各中間導電体層の材
料ＢＬＰＡＤ’及びＳＮＰＡＤ’を被着する。
【００２８】次いで、図83に示すように、マスク30を形
成し、これを用いてＰＡＤ材料を選択的にエッチングし
て、図84に示すように、各中間導電体層ＢＬＰＡＤ及び
ＳＮＰＡＤをそれぞれ形成する。
成し、これを用いてＰＡＤ材料を選択的にエッチングし
て、図84に示すように、各中間導電体層ＢＬＰＡＤ及び
ＳＮＰＡＤをそれぞれ形成する。
【００２９】次いで、図85に示すように、層間絶縁膜31
を形成し、図86に示すマスク32を用いて中間導電体ＢＬ
ＰＡＤまで選択的にエッチングし、図87に示すように、
ビットラインコンタクト用スルーホールＢＬＣＴ２を形
成する。
を形成し、図86に示すマスク32を用いて中間導電体ＢＬ
ＰＡＤまで選択的にエッチングし、図87に示すように、
ビットラインコンタクト用スルーホールＢＬＣＴ２を形
成する。
【００３０】次いで、図88に示すように、ビットライン
材料ＢＬ’をスパッタリング等で付着した後、これを図
89に示す所定パターンのマスク39によってエッチングし
て、図90に示すようなビットラインＢＬを形成する。
材料ＢＬ’をスパッタリング等で付着した後、これを図
89に示す所定パターンのマスク39によってエッチングし
て、図90に示すようなビットラインＢＬを形成する。
【００３１】次いで、図91に示すように、ＢＬとＳＮと
を分離する層間絶縁膜40を形成した後、図92に示すよう
に、マスク41を形成し、これを選択的に露光、現像して
ストレージノードコンタクト用の非マスク部分（開口）
41ａを形成する。
を分離する層間絶縁膜40を形成した後、図92に示すよう
に、マスク41を形成し、これを選択的に露光、現像して
ストレージノードコンタクト用の非マスク部分（開口）
41ａを形成する。
【００３２】次いで、図93に示すように、マスク41を用
いて層間絶縁膜40、更には31を選択的にエッチングして
ストレージノードコンタクト用スルーホールＳＮＣＴ２
を形成する。
いて層間絶縁膜40、更には31を選択的にエッチングして
ストレージノードコンタクト用スルーホールＳＮＣＴ２
を形成する。
【００３３】次いで、図94に示すように、ストレージノ
ード材料であるポリシリコン42を付着する。この後は、
このポリシリコン層のパターニング、表面酸化等による
誘電体膜の形成、上部電極の形成を経てスタック型キャ
パシタを作製する。
ード材料であるポリシリコン42を付着する。この後は、
このポリシリコン層のパターニング、表面酸化等による
誘電体膜の形成、上部電極の形成を経てスタック型キャ
パシタを作製する。
【００３４】このように、図80〜図94に示す如き第二の
手法は、工程数が多いことが最も大きな問題点である。
手法は、工程数が多いことが最も大きな問題点である。
【００３５】
【発明が解決しようとする課題】上記したように、従来
は、工程の増加、セル縮小化の困難性、特性劣化の問題
についていずれか一つ、或いは二つを解決する手法はあ
ったが、すべてを解決する手法がなかった。本発明の目
的は、それらの問題をすべて同時に解決できる方法を提
供することにある。
は、工程の増加、セル縮小化の困難性、特性劣化の問題
についていずれか一つ、或いは二つを解決する手法はあ
ったが、すべてを解決する手法がなかった。本発明の目
的は、それらの問題をすべて同時に解決できる方法を提
供することにある。
【００３６】
【課題を解決するための手段】即ち、本発明は、ワード
ラインを有するトランジスタの一方の拡散領域がビット
ラインに、他方の拡散領域がキャパシタに接続されてい
るメモリセルを有する半導体装置を製造するに際し、前
記ビットラインへの接続用コンタクトホールと、前記キ
ャパシタへの接続用コンタクトホールとをそれぞれ形成
する工程と；ビットライン形成材料をパターニングして
ビットラインを形成するときに、キャパシタへの前記接
続用コンタクトホールを前記ビットライン形成材料等か
らなる導電性材料によって塞いでおく工程と；を有する
半導体装置の製造方法に係るものである。
ラインを有するトランジスタの一方の拡散領域がビット
ラインに、他方の拡散領域がキャパシタに接続されてい
るメモリセルを有する半導体装置を製造するに際し、前
記ビットラインへの接続用コンタクトホールと、前記キ
ャパシタへの接続用コンタクトホールとをそれぞれ形成
する工程と；ビットライン形成材料をパターニングして
ビットラインを形成するときに、キャパシタへの前記接
続用コンタクトホールを前記ビットライン形成材料等か
らなる導電性材料によって塞いでおく工程と；を有する
半導体装置の製造方法に係るものである。
【００３７】本発明の製造方法においては、ビットライ
ンを含む表面上に被覆した絶縁膜をエッチバックして前
記ビットラインの側方にサイドウォールとして残すと同
時に、キャパシタへの接続用コンタクトホール上の前記
絶縁膜を除去することができ、また、この絶縁膜の除去
後、ストレージノード材料を被着することができる。
ンを含む表面上に被覆した絶縁膜をエッチバックして前
記ビットラインの側方にサイドウォールとして残すと同
時に、キャパシタへの接続用コンタクトホール上の前記
絶縁膜を除去することができ、また、この絶縁膜の除去
後、ストレージノード材料を被着することができる。
【００３８】また、上記の各コンタクトホールを形成し
た後、ビットライン形成材料をパターニングしてビット
ラインを形成する際、ビットラインへの接続用コンタク
トホールとキャパシタへの接続用コンタクトホールとを
前記ビットライン形成材料等からなる導電性材料によっ
て塞ぎ、しかる後に前記ビットライン形成材料を被着
し、このビットライン形成材料をパターニングしてビッ
トラインを形成することもできる。
た後、ビットライン形成材料をパターニングしてビット
ラインを形成する際、ビットラインへの接続用コンタク
トホールとキャパシタへの接続用コンタクトホールとを
前記ビットライン形成材料等からなる導電性材料によっ
て塞ぎ、しかる後に前記ビットライン形成材料を被着
し、このビットライン形成材料をパターニングしてビッ
トラインを形成することもできる。
【００３９】この場合、ビットラインの形成後に、この
ビットラインの側面とキャパシタへの接続用コンタクト
ホール内の導電性材料の上面を酸化し、しかる後に、全
面に形成した絶縁膜をエッチバックして前記ビットライ
ンの側方に更に厚いサイドウォールを形成することがで
きる。
ビットラインの側面とキャパシタへの接続用コンタクト
ホール内の導電性材料の上面を酸化し、しかる後に、全
面に形成した絶縁膜をエッチバックして前記ビットライ
ンの側方に更に厚いサイドウォールを形成することがで
きる。
【００４０】更に、上記の各コンタクトホールを形成し
た後、ビットライン形成材料をパターニングしてビット
ラインを形成する際、ビットラインへの接続用コンタク
トホールとキャパシタへの接続用コンタクトホールとを
前記ビットライン形成材料からなる導電性材料によって
塞ぎ、しかる後に前記ビットライン形成材料をパターニ
ングしてビットラインを形成し、しかる後に、全面に形
成した絶縁膜をエッチバックして前記ビットラインの側
方にサイドウォールを形成することもできる。
た後、ビットライン形成材料をパターニングしてビット
ラインを形成する際、ビットラインへの接続用コンタク
トホールとキャパシタへの接続用コンタクトホールとを
前記ビットライン形成材料からなる導電性材料によって
塞ぎ、しかる後に前記ビットライン形成材料をパターニ
ングしてビットラインを形成し、しかる後に、全面に形
成した絶縁膜をエッチバックして前記ビットラインの側
方にサイドウォールを形成することもできる。
【００４１】上記において、サイドウォールの形成後に
ストレージノード材料を被着することができる。
ストレージノード材料を被着することができる。
【００４２】
【実施例】以下、本発明の実施例を説明する。
【００４３】図１〜図17は、本発明をＣＯＢタイプのダ
イナミックＲＡＭに適用した第１の実施例を示すもので
ある。ここで、図１〜図８は図17のＸ−Ｘ線断面、図９
〜図16は図17のＹ−Ｙ線断面を示す。
イナミックＲＡＭに適用した第１の実施例を示すもので
ある。ここで、図１〜図８は図17のＸ−Ｘ線断面、図９
〜図16は図17のＹ−Ｙ線断面を示す。
【００４４】本実施例によるダイナミックＲＡＭのメモ
リセルの作製プロセスを説明すると、まず、図１及び図
９に示すように、上記したと同様にしてシリコン基板１
に各拡散領域とワードラインＷＬとを形成する。
リセルの作製プロセスを説明すると、まず、図１及び図
９に示すように、上記したと同様にしてシリコン基板１
に各拡散領域とワードラインＷＬとを形成する。
【００４５】そして、ワードラインＷＬ上にＳｉＯ2 か
らなる層間絶縁膜51を形成した後、ポリシリコンからな
るマスク58を被着し、これにビットラインコンタクトＢ
ＬＣＴ及びストレージノードコンタクトＳＮＣＴを同時
にパターニングするための非マスク部分（開口）58Ａと
58Ｂをそれぞれ形成する。
らなる層間絶縁膜51を形成した後、ポリシリコンからな
るマスク58を被着し、これにビットラインコンタクトＢ
ＬＣＴ及びストレージノードコンタクトＳＮＣＴを同時
にパターニングするための非マスク部分（開口）58Ａと
58Ｂをそれぞれ形成する。
【００４６】次いで、図２及び図10に示すように、マス
ク58を共通に用いて、ビットラインコンタクトホールＢ
ＬＣＴ及びストレージノードコンタクトホールＳＮＣＴ
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい（この場合、別々のマ
スクを用いてもよい）。
ク58を共通に用いて、ビットラインコンタクトホールＢ
ＬＣＴ及びストレージノードコンタクトホールＳＮＣＴ
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい（この場合、別々のマ
スクを用いてもよい）。
【００４７】次いで、図３及び図11に示すように、ビッ
トライン材料ＢＬ’をスパッタリング等によって被着
し、更にこの上にＳｉＯ2 絶縁層60を形成する。
トライン材料ＢＬ’をスパッタリング等によって被着
し、更にこの上にＳｉＯ2 絶縁層60を形成する。
【００４８】次いで、図４及び図12に示すように、ビッ
トラインを形成するためにポリシリコンからなるマスク
59を所定パターンに形成した後、これを用いてエッチン
グし、図５及び図13に示すように、上部にＳｉＯ2 層60
を有するビットラインＢＬを形成し、かつ、コンタクト
ホールＳＮＣＴにもビットライン材料ＢＬ’をＳＮＣＴ
プラグとして残す。
トラインを形成するためにポリシリコンからなるマスク
59を所定パターンに形成した後、これを用いてエッチン
グし、図５及び図13に示すように、上部にＳｉＯ2 層60
を有するビットラインＢＬを形成し、かつ、コンタクト
ホールＳＮＣＴにもビットライン材料ＢＬ’をＳＮＣＴ
プラグとして残す。
【００４９】次いで、図６及び図14に示すよう、ＢＬと
ＳＮとを分離する層間絶縁膜40を形成した後、図７及び
図15に示すように、エッチバックによってビットライン
ＢＬの側方をサイドウォール54で被覆すると共に、ＳＮ
ＣＴ ＰＬＵＧを露出させる。
ＳＮとを分離する層間絶縁膜40を形成した後、図７及び
図15に示すように、エッチバックによってビットライン
ＢＬの側方をサイドウォール54で被覆すると共に、ＳＮ
ＣＴ ＰＬＵＧを露出させる。
【００５０】次いで、図８及び図16に示すように、スト
レージノード材料であるポリシリコン22を付着する。こ
の後は、このポリシリコン層のパターニングによって隣
接するストレージノードを分離し、表面酸化等による誘
電体膜100 の形成、上部電極101 の形成を経てスタック
型キャパシタを作製する。図17には、図８及び図16に対
応したレイアウトを示す（ビットラインＢＬは波形状に
形成されている）。
レージノード材料であるポリシリコン22を付着する。こ
の後は、このポリシリコン層のパターニングによって隣
接するストレージノードを分離し、表面酸化等による誘
電体膜100 の形成、上部電極101 の形成を経てスタック
型キャパシタを作製する。図17には、図８及び図16に対
応したレイアウトを示す（ビットラインＢＬは波形状に
形成されている）。
【００５１】上記したように、本実施例による方法は、
主として次の４点を特徴とするものである。
主として次の４点を特徴とするものである。
【００５２】１．ＢＬＣＴとＳＮＣＴを同時にパターニ
ングし（図１、図９）、共通のマスクを用いてエッチン
グする（図２）こと。 ２．ＢＬエッチング時、同時にＳＮＣＴ内の基板−ＳＮ
間の接続導電部（ＳＮＣＴ ＰＬＵＧ）をＢＬ構成材料
の一部を用いて形成する（図５、図13）こと。 ３．ＢＬ−ＳＮ間の絶縁のためのサイドウォールエッチ
ング時、同時にＳＮ−ＳＮＣＴ ＰＬＵＧ間の絶縁膜を
除去する（図７、図15）こと。 ４．その後、即座にＳＮとなる材料をデポジションする
（図６、図16）こと。
ングし（図１、図９）、共通のマスクを用いてエッチン
グする（図２）こと。 ２．ＢＬエッチング時、同時にＳＮＣＴ内の基板−ＳＮ
間の接続導電部（ＳＮＣＴ ＰＬＵＧ）をＢＬ構成材料
の一部を用いて形成する（図５、図13）こと。 ３．ＢＬ−ＳＮ間の絶縁のためのサイドウォールエッチ
ング時、同時にＳＮ−ＳＮＣＴ ＰＬＵＧ間の絶縁膜を
除去する（図７、図15）こと。 ４．その後、即座にＳＮとなる材料をデポジションする
（図６、図16）こと。
【００５３】従って、既述した第一の手法及び第二の手
法に対して、次に述べる種々の点で問題点を解決するこ
とができる。
法に対して、次に述べる種々の点で問題点を解決するこ
とができる。
【００５４】＜第一の手法の問題点に関して＞ （１）開口プロセスは、ＢＬＣＴとＳＮＣＴを同時に形
成するため１回で済み、工程数が少ない。９工程（図62
〜図70）であったものが、８工程となる。 （２）ＳＮＣＴをＢＬに対し、セルフアライン構造とし
ない場合でも、ＳＮＣＴはＢＬ形成前に完成しているの
で、ＳＮＣＴ、ＢＬが接触しないためのスペースをとる
必要性がない。従って、セルの縮小化が可能である。
成するため１回で済み、工程数が少ない。９工程（図62
〜図70）であったものが、８工程となる。 （２）ＳＮＣＴをＢＬに対し、セルフアライン構造とし
ない場合でも、ＳＮＣＴはＢＬ形成前に完成しているの
で、ＳＮＣＴ、ＢＬが接触しないためのスペースをとる
必要性がない。従って、セルの縮小化が可能である。
【００５５】（３）ＳＮＣＴをＢＬに対し、セルフアラ
イン構造とする場合については、ＳＮＣＴはＢＬ形成前
に完成しているので、ＳＮＣＴ、ＢＬ間をセルフアライ
ン化する必要がない。従って、ＢＬの周りを窒化膜で覆
い、開口エッチングプロセスにおいて酸化膜、窒化膜の
高選択エッチングを行う必要が無く、この工程のための
特殊な装置を必要としない。また、ＢＬの周りに酸化膜
に対して高誘電率の窒化膜を用いる必要もないため、Ｂ
Ｌの寄生容量が増加することもなく、回路動作速度の低
下、消費電力の増加が無い。
イン構造とする場合については、ＳＮＣＴはＢＬ形成前
に完成しているので、ＳＮＣＴ、ＢＬ間をセルフアライ
ン化する必要がない。従って、ＢＬの周りを窒化膜で覆
い、開口エッチングプロセスにおいて酸化膜、窒化膜の
高選択エッチングを行う必要が無く、この工程のための
特殊な装置を必要としない。また、ＢＬの周りに酸化膜
に対して高誘電率の窒化膜を用いる必要もないため、Ｂ
Ｌの寄生容量が増加することもなく、回路動作速度の低
下、消費電力の増加が無い。
【００５６】＜第二の手法の問題点に関して＞最たる問
題点であった工程数については、15工程（図80〜図94）
であったものが、８工程に減少する。
題点であった工程数については、15工程（図80〜図94）
であったものが、８工程に減少する。
【００５７】その他の効果１：隣接ＢＬ間の容量がある
場合、ＢＬツイスト等の手法を用いないと、ＢＬ間の線
間ノイズにより、実効的ストレージノードの容量が低減
してしまうが、本実施例のセルは、図16に明示するよう
に、ＢＬ底部の高さ位置Ｐ１が、ＳＮ底部又はＳＮ上の
セルプレートの底部の高さ位置Ｐ２と一致（或いは上部
に位置）し、隣接するＢＬ間での絶縁層を少なくでき
（図70と対比して参照）、隣接ＢＬ間の容量はない（図
16のＡ部）。
場合、ＢＬツイスト等の手法を用いないと、ＢＬ間の線
間ノイズにより、実効的ストレージノードの容量が低減
してしまうが、本実施例のセルは、図16に明示するよう
に、ＢＬ底部の高さ位置Ｐ１が、ＳＮ底部又はＳＮ上の
セルプレートの底部の高さ位置Ｐ２と一致（或いは上部
に位置）し、隣接するＢＬ間での絶縁層を少なくでき
（図70と対比して参照）、隣接ＢＬ間の容量はない（図
16のＡ部）。
【００５８】その他の効果２：ＢＬ容量のうち、大きな
割合を占めるＢＬ、ＳＮ、又はセルプレート間容量は、
ＢＬ上の酸化膜60及びＢＬ横のサイドウォール酸化膜54
の厚さを増加させることにより低減させることができる
（図16のＢ部）。
割合を占めるＢＬ、ＳＮ、又はセルプレート間容量は、
ＢＬ上の酸化膜60及びＢＬ横のサイドウォール酸化膜54
の厚さを増加させることにより低減させることができる
（図16のＢ部）。
【００５９】その他の効果３：一般に、ＢＬエッチング
時に、ＢＬＣＴとＢＬが目はずれを起こして基板をエッ
チングすることの無いように、ＢＬＣＴとＢＬは適当な
オーバーラップ量をとったレイアウトを行う必要があ
る。本実施例では、ＢＬＣＴとＳＮＣＴの同時エッチン
グ時に、ＳＮＣＴ ＰＬＵＧを残すため、ＢＬＣＴとＢ
Ｌが目はずれを起こしても基板をエッチングすることが
無い。従って、ＢＬＣＴとＢＬはオーバーラップ量を大
きくとったレイアウトを行う必要がなく、セルの縮小化
が可能である（図13のＣ部）。
時に、ＢＬＣＴとＢＬが目はずれを起こして基板をエッ
チングすることの無いように、ＢＬＣＴとＢＬは適当な
オーバーラップ量をとったレイアウトを行う必要があ
る。本実施例では、ＢＬＣＴとＳＮＣＴの同時エッチン
グ時に、ＳＮＣＴ ＰＬＵＧを残すため、ＢＬＣＴとＢ
Ｌが目はずれを起こしても基板をエッチングすることが
無い。従って、ＢＬＣＴとＢＬはオーバーラップ量を大
きくとったレイアウトを行う必要がなく、セルの縮小化
が可能である（図13のＣ部）。
【００６０】図18〜図41は、本発明をＣＯＢタイプのダ
イナミックＲＡＭに適用した第２の実施例を示すもので
ある。ここで、図18〜図29は図17のＸ−Ｘ線断面、図30
〜図41は図17のＹ−Ｙ線断面に対応する。
イナミックＲＡＭに適用した第２の実施例を示すもので
ある。ここで、図18〜図29は図17のＸ−Ｘ線断面、図30
〜図41は図17のＹ−Ｙ線断面に対応する。
【００６１】本実施例によるダイナミックＲＡＭのメモ
リセルの作製プロセスを説明すると、まず、図18及び図
30に示すように、上記したと同様にしてシリコン基板１
に各拡散領域とワードラインＷＬとを形成する。
リセルの作製プロセスを説明すると、まず、図18及び図
30に示すように、上記したと同様にしてシリコン基板１
に各拡散領域とワードラインＷＬとを形成する。
【００６２】そして、ワードラインＷＬ上にＳｉＯ2 か
らなる層間絶縁膜51を形成した後、マスク58を被着し、
これにビットラインコンタクトＢＬＣＴ及びストレージ
ノードコンタクトＳＮＣＴを同時にパターニングするた
めの非マスク部分（開口）58Ａと58Ｂをそれぞれ形成す
る。
らなる層間絶縁膜51を形成した後、マスク58を被着し、
これにビットラインコンタクトＢＬＣＴ及びストレージ
ノードコンタクトＳＮＣＴを同時にパターニングするた
めの非マスク部分（開口）58Ａと58Ｂをそれぞれ形成す
る。
【００６３】次いで、図19及び図31に示すように、マス
ク58を共通に用いて、ビットラインコンタクトホールＢ
ＬＣＴ及びストレージノードコンタクトホールＳＮＣＴ
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい。
ク58を共通に用いて、ビットラインコンタクトホールＢ
ＬＣＴ及びストレージノードコンタクトホールＳＮＣＴ
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい。
【００６４】次いで、図20及び図32に示すように、ビッ
トライン材料ＢＬ’をスパッタリング等によって被着す
る。
トライン材料ＢＬ’をスパッタリング等によって被着す
る。
【００６５】次いで、図21及び図33に示すように、エッ
チバックによってＢＬ材料をエッチングし、ＢＬＣＴ内
にＢＬＣＴプラグとして、ＳＮＣＴ内にＳＮＣＴプラグ
として選択的に残す。
チバックによってＢＬ材料をエッチングし、ＢＬＣＴ内
にＢＬＣＴプラグとして、ＳＮＣＴ内にＳＮＣＴプラグ
として選択的に残す。
【００６６】次いで、図22及び図34に示すように、絶縁
膜51を僅かエッチングした後、図23及び図35に示すよう
にＳｉＯ2 絶縁膜60を形成する。なお、本例では図22及
び図34に示すように、ＳＮＣＴプラグ及びＢＬＣＴプラ
グを層間絶縁膜から突出させた形状としているが、必ず
しもこのような形状とする必要はない。
膜51を僅かエッチングした後、図23及び図35に示すよう
にＳｉＯ2 絶縁膜60を形成する。なお、本例では図22及
び図34に示すように、ＳＮＣＴプラグ及びＢＬＣＴプラ
グを層間絶縁膜から突出させた形状としているが、必ず
しもこのような形状とする必要はない。
【００６７】次いで、図24及び図36に示すように、ビッ
トラインを形成するためにマスク59を所定パターンに形
成した後、これを用いてエッチングし、図25及び図37に
示すように、上部にＳｉＯ2 層60を有するビットライン
ＢＬを形成する。このとき、ＳＮＣＴプラグの上部は僅
かに突出する。
トラインを形成するためにマスク59を所定パターンに形
成した後、これを用いてエッチングし、図25及び図37に
示すように、上部にＳｉＯ2 層60を有するビットライン
ＢＬを形成する。このとき、ＳＮＣＴプラグの上部は僅
かに突出する。
【００６８】次いで、図26及び図38に示すように、表面
酸化によってビットラインＢＬの側方をサイドウォール
54で被覆する。更に、図27及び図39、図28及び図40に示
すように、全面に絶縁膜64を被着し、エッチバックによ
ってサイドウォールとする。なお、熱酸化による酸化膜
54を形成する理由は、余計な箇所に付着しているポリシ
リコン（ビットライン材料）を除去するためや、比較的
耐圧の高い熱酸化による酸化膜をビットライン（ＢＬ）
の側壁に設けるためである。
酸化によってビットラインＢＬの側方をサイドウォール
54で被覆する。更に、図27及び図39、図28及び図40に示
すように、全面に絶縁膜64を被着し、エッチバックによ
ってサイドウォールとする。なお、熱酸化による酸化膜
54を形成する理由は、余計な箇所に付着しているポリシ
リコン（ビットライン材料）を除去するためや、比較的
耐圧の高い熱酸化による酸化膜をビットライン（ＢＬ）
の側壁に設けるためである。
【００６９】次いで、図29及び図41に示すように、スト
レージノード材料であるポリシリコン22を付着する。こ
の後は、このポリシリコン層のパターニング、表面酸化
等による誘電体膜の形成、上部電極の形成を経てスタッ
ク型キャパシタを作製する。
レージノード材料であるポリシリコン22を付着する。こ
の後は、このポリシリコン層のパターニング、表面酸化
等による誘電体膜の形成、上部電極の形成を経てスタッ
ク型キャパシタを作製する。
【００７０】この実施例では、上述した第１の実施例と
同様にＢＬＣＴとＳＮＣＴを共通のマスクによって形成
しているために、上述したものと同様の作用効果を奏す
ると共に、ＳＮＣＴプラグを図22及び図25の工程で僅か
に突出させてＳＮ材料を被着しているので、図26での酸
化によっても必要以上に酸化されることを防止でき、ま
た、図26〜図28の工程でサイドウォールを重ねているた
めにビットラインの絶縁被覆性が十分となる。
同様にＢＬＣＴとＳＮＣＴを共通のマスクによって形成
しているために、上述したものと同様の作用効果を奏す
ると共に、ＳＮＣＴプラグを図22及び図25の工程で僅か
に突出させてＳＮ材料を被着しているので、図26での酸
化によっても必要以上に酸化されることを防止でき、ま
た、図26〜図28の工程でサイドウォールを重ねているた
めにビットラインの絶縁被覆性が十分となる。
【００７１】図42〜図59は、本発明をＣＯＢタイプのダ
イナミックＲＡＭに適用した第３の実施例を示すもので
ある。ここで、図42〜図50は図17のＸ−Ｘ線断面、図51
〜図59は図17のＹ−Ｙ線断面に対応する。但し、本例の
最終的なストレージノード（ＳＮ）の形状は、図８や図
17とは異なったものになることは当業者には明らかであ
ろう。
イナミックＲＡＭに適用した第３の実施例を示すもので
ある。ここで、図42〜図50は図17のＸ−Ｘ線断面、図51
〜図59は図17のＹ−Ｙ線断面に対応する。但し、本例の
最終的なストレージノード（ＳＮ）の形状は、図８や図
17とは異なったものになることは当業者には明らかであ
ろう。
【００７２】本実施例によるダイナミックＲＡＭのメモ
リセルの作製プロセスを説明すると、まず、図42及び図
51に示すように、上記したと同様にしてシリコン基板１
に各拡散領域とワードラインＷＬとを形成し、ワードラ
インＷＬ上に窒化膜30’を形成する。
リセルの作製プロセスを説明すると、まず、図42及び図
51に示すように、上記したと同様にしてシリコン基板１
に各拡散領域とワードラインＷＬとを形成し、ワードラ
インＷＬ上に窒化膜30’を形成する。
【００７３】そして、窒化膜で覆われたワードラインＷ
Ｌ上にＳｉＯ2 からなる層間絶縁膜51を形成した後、フ
ォトレジストからなるマスク58を被着し、これにビット
ラインコンタクトＢＬＣＴ及びストレージノードコンタ
クトＳＮＣＴを同時にパターニングするための非マスク
部分（開口）58Ａと58Ｂをそれぞれ形成する。
Ｌ上にＳｉＯ2 からなる層間絶縁膜51を形成した後、フ
ォトレジストからなるマスク58を被着し、これにビット
ラインコンタクトＢＬＣＴ及びストレージノードコンタ
クトＳＮＣＴを同時にパターニングするための非マスク
部分（開口）58Ａと58Ｂをそれぞれ形成する。
【００７４】次いで、図43及び図52に示すように、マス
ク58を共通に用いて、ビットラインコンタクトホールＢ
ＬＣＴ及びストレージノードコンタクトホールＳＮＣＴ
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい。
ク58を共通に用いて、ビットラインコンタクトホールＢ
ＬＣＴ及びストレージノードコンタクトホールＳＮＣＴ
をそれぞれ層間絶縁膜51のエッチングで形成する。これ
らのコンタクトホールは、同時にエッチングしてよい
が、別々にエッチングしてもよい。
【００７５】次いで、図44及び図53に示すように、ビッ
トライン材料ＢＬ’をスパッタリング等によって被着
し、更にこの上にＳｉＯ2 絶縁層60を形成する。
トライン材料ＢＬ’をスパッタリング等によって被着
し、更にこの上にＳｉＯ2 絶縁層60を形成する。
【００７６】次いで、図45及び図54に示すように、ビッ
トラインを形成するためにマスク59を所定パターンに形
成した後、これを用いてエッチングし、図46及び図55に
示すように、上部にＳｉＯ2 層60を有するビットライン
ＢＬを形成する。このとき、ＳＮＣＴプラグの導電材料
もエッチングされる。
トラインを形成するためにマスク59を所定パターンに形
成した後、これを用いてエッチングし、図46及び図55に
示すように、上部にＳｉＯ2 層60を有するビットライン
ＢＬを形成する。このとき、ＳＮＣＴプラグの導電材料
もエッチングされる。
【００７７】次いで、図47及び図56に示すように、全面
に絶縁膜64を被着した後、エッチバックして、図48及び
図57に示すように、ビットラインＢＬの側面にサイドウ
ォールとして残す。このとき、ビットラインＢＬの周り
では導電性材料が露出し、ワードラインＷＬの周りでは
窒化膜が露出するようになる。
に絶縁膜64を被着した後、エッチバックして、図48及び
図57に示すように、ビットラインＢＬの側面にサイドウ
ォールとして残す。このとき、ビットラインＢＬの周り
では導電性材料が露出し、ワードラインＷＬの周りでは
窒化膜が露出するようになる。
【００７８】次いで、図49及び図58に示すように、全面
にストレージノード材料としてのポリシリコン等の導電
材料70を薄く成長させ、更に図50及び図59に示すよう
に、ビットラインＢＬ上のポリシリコン等の導電材料を
ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）によって
除去する。
にストレージノード材料としてのポリシリコン等の導電
材料70を薄く成長させ、更に図50及び図59に示すよう
に、ビットラインＢＬ上のポリシリコン等の導電材料を
ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）によって
除去する。
【００７９】次いで、ポリシリコン層70のパターニン
グ、表面酸化等による誘電体膜100 の形成、上部電極10
1 の形成を経てスタック型キャパシタを作製する。
グ、表面酸化等による誘電体膜100 の形成、上部電極10
1 の形成を経てスタック型キャパシタを作製する。
【００８０】この実施例では、上述した第１の実施例と
同様にＢＬＣＴとＳＮＣＴを共通のマスクによって形成
しているために、上述したものと同様の作用効果を奏す
る。そして、ストレージノード（蓄積電極）が低い位置
に形成されるので、メモリセル形成部とセンスアンプ等
の周辺回路部との段差が緩和され、また基板へのコンタ
クトの深さが浅くなり、配線の形成、コンタクトホール
の形成が容易となる。更に、図48の工程においてＳＮＣ
Ｔプラグを突出した形状とすることにより、ストレージ
ノードの表面積が増えてキャパシタの静電容量が増加す
る。
同様にＢＬＣＴとＳＮＣＴを共通のマスクによって形成
しているために、上述したものと同様の作用効果を奏す
る。そして、ストレージノード（蓄積電極）が低い位置
に形成されるので、メモリセル形成部とセンスアンプ等
の周辺回路部との段差が緩和され、また基板へのコンタ
クトの深さが浅くなり、配線の形成、コンタクトホール
の形成が容易となる。更に、図48の工程においてＳＮＣ
Ｔプラグを突出した形状とすることにより、ストレージ
ノードの表面積が増えてキャパシタの静電容量が増加す
る。
【００８１】図60は、本発明をトレンチタイプのダイナ
ミックＲＡＭに適用した第４の実施例を示すものであ
る。
ミックＲＡＭに適用した第４の実施例を示すものであ
る。
【００８２】この例では、Ｐ- 型シリコン基板１に形成
したトレンチ溝80内に絶縁膜85を介してフィールドプレ
ート83、誘電体膜84、ストレージノード86を順次設け、
ストレージノード86はポリシリコン導電層102 を通して
Ｎ+ 型ソース領域３に接続されている。なお、図中の3
1’、71、72、73は絶縁膜である。
したトレンチ溝80内に絶縁膜85を介してフィールドプレ
ート83、誘電体膜84、ストレージノード86を順次設け、
ストレージノード86はポリシリコン導電層102 を通して
Ｎ+ 型ソース領域３に接続されている。なお、図中の3
1’、71、72、73は絶縁膜である。
【００８３】そして、導電層102 とビットラインＢＬと
は、上述した第１の実施例における図１〜図16で示した
と同様のプロセスによって形成することができる。
は、上述した第１の実施例における図１〜図16で示した
と同様のプロセスによって形成することができる。
【００８４】即ち、絶縁層71に対し共通のマスクを用い
て各コンタクトホールＢＬＣＴ、ＳＮＣＴを開け、ビッ
トライン材料を全面に被着後にビットラインのパターニ
ングと共にＳＮＣＴ内にビットライン材料を残し、これ
を導電層102 として用いる。
て各コンタクトホールＢＬＣＴ、ＳＮＣＴを開け、ビッ
トライン材料を全面に被着後にビットラインのパターニ
ングと共にＳＮＣＴ内にビットライン材料を残し、これ
を導電層102 として用いる。
【００８５】こうして、工程数を少なくして、セルフア
ライン方式ではないプロセスでＢＬ及び導電層102 を形
成することができる。
ライン方式ではないプロセスでＢＬ及び導電層102 を形
成することができる。
【００８６】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
【００８７】例えば、上述した工程の順序や組み合わせ
は種々に変化させてよく、また、使用する材質やパター
ン等も変更することができる。
は種々に変化させてよく、また、使用する材質やパター
ン等も変更することができる。
【００８８】図61に示すように、ビットラインＢＬの下
部にこれとは別のプラグ材ＰＬＵＧを充填してもよい
し、別々の工程でＰＬＵＧとＢＬを形成してもよい（図
８ではプラグ材とＢＬとは同一工程で同材料で形成）。
部にこれとは別のプラグ材ＰＬＵＧを充填してもよい
し、別々の工程でＰＬＵＧとＢＬを形成してもよい（図
８ではプラグ材とＢＬとは同一工程で同材料で形成）。
【００８９】図３の工程で、ビットライン材料以外の導
電材料でＳＮＣＴをまず塞ぎ、更にビットライン材料を
被着してビットラインをパターニングしてもよい。ビッ
トラインとストレージノードのコンタクトホールを共通
のマスクによって形成する限り、それらのホールの配
置、更にはメモリセルのレイアウト等は、上述した例に
限られるものではない。
電材料でＳＮＣＴをまず塞ぎ、更にビットライン材料を
被着してビットラインをパターニングしてもよい。ビッ
トラインとストレージノードのコンタクトホールを共通
のマスクによって形成する限り、それらのホールの配
置、更にはメモリセルのレイアウト等は、上述した例に
限られるものではない。
【００９０】また、ワードライン、ビットライン、絶縁
膜、誘電体膜等の材質は、上述したものに限定されるも
のではなく、例えば、ポリシリコン、Ｗ−Ｓｉ（タング
ステンシリサイド）、Ｗ、Ａｌ、Ｔｉ、ＳｉＯ2 、Ｓｉ
3 Ｎ4 、その他従来周知の材料の中から適宜選択した導
電体又は絶縁体でよいことは当業者には明らかであろ
う。更には、上記導電体又は絶縁体をそれぞれ複数個積
層した構造としてよい。また、その形成方法も、熱酸
化、窒化、シリサイド化、デポジション等、種々選択で
きることは当業者には明らかであろう。更には、マスク
材58、59は上述したポリシリコンの他に、例えばフォト
レジスト、窒化膜等であってもよい。
膜、誘電体膜等の材質は、上述したものに限定されるも
のではなく、例えば、ポリシリコン、Ｗ−Ｓｉ（タング
ステンシリサイド）、Ｗ、Ａｌ、Ｔｉ、ＳｉＯ2 、Ｓｉ
3 Ｎ4 、その他従来周知の材料の中から適宜選択した導
電体又は絶縁体でよいことは当業者には明らかであろ
う。更には、上記導電体又は絶縁体をそれぞれ複数個積
層した構造としてよい。また、その形成方法も、熱酸
化、窒化、シリサイド化、デポジション等、種々選択で
きることは当業者には明らかであろう。更には、マスク
材58、59は上述したポリシリコンの他に、例えばフォト
レジスト、窒化膜等であってもよい。
【００９１】また、本発明は上述のスタックセルキャパ
シタを有するダイナミックＲＡＭ以外にも、例えばＳｉ
Ｏ2 膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、その他、上述
の半導体領域の導電型を変えたり、或いは本発明を半導
体メモリの他の箇所や他のデバイスにも適用することも
できる。
シタを有するダイナミックＲＡＭ以外にも、例えばＳｉ
Ｏ2 膜上に上述のスタックセルキャパシタを設けてこの
キャパシタの下部電極を延設してトランスファゲートの
ソース領域と接続する構造としてよいし、その他、上述
の半導体領域の導電型を変えたり、或いは本発明を半導
体メモリの他の箇所や他のデバイスにも適用することも
できる。
【００９２】
【発明の作用効果】本発明は上述した如く、ビットライ
ンへの接続用コンタクトホールと、キャパシタへの接続
用コンタクトホールとをそれぞれ形成した後、ビットラ
イン形成時にキャパシタへのコンタクトホールをビット
ライン形成材料等で塞いでおくため、各コンタクトホー
ルをセルフアラインに形成しなくて済み、ホール間のス
ペースを必要以上にとることはなく、また、ビットライ
ンのパターニング時の目はずれが生じてもキャパシタ側
のコンタクトホールが塞がれていて基板がエッチングさ
れることもなく、これを考慮したパターニングが不要と
なることもあって、サイズの縮小化が図れる。しかも、
ビットラインの側壁へのサイドウォール形成工程の直後
にストレージノード用の導電体を形成すれば、メモリセ
ル形成の工程数を著しく低減することができる。
ンへの接続用コンタクトホールと、キャパシタへの接続
用コンタクトホールとをそれぞれ形成した後、ビットラ
イン形成時にキャパシタへのコンタクトホールをビット
ライン形成材料等で塞いでおくため、各コンタクトホー
ルをセルフアラインに形成しなくて済み、ホール間のス
ペースを必要以上にとることはなく、また、ビットライ
ンのパターニング時の目はずれが生じてもキャパシタ側
のコンタクトホールが塞がれていて基板がエッチングさ
れることもなく、これを考慮したパターニングが不要と
なることもあって、サイズの縮小化が図れる。しかも、
ビットラインの側壁へのサイドウォール形成工程の直後
にストレージノード用の導電体を形成すれば、メモリセ
ル形成の工程数を著しく低減することができる。
【００９３】これに加えて、ビットライン周囲において
はエッチングレートを考慮した膜構造にする必要がない
ために、ビットラインの寄生容量や動作速度において有
利となる。また、ビットラインとストレージノードとを
同等の高さに位置させ得て、隣接ビットライン間の寄生
容量も小さくなる。
はエッチングレートを考慮した膜構造にする必要がない
ために、ビットラインの寄生容量や動作速度において有
利となる。また、ビットラインとストレージノードとを
同等の高さに位置させ得て、隣接ビットライン間の寄生
容量も小さくなる。
【図１】本発明の実施例によるダイナミックＲＡＭのメ
モリセルの製造方法の一工程段階の拡大断面図（図17の
Ｘ−Ｘ線断面：以下、同様）である。
モリセルの製造方法の一工程段階の拡大断面図（図17の
Ｘ−Ｘ線断面：以下、同様）である。
【図２】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図３】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図４】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図５】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図６】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図７】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図８】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図９】同メモリセルの製造方法の一工程段階の拡大断
面図（図17のＹ−Ｙ線断面：以下、同様）である。
面図（図17のＹ−Ｙ線断面：以下、同様）である。
【図10】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図11】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図12】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図13】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図14】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図15】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図16】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図17】同メモリセルの平面図である。
【図18】本発明の他の実施例によるダイナミックＲＡＭ
のメモリセルの製造方法の一工程段階の拡大断面図であ
る。
のメモリセルの製造方法の一工程段階の拡大断面図であ
る。
【図19】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図20】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図21】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図22】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図23】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図24】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図25】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図26】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図27】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図28】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図29】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図30】同メモリセルの製造方法の一工程段階の拡大断
面図である。
面図である。
【図31】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図32】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図33】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図34】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図35】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図36】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図37】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図38】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図39】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図40】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図41】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図42】本発明の他の実施例によるダイナミックＲＡＭ
のメモリセルの製造方法の一工程段階の拡大断面図であ
る。
のメモリセルの製造方法の一工程段階の拡大断面図であ
る。
【図43】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図44】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図45】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図46】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図47】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図48】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図49】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図50】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図51】同メモリセルの製造方法の一工程段階の拡大断
面図である。
面図である。
【図52】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図53】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図54】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図55】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図56】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図57】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図58】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図59】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図60】本発明の他の実施例によるダイナミックＲＡＭ
の要部の拡大断面図である。
の要部の拡大断面図である。
【図61】本発明の更に他の実施例によるダイナミックＲ
ＡＭの要部の拡大断面図である。
ＡＭの要部の拡大断面図である。
【図62】従来例によるダイナミックＲＡＭのメモリセル
の製造方法の一工程段階の拡大断面図である。
の製造方法の一工程段階の拡大断面図である。
【図63】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図64】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図65】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図66】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図67】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図68】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図69】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図70】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図71】他の従来例によるダイナミックＲＡＭのメモリ
セルの製造方法の一工程段階の拡大断面図である。
セルの製造方法の一工程段階の拡大断面図である。
【図72】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図73】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図74】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図75】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図76】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図77】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図78】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図79】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
【図80】更に他の従来例によるダイナミックＲＡＭのメ
モリセルの製造方法の一工程段階の拡大断面図である。
モリセルの製造方法の一工程段階の拡大断面図である。
【図81】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図82】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図83】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図84】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図85】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図86】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図87】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図88】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図89】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図90】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図91】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図92】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図93】同メモリセルの製造方法の他の一工程段階の拡
大断面図である。
大断面図である。
【図94】同メモリセルの製造方法の更に他の一工程段階
の拡大断面図である。
の拡大断面図である。
１・・・シリコン基板 ３・・・Ｎ+ 型ドレイン領域 ４・・・Ｎ+ 型ソース領域 22・・・ポリシリコン層（下部電極） 40、60・・・絶縁膜 51・・・層間絶縁膜 54、64・・・サイドウォール 58、59・・・マスク 58Ａ、58Ｂ・・・開口 ＷＬ・・・ワードライン ＢＬ・・・ビットライン ＢＬ’・・・ビットライン材料 ＴＲ・・・トランスファゲート ＳＮ・・・ストレージノード ＢＬＣＴ・・・ビットラインコンタクト（ホール） ＳＮＣＴ・・・ストレージノードコンタクト（ホール） ＳＮＣＴ ＰＬＵＧ・・・ストレージノードコンタクト
プラグ
プラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 諸井 政幸 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 朴 勝司 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 尾形 善広 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 奥本 康博 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (7)
- 【請求項１】 ワードラインを有するトランジスタの一
方の拡散領域がビットラインに、他方の拡散領域がキャ
パシタに接続されているメモリセルを有する半導体装置
を製造するに際し、 前記ビットラインへの接続用コンタクトホールと、前記
キャパシタへの接続用コンタクトホールとをそれぞれ形
成する工程と；ビットライン形成材料をパターニングし
てビットラインを形成するときに、キャパシタへの前記
接続用コンタクトホールを導電性材料によって塞いでお
く工程と；を有する、半導体装置の製造方法。 - 【請求項２】 ビットラインを含む表面上に被覆した絶
縁膜をエッチバックして前記ビットラインの側方にサイ
ドウォールとして残すと同時に、キャパシタへの接続用
コンタクトホール上の前記絶縁膜を除去する、請求項１
に記載した製造方法。 - 【請求項３】 絶縁膜の除去後、ストレージノード材料
を被着する、請求項２に記載した製造方法。 - 【請求項４】 請求項１に記載した各コンタクトホール
を形成した後、ビットライン形成材料をパターニングし
てビットラインを形成する際、ビットラインへの接続用
コンタクトホールとキャパシタへの接続用コンタクトホ
ールとを導電性材料によって塞ぎ、しかる後に前記ビッ
トライン形成材料を被着し、このビットライン形成材料
をパターニングしてビットラインを形成する、半導体装
置の製造方法。 - 【請求項５】 ビットラインの形成後に、このビットラ
インの側面とキャパシタへの接続用コンタクトホール内
の導電性材料の上面を酸化し、しかる後に全面に形成し
た絶縁膜をエッチバックして前記ビットラインの側方に
更に厚いサイドウォールを形成する、請求項４に記載し
た製造方法。 - 【請求項６】 請求項１に記載した各コンタクトホール
を形成した後、ビットライン形成材料をパターニングし
てビットラインを形成する際、ビットラインへの接続用
コンタクトホールとキャパシタへの接続用コンタクトホ
ールとを導電性材料によって塞ぎ、しかる後に前記ビッ
トライン形成材料をパターニングしてビットラインを形
成し、しかる後に全面に形成した絶縁膜をエッチバック
して前記ビットラインの側方にサイドウォールを形成す
る、半導体装置の製造方法。 - 【請求項７】 サイドウォールの形成後に、ストレージ
ノード材料を被着する、請求項５又は６に記載した製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06490395A JP3355511B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
| TW85104329A TW295709B (ja) | 1995-02-28 | 1996-04-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06490395A JP3355511B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236720A true JPH08236720A (ja) | 1996-09-13 |
| JP3355511B2 JP3355511B2 (ja) | 2002-12-09 |
Family
ID=13271496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06490395A Expired - Fee Related JP3355511B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3355511B2 (ja) |
| TW (1) | TW295709B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09199691A (ja) * | 1995-12-30 | 1997-07-31 | Lg Semicon Co Ltd | 半導体メモリ素子のメモリセル構造 |
| WO1998059372A1 (fr) * | 1997-06-20 | 1998-12-30 | Hitachi, Ltd. | Circuit integre a semiconducteur et son procede de fabrication |
| KR100275334B1 (ko) * | 1997-12-31 | 2001-01-15 | 김영환 | 반도체소자의제조방법 |
| US6727137B2 (en) | 1997-08-22 | 2004-04-27 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
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| KR100487915B1 (ko) * | 1997-12-31 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
| KR100487511B1 (ko) * | 1998-07-06 | 2005-08-01 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
-
1995
- 1995-02-28 JP JP06490395A patent/JP3355511B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-12 TW TW85104329A patent/TW295709B/zh active
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| JP2005072176A (ja) * | 2003-08-22 | 2005-03-17 | Nec Electronics Corp | 半導体装置とその製造方法 |
| JP4528504B2 (ja) * | 2003-08-22 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW295709B (ja) | 1997-01-11 |
| JP3355511B2 (ja) | 2002-12-09 |
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