JP2528608B2 - 記憶セルの埋込ビット線アレイを形成する方法 - Google Patents
記憶セルの埋込ビット線アレイを形成する方法Info
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- 238000000034 method Methods 0.000 title claims description 69
- 210000000352 storage cell Anatomy 0.000 title claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 43
- 229920005591 polysilicon Polymers 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 39
- 239000011810 insulating material Substances 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 22
- 210000004027 cell Anatomy 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 12
- 238000000926 separation method Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 46
- 238000003860 storage Methods 0.000 description 16
- 239000004642 Polyimide Substances 0.000 description 14
- 229920001721 polyimide Polymers 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 10
- 230000008569 process Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000012634 fragment Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般に、記憶セルの埋込
ビット線アレイを形成する方法に関する。
ビット線アレイを形成する方法に関する。
【０００２】
【従来の技術】通常のスタック型のＤＲＡＭメモリアレ
イは、埋込ビット線又は非埋込ビット線の構造を利用し
ている。埋込ビット線の構造を用いた場合には、ビット
線は、記憶セルＦＥＴのビット線の接点に近接して設け
られ、セル・コンデンサは、語線及びビット線の頂部の
上方で水平方向に形成される。非埋込ビット線の構造を
用いた場合には、深い垂直方向の接点が厚い絶縁層を通
ってセルＦＥＴまで形成され、コンデンサ構造が、語線
の上方且つビット線の下に設けられる。本明細書の開示
は、埋込ビット線を有するメモリアレイの製造に関す
る。
イは、埋込ビット線又は非埋込ビット線の構造を利用し
ている。埋込ビット線の構造を用いた場合には、ビット
線は、記憶セルＦＥＴのビット線の接点に近接して設け
られ、セル・コンデンサは、語線及びビット線の頂部の
上方で水平方向に形成される。非埋込ビット線の構造を
用いた場合には、深い垂直方向の接点が厚い絶縁層を通
ってセルＦＥＴまで形成され、コンデンサ構造が、語線
の上方且つビット線の下に設けられる。本明細書の開示
は、埋込ビット線を有するメモリアレイの製造に関す
る。
【０００３】半導体ウエーハの処理においては、記憶セ
ルのサイズを減少させ、これにより密度を極力大きくす
るという継続的な目標がある。本明細書の作成段階にお
いて、当該産業は、通常のチップサイズを有する６４メ
ガバイトのＤＲＡＭを開発しようと努力している。ＤＲ
ＡＭの処理における１つの関心事は、隣接するビット線
と隣接する語線との間のピッチすなわち分離距離であ
る。例えばビット線に関しては、種々の位置にあるビッ
ト線は、各々のセルＦＥＴの活性領域の一つに接触する
必要がある。そのような状況は一般に、ビット線の接点
と呼ばれている。種々の活性領域を絶縁するために、ウ
エーハの上に絶縁層が設けられる。その後、ホトリソグ
ラフ技術を用いて、所望の活性領域に対するビット線の
接点を開く。その後のある時点において、ビット線材料
をウエーハの上に設けてパターニングし、ビット線の所
望のアレイを形成する。
ルのサイズを減少させ、これにより密度を極力大きくす
るという継続的な目標がある。本明細書の作成段階にお
いて、当該産業は、通常のチップサイズを有する６４メ
ガバイトのＤＲＡＭを開発しようと努力している。ＤＲ
ＡＭの処理における１つの関心事は、隣接するビット線
と隣接する語線との間のピッチすなわち分離距離であ
る。例えばビット線に関しては、種々の位置にあるビッ
ト線は、各々のセルＦＥＴの活性領域の一つに接触する
必要がある。そのような状況は一般に、ビット線の接点
と呼ばれている。種々の活性領域を絶縁するために、ウ
エーハの上に絶縁層が設けられる。その後、ホトリソグ
ラフ技術を用いて、所望の活性領域に対するビット線の
接点を開く。その後のある時点において、ビット線材料
をウエーハの上に設けてパターニングし、ビット線の所
望のアレイを形成する。
【０００４】しかしながら、ビット線がビット接点に完
全に重なるように、マスクの不整合に関して安全係数を
取らなければならない。これは一般に、その周囲に接点
エッチングが生ずるビット線の領域を拡大することによ
り行われ、これにより、ビット線の接点に対するビット
線の適正な接触を行わせる際にマスクの不整合を許容す
る。
全に重なるように、マスクの不整合に関して安全係数を
取らなければならない。これは一般に、その周囲に接点
エッチングが生ずるビット線の領域を拡大することによ
り行われ、これにより、ビット線の接点に対するビット
線の適正な接触を行わせる際にマスクの不整合を許容す
る。
【０００５】そのような状況が図１に示されており、図
１には、ビット線１２及びビット線の接点１４が図示さ
れている。ビット線１２が接点１４に重なった場合に、
「サラウンド（ｓｕｒｒｏｕｎｄ）」と呼ばれる拡大さ
れたビット線領域１６が提供される。これは、接点１４
に対するビット線１２のパターニングの不用意なマスク
の不整合により、接点１４をビット線１２に適正に接触
させる。しかしながら、この技術は、ビット線の全体的
な拡大が、そのようなサラウンドが存在しない場合に比
較して、ビット線を更に大きく相互に隔置する必要があ
るという欠点を有している。
１には、ビット線１２及びビット線の接点１４が図示さ
れている。ビット線１２が接点１４に重なった場合に、
「サラウンド（ｓｕｒｒｏｕｎｄ）」と呼ばれる拡大さ
れたビット線領域１６が提供される。これは、接点１４
に対するビット線１２のパターニングの不用意なマスク
の不整合により、接点１４をビット線１２に適正に接触
させる。しかしながら、この技術は、ビット線の全体的
な拡大が、そのようなサラウンドが存在しない場合に比
較して、ビット線を更に大きく相互に隔置する必要があ
るという欠点を有している。
【０００６】語線に関しては、埋込ビット線ＤＲＡＭに
対するセル密度に悪影響を与える問題が図２に示されて
いる。一連の語線２０、２２、２４を有するウエーハの
破片１８が図示されている。ビット線２６も図示されて
いる。図示の断面は、アレイを対角線方向に切断して示
すものであり、従って、図２のビット線２６は、語線に
対して直角に伸びるようには見えない。代表的な従来技
術の製造においては、語線には、図示のスペーサ２８の
如きそれぞれのスペーサが最初に形成される。その後の
ある時点において、ビット線材料がウエーハの上に設け
られ且つエッチングされて、それぞれのビット線２６を
形成する。電気的に絶縁する目的で、ビット線２６の周
囲には絶縁スペーサも設けなければならない。ビット線
スペーサには符号３２が付されている。スペーサ３２を
形成する際には、既に絶縁され且つ隔置されている語線
の周囲に追加のスペーサ３４が追加されるという不都合
がある。従って、語線の周囲には二重のスペーサが形成
される。これは、将来の記憶コンデンサのための活性領
域に対して所望の接点を形成するために、各語線の間に
適正な透き間を設けるために必要とされるよりも語線を
より大きく離す必要がある。そのような語線のピッチの
増大は、密度の最大化を妨げる。
対するセル密度に悪影響を与える問題が図２に示されて
いる。一連の語線２０、２２、２４を有するウエーハの
破片１８が図示されている。ビット線２６も図示されて
いる。図示の断面は、アレイを対角線方向に切断して示
すものであり、従って、図２のビット線２６は、語線に
対して直角に伸びるようには見えない。代表的な従来技
術の製造においては、語線には、図示のスペーサ２８の
如きそれぞれのスペーサが最初に形成される。その後の
ある時点において、ビット線材料がウエーハの上に設け
られ且つエッチングされて、それぞれのビット線２６を
形成する。電気的に絶縁する目的で、ビット線２６の周
囲には絶縁スペーサも設けなければならない。ビット線
スペーサには符号３２が付されている。スペーサ３２を
形成する際には、既に絶縁され且つ隔置されている語線
の周囲に追加のスペーサ３４が追加されるという不都合
がある。従って、語線の周囲には二重のスペーサが形成
される。これは、将来の記憶コンデンサのための活性領
域に対して所望の接点を形成するために、各語線の間に
適正な透き間を設けるために必要とされるよりも語線を
より大きく離す必要がある。そのような語線のピッチの
増大は、密度の最大化を妨げる。
【０００７】埋込ビット線の形成に伴う他の問題は、ビ
ット線のパターンを生ずるエッチングである。形成すべ
きビット線は、語線の上で上下に直交方向にうねり、こ
れにより、ウエーハを横断して広く変化するトポグラフ
ィすなわち等高線が生ずる。広く変化するトポグラフィ
を有する層のエッチングは、かなり過剰なエッチングを
必要とし、各ビット線の間に抵抗性の短絡を残しがちで
ある。
ット線のパターンを生ずるエッチングである。形成すべ
きビット線は、語線の上で上下に直交方向にうねり、こ
れにより、ウエーハを横断して広く変化するトポグラフ
ィすなわち等高線が生ずる。広く変化するトポグラフィ
を有する層のエッチングは、かなり過剰なエッチングを
必要とし、各ビット線の間に抵抗性の短絡を残しがちで
ある。
【０００８】
【発明が解決しようとする課題及び課題を解決するため
の手段】記憶セルの埋込ビット線アレイを形成する際の
上述並びに他の従来技術の問題を解決することが望まれ
る。
の手段】記憶セルの埋込ビット線アレイを形成する際の
上述並びに他の従来技術の問題を解決することが望まれ
る。
【０００９】本発明のある特徴によれば、記憶セルの埋
込ビット線アレイを形成する方法が提供され、該方法
は、半導体ウエーハの上に実質的に電気的に絶縁された
導電性の語線のアレイを設け、隣接する語線の導電性の
部分を選択された分離距離によって相互に分離させる段
階と、記憶セルのコンデンサと電気的に接続するための
第１の活性領域と、ビット線と電気的に接続するための
第２の活性領域とからなる活性領域を前記語線に隣接し
て設け、記憶セルＦＥＴのアレイを形成する段階と、酸
化物及びポリシリコンに対して選択的にエッチング可能
な第１の材料の層を選択された厚みまで前記ウエーハの
上に設ける段階と、前記第１の材料の層をパターニング
並びにエッチングし、その中に埋込ビット線を形成する
ための第１の選択された幅を有する埋込ビット線の溝の
パターンを形成する段階と、前記ウエーハの上のパター
ニング並びにエッチングされた第１の材料の層を覆うよ
うに絶縁材料の層を選択された厚みまで設け、このとき
前記選択された厚みを前記第１の選択された幅の半分よ
りも小さくし、前記絶縁材料の層によって前記ビット線
の溝をより小さな第２の幅まで狭め、前記より小さな第
２の幅のビット線の溝にはベースを設ける段階と、ホト
レジストを施し、露光し且つ剥離し、ビット線の溝に覆
い掛かるビット線の第２の活性領域に対する接点の第１
のパターンを形成する段階と、前記第２の幅のビット線
の溝のベースから絶縁材料をエッチングして第２の活性
領域を上方に露出させ、これにより、前記第１のパター
ンの中にビット線の第２の活性領域に対する接点の第２
のパターンを形成する段階と、前記第２の幅のビット線
の溝のベースを塞ぎ、且つ、その中の第２の活性領域に
電気的に接触してビット線を少なくとも部分的に形成す
るに十分な選択された厚みの導電性のドーピングを受け
たポリシリコンの層を前記ウエーハの上に設ける段階
と、第２の幅のビット線の溝の中の前記導電性のドーピ
ングを受けたポリシリコンよりも高い伝導度を有する導
電性の材料を前記第２の幅のビット線の溝の中の前記ポ
リシリコンの上に設ける段階と、前記導電性の材料の上
に絶縁材料を設ける段階と、前記ビット線の上に前記第
１の活性領域と電気的に接触するコンデンサのアレイを
設ける段階とを備える。
込ビット線アレイを形成する方法が提供され、該方法
は、半導体ウエーハの上に実質的に電気的に絶縁された
導電性の語線のアレイを設け、隣接する語線の導電性の
部分を選択された分離距離によって相互に分離させる段
階と、記憶セルのコンデンサと電気的に接続するための
第１の活性領域と、ビット線と電気的に接続するための
第２の活性領域とからなる活性領域を前記語線に隣接し
て設け、記憶セルＦＥＴのアレイを形成する段階と、酸
化物及びポリシリコンに対して選択的にエッチング可能
な第１の材料の層を選択された厚みまで前記ウエーハの
上に設ける段階と、前記第１の材料の層をパターニング
並びにエッチングし、その中に埋込ビット線を形成する
ための第１の選択された幅を有する埋込ビット線の溝の
パターンを形成する段階と、前記ウエーハの上のパター
ニング並びにエッチングされた第１の材料の層を覆うよ
うに絶縁材料の層を選択された厚みまで設け、このとき
前記選択された厚みを前記第１の選択された幅の半分よ
りも小さくし、前記絶縁材料の層によって前記ビット線
の溝をより小さな第２の幅まで狭め、前記より小さな第
２の幅のビット線の溝にはベースを設ける段階と、ホト
レジストを施し、露光し且つ剥離し、ビット線の溝に覆
い掛かるビット線の第２の活性領域に対する接点の第１
のパターンを形成する段階と、前記第２の幅のビット線
の溝のベースから絶縁材料をエッチングして第２の活性
領域を上方に露出させ、これにより、前記第１のパター
ンの中にビット線の第２の活性領域に対する接点の第２
のパターンを形成する段階と、前記第２の幅のビット線
の溝のベースを塞ぎ、且つ、その中の第２の活性領域に
電気的に接触してビット線を少なくとも部分的に形成す
るに十分な選択された厚みの導電性のドーピングを受け
たポリシリコンの層を前記ウエーハの上に設ける段階
と、第２の幅のビット線の溝の中の前記導電性のドーピ
ングを受けたポリシリコンよりも高い伝導度を有する導
電性の材料を前記第２の幅のビット線の溝の中の前記ポ
リシリコンの上に設ける段階と、前記導電性の材料の上
に絶縁材料を設ける段階と、前記ビット線の上に前記第
１の活性領域と電気的に接触するコンデンサのアレイを
設ける段階とを備える。
【００１０】第１の材料はポリイミドを含むのが好まし
い。また、第１の材料をパターニングし、第１の選択さ
れた幅を有するビット線の溝の第１のシリーズを形成す
るのが好ましい。次に、第１の材料のパターニング並び
にエッチングを受けた層の上の選択された厚みまで、上
記ウエーハの上に絶縁材料の層を設ける。絶縁材料の選
択された厚みは、上記第１の選択された幅の半分よりも
小さく、ビット線の溝の幅をより小さな第２の幅まで効
果的に減少させる。絶縁材料を通してビット線の接点を
開放した後に、導電性のドーピングを受けたポリシリコ
ンをウエーハの上に設け、上述のようにプロセスを続行
する。このようにすると、所望のビット線パターンを形
成するビット線の溝の形成に関して、ビット線の側部及
び頂部を電気的に絶縁する効果がある。
い。また、第１の材料をパターニングし、第１の選択さ
れた幅を有するビット線の溝の第１のシリーズを形成す
るのが好ましい。次に、第１の材料のパターニング並び
にエッチングを受けた層の上の選択された厚みまで、上
記ウエーハの上に絶縁材料の層を設ける。絶縁材料の選
択された厚みは、上記第１の選択された幅の半分よりも
小さく、ビット線の溝の幅をより小さな第２の幅まで効
果的に減少させる。絶縁材料を通してビット線の接点を
開放した後に、導電性のドーピングを受けたポリシリコ
ンをウエーハの上に設け、上述のようにプロセスを続行
する。このようにすると、所望のビット線パターンを形
成するビット線の溝の形成に関して、ビット線の側部及
び頂部を電気的に絶縁する効果がある。
【００１１】
【実施例】本発明の好ましい実施例を図面を参照して以
下に説明する。
下に説明する。
【００１２】図面を詳細に参照すると、図３は、その全
体を符号３５で示す半導体ウエーハの断片を示してい
る。ウエーハ３５には、図示の語線３６、３８、４０の
如き、実質的に電気的に絶縁された語線のアレイが設け
られている。そのような語線は、通常の最下方のゲート
酸化物と、ポリシリコン層と、ケイ化タングステン等の
上方のケイ化物層と、酸化物キャップと、側方の酸化物
スペーサとを備えている。側方の酸化物スペーサは符号
４４で示されており、また、酸化物キャップは符号４５
で示されており、語線３６、３８、４０の他の特徴部に
は図面を明瞭にするために符号を付していない。
体を符号３５で示す半導体ウエーハの断片を示してい
る。ウエーハ３５には、図示の語線３６、３８、４０の
如き、実質的に電気的に絶縁された語線のアレイが設け
られている。そのような語線は、通常の最下方のゲート
酸化物と、ポリシリコン層と、ケイ化タングステン等の
上方のケイ化物層と、酸化物キャップと、側方の酸化物
スペーサとを備えている。側方の酸化物スペーサは符号
４４で示されており、また、酸化物キャップは符号４５
で示されており、語線３６、３８、４０の他の特徴部に
は図面を明瞭にするために符号を付していない。
【００１３】隣接する語線の導電性の部分は、選択され
た分離距離「Ｆ」だけ相互に分離されている。本発明の
ある特徴によれば、分離距離「Ｆ」は、フォトマスキン
グ・プロセスにおいて用いられる選択された最小の光特
徴部の幅とすることができ、これにより、メモリ・アレ
イに使用される線及び間隔を意味する語線ピッチは２×
Ｆとなり、従って回路密度が増大する。図２の従来技術
に関しては、第１の記憶ノード側の線分離距離は、追加
のスペーサ３４を考慮すると、約１．５−２．０Ｆであ
ることに注意する必要がある。
た分離距離「Ｆ」だけ相互に分離されている。本発明の
ある特徴によれば、分離距離「Ｆ」は、フォトマスキン
グ・プロセスにおいて用いられる選択された最小の光特
徴部の幅とすることができ、これにより、メモリ・アレ
イに使用される線及び間隔を意味する語線ピッチは２×
Ｆとなり、従って回路密度が増大する。図２の従来技術
に関しては、第１の記憶ノード側の線分離距離は、追加
のスペーサ３４を考慮すると、約１．５−２．０Ｆであ
ることに注意する必要がある。
【００１４】語線の周囲には活性領域が設けられ、語線
３８の周囲に示された活性領域４６、４８等の記憶セル
ＦＥＴのアレイを形成している。トランジスタ・ゲート
／語線３８について説明すると、トランジスタ・ゲート
／語線には、単一の記憶セルを決定するためのコンデン
サ構造が設けられている。活性領域４８は、記憶セルの
コンデンサ（後述する）と電気的に接続される第１の活
性領域を形成し、活性領域４６は、ビット線（後述す
る）と電気的に接続される第２の活性領域を形成する。
３８の周囲に示された活性領域４６、４８等の記憶セル
ＦＥＴのアレイを形成している。トランジスタ・ゲート
／語線３８について説明すると、トランジスタ・ゲート
／語線には、単一の記憶セルを決定するためのコンデン
サ構造が設けられている。活性領域４８は、記憶セルの
コンデンサ（後述する）と電気的に接続される第１の活
性領域を形成し、活性領域４６は、ビット線（後述す
る）と電気的に接続される第２の活性領域を形成する。
【００１５】保護バリア層５０がウエーハ３５の頂部に
設けられており、この保護バリア層の厚みは、約１００
オングストロームから約１０００オングストロームまで
の厚みが選択されるが、約５００オングストロームであ
るのが最も好ましい。層５０は、ＴＥＯＳ又は窒化物材
料の化学蒸着（ＣＶＤ）により設けられるＳｉＯxの如
き絶縁材料から形成されるのが好ましい。層５０の機能
は以下により詳細に説明する。
設けられており、この保護バリア層の厚みは、約１００
オングストロームから約１０００オングストロームまで
の厚みが選択されるが、約５００オングストロームであ
るのが最も好ましい。層５０は、ＴＥＯＳ又は窒化物材
料の化学蒸着（ＣＶＤ）により設けられるＳｉＯxの如
き絶縁材料から形成されるのが好ましい。層５０の機能
は以下により詳細に説明する。
【００１６】図４を参照すると、第１の材料の層５２が
ウエーハの上に施されており、上記第１の材料の層は、
層５０の上に選択された厚みで設けられている。第１の
材料は、酸化物及びポリシリコンに対して選択的にエッ
チング可能でなければならない。ポリシリコン及び酸化
物は、第１の材料に対して選択的にエッチング可能であ
るのが好ましい。第１の材料はまた、実質的に平坦な上
面をもたらすのが好ましい。選択される材料は、ウエー
ハ３５に設けられたポリイミドである。層５２の好まし
い厚みは、酸化物キャップ４５（図４の断面図では見え
ない）の上面の上に約３，０００オングストロームから
約１２，０００オングストロームであるのが好ましく、
約５，０００オングストロームであるのが最も好まし
い。ポリイミドを用いた場合には、酸化物層５０は、保
護／バリア層として機能し、後の種々の処理段階におい
て、ポリイミドが層５０から基板の中に侵入すなわち移
動するのを防止する。
ウエーハの上に施されており、上記第１の材料の層は、
層５０の上に選択された厚みで設けられている。第１の
材料は、酸化物及びポリシリコンに対して選択的にエッ
チング可能でなければならない。ポリシリコン及び酸化
物は、第１の材料に対して選択的にエッチング可能であ
るのが好ましい。第１の材料はまた、実質的に平坦な上
面をもたらすのが好ましい。選択される材料は、ウエー
ハ３５に設けられたポリイミドである。層５２の好まし
い厚みは、酸化物キャップ４５（図４の断面図では見え
ない）の上面の上に約３，０００オングストロームから
約１２，０００オングストロームであるのが好ましく、
約５，０００オングストロームであるのが最も好まし
い。ポリイミドを用いた場合には、酸化物層５０は、保
護／バリア層として機能し、後の種々の処理段階におい
て、ポリイミドが層５０から基板の中に侵入すなわち移
動するのを防止する。
【００１７】窒化物層５４が、約２００オングストロー
ムから約３，０００オングストロームの厚みまでポリイ
ミド層５２の上に設けられているが、その厚みは約１，
５００オングストロームであるのが最も好ましい。窒化
物層５４は、必要に応じてポリイミド層５２の上に硬い
保護マスクを形成するために設けることができる。その
ようなマスクは、後のエッチング段階において、そのよ
うなプロセスの上述の如き段階において望ましくないポ
リイミドの除去を防止する役割を果たす。図４は、埋込
ビット線を形成するための埋込ビット線の溝５６を形成
するためにパターニング及びエッチングされている層５
２及び５４を示している。ビット線の溝４５は第１の選
択された幅「Ａ」を有している。６４メガバイトの構造
に対しては、「Ａ」は約４，０００オングストロームか
ら約７，０００オングストロームであると予想される。
図５は、図４の処理順序に相当するウエーハ３５の平面
図である。最初にビット線の溝５６を提供するためのエ
ッチングは、周知の反応イオンエッチング技術によって
行うことができる。ポリイミドは、層５０をエッチング
しないＯ2（酸素）の存在下で反応イオンエッチングさ
せることができる。
ムから約３，０００オングストロームの厚みまでポリイ
ミド層５２の上に設けられているが、その厚みは約１，
５００オングストロームであるのが最も好ましい。窒化
物層５４は、必要に応じてポリイミド層５２の上に硬い
保護マスクを形成するために設けることができる。その
ようなマスクは、後のエッチング段階において、そのよ
うなプロセスの上述の如き段階において望ましくないポ
リイミドの除去を防止する役割を果たす。図４は、埋込
ビット線を形成するための埋込ビット線の溝５６を形成
するためにパターニング及びエッチングされている層５
２及び５４を示している。ビット線の溝４５は第１の選
択された幅「Ａ」を有している。６４メガバイトの構造
に対しては、「Ａ」は約４，０００オングストロームか
ら約７，０００オングストロームであると予想される。
図５は、図４の処理順序に相当するウエーハ３５の平面
図である。最初にビット線の溝５６を提供するためのエ
ッチングは、周知の反応イオンエッチング技術によって
行うことができる。ポリイミドは、層５０をエッチング
しないＯ2（酸素）の存在下で反応イオンエッチングさ
せることができる。
【００１８】ホトレジスト・パターンの直後に、必要に
応じて、等方性のＯ2プラズマエッチングを用い、リト
グラフ露光工具のリトグラフ能力を越えて、ビット線の
溝５６の幅を広げることができる。その技術の例として
は、酸素プラズマを用いた等方性のデスカム・エッチン
グ（ｄｅｓｃｕｍ ｅｔｃｈ）がある。周縁部及びアレ
イの溝は同一の幅を有することが好ましいことも注記し
ておく。
応じて、等方性のＯ2プラズマエッチングを用い、リト
グラフ露光工具のリトグラフ能力を越えて、ビット線の
溝５６の幅を広げることができる。その技術の例として
は、酸素プラズマを用いた等方性のデスカム・エッチン
グ（ｄｅｓｃｕｍ ｅｔｃｈ）がある。周縁部及びアレ
イの溝は同一の幅を有することが好ましいことも注記し
ておく。
【００１９】図６及び図７を参照すると、ＳｉＯ2であ
るのが好ましい絶縁材料の層５８が、パターニング及び
エッチングされた層５２、５４の上に選択された厚みま
で設けられている。層５８の選択された厚みは、第１の
選択された幅「Ａ」の半分よりも小さく、約１，０００
オングストロームから約３，０００オングストロームで
あるのが好ましく、約１，５００オングストロームであ
るのが最も好ましい。絶縁層５８は、ビット線の溝５６
を小さい方の第２の幅「Ｂ」まで狭め、ビット線と将来
の記憶コンデンサとの間に側壁絶縁部を設ける。上述の
層を形成する間に、ポリイミドが充填されて酸化物の堆
積の間の第１の活性領域４８（将来の記憶コンデンサの
接点位置）の上の隣接する語線の間に残り、これによ
り、そのような堆積の間に語線のスペーサが形成される
のを防止する。
るのが好ましい絶縁材料の層５８が、パターニング及び
エッチングされた層５２、５４の上に選択された厚みま
で設けられている。層５８の選択された厚みは、第１の
選択された幅「Ａ」の半分よりも小さく、約１，０００
オングストロームから約３，０００オングストロームで
あるのが好ましく、約１，５００オングストロームであ
るのが最も好ましい。絶縁層５８は、ビット線の溝５６
を小さい方の第２の幅「Ｂ」まで狭め、ビット線と将来
の記憶コンデンサとの間に側壁絶縁部を設ける。上述の
層を形成する間に、ポリイミドが充填されて酸化物の堆
積の間の第１の活性領域４８（将来の記憶コンデンサの
接点位置）の上の隣接する語線の間に残り、これによ
り、そのような堆積の間に語線のスペーサが形成される
のを防止する。
【００２０】図６及び図７を更に参照すると、ホトレジ
スト層６０が付与され、露光され且つ図示のように剥離
され、ビット線の第２の活性領域の接点６２の第１のパ
ターンを形成し、上記接点は、共に語線及びビット線に
平行なビット線の溝５６を越えて重なり合う。第１のパ
ターンの単一のビット線の第２の活性領域接点６２が図
７に示されている。これら接点は、各々の将来のビット
線の接点のウエーハを横断して設けられるものである
が、図面では明瞭に示されている。図７はまた、アレイ
を横断して繰り返される活性領域のパターニングの単一
の広いアウトライン６１も示している。
スト層６０が付与され、露光され且つ図示のように剥離
され、ビット線の第２の活性領域の接点６２の第１のパ
ターンを形成し、上記接点は、共に語線及びビット線に
平行なビット線の溝５６を越えて重なり合う。第１のパ
ターンの単一のビット線の第２の活性領域接点６２が図
７に示されている。これら接点は、各々の将来のビット
線の接点のウエーハを横断して設けられるものである
が、図面では明瞭に示されている。図７はまた、アレイ
を横断して繰り返される活性領域のパターニングの単一
の広いアウトライン６１も示している。
【００２１】図８を参照すると、ホトレジスト層６０が
ＲＩＥプラズマエッチングされ、酸化物層５８の頂面の
すべてのレジストが取り除かれ、埋込接点が何等設けら
れていないビット線の溝の部分にだけレジスト６０を残
している。
ＲＩＥプラズマエッチングされ、酸化物層５８の頂面の
すべてのレジストが取り除かれ、埋込接点が何等設けら
れていないビット線の溝の部分にだけレジスト６０を残
している。
【００２２】図９を参照すると、酸化物エッチングが行
われ、第２の幅のビット線の溝５６のベースから絶縁材
料をエッチングし、第２の活性領域４６を上方に露出さ
せている。これにより、ビット線の第２の活性領域の接
点６４の第２のパターン（図７の平面図参照）が形成さ
れ、上記接点は第２のパターンの接点のアウトライン６
２の内側にある。接点６４の境界部は、ビット線の溝５
６（幅「Ｂ」）の側壁と、隣接する語線の語線スペーサ
とによって形成される。ビット線の接点６２の第１のパ
ターンは、ビット線の接点６４の第２のパターンよりも
大きいことに注意する必要がある（図７）。そのような
技術により、小さい方のビット線の接点６４を形成する
という利点が得られ、上記接点は、パターニング以上の
追加のホトマスキング（可能であるとしても）を行って
接点のアウトライン６２を形成することなく、最小のホ
ト特徴部の寸法よりも十分に小さな寸法を有することが
できる。
われ、第２の幅のビット線の溝５６のベースから絶縁材
料をエッチングし、第２の活性領域４６を上方に露出さ
せている。これにより、ビット線の第２の活性領域の接
点６４の第２のパターン（図７の平面図参照）が形成さ
れ、上記接点は第２のパターンの接点のアウトライン６
２の内側にある。接点６４の境界部は、ビット線の溝５
６（幅「Ｂ」）の側壁と、隣接する語線の語線スペーサ
とによって形成される。ビット線の接点６２の第１のパ
ターンは、ビット線の接点６４の第２のパターンよりも
大きいことに注意する必要がある（図７）。そのような
技術により、小さい方のビット線の接点６４を形成する
という利点が得られ、上記接点は、パターニング以上の
追加のホトマスキング（可能であるとしても）を行って
接点のアウトライン６２を形成することなく、最小のホ
ト特徴部の寸法よりも十分に小さな寸法を有することが
できる。
【００２３】その後レジストはウエーハから剥離され
る。窒化物層５４の上の酸化物材料も、窒化物に対して
選択されるエッチングによって、プロセスのこの時点に
おいて完全に除去するのが好ましいことを注記する。
る。窒化物層５４の上の酸化物材料も、窒化物に対して
選択されるエッチングによって、プロセスのこの時点に
おいて完全に除去するのが好ましいことを注記する。
【００２４】図１０及び図１１を参照すると、導電性の
ドーピングを受けた層６６がウエーハの上に設けられ、
その層の厚みは、第２の幅のビット線の溝５６のベース
を塞ぎ且つその中の第２の活性領域４６と電気的に接触
するに十分なように選択される。ポリシリコン層６６の
好ましい厚みは、約２，０００オングストロームから約
６，０００オングストロームであり、約４，０００オン
グストロームであるのが最も好ましい。その後、ブラン
ケット状のポリシリコンのエッチバックが行われ、語線
の上に好ましくは約１，０００オングストロームのポリ
シリコンを残し、各語線の間のギャップをポリシリコン
で充填し、そのような位置におけるポリシリコンを厚く
する（図１１参照）。
ドーピングを受けた層６６がウエーハの上に設けられ、
その層の厚みは、第２の幅のビット線の溝５６のベース
を塞ぎ且つその中の第２の活性領域４６と電気的に接触
するに十分なように選択される。ポリシリコン層６６の
好ましい厚みは、約２，０００オングストロームから約
６，０００オングストロームであり、約４，０００オン
グストロームであるのが最も好ましい。その後、ブラン
ケット状のポリシリコンのエッチバックが行われ、語線
の上に好ましくは約１，０００オングストロームのポリ
シリコンを残し、各語線の間のギャップをポリシリコン
で充填し、そのような位置におけるポリシリコンを厚く
する（図１１参照）。
【００２５】その後、導電性のドーピングを受けたポリ
シリコンよりも高い導電性を有する導電性の材料、例え
ば層６８、をポリシリコン層６６の上に設ける。好まし
い材料の例はＷＳｉx等のケイ化物である。上記導電性
の材料は、金属蒸着してケイ化させ、その後ウエットエ
ッチングするか、あるいは、厚いＣＶＤケイ化物又は耐
火金属堆積（例えば、ＷＳｉx又はＷ）及びブランケッ
トをエッチバックし、ポリビット線にＷＳｉx又はＷを
残すことにより、堆積させることができる。その後、酸
化物６８等の絶縁材料を溝の中でケイ化物の上に設け、
ウエーハを好ましくはＣＭＰプロセスによって、再度完
全に平坦化する。そのような処理により、各語線の間で
上下にうねったビット線上のケイ化物とは反対に、アレ
イの中のケイ化物の距離が最小になる（図１１参照）。
これにより、ビット線の抵抗が減少する。
シリコンよりも高い導電性を有する導電性の材料、例え
ば層６８、をポリシリコン層６６の上に設ける。好まし
い材料の例はＷＳｉx等のケイ化物である。上記導電性
の材料は、金属蒸着してケイ化させ、その後ウエットエ
ッチングするか、あるいは、厚いＣＶＤケイ化物又は耐
火金属堆積（例えば、ＷＳｉx又はＷ）及びブランケッ
トをエッチバックし、ポリビット線にＷＳｉx又はＷを
残すことにより、堆積させることができる。その後、酸
化物６８等の絶縁材料を溝の中でケイ化物の上に設け、
ウエーハを好ましくはＣＭＰプロセスによって、再度完
全に平坦化する。そのような処理により、各語線の間で
上下にうねったビット線上のケイ化物とは反対に、アレ
イの中のケイ化物の距離が最小になる（図１１参照）。
これにより、ビット線の抵抗が減少する。
【００２６】その後、コンデンサのアレイが、第１の活
性領域４８（図３）と電気的に接触するウエーハの上に
設けられる。そのようにするための１つの技術において
は、最初にウエーハから窒化物層５４及びポリイミド層
５２を完全に剥離し、次に、記憶ノード接点をホトエッ
チングして記憶ノードポリを堆積させ、更に、ホトエッ
チングし、誘電性の堆積を行い、その後セルポリの堆積
等を行う。しかしながら、そのような技術は極めて好ま
しいものではなく、その理由は、該技術は、記憶ポリを
各ビット線の間の深いトレンチの外方にエッチングし、
また、記憶ノード接点及び記憶ノードポリの定義に対し
て別個のホト／エッチング段階を行う必要があるからで
ある。
性領域４８（図３）と電気的に接触するウエーハの上に
設けられる。そのようにするための１つの技術において
は、最初にウエーハから窒化物層５４及びポリイミド層
５２を完全に剥離し、次に、記憶ノード接点をホトエッ
チングして記憶ノードポリを堆積させ、更に、ホトエッ
チングし、誘電性の堆積を行い、その後セルポリの堆積
等を行う。しかしながら、そのような技術は極めて好ま
しいものではなく、その理由は、該技術は、記憶ポリを
各ビット線の間の深いトレンチの外方にエッチングし、
また、記憶ノード接点及び記憶ノードポリの定義に対し
て別個のホト／エッチング段階を行う必要があるからで
ある。
【００２７】コンデンサを設けるより好ましい技術は、
本件出願の基礎となる米国特許と同時に出願された米国
特許出願の明細書に記載されている。上記米国特許出願
は、本件出願の発明者によって「記憶セルのコンデンサ
アレイ上にビット線を形成する方法」と題して出願され
たものであり、本明細書においては上記米国特許出願の
明細書を参照する。そのような技術を図１２乃至図１５
を参照して説明する。図１２及び図１３を参照すると、
窒化物層５４、ポリイミド層５２及び層５０が第２のパ
ターニング及びエッチングを受け、第２の活性領域４８
に対する埋込接点開口６８を形成している。最少量の酸
化物層６９、５８をエッチングするのが好ましく、その
理由は、層５４、５２をエッチングするために用いられ
るエッチング化学物質は、酸化物に対して選択性を有す
るように選ばれるからである。層６９、５８の十分な厚
みを維持し、ビット線６６が記憶キャップ（７０）から
完全に絶縁させる。そのようなエッチングの間に、語線
のビット線の接点上の活性領域が上方に開放されていな
いことに注意する必要がある。そのようなエッチングの
間に、酸化物に対して選択的に窒化物が最初にエッチン
グされ、ビット線の頂部の酸化物のエッチングを防止す
る。その後、ＲＩＥＯ2プラズマエッチングが行われ、
総ての露出されたポリイミドを除去し、次に酸化物（層
５０の）をエッチングして活性領域４８を露出させる。
本件出願の基礎となる米国特許と同時に出願された米国
特許出願の明細書に記載されている。上記米国特許出願
は、本件出願の発明者によって「記憶セルのコンデンサ
アレイ上にビット線を形成する方法」と題して出願され
たものであり、本明細書においては上記米国特許出願の
明細書を参照する。そのような技術を図１２乃至図１５
を参照して説明する。図１２及び図１３を参照すると、
窒化物層５４、ポリイミド層５２及び層５０が第２のパ
ターニング及びエッチングを受け、第２の活性領域４８
に対する埋込接点開口６８を形成している。最少量の酸
化物層６９、５８をエッチングするのが好ましく、その
理由は、層５４、５２をエッチングするために用いられ
るエッチング化学物質は、酸化物に対して選択性を有す
るように選ばれるからである。層６９、５８の十分な厚
みを維持し、ビット線６６が記憶キャップ（７０）から
完全に絶縁させる。そのようなエッチングの間に、語線
のビット線の接点上の活性領域が上方に開放されていな
いことに注意する必要がある。そのようなエッチングの
間に、酸化物に対して選択的に窒化物が最初にエッチン
グされ、ビット線の頂部の酸化物のエッチングを防止す
る。その後、ＲＩＥＯ2プラズマエッチングが行われ、
総ての露出されたポリイミドを除去し、次に酸化物（層
５０の）をエッチングして活性領域４８を露出させる。
【００２８】その後、導電性のドーピングを受けたポリ
シリコンの層７０を、第２のパターニングを受けたポリ
イミドの層の上で且つ埋設接点６８の中のウエーハの上
に選択された厚みまで設ける。層７０は、約１，０００
オングストロームの厚みを有するのが好ましく、必要に
応じて粗面化して表面積を極力大きくすると共にこれに
よってキャパシタンスを増大させることができる。
シリコンの層７０を、第２のパターニングを受けたポリ
イミドの層の上で且つ埋設接点６８の中のウエーハの上
に選択された厚みまで設ける。層７０は、約１，０００
オングストロームの厚みを有するのが好ましく、必要に
応じて粗面化して表面積を極力大きくすると共にこれに
よってキャパシタンスを増大させることができる。
【００２９】図１４を参照すると、ホトレジスト層７１
をウエーハの上に設け、酸素プラズマエッチバックを行
ってポリを溝の外側に露出させ、溝の中にレジスト７１
を残すことができる。図１３及び図１５を参照すると、
ＲＩＥポリシリコンエッチングを行い、第１の活性領域
に接触する絶縁されたセル記憶ノード７７を形成する。
代替例においては、ＣＭＰ技術を用い、ＲＩＥレジスト
エッチバックを行わずに、セル記憶ノード７７を形成す
ることができる。そのような技術は、ポリシリコン層７
０の事前のパターニングを何等行うことなく、ノード７
７を形成する利点をもたらす。層５４の残りの窒化物を
窒化物エッチングによって除去し、その後、Ｏ2プラズ
マエッチングによって残っているポリイミド層５２を除
去する。次に、レジストは総てウエーハから剥離され
る。
をウエーハの上に設け、酸素プラズマエッチバックを行
ってポリを溝の外側に露出させ、溝の中にレジスト７１
を残すことができる。図１３及び図１５を参照すると、
ＲＩＥポリシリコンエッチングを行い、第１の活性領域
に接触する絶縁されたセル記憶ノード７７を形成する。
代替例においては、ＣＭＰ技術を用い、ＲＩＥレジスト
エッチバックを行わずに、セル記憶ノード７７を形成す
ることができる。そのような技術は、ポリシリコン層７
０の事前のパターニングを何等行うことなく、ノード７
７を形成する利点をもたらす。層５４の残りの窒化物を
窒化物エッチングによって除去し、その後、Ｏ2プラズ
マエッチングによって残っているポリイミド層５２を除
去する。次に、レジストは総てウエーハから剥離され
る。
【００３０】その後、コンデンサセルの誘電層が個々の
記憶ノードの上に設けられる。次に、コンデンサセルの
ポリシリコン層がコンデンサセルの誘電層の上に設けら
れ、記憶セルコンデンサのアレイを形成する。
記憶ノードの上に設けられる。次に、コンデンサセルの
ポリシリコン層がコンデンサセルの誘電層の上に設けら
れ、記憶セルコンデンサのアレイを形成する。
【００３１】上述の技術には種々の利点がある。そのよ
うな技術は、ビット線がビット線接点の周囲を包囲する
必要を無くす。語線の周囲には２重のスペーサが形成さ
れず、より密に充填された語線が生ずる。また、記憶ノ
ードのパターニング及びビット線のパターニングが排除
される。更に、埋込ビット線の流れにおける最も困難な
２つのトポロジホト段階が完全に平坦なウエーハで行う
ことができる。ビット線又は記憶ポリの下の絶縁体を厚
くすることなく全体的なスタック高さを減少させ、標準
的なプロセスに伴う長いエッチング時間に耐えるように
することができる。
うな技術は、ビット線がビット線接点の周囲を包囲する
必要を無くす。語線の周囲には２重のスペーサが形成さ
れず、より密に充填された語線が生ずる。また、記憶ノ
ードのパターニング及びビット線のパターニングが排除
される。更に、埋込ビット線の流れにおける最も困難な
２つのトポロジホト段階が完全に平坦なウエーハで行う
ことができる。ビット線又は記憶ポリの下の絶縁体を厚
くすることなく全体的なスタック高さを減少させ、標準
的なプロセスに伴う長いエッチング時間に耐えるように
することができる。
【００３２】本発明をその構造上及び方法上の特定の特
徴に関して説明した。しかしながら、本明細書に開示し
た手段は本発明を実施するための好ましい形態を表すも
のであり、従って、本発明は図示の並びに上述の特定の
特徴に限定されるものではないことを理解する必要があ
る。従って、本発明は、均等論に基づき適正に解釈され
る特許請求の範囲に入る総ての形態又は変形例を含むも
のである。
徴に関して説明した。しかしながら、本明細書に開示し
た手段は本発明を実施するための好ましい形態を表すも
のであり、従って、本発明は図示の並びに上述の特定の
特徴に限定されるものではないことを理解する必要があ
る。従って、本発明は、均等論に基づき適正に解釈され
る特許請求の範囲に入る総ての形態又は変形例を含むも
のである。
【図１】従来の技術の項で説明した従来技術の半導体ウ
エーハ上のビット線及びビット線の接点を示す平面図で
ある。
エーハ上のビット線及びビット線の接点を示す平面図で
ある。
【図２】従来の技術の項で説明した従来技術に従って処
理されるウエーハ破片の断面図である。
理されるウエーハ破片の断面図である。
【図３】本発明のある処理段階における半導体ウエーハ
の断面図である。
の断面図である。
【図４】図３の次の処理段階にある図３のウエーハを図
３に関して９０°で取り、図５の線４−４に沿って示す
断面図である。
３に関して９０°で取り、図５の線４−４に沿って示す
断面図である。
【図５】図４に示すのと同一の処理段階にある図３のウ
エーハを示す平面図である。
エーハを示す平面図である。
【図６】図４に対応する位置にある図３のウエーハを図
７の線６−６に沿って示す断面図であって、図４及び図
５に示す処理段階の次の処理段階にある図３のウエーハ
を示している。
７の線６−６に沿って示す断面図であって、図４及び図
５に示す処理段階の次の処理段階にある図３のウエーハ
を示している。
【図７】図６の処理段階に対応する処理段階にある図３
のウエーハの平面図である。
のウエーハの平面図である。
【図８】図４に対応する位置にある図３のウエーハの断
面図であって、図５及び図６に示す処理段階の次の処理
段階にある状態を示している。
面図であって、図５及び図６に示す処理段階の次の処理
段階にある状態を示している。
【図９】図４に対応する位置にある図３のウエーハの断
面図であって、図８に示す処理段階の次の処理段階にあ
る状態を示している。
面図であって、図８に示す処理段階の次の処理段階にあ
る状態を示している。
【図１０】図４に対応する位置にある図３のウエーハの
断面図であって、図９に示す処理段階の次の処理段階に
ある状態を示している。
断面図であって、図９に示す処理段階の次の処理段階に
ある状態を示している。
【図１１】図７の線１１−１１に沿って取った図３のウ
エーハの断面図であって、ウエーハが図１０の処理段階
にある状態を示している。
エーハの断面図であって、ウエーハが図１０の処理段階
にある状態を示している。
【図１２】図１１に示す処理段階の次の処理段階にある
図３のウエーハを示す断面図であって、図１３の線１２
−１２に沿って示す図である。
図３のウエーハを示す断面図であって、図１３の線１２
−１２に沿って示す図である。
【図１３】図１２に示す処理段階に対応する処理段階に
ある図３のウエーハの平面図である。
ある図３のウエーハの平面図である。
【図１４】図１２及び図１３に示す処理段階の次の処理
段階にある図３のウエーハを示す断面図であって、図１
０の位置に対応している。
段階にある図３のウエーハを示す断面図であって、図１
０の位置に対応している。
【図１５】図１４に示す処理段階の次の処理段階にある
図３のウエーハの断面図であって、図１４の断面位置に
対応している。
図３のウエーハの断面図であって、図１４の断面位置に
対応している。
３５ 半導体ウエーハ ３６、３８、４０
語線 ４４ 酸化物スペーサ ４５ 酸化物キャ
ップ ４６、４８ 活性領域 ５０ 保護バリア
層 ５２ 第１の材料層 ５６ 埋設ビット
線の溝 ５８ 絶縁材料の層 ６０ ホトレジス
ト層 ６２、６４ 接点 ６６ 導電ドープ
されたポリシリコン層 ７０ ポリシリコン層 ７７ 記憶ノード
語線 ４４ 酸化物スペーサ ４５ 酸化物キャ
ップ ４６、４８ 活性領域 ５０ 保護バリア
層 ５２ 第１の材料層 ５６ 埋設ビット
線の溝 ５８ 絶縁材料の層 ６０ ホトレジス
ト層 ６２、６４ 接点 ６６ 導電ドープ
されたポリシリコン層 ７０ ポリシリコン層 ７７ 記憶ノード
Claims (20)
- 【請求項１】 記憶セルの埋込ビット線アレイを形成す
る方法において、 半導体ウエーハの上に実質的に電気的に絶縁された導電
性の語線のアレイを設け、隣接する語線の導電性の部分
を選択された分離距離によって相互に分離させる段階
と、 記憶セルのコンデンサと電気的に接続するための第１の
活性領域と、ビット線と電気的に接続するための第２の
活性領域とからなる活性領域を前記語線に隣接して設
け、記憶セルＦＥＴのアレイを形成する段階と、 酸化物及びポリシリコンに対して選択的にエッチング可
能な第１の材料の層を選択された厚みまで前記ウエーハ
の上に設ける段階と、 前記第１の材料の層をパターニング並びにエッチング
し、その中に埋込ビット線を形成するための第１の選択
された幅を有する埋込ビット線の溝のパターンを形成す
る段階と、 前記ウエーハの上のパターニング並びにエッチングされ
た第１の材料の層を覆うように絶縁材料の層を選択され
た厚みまで設け、このとき前記選択された厚みを前記第
１の選択された幅の半分よりも小さくし、前記絶縁材料
の層によって前記ビット線の溝をより小さな第２の幅ま
で狭め、前記より小さな第２の幅のビット線の溝にはベ
ースを設ける段階と、 ホトレジストを施し、露光し且つ剥離し、ビット線の溝
に覆い掛かるビット線の第２の活性領域に対する接点の
第１のパターンを形成する段階と、 前記第２の幅のビット線の溝のベースから絶縁材料をエ
ッチングして第２の活性領域を上方に露出させ、これに
より、前記第１のパターンの中にビット線の第２の活性
領域に対する接点の第２のパターンを形成する段階と、 前記第２の幅のビット線の溝のベースを塞ぎ、且つ、そ
の中の第２の活性領域に電気的に接触してビット線を少
なくとも部分的に形成するに十分な選択された厚みの導
電性のドーピングを受けたポリシリコンの層を前記ウエ
ーハの上に設ける段階と、 第２の幅のビット線の溝の中の前記導電性のドーピング
を受けたポリシリコンよりも高い伝導度を有する導電性
の材料を前記第２の幅のビット線の溝の中の前記ポリシ
リコンの上に設ける段階と、 前記導電性の材料の上に絶縁材料を設ける段階と、 前記ビット線の上に前記第１の活性領域と電気的に接触
するコンデンサのアレイを設ける段階とを備える記憶セ
ルの埋込ビット線アレイを形成する方法。 - 【請求項２】 請求項１の記憶セルの埋込ビット線アレ
イを形成する方法において、前記第１の材料のパターニ
ング並びにエッチングを受けた層の上に絶縁材料を設け
る前記段階は、酸化物を堆積させることにより実行さ
れ、前記第１の材料の層は、前記堆積の間に前記第１の
活性領域の上の隣接する語線の間を充填し、これによ
り、前記堆積の間に語線スペーサが形成されるのを防止
することを特徴とする記憶セルの埋込ビット線アレイを
形成する方法。 - 【請求項３】 請求項１の記憶セルの埋込ビット線アレ
イを形成する方法において、選択された最小のホト特性
幅を用いて前記ウエーハを処理する段階を更に備え、前
記語線の分離距離は、前記最小のホト特性幅に等しいこ
とを特徴とする記憶セルの埋込ビット線アレイを形成す
る方法。 - 【請求項４】 請求項１の記憶セルの埋込ビット線アレ
イを形成する方法において、選択された最小のホト特性
幅を用いて前記ウエーハを処理する段階を更に備え、前
記語線の分離距離は、前記最小のホト特性幅に等しく、
更に、 前記第１の材料のパターニング並びにエッチングを受け
た層の上に前記絶縁材料を設ける段階は、酸化物を堆積
させることにより実行され、前記第１の材料の層は、前
記堆積の間に前記第１の活性領域の上の隣接する語線の
間を充填し、これにより、前記堆積の間に語線スペーサ
が形成されるのを防止することを特徴とする記憶セルの
埋込ビット線アレイを形成する方法。 - 【請求項５】 請求項１の記憶セルの埋込ビット線アレ
イを形成する方法において、前記第１の材料の層の前記
選択された厚みが、約３，０００オングストロームから
約１２，０００オングストロームであることを特徴とす
る記憶セルの埋込ビット線アレイを形成する方法。 - 【請求項６】 請求項１の記憶セルの埋込ビット線アレ
イを形成する方法において、ビット線の接点の第１のパ
ターンは、ビット線の接点の第２のパターンよりも大き
く、前記絶縁材料をエッチングして前記第２の活性領域
を露出させ且つ前記第２のパターンを形成する段階は、
追加のホトマスキングを行うことなく実行されることを
特徴とする記憶セルの埋込ビット線アレイを形成する方
法。 - 【請求項７】 請求項１の記憶セルの埋込ビット線アレ
イを形成する方法において、前記ビット線の溝の範囲内
で前記ウエーハの上に前記絶縁材料の層を設ける前に、
前記第１の材料のパターニング並びにエッチングを受け
た層をエッチングして前記ビット線の溝の幅を広げる第
２のエッチング段階を備えることを特徴とする記憶セル
の埋込ビット線アレイを形成する方法。 - 【請求項８】 請求項１の記憶セルの埋込ビット線アレ
イを形成する方法において、前記導電性のドーピングを
受けたポリシリコンは、ウエーハを横断して変化する厚
みを有することを特徴とする記憶セルの埋込ビット線ア
レイを形成する方法。 - 【請求項９】 請求項１の記憶セルの埋込ビット線アレ
イを形成する方法において、前記導電性のドーピングを
受けたポリシリコンの層を設ける段階が、 （１）前記第２の活性領域に接触し、（２）前記語線の
上に存在し、（３）前記語線の間のギャップを充填し、
前記導電性のドーピングを受けたポリシリコンの表面が
選択された高さの差をもって前記語線の垂直方向上方に
位置するように、前記ウエーハの上に導電性のドーピン
グを受けたポリシリコンの層を設ける段階を備えること
を特徴とする記憶セルの埋込ビット線アレイを形成する
方法。 - 【請求項１０】 記憶セルの埋込ビット線アレイを形成
する方法において、 半導体ウエーハの上に実質的に電気的に絶縁された導電
性の語線のアレイを設け、隣接する語線の導電性の部分
を選択された分離距離によって相互に分離させる段階
と、 記憶セルのコンデンサと電気的に接続するための第１の
活性領域と、ビット線と電気的に接続するための第２の
活性領域とによって形成される活性領域を前記語線に隣
接して設け、記憶セルＦＥＴのアレイを形成する段階
と、 第１の材料の層を選択された厚みまで前記ウエーハの上
に設ける段階と、 前記第１の材料の層をパターニング並びにエッチング
し、その中に埋込ビット線を形成するための埋込ビット
線の溝のパターンを形成する段階と、 前記ビット線の溝の中の第２の活性領域に対するビット
線の接点開口を設ける段階と、 前記ビット線の溝のベースを塞ぎ、且つ、その中の第２
の活性領域に電気的に接触してビット線を少なくとも部
分的に形成するに十分な選択された厚みの導電性のドー
ピングを受けたポリシリコンの層を前記ウエーハの上に
設ける段階と、 前記ビット線の溝の中の前記導電性のドーピングを受け
たポリシリコンよりも高い伝導度を有する導電性の材料
を前記ビット線の溝の中の前記ポリシリコンの上に設け
る段階と、 前記導電性の材料の上に絶縁材料を設ける段階と、 前記ビット線の上に前記第１の活性領域と電気的に接触
するコンデンサのアレイを設ける段階とを備える記憶セ
ルの埋込ビット線アレイを形成する方法。 - 【請求項１１】 請求項１０の記憶セルの埋込ビット線
アレイを形成する方法において、前記第１の材料の層の
前記選択された厚みが、約３，０００オングストローム
から約１２，０００オングストロームであることを特徴
とする記憶セルの埋込ビット線アレイを形成する方法。 - 【請求項１２】 請求項１０の記憶セルの埋込ビット線
アレイを形成する方法において、前記第１の材料の層の
前記選択された厚みが約５，０００オングストロームで
あることを特徴とする記憶セルの埋込ビット線アレイを
形成する方法。 - 【請求項１３】 請求項１０の記憶セルの埋込ビット線
アレイを形成する方法において、前記導電性のドーピン
グを受けたポリシリコンは、前記ウエーハを横断して変
化する厚みを有することを特徴とする記憶セルの埋込ビ
ット線アレイを形成する方法。 - 【請求項１４】 請求項１０の記憶セルの埋込ビット線
アレイを形成する方法において、前記導電性のドーピン
グを受けたポリシリコンの層を設ける段階が、 （１）前記第２の活性領域に接触し、（２）前記語線の
上に存在し、（３）前記語線の間のギャップを充填し、
前記導電性のドーピングを受けたポリシリコンの表面が
選択された高さの差をもって前記語線の垂直方向上方に
位置するように、前記ウエーハの上に導電性のドーピン
グを受けたポリシリコンの層を設ける段階を備えること
を特徴とする記憶セルの埋込ビット線アレイを形成する
方法。 - 【請求項１５】 記憶セルの埋込ビット線アレイを形成
する方法において、 半導体ウエーハの上に実質的に電
気的に絶縁された導電性の語線のアレイを設け、隣接す
る語線の導電性の部分を選択された分離距離によって相
互に分離させる段階と、 記憶セルのコンデンサと電気的に接続するための第１の
活性領域と、ビット線と電気的に接続するための第２の
活性領域とによって形成される活性領域を前記語線に隣
接して設け、記憶セルＦＥＴのアレイを形成する段階
と、 第１の材料の層を選択された厚みまで前記ウエーハの上
に設ける段階と、 前記第１の材料の層をパターニング並びにエッチング
し、その中に埋込ビット線を形成するための第１の選択
された幅を有する埋込ビット線の溝のパターンを形成す
る段階と、 前記ウエーハの上のパターニング並びにエッチングされ
た第１の材料の層を覆うように絶縁材料の層を選択され
た厚みまで設け、このとき前記絶縁材料の前記選択され
た厚みを前記第１の選択された幅の半分よりも小さく
し、前記絶縁材料の層によって前記ビット線の溝をより
小さな第２の幅まで狭め、前記より小さな第２の幅のビ
ット線の溝にはベースを設ける段階と、 前記第２の幅のビット線の溝の中及び前記ベースに第２
の活性領域に対するビット線の接点開口を設ける段階
と、 前記ビット線の溝のベースを塞ぎ、且つ、その中の第２
の活性領域に電気的に接触してビット線を少なくとも部
分的に形成するに十分な選択された厚みの導電性のドー
ピングを受けたポリシリコンの層を前記ウエーハの上に
設ける段階と、 前記ビット線の溝の中の前記導電性のドーピングを受け
たポリシリコンよりも高い伝導度を有する導電性の材料
を前記ビット線の溝の中の前記ポリシリコンの上に設け
る段階と、 前記導電性の材料の上に絶縁材料を設ける段階と、 前記ビット線の上に前記第１の活性領域と電気的に接触
するコンデンサのアレイを設ける段階とを備える記憶セ
ルの埋込ビット線アレイを形成する方法。 - 【請求項１６】 請求項１５の記憶セルの埋込ビット線
アレイを形成する方法において、前記第１の材料の層の
前記選択された厚みが、約３，０００オングストローム
から約１２，０００オングストロームであることを特徴
とする記憶セルの埋込ビット線アレイを形成する方法。 - 【請求項１７】 請求項１５の記憶セルの埋込ビット線
アレイを形成する方法において、前記第１の材料の前記
パターニング並びにエッチングを受けた層の上に設けら
れる前記絶縁材料はＳｉＯ2を含むことを特徴とする記
憶セルの埋込ビット線アレイを形成する方法。 - 【請求項１８】 請求項１５の記憶セルの埋込ビット線
アレイを形成する方法において、前記第１の材料の前記
パターニング並びにエッチングを受けた層の上に設けら
れる前記絶縁材料の前記選択された厚みが、約１，００
０オングストロームから約３，０００オングストローム
であることを特徴とする記憶セルの埋込ビット線アレイ
を形成する方法。 - 【請求項１９】 請求項１５の記憶セルの埋込ビット線
アレイを形成する方法において、前記導電性のドーピン
グを受けたポリシリコンは、前記ウエーハを横断して変
化する厚みを有することを特徴とする記憶セルの埋込ビ
ット線アレイを形成する方法。 - 【請求項２０】 請求項１５の記憶セルの埋込ビット線
アレイを形成する方法において、前記導電性のドーピン
グを受けたポリシリコンの層を設ける段階が、 （１）前記第２の活性領域に接触し、（２）前記語線の
上に存在し、（３）前記語線の間のギャップを充填し、
前記導電性のドーピングを受けたポリシリコンの表面が
選択された高さの差をもって前記語線の垂直方向上方に
位置するように、前記ウエーハの上に導電性のドーピン
グを受けたポリシリコンの層を設ける段階を備えること
を特徴とする記憶セルの埋込ビット線アレイを形成する
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129154A JP2528608B2 (ja) | 1993-05-31 | 1993-05-31 | 記憶セルの埋込ビット線アレイを形成する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129154A JP2528608B2 (ja) | 1993-05-31 | 1993-05-31 | 記憶セルの埋込ビット線アレイを形成する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338597A JPH06338597A (ja) | 1994-12-06 |
| JP2528608B2 true JP2528608B2 (ja) | 1996-08-28 |
Family
ID=15002484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129154A Expired - Lifetime JP2528608B2 (ja) | 1993-05-31 | 1993-05-31 | 記憶セルの埋込ビット線アレイを形成する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528608B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830972B2 (en) | 2000-08-25 | 2004-12-14 | Micron Technology, Inc. | Method of forming memory circuitry |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3703885B2 (ja) | 1995-09-29 | 2005-10-05 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| JP2003017590A (ja) | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637273A (ja) * | 1992-07-17 | 1994-02-10 | Toshiba Corp | 半導体装置とその製造方法 |
-
1993
- 1993-05-31 JP JP5129154A patent/JP2528608B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830972B2 (en) | 2000-08-25 | 2004-12-14 | Micron Technology, Inc. | Method of forming memory circuitry |
| US7026678B2 (en) | 2000-08-25 | 2006-04-11 | Micron Technoloy, Inc. | Dynamic random access memory circuitry having storage capacitors within a well |
| US7105884B2 (en) | 2000-08-25 | 2006-09-12 | Micron Technology, Inc. | Memory circuitry with plurality of capacitors received within an insulative layer well |
| US7148536B2 (en) | 2000-08-25 | 2006-12-12 | Micron Technology, Inc. | Memory circuitry and method of forming memory circuitry |
| US7355231B2 (en) | 2000-08-25 | 2008-04-08 | Micron Technology, Inc. | Memory circuitry with oxygen diffusion barrier layer received over a well base |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06338597A (ja) | 1994-12-06 |
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