JP2003017590A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
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Abstract
(57)【要約】
【課題】 ビット線間の容量及びビット線の抵抗を構造
面から低減する。 【解決手段】 絶縁層１０８の上面には、凹凸が設けら
れている。凸部には、ビット線１１０ａが配置される。
ビット線１１０ａの幅は、Ｌであり、ビット線１１０ａ
同士の間隔は、Ｌ＋２Ｓとなっている。ビット線１１０
ａは、コンタクトプラグ１０９ａによってドレイン拡散
層１０４に電気的に接続される。ビット線１１０ａの間
の凹部には、ビット線１１０ｂが配置される。ビット線
１１０ｂの幅は、Ｌであり、ビット線１１０ａとビット
線１１０ｂの間隔は、サイドウォール１１２の幅Ｓに等
しくなっている。ビット線１１０ｂは、コンタクトプラ
グ１０９ｂによってドレイン拡散層に電気的に接続され
る。
面から低減する。 【解決手段】 絶縁層１０８の上面には、凹凸が設けら
れている。凸部には、ビット線１１０ａが配置される。
ビット線１１０ａの幅は、Ｌであり、ビット線１１０ａ
同士の間隔は、Ｌ＋２Ｓとなっている。ビット線１１０
ａは、コンタクトプラグ１０９ａによってドレイン拡散
層１０４に電気的に接続される。ビット線１１０ａの間
の凹部には、ビット線１１０ｂが配置される。ビット線
１１０ｂの幅は、Ｌであり、ビット線１１０ａとビット
線１１０ｂの間隔は、サイドウォール１１２の幅Ｓに等
しくなっている。ビット線１１０ｂは、コンタクトプラ
グ１０９ｂによってドレイン拡散層に電気的に接続され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の配線
構造に関し、特に、半導体メモリのビット線やワード線
などのように、ライン＆スペースの繰り返しパターンを
有する配線層に使用される。
構造に関し、特に、半導体メモリのビット線やワード線
などのように、ライン＆スペースの繰り返しパターンを
有する配線層に使用される。
【０００２】
【従来の技術】大記憶容量メモリとしてのＤＲＡＭ（ D
ynamic Random Access Memory ）の市場変動は激しく、
これに追従するためのコスト対策として、半導体素子
（又はデザインルール）の縮小化が行われている。
ynamic Random Access Memory ）の市場変動は激しく、
これに追従するためのコスト対策として、半導体素子
（又はデザインルール）の縮小化が行われている。
【０００３】近年における半導体素子の縮小化は、目覚
しく、例えば、キャパシタ、配線間隔、配線幅（又はゲ
ート長）などの縮小化が顕著に進められている。
しく、例えば、キャパシタ、配線間隔、配線幅（又はゲ
ート長）などの縮小化が顕著に進められている。
【０００４】しかし、半導体素子の縮小化にも、弊害が
生じている。例えば、配線間隔が狭くなることにより、
配線間容量が増大し、また、配線幅が縮小されることに
より、配線抵抗が増大し、その結果、メモリの動作速度
が遅くなるという問題が発生している。
生じている。例えば、配線間隔が狭くなることにより、
配線間容量が増大し、また、配線幅が縮小されることに
より、配線抵抗が増大し、その結果、メモリの動作速度
が遅くなるという問題が発生している。
【０００５】以下、従来の半導体装置のデバイス構造を
ＤＲＡＭを例として説明する。
ＤＲＡＭを例として説明する。
【０００６】図１７は、ＤＲＡＭのセルアレイ部の平面
図である。また、図１８は、図１７のＸＶＩＩＩ−ＸＶ
ＩＩＩ線に沿う断面図、図１９は、図１７のＸＩＸ−Ｘ
ＩＸ線に沿う断面図である。
図である。また、図１８は、図１７のＸＶＩＩＩ−ＸＶ
ＩＩＩ線に沿う断面図、図１９は、図１７のＸＩＸ−Ｘ
ＩＸ線に沿う断面図である。
【０００７】本例では、メモリセルアレイは、アレイ状
に配置された複数のトレンチキャパシタ型メモリセルか
ら構成される。
に配置された複数のトレンチキャパシタ型メモリセルか
ら構成される。
【０００８】半導体基板１００内には、トレンチキャパ
シタ１０１が形成される。半導体基板１００内の構造や
トレンチキャパシタ１０１の構造に関しては、ここでは
重要とならないため、詳細な説明については、省略す
る。
シタ１０１が形成される。半導体基板１００内の構造や
トレンチキャパシタ１０１の構造に関しては、ここでは
重要とならないため、詳細な説明については、省略す
る。
【０００９】半導体基板１００の表面領域には、セルト
ランジスタが形成される。セルトランジスタは、ソース
拡散層１０３、ドレイン拡散層１０４及びゲート電極１
０６ａ，１０６ｂとから構成される。ソース拡散層１０
３は、トレンチキャパシタ１０１に電気的に接続され
る。ドレイン拡散層１０４は、コンタクトプラグ１０９
を経由してビット線１１０に接続される。
ランジスタが形成される。セルトランジスタは、ソース
拡散層１０３、ドレイン拡散層１０４及びゲート電極１
０６ａ，１０６ｂとから構成される。ソース拡散層１０
３は、トレンチキャパシタ１０１に電気的に接続され
る。ドレイン拡散層１０４は、コンタクトプラグ１０９
を経由してビット線１１０に接続される。
【００１０】ゲート電極１０６ａ，１０６ｂと半導体基
板１０１の間には、ゲート絶縁層１０５が配置される。
ゲート電極１０６ａ，１０６ｂは、積層された第１のポ
リシリコン層１０６ａと第２のポリシリコン層１０６ｂ
とから構成される。ゲート電極１０６ａ，１０６ｂは、
窒化シリコン層１０７に覆われている。
板１０１の間には、ゲート絶縁層１０５が配置される。
ゲート電極１０６ａ，１０６ｂは、積層された第１のポ
リシリコン層１０６ａと第２のポリシリコン層１０６ｂ
とから構成される。ゲート電極１０６ａ，１０６ｂは、
窒化シリコン層１０７に覆われている。
【００１１】セルトランジスタ上には、これを完全に覆
う絶縁層１０８が形成される。絶縁層１０８の表面は、
平坦化されている。絶縁層１０８には、セルトランジス
タのドレイン拡散層１０４に達するコンタクトホールが
形成される。コンタクトプラグ１０９は、このコンタク
トホール内に配置される。コンタクトプラグ１０９は、
導電性ポリシリコンや、タングステンなどから構成され
る。
う絶縁層１０８が形成される。絶縁層１０８の表面は、
平坦化されている。絶縁層１０８には、セルトランジス
タのドレイン拡散層１０４に達するコンタクトホールが
形成される。コンタクトプラグ１０９は、このコンタク
トホール内に配置される。コンタクトプラグ１０９は、
導電性ポリシリコンや、タングステンなどから構成され
る。
【００１２】絶縁層１０８上には、カラム方向に延びる
複数のビット線１１０が形成される。複数のビット線１
１０は、ライン＆スペースパターンで、規則的にレイア
ウトされている。
複数のビット線１１０が形成される。複数のビット線１
１０は、ライン＆スペースパターンで、規則的にレイア
ウトされている。
【００１３】上述のような半導体装置のデバイス構造に
関して、複数のビット線１１０は、ライン＆スペースパ
ターンを有しているため、チップレイアウト上の最小サ
イズを決める対象となり易い。つまり、ビット線１１０
の幅Ｌや間隔Ｓは、リソグラフィ技術により決定される
最小サイズに設定されると共に、ビット線１１０の加工
マージンを大きくするため、ビット線１１０の幅Ｌと間
隔Ｓの比は、１：１に設定される。
関して、複数のビット線１１０は、ライン＆スペースパ
ターンを有しているため、チップレイアウト上の最小サ
イズを決める対象となり易い。つまり、ビット線１１０
の幅Ｌや間隔Ｓは、リソグラフィ技術により決定される
最小サイズに設定されると共に、ビット線１１０の加工
マージンを大きくするため、ビット線１１０の幅Ｌと間
隔Ｓの比は、１：１に設定される。
【００１４】しかし、上述したように、ビット線の幅Ｌ
及び間隔Ｓ（ライン＆スペース）が縮小されると、配線
抵抗や配線間容量の増大により、メモリの動作速度が遅
くなるという問題が発生する。
及び間隔Ｓ（ライン＆スペース）が縮小されると、配線
抵抗や配線間容量の増大により、メモリの動作速度が遅
くなるという問題が発生する。
【００１５】
【発明が解決しようとする課題】現在、メモリの動作速
度を改善するための対策の一つとして、材料面からのア
プローチがある。例えば、配線間に配置される絶縁層を
低誘電率の有機系絶縁材料から構成し、配線間容量を小
さくしたり、また、配線を低抵抗材料（例えば、銅）か
ら構成し、配線抵抗を低くするなどの対策がそれであ
る。
度を改善するための対策の一つとして、材料面からのア
プローチがある。例えば、配線間に配置される絶縁層を
低誘電率の有機系絶縁材料から構成し、配線間容量を小
さくしたり、また、配線を低抵抗材料（例えば、銅）か
ら構成し、配線抵抗を低くするなどの対策がそれであ
る。
【００１６】しかし、このような材料面での対策は、材
料自体の値段が高いなどの理由により、半導体メモリの
製造コストを増大させる。このため、結局、半導体素子
の縮小化によるビットコスト（１ビット当たりの製造コ
スト）を十分に低減することができない。
料自体の値段が高いなどの理由により、半導体メモリの
製造コストを増大させる。このため、結局、半導体素子
の縮小化によるビットコスト（１ビット当たりの製造コ
スト）を十分に低減することができない。
【００１７】また、配線抵抗を下げるための対策の一つ
として、配線層の厚さを大きくし、配線幅の縮小に伴う
配線の断面積の縮小を抑えるという対策がある。しか
し、配線層の厚さを大きくすると、隣接する配線同士が
対向する面積が増え、配線間容量が増大するため、メモ
リの動作速度を十分に改善することができない。
として、配線層の厚さを大きくし、配線幅の縮小に伴う
配線の断面積の縮小を抑えるという対策がある。しか
し、配線層の厚さを大きくすると、隣接する配線同士が
対向する面積が増え、配線間容量が増大するため、メモ
リの動作速度を十分に改善することができない。
【００１８】本発明は、このような問題を解決するため
になされたもので、その目的は、半導体素子（又はデザ
インルール）の縮小化による配線間容量や配線抵抗の問
題を、材料面からではなく、デバイス構造面及びプロセ
ス面から解決することにある。
になされたもので、その目的は、半導体素子（又はデザ
インルール）の縮小化による配線間容量や配線抵抗の問
題を、材料面からではなく、デバイス構造面及びプロセ
ス面から解決することにある。
【００１９】
【課題を解決するための手段】(1) 本発明の半導体装
置は、凹部と凸部からなる表面形状を有する絶縁層と、
前記絶縁層の凸部上に配置される第１の配線と、前記第
１の配線の側面上及び前記絶縁層の凹部の側面上に配置
されるサイドウォールと、前記絶縁層の凹部内に配置さ
れ、前記サイドウォールに接触する第２の配線とを備え
る。
置は、凹部と凸部からなる表面形状を有する絶縁層と、
前記絶縁層の凸部上に配置される第１の配線と、前記第
１の配線の側面上及び前記絶縁層の凹部の側面上に配置
されるサイドウォールと、前記絶縁層の凹部内に配置さ
れ、前記サイドウォールに接触する第２の配線とを備え
る。
【００２０】本発明の半導体装置は、絶縁層と、前記絶
縁層上に配置される第１の配線と、前記第１の配線の側
面上に配置されるサイドウォールと、前記絶縁層上に配
置され、前記サイドウォールに接触する第２の配線とを
備える。
縁層上に配置される第１の配線と、前記第１の配線の側
面上に配置されるサイドウォールと、前記絶縁層上に配
置され、前記サイドウォールに接触する第２の配線とを
備える。
【００２１】前記第１の配線と前記第２の配線は、同一
材料から構成され、かつ、同一の目的で使用される。前
記第１の配線及び前記第２の配線は、ビット線である。
材料から構成され、かつ、同一の目的で使用される。前
記第１の配線及び前記第２の配線は、ビット線である。
【００２２】前記第１の配線と前記第２の配線の間隔
は、前記サイドウォールの幅に等しい。前記第１の配線
の断面積と前記第２の配線の断面積は、等しい。
は、前記サイドウォールの幅に等しい。前記第１の配線
の断面積と前記第２の配線の断面積は、等しい。
【００２３】前記第１の配線と前記第２の配線は、共
に、一方向に延びている。
に、一方向に延びている。
【００２４】前記第２の配線の前記一方向の端部は、第
１のコンタクトプラグにより、前記絶縁層の凸部上に配
置される第３の配線に電気的に接続される。また、前記
第１の配線の前記一方向の端部は、第２のコンタクトプ
ラグにより、前記絶縁層の凸部上に配置される第４の配
線に電気的に接続される。
１のコンタクトプラグにより、前記絶縁層の凸部上に配
置される第３の配線に電気的に接続される。また、前記
第１の配線の前記一方向の端部は、第２のコンタクトプ
ラグにより、前記絶縁層の凸部上に配置される第４の配
線に電気的に接続される。
【００２５】前記一方向における前記第１及び第２のコ
ンタクトプラグの位置は、互いにずれている。
ンタクトプラグの位置は、互いにずれている。
【００２６】前記第１及び第２の配線は、セルアレイ部
に配置され、前記第３及び第４の配線は、周辺回路部に
配置される。
に配置され、前記第３及び第４の配線は、周辺回路部に
配置される。
【００２７】(2) 本発明の半導体装置の製造方法は、
絶縁層上に第１の導電層を形成する工程と、マスクを用
いて前記第１の導電層をエッチングし、第１の配線を形
成する工程と、前記マスクを用いて前記絶縁層をエッチ
ングし、前記絶縁層に凹部を形成する工程と、前記第１
の配線の側面上及び前記絶縁層の凹部の側面上にサイド
ウォールを形成する工程と、前記絶縁層の凹部内に第２
の導電層を満たす工程と、前記第２の導電層の一部を除
去し、前記絶縁層の凹部内に前記サイドウォールに接触
する第２の配線を形成する工程とを備える。
絶縁層上に第１の導電層を形成する工程と、マスクを用
いて前記第１の導電層をエッチングし、第１の配線を形
成する工程と、前記マスクを用いて前記絶縁層をエッチ
ングし、前記絶縁層に凹部を形成する工程と、前記第１
の配線の側面上及び前記絶縁層の凹部の側面上にサイド
ウォールを形成する工程と、前記絶縁層の凹部内に第２
の導電層を満たす工程と、前記第２の導電層の一部を除
去し、前記絶縁層の凹部内に前記サイドウォールに接触
する第２の配線を形成する工程とを備える。
【００２８】前記第２の配線は、前記サイドウォールに
より、前記第１の配線に対してセルフアラインで形成さ
れる。
より、前記第１の配線に対してセルフアラインで形成さ
れる。
【００２９】前記第２の導電層の除去は、前記第２の配
線の断面積が前記第１の配線の断面積に等しくなるよう
に制御される。
線の断面積が前記第１の配線の断面積に等しくなるよう
に制御される。
【００３０】前記第２の導電層は、ＣＭＰ又はエッチバ
ックにより除去される。
ックにより除去される。
【００３１】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置及びその製造方法について詳細に説明す
る。
明の半導体装置及びその製造方法について詳細に説明す
る。
【００３２】［デバイス構造］図１は、本発明の実施の
形態に関わるＤＲＡＭのセルアレイ部の平面図である。
また、図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３
は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
形態に関わるＤＲＡＭのセルアレイ部の平面図である。
また、図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３
は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００３３】本例においては、メモリセルアレイは、従
来例（図１７、図１８及び図１９）に対応させ、アレイ
状に配置された複数のトレンチキャパシタ型メモリセル
から構成されるものとしている。
来例（図１７、図１８及び図１９）に対応させ、アレイ
状に配置された複数のトレンチキャパシタ型メモリセル
から構成されるものとしている。
【００３４】半導体基板１００内には、トレンチキャパ
シタ１０１が形成される。半導体基板１００内の構造や
トレンチキャパシタ１０１の構造に関しては、ここでは
重要とならないため、詳細な説明については、省略す
る。
シタ１０１が形成される。半導体基板１００内の構造や
トレンチキャパシタ１０１の構造に関しては、ここでは
重要とならないため、詳細な説明については、省略す
る。
【００３５】半導体基板１００の表面領域には、セルト
ランジスタが形成される。セルトランジスタは、ソース
拡散層１０３、ドレイン拡散層１０４及びゲート電極１
０６ａ，１０６ｂとから構成される。ソース拡散層１０
３は、トレンチキャパシタ１０１に電気的に接続され
る。ドレイン拡散層１０４は、コンタクトプラグ１０９
ａを経由してビット線１１０ａに接続される。
ランジスタが形成される。セルトランジスタは、ソース
拡散層１０３、ドレイン拡散層１０４及びゲート電極１
０６ａ，１０６ｂとから構成される。ソース拡散層１０
３は、トレンチキャパシタ１０１に電気的に接続され
る。ドレイン拡散層１０４は、コンタクトプラグ１０９
ａを経由してビット線１１０ａに接続される。
【００３６】ゲート電極１０６ａ，１０６ｂと半導体基
板１０１の間には、ゲート絶縁層１０５が配置される。
ゲート電極１０６ａ，１０６ｂは、積層された第１のポ
リシリコン層１０６ａと第２のポリシリコン層１０６ｂ
とから構成される。ゲート電極１０６ａ，１０６ｂは、
窒化シリコン層１０７に覆われている。
板１０１の間には、ゲート絶縁層１０５が配置される。
ゲート電極１０６ａ，１０６ｂは、積層された第１のポ
リシリコン層１０６ａと第２のポリシリコン層１０６ｂ
とから構成される。ゲート電極１０６ａ，１０６ｂは、
窒化シリコン層１０７に覆われている。
【００３７】セルトランジスタ上には、これを完全に覆
う絶縁層１０８が形成される。絶縁層１０８には、セル
トランジスタのドレイン拡散層１０４に達するコンタク
トホールが形成される。コンタクトプラグ１０９ａは、
このコンタクトホール内に配置される。コンタクトプラ
グ１０９ａは、導電性ポリシリコンや、タングステンな
どから構成される。
う絶縁層１０８が形成される。絶縁層１０８には、セル
トランジスタのドレイン拡散層１０４に達するコンタク
トホールが形成される。コンタクトプラグ１０９ａは、
このコンタクトホール内に配置される。コンタクトプラ
グ１０９ａは、導電性ポリシリコンや、タングステンな
どから構成される。
【００３８】絶縁層１０８上には、カラム方向に延びる
複数のビット線１１０ａ，１１０ｂが形成される。複数
のビット線１１０ａ，１１０ｂは、ライン＆スペースパ
ターンで、規則的にレイアウトされている。絶縁層１０
８上には、複数のビット線１１０ａ，１１０ｂを覆う絶
縁層１１３が形成される。
複数のビット線１１０ａ，１１０ｂが形成される。複数
のビット線１１０ａ，１１０ｂは、ライン＆スペースパ
ターンで、規則的にレイアウトされている。絶縁層１０
８上には、複数のビット線１１０ａ，１１０ｂを覆う絶
縁層１１３が形成される。
【００３９】ここで、本発明のデバイス構造の特徴は、
複数のビット線１１０ａ，１１０ｂにある。即ち、ビッ
ト線１１０ｂは、ビット線１１０ａよりも低い位置に形
成される。また、ビット線１１０ａとビット線１１０ｂ
は、交互に配置される。ビット線１１０ａの幅は、例え
ば、リソグラフィ技術により可能な最小のサイズに設定
される。ビット線１１０ｂの幅は、ビット線１１０ａの
幅と同程度に設定される。
複数のビット線１１０ａ，１１０ｂにある。即ち、ビッ
ト線１１０ｂは、ビット線１１０ａよりも低い位置に形
成される。また、ビット線１１０ａとビット線１１０ｂ
は、交互に配置される。ビット線１１０ａの幅は、例え
ば、リソグラフィ技術により可能な最小のサイズに設定
される。ビット線１１０ｂの幅は、ビット線１１０ａの
幅と同程度に設定される。
【００４０】ビット線１１０ａは、１枚のマスクを用い
て、リソグラフィにより同時に形成されるが、そのとき
のビット線１１０ａの幅Ｌと間隔Ｓの比は、１（最小サ
イズ）： Ｘ に設定される。ここで、Ｘは、１を超える
数であり、例えば、１．５に設定される。また、実際に
は、Ｘは、３未満の値に設定される。Ｘが３のときは、
最終的に、ビット線の幅と間隔の比が１：１となって、
従来と同じになるためである。
て、リソグラフィにより同時に形成されるが、そのとき
のビット線１１０ａの幅Ｌと間隔Ｓの比は、１（最小サ
イズ）： Ｘ に設定される。ここで、Ｘは、１を超える
数であり、例えば、１．５に設定される。また、実際に
は、Ｘは、３未満の値に設定される。Ｘが３のときは、
最終的に、ビット線の幅と間隔の比が１：１となって、
従来と同じになるためである。
【００４１】本例では、ビット線１１０ａの側面にサイ
ドウォール１１２が形成され、ビット線１１０ｂの側面
は、サイドウォール１１２に接触する。このサイドウォ
ール１１２の幅をＳとすると、ビット線１１０ａ形成時
におけるビット線１１０ａの幅Ｌと間隔Ｓの比は、 Ｌ
： Ｌ＋２Ｓ に設定される。
ドウォール１１２が形成され、ビット線１１０ｂの側面
は、サイドウォール１１２に接触する。このサイドウォ
ール１１２の幅をＳとすると、ビット線１１０ａ形成時
におけるビット線１１０ａの幅Ｌと間隔Ｓの比は、 Ｌ
： Ｌ＋２Ｓ に設定される。
【００４２】ここで、Ｌ ＝ ４Ｓ となるようにレイア
ウトすれば、ビット線１１０ａの幅Ｌと間隔Ｓの比は、
Ｌ ： Ｌ ＋ ２Ｓ ＝ Ｌ ： Ｌ ＋ Ｌ／２ ＝ １ ：
１．５ となる。
ウトすれば、ビット線１１０ａの幅Ｌと間隔Ｓの比は、
Ｌ ： Ｌ ＋ ２Ｓ ＝ Ｌ ： Ｌ ＋ Ｌ／２ ＝ １ ：
１．５ となる。
【００４３】本例のデバイス構造では、後述するよう
に、ビット線１１０ｂをセルフアラインで形成すること
ができる。
に、ビット線１１０ｂをセルフアラインで形成すること
ができる。
【００４４】つまり、デバイス構造的には、ビット線１
１０ｂがビット線１１０ａよりも低い位置に配置され、
かつ、ビット線１１０ａの間隔は、ビット線１１０ａの
幅をリソグラフィ可能な最小サイズとした場合に、それ
を超える値（例えば、１．５倍）に設定される。
１０ｂがビット線１１０ａよりも低い位置に配置され、
かつ、ビット線１１０ａの間隔は、ビット線１１０ａの
幅をリソグラフィ可能な最小サイズとした場合に、それ
を超える値（例えば、１．５倍）に設定される。
【００４５】また、ビット線１１０ｂは、ビット線１１
０ａの間に配置され、かつ、ビット線１１０ｂの側面
は、サイドウォール１１２に接触する。即ち、サイドウ
ォールの幅をＳとすると、ビット線１１０ｂの幅は、ビ
ット線１１０ａの間隔から（Ｓ×２）を引いた値に等し
くなる。
０ａの間に配置され、かつ、ビット線１１０ｂの側面
は、サイドウォール１１２に接触する。即ち、サイドウ
ォールの幅をＳとすると、ビット線１１０ｂの幅は、ビ
ット線１１０ａの間隔から（Ｓ×２）を引いた値に等し
くなる。
【００４６】この場合、ビット線１１０ａとビット線１
１０ｂの間隔は、サイドウォール１１２の幅Ｓに等しく
なり、この幅Ｓは、リソグラフィ可能な最小サイズ（例
えば、Ｌ）よりも十分に小さい。
１０ｂの間隔は、サイドウォール１１２の幅Ｓに等しく
なり、この幅Ｓは、リソグラフィ可能な最小サイズ（例
えば、Ｌ）よりも十分に小さい。
【００４７】このように、本発明のデバイス構造によれ
ば、第一に、ビット線１１０ａ，１１０ｂの幅を広く
し、配線抵抗の低減による高速動作を実現できる。
ば、第一に、ビット線１１０ａ，１１０ｂの幅を広く
し、配線抵抗の低減による高速動作を実現できる。
【００４８】即ち、従来では、一定領域内に一定本のビ
ット線を配置する場合には、ビット線の間隔の縮小がリ
ソグラフィ性能により制限され、その分、ビット線の配
線幅を広げることができず、配線抵抗の低減による高速
動作の妨げになっていた。
ット線を配置する場合には、ビット線の間隔の縮小がリ
ソグラフィ性能により制限され、その分、ビット線の配
線幅を広げることができず、配線抵抗の低減による高速
動作の妨げになっていた。
【００４９】これに対し、本発明では、従来と同様に一
定領域内に一定本のビット線を配置する場合を考える
と、ビット線の間隔は、リソグラフィ性能により制限さ
れず、サイドウォールの幅により調整することができ
る。このため、ビット線の間隔をリソグラフィ可能な最
小サイズよりも狭め、その分、ビット線の配線幅を広げ
れば、配線抵抗の低減による高速動作を実現できる。
定領域内に一定本のビット線を配置する場合を考える
と、ビット線の間隔は、リソグラフィ性能により制限さ
れず、サイドウォールの幅により調整することができ
る。このため、ビット線の間隔をリソグラフィ可能な最
小サイズよりも狭め、その分、ビット線の配線幅を広げ
れば、配線抵抗の低減による高速動作を実現できる。
【００５０】第二に、隣接するビット線の直線距離を実
質的に長くし、配線間容量の低減による高速動作を実現
できる。
質的に長くし、配線間容量の低減による高速動作を実現
できる。
【００５１】即ち、従来では、全てのビット線は、表面
が平坦な絶縁層上（同じ配線層）に形成されるため、隣
接するビット線の側面は、互いに完全に対向しており、
配線間容量が大きく、高速動作の妨げになっていた。
が平坦な絶縁層上（同じ配線層）に形成されるため、隣
接するビット線の側面は、互いに完全に対向しており、
配線間容量が大きく、高速動作の妨げになっていた。
【００５２】これに対し、本発明では、半導体基板上か
ら見た場合の隣接するビット線の間隔は、サイドウォー
ルの幅となるが、隣接するビット線は、互いに異なる高
さ（レベル）に配置されているため、隣接するビット線
の側面は、完全に対向しておらず、隣接するビット線の
直線距離は、実質的に長くなる。このため、配線間容量
が小さく、高速動作を実現できる。
ら見た場合の隣接するビット線の間隔は、サイドウォー
ルの幅となるが、隣接するビット線は、互いに異なる高
さ（レベル）に配置されているため、隣接するビット線
の側面は、完全に対向しておらず、隣接するビット線の
直線距離は、実質的に長くなる。このため、配線間容量
が小さく、高速動作を実現できる。
【００５３】［プロセス］次に、本発明の半導体装置の
製造方法について説明する。
製造方法について説明する。
【００５４】本例では、図１、図２及び図３の半導体装
置を対象とする。
置を対象とする。
【００５５】まず、ＰＥＰ（ Photo Engraving Process
）、ＲＩＥ（ Reactive Ion Etching ）及びＣＶＤ（
Chemical Vapor Deposition ）などの方法を用いて、半
導体基板内に、トレンチキャパシタを形成する。トレン
チキャパシタの製造方法に関しては、ここでは重要とな
らないため、詳細な説明については、省略する。
）、ＲＩＥ（ Reactive Ion Etching ）及びＣＶＤ（
Chemical Vapor Deposition ）などの方法を用いて、半
導体基板内に、トレンチキャパシタを形成する。トレン
チキャパシタの製造方法に関しては、ここでは重要とな
らないため、詳細な説明については、省略する。
【００５６】次に、図４に示すように、例えば、ＰＥ
Ｐ、ＣＶＤ及びＣＭＰ（ Chemical Mechanical Etching
）などの方法を用いて、半導体基板１００内にＳＴＩ
（ Shallow Trench Isolation ）構造の素子分離層１０
２を形成する。
Ｐ、ＣＶＤ及びＣＭＰ（ Chemical Mechanical Etching
）などの方法を用いて、半導体基板１００内にＳＴＩ
（ Shallow Trench Isolation ）構造の素子分離層１０
２を形成する。
【００５７】また、熱酸化法により、半導体基板１００
上にゲート絶縁層１０５を形成した後、ＣＶＤ法によ
り、ゲート絶縁層１０５上に導電性ポリシリコン層１０
６ａ，１０６ｂを形成する。この後、ＰＥＰ及びＲＩＥ
を用いて、導電性ポリシリコン層１０６ａ，１０６ｂを
加工し、セルトランジスタのゲート電極を形成する。
上にゲート絶縁層１０５を形成した後、ＣＶＤ法によ
り、ゲート絶縁層１０５上に導電性ポリシリコン層１０
６ａ，１０６ｂを形成する。この後、ＰＥＰ及びＲＩＥ
を用いて、導電性ポリシリコン層１０６ａ，１０６ｂを
加工し、セルトランジスタのゲート電極を形成する。
【００５８】また、セルトランジスタのゲート電極をマ
スクにして、イオン注入を行い、半導体基板１０１内に
ソース拡散層及びドレイン拡散層１０４を形成する。そ
して、セルトランジスタのゲート電極を窒化シリコン層
１０７で覆った後、絶縁層１０８を形成する。絶縁層１
０８の表面は、例えば、ＣＭＰなどの方法により、平坦
化される。
スクにして、イオン注入を行い、半導体基板１０１内に
ソース拡散層及びドレイン拡散層１０４を形成する。そ
して、セルトランジスタのゲート電極を窒化シリコン層
１０７で覆った後、絶縁層１０８を形成する。絶縁層１
０８の表面は、例えば、ＣＭＰなどの方法により、平坦
化される。
【００５９】この後、例えば、ＰＥＰ及びＲＩＥによ
り、絶縁層１０８に、ドレイン拡散層１０４に達するコ
ンタクトホールを形成する。また、例えば、ＣＶＤ法に
より、コンタクトホール内に導電性ポリシリコン層を満
たし、コンタクトプラグ１０９ａ，１０９ｂを形成す
る。導電性ポリシリコン層は、ＣＭＰにより研磨され、
その表面は、絶縁層１０８の表面と実質的に一致する。
り、絶縁層１０８に、ドレイン拡散層１０４に達するコ
ンタクトホールを形成する。また、例えば、ＣＶＤ法に
より、コンタクトホール内に導電性ポリシリコン層を満
たし、コンタクトプラグ１０９ａ，１０９ｂを形成す
る。導電性ポリシリコン層は、ＣＭＰにより研磨され、
その表面は、絶縁層１０８の表面と実質的に一致する。
【００６０】次に、図５に示すように、例えば、ＣＶＤ
法により、絶縁層１０８上に、導電層１１０ａ及び窒化
シリコン層１１１を形成する。そして、ＰＥＰ及びＲＩ
Ｅにより、この導電層１１０ａ及び窒化シリコン層１１
１をエッチングし、ビット線１１０ａを形成する。ビッ
ト線１１０ａは、コンタクトプラグ１０９ａに接触する
が、コンタクトプラグ１０９ｂには接触しない。
法により、絶縁層１０８上に、導電層１１０ａ及び窒化
シリコン層１１１を形成する。そして、ＰＥＰ及びＲＩ
Ｅにより、この導電層１１０ａ及び窒化シリコン層１１
１をエッチングし、ビット線１１０ａを形成する。ビッ
ト線１１０ａは、コンタクトプラグ１０９ａに接触する
が、コンタクトプラグ１０９ｂには接触しない。
【００６１】ここで、ビット線１１０ａの幅と間隔の比
は、上述したように、１：Ｘ（１＜Ｘ＜３）に設定され
る。
は、上述したように、１：Ｘ（１＜Ｘ＜３）に設定され
る。
【００６２】続けて、窒化シリコン層１１１をマスクに
して、絶縁層１０８を一定量（深さ）だけエッチング
し、ビット線１１０ａの間に窪みを形成する。エッチン
グ量（イ）は、絶縁層１０８に形成される段差に等しく
なる。この段差は、ビット線１１０ａと後述するビット
線１１０ｂ（図９参照）の上下方向の位置のずれとな
る。この時、コンタクトプラグ１０９ｂも、同時にエッ
チングされる。
して、絶縁層１０８を一定量（深さ）だけエッチング
し、ビット線１１０ａの間に窪みを形成する。エッチン
グ量（イ）は、絶縁層１０８に形成される段差に等しく
なる。この段差は、ビット線１１０ａと後述するビット
線１１０ｂ（図９参照）の上下方向の位置のずれとな
る。この時、コンタクトプラグ１０９ｂも、同時にエッ
チングされる。
【００６３】この後、例えば、ＣＶＤ法により、ビット
線１１０ａを覆う絶縁層１１２を形成する。絶縁層１１
２の厚さは、上述のように、Ｓに設定される。この絶縁
層１１２は、ビット線１１０ａの側面及び絶縁層１０８
の段差部（窪み）の側面にも付着する。
線１１０ａを覆う絶縁層１１２を形成する。絶縁層１１
２の厚さは、上述のように、Ｓに設定される。この絶縁
層１１２は、ビット線１１０ａの側面及び絶縁層１０８
の段差部（窪み）の側面にも付着する。
【００６４】次に、図６に示すように、例えば、ＲＩＥ
により、絶縁層１１２をエッチングし、ビット線１１０
ａの側面に、幅Ｓのサイドウォール１１２を形成する。
このエッチングでは、同時に、絶縁層１０８の窪みの底
部においてコンタクトプラグ１０９ｂを露出させる。
により、絶縁層１１２をエッチングし、ビット線１１０
ａの側面に、幅Ｓのサイドウォール１１２を形成する。
このエッチングでは、同時に、絶縁層１０８の窪みの底
部においてコンタクトプラグ１０９ｂを露出させる。
【００６５】次に、図７に示すように、例えば、ＣＶＤ
法を用いて、絶縁層１０８の窪みを満たすように、導電
層１１０ｂを形成する。導電層１１０ｂは、導電層１１
０ａと同じ材料から構成することが好ましい。
法を用いて、絶縁層１０８の窪みを満たすように、導電
層１１０ｂを形成する。導電層１１０ｂは、導電層１１
０ａと同じ材料から構成することが好ましい。
【００６６】次に、図８に示すように、導電層１１０ｂ
を研磨又はエッチバックし、絶縁層１０８の窪みにビッ
ト線１１０ｂを形成する。上述したように、ビット線１
１０ａの幅をＬとした場合、ビット線１１０ｂの幅も、
Ｌとすることが好ましい。この場合、ビット線１１０ｂ
の厚さ（研磨量又はエッチバック量に対応する）は、ビ
ット線１１０ａの厚さに等しくする。
を研磨又はエッチバックし、絶縁層１０８の窪みにビッ
ト線１１０ｂを形成する。上述したように、ビット線１
１０ａの幅をＬとした場合、ビット線１１０ｂの幅も、
Ｌとすることが好ましい。この場合、ビット線１１０ｂ
の厚さ（研磨量又はエッチバック量に対応する）は、ビ
ット線１１０ａの厚さに等しくする。
【００６７】但し、ビット線１１０ａの幅や厚さがビッ
ト線１１０ｂの幅や厚さと同じでなくても、ビット線１
１０ａの断面積がビット線１１０ｂの断面積と実質的に
同じに設定されていれば、メモリの特性上、全く問題は
ない。
ト線１１０ｂの幅や厚さと同じでなくても、ビット線１
１０ａの断面積がビット線１１０ｂの断面積と実質的に
同じに設定されていれば、メモリの特性上、全く問題は
ない。
【００６８】次に、図９に示すように、例えば、ＣＶＤ
法により、ビット線１１０ａ，１１０ｂを覆う絶縁層１
１３を形成する。
法により、ビット線１１０ａ，１１０ｂを覆う絶縁層１
１３を形成する。
【００６９】以上のような製造方法によれば、ビット線
１１０ａを形成した後、ビット線１１０ａの間に、セル
フアラインでビット線１１０ｂを形成することができ
る。しかも、ビット線１１０ａとビット線１１０ｂの間
隔は、サイドウォール１１２の幅Ｓであり、リソグラフ
ィ技術の限界に左右されることがない。
１１０ａを形成した後、ビット線１１０ａの間に、セル
フアラインでビット線１１０ｂを形成することができ
る。しかも、ビット線１１０ａとビット線１１０ｂの間
隔は、サイドウォール１１２の幅Ｓであり、リソグラフ
ィ技術の限界に左右されることがない。
【００７０】従って、ビット線１１０ａ，１１０ｂの幅
を広くし、配線抵抗の低減による高速動作を実現でき
る。
を広くし、配線抵抗の低減による高速動作を実現でき
る。
【００７１】また、ビット線１１０ａのパターニングの
後に、絶縁層１０８もエッチングし、絶縁層１０８に窪
みを形成している。そして、この窪み内にビット線１１
０ｂが形成されるため、ビット線１１０ａの側面とビッ
ト線１１０ｂの側面は、完全に対向することなく、ビッ
ト線１１０ａとビット線１１０ｂの直線距離は、実質的
に長くなる。
後に、絶縁層１０８もエッチングし、絶縁層１０８に窪
みを形成している。そして、この窪み内にビット線１１
０ｂが形成されるため、ビット線１１０ａの側面とビッ
ト線１１０ｂの側面は、完全に対向することなく、ビッ
ト線１１０ａとビット線１１０ｂの直線距離は、実質的
に長くなる。
【００７２】従って、配線間容量の低減による高速動作
を実現できる。
を実現できる。
【００７３】このように、本発明の半導体装置及びその
製造方法によれば、半導体素子（又はデザインルール）
の縮小化による配線間容量や配線抵抗の問題を、材料面
からではなく、デバイス構造面及びプロセス面から解決
することができる。
製造方法によれば、半導体素子（又はデザインルール）
の縮小化による配線間容量や配線抵抗の問題を、材料面
からではなく、デバイス構造面及びプロセス面から解決
することができる。
【００７４】［変形例］図１０乃至図１２は、リソグラ
フィで形成されるビット線１１０ａとセルフアラインで
形成されるビット線１１０ｂの位置関係を示している。
フィで形成されるビット線１１０ａとセルフアラインで
形成されるビット線１１０ｂの位置関係を示している。
【００７５】図１０の例では、ビット線１１０ａの底面
とビット線１１０ｂの上面が実質的に一致している。ビ
ット線１１０ａの幅とビット線１１０ｂの幅は、同じに
設定され、ビット線１１０ａの厚さとビット線１１０ｂ
の厚さも、同じに設定される。この場合、絶縁層１０８
に形成される窪みの深さは、ビット線１１０ａの厚さに
実質的に等しくなる。
とビット線１１０ｂの上面が実質的に一致している。ビ
ット線１１０ａの幅とビット線１１０ｂの幅は、同じに
設定され、ビット線１１０ａの厚さとビット線１１０ｂ
の厚さも、同じに設定される。この場合、絶縁層１０８
に形成される窪みの深さは、ビット線１１０ａの厚さに
実質的に等しくなる。
【００７６】図１１の例では、ビット線１１０ａの底面
がビット線１１０ｂの上面よりもさらに上に存在してい
る。ビット線１１０ａの幅とビット線１１０ｂの幅は、
同じに設定され、ビット線１１０ａの厚さとビット線１
１０ｂの厚さも、同じに設定される。この場合、絶縁層
１０８に形成される窪みの深さは、ビット線１１０ａの
厚さよりも大きくなる。
がビット線１１０ｂの上面よりもさらに上に存在してい
る。ビット線１１０ａの幅とビット線１１０ｂの幅は、
同じに設定され、ビット線１１０ａの厚さとビット線１
１０ｂの厚さも、同じに設定される。この場合、絶縁層
１０８に形成される窪みの深さは、ビット線１１０ａの
厚さよりも大きくなる。
【００７７】この例では、図１０の例に比べて、ビット
線１１０ａとビット線１１０ｂの間の距離が長くなるた
め、配線間容量の低減に貢献できる。
線１１０ａとビット線１１０ｂの間の距離が長くなるた
め、配線間容量の低減に貢献できる。
【００７８】図１２の例では、ビット線１１０ａの底面
がビット線１１０ｂの上面よりもさらに下に存在してい
る。ビット線１１０ａの幅とビット線１１０ｂの幅は、
同じに設定され、ビット線１１０ａの厚さとビット線１
１０ｂの厚さも、同じに設定される。この場合、絶縁層
１０８に形成される窪みの深さは、ビット線１１０ａの
厚さよりも小さくなる。
がビット線１１０ｂの上面よりもさらに下に存在してい
る。ビット線１１０ａの幅とビット線１１０ｂの幅は、
同じに設定され、ビット線１１０ａの厚さとビット線１
１０ｂの厚さも、同じに設定される。この場合、絶縁層
１０８に形成される窪みの深さは、ビット線１１０ａの
厚さよりも小さくなる。
【００７９】この例では、図１０の例に比べて、ビット
線１１０ａとビット線１１０ｂの間の段差が小さくなる
ため、ビット線１１０ａと半導体基板との間のコンタク
トホールが高アスペクト比になることを防げる。
線１１０ａとビット線１１０ｂの間の段差が小さくなる
ため、ビット線１１０ａと半導体基板との間のコンタク
トホールが高アスペクト比になることを防げる。
【００８０】［応用例］図１３乃至図１６は、セルアレ
イ部と周辺回路部の境界部分の配線レイアウトを示した
ものである。
イ部と周辺回路部の境界部分の配線レイアウトを示した
ものである。
【００８１】本発明のデバイス構造の特徴は、上述した
ように、ビット線１１０ｂをビット線１１０ａの間にセ
ルフアラインで形成すると共に、ビット線１１０ｂの位
置をビット線１１０ａの位置よりも低くした点にある。
ように、ビット線１１０ｂをビット線１１０ａの間にセ
ルフアラインで形成すると共に、ビット線１１０ｂの位
置をビット線１１０ａの位置よりも低くした点にある。
【００８２】この場合、例えば、周辺回路部の配線パタ
ーンは、ビット線１１０ａのリソグラフィ時に同時に形
成される。つまり、ビット線１１０ａと周辺回路部の配
線は、同一レベルに形成されるが、ビット線１１０ｂの
位置は、周辺回路部の配線の位置よりも低くなる。
ーンは、ビット線１１０ａのリソグラフィ時に同時に形
成される。つまり、ビット線１１０ａと周辺回路部の配
線は、同一レベルに形成されるが、ビット線１１０ｂの
位置は、周辺回路部の配線の位置よりも低くなる。
【００８３】そこで、例えば、図１３及び図１４に示す
ように、セルアレイ部と周辺回路部の境界部分にコンタ
クトプラグ１１４を形成し、このコンタクトプラグ１１
４を用いて、ビット線１１０ｂと周辺回路部の配線とを
電気的に接続する。
ように、セルアレイ部と周辺回路部の境界部分にコンタ
クトプラグ１１４を形成し、このコンタクトプラグ１１
４を用いて、ビット線１１０ｂと周辺回路部の配線とを
電気的に接続する。
【００８４】また、図１３及び図１４の例では、ビット
線１１０ｂのみにコンタクトプラグ１１４が接続される
ため、ビット線１１０ａの配線抵抗とビット線１１０ｂ
の配線抵抗のばらつきが大きくなり、動作が不安定にな
る。
線１１０ｂのみにコンタクトプラグ１１４が接続される
ため、ビット線１１０ａの配線抵抗とビット線１１０ｂ
の配線抵抗のばらつきが大きくなり、動作が不安定にな
る。
【００８５】これを防ぐため、例えば、図１５及び図１
６に示すように、セルアレイ部と周辺回路部の境界部分
において、ビット線１１０ａにスリット（又は切り欠
き）を設け、かつ、そのスリット上にコンタクトプラグ
１１４を形成する。この場合、ビット線１１０ａ，１１
０ｂの双方にコンタクトプラグ１１４が接続されるた
め、ビット線１１０ａの配線抵抗とビット線１１０ｂの
配線抵抗が実質的に同じとなり、動作が安定になる。
６に示すように、セルアレイ部と周辺回路部の境界部分
において、ビット線１１０ａにスリット（又は切り欠
き）を設け、かつ、そのスリット上にコンタクトプラグ
１１４を形成する。この場合、ビット線１１０ａ，１１
０ｂの双方にコンタクトプラグ１１４が接続されるた
め、ビット線１１０ａの配線抵抗とビット線１１０ｂの
配線抵抗が実質的に同じとなり、動作が安定になる。
【００８６】なお、ビット線１１０ａに接続されるコン
タクトプラグ１１４とビット線１１０ａに接続されるコ
ンタクトプラグ１１４については、同一ライン上に配置
すると、リソグラフィが難しくなるため、図１５及び図
１６に示すように、配線長方向における位置をずらして
（例えば、ジグザグに）配置するのがよい。
タクトプラグ１１４とビット線１１０ａに接続されるコ
ンタクトプラグ１１４については、同一ライン上に配置
すると、リソグラフィが難しくなるため、図１５及び図
１６に示すように、配線長方向における位置をずらして
（例えば、ジグザグに）配置するのがよい。
【００８７】
【発明の効果】以上、説明したように、本発明の半導体
装置及びその製造方法によれば、複数のビット線の直下
の絶縁層に段差（窪み）が設けられ、複数のビット線の
うちの一部が上段に形成され、他の一部（例えば、１本
おき）が下段（窪み内）にセルフアラインで形成され
る。これにより、一定領域内でのビット線の幅を大き
く、かつ、一定領域内でのビット線間の直線距離を長く
設定することができ、半導体素子（又はデザインルー
ル）の縮小化による配線間容量や配線抵抗の問題を、材
料面からではなく、デバイス構造面及びプロセス面から
解決できる。
装置及びその製造方法によれば、複数のビット線の直下
の絶縁層に段差（窪み）が設けられ、複数のビット線の
うちの一部が上段に形成され、他の一部（例えば、１本
おき）が下段（窪み内）にセルフアラインで形成され
る。これにより、一定領域内でのビット線の幅を大き
く、かつ、一定領域内でのビット線間の直線距離を長く
設定することができ、半導体素子（又はデザインルー
ル）の縮小化による配線間容量や配線抵抗の問題を、材
料面からではなく、デバイス構造面及びプロセス面から
解決できる。
【図１】本発明に関わるＤＲＡＭのセルアレイ部を示す
平面図。
平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】本発明に関わるＤＲＡＭのセルアレイ部の製造
方法の一工程を示す断面図。
方法の一工程を示す断面図。
【図５】本発明に関わるＤＲＡＭのセルアレイ部の製造
方法の一工程を示す断面図。
方法の一工程を示す断面図。
【図６】本発明に関わるＤＲＡＭのセルアレイ部の製造
方法の一工程を示す断面図。
方法の一工程を示す断面図。
【図７】本発明に関わるＤＲＡＭのセルアレイ部の製造
方法の一工程を示す断面図。
方法の一工程を示す断面図。
【図８】本発明に関わるＤＲＡＭのセルアレイ部の製造
方法の一工程を示す断面図。
方法の一工程を示す断面図。
【図９】本発明に関わるＤＲＡＭのセルアレイ部の製造
方法の一工程を示す断面図。
方法の一工程を示す断面図。
【図１０】本発明の変形例を示す断面図。
【図１１】本発明の変形例を示す断面図。
【図１２】本発明の変形例を示す断面図。
【図１３】セルアレイ部と周辺回路部の境界部分を示す
平面図。
平面図。
【図１４】セルアレイ部と周辺回路部の境界部分を示す
斜視図。
斜視図。
【図１５】セルアレイ部と周辺回路部の境界部分を示す
平面図。
平面図。
【図１６】セルアレイ部と周辺回路部の境界部分を示す
斜視図。
斜視図。
【図１７】従来のＤＲＡＭのセルアレイ部を示す平面
図。
図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断
面図。
面図。
【図１９】図１７のＸＩＸ−ＸＩＸ線に沿う断面図。
１００ ：半導体基板、
１０１ ：トレンチキャパシ
タ、 １０２ ：素子分離層、 １０３ ：ソース拡散層、 １０４ ：ドレイン拡散層、 １０５ ：ゲート絶縁層、 １０６ａ，１０６ｂ ：ポリシリコン層、 １０７，１１１ ：窒化シリコン層、 １０８，１１３ ：絶縁層、 １０９ａ，１０９ｂ，１１４ ：コンタクトプラ
グ、 １１０ａ，１１０ｂ ：ビット線、 １１２ ：サイドウォール。
タ、 １０２ ：素子分離層、 １０３ ：ソース拡散層、 １０４ ：ドレイン拡散層、 １０５ ：ゲート絶縁層、 １０６ａ，１０６ｂ ：ポリシリコン層、 １０７，１１１ ：窒化シリコン層、 １０８，１１３ ：絶縁層、 １０９ａ，１０９ｂ，１１４ ：コンタクトプラ
グ、 １１０ａ，１１０ｂ ：ビット線、 １１２ ：サイドウォール。
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(72)発明者 福崎 勇三
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 5F033 JJ04 KK01 MM01 PP06 QQ09
QQ13 QQ28 QQ31 QQ37 QQ46
QQ48 RR06 SS11 TT06 VV16
XX08 XX24
5F083 AD15 GA02 GA03 JA39 KA05
KA10 MA06 MA20 PR07 PR10
PR29 PR39 PR40 PR42 PR52
Claims (15)
- 【請求項１】 凹部と凸部からなる表面形状を有する絶
縁層と、前記絶縁層の凸部上に配置される第１の配線
と、前記第１の配線の側面上及び前記絶縁層の凹部の側
面上に配置されるサイドウォールと、前記絶縁層の凹部
内に配置され、前記サイドウォールに接触する第２の配
線とを具備することを特徴とする半導体装置。 - 【請求項２】 絶縁層と、前記絶縁層上に配置される第
１の配線と、前記第１の配線の側面上に配置されるサイ
ドウォールと、前記絶縁層上に配置され、前記サイドウ
ォールに接触する第２の配線とを具備することを特徴と
する半導体装置。 - 【請求項３】 前記第１の配線と前記第２の配線は、同
一材料から構成され、かつ、同一の目的で使用されるこ
とを特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第１の配線及び前記第２の配線は、
ビット線であることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 前記第１の配線と前記第２の配線の間隔
は、前記サイドウォールの幅に等しいことを特徴とする
請求項１又は２に記載の半導体装置。 - 【請求項６】 前記第１の配線の断面積と前記第２の配
線の断面積は、等しいことを特徴とする請求項１又は２
に記載の半導体装置。 - 【請求項７】 前記第１の配線と前記第２の配線は、共
に、一方向に延びていることを特徴とする請求項１又は
２に記載の半導体装置。 - 【請求項８】 前記第２の配線の前記一方向の端部は、
第１のコンタクトプラグにより、前記絶縁層の凸部上に
配置される第３の配線に電気的に接続されることを特徴
とする請求項７に記載の半導体装置。 - 【請求項９】 前記第１の配線の前記一方向の端部は、
第２のコンタクトプラグにより、前記絶縁層の凸部上に
配置される第４の配線に電気的に接続されることを特徴
とする請求項８に記載の半導体装置。 - 【請求項１０】 前記一方向における前記第１及び第２
のコンタクトプラグの位置は、互いにずれていることを
特徴とする請求項９に記載の半導体装置。 - 【請求項１１】 前記第１及び第２の配線は、セルアレ
イ部に配置され、前記第３及び第４の配線は、周辺回路
部に配置されることを特徴とする請求項９に記載の半導
体装置。 - 【請求項１２】 絶縁層上に第１の導電層を形成する工
程と、マスクを用いて前記第１の導電層をエッチング
し、第１の配線を形成する工程と、前記マスクを用いて
前記絶縁層をエッチングし、前記絶縁層に凹部を形成す
る工程と、前記第１の配線の側面上及び前記絶縁層の凹
部の側面上にサイドウォールを形成する工程と、前記絶
縁層の凹部内に第２の導電層を満たす工程と、前記第２
の導電層の一部を除去し、前記絶縁層の凹部内に前記サ
イドウォールに接触する第２の配線を形成する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記第２の配線は、前記サイドウォー
ルにより、前記第１の配線に対してセルフアラインで形
成されることを特徴とする請求項１２に記載の半導体装
置の製造方法。 - 【請求項１４】 前記第２の導電層の除去は、前記第２
の配線の断面積が前記第１の配線の断面積に等しくなる
ように制御されることを特徴とする請求項１２に記載の
半導体装置の製造方法。 - 【請求項１５】 前記第２の導電層は、ＣＭＰ又はエッ
チバックにより除去されることを特徴とする請求項１２
に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200016A JP2003017590A (ja) | 2001-06-29 | 2001-06-29 | 半導体装置及びその製造方法 |
| US10/186,173 US6876014B2 (en) | 2001-06-29 | 2002-06-28 | Interconnection structure of a semiconductor device |
| KR10-2002-0036996A KR100497912B1 (ko) | 2001-06-29 | 2002-06-28 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200016A JP2003017590A (ja) | 2001-06-29 | 2001-06-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003017590A true JP2003017590A (ja) | 2003-01-17 |
Family
ID=19037212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001200016A Pending JP2003017590A (ja) | 2001-06-29 | 2001-06-29 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6876014B2 (ja) |
| JP (1) | JP2003017590A (ja) |
| KR (1) | KR100497912B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812239B1 (ko) | 2006-10-19 | 2008-03-10 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7732323B2 (en) | 2007-10-23 | 2010-06-08 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices having contact plugs in insulation layers |
| KR101113333B1 (ko) | 2011-02-15 | 2012-03-13 | 주식회사 하이닉스반도체 | 반도체 소자의 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7772108B2 (en) * | 2004-06-25 | 2010-08-10 | Samsung Electronics Co., Ltd. | Interconnection structures for semiconductor devices and methods of forming the same |
| US8097504B2 (en) * | 2007-06-26 | 2012-01-17 | Sandisk Technologies Inc. | Method for forming dual bit line metal layers for non-volatile memory |
| US8368137B2 (en) * | 2007-06-26 | 2013-02-05 | Sandisk Technologies Inc. | Dual bit line metal layers for non-volatile memory |
| CN104112713B (zh) * | 2013-04-22 | 2017-10-20 | 华邦电子股份有限公司 | 存储器结构及其制造方法与半导体元件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2528608B2 (ja) | 1993-05-31 | 1996-08-28 | ミクロン・テクノロジー・インコーポレーテッド | 記憶セルの埋込ビット線アレイを形成する方法 |
| JP3340267B2 (ja) | 1994-11-30 | 2002-11-05 | 沖電気工業株式会社 | 半導体記憶装置における配線形成方法 |
| DE19545903C2 (de) | 1995-12-08 | 1997-09-18 | Siemens Ag | Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
| US5837577A (en) * | 1998-04-24 | 1998-11-17 | Vanguard International Semiconductor Corporation | Method for making self-aligned node contacts to bit lines for capacitor-over-bit-line structures on dynamic random access memory (DRAM) devices |
| US6117725A (en) * | 1999-08-11 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Method for making cost-effective embedded DRAM structures compatible with logic circuit processing |
| US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
| US6214662B1 (en) * | 2000-07-03 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Forming self-align source line for memory array |
-
2001
- 2001-06-29 JP JP2001200016A patent/JP2003017590A/ja active Pending
-
2002
- 2002-06-28 US US10/186,173 patent/US6876014B2/en not_active Expired - Fee Related
- 2002-06-28 KR KR10-2002-0036996A patent/KR100497912B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812239B1 (ko) | 2006-10-19 | 2008-03-10 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7842571B2 (en) | 2006-10-19 | 2010-11-30 | Samsung Electronics Co., Ltd. | Method for forming semiconductor device |
| US7732323B2 (en) | 2007-10-23 | 2010-06-08 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices having contact plugs in insulation layers |
| US8101515B2 (en) | 2007-10-23 | 2012-01-24 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices having contact plugs in insulation layers |
| KR101113333B1 (ko) | 2011-02-15 | 2012-03-13 | 주식회사 하이닉스반도체 | 반도체 소자의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100497912B1 (ko) | 2005-06-29 |
| US6876014B2 (en) | 2005-04-05 |
| US20030094632A1 (en) | 2003-05-22 |
| KR20030003100A (ko) | 2003-01-09 |
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