KR20030003100A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

절연층의 상면에는 복수의 오목부 및 복수의 볼록부가 형성된다. 복수의 볼록부에는 복수의 제1 비트선이 배치된다. 복수의 제1 비트선의 폭은 L이고, 복수의 제1 비트선끼리의 간격은 L+2S로 되어 있다. 복수의 제1 비트선 각각은 컨택트 플러그에 의해 드레인 확산층에 전기적으로 접속된다. 복수의 제1 비트선간의 오목부에는 복수의 제2 비트선이 배치된다. 복수의 제2 비트선의 폭은 L이고, 복수의 제1 비트선과 복수의 제2 비트선의 간격은 측벽의 폭 S와 동일하게 되어 있다. 복수의 제2 비트선 각각은 컨택트 플러그에 의해 드레인 확산층에 전기적으로 접속된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치의 배선 구조에 관한 것으로, 특히, 반도체 메모리의 비트선이나 워드선 등과 같이, 라인 및 스페이스의 반복 패턴을 갖는 배선층에 사용된다.
대기억 용량 메모리로서의 DRAM(Dynamic Random Access Memory)의 시장 변동이 심하여, 이에 추종하기 위한 비용 대책으로서 반도체 소자(또는 디자인 룰)의 축소화가 행해지고 있다.
최근에 들어서 반도체 소자의 축소화는 눈에 띄게 빠르게 진행되고 있으며, 예를 들면, 캐패시터, 배선 간격, 배선 폭(또는 게이트 길이) 등의 축소화가 현저하게 진행되고 있다.
그러나, 반도체 소자의 축소화에도 폐해가 발생하고 있다. 예를 들면, 배선 간격이 좁아짐으로써, 배선간 캐패시턴스가 증대되고, 또한 배선 폭이 축소됨으로써, 배선 저항이 증대되어, 그 결과, 동작 속도가 느려지는 문제가 발생하고 있다.
이하, 종래의 반도체 장치의 디바이스 구조를 DRAM을 예로 들어 설명한다.
도 1은 DRAM의 셀 어레이부의 평면도이다. 또한, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도, 도 3은 도 1의 Ⅲ-Ⅲ선을 따라 절취한 단면도이다.
본 예에서는, 메모리 셀 어레이는 어레이 형상으로 배치된 복수의 트렌치 캐패시터형 메모리 셀로 구성된다.
반도체 기판(100) 내에는 트렌치 캐패시터(101)가 형성된다. 반도체 기판(100) 내의 구조나 트렌치 캐패시터(101)의 구조에 관해서는 여기서는 중요하지 않기 때문에, 상세한 설명에 대해서는 생략한다.
반도체 기판(100)의 표면 영역에는 셀 트랜지스터가 형성된다. 셀 트랜지스터는 소스 확산층(103), 드레인 확산층(104) 및 게이트 전극(106a, 106b)으로 구성된다. 소스 확산층(103)은 트렌치 캐패시터(101)에 전기적으로 접속된다. 드레인 확산층(104)은 컨택트 플러그(109)를 경유하여 비트선(110)에 접속된다.
게이트 전극(106a, 106b)과 반도체 기판(101) 사이에는, 게이트 절연층(105)이 배치된다. 게이트 전극(106a, 106b)은 적층된 제1 폴리실리콘층(106a)과 제2 폴리실리콘층(106b)으로 구성된다. 게이트 전극(106a, 106b)은 질화실리콘층(107)으로 피복되어 있다.
셀 트랜지스터 상에는 이것을 완전하게 피복하는 절연층(108)이 형성된다. 절연층(108)의 표면은 평탄화되어 있다. 절연층(108)에는 셀 트랜지스터의 드레인 확산층(104)에 달하는 컨택트홀이 형성된다. 컨택트 플러그(109)는 컨택트홀 내에 배치된다. 컨택트 플러그(109)는 도전성 폴리실리콘이나, 텅스텐 등으로 구성된다.
절연층(108) 상에는 컬럼 방향으로 연장되는 복수의 비트선(110)이 형성된다. 복수의 비트선(110)은 라인 및 스페이스 패턴을 갖고, 규칙적으로 레이아웃되어 있다.
상술한 바와 같은 반도체 장치의 디바이스 구조에 관하여, 복수의 비트선(110)은 라인 및 스페이스 패턴을 갖고 있기 때문에, 칩 레이아웃 상의 최소 사이즈를 결정하는 대상으로 되기 쉽다. 즉, 비트선(110)의 폭 L이나 간격 S는 리소그래피 기술에 의해 결정되는 최소 사이즈로 설정됨과 함께, 비트선(110)의 가공 마진을 크게 하기 위해, 비트선(110)의 폭 L과 간격 S의 비는 1 : 1로 설정된다.
그러나, 상술한 바와 같이, 비트선의 폭 L 및 간격 S(라인 및 스페이스)가 축소되면, 배선 저항이나 배선간 캐패시턴스의 증대에 의해 메모리의 동작 속도가 느려진다고 하는 문제가 발생한다.
현재, 메모리의 동작 속도를 개선하기 위한 대책의 하나로서, 재료면으로부터의 어프로치가 있다. 예를 들면, 배선간에 배치되는 절연층을 저유전률의 유기계 절연 재료로 구성하여, 배선간 캐패시턴스를 작게 하거나, 또한 배선을 저저항 재료(예를 들면, 구리)로 구성하여, 배선 저항을 낮게 하는 등의 대책이 그것이다.
그러나, 이러한 재료면에서의 대책은, 재료 자체의 가격이 높은 등의 이유에 의해 반도체 메모리의 제조 비용을 증대시킨다. 이 때문에, 결국, 반도체 소자의 축소화에 의한 비트 비용(1비트당 제조 비용)을 충분히 저감시킬 수 없다.
또한, 배선 저항을 낮추기 위한 대책의 하나로서, 배선층의 두께를 크게 하고, 배선 폭의 축소에 따르는 배선의 단면적의 축소를 억제한다고 하는 대책이 있다. 그러나, 배선층의 두께를 크게 하면, 인접하는 배선끼리 대향하는 면적이 증가되어 배선간 캐패시턴스가 증대되기 때문에, 메모리의 동작 속도를 충분히 개선할 수 없다.
도 1은 종래의 DRAM의 셀 어레이부를 도시하는 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 절취한 단면도.
도 4는 본 발명의 일례에 따른 DRAM의 셀 어레이부를 도시하는 평면도.
도 5는 도 4의 V-V선을 따라 절취한 단면도.
도 6은 도 4의 Ⅵ-Ⅵ선을 따라 절취한 단면도.
도 7은 본 발명의 일례에 따른 DRAM의 셀 어레이부의 제조 방법의 하나의 공정을 도시하는 단면도.
도 8은 본 발명의 일례에 따른 DRAM의 셀 어레이부의 제조 방법의 하나의 공정을 도시하는 단면도.
도 9는 본 발명의 일례에 따른 DRAM의 셀 어레이부의 제조 방법의 하나의 공정을 도시하는 단면도.
도 10은 본 발명의 일례에 따른 DRAM의 셀 어레이부의 제조 방법의 하나의 공정을 도시하는 단면도.
도 11은 본 발명의 일례에 따른 DRAM의 셀 어레이부의 제조 방법의 하나의공정을 도시하는 단면도.
도 12는 본 발명의 일례에 따른 DRAM의 셀 어레이부의 제조 방법의 하나의 공정을 도시하는 단면도.
도 13은 본 발명의 변형예를 나타내는 단면도.
도 14는 본 발명의 변형예를 나타내는 단면도.
도 15는 본 발명의 변형예를 나타내는 단면도.
도 16은 셀 어레이부와 주변 회로부의 경계 부분의 일례를 나타내는 평면도.
도 17은 셀 어레이부와 주변 회로부의 경계 부분의 일례를 나타내는 사시도.
도 18은 셀 어레이부와 주변 회로부의 경계 부분의 일례를 나타내는 평면도.
도 19는 셀 어레이부와 주변 회로부의 경계 부분의 일례를 나타내는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판
101 : 트렌치 캐패시터
103 : 소스 확산층
104 : 드레인 확산층
106a, 106b : 게이트 전극
109a : 컨택트 플러그
110a, 110b : 비트선
(1) 본 발명의 제1 예에 따른 반도체 장치는, 오목부와 볼록부로 이루어지는표면 형상을 갖는 절연층과, 상기 절연층의 볼록부 상에 배치되는 제1 배선과, 상기 제1 배선의 측면 상 및 상기 절연층의 오목부의 측면 상에 배치되는 측벽과, 상기 절연층의 오목부 내에 배치되며, 상기 측벽에 접촉하는 제2 배선을 포함한다.
본 발명의 제2 예에 따른 반도체 장치는, 절연층과, 상기 절연층 상에 배치되는 제1 배선과, 상기 제1 배선의 측면 상에 배치되는 측벽과, 상기 절연층 상에 배치되며, 상기 측벽에 접촉하는 제2 배선을 포함한다.
(2) 본 발명의 일례에 따른 반도체 장치의 제조 방법은, 절연층 상에 제1 도전층을 형성하는 단계와, 마스크를 이용하여 상기 제1 도전층을 에칭하여 제1 배선을 형성하는 단계와, 상기 마스크를 이용하여 상기 절연층을 에칭하여, 상기 절연층에 오목부를 형성하는 단계와, 상기 제1 배선의 측면 상 및 상기 절연층의 오목부의 측면 상에 측벽을 형성하는 단계와, 상기 절연층의 오목부 내에 제2 도전층을 채우는 단계와, 상기 제2 도전층의 일부를 제거하여, 상기 절연층의 오목부 내에 상기 측벽에 접촉하는 제2 배선을 형성하는 단계를 포함한다.
<실시예>
이하, 도면을 참조하면서, 본 발명의 일례에 따른 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
[디바이스 구조]
도 4는 본 발명의 실시예에 따른 DRAM의 셀 어레이부의 평면도이다. 또한, 도 5는 도 4의 V-V선을 따라 절취한 단면도, 도 6은 도 4의 Ⅵ-Ⅵ선을 따라 절취한 단면도이다.
본 예에서는, 메모리 셀 어레이는, 종래예(도 1,도 2 및 도 3)에 대응시켜, 어레이 형상으로 배치된 복수의 트렌치 캐패시터형 메모리 셀로 구성되는 것으로 하고 있다.
반도체 기판(100) 내에는 트렌치 캐패시터(101)가 형성된다. 반도체 기판(100) 내의 구조나 트렌치 캐패시터(101)의 구조에 관해서는 여기서는 중요하지 않기 때문에, 상세한 설명에 대해서는 생략한다.
반도체 기판(100)의 표면 영역에는 셀 트랜지스터가 형성된다. 셀 트랜지스터는 소스 확산층(103), 드레인 확산층(104) 및 게이트 전극(106a, 106b)으로 구성된다. 소스 확산층(103)은 트렌치 캐패시터(101)에 전기적으로 접속된다. 드레인 확산층(104)은 컨택트 플러그(109a)를 경유하여 비트선(110a)에 접속된다.
게이트 전극(106a, 106b)과 반도체 기판(101) 사이에는 게이트 절연층(105)이 배치된다. 게이트 전극(106a, 106b)은 적층된 제1 폴리실리콘층(106a)과 제2 폴리실리콘층(106b)으로 구성된다. 게이트 전극(106a, 106b)은 질화실리콘층(107)으로 피복되어 있다.
셀 트랜지스터 상에는 이것을 완전하게 피복하는 절연층(108)이 형성된다. 절연층(108)에는 셀 트랜지스터의 드레인 확산층(104)에 달하는 컨택트홀이 형성된다. 컨택트 플러그(109a)는 컨택트홀 내에 배치된다. 컨택트 플러그(109a)는 도전성 폴리실리콘이나, 텅스텐 등으로 구성된다.
절연층(108) 상에는 컬럼 방향으로 연장되는 복수의 비트선(110a, 110b)이 형성된다. 복수의 비트선(110a, 110b)은 라인 및 스페이스 패턴을 갖고, 규칙적으로 레이아웃되어 있다. 절연층(108) 상에는 복수의 비트선(110a, 110b)을 피복하는 절연층(113)이 형성된다.
여기서, 본 발명의 디바이스 구조의 특징은 복수의 비트선(110a, 110b)에 있다. 즉, 비트선(110b)은 비트선(110a)보다 낮은 위치에 형성된다. 또한, 비트선(110a)과 비트선(110b)은 교대로 배치된다. 비트선(110a)의 폭은, 예를 들면, 리소그래피 기술에 의해 가능한 최소의 사이즈로 설정된다. 비트선(110b)의 폭은 비트선(110a)의 폭과 동일한 정도로 설정된다.
비트선(110a)은 1개의 마스크를 이용하여 리소그래피에 의해 동시에 형성되지만, 그 때의 비트선(110a)의 폭 L과 간격 S의 비는 1(최소 사이즈) : X로 설정된다. 여기서, X는 1을 초과하는 수로, 예를 들면, 1.5로 설정된다. 또한, 실제로, X는 3 미만의 값으로 설정된다. X가 3일 때는, 최종적으로, 비트선의 폭과 간격의 비가 1 : 1로 되어, 종래와 동일해지기 때문이다.
본 예에서는, 비트선(110a)의 측면에 측벽(112)이 형성되고, 비트선(110b)의 측면은 측벽(112)에 접촉한다. 이 측벽(112)의 폭을 S로 하면, 비트선(110a) 형성 시에 있어서의 비트선(110a)의 폭 L과 간격 S의 비는 L : L+2S로 설정된다.
여기서, L=4S가 되도록 레이아웃하면, 비트선(110a)의 폭 L과 간격 S의 비는 L : L+2S=L : L+L/2=1 : 1.5로 된다.
본 예의 디바이스 구조에서는, 후술하는 바와 같이, 비트선(110b)을 자기 정렬으로 형성할 수 있다.
즉, 디바이스 구조적으로는, 비트선(110b)이 비트선(110a)보다 낮은 위치에배치되고, 또한 비트선(110a)의 간격은 비트선(110a)의 폭을 리소그래피 가능한 최소 사이즈로 한 경우에, 그것을 초과하는 값(예를 들면, 1.5배)으로 설정된다.
또한, 비트선(110b)은 비트선(110a) 사이에 배치되며, 또한 비트선(110b)의 측면은 측벽(112)에 접촉한다. 즉, 측벽의 폭을 S로 하면, 비트선(110b)의 폭은 비트선(110a)의 간격으로부터 (S×2)를 뺀 값과 동일해진다.
이 경우, 비트선(110a)과 비트선(110b)의 간격은 측벽(112)의 폭 S와 동일해지고, 이 폭 S는 리소그래피 가능한 최소 사이즈(예를 들면, L)보다 충분히 작다.
이와 같이, 본 발명의 디바이스 구조에 따르면. 첫번째로, 비트선(110a, 110b)의 폭을 넓게 하여, 배선 저항의 저감에 의한 고속 동작을 실현할 수 있다.
즉, 종래에는, 일정 영역 내에 일정개의 비트선을 배치하는 경우에는, 비트선의 간격의 축소가 리소그래피 성능에 의해 제한되어, 그 만큼, 비트선의 배선 폭을 넓힐 수가 없어서, 배선 저항의 저감에 의한 고속 동작을 저해하는 원인이 되었다.
이에 비하여, 본 발명에서는, 종래와 마찬가지로 일정 영역 내에 일정개의 비트선을 배치하는 경우를 생각하면, 비트선의 간격은 리소그래피 성능에 의해 제한되지 않고, 측벽의 폭에 의해 조정할 수 있다. 이 때문에, 비트선의 간격을 리소그래피 가능한 최소 사이즈보다 좁게 하여, 그 만큼, 비트선의 배선 폭을 넓히면, 배선 저항의 저감에 의한 고속 동작을 실현할 수 있다.
두번째로, 인접하는 비트선의 직선 거리를 실질적으로 길게 하여, 배선간 캐패시턴스의 저감에 의한 고속 동작을 실현할 수 있다.
즉, 종래에는, 모든 비트선은 표면이 평탄한 절연층 상(동일한 배선층)에 형성되기 때문에, 인접하는 비트선의 측면은 서로 완전하게 대향하고 있어, 배선간 캐패시턴스가 커서, 고속 동작을 저해하는 원인이 되었다.
이에 비하여, 본 발명에서는, 반도체 기판 상에서 본 경우의 인접하는 비트선의 간격은 측벽의 폭으로 되지만, 인접하는 비트선은 서로 다른 높이(레벨)로 배치되어 있기 때문에, 인접하는 비트선의 측면은 완전하게 대향하지 않고, 인접하는 비트선의 직선 거리는 실질적으로 길어진다. 이 때문에, 배선간 캐패시턴스가 작아, 고속 동작을 실현할 수 있다.
[프로세스]
다음으로, 본 발명의 반도체 장치의 제조 방법에 대하여 설명한다.
본 예에서는 도 4, 도 5 및 도 6의 반도체 장치를 대상으로 한다.
우선, PEP(Photo Engraving Process), RIE(Reactive on Etching) 및 CVD(Chemical Vapor Deposition) 등의 방법을 이용하여, 반도체 기판 내에 트렌치 캐패시터를 형성한다. 트렌치 캐패시터의 제조 방법에 관해서는 여기서는 중요하지 않기 때문에, 상세한 설명에 대해서는 생략한다.
다음으로, 도 7에 도시한 바와 같이, 예를 들면, PEP, CVD 및 CMP(Chemical Mechanical Etching) 등의 방법을 이용하여, 반도체 기판(100) 내에 STI(Shallow Trench Isolation) 구조의 소자 분리층(102)을 형성한다.
또한, 열 산화법에 의해, 반도체 기판(100) 상에 게이트 절연층(105)을 형성한 후, CVD법에 의해, 게이트 절연층(105) 상에 도전성 폴리실리콘층(106a, 106b)을 형성한다. 이 후, PEP 및 RIE를 이용하여, 도전성 폴리실리콘층(106a, 106b)을 가공하여 셀 트랜지스터의 게이트 전극을 형성한다.
또한, 셀 트랜지스터 게이트 전극을 마스크로 하여 이온 주입을 행하여, 반도체 기판(101) 내에 소스 확산층 및 드레인 확산층(104)을 형성한다. 그리고, 셀 트랜지스터의 게이트 전극을 질화실리콘층(107)으로 피복한 후, 절연층(108)을 형성한다. 절연층(108)의 표면은, 예를 들면, CMP 등의 방법에 의해 평탄화된다.
이 후, 예를 들면, PEP 및 RIE에 의해, 절연층(108)에 드레인 확산층(104)에 달하는 컨택트홀을 형성한다. 또한, 예를 들면, CVD법에 의해, 컨택트홀 내에 도전성 폴리실리콘층을 채워, 컨택트 플러그(109a, 109b)를 형성한다. 도전성 폴리실리콘층은 CMP에 의해 연마되고, 그 표면은 절연막(108)의 표면과 실질적으로 일치한다.
다음으로, 도 8에 도시한 바와 같이, 예를 들면, CVD법에 의해, 절연층(108) 상에 도전층(110a) 및 질화실리콘층(111)을 형성한다. 그리고, PEP 및 RIE에 의해, 이 도전층(110a) 및 질화실리콘층(111)을 에칭하여 비트선(110a)을 형성한다. 비트선(110a)은 컨택트 플러그(109a)에 접촉하지만, 컨택트 플러그(109b)에는 접촉하지 않는다.
여기서, 비트선(110a)의 폭과 간격의 비는, 상술한 바와 같이, 1 : X(1<X<3) 로 설정된다.
계속해서, 질화실리콘층(111)을 마스크로 하여, 절연층(108)을 일정량(깊이) 만큼 에칭하여, 비트선(110a) 사이에 오목부를 형성한다. 에칭량(D)은절연층(108)에 형성되는 단차와 동일해진다. 이 단차는, 비트선(110a)과 후술하는 비트선(110b)(도 12 참조)의 상하 방향의 위치의 어긋남으로 된다. 이 때, 컨택트 플러그(109b)도 동시에 에칭된다.
이 후, 예를 들면, CVD법에 의해, 비트선(110a)을 피복하는 절연층(112)을 형성한다. 절연층(112)의 두께는, 상술한 바와 같이, S로 설정된다. 이 절연층(112)은 비트선(110a)의 측면 및 절연층(108)의 단차부(오목부)의 측면에도 부착된다.
다음으로, 도 9에 도시한 바와 같이, 예를 들면, RIE에 의해, 절연층(112)을 에칭하여, 비트선(110a)의 측면에 폭 S의 측벽(112)을 형성한다. 이 에칭에서는, 동시에, 절연층(108)의 오목부의 저부에서 컨택트 플러그(109b)를 노출시킨다.
다음으로, 도 10에 도시한 바와 같이, 예를 들면, CVD법을 이용하여, 절연층(108)의 오목부를 채우도록 도전층(110b)을 형성한다. 도전층(110b)은 도전층(110a)과 동일한 재료로 구성하는 것이 바람직하다.
다음으로, 도 11에 도시한 바와 같이, 도전층(110b)을 연마 또는 에치백하여, 절연층(108)의 오목부에 비트선(110b)을 형성한다. 상술한 바와 같이, 비트선(110a)의 폭을 L로 한 경우, 비트선(110b)의 폭도 L로 하는 것이 바람직하다. 이 경우, 비트선(110b)의 두께(연마량 또는 에치백량에 대응함)는 비트선(110a)의 두께와 동일하게 한다.
단, 비트선(110a)의 폭이나 두께가 비트선(110b)의 폭이나 두께와 동일하지 않아도, 비트선(110a)의 단면적이 비트선(110b)의 단면적과 실질적으로 동일하게설정되어 있으면, 메모리의 특성상 전혀 문제가 없다.
다음으로, 도 12에 도시한 바와 같이, 예를 들면, CVD법에 의해, 비트선(110a, 110b)을 피복하는 절연층(113)을 형성한다.
이상과 같은 제조 방법에 따르면, 비트선(110a)을 형성한 후, 비트선(110a) 사이에 자기 정렬으로 비트선(110b)을 형성할 수 있다. 게다가, 비트선(110a)과 비트선(110b)의 간격은 측벽(112)의 폭 S로, 리소그래피 기술의 한계에 좌우되지 않는다.
따라서, 비트선(110a, 110b)의 폭을 넓게 하여, 배선 저항의 저감에 의한 고속 동작을 실현할 수 있다.
또한, 비트선(110a)의 패터닝 후에, 절연층(108)도 에칭하여 절연층(108)에 오목부를 형성한다. 그리고, 이 오목부 내에 비트선(110b)이 형성되기 때문에, 비트선(110a)의 측면과 비트선(110b)의 측면은 완전하게 대향하지 않고, 비트선(110a)과 비트선(110b)의 직선 거리는 실질적으로 길어진다. 따라서, 배선간 캐패시턴스의 저감에 의한 고속 동작을 실현할 수 있다.
이와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 따르면, 반도체 소자(또는 디자인 룰)의 축소화에 의한 배선간 캐패시턴스가나 배선 저항의 문제를 재료면에서가 아니라, 디바이스 구조면 및 프로세스면에서 해결할 수 있다.
[변형예]
도 13 내지 도 15는 리소그래피 기술로 형성되는 비트선(110a)과 자기 정렬으로 형성되는 비트선(110b)의 위치 관계를 나타내고 있다.
도 13의 예에서는, 비트선(110a)의 저면과 비트선(110b)의 상면이 실질적으로 일치하고 있다. 비트선(110a)의 폭과 비트선(110b)의 폭은 동일하게 설정되며, 비트선(110a)의 두께와 비트선(110b)의 두께도 동일하게 설정된다. 이 경우, 절연층(108)에 형성되는 오목부의 깊이는 비트선(110a)의 두께와 실질적으로 동일해진다.
도 14의 예에서는, 비트선(110a)의 저면이 비트선(110b)의 상면보다 더 위에 존재하고 있다. 비트선(110a)의 폭과 비트선(110b)의 폭은 동일하게 설정되며, 비트선(110a)의 두께와 비트선(110b)의 두께도 동일하게 설정된다. 이 경우, 절연층(108)에 형성되는 오목부의 깊이는 비트선(110a)의 두께보다 커진다.
이 예에서는, 도 13의 예에 비해, 비트선(110a)과 비트선(110b) 사이의 거리가 길어지기 때문에, 배선간 캐패시턴스의 저감에 공헌할 수 있다.
도 15의 예에서는, 비트선(110a)의 저면이 비트선(110b)의 상면보다 더 아래에 존재하고 있다. 비트선(110a)의 폭과 비트선(110b)의 폭은 동일하게 설정되고, 비트선(110a)의 두께와 비트선(110b)의 두께도 동일하게 설정된다. 이 경우, 절연층(108)에 형성되는 오목부의 깊이는 비트선(110a)의 두께보다 작아진다.
이 예에서는, 도 13의 예에 비해, 비트선(110a)과 비트선(110b) 사이의 단차가 작아지기 때문에, 비트선(110a)과 반도체 기판 사이의 컨택트홀이 고어스펙트비로 되는 것을 방지한다.
[응용예]
도 16 내지 도 19는 셀 어레이부와 주변 회로부의 경계 부분의 배선 레이아웃을 도시한 것이다.
본 발명의 디바이스 구조의 특징은, 상술한 바와 같이, 비트선(110b)을 비트선(110a) 사이에 자기 정렬으로 형성함과 함께, 비트선(110b)의 위치를 비트선(110a)의 위치보다 낮게 한 점에 있다.
이 경우, 예를 들면, 주변 회로부의 배선 패턴은 비트선(110a)의 리소그래피 시에 동시에 형성된다. 즉, 비트선(110a)과 주변 회로부의 배선은 동일 레벨로 형성되지만, 비트선(110b)의 위치는 주변 회로부의 배선의 위치보다 낮아진다.
따라서, 예를 들면, 도 16 및 도 17에 도시한 바와 같이, 셀 어레이부와 주변 회로부의 경계 부분에 컨택트 플러그(114)를 형성하고, 이 컨택트 플러그(114)를 이용하여, 비트선(110b)과 주변 회로부의 배선을 전기적으로 접속한다.
또한, 도 16 및 도 17의 예에서는, 비트선(110b)에만 컨택트 플러그(114)가 접속되기 때문에, 비트선(110a)의 배선 저항과 비트선(110b)의 배선 저항의 변동이 커져, 동작이 불안정해진다.
이것을 방지하기 위해, 예를 들면, 도 18 및 도 19에 도시한 바와 같이, 셀 어레이부와 주변 회로부의 경계 부분에서, 비트선(110a)에 슬릿(또는 노치(notch))을 형성하고, 또한 그 슬릿 상에 컨택트 플러그(114)를 형성한다. 이 경우, 비트선(110a, 110b)의 양방에 컨택트 플러그(114)가 접속되기 때문에, 비트선(110a)의 배선 저항과 비트선(110b)의 배선 저항이 실질적으로 동일해져, 동작이 안정적으로 된다.
또한, 비트선(110a)에 접속되는 컨택트 플러그(114)와 비트선(110a)에 접속되는 컨택트 플러그(114)에 대해서는, 동일 라인 상에 배치하면, 리소그래피가 어려워지기 때문에, 도 18 및 도 19에 도시한 바와 같이, 배선 길이 방향에서의 위치를 어긋나게 하여(예를 들면, 지그재그로) 배치하는 것이 바람직하다.
당업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
이상, 설명한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 따르면, 복수의 비트선의 바로 아래의 절연층에 단차(오목부)가 형성되고, 복수의 비트선 중의 일부가 상단에 형성되며, 다른 일부(예를 들면, 1개 걸러)가 하단(오목부 내)에 자기 정렬으로 형성된다. 이에 따라, 일정 영역 내에서의 비트선의 폭을 크게, 또한 일정 영역 내에서의 비트선간의 직선 거리를 길게 설정할 수 있어, 반도체 소자(또는 디자인 룰)의 축소화에 의한 배선간 캐패시턴스가나 배선 저항의 문제를 재료면에서가 아니라, 디바이스 구조면 및 프로세스면에서 해결할 수 있다.

Claims (24)

  1. 반도체 장치에 있어서,
    오목부와 볼록부로 이루어진 표면 형상을 갖는 절연층과,
    상기 절연층의 볼록부 상에 배치되는 제1 배선과,
    상기 제1 배선의 측면 상 및 상기 절연층의 오목부의 측면 상에 배치되는 측벽(sidewall)과,
    상기 절연층의 오목부 내에 배치되며, 상기 측벽에 접촉하는 제2 배선
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 배선과 상기 제2 배선은 동일 재료로 구성되며, 또한 동일한 목적으로 사용되는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 배선 및 상기 제2 배선은 비트선인 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 배선과 상기 제2 배선의 간격은 상기 측벽의 폭과 동일한 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 배선의 단면적과 상기 제2 배선의 단면적은 동일한 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 배선과 상기 제2 배선은 모두 한 방향으로 연장되어 있는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 배선의 상기 한 방향의 단부는, 제1 컨택트 플러그에 의해, 상기 절연층의 볼록부 상에 배치되는 제3 배선에 전기적으로 접속되는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 배선의 상기 한 방향의 단부는, 제2 컨택트 플러그에 의해, 상기 절연층의 볼록부 상에 배치되는 제4 배선에 전기적으로 접속되는 반도체 장치.
  9. 제8항에 있어서,
    상기 한 방향에서의 상기 제1 및 제2 컨택트 플러그의 위치는 서로 어긋나 있는 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 및 제2 배선은 셀 어레이부에 배치되고, 상기 제3 및 제4 배선은 주변 회로부에 배치되는 반도체 장치.
  11. 반도체 장치에 있어서,
    절연층과,
    상기 절연층 상에 배치되는 제1 배선과,
    상기 제1 배선의 측면 상에 배치되는 측벽과,
    상기 절연층 상에 배치되며 상기 측벽에 접촉하는 제2 배선
    을 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 배선과 상기 제2 배선은 동일한 재료로 구성되며, 또한 동일한 목적으로 사용되는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 배선 및 상기 제2 배선은 비트선인 반도체 장치.
  14. 제11항에 있어서,
    상기 제1 배선과 상기 제2 배선의 간격은 상기 측벽의 폭과 동일한 반도체장치.
  15. 제11항에 있어서,
    상기 제1 배선의 단면적과 상기 제2 배선의 단면적은 동일한 반도체 장치.
  16. 제11항에 있어서,
    상기 제1 배선과 상기 제2 배선은 모두 한 방향으로 연장되어 있는 반도체 장치.
  17. 제16항에 있어서,
    상기 제2 배선의 상기 한 방향의 단부는, 제1 컨택트 플래그에 의해, 상기 절연층의 볼록부 상에 배치되는 제3 배선에 전기적으로 접속되는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 배선의 상기 한 방향의 단부는, 제2 컨택트 플러그에 의해, 상기 절연층의 볼록부 상에 배치되는 제4 배선에 전기적으로 접속되는 반도체 장치.
  19. 제18항에 있어서,
    상기 한 방향에서의 상기 제1 및 제2 컨택트 플러그의 위치는 서로 어긋나 있는 반도체 장치.
  20. 제18항에 있어서,
    상기 제1 및 제2 배선은 셀 어레이부에 배치되고, 상기 제3 및 제4 배선은 주변 회로부에 배치되는 반도체 장치.
  21. 반도체 장치의 제조 방법에 있어서,
    절연층 상에 제1 도전층을 형성하는 단계와,
    마스크를 이용하여 상기 제1 도전층을 에칭함으로써, 제1 배선을 형성하는 단계와,
    상기 마스크를 이용하여 상기 절연층을 에칭함으로써, 상기 절연층에 오목부를 형성하는 단계와,
    상기 제1 배선의 측면 상 및 상기 절연층의 오목부의 측면 상에 측벽을 형성하는 단계와,
    상기 절연층의 오목부 내에 제2 도전층을 채우는 단계와,
    상기 제2 도전층의 일부를 제거함으로써, 상기 절연층의 오목부 내에 상기 측벽에 접촉하는 제2 배선을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제2 배선은, 상기 측벽에 의해, 상기 제1 배선에 대하여 자기정렬(self-align)으로 형성되는 반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 제2 도전층의 제거는, 상기 제2 배선의 단면적이 상기 제1 배선의 단면적과 동일해지도록 제어되는 반도체 장치의 제조 방법.
  24. 제21항에 있어서,
    상기 제2 도전층은 CMP 또는 에치백에 의해 제거되는 반도체 장치의 제조 방법.
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