CN114864580B - 半导体连接结构及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体连接结构及其制造方法。此半导体连接结构包括具有阵列区的基板、第一沟槽、金属线、功函数层及接触结构。阵列区包括中心区域及围绕中心区域的边缘区域。第一沟槽形成于基板中，且沿着第一方向自中心区域延伸至边缘区域。第一沟槽在中心区域中具有第一部分，且在边缘区域中具有较宽的第二部分。金属线及功函数层形成于第一沟槽中。接触结构形成于边缘区域的第一沟槽中接触结构位于金属线之上且直接接触金属线。接触结构的底部被功函数层围绕。
Description
技术领域
本发明有关于一种存储器装置，且特别有关于一种半导体连接结构及其制造方法。
背景技术
随着电子产品日渐小型化的趋势，对于存储器装置亦有逐渐小型化的需求。然而，随着存储器装置的小型化，提高存储器装置的成品率及可靠度变得更为困难。
举例而言，在一个具有埋入式字线的动态随机存取存储器(dynamic randomaccess memory,DRAM)中，通常会在阵列区与周边区的交界区域形成字线接触结构。为了降低电阻值而提高装置的效能，通常会使字线接触结构与埋入式字线直接接触。因此，在形成字线接触孔之前，需要使用一道光罩进行光刻工艺，以移除位于交界区域中的埋入式字线上方的功函数层。再者，在习知的用以部分地移除功函数层的光刻工艺中，若字线接触孔的尺寸太小，则可能无法完全曝光。因此，将导致字线接触结构无法形成或是失效。如此一来，会降低存储器装置的成品率及可靠度。另一方面，若字线接触孔的尺寸太大，则相邻的字线接触孔可能会彼此相连而造成短路。如此一来，也会降低存储器装置的成品率及可靠度。此外，上述字线接触结构发生失效或短路的位置无法预期。因此，当临界尺寸很小时，用以移除功函数层的光刻工艺会变得非常难以控制，且工艺的复杂度及成本均很高。随着存储器装置的小型化，上述问题会变得更加严重。
因此，在本技术领域中，对于具有高成品率及高可靠度的动态随机存取存储器及其形成方法仍有所需求。
发明内容
本发明实施例提供一种半导体连接结构及其制造方法，能够以自对准的方式在特定的位置形成接触孔。因此，当将本发明实施例提供的半导体连接结构的制造方法应用于具有埋入式字线的动态随机存取存储器时，将可省略用以部分地移除功函数层的光刻工艺及光罩，而在所需的位置形成字线接触孔。如此一来，能够大幅改善存储器装置的成品率及可靠度，并且能够降低存储器装置的工艺复杂度及制造成本。
本发明的一实施例揭示一种半导体连接结构，包括：基板，包括阵列区，其中阵列区包括中心区域及围绕中心区域的边缘区域；第一沟槽，形成于基板中，其中第一沟槽沿着第一方向自中心区域延伸至边缘区域，其中第一沟槽在中心区域中具有第一部分，第一沟槽在边缘区域中具有第二部分，且第一部分的第一宽度小于第二部分的第二宽度；金属线，形成于第一沟槽中；功函数层，形成于第一沟槽中，其中功函数层位于金属线之上；以及接触结构，形成于边缘区域的第一沟槽中，其中接触结构位于金属线之上且直接接触金属线，且其中接触结构的底部被功函数层围绕。
本发明的一实施例揭示一种半导体连接结构的制造方法，包括：提供包括阵列区的基板，其中阵列区包括中心区域及围绕中心区域的边缘区域；形成第一沟槽于基板中，其中第一沟槽沿着第一方向自中心区域延伸至边缘区域，其中第一沟槽在中心区域中具有第一部分，第一沟槽在边缘区域中具有第二部分，且第一部分的第一宽度小于第二部分的第二宽度；形成金属线于第一沟槽中；形成功函数层于第一沟槽中，其中功函数层位于金属线之上；以及形成接触结构于边缘区域的第一沟槽中，其中接触结构位于金属线之上且直接接触金属线，且接触结构的底部被功函数层围绕。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A及图6B为本发明一实施例的半导体连接结构在工艺各个阶段的剖面示意图。
图1C、图2C、图3C、图4C、图5C及图6C为本发明一实施例的半导体连接结构在工艺各个阶段的上视示意图。
图7为本发明另一实施例的半导体连接结构的上视示意图。
图8为本发明另一实施例的半导体连接结构的上视示意图。
图9为本发明另一实施例的半导体连接结构的上视示意图。
附图标号：
10:中心区域
20:边缘区域
100:半导体连接结构
102:基板
104:绝缘衬层
105:第一沟槽(字线沟槽)
105A:第一部分
105B:第二部分
105C:凹口
106:埋入式字线
106A:第一导电层
106B:第二导电层(金属线)
108:功函数层
112:绝缘盖层
114:绝缘层
122:接触结构(字线接触结构)
122A:第三导电层
122B:第四导电层
200:半导体连接结构
205:第一沟槽(字线沟槽)
205A:第一部分
205B:第二部分
300:半导体连接结构
305:第一沟槽(字线沟槽)
305A:第一部分
305B:第二部分
400:半导体连接结构
405:第一沟槽(字线沟槽)
405A:第一部分
405B:第二部分
L:长度
P1:第一间距
P2:第二间距
P3:第三间距
P4:第四间距
P5:第五间距
P6:第六间距
T1:第一厚度
T2:第二厚度
W1:第一宽度
W2:第二宽度
W3:第三宽度
W4:第四宽度
W5:第五宽度
具体实施方式
为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。再者，本发明的不同范例中可能使用重复的参考符号及/或用字。这重复符号或用字系为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。
本发明提供一种半导体连接结构的制造方法，图1C、图2C、图3C、图4C、图5C及图6C为本发明一实施例的半导体结构100在工艺各个阶段的上视示意图。图1A、图2A、图3A、图4A、图5A及图6A分别是沿着图1C、图2C、图3C、图4C、图5C及图6C中的剖线I-I’所绘制。图1B、图2B、图3B、图4B、图5B及图6B分别是沿着图1C、图2C、图3C、图4C、图5C及图6C中的剖线II-II’所绘制。
半导体连接结构100可应用于任何合适的半导体装置中。举例而言，在一实施例中，半导体连接结构100应用于动态随机存取存储器中，且半导体连接结构100被使用作为埋入式字线或埋入式位线。为了有利于说明，在下文中，将说明使用半导体连接结构100作为埋入式字线的实施例。
请同时参照图1A至图1C，提供包括阵列区的基板102，其中阵列区包括中心区域10及围绕中心区域10的边缘区域20。再者，基板102包括围绕阵列区的周边区(未绘示于图中)，因此，边缘区域20位于阵列区与周边区的交界处。字线接触结构通常是形成于边缘区域20中。基板102的材料可包括硅、含硅半导体、绝缘层上覆硅(silicon on insulator,SOI)、其他合适的材料或上述材料的组合。在本实施例中，基板102为硅基板。在一实施例中，可在基板102中形成浅沟隔离结构。在一实施例中，亦可在基板102中形成其他的结构。举例而言，可藉由注入工艺在基板102中形成源极区、漏极区、p型井区、n型井区或导电区。为了简化说明，图式中并未绘示上述的浅沟隔离结构及其他结构，且关于基板102中的结构及其形成方法，在此不再详述。
接着，进行第一刻蚀工艺，以形成多个第一沟槽105于基板102中。多个第一沟槽105为实质上平行排列，且沿着第一方向(亦即，图1C中的Y方向)自中心区域10延伸至边缘区域20。后续将形成埋入式字线106(绘示于图2A及图2B)于第一沟槽105中。因此，在本说明书中，亦可将第一沟槽105称为“字线沟槽105”。相似地，在本说明书中，亦可将后续提及的沟槽205、305及405称为字线沟槽205、305及405。第一沟槽105在中心区域10中具有第一部分105A，且第一沟槽105在边缘区域20中具有第二部分105B。在第二方向(亦即，图1C中的X方向)上，第一部分105A具有第一宽度W1，第二部分105B具有第二宽度W2，且第一宽度W1小于第二宽度W2。在第一方向上，具有第二宽度W2的第二部分105B具有长度L，且长度L大于第一宽度W1。在图1C中，第二部分105B的形状近似矩形，并且从第一沟槽105的两侧沿着第二方向向外延伸。第一刻蚀工艺可包括各向异性刻蚀工艺。在本实施例中，第一刻蚀工艺为干式刻蚀工艺。
请同时参照图2A至图2C，顺应性地形成绝缘衬层104于基板102及第一沟槽105上。绝缘衬层104可包括氧化物、氮化物、氮氧化物、碳化物或上述的组合。在本实施例中，绝缘衬层104为由热氧化法所形成的氧化硅。
接着，顺应性地形成第一导电层106A于基板102及第一沟槽105上。接着，形成第二导电层106B填满第一沟槽105。第一导电层106A的材料可包括钛、氮化钛、氮化钨、钽或氮化钽或上述的组合。第二导电层106B的材料可包括钨、铝、铜、金、银、上述的合金或上述的组合。第一导电层106A及第二导电层106B可各自独立地藉由化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或其他合适的沉积工艺而形成。在本实施例中，第一导电层106A为氮化钛，且第二导电层106B为钨。
第二部分105B的第二宽度W2大于第一部分105A的第一宽度W1。因此，在第二导电层106B填满第一沟槽105之后，位于第二部分105B的第二导电层106B的顶表面会低于位于第一部分105A的第二导电层106B的顶表面。可进行平坦化工艺(例如，化学机械研磨工艺)，以使位于基板102上的第二导电层106B具有实质上平坦的顶表面。亦即，使位于第二部分105B的第二导电层106B的顶表面与位于第一部分105A的第二导电层106B的顶表面彼此齐平。接着，可藉由第二刻蚀工艺将第一导电层106A及第二导电层106B刻蚀成所需的厚度，如图2A及图2B所绘示。第二刻蚀工艺可包括各向异性刻蚀工艺。在本实施例中，第二刻蚀工艺为干式刻蚀工艺。在一实施例中，第一导电层106A及第二导电层106B形成于基板102之中，且可作为字线使用。因此，在本说明书中，可将第一导电层106A及第二导电层106B合称为“埋入式字线106”。再者，第二导电层106B的主要材料为金属，因此，亦可将第二导电层106B称为“金属线106B”。
接着，顺应性地形成功函数层108于基板102及金属线106B上，且功函数层108填入第一沟槽105中。功函数层108的材料可包括经过掺杂的多晶硅、经过掺杂的单晶硅或上述的组合。功函数层108可藉由化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或上述的组合而形成。在本实施例中，功函数层108的材料为经过掺杂的多晶硅。藉由调整掺质的种类及浓度，可控制功函数层108的功函数。因此，可以降低位于中心区域10的存储器单元的闸极引发漏极漏电流(GIDL)。
仍请同时参照图2A至图2C，第二部分105B的第二宽度W2大于第一部分105A的第一宽度W1。因此，在功函数层108完全填满第一沟槽105的第一部分105A之后，功函数层108并未完全填满第一沟槽105的第二部分105B。换言之，功函数层108在第二部分105B中形成凹口105C。在图2C中，基板102的表面已完全受到功函数层108所覆盖。在图2C及其他图式中，当第一沟槽105完全被覆盖时，为了容易辨别第一沟槽105，以虚线标示出第一沟槽105的位置与形状。
请同时参照图3A至图3C，进行第三刻蚀工艺，以部分地移除功函数层108。在本实施例中，在第三刻蚀工艺之后，位于第一沟槽105外部及位于凹口105C底部的功函数层108被移除，而暴露出位于凹口105C下方的金属线106B。在其他实施例中，在第三刻蚀工艺之后，凹口105C底部仍保留部分的功函数层108，因此未暴露出下方的金属线106B。此实施例中，可在进行后续的第四刻蚀工艺之后，才暴露出位于凹口105C下方的金属线106B。
第三刻蚀工艺可包括各向异性刻蚀工艺。在本实施例中，第三刻蚀工艺为干式刻蚀工艺。当进行第三刻蚀工艺时，由于绝缘衬层104的移除速率远低于功函数层108的移除速率。因此，可以绝缘衬层104作为刻蚀停止层。在一实施例中，在第三刻蚀工艺中，功函数层108的移除速率R1相对于绝缘衬层104的移除速率R2的比率R1/R2为5.0-20.0。在本实施例中，在第三刻蚀工艺之后，功函数层108的顶表面实质上齐平于绝缘衬层104的顶表面。
请同时参照图4A至图4C，进行第四刻蚀工艺，以部分地移除功函数层108，而降低功函数层108的高度。在第四刻蚀工艺期间，移除位于第一沟槽105中的一部分的功函数层108，且留下一部分的功函数层108于第一沟槽105中。在第四刻蚀工艺之后，位于第一部分105A的功函数层108仍然完全覆盖金属线106B。再者，位于第二部分105B的功函数层108并未完全覆盖金属线106B，且暴露出金属线106B的顶表面的一部分。第四刻蚀工艺可相同于或相似于第三刻蚀工艺。
请同时参照图5A至图5C，使用绝缘材料完全填满第一沟槽105，并藉由平坦化工艺(例如，化学机械研磨工艺)移除多余的绝缘材料，以形成绝缘盖层112于第一沟槽105中。绝缘盖层112位于功函数层108之上且直接接触功函数层108。绝缘盖层112的材料可包括氧化物、氮化物、氮氧化物或上述的组合。绝缘盖层112可藉由化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或上述的组合而形成。在本实施例中，绝缘盖层112为氮化硅。在本实施例中，在平坦化之后，绝缘盖层112的顶表面实质上齐平于绝缘衬层104的顶表面。
请同时参照图6A至图6C，形成绝缘层114于基板102上。绝缘层114的材料可包括氧化物、氮化物、氮氧化物、碳化物或上述的组合。绝缘层114可藉由化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或上述的组合而形成。在本实施例中，绝缘层114为氮化硅。在其他实施例中，绝缘层114为由氮化硅及形成于氮化硅上的氧化硅所形成的双层结构。
接着，形成接触结构122于边缘区域20的第一沟槽105中。更具体而言，可对绝缘层114及绝缘盖层112进行第五刻蚀工艺，以在边缘区域20中定义出穿过绝缘层114及绝缘盖层112的接触孔(未绘示)。此接触孔的位置对应于凹口105C的位置，且接触孔暴露出金属线106B。第五刻蚀工艺可包括各向异性刻蚀工艺。在本实施例中，第五刻蚀工艺为干式刻蚀工艺。当进行第五刻蚀工艺时，由于功函数层108的移除速率远低于绝缘层114的移除速率及绝缘盖层112的移除速率。因此，接触孔可自对准的形成在对应于凹口105C的位置，进而增加工艺的裕度。在一实施例中，在第五刻蚀工艺中，绝缘盖层112的移除速率R3相对于功函数层108的移除速率R4的比率R3/R4为5.0-20.0。在本实施例中，在第五刻蚀工艺之后，在边缘区域20中暴露出金属线106B的顶表面。
之后，顺应性地形成第三导电层122A于基板102及接触孔上。接着，形成第四导电层122B填满接触孔。之后，可视需要进行平坦化工艺(例如，化学机械研磨工艺)，以使第三导电层122A的顶表面、第四导电层122B的顶表面与绝缘层114的顶表面共平面。第三导电层122A的材料及形成方法类似于第一导电层110A，第四导电层122B的材料及形成方法类似于第二导电层110B，故不再赘述。在本实施例中，第三导电层122A为氮化钛，且第四导电层122B为钨。在一实施例中，接触结构122用以使埋入式字线106与其他元件电性连接。因此，在本说明书中，可将第三导电层122A及第四导电层122B合称为“接触结构122”或“字线接触结构122”。
在形成接触结构122之后，后续可进行其他习知的工艺或形成其他习知的元件，以完成包括半导体连接结构100的半导体装置。举例而言，当上述包括半导体连接结构100的半导体装置为动态随机存取存储器时，可形成位线、位线接触结构、电容结构、电容接触结构及/或连接垫于基板102上。为了简化说明，关于其他习知的工艺及元件，在此不再详述。
本发明的一实施例提供一种半导体连接结构100。请同时参照图6A至图6C，半导体连接结构100包括基板102、第一沟槽105、金属线106B、功函数层108、绝缘盖层112及接触结构122。
基板102包括阵列区及围绕阵列区的周边区(未绘示)，且阵列区包括中心区域10及围绕中心区域10的边缘区域20。第一沟槽105形成于基板102中，并且沿着第一方向自中心区域10延伸至边缘区域20。第一沟槽105在中心区域10中具有第一部分105A，且在边缘区域20中具有第二部分105B。第一部分105A的第一宽度W1小于第二部分105B的第二宽度W2。金属线106B形成于第一沟槽105中且位于第一沟槽105的底部。功函数层108形成于第一沟槽105中，且位于金属线106B之上。接触结构122形成于边缘区域20的第一沟槽105中。亦即，接触结构122形成于第二部分105B中。接触结构122位于金属线106B之上且直接接触金属线106B。接触结构122的底部被功函数层108围绕，且接触结构122的侧壁直接接触功函数层108的侧壁。
请参照图6C，相邻的两个第一沟槽105构成一对第一沟槽105。从上视图中沿着第一方向观察，在一对第一沟槽105中，两个第一沟槽105的两个第二部分105B分别位于中心区域10的相对两侧。举例而言，请参照图6C最左方的一对第一沟槽105，从上视图中沿着第一方向观察，在左侧的第一沟槽105中，第二部分105B位于中心区域10的上侧，在右侧的第一沟槽105中，第二部分105B位于中心区域10的下侧。
此外，在本说明书中，“相邻的第一沟槽105之间的间距”指的是第一沟槽105的第一部分105A与相邻的第一沟槽105的第一部分105A之间的间距。请同时参照图1C及图6C，在本实施例中，所有相邻的第一沟槽105之间的间距都是相同的。更具体而言，请参照图6C最左方的三个第一沟槽105，从上视图中沿着第二方向观察，最左侧的第一沟槽105与中间的第一沟槽105之间的间距为第一间距P1，且中间的第一沟槽105与最右侧的第一沟槽105之间的间距亦为第一间距P1。在本实施例中，所有第一沟槽105之间的间距是均匀且固定的，将有利于改善光刻工艺的控制及产品的成品率。
在本实施例所提供的半导体连接结构100的制造方法中，藉由改变字线沟槽在上视图的形状，能够在阵列区与周边区的交界区域自对准地形成字线接触结构。详言之，请同时参照图2A、图2B及图2C，在阵列区的不同区域中，字线沟槽105具有不同的宽度。在第二方向(亦即，X方向)上，第二部分105B的第二宽度W2大于第一部分105A的第一宽度W1。换言之，图2C所绘示的半导体连接结构100中，第一沟槽105在边缘区域20中具有突出部，且此突出部沿着第二方向朝向第一沟槽105的两侧而向外延伸。因此，当功函数层108完全填满第一部分105A时，第二部分105B尚未被完全填满，而会在第二部分105B中留下一个面积较小的凹口105C。在进行图3C的第三刻蚀工艺之后，形成于第一沟槽105的突出部中的功函数层108环绕上述凹口105C，且凹口105C暴露出金属线106B的顶表面。之后，在第五刻蚀工艺期间，可在对应凹口105C处自对准地形成暴露出金属线106B顶表面的接触孔。因此，可省略用以部分地移除功函数层的光刻工艺，并可避免在光刻工艺中发生字线接触孔的位置偏移或尺寸变异，进而大幅改善产品的成品率及可靠度。
请参照图1C，为了确保功函数层108在第一沟槽105的突出部中形成暴露出金属线106B的凹口105C(如图3B所绘示)，并且使第一沟槽105具有适当的宽度，以利于后续填入填充材料与存储器装置的微型化，可将第二宽度W2相对于第一宽度W1的比率W2/W1调整至特定的范围。在一实施例中，第二宽度W2相对于第一宽度W1的比率W2/W1为1.5-4.0。
此外，第一沟槽105的突出部沿着第一方向具有长度L，若长度L太小(例如，长度L小于第一宽度W1)，则仍有可能难以形成暴露出金属线106B的凹口105C。另一方面，若长度L太大，则不利于存储器装置的微型化。因此，可将突出部的长度L相对于第一宽度W1的比率L/W1调整至特定的范围。在一实施例中，突出部的长度L相对于第一宽度W1的比率L/W1为1.5-4.0。
请参照图2A及图2B，在第一刻蚀工艺前，功函数层108具有第一厚度T1。为了完全填满第一部分105A，且确保功函数层108在第一沟槽105的突出部中能够形成暴露出金属线106B的凹口105C，可将第二宽度W2相对于第一厚度T1调整至特定范围。在一实施例中，第二宽度W2相对于第一厚度T1的比率为3.0-8.0。在第三刻蚀工艺之后，暴露的金属线106B的顶表面具有第三宽度W3，如图3B所绘示。第三宽度W3约为第二宽度W2减掉两倍的第一厚度T1。相似地，暴露的金属线106B的顶表面的长度约为长度L减掉两倍的第一厚度T1。因此，可藉由控制第二宽度W2、长度L及第一厚度T1的相对关系，而控制的金属线106B暴露面积。
请参照图4A及图4B，在第四刻蚀工艺之后，位于第一沟槽105中的功函数层108具有第二厚度T2。可藉由调整功函数层108的第二厚度T2，而控制功函数层108的功函数及电阻值。因此，可以降低位于中心区域10的存储器单元的闸极引发漏极漏电流，并且可改善存储器装置的效能。
请参照图6B，在边缘区域20中，接触结构122位于金属线106B之上且直接接触金属线106B。金属线106B的电阻值低于功函数层108的电阻值。因此，图6B所绘示的结构可进一步改善存储器装置的效能。
图7为本发明另一实施例的半导体连接结构200的上视示意图。图7所绘示的半导体连接结构200与图6C所绘示的半导体连接结构100相似，差异在于第一沟槽的形状不同。为了简化说明，在图7中，相同于图6C所绘示的元件使用相同的标号表示，其相关的尺寸及工艺步骤，在此不再赘述。
在图7中，相邻的两个第一沟槽205构成一对第一沟槽105。在第7中，在一对第一沟槽205中，两个第一沟槽105的突出部沿着第二方向往相反方向延伸。举例而言，请参照第7最左方的一对第一沟槽205，在左侧的第一沟槽205中，突出部沿着第二方向朝向第一沟槽205的右侧延伸，在右侧的第一沟槽205中，突出部沿着第二方向朝向第一沟槽205的左侧延伸。此实施例中，接触结构122从第一沟槽205的中心向外侧偏移。因此，可微幅增加接触结构122与中心区域10的存储器单元之间的距离。如此一来，可减少电性干扰，并进一步改善存储器装置的效能。
再者，请参照图7，在本实施例中，相邻的第一沟槽205之间的间距是不同的。更具体而言，请参照图7最左方的三个第一沟槽205，从上视图中沿着第二方向观察，最左侧的第一沟槽205与中间的第一沟槽205之间的间距为第二间距P2，而中间的第一沟槽205与最右侧的第一沟槽205之间的间距为第三间距P3。在本实施例中，由于中间的第一沟槽205与最右侧的第一沟槽205之间并无突出部存在，因此，第三间距P3可小于或等于第二间距P2。如此一来，将有利于存储器装置的微型化。
图8为本发明另一实施例的半导体连接结构300的上视示意图。图8所绘示的半导体连接结构300与图6C所绘示的半导体连接结构100相似，差异在于第一沟槽的形状不同。为了简化说明，在图8中，相同于图6C所绘示的元件使用相同的标号表示，其相关的尺寸及工艺步骤，在此不再赘述。
在图8中，相邻的两个第一沟槽305构成一对第一沟槽305，且每一个第一沟槽305只有一个端点延伸进入边缘区域20之中。举例而言，请参照图8最左方的一对第一沟槽305，在左侧的第一沟槽305中，第一端点(上侧端点)位于边缘区域20之中，且第二端点(下侧端点)位于中心区域10之中；在右侧的第一沟槽305中，第一端点(上侧端点)位于中心区域10之中，且第二端点(下侧端点)位于边缘区域20之中。
请参照图8，第一沟槽305的第二部分305B具有第四宽度W4。在本实施例中，由于每一个第一沟槽305只有一个端点延伸进入边缘区域20之中，故第四宽度W4可大于图1C的第二宽度W2，使得第三刻蚀工艺中形成接触孔的裕度增加。因此，有利于改善存储器装置的成品率。在一实施例中，第四宽度W4相对于第一宽度W1的比率W4/W1为1.5-6.0。
另一方面，在本实施例中，所有相邻的第一沟槽305之间的间距都是相同的，请参照图8，从上视图中沿着第二方向观察，相邻的第一沟槽105之间的间距为第四间距P4。在本实施例中，由于每一个第一沟槽305只有一个端点延伸进入边缘区域20之中，因此第四间距P4可小于图1C的第一间距P1，有利于存储器装置的微型化。在本实施例中，第一沟槽305的第四宽度W4与第一宽度W1具有差值(W4-W1)，且第四间距P4相对于此差值的比率P4/(W4-W1)为0.5-1.5。
图9为本发明另一实施例的半导体连接结构400的上视示意图。图9所绘示的半导体连接结构400与图7所绘示的半导体连接结构200相似，差异在于第一沟槽的形状不同。为了简化说明，在图9中，相同于图6C所绘示的元件使用相同的标号表示，其相关的尺寸及工艺步骤，在此不再赘述。
在图9中，相邻的两个第一沟槽405构成一对第一沟槽405，且每一个第一沟槽405只有一个端点延伸进入边缘区域20之中。第一沟槽405的第二部分405B具有第五宽度W5。在本实施例中，由于每一个第一沟槽405只有一个端点延伸进入边缘区域20之中，故第五宽度W5可以大于图1C的第二宽度W2，使得第三刻蚀工艺中形成接触孔的裕度增加。因此，有利于改善存储器装置的成品率。在一实施例中，第五宽度W5相对于第一宽度W1的比率W5/W1为1.5-6.0。
另一方面，请参照图9最左方的三个第一沟槽405，从上视图中沿着第二方向观察，最左侧的第一沟槽405与中间的第一沟槽405之间的间距为第五间距P5，而中间的第一沟槽405与最右侧的第一沟槽405之间的间距为第六间距P6。在本实施例中，由于每一个第一沟槽405只有一个端点延伸进入边缘区域20之中，因此第五间距P5可小于图1C的第一间距P1，有利于存储器装置的微型化。此外，相似于图7，在本实施例中，由于中间的第一沟槽405与最右侧的第一沟槽405之间并无突出部存在，因此，第六间距P6可小于或等于第五间距P5。如此一来，将有利于存储器装置的微型化。在本实施例中，第一沟槽405的第五宽度W5与第一宽度W1具有差值(W5-W1)，且第五间距P5相对于此差值的比率P5/(W5-W1)为0.1-1.5。
应注意的是，图6C及图7至图9所绘示的沟槽的形状仅用于说明，并非用以限定本发明。更详言之，当沟槽的第一部分被功函数层填满之后，沟槽的第二部分中仍可产生凹口或开口即可。在本实施例中，沟槽的第二部分为矩形或近似于矩形。在其他实施例中，沟槽的第二部分可为梯形、菱形、平行四边形、多边形、圆形、椭圆形、近似于上述之形状、或为不规则状。再者，在本说明书中，第一部分的宽度及第二部分的宽度是指沿着第二方向(亦即，垂直于沟槽延伸方向的方向)所量测到的最大宽度。在其他实施例中，亦可依据实际的需求，任意地排列或组合图6C及图7至图9所绘示的沟槽。
综上所述，在本发明实施例所提供的半导体连接结构的制造方法中，藉由改变字线沟槽在上视图的形状，能够在阵列区与周边区的交界区域自对准地形成字线接触结构。因此，可省略用以部分地移除功函数层的光刻工艺，并且可避免在光刻工艺中发生字线接触孔的位置偏移或尺寸变异。如此一来，能够大幅改善存储器装置的成品率及可靠度。再者，在本发明实施例所提供的半导体连接结构的制造方法中，至少可省略一道光罩的使用。因此，能够大幅降低生产成本及工艺的复杂度。此外，如此的制造方法可轻易地整合至既有的工艺中，而不需额外更换或修改生产设备。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视本申请权利要求所界定的范围为准。
Claims (12)
1.一种半导体连接结构，其特征在于，包括：
一基板，包括一阵列区，其中所述阵列区包括一中心区域及围绕所述中心区域的一边缘区域；
一第一沟槽，形成于所述基板中，其中所述第一沟槽沿着一第一方向自所述中心区域延伸至所述边缘区域，其中所述第一沟槽在所述中心区域中具有一第一部分，所述第一沟槽在所述边缘区域中具有一第二部分，且所述第一部分的一第一宽度小于所述第二部分的一第二宽度；
一金属线，形成于所述第一沟槽中；
一功函数层，形成于所述第一沟槽中，其中所述功函数层位于所述金属线之上；以及
一接触结构，形成于所述边缘区域的所述第一沟槽中，其中所述接触结构位于所述金属线之上且直接接触所述金属线，且其中所述接触结构的一底部被所述功函数层围绕。
2.根据权利要求1所述的半导体连接结构，其特征在于，所述接触结构的一侧壁直接接触所述功函数层的一侧壁。
3.根据权利要求1所述的半导体连接结构，其特征在于，所述第一沟槽在所述边缘区域中具有一突出部，且所述突出部沿着垂直于所述第一方向的一第二方向朝向所述第一沟槽的两侧延伸。
4.根据权利要求3所述的半导体连接结构，其特征在于，所述突出部沿着所述第二方向朝向所述第一沟槽的一侧延伸。
5.根据权利要求1所述的半导体连接结构，其特征在于，还包括：
一第二沟槽，形成于所述基板中且相邻于所述第一沟槽，其中所述第二沟槽沿着所述第一方向自所述中心区域延伸至所述边缘区域，其中所述第二沟槽在所述中心区域中具有一第三部分，所述第二沟槽在所述边缘区域中具有一第四部分，且所述第三部分的一第三宽度小于所述第四部分的一第四宽度。
6.根据权利要求5所述的半导体连接结构，其特征在于，从上视图中沿着所述第一方向观察，所述第一沟槽的所述第二部分与所述第二沟槽的所述第四部分位于所述中心区域的相对两侧。
7.根据权利要求1所述的半导体连接结构，其特征在于，所述第一沟槽的一第一端点位于所述边缘区域中，且所述第一沟槽的一第二端点位于所述中心区域中。
8.根据权利要求1所述的半导体连接结构，其特征在于，所述第二宽度相对于所述第一宽度的比率为1.5-4.0。
9.根据权利要求3所述的半导体连接结构，其特征在于，所述突出部沿着所述第一方向具有一长度，且所述长度相对于所述第一宽度的比率为1.5-4.0。
10.一种半导体连接结构的制造方法，其特征在于，包括：
提供包括一阵列区的一基板，其中所述阵列区包括一中心区域及围绕所述中心区域的一边缘区域；
形成一第一沟槽于所述基板中，其中所述第一沟槽沿着一第一方向自所述中心区域延伸至所述边缘区域，其中所述第一沟槽在所述中心区域中具有一第一部分，所述第一沟槽在所述边缘区域中具有一第二部分，且所述第一部分的一第一宽度小于所述第二部分的一第二宽度；
形成一金属线于所述第一沟槽中；
形成一功函数层于所述第一沟槽中，其中所述功函数层位于所述金属线之上；以及
形成一接触结构于所述边缘区域的所述第一沟槽中，其中所述接触结构位于所述金属线之上且直接接触所述金属线，且其中所述接触结构的一底部被所述功函数层围绕。
11.根据权利要求10所述的半导体连接结构的制造方法，其特征在于，形成所述功函数层于所述第一沟槽中包括：
顺应性地形成所述功函数层于所述基板上，其中所述功函数层完全填满所述第一部分，且所述功函数层在所述第二部分中形成一凹口；以及
进行一第一刻蚀工艺，以移除部分的所述功函数层，其中在所述第一刻蚀工艺之后，暴露出位于所述凹口下方的所述金属线。
12.根据权利要求11所述的半导体连接结构的制造方法，其特征在于，在所述第一刻蚀工艺之前，所述功函数层具有一第一厚度，且所述第二宽度相对于所述第一厚度的比率为3.0-8.0。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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