KR20150090666A - 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치 - Google Patents

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Abstract

본 기술은 게이트유도드레인누설 전류 및 전류 구동 능력을 개선하기 위한 매립게이트형 트랜지스터 및 그 제조 방법에 관한 것으로, 본 기술에 따른 트랜지스터는, 소자분리층에 의해 활성영역이 정의된 기판; 상기 기판에 형성된 제1트렌치와 상기 소자분리층에 형성된 제2트렌치를 포함하는 트렌치; 상기 제1트렌치 아래에 형성된 핀영역; 및 상기 핀영역의 측벽 및 상기 제1,2트렌치를 채우는 매립게이트전극을 포함하고, 상기 매립게이트전극은, 상기 핀영역의 측벽에 형성된 제1일함수층; 상기 제1트렌치 및 제2트렌치의 측벽에 형성된 제2일함수층; 상기 핀영영역의 상부에 위치하고 상기 제2일함수층에 접촉하는 제3일함수층; 및 상기 제3일함수층과 접촉하고 상기 제1 및 제2트렌치를 부분적으로 채우는 저저항층을 포함할 수 있다.

Description

듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치{DUAL WORK FUNCTION BRUIED GATE TYPE TRANSISTOR, METHOD FOR MANUFACTURING THE SAME AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 트랜지스터에 관한 것으로서, 상세하게는 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치에 관한 것이다.
트랜지스터의 게이트전극으로서 금속게이트전극(Metal gate electrode)을 적용하고 있다. 저저항의 금속게이트전극에 의해 게이트저항을 감소시킬 수 있다. 또한, 금속게이트전극이 고일함수(High work function)를 갖기 때문에 채널 도즈(Channel dose)를 감소시킬 수 있다. 이에 따라, 누설전류를 감소시켜 트랜지스터의 성능을 개선시킬 수 있다.
그러나, 고일함수로 인하여 금속게이트전극과 불순물영역(즉, 소스영역/드레인영역)이 오버랩된 부분에서 게이트유도드레인누설(Gate Induced Drain Leakage)이 증가하는 문제가 있다. 특히, 매립게이트형 트랜지스터(Buried gate type transistor)에서는 매립금속게이트전극(Buried Metal gate electrode)과 소스/드레인영역(Source/drain region)간의 오버랩(Overlap) 면적이 크므로 게이트유도드레인누설(GIDL)을 감소시키기 어렵다.
게이트유도드레인누설(GIDL)을 감소시키기 위해 매립금속게이트전극의 높이를 낮출 수 있다. 이에 따라, 매립금속게이트전극과 소스/드레인영역(S/D region)간의 오버랩 면적을 최소화할 수 있다.
그러나, 매립금속게이트전극의 높이를 낮추면 게이트저항이 증가하게 되어 트랜지스터의 전류구동능력(current drivability)이 저하되는 문제가 있다.
위와 같이, 게이트유도누설전류(GIDL)와 전류구동능력간의 트레이드오프(Trade Off) 특성을 개선할 필요가 있다.
본 실시예는 게이트유도드레인누설 전류 및 전류 구동 능력을 개선하기 위한 매립게이트형 트랜지스터 및 그 제조 방법에 관한 것이다.
본 실시예에 따른 트랜지스터는 소자분리층에 의해 활성영역이 정의된 기판
상기 기판에 형성된 제1트렌치와 상기 소자분리층에 형성된 제2트렌치를 포함하는 트렌치; 상기 제1트렌치 아래에 형성된 핀영역; 및 상기 핀영역의 측벽 및 상기 제1,2트렌치를 채우는 매립게이트전극을 포함하고, 상기 매립게이트전극은, 상기 핀영역의 측벽에 형성된 제1일함수층; 상기 제1트렌치 및 제2트렌치의 측벽에 형성된 제2일함수층; 상기 핀영영역의 상부에 위치하고 상기 제2일함수층에 접촉하는 제3일함수층; 및 상기 제3일함수층과 접촉하고 상기 제1 및 제2트렌치를 부분적으로 채우는 저저항층을 포함할 수 있다.
본 실시예에 따른 트랜지스터 제조 방법은 기판에 활성영역을 정의하는 소자분리층을 형성하는 단계; 상기 소자분리층과 활성영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 아래의 소자분리층을 리세스시켜 핀영역을 형성하는 단계; 상기 트렌치의 측벽 및 핀영역의 측벽 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 상기 핀영역 및 기판을 라이닝하는 제1일함수층을 형성하는 단계; 상기 핀영역의 상부가 노출되도록 상기 제1일함수층을 선택적으로 제거하여 상기 트렌치의 측벽에 제2일함수층을 형성하는 단계; 상기 제1일함수층 및 제2일함수층 상에 제3일함수층을 형성하는 단계; 상기 제3일함수층 상에 상기 트렌치를 채우는 저저항층을 형성하는 단계; 및 매립게이트전극을 형성하기 위해 상기 저저항층, 제3일함수층 및 제2일함수층을 리세싱하는 단계를를 포함할 수 있다.
본 기술은 트렌치의 측벽과 핀영역의 측벽에 저일함수층을 형성하므로써 게이트유도드레인누설을 감소시킬 수 있다.
또한, 본 기술은 핀영역의 상부에 고일함수층을 형성하므로써 핀채널의 도즈를 감소시킬 수 있다.
도 1은 본 실시예에 따른 트랜지스터를 도시한 평면도이다.
도 2a 및 도 2b는 본 실시예에 따른 트랜지스터를 도시한 도면이다.
도 3a 내지 도 3g는 도 1의 A-A'선에 따른 공정 단면도이다.
도 4a 내지 도 4g는 도 1의 B-B'선에 따른 공정 단면도이다.
도 5는 본 실시예에 따른 트랜지스터를 포함하는 반도체장치의 일예를 도시한 도면이다.
도 6은 본 실시예에 따른 트랜지스터를 포함하는 반도체장치의 다른 예를 도시한 평면도이다.
도 7a는 도 6의 A-A'선에 따른 단면도이다.
도 7b는 도 6의 B-B'선에 따른 단면도이다.
도 8a 내지 도 8c는 본 실시예들에 따른 트랜지스터를 포함하는 집적회로의 다양한 적용예를 도시한 도면이다.
도 9는 본 실시예들에 따른 트랜지스터를 포함하는 전자장치를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 실시예에 따른 트랜지스터를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 트랜지스터(100)는 매립게이트전극(108), 제1불순물영역(113) 및 제2불순물영역(114)을 포함한다. 기판(101)에 소자분리층(102) 및 활성영역(104)이 형성된다. 활성영역(104)과 소자분리층(102)을 가로지르는 트렌치(105)가 형성된다. 트렌치(105) 내에 매립게이트전극(108)이 형성된다. 트렌치(105)에 의해 제1불순물영역(113)과 제2불순물영역(114)이 이격된다. 트렌치(105)는 제1트렌치(First trench, 105A)와 제2트렌치(Second trench, 105B)를 포함한다. 제1트렌치(105A)는 활성영역(104) 내에 형성된다. 제2트렌치(105B)는 소자분리층(102) 내에 형성된다. 제1트렌치(105A)로부터 제2트렌치(105B)로 연속적으로 확장될 수 있다. 매립게이트전극(108)은 제1일함수층(109F)과 제2일함수층(109T)을 포함한다. 제1일함수층(109F)은 핀영역(106)의 측벽에 위치한다. 제2일함수층(109T)은 트렌치(105)의 측벽에 위치한다. 제1일함수층(109F)과 제2일함수층(109T)은 저일함수 물질을 포함할 수 있다.
트랜지스터(100)는 기판(101)에 형성된다. 기판(101)은 반도체 기판을 포함할 수 있다. 기판(101)은 실리콘 기판일 수 있다. 기판(101)에 소자분리층(102)이 형성된다. 소자분리층(102)은 분리트렌치(Isolation trench, 103) 내에 채워진다. 소자분리층(102)에 의해 기판(101)에 활성영역(104)이 정의된다.
기판(101) 내에 일정 깊이를 갖는 트렌치(105)가 형성된다. 트렌치(105)는 어느 한 방향으로 연장된 라인형태가 될 수 있다. 트렌치(105)는 활성영역(104)과 소자분리층(102)을 가로지르는 형태이다. 트렌치(105)는 분리트렌치(103)보다 더 얕은 깊이를 갖는다. 트렌치(105)는 제1트렌치(105A)와 제2트렌치(105B)를 포함한다. 제1트렌치(105A)는 활성영역(104) 내에 형성된다. 제2트렌치(105B)는 소자분리층(102) 내에 형성된다. 제1트렌치(105A)로부터 제2트렌치(105B)로 연속적으로 확장될 수 있다. 제1트렌치(105A)와 제2트렌치(105B)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(105A)의 바닥면(B1)은 제2트렌치(105B)의 바닥면(B2)보다 높은 레벨에 위치할 수 있다. 제1트렌치(105A)와 제2트렌치(105B)의 높이 차이는 트렌치(105) 아래의 소자분리층(102)이 리세스됨에 따라 형성된다. 제2트렌치(105B)는 제1트렌치(105A)의 바닥면(B1)보다 낮은 바닥면(B2)을 갖는 리세스영역(R)을 포함한다. 제1트렌치(105A)와 제2트렌치(105B) 사이의 단차로 인하여 제1트렌치(105A) 아래의 활성영역(104)에 핀영역(Fin region, 106)이 형성된다.
이와 같이, 트렌치(105) 아래에 핀영역(106)이 형성되고, 핀영역(106)의 측벽은 리세스영역(R)에 의해 노출된다. 핀영역(106)은 채널이 형성되는 부분이다. 핀영역(106)은 새들핀(Saddle Fin)이라고 일컫는다. 핀영역(106)에 의해 채널 폭을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다. 핀영역(106)의 하부는 리세스된 소자분리층(102F)에 의해 매몰된다.
핀영역(106)의 상부면 및 측벽과 트렌치(105)의 바닥면 및 측벽 상에 게이트절연층(107)이 형성된다. 게이트절연층(107)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride) 또는 고유전물질(High-k material) 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 실리콘산화물과 실리콘질화물의 유전상수에 비하여 높은 유전상수를 갖는 물질일 수 있다.
트렌치(105) 내에 매립게이트전극(Buried gate electrode, 108)이 형성된다. 매립게이트전극(108)은 제1일함수층(109F), 제2일함수층(109T), 제3일함수층(110) 및 저저항층(111)을 포함한다. 저저항층(111)은 트렌치(105)에 부분적으로 채워진다. 저저항층(111)과 게이트절연층(106) 사이에 제3일함수층(110)이 위치한다. 핀영역(106)의 측벽에 제1일함수층(109F)이 위치한다. 트렌치(105)의 측벽에 제2일함수층(109T)이 위치한다. 제3일함수층(110)은 핀영역(106)의 상부를 커버링한다. 아울러, 제3일함수층(110)은 제1일함수층(109F)과 제2일함수층(109T)을 커버링한다. 제3일함수층(110)은 저저항층(111)과 제2일함수층(109T) 사이에 위치하며, 아울러 저저항층(111)과 제1일함수층(109F) 사이에 위치한다. 제3일함수층(110)은 핀영역(106)의 측벽과 상부를 모두 덮는 형태가 된다. 저저항층(111)은 리세스영역(R)을 채우면서 트렌치(105) 내에 형성된다. 매립게이트전극(108)의 단면적은 활성영역(104) 내에서보다 소자분리층(102) 내에서 더 넓다. 핀영역(106)의 측벽은 제1일함수층(109F)의 저일함수에 의해 영향을 받는다. 핀영역(106)의 상부면은 제3일함수층(110)의 고일함수에 의해 영향을 받는다. 제2일함수층(109T), 제3일함수층(110) 및 저저항층(111)의 상부 표면 높이는 동일할 수 있다.
매립게이트전극(108)의 상부에 캡핑층(112)이 갭필된다. 캡핑층(112)은 매립게이트전극(108)을 보호하는 역할을 한다. 캡핑층(112)은 절연물질을 포함한다. 캡핑층(112)은 실리콘질화물(Silicon nitride)을 포함할 수 있다.
활성영역(104) 내에 제1불순물영역(113)과 제2불순물영역(114)이 형성된다. 제1불순물영역(113)과 제2불순물영역(114)은 도전형 불순물이 도핑된 영역이다. 예컨대, 도전형 불순물은 인(P) 또는 붕소(B)를 포함할 수 있다. 트렌치(105) 양측의 활성영역(104) 내에 제1불순물영역(113)과 제2불순물영역(114)이 형성된다. 제1불순물영역(113)과 제2불순물영역(114)은 각각 소스영역과 드레인영역에 대응한다. 제1불순물영역(113)과 제2불순물영역(114)의 하부면은 활성영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 제1불순물영역(113)과 제2불순물영역(114)은 트렌치(105)의 측벽에 접할 수 있다. 제1불순물영역(113)과 제2불순물영역(114)의 하부면은 트렌치(105)의 바닥면보다 높을 수 있다.
매립게이트전극(108)에 대해 자세히 살펴보면 다음과 같다.
제1일함수층(109F)과 제2일함수층(109T)은 동일 일함수물질로 형성될 수 있다. 제1일함수층(109F)과 제2일함수층(109T)은 연속적으로 연결될 수 있다. 제3일함수층(110)은 제1일함수층(109F) 및 제2일함수층(109T)과는 다른 일함수물질로 형성될 수 있다. 제3일함수층(110)은 제1일함수층(109F) 및 제2일함수층(109T)보다 높은 일함수를 가질 수 있다. 제3일함수층(110)은 고일함수물질(High workfunction material)을 포함한다. 제1일함수층(109F) 및 제2일함수층(109T)은 저일함수물질(Low workfunction material)을 포함한다. 고일함수 물질은 실리콘의 미드갭일함수(Mid-gap Work Function)보다 큰 일함수를 갖는 물질이다. 저일함수 물질은 실리콘의 미드갭일함수보다 작은 일함수를 갖는 물질이다. 고일함수 물질은 4.5eV보다 큰 일함수를 갖는다. 저일함수 물질은 4.5eV보다 작은 일함수를 갖는다. 제1일함수층(109F)과 제2일함수층(109T)은 폴리실리콘을 포함한다. 제1일함수층(109F)과 제2일함수층(109T은 N형 폴리실리콘을 포함할 수 있다. N형 폴리실리콘은 인(phosporus) 또는 비소(arsenic) 등의 N형 불순물(n-type impurity)이 도입된 폴리실리콘이다. 제1일함수층(109F)은 핀영역(106)의 측벽과 오버랩되며, 제1불순물영역(113) 및 제2불순물영역(114)과 비오버랩(Non-overlap)된다. 제2일함수층(109T)의 일부는 제1불순물영역(113)과 제2불순물영역(114)에 오버랩(overlap)된다. 제2일함수층(109T)이 저일함수(Low workfunction)를 갖기 때문에, 제2일함수층(109T)에 의한 제1불순물영역(113) 및 제2불순물영역(114)의 게이트유도드레인누설(Gate induced Drain Leakage; GIDL)이 발생하는 것을 방지할 수 있다. 제3일함수층(110)의 고일함수(High workfunction)에 의해 문턱전압이 조절된다. 예컨대, 제3일함수층(110)의 고일함수에 의해 핀영역(106)의 채널 도즈를 낮출 수 있다.
저저항층(111)은 제1일함수층(109F), 제2일함수층(109T) 및 제3일함층(110)보다 낮은 비저항 물질을 포함한다. 저저항층(111)에 의해 매립게이트전극(108)의 저항이 낮아진다. 저저항층(111)은 저저항 금속함유물질을 포함한다. 저저항층(111)은 텅스텐을 포함할 수 있다. 이와 같이, 저저항층(111)과 제3일함수층(110)은 금속함유물질을 포함하고, 제1일함수층(109F) 및 제2일함수층(109T)은 비-금속물질(Non-metal material)을 포함한다. 따라서, 매립게이트전극(108)의 저항을 낮추기 위해 제1일함수층(109F) 및 제2일함수층(109T)은 얇은 두께로 형성된다. 제1일함수층(109F) 및 제2일함수층(109T)은 라이너층이라고 지칭될 수 있다.
제3일함수층(110)은 제1 및 제2일함수층(109F, 109T)과 저저항층(111)의 반응을 방지하는 배리어층의 역할을 수행할 수도 있다. 제3일함수층(110)은 제1 및 제2일함수층(109F, 109T)보다 비저항이 낮은 금속함유물질을 포함한다. 제3일함수층(110)은 티타늄함유물질을 포함한다. 예를 들어, 제3일함수층(110)은 티타늄질화물을 포함할 수 있다. 제3일함수층(110)에 의해 제2일함수층(109T)과 저저항층(111)의 반응을 억제할 수 있다. 아울러, 제3일함수층(110)에 의해 제1일함수층(109F)과 저저항층(111)의 반응을 억제할 수 있다. 이에 따라 누설전류를 감소시킨다.
트랜지스터(100)는 '매립게이트형 핀채널 트랜지스터(Buried Gate type Fin channel transistor)'라고 약칭한다. 트랜지스터(100)의 채널은 제1불순물영역(113)과 제2불순물영역(114) 사이의 트렌치(105) 및 핀영역(106)을 따라 정의될 수 있다. 매립게이트전극(108)은 듀얼일함수 매립게이트전극(Dual work function BG)이 된다. 듀얼일함수 매립게이트전극은 저일함수를 갖는 제1,2일함수층(109F, 109T)과 고일함수를 갖는 제3일함수층(110)을 포함한다.
상술한 실시예에 따르면, 저저항층(111)에 의해 매립게이트전극(108)의 저저항을 확보한다. 제3일함수층(110)의 고일함수에 의해 채널 도즈를 감소시킬 수 있다. 제2일함수층(109T)의 저일함수에 의해 게이트유도드레인누설(GIDL)을 개선시킬 수 있다. 제3일함수층(110)에 의해 제1,2일함수층(109F, 109T)과 저저항층(111)간의 이상 반응을 방지한다. 이에 따라, 제1,2일함수층(109F, 109T)의 일함수 증가를 방지한다.
이하, 일실시예에 따른 트랜지스터를 제조하는 방법의 일예를 설명하기로 한다. 도 3a 내지 도 3g는 도 1의 A-A'선에 따른 공정 단면도이다. 도 4a 내지 도 4g는 도 1의 B-B'선에 따른 공정 단면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(11) 상에 패드층(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(11)을 식각한다. 이로써 분리트렌치(13)가 형성된다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필절연물(Gap-fill Dielectric)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride)과 실리콘산화물(Silicon oxide)를 적층하여 형성할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필절연물은 스핀온절연물(Spin On Dielectric; SOD)을 포함할 수 있다. 다른 실시예에서, 소자분리층(12)에서 갭필절연물로 실리콘질화물을 사용할 수도 있다.
기판(11) 내에 트렌치(15)가 형성된다. 트렌치(15)는 활성영역(14) 및 소자 분리층(12)을 가로지르는 라인 형태로 형성될 수 있다. 트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 트렌치(15)는 분리트렌치(13)보다 얕게 형성될 수 있다.
도 3b 및 도 4b에 도시된 바와 같이, 트렌치(15) 아래의 소자분리층(12)을 일정 깊이 리세스시킨다. 이에 따라, 리세스영역(R)이 형성되며, 리세스영역(R)에 의해 핀영역(16)이 형성된다. 핀영역(16)의 하부는 리세스된 소자분리층(12F)에 의해 매몰된다. 트렌치(15)는 제1트렌치(15A)와 제2트렌치(15B)를 포함한다. 제1트렌치(15A)는 활성영역(14) 내에 형성된다. 제2트렌치(15B)는 소자분리층(12) 내에 형성된다. 제1트렌치(15A)로부터 제2트렌치(15B)로 연속적으로 연장될 수 있다. 트렌치(15)에서, 제1트렌치(15A)와 제2트렌치(15B)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(15A)의 바닥면(B1)은 제2트렌치(15B)의 바닥면(B2)보다 높은 레벨에 위치할 수 있다. 제1트렌치(15A)와 제2트렌치(15B)의 높이 차이는 트렌치(15) 아래의 소자분리층(12)이 리세스됨에 따라 형성된다. 제2트렌치(15B)는 제1트렌치(15A)의 바닥면(B1)보다 낮은 바닥면(B2)을 갖는 리세스영역(R)을 포함한다. 제1트렌치(15A)와 제2트렌치(15B) 사이의 단차로 인하여 활성영역(14)에 핀영역(16)이 형성된다.
도 3c 및 도 4c에 도시된 바와 같이, 트렌치(15)의 표면 상에 게이트절연층(17)이 형성된다. 게이트절연층(17)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(17)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(17)은 고유전물질, 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 고유전 물질은 하프늄산화물 또는 알루미늄산화물 등과 같은 금속산화물 중에서 선택된 적어도 하나일 수 있다.
게이트절연층(17) 상에 제1도전층(18A)이 형성된다. 제1도전층(18A)은 게이트절연층(17)의 표면을 라이닝(lining)한다. 제1도전층(18A)은 제1일함수층을 포함한다. 제1일함수층은 실리콘의 미드갭일함수보다 작은 일함수를 갖는다. 제1일함수층을 '저일함수층'이라 한다. 제1도전층(18A)은 실리콘함유물질로 형성된다. 제1도전층(18A)은 저일함수를 갖기 위해 N형 불순물이 도입되어 있다. 제1도전층(18A)은 N형 폴리실리콘(N-type Poly silicon)을 포함한다. N형 폴리실리콘에는 인 또는 비소가 도입되어 있다. 인이 도입된 폴리실리콘은 폴리실리콘 증착시 인 또는 인화합물을 인시튜로 흘려주어 형성될 수 있다. 다른 실시예에서, 언프드 폴리실리콘을 증착한 후에 인 또는 인화합물의 도핑공정(Doping process)이 수행될 수 있다. 도핑공정은 임플란트(Implantation), 플라즈마도핑(Plasma doping) 또는 다른 도핑기술을 포함할 수 있다. 제1도전층(18A)은 핀영역(16)의 측벽에도 라이닝된다.
제1도전층(18A) 상에 희생층(19A)이 형성된다. 희생층(19A)은 제1도전층(18A)의 표면을 라이닝한다. 희생층(19A)은 제1도전층(18A)의 식각공정시 식각배리어로 사용된다. 희생층(19A)은 산화물을 포함할 수 있다.
도 3d 밍 도 4d에 도시된 바와 같이, 희생스페이서(19)가 형성된다. 희생스페이서(19)는 희생층(19A)의 에치백공정에 의해 형성될 수 있다. 희생스페이서(19)는 트렌치(15) 및 핀영역(16)의 측벽 상에 위치한다.
다음으로, 제1도전층(18A)을 선택적으로 식각한다. 이때, 희생스페이서(19)가 식각배리어가 된다. 제1도전층(18A)을 식각하기 위해 에치백 공정이 수행될 수 있다.
따라서, 핀영역(16)의 측벽에 제1일함수층(18F)이 형성되고, 트렌치(15)에 측벽에 예비 제2일함수층(18C)이 형성된다. 제1일함수층(18F)과 예비 제2일함수층(18C)은 연결될 수 있으나, 적어도 핀영역(16)의 상부를 노출시킨다.
도 3e 및 도 4e에 도시된 바와 같이, 희생스페이서(19)가 제거된다.
희생스페이서(19) 제거후에, 제2도전층(20A)이 형성된다. 제2도전층(20A)과 제1도전층(18A)은 다른 물질일 수 있다. 제2도전층(20A)는 제1일함수층(18F) 및 예비 제2일함수층(18C)보다 일함수가 큰 물질을 포함한다. 즉, 제2도전층(20A)은 고일함수물질을 포함할 수 있다. 제2도전층(20A)은 금속함유물질(Metal-containing material)로 형성될 수 있다. 제2도전층(20A)은 금속질화물(Metal nitride)을 포함할 수 있다. 예를 들어, 제2도전층(20A)은 티타늄질화물(Titanium nitride)을 포함할 수 있다.
제2도전층(20A) 상에 제3도전층(21A)이 형성된다. 제3도전층(21A)은 트렌치(15)를 채운다. 제3도전층(21A)은 저저항 물질을 포함한다. 제3도전층(21A)은 저저항 금속물질을 포함한다. 제3도전층(21A)은 텅스텐(Tungsten)을 포함할 수 있다.
도 3f 및 도 4f에 도시된 바와 같이, 트렌치(15) 내부에 예비 제2일함수층, 제2도전층및 제3도전층이 잔류하도록 리세싱 공정(first recessing process)을 진행한다. 리세싱 공정은 적어도 에치백공정에 의해 진행될 수 있다. 이에 따라, 제2일함수층(18T), 제3일함수층(20) 및 저저항층(21)이 형성된다. 제2일함수층(18T)은 예비 제2일함수층(18C)의 에치백공정에 의해 형성된다. 저저항층(21)은 제3도전층(21A)의 에치백공정에 의해 형성된다. 제3일함수층(20)은 제2도전층(20A)의 에치백 공정에 의해 형성된다. 에치백 공정 전에 평탄화 공정이 수행될 수 있다. 제1일함수층(18F)는 리세싱 공정에 비노출된다.
위와 같은 리세싱 공정에 의해 매립게이트전극(22)이 형성된다. 매립게이트전극(22)은 제1일함수층(18F), 제2일함수층(18T), 제3일함수층(20) 및 저저항층(21)을 포함한다. 제1일함수층(18F)과 제2일함수층(18T)은 저일함수물질이고, 제3일함수층(20)은 고일함수물질이다. 제3일함수층(20)은 저저항층(21)과 제1 및 제2일함수층(18F, 18T)간의 반응을 방지한다. 제1일함수층(18F)는 핀영역(16)의 측벽 상에 위치한다. 제2일함수층(18T)는 트렌치(15)의 측벽 및 핀영역(16)의 상부에 위치한다.
매립게이트전극(22)의 상부는 기판(11)의 상부 표면보다 낮게 위치한다. 이를 리세스드갭영역(23A)이라 약칭한다.
도 3g 및 도 4g에 도시된 바와 같이, 매립게이트전극(22) 상에 캡핑층(23)이 형성된다. 캡핑층(23)은 절연물질을 포함한다. 리세스드갭영역(23A)은 캡핑층(23)으로 채워진다. 캡핑층(23)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(24)의 평탄화가 진행될 수 있다.
캡핑층(23) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1불순물영역(24)과 제2불순물영역(25)이 형성된다. 불순물의 도핑 공정을 진행할 때, 캡핑층(23)이 배리어로 사용된다. 제1불순물영역(24)과 제2불순물영역(25)은 각각 소스영역과 드레인영역이 된다.
제1불순물영역(24)과 제2불순물영역(25)의 저면은 매립게이트전극(22)의 상부와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2일함수층(18T)과 제1 및 제2불순물영역(24, 25)이 오버랩된다.
도 5는 본 실시예에 따른 트랜지스터를 포함하는 반도체장치의 일예를 도시한 도면이다.
도 5를 참조하면, 반도체장치(200)는 제1트랜지스터(220)와 제2트랜지스터(240)을 포함한다. 제1트랜지스터(220)와 제2트랜지스터(240)는 기판(201)에 형성되고, 소자분리층(202)에 의해 서로 분리되어 있다.
제1트랜지스터(220)는 매립게이트전극(207), 제1소스영역(212) 및 제1드레인영역(213)을 포함한다. 매립게이트전극(207)은 트렌치(204) 내에 형성된다. 트렌치(204)는 소자분리층(202)과 활성영역(203)을 가로지르는 형태이다. 트렌치(204) 아래의 활성영역(203)에 핀영역(205)이 형성된다. 핀영역(205) 및 트렌치(204)의 표면 상에 제1게이트절연층(206)이 형성된다. 매립게이트전극(207)은 제1일함수층(미도시), 제2일함수층(208T), 제3일함수층(209) 및 저저항층(210)을 포함한다. 제1일함수층은 핀영역(205)의 측벽에 위치하고, 제2일함수층(208T)은 트렌치(204) 측벽에 위치한다. 매립게이트전극(207)의 제1일함수층은 도 2b를 참조하기로 한다. 제2일함수층(208T)은 제1소스영역(212) 및 제2드레인영역(213)과 오버랩된다.
제2트랜지스터(240)는 플라나게이트전극(232), 제2소스영역(233) 및 제1드레인영역(234)을 포함한다. 플라나게이트전극(232) 아래에 제2게이트절연층(231)이 형성된다. 플라나게이트전극(232)은 폴리실리콘, 금속, 금속질화물, 금속화합물 또는 이들의 조합을 포함할 수 있다. 제2게이트절연층(231)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 고유전물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 하프늄계 물질을 포함할 수 있다. 제2게이트절연층(231)은 계면층과 고유전물질이 적층될 수 있다. 계면층은 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다.
위와 같이, 반도체장치(200)는 매립게이트전극(207)을 갖는 제1트랜지스터(220)와 플라나게이트전극(232)을 갖는 제2트랜지스터(240)가 하나의 기판(201)에 집적화된다. 제1트랜지스터(220)를 형성한 후에 제2트랜지스터(240)를 형성할 수 있다.
반도체장치(200)에서, 제1트랜지스터(220)와 제2트랜지스터(240)가 모두 NMOSFET가 될 수 있다.
반도체장치(200)는 CMOSFET가 될 수 있다. 예컨대, 제1트랜지스터(220)는 NMOSFET가 되고, 제2트랜지스터(240)는 PMOSFET가 될 수 있다. PMOSFET인 경우, 플라나게이트전극(232)은 PMOSFET에 적합한 일함수를 갖도록 P형 일함수 물질이 선택될 수 있다.
제1트랜지스터(220)는 '매립게이트형 트랜지스터(Buried Gate type transistor)'라 약칭하고, 제2트랜지스터(240)는 '플라나게이트형 트랜지스터(Planar gate type transistor)'라고 약칭한다. 플라나게이트형 트랜지스터는 비매립게이트형 트랜지스터(Non-Buried Gate type transistor)의 일예이다. 비매립게이트형 트랜지스터는 일반적인 핀형 트랜지스터를 더 포함할 수 있다. 핀형 트랜지스터는 매립게이트형 핀채널 트랜지스터와 다르다. 핀형 트랜지스터는 트렌치의 형성없이 소자분리층만을 리세스시켜 활성영역을 돌출시켜 핀영역을 형성한다.
반도체장치(200)에서, 제1트랜지스터(220)는 메모리셀의 트랜지스터가 되고, 제2트랜지스터(240)는 주변회로영역의 트랜지스터가 될 수 있다.
위와 같이, 고일함수의 제3일함수층(209)과 저일함수의 제2일함수층(208T)을 포함하는 매립게이트전극(207)을 형성하고, 제2일함수층(208T)이 제1소스영역(212) 및 제1드레인영역(213)과 오버랩되도록 형성하므로써, 게이트 저항을 감소시킬 수 있을 뿐만 아니라 게이트유도드레인누설(GIDL)을 감소시킬 수 있다.
이에 따라 반도체장치(200)의 성능을 향상시킬 수 있다.
도 6은 본 실시예들에 따른 매립게이트형 트랜지스터를 포함하는 반도체장치의 다른 예를 도시한 도면이다. 도 6은 메모리장치의 메모리셀어레이를 도시한 평면도이다. 도 7a는 도 6의 A-A'선에 따른 단면도이다. 도 7b는 도 6의 B-B'선에 따른 단면도이다. 도 7c는 도 6의 C-C'선에 따른 단면도이다.
도 6, 도 7a, 도 7b 및 도 7c를 참조하면, 메모리셀어레이(300)는, 복수의 매립워드라인(306), 매립워드라인(306)과 교차하는 방향으로 연장된 복수의 비트라인(316) 및 복수의 메모리요소(321)를 포함한다.
메모리셀어레이(300)를 자세히 살펴보면 다음과 같다.
먼저, 기판(301)에 소자분리층(302)이 형성된다. 소자분리층(302)에 의해 복수의 활성영역(303)이 정의된다. 활성영역(303)을 가로지르는 게이트트렌치(Gate trench, 304)가 형성된다. 게이트트렌치(304) 아래에 핀영역(305)이 형성된다. 핀영역(305)과 게이트트렌치(304) 표면에 게이트절연층(306)이 형성된다. 핀영역(305)의 하부는 리세스된 소자분리층(302F)에 의해 매몰된다.
게이트절연층(306) 상에 게이트트렌치(304)를 부분적으로 매립하는 매립워드라인(307)이 형성된다. 매립워드라인(307)은 제1일함수층(308F), 제2일함수층(308T), 제3일함수층(309) 및 저저항층(310)을 포함한다. 매립워드라인(307)은 도 2a 및 도 2b에 따른 매립게이트전극(108)과 동일한 구성을 갖는다. 제1일함수층(308F)은 핀영역(305)의 측벽에 형성된다. 제2일함수층(308T)는 게이트트렌치(304)의 측벽에 형성된다. 제3일함수층(309)은 핀영역(305)의 상부 및 게이트트렌치(304)의 측벽에 형성된다.
매립워드라인(307) 상에 캡핑층(311)이 형성된다. 매립워드라인(303) 양측의 기판(301) 내에 제1불순물영역(312) 및 제2불순물영역(313)이 형성된다.
제1불순물영역(312)에 전기적으로 연결되는 비트라인구조물이 형성될 수 있다. 비트라인구조물은 비트라인(316) 및 비트라인하드마스크층(317)을 포함한다. 비트라인구조물은 비트라인(316)과 제1불순물영역(312) 사이의 제1콘택플러그(315)를 더 포함할 수 있다. 비트라인구조물의 측벽에 스페이서(318)가 형성된다. 기판(301) 상에 분리층(314)이 형성된다. 제1콘택플러그(315)는 제1콘택홀(315A) 내에 형성될 수 있다. 제1콘택플러그(315)는 제1불순물영역(312)과 전기적으로 연결된다. 제1콘택홀(315A)의 직경은 비트라인(316)의 선폭보다 작을 수 있다. 제1콘택플러그(315)와 비트라인(316)의 선폭은 동일할 수 있다. 따라서, 제1콘택플러그(315)와 제1콘택홀(315A)의 측벽 사이에 갭이 존재하며, 스페이서(318)의 일부가 갭에 매립되도록 연장된다. 제1불순물영역(312)의 표면이 리세스될 수 있다. 이에 따라, 제1콘택플러그(315)와 제1불순물영역(312)간의 접촉면적이 증가한다. 비트라인(316)은 매립워드라인(307)이 연장되는 방향과 교차하는 방향으로 연장되는 라인 형태일 수 있다. 비트 라인(316)은 폴리실리콘, 금속실리사이드, 금속질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다. 비트라인하드마스크층(317)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1콘택플러그(315)는 폴리실리콘, 금속실리사이드, 금속질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다.
스페이서(318)는 절연물질을 포함한다. 스페이서(318)는 실리콘산화물, 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 조합을 포함할 수 있다. 스페이서(318)는 다중스페이서(Multi-spacer) 구조일 수 있다. 예를 들어, 스페이서(318)는 실리콘질화물/실리콘산화물/실리콘질화물의 NON 구조일 수 있다. 스페이서(318)는 에어갭(318A)이 내장된(Air-gap embedded) 다중스페이서 구조일 수도 있다. 에어갭(318A)는 비트라인(316)과 제2콘택플러그(320) 사이에 형성될 수 있다. 스페이서(318)는 실리콘질화물들 사이에 에어갭(318A)이 위치하는 N-Air-N 구조일 수 있다. 에어갭(318A)은 비트라인(316)과 제2콘택플러그(320) 사이에 위치할 수 있다. 또한, 에어갭(318A)은 제1콘택플러그(315)와 제2콘택플러그(320) 사이에 위치하도록 연장될 수도 있다. 에어갭(318A)에 의해 비트라인(316)과 제2콘택플러그(320)간의 기생캐패시턴스를 감소시킨다. 기생캐패시턴스가 감소하므로 센싱마진(Sensing margin)을 개선시킬 수 있다.
제2불순물영역(312) 상에 메모리요소(Memory element, 321)가 형성될 수 있다. 메모리요소(321)와 제2불순물영역(312) 사이에 제2콘택플러그(320)가 형성될 수 있다. 분리층(314)을 관통하는 제2콘택홀(319)이 형성되고, 제2콘택홀(319) 내에 제2콘택플러그(320)가 형성될 수 있다. 제2콘택플러그(320)는 제2불순물영역(312)과 전기적으로 연결된다. 제2콘택플러그(312)는 폴리실리콘, 금속, 금속실리사이드 또는 금속질화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제2콘택플러그(312)는 폴리실리콘, 금속실리사이드 및 금속이 적층된 플러그구조물을 포함할 수 있다.
분리층(314)은 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 분리층(314)은 실리콘산화물, 실리콘질화물 또는 실리콘산화질화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 분리층(314)은 다마신 공정 등에 의해 형성될 수 있다. 분리층(314)은 이웃하는 제2콘택플러그(320) 간의 분리 역할을 한다. 다른 실시예에서, 제2콘택플러그(320)의 측벽을 에워싸는 콘택스페이서(도시 생략)가 더 형성될 수도 있다. 콘택스페이서는 에어갭이 내장된 다중스페이서 구조일 수 있고, 이때, 스페이서(318)에는 에어갭이 형성되지 않을 수 있다. 분리층(314)과 비트라인구조물의 상부 표면은 동일 레벨에 위치할 수 있다.
다른 실시예에서, 제2콘택플러그(320) 상에 제3콘택플러그(도시 생략)가 더 형성될 수 있다. 제3콘택플러그는 비트라인구조물과 제2콘택플러그(320)에 각각 오버랩되는 형태가 될 수 있다. 제3콘택플러그는 금속물질을 포함할 수 있다.
제2콘택플러그(320) 상에 제2콘택플러그(320)와 전기적으로 연결되는 메모리요소(321)가 형성될 수 있다. 메모리요소(321)는 다양한 형태로 구현될 수 있다.
메모리요소(321)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(321)는 제2콘택플러그(320)와 접촉하는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.
메모리요소(321)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)일 수 있다.
위와 같이, 고일함수의 제3일함수층(309), 저일함수의 제1일함수층(308F), 저일함수의 제2일함수층(308T)을 포함하는 매립워드라인(307)을 형성하고, 제2일함수층(308T)이 제1불순물영역(312) 및 제2불순물영역(313)과 오버랩되도록 형성하므로써, 게이트 저항을 감소시킬 수 있을 뿐만 아니라 게이트유도드레인누설(GIDL)을 감소시킬 수 있다.
이에 따라 데이터유지시간의 저하를 방지하여 리프레쉬 특성을 개선할 수 있다.
본 실시예들에 따른 트랜지스터는 트랜지스터 회로(transistor circuit)에 집적될 수 있다. 또한, 본 실시예들에 따른 트랜지스터는 다양한 목적의 트랜지스터를 포함하는 집적회로에 적용될 수 있다. 예를 들어, IGFET(Insulated Gate FET), HEMT(High Electron Mobility Transistor), 파워트랜지스터(Power transistor), TFT(Thin Film Transistor) 등을 포함하는 집적회로에 적용될 수 있다.
본 실시예들에 따른 트랜지스터 및 집적회로는, 전자장치에 내장될 수 있다. 전자장치는 메모리(Memory) 및 비메모리(Non-memory)를 포함할 수 있다. 메모리는 SRAM, DRAM, FLASH, MRAM, ReRAM, STTRAM, FeRAM 등을 포함한다. 비메모리는 로직회로(Logic circuit)를 포함한다. 로직회로는 메모리장치를 컨트롤하기 위한 센스앰프(Sense Amp.), 디코더(Decorder), 입출력회로(Input/Output circuit) 등을 포함할 수 있다. 또한, 로직회로는 메모리 이외의 다양한 집적회로(Integrated Circuit, IC)를 포함할 수 있다. 예를 들어, 마이크로프로세서(Micro-processor), 모바일장치(Mobile device)의 AP(Application processor) 등을 포함한다. 또한, 비메모리는 NAND 게이트와 같은 로직게이트(Logic gate), 디스플레이장치(Display device)를 위한 드라이버회로(Driver IC), 전원관리집적회로(Power Management IC, PMIC) 등의 전력 반도체 장치(POWER SEMICONDUCTOR DEVICE) 등을 포함한다. 전자장치는 컴퓨팅시스템, 이미지센서, 카메라, 모바일장치, 디스플레이장치, 센서, 의료기기, 광전자장치, RFID(Radio Frequency Identification), 태양전지, 자동차용 반도체장치, 철도차량용 반도체장치, 항공기용 반도체장치 등을 포함할 수 있다.
이하, 본 실시예들에 따른 트랜지스터를 포함하는 다양한 적용예를 살펴보기로 한다.
도 8a 내지 도 8c는 본 실시예들에 따른 트랜지스터를 포함하는 집적회로의 다양한 적용예를 도시한 도면이다.
도 8a에 도시된 집적회로(400)는 복수의 고전압 트랜지스터(High-Voltage Transistor, 401)와 복수의 저전압 트랜지스터(Low Voltage Transistor, 402)를 포함한다.
도 8b에 도시된 집적회로(500)는 복수의 로직 트랜지스터(Logic transistor, 501)와 복수의 비로직 트랜지스터(Non-logic transistor, 502)를 포함한다.
도 8c에 도시된 집적회로(600)는 메모리장치를 위한 트랜지스터(transistor for memory device, 601)와 비메모리장치를 위한 트랜지스터(transistor for non-memory device, 602)를 포함한다.
상술한 고전압트랜지스터(401), 저전압트랜지스터(402), 로직트랜지스터(501), 비로직트랜지스터(502), 메모리장치를 위한 트랜지스터(601), 비메모리장치를 위한 트랜지스터(602)는 본 실시예들에 따른 매립게이트형 트랜지스터를 포함할 수 있다. 집적회로(400, 500, 600)에 포함된 매립게이트형 트랜지스터는 핀영역을 포함하는 트렌치 내에 형성된 매립게이트전극을 포함한다. 매립게이트전극은 듀얼일함수 매립게이트전극을 포함한다. 매립게이트전극은 제1일함수층, 제2일함수층, 제3일함수층 및 저저항층을 포함한다. 제1일함수층은 핀영역의 측벽에 위치한다. 제2일함수층은 소스영역과 드레인영역에 오버랩되며, 이에 따라 GIDL을 개선시킨다.
따라서, 집적회로(400, 500, 600)의 성능을 개선시킬 수 있다.
도 9는 본 실시예들에 따른 트랜지스터를 포함하는 전자장치를 도시한 도면이다.
도 9를 참조하면, 전자장치(700)는 복수의 트랜지스터를 포함한다. 전자장치(700)는 복수의 PMOSFET(701), 복수의 NMOSFET(702) 및 복수의 CMOSFET(703)를 포함할 수 있다. PMOSFET(701), NMOSFET(702), CMOSFET(703) 중 적어도 어느 하나의 트랜지스터는 본 실시예들에 따른 매립게이트형 트랜지스터를 포함할 수 있다. 전자장치(700)에 포함된 매립게이트형 트랜지스터는 핀영역을 포함하는 트렌치 내에 형성된 매립게이트전극을 포함한다. 매립게이트전극은 듀얼일함수 매립게이트전극을 포함한다. 매립게이트전극은 제1일함수층, 제2일함수층, 제3일함수층 및 저저항층을 포함한다. 제1일함수층은 핀영역의 측벽에 위치한다. 제2일함수층은 소스영역과 드레인영역에 오버랩되며, 이에 따라 GIDL을 개선시킨다. 따라서, 전자장치(700)는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 소자분리층
103 : 분리트렌치 104 : 활성영역
105 : 트렌치 106 : 핀영역
107 : 게이트절연층 108 : 매립게이트전극
109F : 제1일함수층 109T : 제2일함수층
110 : 제3일함수층 111 : 저저항층
112 : 캡핑층 113 : 제1불순물영역
114 : 제2불순물영역

Claims (14)

  1. 소자분리층에 의해 활성영역이 정의된 기판
    상기 기판에 형성된 제1트렌치와 상기 소자분리층에 형성된 제2트렌치를 포함하는 트렌치;
    상기 제1트렌치 아래에 형성된 핀영역; 및
    상기 핀영역의 측벽 및 상기 제1,2트렌치를 채우는 매립게이트전극을 포함하고,
    상기 매립게이트전극은,
    상기 핀영역의 측벽에 형성된 제1일함수층;
    상기 제1트렌치 및 제2트렌치의 측벽에 형성된 제2일함수층;
    상기 핀영영역의 상부에 위치하고 상기 제2일함수층에 접촉하는 제3일함수층; 및
    상기 제3일함수층과 접촉하고 상기 제1 및 제2트렌치를 부분적으로 채우는 저저항층
    을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 제3일함수층은 상기 제1일함수층 및 제2일함수층보다 높은 일함수를 갖는 트랜지스터.
  3. 제1항에 있어서,
    상기 제3일함수층은 고일함수물질을 포함하고, 상기 제1일함수층과 제2일함수층은 저일함수물질을 포함하는 트랜지스터.
  4. 제1항에 있어서,
    상기 제1일함수층과 제2일함수층은 N형 폴리실리콘층을 포함하는 트랜지스터.
  5. 제1항에 있어서,
    상기 저저항층은 상기 제1일함수층 및 제2일함수층보다 비저항이 낮은 금속함유물질을 포함하는 트랜지스터.
  6. 제1항에 있어서,
    상기 제3일함수층은 금속질화물을 포함하고, 상기 저저항층은 저저항 금속층을 포함하는 트랜지스터.
  7. 제1항에 있어서,
    상기 제2일함수층, 제3일함수층 및 저저항층은 상기 기판의 상부면보다 낮은 레벨에 위치하고,
    상기 제2일함수층과 상기 제1 및 제2트렌치 표면 사이의 게이트절연층
    을 더 포함하는 트랜지스터.
  8. 제1항에 있어서,
    상기 제1트렌치에 의해 이격되며 상기 기판 내에 형성된 제1불순물영역과 제2불순물영역을 더 포함하는 트랜지스터.
  9. 제8항에 있어서,
    상기 제1 및 제2불순물영역은 상기 제2일함수층과 오버랩되는 깊이를 갖는 트랜지스터.
  10. 기판에 활성영역을 정의하는 소자분리층을 형성하는 단계;
    상기 소자분리층과 활성영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 아래의 소자분리층을 리세스시켜 핀영역을 형성하는 단계;
    상기 트렌치의 측벽 및 핀영역의 측벽 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 상기 핀영역 및 기판을 라이닝하는 제1일함수층을 형성하는 단계;
    상기 핀영역의 상부가 노출되도록 상기 제1일함수층을 선택적으로 제거하여 상기 트렌치의 측벽에 제2일함수층을 형성하는 단계;
    상기 제1일함수층 및 제2일함수층 상에 제3일함수층을 형성하는 단계;
    상기 제3일함수층 상에 상기 트렌치를 채우는 저저항층을 형성하는 단계; 및
    매립게이트전극을 형성하기 위해 상기 저저항층, 제3일함수층 및 제2일함수층을 리세싱하는 단계
    를 포함하는 트랜지스터 제조 방법.
  11. 제10항에 있어서,
    상기 트렌치의 측벽에 제2일함수층을 형성하는 단계는,
    상기 제1일함수층 상에 희생층을 형성하는 단계;
    상기 희생층의 식각에 의해 상기 트렌치의 측벽 및 상기 핀영역의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서를 식각배리어로 하여 상기 제1일함수층을 선택적으로 식각하는 단계
    를 포함하는 트랜지스터 제조 방법.
  12. 제10항에 있어서,
    상기 제1일함수층은 N형 폴리실리콘층을 포함하는 트랜지스터 제조 방법.
  13. 제10항에 있어서,
    상기 제3일함수층은 금속질화물을 포함하고, 상기 저저항층은 저저항 금속층을 포함하는 트랜지스터 제조 방법.
  14. 제10항에 있어서,
    상기 매립게이트전극을 형성하는 단계 이후에,
    상기 매립게이트전극의 상부를 채우는 캡핑층을 형성하는 단계; 및
    상기 기판 내에 상기 제2일함수층과 오버랩되는 깊이를 갖는 제1불순물영역과 제2불순물영역을 형성하는 단계
    를 더 포함하는 트랜지스터 제조 방법.
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