KR20210150875A - 박막 트랜지스터 및 이의 제조방법 - Google Patents
박막 트랜지스터 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20210150875A KR20210150875A KR1020200067845A KR20200067845A KR20210150875A KR 20210150875 A KR20210150875 A KR 20210150875A KR 1020200067845 A KR1020200067845 A KR 1020200067845A KR 20200067845 A KR20200067845 A KR 20200067845A KR 20210150875 A KR20210150875 A KR 20210150875A
- Authority
- KR
- South Korea
- Prior art keywords
- source
- recess region
- thin film
- insulating layer
- layer
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 229910044991 metal oxide Inorganic materials 0.000 claims description 51
- 150000004706 metal oxides Chemical class 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 29
- 238000000059 patterning Methods 0.000 claims description 7
- 229910052738 indium Inorganic materials 0.000 claims description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052733 gallium Inorganic materials 0.000 claims description 4
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 238000006731 degradation reaction Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 125
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000000231 atomic layer deposition Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 239000010408 film Substances 0.000 description 9
- 150000002739 metals Chemical class 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 229910001887 tin oxide Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000001704 evaporation Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000000313 electron-beam-induced deposition Methods 0.000 description 4
- 230000008020 evaporation Effects 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 239000011787 zinc oxide Substances 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 3
- 239000011701 zinc Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910001195 gallium oxide Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- HRHKULZDDYWVBE-UHFFFAOYSA-N indium;oxozinc;tin Chemical compound [In].[Sn].[Zn]=O HRHKULZDDYWVBE-UHFFFAOYSA-N 0.000 description 2
- -1 indume oxide Chemical compound 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 229910007610 Zn—Sn Inorganic materials 0.000 description 1
- 208000003464 asthenopia Diseases 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 208000002173 dizziness Diseases 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Abstract
본 발명은 산화물 반도체 기반의 리세스 구조를 갖는 박막 트랜지스터 및 이의 제조방법이 개시된다. 이는 박막 트랜지스터에 리세스 구조를 이용하여 채널층을 형성함으로써 리세스 영역의 크기, 버퍼층 및 소스/드레인 전극의 두께에 따라 형성되는 채널 길이를 조절할 수 있고, 종래 평면상에 형성된 채널층의 길이보다 긴 채널 길이를 가질 수 있다. 따라서, 박막 트랜지스터의 소형화에 따른 쇼트 채널 효과로 인한 소자열화 현상을 방지할 수 있다. 또한, 게이트 전극과 소스/드레인 전극이 서로 겹치지 않도록 형성함으로써 게이트 전극과 소스/드레인 전극 사이에서 발생될 수 있는 기생 커패시턴스 성분을 감소시키거나, 제거할 수 있기 때문에 RC 지연에 따른 성능 저하를 방지할 수 있다.
Description
본 발명은 박막 트랜지스터 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 산화물 반도체 기반의 박막 트랜지스터 및 이의 제조방법에 관한 것이다.
현재 디스플레이 산업에서 AR(Augmented Reality)/VR(Virtual Reality)용 디스플레이 패널의 해상도는 약 800ppi 정도를 가진다. 따라서, 최소 2000ppi 이상을 필요로 하는 AR/VR 기술에 미치지 못하고 있다.
디스플레이의 해상도가 낮을 경우, 픽셀과 픽셀 사이의 검은 부분이 보이는 스크린도어 효과(Screen door effect)에 의해 사용자의 눈의 피로감과 어지러움증이 증가하게 된다. 따라서, 높은 해상도의 디스플레이를 구현하기 위한 픽셀의 크기는 서브 마이크로(sub-micro) 수준의 크기를 가져야 하며, 유닛 픽셀 당 존재하는 박막 트랜지스터(TFT)의 크기 역시 소형화가 이루어져야 한다.
허나, 박막 트랜지스터의 소형화를 위한 구조 및 제조방법 등이 명확히 제시되지 않아 VR/AR 기기에 적용하지 못하고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는 산화물 반도체 기반의 리세스(recess) 구조를 갖는 박막 트랜지스터 및 이의 제조방법을 제공하는데 있다.
상술한 과제를 해결하기 위해 본 발명의 박막 트랜지스터는 기판, 상기 기판 상에 배치되고, 리세스 영역을 구비하는 버퍼층, 상기 리세스 영역의 양측에 배치된 상기 버퍼층 상에 각각 배치되는 소스/드레인 전극들, 상기 리세스 영역의 바닥면 상에 배치되고, 상기 소스/드레인 전극들 상부로 연장되는 금속 산화물 채널층, 상기 금속 산화물 채널층 상에 배치된 게이트 절연층 및 상기 게이트 절연층 상에 배치되고, 상기 리세스 영역을 적어도 일부 채우되, 하부면이 상기 소스/드레인 전극들의 하부면보다 낮은 레벨을 갖는 게이트 전극을 포함한다.
상기 기판과 상기 버퍼층 사이에 배치되는 베이스 절연층을 더 포함할 수 있다.상기 게이트 전극은 상기 리세스 영역을 채우도록 형성되되, 상기 게이트 절연층의 상부면까지 연장되도록 형성될 수 있다.
상기 게이트 절연층 상부면에 형성된 상기 게이트 전극의 폭은 상기 소스 전극과 상기 드레인 전극 사이의 간격보다 작거나, 또는 같은 크기의 폭을 갖을 수 있다.
상기 리세스 영역 내에 형성된 상기 금속 산화물 채널층의 상부면은 상기 버퍼층의 상부면보다 낮은 레벨을 갖을 수 있다.
상기 리세스 영역 내에 형성된 상기 게이트 전극의 상부면이 상기 버퍼층 상의 상기 게이트 절연층 상부면과 같거나, 또는 낮은 레벨을 갖을 수 있다.
상기 금속 산화물 채널층은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나의 원소를 포함할 수 있다.
상술한 과제를 해결하기 위해 본 발명의 박막 트랜지스터의 제조 방법은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 소스/드레인 전극용 전도성 박막을 형성하는 단계, 상기 버퍼층 및 상기 소스/드레인 전극용 전도성 박막을 패터닝하여 리세스 영역을 형성하고, 상기 리세스 영역 양측의 상기 버퍼층 상에 배치된 소스/드레인 전극을 정의하는 단계, 상기 리세스 영역의 바닥면에서 상기 소스/드레인 전극의 상부면까지 연장되도록 금속 산화물 채널층을 형성하는 단계, 상기 금속 산화물 채널층 상에 게이트 절연층을 형성하는 단계 및 상기 게이트 절연층 상에 형성되되, 상기 리세스 영역을 적어도 일부 채우도록 게이트 전극을 형성하는 단계를 포함한다.
상기 버퍼층을 형성하는 단계 전에, 상기 기판 상에 베이스 전극을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 전극은 상기 게이트 절연층의 상부면까지 연장되도록 형성되되, 상기 게이트 절연층 상부면에 형성된 상기 게이트 전극의 폭이 상기 소스 전극과 상기 드레인 전극 사이의 간격보다 작거나, 또는 같은 크기의 폭을 갖도록 형성될 수 있다.
상기 게이트 전극은 상기 리세스 영역 내에 형성된 상기 게이트 전극의 상부면이 상기 버퍼층 상의 상기 게이트 절연층 상부면과 같거나, 또는 낮은 레벨을 갖도록 형성될 수 있다.
상술한 본 발명에 따르면, 박막 트랜지스터에 리세스(recess) 구조를 이용하여 채널층을 형성함으로써 종래 평면상에 형성된 채널층의 길이보다 긴 유효 채널 길이를 가질 수 있다. 따라서, 박막 트랜지스터의 소형화에 따른 쇼트 채널 효과(short channel effect)로 인한 소자열화 현상을 방지할 수 있다.
또한, 리세스 영역의 크기, 버퍼층 및 소스/드레인 전극의 두께에 따라 형성되는 채널 길이를 조절할 수 있다.
더 나아가, 게이트 전극과 소스/드레인 전극이 서로 겹치지 않도록 형성함으로써 게이트 전극과 소스/드레인 전극 사이에서 발생될 수 있는 기생 커패시턴스 성분을 감소시키거나, 제거할 수 있기 때문에 RC 지연(RC Delay)에 따른 성능 저하를 방지할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 레이아웃도이다.
도 2는 도 1의 I-I'를 따라 취해진 단면도이다.
도 3 내지 8은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조과정을 나타낸 도면이다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 도 1의 I-I'를 따라 취해진 단면도이다.
도 3 내지 8은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조과정을 나타낸 도면이다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 레이아웃도이다.
도 2는 도 1의 I-I'를 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 박막 트랜지스터는 기판(110), 베이스 절연층(120), 버퍼층(130), 소스/드레인 전극(140), 금속 산화물 채널층(150), 게이트 절연층(160) 및 게이트 전극(170)을 포함한다.
기판(110)은 실리콘 기판, 유리 기판, 플라스틱 기판 등으로 형성될 수 있으며, 투명 또는 불투명할 수 있다.
베이스 절연층(120)은 기판(110) 상에 형성될 수 있다. 베이스 절연층(120)은 절연물질로 형성되되, SiO2 , SiNx 또는 SiON 물질로 형성될 수 있다. 여기서, 베이스 절연층(120)은 기판(110)이 전도성 기판인 경우 형성되며, 기판(110)이 절연성 기판인 경우 생략 가능하다.
버퍼층(130)은 베이스 절연층(120) 상에 형성될 수 있다. 버퍼층(130)은 절연물질인 SiO2 , SiNx 또는 SiON 물질로 형성되되, 상기 베이스 절연층(120)의 절연물질과는 다른 물질의 절연물질로 형성됨이 바람직하다. 또한, 버퍼층(130)은 리세스(recess) 영역(101)을 포함할 수 있다. 따라서, 상기 리세스 영역(101)의 바닥면(101a) 내에 상기 베이스 절연층(120) 또는, 상기 베이스 절연층(120)이 생략되는 경우 상기 기판(110)이 노출될 수 있다.
소스/드레인 전극(140)은 버퍼층(130) 상에 형성될 수 있다. 좀 더 상세하게는 소스/드레인 전극(140)은 리세스 영역(101)에 의해 양측에 배치된 버퍼층(130) 상에 배치될 수 있다.
양측으로 배치된 소스/드레인 전극(140)은 일측이 소스 전극일 수 있고, 타측이 드레인 전극이거나, 또는 일측이 드레인 전극일 수 있고, 타측이 소스 전극일 수 있다. 따라서, 소스 전극과 드레인 전극은 리세스 영역(101)에 의해 서로 분리된 구조를 가질 수 있다.
소스/드레인 전극(140)은 도전성 물질, 예컨대 금속 및/또는 금속 산화물을 포함할 수 있다. 상기 소스/드레인 전극(140)은 단일 금속 또는 단일 금속 산화물로 형성될 수도 있으나, 두 종 이상의 금속 또는 금속 산화물, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 예를 들어, 티타늄 또는 인듐-주석 산화물(indium tin oxide) 등을 포함할 수 있다.
금속 산화물 채널층(150)은 리세스 영역(101)의 바닥면(101a)에 형성되고, 소스/드레인 전극(140)의 상부면(140a)까지 연장되도록 형성될 수 있다. 즉, 금속 산화물 채널층(150)은 소스/드레인 전극(140) 상에 형성되되, 리세스 영역(101)의 내부 벽면(101b), 바닥면(101a) 상에 컨포멀(conformal)하게 형성될 수 있다. 이때, 상기 리세스 영역(101)의 바닥면(101a) 상에서 금속 산화물 채널층(150)의 상부면(150a)은 버퍼층(130)의 상부면(130a)보다 낮은 레벨을 갖을 수 있다.
본 발명에 따른 금속 산화물 채널층(150)은 버퍼층(130)과 소스/드레인 전극(140)에 형성된 리세스 영역(101)에 의해 종래 평면상에 형성된 금속 산화물 채널층(150)의 길이보다 긴 유효 채널 길이(effective channel length,LCH)를 가질 수 있다. 따라서, 박막 트랜지스터의 소형화에 따른 쇼트 채널 효과(short channel effect)로 인한 소자열화 현상을 방지할 수 있다. 또한, 리세스 영역(101)의 크기, 버퍼층(130) 및 소스/드레인 전극(140)의 두께에 따라 기판(110)에서 소스/드레인 전극(140)의 상부면(140a)까지 형성되는 금속 산화물 채널층(150)의 길이를 조절할 수 있다.
금속 산화물 채널층(150)은 산화물 반도체로 형성될 수 있다. 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 예를 들어, 산화물 반도체는 아연 산화물(Zinc Oxide), 주석 산화물(TinOxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨 산화물(In-Ga Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-갈륨-주석 산화물(IGTO), 인듐-아연-주석 산화물(IZTO) 또는 인듐-갈륨-아연-주석 산화물(IGZTO) 등과 같은 산화물 반도체를 포함할 수 있다.
또한, 본 발명에 따른 박막 트랜지스터는 산화물 반도체로 형성된 금속 산화물 채널층(150)을 갖는 바, 저온에서도 대면적에서 성막이 가능하기 때문에 대면적에서도 균일한 품질의 박막 트랜지스터를 제조할 수 있으면서도, 제조 공정이 단순하고 적은 제조비용이 소모될 수 있다.
게이트 절연층(160)은 금속 산화물 채널층(150) 상에 형성될 수 있다. 좀 더 상세하게는, 게이트 절연층(160)은 리세스 영역(101) 내에 컨포멀하게 형성된 금속 산화물 채널층(150)의 상부면과 소스/드레인 전극(140) 상에 연장되어 형성된 금속 산화물 채널층(150)의 상부면 및 측면을 모두 감싸도록 형성될 수 있다. 즉, 외부에 노출된 금속 산화물 채널층(150)을 모두 감싸도록 형성될 수 있다. 따라서, 게이트 절연층(160)은 금속 산화물 채널층(150)과 게이트 전극(170)이 절연되도록 기능할 수 있다.
게이트 절연층(160)은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있다.
게이트 전극(170)은 게이트 절연층(160) 상에 형성되되, 상기 리세스 영역(101) 내에 위치한 금속 산화물 채널층(150)에 중첩되도록 형성될 수 있다. 이때, 리세스 영역(101) 내에 형성되는 게이트 전극(170)은 리세스 영역(101)을 모두 채우도록 형성될 수 있다. 따라서, 상기 리세스 영역(101)의 바닥면(101a) 내에서 게이트 전극(170)의 하부면(170a)은 소스/드레인 전극(140)의 하부면(140b)보다 낮은 레벨을 갖을 수 있다.
여기서, 게이트 전극(170) 중 게이트 절연층(160) 상부면 상에 형성된 게이트 전극(170)의 폭(w1)은 소스 전극과 드레인 전극 사이의 간격(d1)보다 작거나, 또는 같은 폭을 갖는 것이 바람직하다. 즉, 도 1 및 도 2에서와 같이, 게이트 전극(170)을 상부에서 바라봤을 때, 게이트 전극(170)과 소스/드레인 전극(140)이 서로 겹치지 않도록 형성될 수 있다. 이에 따라, 게이트 전극(170)과 소스/드레인 전극(140) 사이에 발생될 수 있는 기생 커패시턴스 성분을 감소시키거나, 제거할 수 있기 때문에 RC 지연(RC Delay)에 따른 성능 저하를 방지할 수 있다.
또한, 리세스 영역(101) 내에 형성된 게이트 전극(170)은 게이트 절연층(160) 및 금속 산화물 채널층(150)에 의해 감싸지는 형태를 갖는다. 즉, 리세스 영역(101) 내에 형성된 게이트 전극(170)을 중심으로 양측에 게이트 절연층(160), 금속 산화물 채널층(150), 소스/드레인 전극(140) 및 버퍼층(130)이 배치되는 형태를 갖는다.
게이트 전극(170)은 도전성 물질, 예컨대 금속 및/또는 금속 산화물로 이루어질 수 있다. 상기 게이트 전극(170)은 단일 금속 또는 단일 금속 산화물로 형성될 수도 있으나, 두 종 이상의 금속, 금속 산화물 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한 게이트 전극(170)은 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 티타늄 또는 인듐-주석 산화물(indium tin oxide) 등을 포함할 수 있다.
도 3 내지 8은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조과정을 나타낸 도면이다.
우선, 도 3을 참조하면, 기판(110) 상에 베이스 절연층(120) 및 버퍼층(130)이 순차적으로 형성된다. 여기서, 기판(110)은 실리콘 기판, 유리 기판, 플라스틱 기판 등으로 형성될 수 있다. 베이스 절연층(120) 및 버퍼층(130)은 증발법(evaporation), 스퍼터링(sputtering), 전자빔 증착법 등의 물리기상 증착법(PVD) 또는, 원자층 증착법(ALD) 등의 화학기상 증착법(CVD) 등의 증착 공정을 이용하여 기판(110) 상에 순차적으로 증착될 수 있다. 이때, 베이스 절연층(120) 및 버퍼층(130)은 SiO2 , SiNx 또는 SiON 물질 등 본 기술 분야에서 사용되는 절연물질로 형성되되, 리세스 영역(101)을 형성하기 위한 패터닝 공정시 버퍼층(130)에서만 식각이 이루어지도록 서로 다른 절연물질로 형성됨이 바람직하다.
도 4를 참조하면, 버퍼층(130) 상에 전도성 박막(141)이 형성될 수 있다. 전도성 박막(141)은 도전성 물질, 예컨대 금속 또는 금속 산화물로 이루어질 수 있다. 상기 전도성 박막(141)은 단일 금속 또는 단일 금속 산화물로 형성될 수도 있으나, 두 종 이상의 금속 및/또는 금속 산화물, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 전도성 박막(141)은 증발법(evaporation), 스퍼터링(sputtering), 전자빔 증착법 등의 물리기상 증착법(PVD) 또는, 원자층 증착법(ALD) 등의 화학기상 증착법(CVD) 등의 증착 공정을 이용하여 버퍼층(130) 상에 증착될 수 있다.
도 5를 참조하면, 버퍼층(130)과 전도성 박막(141)을 패터닝하여 리세스 영역(101)을 형성한다. 리세스 영역(101)을 형성하기 위한 패터닝은 포토리소그래피 마스크 또는 하드 마스크를 전도성 박막 상에 형성하고, 전도성 박막(141)을 에천트에 노출시키거나, 또는 마스크에 의해 커버되지 않은 전도성 박막(141)을 식각 기체에 노출시킴으로써 패터닝될 수 있다.
패터닝 공정으로 형성된 리세스 영역(101)에 의해 리세스 영역(101) 양측으로 소스/드레인 전극(140)이 형성될 수 있다. 즉, 리세스 영역(101)의 양측에 배치된 버퍼층(130) 상에 소스/드레인 전극(140)이 배치되는 형태를 갖는다.
또한, 전도성 박막(141)과 버퍼층(130)이 패터닝됨으로서 리세스 영역(101)의 바닥면 즉, 베이스 절연층(120) 또는 베이스 절연층(120)이 생략된 경우 기판(110)이 외부로 노출될 수 있다.
도 6을 참조하면, 금속 산화물 채널층(150)은 리세스 영역(101)과 소스/드레인 전극(140) 상에 형성된다. 즉, 금속 산화물 채널층(150)은 식각 공정에 의해 노출된 리세스 영역(101)의 바닥면(101a)에서 소스/드레인 전극(140)의 상부면(140a)까지 연장되도록 형성되되, 리세스 영역(101)의 내부 벽면(101b), 바닥면(101a) 상에 컨포멀한 구조를 갖는다. 따라서, 박막 트랜지스터가 소형화 되더라도 유효 채널 길이(LCH)를 길게 유지할 수 있기 때문에 박막 트랜지스터의 소형화에 따른 쇼트 채널 효과로 인한 소자열화 현상을 방지할 수 있다.
또한, 채널의 길이는 버퍼층(130) 및 소스/드레인 전극(140)의 두께, 리세스 영역(101)의 크기에 따라 조절될 수 있다.
금속 산화물 채널층(150)은 산화물 반도체로 형성될 수 있다. 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 예를 들어, 산화물 반도체는 아연 산화물(Zinc Oxide), 주석 산화물(TinOxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨 산화물(In-Ga Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-갈륨-주석 산화물(In-Ga-Sn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide) 또는 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다. 바람직하게는 금속 산화물 채널층(150)은 원자층 증착법(ALD), 스퍼터링(sputtering) 또는 화학기상 증착법(CVD)을 이용하여 증착된 비정질 혹은 결정질의 IGZO 박막 또는 증착후의 열처리를 통해 결정으로 된 IGZO 박막일 수 있다.
도 7을 참조하면, 금속 산화물 채널층(150) 상에 게이트 절연층(160)이 형성된다. 게이트 절연층(160)은 리세스 영역(101) 내에 컨포멀하게 형성된 금속 산화물 채널층(150)의 상부면 및 측면과 소스/드레인 전극(140) 상에 연장되어 형성된 금속 산화물 채널층(150)의 상부면 및 측면을 모두 감싸도록 형성될 수 있다.
게이트 절연층(160)은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있으며, 원자층 증착법(ALD), 스퍼터링(sputtering) 또는 화학기상 증착법(CVD) 등을 이용하여 금속 산화물 채널층(150) 상에 증착될 수 있다.
도 8을 참조하면, 게이트 절연층(160) 상에 게이트 전극(170)이 형성된다. 게이트 전극(170)은 게이트 절연층(160) 상에 형성되되, 리세스 영역(101)을 모두 채우도록 형성될 수 있다. 또한, 리세스 영역(101) 내에 형성된 게이트 전극(170)과 연장되어 게이트 절연층(160) 상부면의 소정 영역을 덮도록 형성될 수 있다.
여기서, 게이트 전극(170) 중 게이트 절연층(160) 상부면 상에 형성된 게이트 전극(170)의 폭(w1)은 소스 전극과 드레인 전극(140) 사이의 간격(d1)보다 작거나, 또는 같은 크기의 폭을 갖도록 형성하는 것이 바람직하다. 이는, 게이트 전극(170)과 소스/드레인 전극(140) 사이에 발생될 수 있는 기생 커패시턴스 성분을 감소시키거나, 제거할 수 있기 때문에 RC 지연(RC Delay)에 따른 성능 저하를 방지하기 위함이다.
게이트 전극(170)은 도전성 물질, 예컨대 금속 및/또는 금속 산화물로 이루어질 수 있다. 상기 게이트 전극(170)은 단일 금속 또는 단일 금속 산화물로 형성될 수도 있으나, 두 종 이상의 금속, 금속 산화물 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한 게이트 전극(170)은 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(170)은 게이트 절연층(160) 상에 증발법(evaporation), 스퍼터링(sputtering), 전자빔 증착법 등의 물리기상 증착법(PVD) 또는, 원자층 증착법(ALD) 등의 화학기상 증착법(CVD) 등의 증착 공정을 이용하여 증착된 후, 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝함으로써 형성될 수 있다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
제2 실시예에 따른 박막 트랜지스터는 후술하는 것을 제외하고는 제1 실시예에 따른 박막 트랜지스터와 유사할 수 있다.
도 9를 참조하면, 게이트 전극(170)은 게이트 절연층(160) 상에 형성되되, 리세스 영역(101) 내에 형성된 게이트 절연층(160) 상에만 형성될 수 있다. 즉, 리세스 영역(101) 내에 형성된 게이트 전극(170)의 상부면(170b)은 버퍼층(130) 상의 게이트 절연층(160) 상부면(160a)과 같거나, 또는 낮은 레벨을 갖도록 형성될 수 있다. 이는 게이트 전극(170)과 소스/드레인 전극(140) 간에 중첩되는 부분을 감소시키고, 게이트 전극(170)과 소스/드레인 전극(140) 간의 거리를 최대한 이격시키기 위함이다. 따라서, 게이트 전극(170)과 소스/드레인 전극(140)에서 발생되는 전계(electric field)에 의한 영향을 최소화할 수 있다.
본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조과정은 제1 실시예에 따른 박막 트랜지스터의 베이스 절연층(120), 버퍼층(130), 소스/드레인 전극(140), 금속 산화물 채널층(150) 및 게이트 절연층(160) 형성 단계까지는 모두 동일하다. 즉, 도 3 내지 도 7에 도시한 박막 트랜지스터의 제조과정까지는 모두 동일하다.
허나, 제2 실시예에 따른 게이트 전극은 게이트 절연층(160) 상에 형성되되, 도 9에 도시한 바와 같이, 리세스 영역(101) 내에 형성된 게이트 절연층(160) 상에만 형성된다. 즉, 상기한 증발법(evaporation), 스퍼터링(sputtering), 전자빔 증착법 등의 물리기상 증착법(PVD) 또는, 원자층 증착법(ALD) 등의 화학기상 증착법(CVD) 등의 증착 공정을 이용하여 증착된 후, 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝함으로써 리세스 영역(101) 내에 형성된 게이트 전극(170)의 상부면(170b)이 버퍼층(130) 상의 게이트 절연층(160) 상부면(160a)과 같거나, 또는 낮은 레벨을 갖도록 형성될 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터는 박막 트랜지스터에 리세스(recess) 구조를 이용하여 금속 산화물 채널층(150)을 형성함으로써 리세스 영역(101)의 크기, 버퍼층(130) 및 소스/드레인 전극(140)의 두께에 따라 형성되는 금속 산화물 채널층(150)의 길이를 조절할 수 있고, 종래 평면상에 형성된 채널층의 길이보다 긴 유효 채널 길이(LCH)를 가질 수 있다. 따라서, 박막 트랜지스터의 소형화에 따른 쇼트 채널 효과로 인한 소자열화 현상을 방지할 수 있다. 또한, 게이트 전극(170)과 소스/드레인 전극(140)이 서로 겹치지 않도록 형성함으로써 게이트 전극(170)과 소스/드레인 전극(140) 사이에서 발생될 수 있는 기생 커패시턴스 성분을 감소시키거나, 제거할 수 있기 때문에 RC 지연에 따른 성능 저하를 방지할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
101 : 리세스 영역
110 : 기판
120 : 베이스 절연층 130 : 버퍼층
140 : 소스/드레인 전극 150 : 채널층
160 : 게이트 절연층 170 : 게이트 전극
120 : 베이스 절연층 130 : 버퍼층
140 : 소스/드레인 전극 150 : 채널층
160 : 게이트 절연층 170 : 게이트 전극
Claims (11)
- 기판;
상기 기판 상에 배치되고, 리세스 영역을 구비하는 버퍼층;
상기 리세스 영역의 양측에 배치된 상기 버퍼층 상에 각각 배치되는 소스/드레인 전극들;
상기 리세스 영역의 바닥면 상에 배치되고, 상기 소스/드레인 전극들 상부로 연장되는 금속 산화물 채널층;
상기 금속 산화물 채널층 상에 배치된 게이트 절연층; 및
상기 게이트 절연층 상에 배치되고, 상기 리세스 영역을 적어도 일부 채우되, 하부면이 상기 소스/드레인 전극들의 하부면보다 낮은 레벨을 갖는 게이트 전극을 포함하는 박막 트랜지스터. - 제1항에 있어서,
상기 기판과 상기 버퍼층 사이에 배치되는 베이스 절연층을 더 포함하는 박막 트랜지스터. - 제1항에 있어서,
상기 게이트 전극은 상기 리세스 영역을 채우도록 형성되되, 상기 게이트 절연층의 상부면까지 연장되도록 형성되는 것인 박막 트랜지스터. - 제3항에 있어서,
상기 게이트 절연층 상부면에 형성된 상기 게이트 전극의 폭은 상기 소스 전극과 상기 드레인 전극 사이의 간격보다 작거나, 또는 같은 크기의 폭을 갖는 것인 박막 트랜지스터. - 제1항에 있어서,
상기 리세스 영역 내에 형성된 상기 금속 산화물 채널층의 상부면은 상기 버퍼층의 상부면보다 낮은 레벨을 갖는 것인 박막 트랜지스터. - 제1항에 있어서,
상기 리세스 영역 내에 형성된 상기 게이트 전극의 상부면이 상기 버퍼층 상의 상기 게이트 절연층 상부면과 같거나, 또는 낮은 레벨을 갖는 것인 박막 트랜지스터. - 제1항에 있어서,
상기 금속 산화물 채널층은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 박막 트랜지스터. - 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 소스/드레인 전극용 전도성 박막을 형성하는 단계;
상기 버퍼층 및 상기 소스/드레인 전극용 전도성 박막을 패터닝하여 리세스 영역을 형성하고, 상기 리세스 영역 양측의 상기 버퍼층 상에 배치된 소스/드레인 전극을 정의하는 단계;
상기 리세스 영역의 바닥면에서 상기 소스/드레인 전극의 상부면까지 연장되도록 금속 산화물 채널층을 형성하는 단계;
상기 금속 산화물 채널층 상에 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층 상에 형성되되, 상기 리세스 영역을 적어도 일부 채우도록 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법. - 제8항에 있어서, 상기 버퍼층을 형성하는 단계 전에,
상기 기판 상에 베이스 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법. - 제8항에 있어서,
상기 게이트 전극은 상기 게이트 절연층의 상부면까지 연장되도록 형성되되, 상기 게이트 절연층 상부면에 형성된 상기 게이트 전극의 폭이 상기 소스 전극과 상기 드레인 전극 사이의 간격보다 작거나, 또는 같은 크기의 폭을 갖도록 형성되는 것인 박막 트랜지스터의 제조 방법. - 제8항에 있어서,
상기 게이트 전극은 상기 리세스 영역 내에 형성된 상기 게이트 전극의 상부면이 상기 버퍼층 상의 상기 게이트 절연층 상부면과 같거나, 또는 낮은 레벨을 갖도록 형성되는 것인 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200067845A KR102458169B1 (ko) | 2020-06-04 | 2020-06-04 | 박막 트랜지스터 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200067845A KR102458169B1 (ko) | 2020-06-04 | 2020-06-04 | 박막 트랜지스터 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210150875A true KR20210150875A (ko) | 2021-12-13 |
| KR102458169B1 KR102458169B1 (ko) | 2022-10-21 |
Family
ID=78832063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200067845A KR102458169B1 (ko) | 2020-06-04 | 2020-06-04 | 박막 트랜지스터 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102458169B1 (ko) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100082935A (ko) * | 2009-01-12 | 2010-07-21 | 삼성모바일디스플레이주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR20120124126A (ko) * | 2011-05-03 | 2012-11-13 | 삼성디스플레이 주식회사 | 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체소자를 포함하는 표시 장치 |
| JP2015111666A (ja) * | 2013-11-07 | 2015-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| KR20150081026A (ko) * | 2014-01-03 | 2015-07-13 | 한국전자통신연구원 | 박막 트랜지스터 |
| KR20150090666A (ko) * | 2014-01-29 | 2015-08-06 | 에스케이하이닉스 주식회사 | 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치 |
| KR20160122893A (ko) | 2015-04-14 | 2016-10-25 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 |
-
2020
- 2020-06-04 KR KR1020200067845A patent/KR102458169B1/ko active IP Right Grant
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100082935A (ko) * | 2009-01-12 | 2010-07-21 | 삼성모바일디스플레이주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR20120124126A (ko) * | 2011-05-03 | 2012-11-13 | 삼성디스플레이 주식회사 | 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체소자를 포함하는 표시 장치 |
| JP2015111666A (ja) * | 2013-11-07 | 2015-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| KR20150081026A (ko) * | 2014-01-03 | 2015-07-13 | 한국전자통신연구원 | 박막 트랜지스터 |
| KR20150090666A (ko) * | 2014-01-29 | 2015-08-06 | 에스케이하이닉스 주식회사 | 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치 |
| KR20160122893A (ko) | 2015-04-14 | 2016-10-25 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막 트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102458169B1 (ko) | 2022-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9129992B2 (en) | Method for manufacturing transistor | |
| US9666602B2 (en) | Thin-film transistor substrate and method of manufacturing the thin-film transistor substrate | |
| WO2018054122A1 (en) | Thin-film transistor, manufacturing method thereof, and array substrate | |
| US20150311223A1 (en) | Thin film transistor array substrate and manufacturing method thereof, and display device | |
| WO2016165517A1 (zh) | 阵列基板及其制作方法和显示面板 | |
| US10505050B2 (en) | Thin film transistor, fabricating method thereof, array substrate, and display device | |
| WO2021031312A1 (zh) | 有机发光显示面板及其制备方法 | |
| KR20170115640A (ko) | 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치 | |
| JP2020523787A (ja) | 薄膜トランジスタ構造及びその製造方法 | |
| WO2019148579A1 (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| US8853012B2 (en) | Display device and method for manufacturing the same | |
| KR20150041510A (ko) | 표시 기판 및 표시 기판의 제조 방법 | |
| WO2022116313A1 (zh) | 一种阵列基板、显示面板及其制备方法 | |
| JP3198627U (ja) | アレイ基板構造、および、接触構造 | |
| WO2017028493A1 (zh) | 薄膜晶体管及其制作方法、显示器件 | |
| US9978777B2 (en) | Display device including thin film transistor array panel and manufacturing method thereof | |
| KR102458169B1 (ko) | 박막 트랜지스터 및 이의 제조방법 | |
| US11469328B2 (en) | TFT array substrate and preparation method thereof | |
| JP2012109512A (ja) | 半導体装置 | |
| CN105990332A (zh) | 薄膜晶体管基板及其显示面板 | |
| WO2021097733A1 (zh) | 一种薄膜晶体管及其制造方法与薄膜晶体管阵列 | |
| US7709886B2 (en) | Thin film transistor and pixel structure | |
| JP2594971B2 (ja) | 薄膜トランジスタパネル | |
| US10475822B2 (en) | Array substrate, display panel and display apparatus having the same, and fabricating method thereof | |
| US10825838B2 (en) | Array substrate and its manufacturing method and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |