KR20150081026A - 박막 트랜지스터 - Google Patents
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Abstract
박막 트랜지스터가 제공된다. 박막 트랜지스터는 기판, 상기 기판 위에 형성된 활성층, 상기 활성층 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 게이트 전극, 상기 게이트 전극 양쪽의 상기 활성층에 형성된 도핑영역, 및 상기 게이트 전극 양측의 상기 기판 상에 서로 이격되고 상기 도핑영역과 직접 접촉하는 소스 전극 및 드레인 전극을 포함한다.
Description
본 발명은 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 자기정렬 방식의 박막 트랜지스터에 관한 것이다.
금속 산화물 반도체 박막 트랜지스터는 다른 박막 트랜지스터들과 마찬가지로 다양한 구조들을 갖는다. 최근 게이트와 소스/드레인 전극 사이의 기생축전용량을 줄이기 위하여 자기정렬 방식의 구조가 개발되고 있다.
도 1은 이러한 자기정렬 방식의 구조를 갖는 일반적인 금속 산화물 반도체 박막 트랜지스터의 평면도이고, 도 2는 도 1의 I - I' 선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(10) 위에 활성층(20)을 형성하고, 그 위에 게이트 절연막(50)과 게이트 전극(60)을 형성한다. 그 후, 게이트 전극(60)을 마스크로 이용하여 도핑영역(30)을 형성함으로써 게이트 전극(60)에 의한 자기정렬 방식이 구현된다. 소스 전극(40a) 및 드레인 전극(40b)은 층간 절연막(70)에 형성된 컨택(80)을 통하여 활성층(20)에 연결된다.
이러한 경우, 도 1 및 도 2에 도시된 바와 같이, 층간 절연막(70) 상에 형성되어 컨택(80)에 연결되는 소스 전극(40a) 및 드레인 전극(40b)의 레이아웃에서 공정 여유분(D1)이 요구된다. 따라서 소스 전극(40a)과 드레인 전극(40b) 간의 거리(D2)가 실제 채널 길이(게이트 전극(60)의 폭)보다 줄어들게 된다.
본 발명의 기술적 과제는 컨택 공정이 없는 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터 구조를 제공하는 것이다.
박막 트랜지스터가 제공된다. 상기 박막 트랜지스터는 기판; 상기 기판 위에 형성된 활성층; 상기 활성층 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 전극; 상기 게이트 전극 양쪽의 상기 활성층에 형성된 도핑영역; 및 상기 게이트 전극 양측의 상기 기판 상에 서로 이격되고 상기 도핑영역과 직접 접촉하는 소스 전극 및 드레인 전극을 포함한다.
본 발명의 실시예들에 따르면, 일반적인 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터 구조에 비하여 컨택 공정에 사용하는 마스크가 1개 줄어들어, 공정상 비용이 줄 수 있다.
본 발명의 실시예들에 따르면, 소스 전극 및 드레인 전극의 레이아웃상 공정 여유분이 필요 없게 된다. 따라서 박막 트랜지스터의 전체적인 레이아웃 면적이 축소될 수 있다.
도 1은 일반적인 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터의 평면도이다.
도 2는 일반적인 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 실시예들에 따른 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터의 평면도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터의 단면도들이다.
도 2는 일반적인 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 실시예들에 따른 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터의 평면도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터의 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면들을 참조하여 본 발명의 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태들로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면들에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소들의 비율은 과장되거나 축소될 수 있다.
도 3은 본 발명의 실시예들에 대한 평면도이다. 도 4는 본 발명의 일 실시예를 도시한 것으로, 도 3의 II - II' 선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판(100), 활성층(110), 도핑영역(120), 소스 전극(130a), 드레인 전극(130b), 게이트 절연막(140) 및 게이트 전극(150)을 포함할 수 있다.
기판(100)은 플라스틱 기판, 금속 기판, 유리 기판, 또는 실리콘 기판일 수 있다. 도시하지는 않았으나, 기판(100)은 기판(100) 상에 증착되는 금속 물질의 크랙(crack)이나 박리 현상을 방지하기 위해 제공되는 버퍼층(미도시)을 포함할 수 있다. 일 예로, 상기 버퍼층은 무기물을 포함할 수 있다.
활성층(110)은 기판(100) 상에 배치될 수 있다. 활성층(110)은 산화물 반도체를 포함할 수 있고, 산화물 반도체는 산소를 포함하는 3원계 또는 4원계 비정질 산화물 반도체일 수 있다. 일 예로, 활성층(110)은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide) 또는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있다.
도핑영역(120)은 게이트 전극(150)을 마스크로 이용하여 게이트 전극(150) 양 쪽의 활성층(110)에 도펀트를 첨가함으로써 형성될 수 있다.
소스 전극(130a)과 드레인 전극(130b)은 서로 이격되고, 도핑영역(120)과 기판(100)의 적어도 일부를 덮으며 배치될 수 있다. 소스 전극(130a) 및 드레인 전극(130b)은 도핑영역(120)과 직접 접촉된다. 일 예로, 소스 전극(130a) 및 드레인 전극(130b)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 금(Au), 티타늄-알루미늄 합금(Ti/Al/Ti), 몰리브덴-알루미늄 합금(Mo/Al/Mo) 또는 탄소나노튜브(Carbon Nano Tube, CNT) 중 어느 하나를 포함할 수 있다.
게이트 절연막(140)은 활성층(110) 상에 배치될 수 있다. 일 예로, 게이트 절연막(140)은 산화 알루미늄(Al2O3), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 또는 이들의 복합층을 포함하거나, 유기막/무기막의 복합층을 포함할 수 있다.
게이트 전극(150)은 게이트 절연막(140) 상에 배치될 수 있다. 게이트 전극(150)은 소스 전극(130a) 및 드레인 전극(130b)과 동일한 물질을 포함할 수 있다. 일 예로, 게이트 전극(150)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 금(Au), 티타늄-알루미늄 합금(Ti/Al/Ti), 몰리브덴-알루미늄 합금(Mo/Al/Mo) 또는 탄소나노튜브(Carbon Nano Tube, CNT) 중 어느 하나를 포함할 수 있다.
도 5는 본 발명의 다른 실시예를 도시한 것으로, 도 3의 II - II' 선에 따른 단면도이다.
도 3 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판(100), 활성층(110), 도핑영역(120), 소스 전극(130a), 드레인 전극(130b), 게이트 절연막(140) 및 게이트 전극(150)을 포함할 수 있다.
기판(100)은 플라스틱 기판, 금속 기판, 유리 기판, 또는 실리콘 기판일 수 있다. 도시하지는 않았으나, 기판(100)은 기판(100) 상에 증착되는 금속 물질의 크랙(crack)이나 박리 현상을 방지하기 위해 제공되는 버퍼층(미도시)을 포함할 수 있다. 일 예로, 상기 버퍼층은 무기물을 포함할 수 있다.
소스 전극(130a)과 드레인 전극(130b)은 서로 이격하여 기판(100) 상에 배치될 수 있다. 일 예로, 소스 전극(130a) 및 드레인 전극(130b)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 금(Au), 티타늄-알루미늄 합금(Ti/Al/Ti), 몰리브덴-알루미늄 합금(Mo/Al/Mo) 또는 탄소나노튜브(Carbon Nano Tube, CNT) 중 어느 하나를 포함할 수 있다.
활성층(110)은 소스 전극(130a)과 드레인 전극(130b) 사이에 노출된 기판(100) 상 및 소스 전극(130a)과 드레인 전극(130b) 상에 배치될 수 있다. 활성층(110)의 일부는 소스 전극(130a) 및 드레인 전극(130b)의 적어도 일부와 접촉될 수 있다. 활성층(110)은 산화물 반도체를 포함할 수 있고, 상기 산화물 반도체는 산소를 포함하는 3원계 또는 4원계 비정질 산화물 반도체일 수 있다. 일 예로, 활성층(110)은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide) 또는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있다.
도핑영역(120)은 게이트 전극(150)을 마스크로 이용하여 소스 전극(130a) 및 드레인 전극(130b)과 접촉하는 활성층(110)에 도펀트를 첨가함으로써 형성될 수 있다. 도핑영역(120)과 소스 전극(130a), 도핑영역(120)과 드레인 전극(130b)은 직접 접촉된다.
게이트 절연막(140)은 노출된 기판(100) 위의 활성층(110) 상에 배치될 수 있다. 일 예로, 게이트 절연막(140)은 산화 알루미늄(Al2O3), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 또는 이들의 복합층을 포함하거나, 유기막/무기막의 복합층을 포함할 수 있다.
게이트 전극(150)은 게이트 절연막(140) 상에 배치될 수 있다. 게이트 전극(150)은 소스 전극(130a) 및 드레인 전극(130b)과 동일한 물질을 포함할 수 있다. 일 예로, 게이트 전극(150)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ZTO(Zinc Tin Oxide), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 금(Au), 티타늄-알루미늄 합금(Ti/Al/Ti), 몰리브덴-알루미늄 합금(Mo/Al/Mo) 또는 탄소나노튜브(Carbon Nano Tube, CNT) 중 어느 하나를 포함할 수 있다.
10, 100 : 기판
20, 110 : 활성층
30, 120 : 도핑영역
40a, 130a : 소스 전극
40b, 130b : 드레인 전극
50, 140 : 게이트 절연막
60, 150 : 게이트 전극
70, 160 : 층간 절연막
80 : 컨택
D1 : 일반적인 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터 구조 상 필요한 소스 전극 및 드레인 전극의 공정 여유분
D2 : 일반적인 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터에서의 소스 전극과 드레인 전극 간 거리
D3 : 본 발명의 실시예들에 따른 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터에서의 소스 전극과 드레인 전극 간 거리
20, 110 : 활성층
30, 120 : 도핑영역
40a, 130a : 소스 전극
40b, 130b : 드레인 전극
50, 140 : 게이트 절연막
60, 150 : 게이트 전극
70, 160 : 층간 절연막
80 : 컨택
D1 : 일반적인 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터 구조 상 필요한 소스 전극 및 드레인 전극의 공정 여유분
D2 : 일반적인 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터에서의 소스 전극과 드레인 전극 간 거리
D3 : 본 발명의 실시예들에 따른 자기정렬 방식의 금속 산화물 반도체 박막 트랜지스터에서의 소스 전극과 드레인 전극 간 거리
Claims (1)
- 기판;
상기 기판 위에 형성된 활성층;
상기 활성층 위에 형성된 게이트 절연막;
상기 게이트 절연막 위에 형성된 게이트 전극;
상기 게이트 전극 양쪽의 상기 활성층에 형성된 도핑영역; 및
상기 게이트 전극 양측의 상기 기판 상에 서로 이격되고 상기 도핑영역과 직접 접촉하는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터.
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| KR20150081026A true KR20150081026A (ko) | 2015-07-13 |
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ID=53792863
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|---|---|---|---|
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210150875A (ko) * | 2020-06-04 | 2021-12-13 | 한양대학교 산학협력단 | 박막 트랜지스터 및 이의 제조방법 |
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2014
- 2014-01-03 KR KR1020140000574A patent/KR20150081026A/ko not_active IP Right Cessation
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| KR20210150875A (ko) * | 2020-06-04 | 2021-12-13 | 한양대학교 산학협력단 | 박막 트랜지스터 및 이의 제조방법 |
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