TW201501325A - 薄膜電晶體及其製造方法 - Google Patents
薄膜電晶體及其製造方法 Download PDFInfo
- Publication number
- TW201501325A TW201501325A TW102122974A TW102122974A TW201501325A TW 201501325 A TW201501325 A TW 201501325A TW 102122974 A TW102122974 A TW 102122974A TW 102122974 A TW102122974 A TW 102122974A TW 201501325 A TW201501325 A TW 201501325A
- Authority
- TW
- Taiwan
- Prior art keywords
- metal oxide
- oxide semiconductor
- layer
- semiconductor layer
- gate
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 315
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 206
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 206
- 239000010410 layer Substances 0.000 claims description 319
- 239000000463 material Substances 0.000 claims description 48
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 35
- 238000004519 manufacturing process Methods 0.000 claims description 31
- 239000011241 protective layer Substances 0.000 claims description 23
- 239000011810 insulating material Substances 0.000 claims description 22
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 16
- 229910052733 gallium Inorganic materials 0.000 claims description 16
- 229910052738 indium Inorganic materials 0.000 claims description 16
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 16
- 239000011787 zinc oxide Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 10
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract 3
- 230000000052 comparative effect Effects 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000010408 film Substances 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- BCZWPKDRLPGFFZ-UHFFFAOYSA-N azanylidynecerium Chemical compound [Ce]#N BCZWPKDRLPGFFZ-UHFFFAOYSA-N 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
一種薄膜電晶體及其製造方法。此薄膜電晶體包括半導體疊層、絕緣層、閘極、介電層、源極以及汲極。半導體疊層包括第一金屬氧化物半導體層以及位於第一金屬氧化物半導體層上的第二金屬氧化物半導體層，其中第一金屬氧化物半導體層的電阻值低於第二金屬氧化物半導體層的電阻值。絕緣層位於半導體疊層上。閘極位於絕緣層上。介電層覆蓋閘極，其中介電層具有多個接觸窗開口。源極以及汲極位於介電層上且填入接觸窗開口內，以與半導體疊層電性連接。
Description
本發明是有關於一種電晶體及其製造方法，且特別是有關於一種薄膜電晶體及其製造方法。
隨著現代資訊科技的進步，各種不同規格的顯示器已被廣泛地應用在消費者電子產品的螢幕之中，例如手機、筆記型電腦、數位相機以及個人數位助理(Personal Digital Assistant，PDA)等。在這些顯示器中，由於液晶顯示器(Liquid Crystal Display，LCD)及有機電激發光顯示器(Organic Electro-luminescent Display，OELD或稱為OLED)具有輕薄以及消耗功率低的優點，因此在市場中成為主流商品。LCD與OLED的製程包括將半導體元件陣列排列於基板上，而半導體元件包含薄膜電晶體(Thin Film Transistor，TFT)。
隨著顯示器的解析度越來越高，薄膜電晶體的尺寸也越來越小。目前已發展了一種自行對準式的頂閘極(self-align
top-gate)結構的薄膜電晶體以克服微影製程中對位的限制，並且改善閘極-汲極與閘極-源極之寄生電容(parasitic capacitance)(亦即，Cgd與Cgs)的問題。然而，習知技術需要進行整面性的鋁薄膜濺鍍且厚度需控制在5奈米左右，並搭配退火過程使高阻值的氧化銦鎵鋅(Indium Gallium Zinc Oxide，IGZO)與鋁薄膜進行氧化反應而變成低阻值的氧化銦鎵鋅。因此，習知技術容易遭受鋁薄膜的厚度均勻性不易控制以及氧化反應不均勻的問題，進而導致元件失效。
本發明提供一種薄膜電晶體及其製造方法，使得自行對準式的頂閘極結構的薄膜電晶體具有較佳的元件特性。
本發明提出一種薄膜電晶體，其包括半導體疊層、絕緣層、閘極、介電層、源極以及汲極。半導體疊層包括第一金屬氧化物半導體層以及位於第一金屬氧化物半導體層上的第二金屬氧化物半導體層，其中第一金屬氧化物半導體層的電阻值低於第二金屬氧化物半導體層的電阻值。絕緣層位於半導體疊層上。閘極位於絕緣層上。介電層覆蓋閘極，其中介電層具有多個接觸窗開口。源極以及汲極位於介電層上且填入接觸窗開口內，以與半導體疊層電性連接。
本發明另提出一種薄膜電晶體的製造方法，其包括以下步驟。在基板上形成半導體疊層。半導體疊層包括第一金屬氧化
物半導體層以及位於第一金屬氧化物半導體層上的第二金屬氧化物半導體層，其中第一金屬氧化物半導體層的電阻值低於第二金屬氧化物半導體層的電阻值。於半導體疊層上形成絕緣層。於絕緣層上形成閘極。於閘極上形成介電層，其中介電層具有多個接觸窗開口。於介電層上形成源極以及汲極，其中源極以及汲極填入接觸窗開口內，以與半導體疊層電性連接。
基於上述，在本發明的薄膜電晶體及其製造方法中，半導體疊層包括第一金屬氧化物半導體層以及位於第一金屬氧化物半導體層上的第二金屬氧化物半導體層，其中第一金屬氧化物半導體層的電阻值低於第二金屬氧化物半導體層的電阻值。換言之，本發明的薄膜電晶體具有連續堆疊的兩層金屬氧化物半導體層，且下層金屬氧化物半導體層的電阻值低於上層金屬氧化物半導體層的電阻值。再者，本發明的自行對準式的頂閘極結構僅需利用微影蝕刻法即可完成，而不需要進行習知技術中整面性的鋁薄膜濺鍍以及氧化反應。因此，本發明的自行對準式的頂閘極結構的薄膜電晶體及其製造方法可避免習知技術中鋁薄膜的厚度均勻性不易控制以及氧化反應不均勻的問題，故可具有較佳的元件特性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200、300、400、500、600‧‧‧薄膜電晶體
110‧‧‧基板
120‧‧‧緩衝層
130、130’‧‧‧半導體疊層
132‧‧‧第一金屬氧化物半導體層
134、134’‧‧‧第二金屬氧化物半導體層
140、140’‧‧‧保護層
150‧‧‧絕緣材料
150’、150”‧‧‧絕緣層
150a’‧‧‧上表面
150b’‧‧‧側表面
160‧‧‧閘極
170‧‧‧介電層
172‧‧‧接觸窗開口
180‧‧‧源極
190‧‧‧汲極
630‧‧‧半導體層
701、702、703、704、705、706、801、802、803、804、805、806、901、902、903、904、905、906‧‧‧曲線
CH‧‧‧通道區
D‧‧‧汲極區
S‧‧‧源極區
T1、T2‧‧‧厚度
W1、W2、W2’‧‧‧寬度
X、X’‧‧‧疊層
圖1A至圖1E為依照本發明的第一實施例的一種薄膜電晶體的製造方法的剖面示意圖。
圖2A至圖2D為依照本發明的第二實施例的一種薄膜電晶體的製造方法的剖面示意圖。
圖3A至圖3C為依照本發明的第三實施例的一種薄膜電晶體的製造方法的剖面示意圖。
圖4A至圖4D為依照本發明的第四實施例的一種薄膜電晶體的製造方法的剖面示意圖。
圖5A至圖5C為依照本發明的第五實施例的一種薄膜電晶體的製造方法的剖面示意圖。
圖6為比較例的薄膜電晶體的剖面示意圖。
圖7為比較例1的薄膜電晶體的汲極電流-閘極電壓曲線圖。
圖8為比較例2的薄膜電晶體的汲極電流-閘極電壓曲線圖。
圖9為實驗例的薄膜電晶體的汲極電流-閘極電壓曲線圖。
圖1A至圖1E為依照本發明的第一實施例的一種薄膜電晶體100的製造方法的剖面示意圖。
請參照圖1A，首先，提供基板110。基板110之材質例如是玻璃、石英、有機聚合物或是金屬等等。接著，在基板110
上形成緩衝層120，緩衝層120之材質例如是氧化物。然而，本發明不限於此。在本發明的其他實施例中，亦可不包括緩衝層120，只要基板110可忍受後續的微影蝕刻製程即可。然後，在已形成緩衝層120的基板110上依序形成第一金屬氧化物半導體材料(未繪示)、第二金屬氧化物半導體材料(未繪示)以及保護材料(未繪示)。接著，圖案化第一金屬氧化物半導體材料、第二金屬氧化物半導體材料以及保護材料，以形成半導體疊層130以及保護層140。此圖案化的方法例如是進行微影蝕刻製程。半導體疊層130包括第一金屬氧化物半導體層132以及位於第一金屬氧化物半導體層132上的第二金屬氧化物半導體層134，其中第一金屬氧化物半導體層132的電阻值低於第二金屬氧化物半導體層134的電阻值。第一金屬氧化物半導體層132例如是包括氧化銦錫鋅(Indium Tin Zinc Oxide，ITZO)、氧化銦鎵鋅(IGZO)或氧化鋅(ZnO)，且第二金屬氧化物半導體層134例如是包括氧化銦鎵鋅(IGZO)或含矽的氧化銦鎵鋅(Si-IGZO)。保護層140不僅可避免金屬氧化物半導體材料直接接觸光阻，而且還可幫助在微影製程中進行對位。保護層140之材質例如是氧化矽、氮化矽、氮氧化矽或其他合適的絕緣材料。
請參照圖1B，之後，在圖案化的第二金屬氧化物半導體材料(亦即，第二金屬氧化物半導體層134)上形成絕緣材料150。詳言之，絕緣材料150覆蓋半導體疊層130以及保護層140。接著，在絕緣材料150上形成閘極160。閘極160的形成方法例如是包括
先沉積閘極材料(未繪示)，再進行微影蝕刻製程圖案化閘極材料而形成。
請參照圖1C，接著，以閘極160作為蝕刻罩幕圖案化絕緣材料150、保護層140以及圖案化的第二金屬氧化物半導體材料(亦即，第二金屬氧化物半導體層134)，以使部分的第一金屬氧化物半導體材料裸露出來，而形成半導體疊層130’。半導體疊層130’包括第一金屬氧化物半導體層132以及位於第一金屬氧化物半導體層132上的第二金屬氧化物半導體層134’(亦即，圖案化的第二金屬氧化物半導體層134)。並且，於半導體疊層130’上形成保護層140’與絕緣層150’(亦即，圖案化的保護層140與圖案化的絕緣材料150)，且於絕緣層150’上形成閘極160。其中，半導體疊層130’、保護層140’、絕緣層150’及閘極160為疊層X’。絕緣層150’之材質例如是氧化矽、氮化矽或氮氧化矽。
請參照圖1D，然後，於疊層X’上形成介電層170，其中介電層170具有多個接觸窗開口172。詳言之，介電層170全面完整覆蓋疊層X’之上方及側邊，以及裸露出來的緩衝層120，且介電層170中之接觸窗開口172暴露出半導體疊層130’之部分第一金屬氧化物半導體層132。介電層170之材質例如是氧化矽、氮化矽或氮氧化矽。
請參照圖1E，之後，於介電層170上形成源極180以及汲極190，其中源極180以及汲極190填入接觸窗開口172內，以與半導體疊層130’電性連接而形成薄膜電晶體100。詳言之，源
極180以及汲極190藉由接觸窗開口172與半導體疊層130’之第一金屬氧化物半導體層132接觸。源極180以及汲極190的形成方法例如是包括先沉積金屬材料(未繪示)，再進行微影蝕刻製程圖案化金屬材料而形成。
由圖1E可得知，根據本發明的薄膜電晶體100包括半導體疊層130’、絕緣層150’、閘極160、介電層170、源極180以及汲極190。半導體疊層130’包括第一金屬氧化物半導體層132以及位於第一金屬氧化物半導體層132上的第二金屬氧化物半導體層134’，其中第一金屬氧化物半導體層132的電阻值低於第二金屬氧化物半導體層134’的電阻值。絕緣層150’位於半導體疊層130’上。閘極160位於絕緣層150’上。介電層170覆蓋閘極160，其中介電層170具有多個接觸窗開口172。源極180以及汲極190位於介電層170上且填入接觸窗開口172內，以與半導體疊層130’電性連接。再者，根據本發明的薄膜電晶體100可更包括保護層140’，其位於半導體疊層130’與絕緣層150’之間。值得一提的是，在本實施例中，第一金屬氧化物半導體層132的厚度T1小於第二金屬氧化物半導體層134’的厚度T2。第二金屬氧化物半導體層134’的寬度W2’小於第一金屬氧化物半導體層132的寬度W1，以使部分的第一金屬氧化物半導體層132裸露出來，且源極180以及汲極190藉由接觸窗開口172與被裸露出來的第一金屬氧化物半導體層132接觸。因此，在本實施例中，利用閘極160作為罩幕的自行對準方式以於部分第一金屬氧化物半導體層132中形成
源極區S與汲極區D，且通道區CH為第二金屬氧化物半導體層134’。再者，在本實施例中，閘極160覆蓋絕緣層150’的上表面150a’且暴露出絕緣層150’的側表面150b’。
在本發明的第一實施例中，第二金屬氧化物半導體層134’的寬度W2’小於第一金屬氧化物半導體層132的寬度W1。然而，本發明不限於此。在本發明的其他實施例(例如第二實施例至第五實施例)中，第二金屬氧化物半導體層134的寬度W2可等於第一金屬氧化物半導體層132的寬度W1。在下文中，將詳細地描述本發明的第二實施例至第五實施例，這些實施例與上述圖1E之第一實施例相似，因此相同的元件以相同的符號表示，且不再重複說明。
圖2A至圖2D為依照本發明的第二實施例的一種薄膜電晶體200的製造方法的剖面示意圖。首先，形成圖2A之結構，此結構及其製造方法與上述之圖1B相同，因此相同的元件以相同的符號表示，且不再重複說明。
請參照圖2B，接著，以閘極160作為蝕刻罩幕圖案化絕緣材料150以及保護層140，以使部分的第二金屬氧化物半導體材料裸露出來，而形成半導體疊層130。半導體疊層130包括第一金屬氧化物半導體層132以及位於第一金屬氧化物半導體層132上的第二金屬氧化物半導體層134。並且，於半導體疊層130上形成保護層140’與絕緣層150’，且於絕緣層150’上形成閘極160。其中，半導體疊層130、保護層140’、絕緣層150’及閘極160為疊
層X。
請參照圖2C，然後，於疊層X上形成介電層170，其中介電層170具有多個接觸窗開口172。詳言之，介電層170全面完整覆蓋疊層X之上方及側邊，以及裸露出來的緩衝層120，且介電層170中之接觸窗開口172暴露出半導體疊層130之部分第二金屬氧化物半導體層134。
請參照圖2D，之後，於介電層170上形成源極180以及汲極190，其中源極180以及汲極190填入接觸窗開口172內，以與半導體疊層130電性連接而形成薄膜電晶體200。詳言之，源極180以及汲極190藉由接觸窗開口172與半導體疊層130之第二金屬氧化物半導體層134接觸。
由圖2D可得知，根據本發明的薄膜電晶體200包括半導體疊層130、絕緣層150’、閘極160、介電層170、源極180以及汲極190。半導體疊層130包括第一金屬氧化物半導體層132以及位於第一金屬氧化物半導體層132上的第二金屬氧化物半導體層134，其中第一金屬氧化物半導體層132的電阻值低於第二金屬氧化物半導體層134的電阻值。絕緣層150’位於半導體疊層130上。閘極160位於絕緣層150’上。介電層170覆蓋閘極160，其中介電層170具有多個接觸窗開口172。源極180以及汲極190位於介電層170上且填入接觸窗開口172內，以與半導體疊層130電性連接。再者，根據本發明的薄膜電晶體200可更包括保護層140’，其位於半導體疊層130與絕緣層150’之間。值得一提的是，在本
實施例中，第一金屬氧化物半導體層132的厚度T1小於第二金屬氧化物半導體層134的厚度T2。第二金屬氧化物半導體層134的寬度W2實質上與第一金屬氧化物半導體層132的寬度W1一致，且源極180以及汲極190藉由接觸窗開口172與第二金屬氧化物半導體層134接觸。因此，在本實施例中，利用閘極160作為罩幕的自行對準方式以於部分第二金屬氧化物半導體層134中形成源極區S與汲極區D，且通道區CH為在閘極160下方的部分第二金屬氧化物半導體層134。再者，在本實施例中，閘極160覆蓋絕緣層150’的上表面150a’且暴露出絕緣層150’的側表面150b’。
圖3A至圖3C為依照本發明的第三實施例的一種薄膜電晶體300的製造方法的剖面示意圖。首先，形成圖3A之結構，此結構及其製造方法與上述之圖2B相同，因此相同的元件以相同的符號表示，且不再重複說明。
請參照圖3B，接著，於疊層X上形成介電層170，其中介電層170具有多個接觸窗開口172。詳言之，介電層170全面完整覆蓋疊層X之上方及側邊以及裸露出來的緩衝層120，且介電層170中之接觸窗開口172更貫穿半導體疊層130之第二金屬氧化物半導體層134，以使半導體疊層130之部分第一金屬氧化物半導體層132暴露出來。
請參照圖3C，之後，於介電層170上形成源極180以及汲極190，其中源極180以及汲極190填入接觸窗開口172內，以與半導體疊層130電性連接而形成薄膜電晶體300。詳言之，源極
180以及汲極190藉由接觸窗開口172與半導體疊層130之第一金屬氧化物半導體層132接觸。
由圖3C可得知，根據本發明的薄膜電晶體300包括半導體疊層130、絕緣層150’、閘極160、介電層170、源極180以及汲極190。半導體疊層130包括第一金屬氧化物半導體層132以及位於第一金屬氧化物半導體層132上的第二金屬氧化物半導體層134，其中第一金屬氧化物半導體層132的電阻值低於第二金屬氧化物半導體層134的電阻值。絕緣層150’位於半導體疊層130上。閘極160位於絕緣層150’上。介電層170覆蓋閘極160，其中介電層170具有多個接觸窗開口172。源極180以及汲極190位於介電層170上且填入接觸窗開口172內，以與半導體疊層130電性連接。再者，根據本發明的薄膜電晶體300可更包括保護層140’，其位於半導體疊層130與絕緣層150’之間。值得一提的是，在本實施例中，第一金屬氧化物半導體層132的厚度T1小於第二金屬氧化物半導體層134的厚度T2。第二金屬氧化物半導體層134的寬度W2實質上與第一金屬氧化物半導體層132的寬度W1一致，接觸窗開口172貫穿第二金屬氧化物半導體層134，且源極180以及汲極190藉由接觸窗開口172與第一金屬氧化物半導體層132接觸。因此，在本實施例中，利用閘極160作為罩幕的自行對準方式以於部分第一金屬氧化物半導體層132中形成源極區S與汲極區D，且通道區CH為在閘極160下方的部分第二金屬氧化物半導體層134。再者，在本實施例中，閘極160覆蓋絕緣層150’的
上表面150a’且暴露出絕緣層150’的側表面150b’。
圖4A至圖4D為依照本發明的第四實施例的一種薄膜電晶體400的製造方法的剖面示意圖。首先，形成圖4A之結構，此結構及其製造方法與上述之圖1B相同，因此相同的元件以相同的符號表示，且不再重複說明。
請參照圖4B，接著，於閘極160與絕緣材料150上形成介電層170。詳言之，介電層170覆蓋閘極160之上方及側邊以及裸露出來的絕緣材料150。
請參照圖4C，然後，於介電層170中形成多個接觸窗開口172。接觸窗開口172的形成方法例如是進行微影蝕刻製程。介電層170中之接觸窗開口172貫穿絕緣材料150與保護層140，以暴露出半導體疊層130之部分第二金屬氧化物半導體層134。在下文中，將被接觸窗開口172貫穿的絕緣材料150稱為絕緣層150”。
請參照圖4D，之後，於介電層170上形成源極180以及汲極190，其中源極180以及汲極190填入接觸窗開口172內，以與半導體疊層130電性連接而形成薄膜電晶體400。詳言之，源極180以及汲極190藉由接觸窗開口172與半導體疊層130之第二金屬氧化物半導體層134接觸。
由圖4D可得知，根據本發明的薄膜電晶體400包括半導體疊層130、絕緣層150”、閘極160、介電層170、源極180以及汲極190。半導體疊層130包括第一金屬氧化物半導體層132以及位於第一金屬氧化物半導體層132上的第二金屬氧化物半導體層
134，其中第一金屬氧化物半導體層132的電阻值低於第二金屬氧化物半導體層134的電阻值。絕緣層150”位於半導體疊層130上。閘極160位於絕緣層150”上。介電層170覆蓋閘極160，其中介電層170具有多個接觸窗開口172。源極180以及汲極190位於介電層170上且填入接觸窗開口172內，以與半導體疊層130電性連接。再者，根據本發明的薄膜電晶體400可更包括保護層140，其位於半導體疊層130與絕緣層150”之間。值得一提的是，在本實施例中，第一金屬氧化物半導體層132的厚度T1小於第二金屬氧化物半導體層134的厚度T2。第二金屬氧化物半導體層134的寬度W2實質上與第一金屬氧化物半導體層132的寬度W1一致，且源極180以及汲極190藉由接觸窗開口172與第二金屬氧化物半導體層134接觸。因此，在本實施例中，利用閘極160作為罩幕的自行對準方式以於部分第二金屬氧化物半導體層134中形成源極區S與汲極區D，且通道區CH為在閘極160下方的部分第二金屬氧化物半導體層134。再者，在本實施例中，絕緣層150”覆蓋半導體疊層130，且介電層170覆蓋閘極160與絕緣層150”。
圖5A至圖5C為依照本發明的第五實施例的一種薄膜電晶體500的製造方法的剖面示意圖。首先，形成圖5A之結構，此結構及其製造方法與上述之圖4B相同，因此相同的元件以相同的符號表示，且不再重複說明。
請參照圖5B，接著，於介電層170中形成多個接觸窗開口172。介電層170中之接觸窗開口172貫穿絕緣材料150、保護
層140以及半導體疊層130之第二金屬氧化物半導體層134，以使半導體疊層130之部分第一金屬氧化物半導體層132裸露出。在下文中，將被接觸窗開口172貫穿的絕緣材料150稱為絕緣層150”。
請參照圖5C，然後，於介電層170上形成源極180以及汲極190，其中源極180以及汲極190填入接觸窗開口172內，以與半導體疊層130電性連接而形成薄膜電晶體500。詳言之，源極180以及汲極190藉由接觸窗開口172與半導體疊層130之第一金屬氧化物半導體層132接觸。
由圖5C可得知，根據本發明的薄膜電晶體500包括半導體疊層130、絕緣層150”、閘極160、介電層170、源極180以及汲極190。半導體疊層130包括第一金屬氧化物半導體層132以及位於第一金屬氧化物半導體層132上的第二金屬氧化物半導體層134，其中第一金屬氧化物半導體層132的電阻值低於第二金屬氧化物半導體層134的電阻值。絕緣層150”位於半導體疊層130上。閘極160位於絕緣層150”。介電層170覆蓋閘極160，其中介電層170具有多個接觸窗開口172。源極180以及汲極190位於介電層170上且填入接觸窗開口172內，以與半導體疊層130電性連接。再者，根據本發明的薄膜電晶體500可更包括保護層140，其位於半導體疊層130與絕緣層150”之間。值得一提的是，在本實施例中，第一金屬氧化物半導體層132的厚度T1小於第二金屬氧化物半導體層134的厚度T2。第二金屬氧化物半導體層134的寬
度W2實質上與第一金屬氧化物半導體層132的寬度W1一致，接觸窗開口172貫穿第二金屬氧化物半導體層134，且源極180以及汲極190藉由接觸窗開口172與第一金屬氧化物半導體層132接觸。因此，在本實施例中，利用閘極160作為罩幕的自行對準方式以於部分第一金屬氧化物半導體層132中形成源極區S與汲極區D，且通道區CH為在閘極160下方的部分第二金屬氧化物半導體層134。再者，在本實施例中，絕緣層150”覆蓋半導體疊層130，且介電層170覆蓋閘極160與絕緣層150”。
以上之實施例皆以有保護層140(140’)為例，但在本發明的其他實施例中，也可以依照設計而不需要有保護層140(140’)(圖未示)，本發明不以此為限。
為了證明本發明之自行對準式的頂閘極結構的薄膜電晶體的設計確實具有較佳的元件特性，特以一實驗例來做驗證。圖6為比較例1~2的薄膜電晶體600的剖面示意圖，其中比較例1的半導體層630為氧化銦鎵鋅(IGZO)，而比較例2的半導體層630為氧化銦錫鋅(ITZO)。圖6的結構及其製造方法與上述之圖1E相似，因此相同的元件以相同的符號表示，且不再重複說明。另外，實驗例是使用圖1E的薄膜電晶體100之結構，其中第二金屬氧化物半導體層134’為氧化銦鎵鋅(IGZO)且第一金屬氧化物半導體層132為氧化銦錫鋅(ITZO)。
圖7為比較例1的薄膜電晶體的汲極電流-閘極電壓(Id-Vg)曲線圖。在圖7中，曲線701~703的汲極電壓(Vd)為0.1
伏特，而曲線704~706的汲極電壓為10伏特。再者，曲線701~706的通道寬度為15微米，且曲線701與曲線704的通道長度為5微米、曲線702與曲線705的通道長度為10微米以及曲線703與曲線706的通道長度為15微米。在比較例1中，由於半導體層630為氧化銦鎵鋅(IGZO)，因此在閘極160下方的部分半導體層630作為通道區且沒有源極區與汲極區。由圖7可得知，由於通道區以外的區域阻值過高，因此汲極電流偏低(約10-10~10-7安培)。
圖8為比較例2的薄膜電晶體的汲極電流-閘極電壓曲線圖。在圖8中，曲線801~806的通道寬度與長度皆為5微米，曲線801~803的汲極電壓為0.1伏特，而曲線804~806的汲極電壓為10伏特。再者，曲線801與曲線804的通道區以外的區域寬度為1微米、曲線802與曲線805的通道區以外的區域寬度為1.5微米以及曲線803與曲線806的通道區以外的區域寬度為2微米。在比較例2中，由於半導體層630為氧化銦錫鋅(ITZO)，因此在閘極160下方的部分半導體層630作為通道區且其兩側作為源極區與汲極區。由圖8可得知，由於通道區以外的區域阻值過低，因此通道區無法關閉。更詳細來說，當改變閘極電壓時並無法調控汲極電流，汲極電流皆在約1.E-06~1.E-03安培，故元件持續開啟而無法關閉。
圖9為實驗例的薄膜電晶體的汲極電流-閘極電壓曲線圖。在圖9中，曲線901~906的通道寬度與長度皆為5微米，曲線901~903的汲極電壓為0.1伏特，而曲線904~906的汲極電壓
為10伏特。再者，曲線901與曲線904的通道區以外的區域寬度為1微米、曲線902與曲線905的通道區以外的區域寬度為1.5微米以及曲線903與曲線906的通道區以外的區域寬度為2微米。在實驗例中，由於薄膜電晶體具有連續堆疊的氧化銦鎵鋅(IGZO)與氧化銦錫鋅(ITZO)，因此氧化銦錫鋅(ITZO)可作為源極區與汲極區，且閘極可順利地控制氧化銦鎵鋅(IGZO)而不受其下方氧化銦錫鋅(ITZO)影響，進而具有較佳的元件特性。由圖9可得知，實驗例具有較佳的汲極電流(約1.E-07~1.E-04安培)且沒有元件無法關閉的問題。
綜上所述，在本發明的薄膜電晶體及其製造方法中，半導體疊層包括第一金屬氧化物半導體層以及位於第一金屬氧化物半導體層上的第二金屬氧化物半導體層，其中第一金屬氧化物半導體層的電阻值低於第二金屬氧化物半導體層的電阻值。換言之，本發明的薄膜電晶體具有連續堆疊的兩層金屬氧化物半導體層，且下層金屬氧化物半導體層的電阻值低於上層金屬氧化物半導體層的電阻值。再者，本發明的自行對準式的頂閘極結構僅需利用微影蝕刻法即可完成，而不需要進行習知技術中整面性的鋁薄膜濺鍍以及氧化反應。因此，本發明的自行對準式的頂閘極結構的薄膜電晶體及其製造方法可避免習知技術中鋁薄膜的厚度均勻性不易控制以及氧化反應不均勻的問題，故可具有較佳的元件特性。
雖然本發明已以實施例揭露如上，然其並非用以限定本
發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧薄膜電晶體
110‧‧‧基板
120‧‧‧緩衝層
130’‧‧‧半導體疊層
132‧‧‧第一金屬氧化物半導體層
134’‧‧‧第二金屬氧化物半導體層
140’‧‧‧保護層
150’‧‧‧絕緣層
150a’‧‧‧上表面
150b’‧‧‧側表面
160‧‧‧閘極
170‧‧‧介電層
172‧‧‧接觸窗開口
180‧‧‧源極
190‧‧‧汲極
CH‧‧‧通道區
D‧‧‧汲極區
S‧‧‧源極區
T1、T2‧‧‧厚度
W1、W2’‧‧‧寬度
X’‧‧‧疊層
Claims (18)
- 一種薄膜電晶體，包括：一半導體疊層，其包括一第一金屬氧化物半導體層以及位於該第一金屬氧化物半導體層上的一第二金屬氧化物半導體層，其中該第一金屬氧化物半導體層的電阻值低於該第二金屬氧化物半導體層的電阻值；一絕緣層，位於該半導體疊層上；一閘極，位於該絕緣層上；一介電層，覆蓋該閘極，其中該介電層具有多個接觸窗開口；以及一源極以及一汲極，位於該介電層上且填入該些接觸窗開口內，以與該半導體疊層電性連接。
- 如申請專利範圍第1項所述的薄膜電晶體，其中該第一金屬氧化物半導體層包括氧化銦錫鋅(ITZO)、氧化銦鎵鋅(IGZO)或氧化鋅(ZnO)，且該第二金屬氧化物半導體層包括氧化銦鎵鋅(IGZO)或含矽的氧化銦鎵鋅(Si-IGZO)。
- 如申請專利範圍第1項所述的薄膜電晶體，其中該第一金屬氧化物半導體層的厚度小於該第二金屬氧化物半導體層的厚度。
- 如申請專利範圍第1項所述的薄膜電晶體，其中該第二金屬氧化物半導體層的寬度小於該第一金屬氧化物半導體層的寬度，以使部分的該第一金屬氧化物半導體層裸露出來，且該源極 以及該汲極藉由該些接觸窗開口與被裸露出來的該第一金屬氧化物半導體層接觸。
- 如申請專利範圍第1項所述的薄膜電晶體，其中該第二金屬氧化物半導體層的寬度實質上與該第一金屬氧化物半導體層的寬度一致，且該源極以及該汲極藉由該些接觸窗開口與該第二金屬氧化物半導體層接觸。
- 如申請專利範圍第1項所述的薄膜電晶體，其中該第二金屬氧化物半導體層的寬度實質上與該第一金屬氧化物半導體層的寬度一致，該些接觸窗開口貫穿該第二金屬氧化物半導體層，且該源極以及該汲極藉由該些接觸窗開口與該第一金屬氧化物半導體層接觸。
- 如申請專利範圍第1項所述的薄膜電晶體，其中該閘極覆蓋該絕緣層的上表面且暴露出該絕緣層的側表面。
- 如申請專利範圍第1項所述的薄膜電晶體，其中該絕緣層覆蓋該半導體疊層，且該介電層覆蓋該閘極與該絕緣層。
- 如申請專利範圍第1項所述的薄膜電晶體，更包括一保護層，位於該半導體疊層與該絕緣層之間。
- 一種薄膜電晶體的製造方法，包括：在一基板上形成一半導體疊層，該半導體疊層包括一第一金屬氧化物半導體層以及位於該第一金屬氧化物半導體層上的一第二金屬氧化物半導體層，其中該第一金屬氧化物半導體層的電阻值低於該第二金屬氧化物半導體層的電阻值； 於該半導體疊層上形成一絕緣層；於該絕緣層上形成一閘極；於該閘極上形成一介電層，其中該介電層具有多個接觸窗開口；以及於該介電層上形成一源極以及一汲極，其中該源極以及該汲極填入該些接觸窗開口內，以與該半導體疊層電性連接。
- 如申請專利範圍第10項所述的薄膜電晶體的製造方法，其中：依序形成一第一金屬氧化物半導體材料以及一第二金屬氧化物半導體材料；圖案化該第一金屬氧化物半導體材料以及該第二金屬氧化物半導體材料；在圖案化的該第二金屬氧化物半導體材料上形成一絕緣材料；在該絕緣材料上形成該閘極；以該閘極作為蝕刻罩幕圖案化該絕緣材料以及該圖案化的第二金屬氧化物半導體材料，以使部分的該第一金屬氧化物半導體材料裸露出來，而形成該半導體疊層；在該閘極上形成該介電層，且該介電層中之該些接觸窗開口暴露出該半導體疊層之該第一金屬氧化物半導體層；以及該源極以及該汲極藉由該些接觸窗開口與該半導體疊層之該第一金屬氧化物半導體層接觸。
- 如申請專利範圍第10項所述的薄膜電晶體的製造方法，其中：依序形成一第一金屬氧化物半導體材料以及一第二金屬氧化物半導體材料；圖案化該第一金屬氧化物半導體材料以及該第二金屬氧化物半導體材料；在圖案化的該第二金屬氧化物半導體材料上形成一絕緣材料；在該絕緣材料上形成該閘極；以該閘極作為蝕刻罩幕圖案化該絕緣材料，以使部分的該第二金屬氧化物半導體材料裸露出來，而形成該半導體疊層；在該閘極上形成該介電層，且該介電層中之該些接觸窗開口暴露出該半導體疊層之該第二金屬氧化物半導體層；以及該源極以及該汲極藉由該些接觸窗開口與該半導體疊層之該第二金屬氧化物半導體層接觸。
- 如申請專利範圍第10項所述的薄膜電晶體的製造方法，其中：依序形成一第一金屬氧化物半導體材料以及一第二金屬氧化物半導體材料；圖案化該第一金屬氧化物半導體材料以及該第二金屬氧化物半導體材料；在圖案化的該第二金屬氧化物半導體材料上形成一絕緣材 料；在該絕緣材料上形成該閘極；以該閘極作為蝕刻罩幕圖案化該絕緣材料，以使部分的該第二金屬氧化物半導體材料裸露出來，而形成該半導體疊層；在該閘極上形成該介電層，且該介電層中之該些接觸窗開口更貫穿該半導體疊層之該第二金屬氧化物半導體層，以使該半導體疊層之該第一金屬氧化物半導體層暴露出來；以及該源極以及該汲極藉由該些接觸窗開口與該半導體疊層之該第一金屬氧化物半導體層接觸。
- 如申請專利範圍第10項所述的薄膜電晶體的製造方法，其中：依序形成一第一金屬氧化物半導體材料以及一第二金屬氧化物半導體材料；圖案化該第一金屬氧化物半導體材料以及該第二金屬氧化物半導體材料；在圖案化的該第二金屬氧化物半導體材料上形成該絕緣材料，且在該絕緣層上形成該閘極；在該閘極上形成該介電層，其中該介電層中之該些接觸窗開口暴露出該半導體疊層之該第二金屬氧化物半導體層；以及該源極以及該汲極藉由該些接觸窗開口與該半導體疊層之該第二金屬氧化物半導體層接觸。
- 如申請專利範圍第10項所述的薄膜電晶體的製造方法， 其中：依序形成一第一金屬氧化物半導體材料以及一第二金屬氧化物半導體材料；圖案化該第一金屬氧化物半導體材料以及該第二金屬氧化物半導體材料；在圖案化的該第二金屬氧化物半導體材料上形成該絕緣材料，且在該絕緣層上形成該閘極；在該閘極上形成該介電層，其中該介電層中之該些接觸窗開口貫穿該半導體疊層之該第二金屬氧化物半導體層，以使該半導體疊層之該第一金屬氧化物半導體層裸露出；以及該源極以及該汲極藉由該些接觸窗開口與該半導體疊層之該第一金屬氧化物半導體層接觸。
- 如申請專利範圍第10項所述的薄膜電晶體的製造方法，更包括於該半導體疊層與該絕緣層之間形成一保護層。
- 如申請專利範圍第10項所述的薄膜電晶體的製造方法，其中該第一金屬氧化物半導體層包括氧化銦錫鋅(ITZO)、氧化銦鎵鋅(IGZO)或氧化鋅(ZnO)，且該第二金屬氧化物半導體層包括氧化銦鎵鋅(IGZO)或含矽的氧化銦鎵鋅(Si-IGZO)。
- 如申請專利範圍第10項所述的薄膜電晶體的製造方法，其中該第一金屬氧化物半導體層的厚度小於該第二金屬氧化物半導體層的厚度。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102122974A TWI567995B (zh) | 2013-06-27 | 2013-06-27 | 薄膜電晶體及其製造方法 |
| CN201310535802.8A CN103531641B (zh) | 2013-06-27 | 2013-11-01 | 薄膜晶体管及其制造方法 |
| US14/314,044 US9660060B2 (en) | 2013-06-27 | 2014-06-25 | Thin film transistor and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102122974A TWI567995B (zh) | 2013-06-27 | 2013-06-27 | 薄膜電晶體及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201501325A true TW201501325A (zh) | 2015-01-01 |
| TWI567995B TWI567995B (zh) | 2017-01-21 |
Family
ID=49933496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102122974A TWI567995B (zh) | 2013-06-27 | 2013-06-27 | 薄膜電晶體及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9660060B2 (zh) |
| CN (1) | CN103531641B (zh) |
| TW (1) | TWI567995B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9653482B2 (en) | 2015-03-03 | 2017-05-16 | Innolux Corporation | Display panel and display device |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6345023B2 (ja) * | 2013-08-07 | 2018-06-20 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| CN104037090B (zh) * | 2014-06-19 | 2016-10-19 | 深圳市华星光电技术有限公司 | 氧化物薄膜晶体管结构制作方法及氧化物薄膜晶体管结构 |
| CN105988253B (zh) * | 2015-03-03 | 2020-04-17 | 群创光电股份有限公司 | 显示面板及显示装置 |
| TWI571907B (zh) * | 2015-06-18 | 2017-02-21 | 旺宏電子股份有限公司 | 開口結構及其製造方法以及內連線結構 |
| US10396211B2 (en) | 2015-07-31 | 2019-08-27 | Intel Corporation | Functional metal oxide based microelectronic devices |
| GB201518367D0 (en) * | 2015-10-16 | 2015-12-02 | Johnson Electric Sa | Electrical contact switch and electrical contactor |
| JP6495808B2 (ja) | 2015-11-17 | 2019-04-03 | 株式会社東芝 | 酸化物半導体及び半導体装置 |
| CN106024608B (zh) * | 2016-05-26 | 2019-04-02 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、衬底基板及显示装置 |
| TW201804613A (zh) * | 2016-07-26 | 2018-02-01 | 聯華電子股份有限公司 | 氧化物半導體裝置 |
| TWI608624B (zh) * | 2016-09-07 | 2017-12-11 | 友達光電股份有限公司 | 顯示面板之薄膜電晶體及其製作方法 |
| CN106128963B (zh) * | 2016-09-23 | 2019-07-23 | 京东方科技集团股份有限公司 | 薄膜晶体管及制备方法、阵列基板及制备方法、显示面板 |
| US9837497B1 (en) | 2016-10-18 | 2017-12-05 | United Microelectronics Corp. | Channel structure and manufacturing method thereof |
| CN106876334B (zh) * | 2017-03-10 | 2019-11-29 | 京东方科技集团股份有限公司 | 阵列基板的制造方法及阵列基板 |
| KR102519087B1 (ko) * | 2017-06-30 | 2023-04-05 | 엘지디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| TWI720263B (zh) | 2017-10-30 | 2021-03-01 | 聯華電子股份有限公司 | 電晶體結構以及其製造方法 |
| CN110190031B (zh) * | 2019-05-17 | 2021-07-23 | 深圳市华星光电半导体显示技术有限公司 | 一种薄膜晶体管基板的制备方法 |
| US20200373431A1 (en) * | 2019-05-24 | 2020-11-26 | Sakai Display Products Corporation | Thin film transistor, method for manufacturing same, and display apparatus |
| CN112071915A (zh) * | 2019-06-10 | 2020-12-11 | 堺显示器制品株式会社 | 薄膜晶体管及其制造方法以及显示装置 |
| CN115050761A (zh) * | 2021-12-09 | 2022-09-13 | 友达光电股份有限公司 | 半导体装置及其制造方法 |
| CN116799016B (zh) * | 2023-07-28 | 2024-08-09 | 惠科股份有限公司 | 阵列基板及其制作方法和显示面板 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7576394B2 (en) * | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) * | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR101312259B1 (ko) * | 2007-02-09 | 2013-09-25 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| EP2146379B1 (en) | 2008-07-14 | 2015-01-28 | Samsung Electronics Co., Ltd. | Transistor comprising ZnO based channel layer |
| JP2010140919A (ja) | 2008-12-09 | 2010-06-24 | Hitachi Ltd | 酸化物半導体装置及びその製造方法並びにアクティブマトリクス基板 |
| KR101652790B1 (ko) | 2009-11-09 | 2016-08-31 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| WO2011065244A1 (en) | 2009-11-28 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR20110139394A (ko) * | 2010-06-23 | 2011-12-29 | 주성엔지니어링(주) | 박막 트랜지스터 및 그 제조 방법 |
| TWI405335B (zh) | 2010-09-13 | 2013-08-11 | Au Optronics Corp | 半導體結構及其製造方法 |
| KR101860859B1 (ko) * | 2011-06-13 | 2018-05-25 | 삼성디스플레이 주식회사 | 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치 |
| US9385238B2 (en) * | 2011-07-08 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Transistor using oxide semiconductor |
| US9231111B2 (en) * | 2013-02-13 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
2013
- 2013-06-27 TW TW102122974A patent/TWI567995B/zh active
- 2013-11-01 CN CN201310535802.8A patent/CN103531641B/zh active Active
-
2014
- 2014-06-25 US US14/314,044 patent/US9660060B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9653482B2 (en) | 2015-03-03 | 2017-05-16 | Innolux Corporation | Display panel and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| US9660060B2 (en) | 2017-05-23 |
| CN103531641A (zh) | 2014-01-22 |
| TWI567995B (zh) | 2017-01-21 |
| US20150001534A1 (en) | 2015-01-01 |
| CN103531641B (zh) | 2017-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI567995B (zh) | 薄膜電晶體及其製造方法 | |
| US10109647B2 (en) | MOTFT with un-patterned etch-stop | |
| US10297694B2 (en) | Semiconductor device and method for manufacturing same | |
| US7977675B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20100044708A1 (en) | Thin film transistor, pixel structure and fabrication methods thereof | |
| US8304778B2 (en) | Thin film transistor and pixel structure having the thin film transistor | |
| WO2016176881A1 (zh) | 双栅极tft基板的制作方法及其结构 | |
| US20120199891A1 (en) | Semiconductor device and method for manufacturing same | |
| WO2016165187A1 (zh) | 双栅极氧化物半导体tft基板的制作方法及其结构 | |
| WO2013005604A1 (ja) | 半導体装置およびその製造方法 | |
| US9842915B2 (en) | Array substrate for liquid crystal display device and method of manufacturing the same | |
| US9553176B2 (en) | Semiconductor device, capacitor, TFT with improved stability of the active layer and method of manufacturing the same | |
| US10121883B2 (en) | Manufacturing method of top gate thin-film transistor | |
| US10615282B2 (en) | Thin-film transistor and manufacturing method thereof, array substrate, and display apparatus | |
| Xia et al. | A bottom-gate metal–oxide thin-film transistor with self-aligned source/drain regions | |
| US20180315860A1 (en) | Vertical thin-film transistor with multiple-junction channel | |
| TW201733090A (zh) | 畫素結構與其製造方法 | |
| WO2024131419A1 (zh) | 阵列基板及其制作方法、显示面板 | |
| TWI528564B (zh) | 薄膜電晶體及其製作方法 | |
| WO2020232946A1 (zh) | 改善金属氧化物tft特性的结构与其制作方法 | |
| US10249763B2 (en) | Array substrate, and display device, and fabrication methods | |
| WO2019119584A1 (zh) | 阵列基板及其制造方法 | |
| CN112289854B (zh) | 一种阵列基板及其制备方法 | |
| KR20120109149A (ko) | 오프셋을 갖는 산화물 반도체 박막 트랜지스터 제조방법 및 이를 이용한 능동구동 디스플레이 장치, 능동구동 센서장치 |