KR101652790B1 - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 191
- 239000001301 oxygen Substances 0.000 claims abstract description 190
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 190
- 238000000034 method Methods 0.000 claims description 13
- 229910052733 gallium Inorganic materials 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 229910052727 yttrium Inorganic materials 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 2
- 230000008859 change Effects 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 405
- 230000002950 deficient Effects 0.000 description 73
- 239000000758 substrate Substances 0.000 description 18
- 230000000052 comparative effect Effects 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000012495 reaction gas Substances 0.000 description 12
- 239000002184 metal Substances 0.000 description 11
- 239000010409 thin film Substances 0.000 description 11
- 239000011241 protective layer Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 7
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 7
- 229910004444 SUB1 Inorganic materials 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910004438 SUB2 Inorganic materials 0.000 description 5
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 101150018444 sub2 gene Proteins 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 229910052723 transition metal Inorganic materials 0.000 description 4
- 150000003624 transition metals Chemical class 0.000 description 4
- 229910052795 boron group element Inorganic materials 0.000 description 3
- 229910052800 carbon group element Inorganic materials 0.000 description 3
- 229910021480 group 4 element Inorganic materials 0.000 description 3
- 239000012044 organic layer Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 다층 구조를 갖는 채널층을 포함할 수 있다. 상기 채널층은 이중층 또는 삼중층일 수 있고, ZnO 계열의 산화물로 형성될 수 있다. 상기 채널층을 구성하는 층 중 적어도 두 층은 서로 다른 산소 농도를 가질 수 있다. 상기 채널층을 구성하는 층 중 하나는 광에 의한 트랜지스터의 특성 변화를 억제하는 역할을 할 수 있다.
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
그러나 산화물층을 채널층으로 갖는 트랜지스터(산화물 트랜지스터)의 경우, 산화물 채널층이 광에 민감하기 때문에, 광에 의해 트랜지스터의 특성이 쉽게 변화되는 문제가 있다.
광에 의한 특성 변화가 억제된 트랜지스터 및 그 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 다층 구조를 갖는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고, 상기 채널층은 상기 게이트 측으로부터 순차 배열되는 제1층, 제2층 및 제3층을 구비하고, 상기 제2층은 상기 제1 및 제3층과 다른 산소 농도를 갖는 트랜지스터이 제공된다.
상기 제2층의 산소 농도는 상기 제1 및 제3층의 산소 농도보다 높을 수 있다.
상기 제2층의 산소 농도는 50∼90 at% 정도일 수 있다.
상기 제1 및 제3층 중 적어도 하나의 산소 농도는 40∼50 at% 정도일 수 있다.
상기 채널층은 산화물층일 수 있다.
상기 제1층, 제2층 및 제3층 중 적어도 하나는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 In, Ga, Sn, Ti, Zr, Hf, Y, Ta 및 Cr으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다.
상기 제1층은 2∼30nm 정도의 두께를 가질 수 있다.
상기 제2층은 2∼30nm 정도의 두께를 가질 수 있다.
상기 제3층은 30∼100nm 정도의 두께를 가질 수 있다.
상기 트랜지스터는 상기 게이트가 상기 채널층 아래에 구비된 바텀(bottom) 게이트 구조의 박막 트랜지스터일 수 있다. 이때, 상기 소오스 및 드레인은 상기 채널층의 상면에 접촉될 수 있다.
상기 트랜지스터는 상기 게이트가 상기 채널층 위에 구비된 탑(top) 게이트 구조의 박막 트랜지스터일 수 있다. 이때, 상기 소오스 및 드레인은 상기 채널층의 하면에 접촉될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다.
상기 평판표시장치는 액정표시장치 또는 유기발광표시장치일 수 있다.
상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 다층 구조를 갖는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고, 상기 채널층은 제1 및 제2층을 포함하되, 상기 제1층이 상기 제2층보다 상기 게이트에 가깝게 배치되고, 상기 제1층의 산소 농도는 상기 제2층의 산소 농도보다 큰 트랜지스터가 제공된다.
상기 제1 및 제2층 중 적어도 하나는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 In, Ga, Sn, Ti, Zr, Hf, Y, Ta 및 Cr으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다.
상기 제1층의 산소 농도는 50∼90 at% 정도일 수 있다.
상기 제2층의 산소 농도는 40∼50 at% 정도일 수 있다.
상기 제1층은 2∼30nm 정도의 두께를 가질 수 있다.
상기 제2층은 30∼100nm 정도의 두께를 가질 수 있다.
상기 트랜지스터는 상기 게이트가 상기 채널층 아래에 구비된 바텀(bottom) 게이트 구조의 박막 트랜지스터일 수 있다. 이때, 상기 소오스 및 드레인은 상기 채널층의 상면에 접촉될 수 있다.
상기 트랜지스터는 상기 게이트가 상기 채널층 위에 구비된 탑(top) 게이트 구조의 박막 트랜지스터일 수 있다. 이때, 상기 소오스 및 드레인은 상기 채널층의 하면에 접촉될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다.
상기 평판표시장치는 액정표시장치 또는 유기발광표시장치일 수 있다.
상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
광에 의한 특성 변화가 억제된 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 형성될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속 등)로 형성될 수 있다. 기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 형성될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층이나 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수도 있다.
게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭보다 다소 클 수 있다. 채널층(C1)은 적어도 두 개의 산화물층을 포함하는 다층 구조를 가질 수 있다. 예컨대, 채널층(C1)은 순차 적층된 제1산화물층(R1) 및 제2산화물층(P1)을 구비한 이중층 구조를 가질 수 있다. 제1산화물층(R1)이 제2산 화물층(P1)보다 상대적으로 게이트(G1)에 가까이 배치되어 있다. 다시 말해, 게이트절연층(GI1)과 제2산화물층(P1) 사이에 제1산화물층(R1)이 개재(interpose)되어 있다. 그러므로 제1산화물층(R1)은 게이트절연층(GI1)에 접촉될 수 있고, 소오스전극(S1) 및 드레인전극(D1)은 제2산화물층(P1)의 상면에 접촉될 수 있다.
제1산화물층(R1)의 산소 농도는 제2산화물층(P1)의 산소 농도보다 높을 수 있다. 따라서 제1산화물층(R1)은 산소 리치 산화물층(oxygen-rich oxide layer)이라 칭할 수 있고, 제2산화물층(P1)은 산소 부족 산화물층(oxygen-poor oxide layer)이라 칭할 수 있다. 본 명세서에서 사용한 "산소 리치(oxygen-rich)"와 "산소 부족(oxygen-poor)"이라는 용어는 두 층(즉, 제1 및 제2산화물층(R1, P1)) 중에서 산소 농도가 큰 것과 적은 것을 나타낸다. 즉, 여기서 "산소 리치(oxygen-rich)"와 "산소 부족(oxygen-poor)"은 화학양론적 조성을 기준으로 한 용어라기보다는, 두 층 사이의 산소 농도의 상대적인 크기를 나타내는 용어일 수 있다. 이하에서는, 제1산화물층(R1)을 산소 리치층(oxygen-rich layer)(R1)이라 하고, 제2산화물층(P1)을 산소 부족층(oxygen-poor layer)(P1)이라 한다. 산소 리치층(R1)은 산소 함유율이 약 30% 이상인 반응 가스를 사용하여 증착한 층일 수 있고, 산소 부족층(P1)은 산소 함유율이 약 20% 이하인 반응 가스를 사용하여 증착한 층일 수 있다. 상기 반응 가스는 산소(O2)와 아르곤(Ar)의 혼합 가스일 수 있다. 산소 리치층(R1)의 경우, Ar 을 사용하지 않고 100% 산소 가스를 반응 가스를 사용해서 형성할 수도 있다. 산소 리치층(R1)의 산소 농도는 50∼90 at% 정도일 수 있고, 산소 부족층(P1)의 산소 농도는 40∼50 at% 정도일 수 있다.
채널층(C1)(즉, 산소 리치층(R1) 및 산소 부족층(P1))은 산화물반도체, 예컨대, ZnO 계열의 산화물반도체를 포함할 수 있다. 채널층(C1)이 ZnO 계열의 산화물반도체를 포함하는 경우, In 및 Ga과 같은 13족 원소, Sn과 같은 14족 원소, Ti, Zr 및 Hf와 같은 4족 원소(전이금속) 및 Y, Ta, Cr 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다. 또한 상기 산화물반도체는 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다. 구체적인 예로, 본 실시예에서 산소 리치층(R1) 및 산소 부족층(P1)은 산소 농도가 다른 HfInZnO층일 수 있다. 또한, 산소 리치층(R1) 및 산소 부족층(P1)에서 금속 원소의 함유량 비는 서로 다를 수 있지만, 같을 수도 있다. 산소 리치층(R1)과 산소 부족층(P1)은 동일한 계열의 산화물층일 수 있지만, 경우에 따라서는, 그렇지 않을 수도 있다. 한편, 산소 리치층(R1)의 두께는, 넓게는, 2∼30nm 정도, 좁게는, 4∼12nm 정도일 수 있다. 산소 부족층(P1)은 산소 리치층(R1)보다 두꺼울 수 있다. 예컨대, 산소 부족층(P1)은 30∼100nm 정도의 두께를 가질 수 있다.
일반적으로, 트랜지스터의 특성은 채널층에서 게이트(또는 게이트절연층)에 인접한 부분에 의해 지배적으로 결정될 수 있다. 본 실시예에서는 산소 리치층(R1)이 산소 부족층(P1)보다 게이트(G1)에 가깝게 배치되어 있다. 그러나 산소 리치층(R1)의 두께가 얇기 때문에, 산소 부족층(P1)이 트랜지스터의 특성(이동도, 문턱전압 등)에 상당히 큰 영향을 끼칠 수 있다. 또한, 소오스/드레인전극(S1, D1)이 채널층(C1) 중 산소 부족층(P1)에 주로 접촉되어 있다는 점도 트랜지스터의 특성에 대한 산소 부족층(P1)의 영향을 증대시키는 요인이 된다. 산소 리치층(R1)과 산소 부족층(P1)의 산소 농도 차이로 인해, 산소 부족층(P1)의 캐리어 밀도(carrier density)는 산소 리치층(R1)의 캐리어 밀도보다 높을 수 있다. 이는 이동도와 같은 트랜지스터의 특성에 산소 리치층(R1)보다 산소 부족층(P1)이 유리하게 작용할 수 있음을 의미한다. 앞서 언급한 바와 같이, 산소 부족층(P1)이 트랜지스터의 특성에 큰 영향을 끼칠 수 있기 때문에, 산소 부족층(P1)으로 원하는 수준의 이동도(트랜지스터의 이동도) 및 문턱전압 등을 얻을 수 있다. 한편, 산소 리치층(R1)은 광에 의한 트랜지스터의 특성 변화를 억제 또는 방지하는 역할을 할 수 있다. 채널층 내부 및 채널층과 게이트절연층 사이의 계면에 존재하는 결함(defect)은 전하(charge)의 트랩 사이트(trap site)로 작용하여 광에 의한 트랜지스터의 특성 변화를 유발하는 요인이 될 수 있는데, 본 실시예에서 산소 리치층(R1)은 채널층(C1) 내부 및 채널층(C1)과 게이트절연층(GI1) 사이의 계면에서 산소 부족으로 인한 결함을 감소시키는 역할을 할 수 있다. 즉, 산소 리치층(R1)에 의해 상기 트랩 사이트(trap site)의 발생이 억제되므로, 광에 의해 채널층(C1)에서 발생된 잉여 전하의 트랩으로 인한 특성 변화가 억제 또는 방지되는 것이라 추정된다. 따라서 본 발명의 실시예에 따르면, 원하는 이동도 및 문턱전압을 가지면서도 광에 의한 특성 변화가 억제된 산화물 트랜지스터를 구현할 수 있다.
게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층일 수 있다. 소오스전극(S1) 및 및 드레인전극(D1)은 게이 트(G1)과 동일한 금속층일 수 있으나, 다른 금속층일 수도 있다. 게이트절연층(GI1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(PS1)이 형성될 수 있다. 보호층(PS1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 게이트(G1), 게이트절연층(GI1), 소오스전극(S1) 및 드레인전극(D1)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm 및 10∼200nm 정도일 수 있다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 2를 참조하면, 기판(SUB2) 상에 서로 이격된 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 소오스전극(S2) 및 드레인전극(D2)에 접촉된 채널층(C2)이 구비될 수 있다. 채널층(C2)의 일단 및 타단의 하면은 각각 소오스전극(S2) 및 드레인전극(D2)에 접촉될 수 있다. 채널층(C2)은 적어도 두 개의 산화물층을 포함하는 다층 구조를 가질 수 있다. 예컨대, 채널층(C2)은 제2산화물층(P2)과 제1산화물층(R2)이 순차로 적층된 이중층 구조를 가질 수 있다. 여기서, 제2산화물층(P2)은 도 1의 산소 부족층(P1)과 동일한 물질로 형성될 수 있고, 제1산화물층(R2)은 도 1의 산소 리치층(R1)과 동일한 물질로 형성될 수 있다. 이하에서는, 제2산화물층(P2)을 산소 부족층(P2)이라 하고, 제1산화물층(R2)을 산소 리치층(R2)이라 한다. 이러한 채널층(C2)은 도 1의 채널층(C1)이 위·아래로 뒤집힌 구조와 유사하다. 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 산소 리치층(R2)이 게이트절연층(GI2)에 접촉되고, 산소 부족층(P2)이 소오스전극(S2) 및 드레인전극(D2)에 접촉되어 있다. 이는 도 1의 산소 리치층(R1)이 게이트절연층(GI1)에 접촉되고, 산소 부족층(P1)이 소오스전극(S1) 및 드레인전극(D1)에 접촉된 것과 유사하다. 게이트절연층(GI2) 상에 게이트(G2)가 구비될 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 위치할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(PS2)이 구비될 수 있다. 도 2의 기판(SUB2), 소오스전극(S2), 드레인전극(D2), 산소 부족층(P2), 산소 리치층(R2), 게이트절연층(GI2), 게이트(G2) 및 보호층(PS2) 각각의 물질 및 두께는 도 1의 기판(SUB1), 소오스전극(S1), 드레인전극(D1), 산소 부족층(P1), 산소 리치층(R1), 게이트절연층(GI1), 게이트(G1) 및 보호층(PS1) 각각의 그것들과 동일할 수 있다. 도 2의 구조에서도 산소 부족층(P2)으로 원하는 수준의 이동도(트랜지스터의 이동도) 및 문턱전압 등을 얻을 수 있고, 산소 리치층(R2)으로 광에 의한 트랜지스터의 특성 변화를 억제할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다.
도 3의 트랜지스터는 도 1의 게이트절연층(GI1)과 산소 리치층(R1) 사이에 제3산화물층(P1')이 추가된 구조이다. 제3산화물층(P1'), 산소 리치층(R1) 및 산소 부족층(P1)을 각각 하부층, 중간층 및 상부층이라 할 수 있다. 하부층인 제3산화물층(P1')이 게이트(G1)에 가까이 배치되어 있고, 상부층인 산소 부족층(P1)의 상면 양단에 소오스전극(S1) 및 드레인전극(D1)이 접촉되어 있다.
제3산화물층(P1')은 산소 리치층(R1)보다 산소 농도가 낮은 층일 수 있다. 예컨대, 제3산화물층(P1')은 산소 부족층(P1)과 동일하거나 유사한 물질로 구성된 층일 수 있다. 즉, 제3산화물층(P1')은 산소 부족층(P1)과 유사하게 산소 함유율이 20% 이하인 반응 가스를 사용하여 증착한 층일 수 있다. 여기서, 상기 반응 가스는 산소(O2)와 아르곤(Ar)의 혼합 가스일 수 있다. 이하에서는, 제3산화물층(P1')을 제1 산소 부족층(P1')이라 하고, 산소 부족층(P1)을 제2 산소 부족층(P1)이라 한다. 채널층(C1')은 두 개의 산소 부족층(즉, 제1 및 제2 산소 부족층)(P1', P1) 사이에 산소 리치층(R1)이 구비된 다층 구조를 갖는다고 할 수 있다. 산소 리치층(R1)과 두 개의 산소 부족층(P1', P1)은 산화물반도체, 예컨대, ZnO 계열의 산화물반도체를 포함할 수 있다. 이 경우, 상기 ZnO 계열의 산화물반도체는 In 및 Ga과 같은 13족 원소, Sn과 같은 14족 원소, Ti, Zr 및 Hf와 같은 4족 원소(전이금속) 및 Y, Ta, Cr 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다. 산소 리치층(R1)과 산소 부족층(P1', P1)은 동일한 계열의 산화물층일 수 있지만, 경우에 따라서는, 그렇지 않을 수도 있다. 한편, 제1 산소 부족층(P1')의 두께는 2∼30nm 정도일 수 있다.
도 3의 트랜지스터에서는, 도 1의 트랜지스터와 달리 제1 산소 부족층(P1')이 게이트절연층(GI1)과 산소 리치층(R1) 사이에 구비되어 있다. 제1 산소 부족층(P1')은 게이트절연층(GI1)에 접촉되어 게이트(G1)에 근접하게 배치되어 있다. 이렇게 게이트절연층(GI1)에 접촉된 제1 산소 부족층(P1')이 존재할 때, 채널층(C1')에서 캐리어 밀도가 높은 제1 산소 부족층(P1')이 트랜지스터의 특성(이동 도 등)에 유리하게 작용할 수 있다. 또한, 소오스/드레인전극(S1, D1)은 제2 산소 부족층(P1)의 상면에 접촉되어 있으므로, 제2 산소 부족층(P1)도 트랜지스터의 특성(이동도 등)에 유리하게 작용할 수 있다. 따라서 도 3에 도시된 트랜지스터의 특성은 캐리어 밀도가 높은 제1 및 제2 산소 부족층(P1', P1)에 의해 지배적으로 결정될 수 있다. 이런 관점에서, 제1 산소 부족층(P1')을 포함하는 도 3의 트랜지스터의 특징(이동도 등)은 제1 산소 부족층(P1')을 포함하지 않는 도 1의 트랜지스터의 특징(이동도 등)보다 우수할 수 있다. 한편, 도 3의 구조에서 산소 리치층(R1)은 게이트절연층(GI1)과 채널층(C1')의 계면에서 일정 간격 떨어져 있지만, 광에 의한 트랜지스터의 특성 변화를 억제 또는 최소화하는 역할을 할 수 있다. 이는 산소 리치층(R1)에 의해 채널층(C1') 내부의 트랩 사이트(trap site)가 감소되기 때문이라 여겨진다. 그러므로 도 3에 도시된 바와 같이 삼중층 구조의 채널층(C1')을 적용하면, 우수한 특성을 가지면서 광에 의한 특성 변동이 억제된 산화물 트랜지스터를 구현할 수 있다.
본 실시예에서 상기 제1 산소 부족층(P1')으로 인한 효과는 그 두께와 연관될 수 있다. 앞서 언급한 바와 같이, 제1 산소 부족층(P1')의 두께는 2∼30nm 정도 일 수 있는데, 만약 제1 산소 부족층(P1')의 두께가 약 2nm 보다 얇을 경우, 제1 산소 부족층(P1')로 인한 이동도 증가 효과가 떨어질 수 있다. 그리고 제1 산소 부족층(P1')의 두께가 약 30nm 를 초과하는 경우, 산소 리치층(R1)이 게이트절연층(GI1)에서 멀어짐에 따라 광안정도 향상 효과가 충분하지 않을 수 있다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다.
도 4의 트랜지스터는 도 2의 게이트절연층(GI2)과 산소 리치층(R2) 사이에 제3산화물층(P2')이 추가된 구조이다. 산소 부족층(P2), 산소 리치층(R2) 및 제3산화물층(P2')을 각각 채널층(C2')의 하부층, 중간층 및 상부층이라 할 수 있다. 상부층인 제3산화물층(P2')이 게이트(G2)에 가까이 배치되어 있고, 하부층인 산소 부족층(P2)의 하면 양단에 소오스전극(S2) 및 드레인전극(D2)이 접촉되어 있다.
제3산화물층(P2')은 산소 리치층(R2)보다 산소 농도가 낮은 층일 수 있다. 예컨대, 제3산화물층(P2')은 산소 부족층(P2)과 동일하거나 유사한 물질로 구성된 층일 수 있다. 이하에서는, 제3산화물층(P2')을 제1 산소 부족층(P2')이라 하고, 산소 부족층(P2)을 제2 산소 부족층(P2)이라 한다. 제1 산소 부족층(P2'), 제2 산소 부족층(P2) 및 산소 리치층(R2)은 각각 도 3의 제1 산소 부족층(P1'), 제2 산소 부족층(P1) 및 산소 리치층(R1)과 동일한 구성(물질, 두께 등)을 가질 수 있다. 이러한 채널층(C2')은 도 3의 채널층(C1')이 위·아래로 뒤집힌 구조와 유사하다.
도 5는 비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여준다. 상기 비교예에 따른 트랜지스터는 도 1의 구조를 갖되, HfInZnO 단일층(두께 : 약 50nm)을 채널층으로 적용한 트랜지스터이다. 상기 HfInZnO 단일층 증착시, 반응 가스의 산소 함유율(즉, [O2/(Ar+O2)]×100)은 10% 정도였다. 따라서, 상기 HfInZnO 단일층은 "산소 부족 산화물층(oxygen-poor oxide layer)"이다. 도 5에서 'Dark'는 광조사를 하지 않은 경우이고, 'Photo'는 20000 nit 정도의 광을 조사한 경우이다. 이러한 표시는 도 6에서도 동일한 의미로 사용된다.
도 5를 참조하면, 광이 조사된 경우, 그래프가 왼쪽으로 이동하였다. 곧, 조사된 광에 의해 트랜지스터의 특성이 변화되었다. 문턱전압은 음(-)의 방향으로 이동하였고, 서브문턱 스윙 전압(subthreshold swing voltage)은 증가하였다.
도 6은 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여준다. 도 6의 결과를 얻는데 사용된 트랜지스터는 도 1의 구조를 갖는다. 이때, 채널층(C1)의 산소 리치층(R1)으로는 산소 리치 HfInZnO층을, 산소 부족층(P1)으로는 산소 부족 HfInZnO층을 사용하였다. 상기 산소 리치 HfInZnO층 형성시 반응 가스의 산소 함유율(즉, [O2/(Ar+O2)]×100)은 100% 정도였고, 산소 부족 HfInZnO층 형성시 반응 가스의 산소 함유율(즉, [O2/(Ar+O2)]×100)은 10% 정도였다. 한편, 상기 산소 리치 HfInZnO층의 두께는 10nm 정도였고, 상기 산소 부족 HfInZnO층의 두께는 50nm 정도였다.
도 6을 참조하면, 광이 조사된 경우와 그렇지 않은 경우의 그래프가 거의 동일한 것을 알 수 있다. 이는 트랜지스터의 특성이 광에 의해 거의 변화되지 않았음을 의미한다.
도 5 및 도 6의 결과로부터, 본 발명의 실시예에서와 같이, "산소 리치층"을 포함하는 다층 구조의 채널층을 사용할 경우, 광에 의한 트랜지스터의 특성 변화가 억제(또는 최소화)되는 것을 알 수 있다. 또한 상기 "산소 리치층"을 적용하더라도, 트랜지스터의 이동도(mobility) 감소는 관찰되지 않았다.
도 7은 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 따른 특성 변화를 보여주는 그래프이다. 상기 본 발명의 실시예에 따른 트랜지스터는 도 6의 결과를 얻는데 사용한 트랜지스터와 동일한 구조(도 1의 구조)를 갖되, 이때, 산소 리치 HfInZnO층은 50% 정도의 산소 함유율([O2/(Ar+O2)]×100)을 갖는 반응 가스를 사용해서 12nm 정도의 두께로, 산소 부족 HfInZnO층은 10% 정도의 산소 함유율(즉, [O2/(Ar+O2)]×100)을 갖는 반응 가스를 사용해서 45nm 정도의 두께로 형성하였다. 상기 비교예에 따른 트랜지스터는 도 5의 결과를 얻는데 사용한 트랜지스터와 동일하였다. 이러한 본 발명의 실시예 및 비교예에 따른 트랜지스터에 2000 nit 정도의 광을 조사하고, 동시에 게이트, 드레인 및 소오스에 각각 -20V, 10V 및 OV 의 전압을 인가하면서 시간 경과에 따른 각 트랜지스터의 특성 변화("ΔVg_1nA")를 측정하였다. "ΔVg_1nA"는 광조사 전과 후의 'Vg_1nA'의 차이, 즉, [Vg_1nA(후)-Vg_1nA(전)]를 나타낸다. 여기서, 'Vg_1nA'는 소오스/드레인간 1nA 의 전류가 흐르게 하는 게이트전압을 나타낸다. 'Vg_1nA' 측정시 드레인 및 소오스에 각각 10V 및 OV 의 전압을 인가하였다.
도 7을 참조하면, 상기 비교예에 따른 트랜지스터의 경우, 전압 스트레스 하에서 광을 조사한지 약 0.5 시간이 지나면 ΔVg_1nA는 -5.0V 정도로 낮아지고, 1시간이 지나면 ΔVg_1nA는 -6.0V 정도로 낮아진다. 이는 상기 비교예에 따른 트랜지스터의 경우, 전압 스트레스 하에서 광을 조사한지 약 0.5 시간이 지나면 문턱전압이 5.0V 정도 변화되고, 1시간이 지나면 문턱전압이 6.0V 정도 변화되는 것을 의미 한다. 반면, 본 발명의 실시예에 따른 트랜지스터의 경우, Vg_1nA의 변화가 상대적으로 적은 것을 알 수 있다. 이는 본 발명의 실시예에 따른 트랜지스터의 경우, 전압 스트레스 하에서도 광조사에 의한 문턱전압 변화가 적다는 것을 의미한다.
도 8은 본 발명의 실시예에 따른 트랜지스터의 산소 리치 산화물층 두께별 광조사 및 전압 스트레스에 따른 특성 변화를 보여준다. 이때, 본 발명의 실시예에 따른 트랜지스터는 도 6의 결과를 얻는데 사용한 트랜지스터(도 1의 구조)와 동일하였다. 단, 산소 리치 산화물층(HfInZnO층)(증착시 100% 산소 가스 사용)의 두께를 4nm, 8nm 및 12nm 로 변화시키면서, 각 트랜지스터의 특성 변화("ΔVg_1nA")를 측정하였다. 도 8에는 도 7의 비교예에 따른 결과도 포함되어 있다.
도 8을 참조하면, 산소 리치 HfInZnO층의 두께가 4nm, 8nm 및 12nm 인 트랜지스터의 경우, Vg_1nA의 변화가 비교예에 따른 트랜지스터보다 상대적으로 적은 것을 알 수 있다. 이는 산소 리치 HfInZnO층의 두께가 최소 4∼12nm 정도의 범위에 있을 때, 광전 신뢰성 향상 효과가 나타날 수 있음을 의미한다. 도 8은 산소 함유율이 100%인 반응 가스로 형성된 산소 리치 HfInZnO층을 사용한 트랜지스터에 대한 결과이다. 만약, 증착시 산소 함유율 조건이 달라진다면, 광전 신뢰성 향상 효과가 나타나는 산소 리치 HfInZnO층의 두께 범위는 달라질 수 있다. 또한, 산소 리치 산화물층의 물질에 따라서도 적정 두께 범위가 달라질 수 있다. 그러므로 산소 리치 산화물층(즉, 도 1의 산소 리치층(R1))의 두께 범위는 4∼12nm 정도로 한정되지 않고, 앞서 언급한 바와 같이, 산소 리치층(R1)은 2∼30nm 정도의 두께를 가질 수 있다.
도 9는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 따른 특성 변화("ΔVg_1nA")를 보여주는 그래프이다. 이때, 본 발명의 실시예에 따른 트랜지스터는 도 3의 트랜지스터와 동일한 구조를 갖되, 산소 리치층(R1)으로는 산소 리치 HfInZnO층을 사용하고, 산소 부족층(P1', P1)으로는 산소 부족 HfInZnO층을 사용하였다. 상기 산소 리치 HfInZnO층의 형성시 반응 가스의 산소 함유율은 100% 정도였고, 상기 산소 부족 HfInZnO층의 형성시 반응 가스의 산소 함유율은 10% 정도였다. 상기 산소 리치 HfInZnO층의 두께는 10nm 정도였다. 한편, 상기 비교예에 따른 트랜지스터는 도 5의 결과를 얻는데 사용한 트랜지스터와 동일하였다.
도 9를 참조하면, 본 발명의 실시예에 따른 트랜지스터의 경우 비교예에 따른 트랜지스터보다 전압 스트레스 하에서 광조사에 의한 특성 변화가 적은 것을 알 수 있다. 이는 도 7 및 도 8의 결과와 유사하다. 그러므로, 도 3 또는 도 4와 같이 삼중층 구조의 채널층(C1', C2')을 사용하더라도, 광전 신뢰성 향상 효과를 얻을 수 있음을 확인할 수 있다.
이하에서는, 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명한다.
도 10a 내지 도 10d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 바텀(bottom) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 1과 도 10a 내지 도 10d에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 10a를 참조하면, 기판(SUB1) 상에 게이트(G1)를 형성하고, 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다.
도 10b를 참조하면, 게이트절연층(GI1) 상에 다층 구조를 갖는 채널용 산화물 박막을 형성할 수 있다. 예컨대, 제1산화물층(10)과 제2산화물층(20)을 순차로 형성할 수 있다. 제1 및 제2산화물층(10, 20)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD) 방법으로 증착할 수 있다. 제1 및 제2산화물층(10, 20)은 서로 다른 산소 농도를 갖는 산화물반도체로 형성할 수 있다. 제1산화물층(10)의 산소 농도가 제2산화물층(20)의 산소 농도보다 높을 수 있다. 예컨대, 제1 및 제2산화물층(10, 20)을 형성하기 위한 상기 산화물반도체는 ZnO 계열의 산화물반도체를 포함할 수 있다. 이 경우, 상기 ZnO 계열의 산화물반도체는 In 및 Ga과 같은 13족 원소, Sn과 같은 14족 원소, Ti, Zr 및 Hf와 같은 4족 원소(전이금속) 및 Y, Ta, Cr 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다. 제1산화물층(10)은 제2산화물층(20)의 산소 농도는 이들을 증착할 때 사용하는 Ar 가스와 O2 가스의 유량비에 의해 조절할 수 있다. 제1산화물층(10)의 증착시, 반응 가스의 산소 함유율(즉, [O2/(Ar+O2)]×100)은 약 30% 이상일 수 있고, 제2산화물층(20)의 증착시, 반응 가스의 산소 함유율은 약 20% 이하일 수 있다. 제1 및 제2산화물층(10, 20)의 두께는 각각 2∼30nm 및 30∼100nm 정도일 수 있다. 제1 및 제 2산화물층(10, 20)의 베이스 물질이 같은 경우, 제1 및 제2산화물층(10, 20)은 인-시츄(in-situ)로 형성할 수 있다. 경우에 따라, 제1 및 제2산화물층(10, 20)의 베이스 물질은 서로 다를 수 있고, 제1 및 제2산화물층(10, 20) 중 적어도 하나는 비산화물층으로 대체될 수도 있다.
제1 및 제2산화물층(10, 20)을 패터닝하여, 도 10c에 도시된 바와 같이, 채널층(C1)을 형성할 수 있다. 패터닝된 제1산화물층(10)은 도 1의 산소 리치층(R1)과 동일할 수 있고, 패터닝된 제2산화물층(20)은 도 1의 산소 부족층(P1)과 동일할 수 있다. 이하에서는, 패터닝된 제1산화물층(10)과 패터닝된 제2산화물층(20)을 각각 산소 리치층(R1) 및 산소 부족층(P1)이라 한다.
도 10d를 참조하면, 게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉하고 채널층(C1)의 상부면 일부를 노출시키는 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층으로 형성할 수 있다. 다음, 기판(SUB1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(PS1)을 형성할 수 있다. 보호층(PS1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 할 수 있다.
전술한 도 10a 내지 도 10d의 제조방법을 변형하면, 도 3의 구조를 얻을 수 있다. 즉, 도 10b 단계에서, 제1 산소 부족 산화물층, 산소 리치 산화물층 및 제2 산소 부족 산화물층을 차례로 적층한 후, 이들을 패터닝하면 도 3의 채널층(C1') 구조를 얻을 수 있고, 이를 포함한 트랜지스터를 제조할 수 있다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 탑(top) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 2와 도 11a 내지 도 11d에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 11a를 참조하면, 기판(SUB2) 상에 서로 이격된 소오스전극(S2) 및 드레인전극(D2)을 형성할 수 있다.
도 11b를 참조하면, 기판(SUB2), 소오스전극(S2) 및 드레인전극(D2) 상에 다층 구조를 갖는 채널용 산화물 박막을 형성할 수 있다. 예컨대, 제2산화물층(20')과 제1산화물층(10')을 순차로 형성할 수 있다. 제1 및 제2산화물층(10', 20')은 각각 도 10b의 제1 및 제2산화물층(10, 20)과 동일한 층일 수 있다. 따라서, 제1 및 제2산화물층(10', 20')의 물질, 형성방법 및 두께 등은 도 10b의 제1 및 제2산화물층(10, 20)의 그것과 동일할 수 있다.
제1 및 제2산화물층(10', 20')을 패터닝하여, 도 11c에 도시된 바와 같은 채널층(C2)을 형성할 수 있다. 패터닝된 제1산화물층(10') 및 패터닝된 제2산화물층(20')은 각각 도 2의 산소 리치층(R2) 및 산소 부족층(P2)과 동일할 수 있다. 이하에서는, 패터닝된 제1산화물층(10') 및 패터닝된 제2산화물층(20')을 각각 산소 리치층(R2) 및 산소 부족층(P2)이라 한다.
도 11d를 참조하면, 채널층(C2)과 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)을 형성할 수 있다. 게이트절연층(GI2)은 도 10a의 게이트절연 층(GI1)과 동일한 층일 수 있다. 다음, 게이트절연층(GI2) 상에 게이트(G2)를 형성할 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 형성할 수 있다. 게이트(G2)는 소오스전극(S2) 및 드레인전극(D2)과 동일한 금속 또는 다른 금속으로 형성할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)을 덮도록 보호층(PS2)을 형성할 수 있다. 보호층(PS2)은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다. 보호층(PS2)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링될 수 있다.
전술한 도 11a 내지 도 11d의 제조방법을 변형하면, 도 4의 구조를 얻을 수 있다. 즉, 도 11b 단계에서, 제1 산소 부족 산화물층, 산소 리치 산화물층 및 제2 산소 부족 산화물층을 차례로 적층한 후, 이들을 패터닝하면 도 4의 채널층(C2') 구조를 얻을 수 있고, 이를 포함한 트랜지스터를 제조할 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 4의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1 내지 도 4의 트랜지스터에서 '산소 리치층'과 '산소 부족층'의 위치는 달라질 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수 있고, 채널층(C1, C1', C2, C2')은 3층 이상의 다층 구조를 가질 수 있다. 그리고 도 10a 내지 도 10d 및 도 11a 내지 도 11d의 제조방법도 다양하게 변화될 수 있다. 부가해서, 당업자라면 본 발명의 사상(idea)은 산화물 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 트랜지스터의 단면도이다.
도 5는 비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 7은 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화를 보여주는 그래프이다.
도 8은 본 발명의 실시예에 따른 트랜지스터의 산소 리치 산화물층의 두께별 광조사 및 전압 스트레스에 의한 특성 변화를 보여주는 그래프이다.
도 9는 본 발명의 다른 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화를 보여주는 그래프이다.
도 10a 내지 도 10d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 11a 내지 도 11d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C1', C2, C2' : 채널층 D1, D2 : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
P1, P1', P2, P2' : 산소 부족층 PS1, PS2 : 보호층
R1, R2 : 산소 리치층 S1, S2 : 소오스전극
SUB1, SUB2 : 기판
Claims (23)
- 다층 구조를 갖는 채널층;상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;상기 채널층에 대응하는 게이트; 및상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고,상기 채널층은 상기 게이트 측으로부터 순차 배열되는 제1층, 제2층 및 제3층을 구비하고,상기 제1층, 제2층 및 제3층 각각은 ZnO 계열 산화물을 구비하고, 상기 제2층의 산소 농도는 상기 제1 및 제3층 각각의 산소 농도보다 높고,상기 제3층의 제1단부는 상기 소오스와 상기 제2층 사이에 위치하고, 상기 제1단부의 제1표면영역은 상기 소오스와 직접 접촉하고, 상기 제1단부의 상기 제1표면영역과 마주하는 제2표면영역은 상기 제2층과 직접 접촉하고,상기 제3층의 제2단부는 상기 드레인과 상기 제2층 사이에 위치하고, 상기 제2단부의 제1표면영역은 상기 드레인과 직접 접촉하고, 상기 제2단부의 상기 제1표면영역과 마주하는 제2표면영역은 상기 제2층과 직접 접촉하고,상기 제3층의 상기 제1단부, 제2단부 및 이들 사이의 영역은 상기 제2층보다 낮은 산소 농도를 갖고,상기 채널층은 상기 소오스와 드레인 사이의 중간영역을 포함한 영역에서 상기 제1층, 제2층 및 제3층을 구비하는 상기 다층 구조를 갖고, 상기 중간영역은 상기 소오스 및 드레인과 오버랩되지 않은 영역이며,상기 제1층, 제2층 및 제3층 각각은 양단부 및 이들 사이에 중간부를 포함하고, 상기 양단부는 각각 상기 소오스 및 드레인에 인접한 부분이고, 상기 제1층, 제2층 및 제3층 각각에서 상기 양단부와 상기 중간부는 동일한 조성비를 갖는 트랜지스터.
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- 제 1 항에 있어서,상기 제2층의 산소 농도는 50∼90 at% 인 트랜지스터.
- 제 1 항 또는 제 3 항에 있어서,상기 제1 및 제3층 중 적어도 하나의 산소 농도는 40∼50 at% 인 트랜지스터.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 ZnO 계열 산화물은 In, Ga, Sn, Ti, Zr, Hf, Y, Ta 및 Cr으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함하는 트랜지스터.
- 제 1 항에 있어서,상기 제1층은 2∼30nm 의 두께를 갖는 트랜지스터.
- 제 1 항에 있어서,상기 제2층은 2∼30nm 의 두께를 갖는 트랜지스터.
- 제 1 항에 있어서,상기 제3층은 30∼100nm 의 두께를 갖는 트랜지스터.
- 제 1 항에 있어서,상기 게이트는 상기 채널층 아래에 구비되고,상기 소오스 및 드레인은 상기 채널층의 상면에 접촉된 트랜지스터.
- 제 1 항에 있어서,상기 게이트는 상기 채널층 위에 구비되고,상기 소오스 및 드레인은 상기 채널층의 하면에 접촉된 트랜지스터.
- 청구항 1에 기재된 트랜지스터를 포함하는 평판표시장치.
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090107517A KR101652790B1 (ko) | 2009-11-09 | 2009-11-09 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| US12/923,241 US9583638B2 (en) | 2009-11-09 | 2010-09-10 | Transistors, methods of manufacturing a transistor and electronic devices including a transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090107517A KR101652790B1 (ko) | 2009-11-09 | 2009-11-09 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110050926A KR20110050926A (ko) | 2011-05-17 |
| KR101652790B1 true KR101652790B1 (ko) | 2016-08-31 |
Family
ID=43973494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090107517A KR101652790B1 (ko) | 2009-11-09 | 2009-11-09 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9583638B2 (ko) |
| KR (1) | KR101652790B1 (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101396015B1 (ko) | 2009-11-28 | 2014-05-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| TWI443829B (zh) * | 2010-04-16 | 2014-07-01 | Ind Tech Res Inst | 電晶體及其製造方法 |
| TWI570809B (zh) | 2011-01-12 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| JP5827045B2 (ja) * | 2011-06-29 | 2015-12-02 | 株式会社ジャパンディスプレイ | 半導体装置の製造方法 |
| JP6204145B2 (ja) | 2012-10-23 | 2017-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI567995B (zh) | 2013-06-27 | 2017-01-21 | 友達光電股份有限公司 | 薄膜電晶體及其製造方法 |
| JP6345023B2 (ja) * | 2013-08-07 | 2018-06-20 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
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| TWI685089B (zh) * | 2016-06-22 | 2020-02-11 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
| TW201804613A (zh) * | 2016-07-26 | 2018-02-01 | 聯華電子股份有限公司 | 氧化物半導體裝置 |
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| JP7246681B2 (ja) | 2018-09-26 | 2023-03-28 | 三国電子有限会社 | トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置 |
| JP7190740B2 (ja) | 2019-02-22 | 2022-12-16 | 三国電子有限会社 | エレクトロルミネセンス素子を有する表示装置 |
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| JP7444436B2 (ja) | 2020-02-05 | 2024-03-06 | 三国電子有限会社 | 液晶表示装置 |
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2009
- 2009-11-09 KR KR1020090107517A patent/KR101652790B1/ko active IP Right Grant
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2010
- 2010-09-10 US US12/923,241 patent/US9583638B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20110050926A (ko) | 2011-05-17 |
| US20110108835A1 (en) | 2011-05-12 |
| US9583638B2 (en) | 2017-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |