KR20160084923A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 기판은 기판, 기판 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하며 산화막을 포함하는 산화물 반도체, 그리고 산화물 반도체 위에 위치하며 산화물 반도체의 채널을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 포함하고, 산화막은 게이트 전극과 중첩하고, 산화물 반도체 위에 위치한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR PANEL AND MANUFACTURING METHOD THEREOF}
박막 트랜지스터 기판 및 그 제조 방법이 제공된다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시 장치에 사용되는 박막 트랜지스터(TFT, thin film transistor)는 각 화소의 동작을 제어하는 스위칭 소자 및 화소를 구동시키는 구동 소자로 사용된다.
박막 트랜지스터는 고농도의 불순물로 도핑된 소스 영역과 드레인 영역, 그리고 소스 영역과 드레인 영역 사이에 형성된 채널 영역을 갖는 활성층을 포함하며, 활성층과 절연되어 채널 영역에 대응되는 영역에 위치하는 게이트 전극과 소스 영역과 드레인 영역에 각각 접촉되는 소스 전극, 드레인 전극을 포함한다.
최근에는 박막 트랜지스터의 활성층을 산화물 반도체(oxide semiconductor)로 구현하여 박막 트랜지스터를 저온 공정에서 제작할 수 있으며, 대면적화가 용이하다. 또한, 산화물 반도체를 이용한 박막 트랜지스터는 활성층으로 다결정 실리콘을 이용한 박막 트랜지스터와 유사한 전기적 특성을 갖는다.
그러나, 산화물 반도체 내의 산소 이온 부족으로 전자농도가 상승하고 박막 트랜지스터의 문턱전압(Vth) 특성의 네거티브 쉬프트(negative shift)를 유발하여 패널의 불량이 발생할 수 있다. 또한, 백 채널(back channel) 식각 공정 등에서 산소 이온이 탈취되는 것을 방지하기 위해 과다한 산소 분압 성막 조건에서 산화물 반도체의 스퍼터 증착 공정을 수행할 수 있으며, 이로 인하여 파티클(particle) 발생이 증가하고, 설비 관리 빈도가 증가할 수 있다. 또한, 보호막(passivation layer) 형성시 백 채널부(back channel)의 손상을 감소시키기 위한 N2O 플라즈마 처리 공정으로 소스/드레인 구리 층이 산화되어 보호막의 크랙(crack)이 발생할 수 있고, 보호막 증착 후에도 산화물 반도체 내에 산소 이온을 충전하기 위하여 별도로 고온의 열처리 공정을 수행할 수 있다.
본 발명의 하나의 실시예가 해결하려는 과제는 산소 이온 분포를 제어하기 위한 것이다.
본 발명의 하나의 실시예가 해결하려는 과제는 박막 트랜지스터 기판의 신뢰성 및 이동도를 향상시키기 위한 것이다.
본 발명의 하나의 실시예가 해결하려는 과제는 연속공정 자유도를 향상시키고 박막 트랜지스터 기판의 제조 공정 관리의 편의성을 향상시키기 위한 것이다.
상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는데 본 발명에 따른 실시예가 사용될 수 있다.
상기 과제를 해결하기 위해 본 발명의 하나의 실시예는, 기판, 기판 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하며 산화막을 포함하는 산화물 반도체, 그리고 산화물 반도체 위에 위치하며 산화물 반도체의 채널을 중심으로 서로 마주하는 소스 전극 및 드레인 전극을 포함하고, 산화막은 게이트 전극과 중첩하고, 상기 산화물 반도체 위에 위치하는 박막 트랜지스터 기판을 제안한다.
여기서, 산화막의 상면(top surface)과 산화물 반도체의 상면은 실질적으로 동일한 평면에 위치할 수 있다.
또한, 산화막의 일부는 노출되어 있을 수 있다.
또한, 산화막의 제1 단부는 소스 전극과 중첩하고, 산화막의 제2 단부는 드레인 전극과 중첩할 수 있다.
또한, 산화막은 산화물 반도체와 실질적으로 동일할 수 있다.
또한, 산화물 반도체는 산화물 반도체 조성의 금속 합금 반도체를 포함할 수 있다.
또한, 산화물 반도체 위에 위치하는 배리어막, 그리고 소스 전극 및 드레인 전극 위에 위치하는 보호막을 더 포함할 수 있다.
또한, 산화막 위에 위치하는 데이터 패드 금속과 보호막 위에 위치하는 데이터 패드 전극을 포함하며, 데이터 패드 금속과 데이터 패드 전극은 접속 구멍을 통해 연결될 수 있다.
또한, 기판 위에 위치하는 게이트 패드 금속과 산화막 위에 위치하는 게이트 패드 전극을 포함하며, 게이트 패드 금속과 게이트 패드 전극은 접속 구멍을 통해 연결될 수 있다.
또한, 산화막의 제1 단부의 수직 단면은 소스 전극의 수직 단면과 실질적으로 동일한 평면에 위치하고, 산화막의 제2 단부의 수직 단면은 드레인 전극의 수직 단면과 실질적으로 동일한 평면에 위치할 수 있다.
또한, 소스 전극 및 드레인 전극 위에 위치하는 보호막을 더 포함할 수 있다.
또한, 활성층 위에 위치하며 산화막 사이에 위치하는 데이터 패드 금속과 보호막 위에 위치하는 데이터 패드 전극을 포함하며, 데이터 패드 금속과 데이터 패드 전극은 접속 구멍을 통해 연결될 수 있다.
상기 과제를 해결하기 위해 본 발명의 하나의 실시예는, 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 산화물 반도체를 형성하는 단계, 양극산화법을 이용하여 산화물 반도체의 일부 또는 전체를 산화시켜 산화막을 형성하는 단계, 그리고 산화막 위에 산화물 반도체의 채널을 기준으로 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판 제조 방법을 제안한다.
여기서, 산화막 위에 배리어막을 형성하는 단계, 그리고 소스 전극 및 드레인 전극 위에 보호막을 형성하는 단계를 더 포함할 수 있다.
또한, 산화물 반도체 형성 단계는 산소 이온이 존재하지 않는 환경에서 산화물 반도체를 형성할 수 있다.
상기 과제를 해결하기 위해 본 발명의 하나의 실시예는, 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 산화물 반도체를 형성하는 단계, 산화물 반도체 위에 산화물 반도체의 채널을 기준으로 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계, 소스 전극 및 드레인 전극 위에 보호막을 형성하는 단계, 그리고 양극산화법을 이용하여 산화물 반도체의 채널을 산화시켜 산화막을 형성하는 단계를 포함하는 박막 트랜지스터 기판 제조 방법을 제안한다.
여기서, 산화물 반도체 형성 단계는 산소 이온이 존재하지 않는 환경에서 산화물 반도체를 형성할 수 있다.
또한, 산화물 반도체 형성 단계는 산소 이온이 존재하는 환경에서 산화물 반도체를 형성할 수 있다.
또한, 산화물 반도체 위에 배리어막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 하나의 실시예에 따르면 산소 이온 분포를 제어할 수 있고, 박막 트랜지스터 기판의 신뢰성 및 이동도를 향상시킬 수 있으며, 연속공정 자유도를 향상시킬 수 있고 박막 트랜지스터 기판의 제조 공정 관리의 편의성을 향상시킬 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 2 내지 도 6은 도 1의 박막 트랜지스터 기판의 제조 방법을 순서대로 도시한 단면도이다.
도 7은 도 1의 게이트 패드부를 나타내는 단면도이다.
도 8은 도 1의 데이터 패드부를 나타내는 단면도이다.
도 9는 본 발명의 하나의 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 10은 도 9의 게이트 패드부를 나타내는 단면도이다.
도 11은 도 9의 데이터 패드부를 나타내는 단면도이다.
도 12는 본 발명의 하나의 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 13은 도 10의 데이터 패드부를 나타내는 단면도이다.
도 14는 본 발명의 하나의 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면부호가 사용되었다. 또한, 널리 알려져 있는 공지기술의 경우 그 구체적인 설명은 생략한다.
명세서 전체에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때 이는 다른 부분의 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 그리고 "~위에"라 함은 대상 부분의 위 또는 아래에 위치하는 것을 의미하며, 반드시 중력 방향을 기준으로 상측에 위치하는 것을 의미하지 않는다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 도면에 나타난 각 구성의 크기 및 두께 등은 설명의 편의를 위해 임의로 나타낸 것이므로, 본 발명의 도시한 바로 한정되지 않는다.
도 1은 본 발명의 하나의 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 1의 박막 트랜지스터 기판(100)은 기판(110), 게이트 전극(120), 게이트 절연막(130), 활성층(140), 산화막(141), 배리어막(barrier layer)(150), 소스 전극(160), 드레인 전극(170), 보호막(180), 그리고 개구부(opening)(190)를 포함한다.
기판(110)은 유리 또는 플라스틱 등의 절연 물질을 포함한다.
게이트 전극(120)은 기판(110) 위에 위치하며, 알루미늄(Al) 계열 금속, 은(Ag) 계열 금속, 구리(Cu) 계열 금속, 몰리브덴(Mo) 계열 금속, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 하나 이상의 금속을 포함한다.
게이트 전극(120)은 물리적 성질이 다른 물질을 각각 포함하는 두 개 이상의 층으로 형성할 수 있다. 예를 들어, Mo/Al/Mo, Mo/Al, Mo/Cu, Cu/Mo/Cu, Ti/Cu 등의 다층 구조로 형성할 수 있다.
게이트 절연막(130)은 기판(110)과 게이트 전극(120) 위에 위치하며, 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON) 등의 절연 물질을 하나 이상 포함한다.
게이트 절연막(130)은 기판(110)과 게이트 전극(120) 위에 위치하는 제1 절연막(131)과 제1 절연막(131) 위에 위치하는 제2 절연막(132)를 포함하며, 제1 절연막(131)과 제2 절연막(132)은 각각 물리적 성질이 다른 절연 물질을 포함할 수 있다.
활성층(140)은 게이트 절연막(130) 위에 위치하며, 산화물 반도체를 포함한다. 이때, 산화물 반도체는 금속 산화물 반도체이며, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다.
산화막(141)은 활성층(140) 위에 위치하며, 활성층(140)의 일부를 산화시켜 형성할 수 있다.
배리어막(150)은 활성층(140)과 산화막(141) 위에 위치하며, 게이트 전극(120)을 중심으로 양쪽에 각각 위치한다. 이때, 배리어막(150)의 일단은 게이트 전극(120)과 중첩할 수 있다.
배리어막(150)은 산화막(141)의 계면 특성을 향상시킬 수 있고, 불순물의 침투를 감소시킬 수 있다.
배리어막(150)은 인듐 아연 산화물(indium zinc oxide, ZIO), 갈륨 아연 산화물(gallium zinc oxide, GZO) 등을 하나 이상 포함할 수 있다.
소스 전극(160)과 드레인 전극(170)은 서로 마주보고 있으며, 배리어막(150) 위에 위치하고, 게이트 전극(120)을 중심으로 양쪽에 각각 위치한다. 예를 들어, 소스 전극(160)의 일단은 게이트 전극(120)과 중첩하고, 소스 전극(160)의 일단과 마주보는 드레인 전극(170)의 일단은 게이트 전극(120)과 중첩한다.
보호막(180)은 소스 전극(160)과 드레인 전극(170) 위에 위치하며, 게이트 전극(120)을 중심으로 양쪽에 각각 위치한다. 이때, 보호막(180)의 일단은 게이트 전극(120)과 중첩할 수 있다.
보호막(180)은 배리어막(150)과 실질적으로 동일한 평면 형상을 가지며, 절연 물질을 포함할 수 있다.
개구부(190)는 산화막(141) 위에 위치하며, 소스 전극(160)과 드레인 전극(170) 사이에 위치한다.
도 1의 박막 트랜지스터 기판(100)에서 산화막(141)은 게이트 전극(120)과 중첩할 수 있다. 또한, 산화막(141)의 제1 단부는 소스 전극(160)과 중첩할 수 있고, 제2 단부는 드레인 전극(170)과 중첩할 수 있다. 또한, 산화막(141)의 상면(top surface)과 활성층(140)의 상면은 실질적으로 동일한 평면에 위치할 수 있다. 또한, 산화막(141)의 일부는 노출되어 형성될 수 있다. 예를 들어, 산화막(141)의 상면 일부는 개구부(190)에 노출되어 형성될 수 있다.
도 2 내지 도 6은 도 1의 박막 트랜지스터 기판의 제조 방법을 순서대로 도시한 단면도이다.
먼저, 도 2에 도시한 바와 같이, 기판(110) 위에 게이트 금속층(121)을 형성한다.
이후, 도 3에 도시한 바와 같이, 게이트 금속층(121)을 식각하여 게이트 전극(120)을 형성한다.
이후, 게이트 전극(120)과 기판(110) 위에 게이트 절연막(130)을 형성한다.
게이트 절연막(130)은 게이트 전극(120)과 기판(110) 위에 위치하는 제1 절연막(131)과 제1 절연막(132) 위에 위치하는 제2 절연막(132)을 포함한다. 이때, 제1 절연막(131)과 제2 절연막(132)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연막(131)은 질화 규소(SiNx)를 포함할 수 있고, 제2 절연막(132)은 산화 규소(SiOx)를 포함할 수 있다.
이후, 도 4에 도시한 바와 같이, 게이트 절연막(130) 위에 활성층(140)을 형성한다.
이후, 도 5에 도시한 바와 같이, 양극산화법(anodization)을 이용하여 활성층(140)을 부분 산화시켜 산화막(141)을 형성한다.
이후, 도 6에 도시한 바와 같이, 활성층(140)과 산화막(141) 위에 배리어막(150), 데이터 금속층(151), 그리고 보호막(180)을 차례로 형성한다.
이후, 포토레지스트(photo resist) 패턴을 마스크로 이용하여 보호막(180), 데이터 금속층(151), 배리어막(150)을 식각하고, 소스 전극(160)과 드레인 전극(170)을 형성한다. 이로 인해, 도 1과 같이 소스 전극(160)과 드레인 전극(170) 사이의 산화막(141)을 백 채널부(back channel)로 형성할 수 있다.
예를 들어, 데이터 금속층은 구리(Cu) 계열 금속을 포함하며, 배리어막(150)과 보호막(180)은 각각 CBL(Cu barrier layer)과 CCL(Cu capping layer)로 형성할 수 있다.
도 2 내지 도 6의 박막 트랜지스터 기판 제조방법에 따르면, 백 채널부가 강산화 및 절연화될 수 있다. 이러한 백 채널부는 종래의 백 채널부보다 강한 산소 결합(oxygen binder)을 통해 캐리어 서프레서(carrier suppressor)로 작용될 수 있으므로 산화물 박막 및 박막 트랜지스터 기판의 신뢰성이 개선될 수 있다.
도 7은 도 1의 게이트 패드부를 나타내는 단면도이다.
도 7의 박막 트랜지스터 기판(100)은 기판(110), 게이트 패드 금속(191), 게이트 절연막(130), 활성층(140), 산화막(141), 그리고 게이트 패드 전극(192)을 포함한다.
게이트 패드 금속(191)은 기판(110) 위에 위치하며, 게이트 패드 전극(192)은 산화막(141) 위에 위치한다. 이때, 게이트 패드 금속(191)과 게이트 패드 전극(192)은 접속 구멍(193)을 통해 전기적으로 연결된다.
도 8은 도 1의 데이터 패드부를 나타내는 단면도이다.
도 8의 박막 트랜지스터 기판(100)은 기판(110), 게이트 절연막(130), 활성층(140), 산화막(141), 데이터 패드 금속(194), 보호막(180), 그리고 데이터 패드 전극(195)을 포함한다.
데이터 패드 금속(194)은 산화막(141) 위에 위치하며, 데이터 패드 전극(195)은 보호막(180) 위에 위치한다. 이때, 데이터 패드 금속(194)과 데이터 패드 전극(195)은 접속 구멍(196)을 통해 전기적으로 연결된다.
아래에서는 도 1의 박막 트랜지스터 기판과 동일한 기판, 게이트 전극, 게이트 절연막, 배리어막, 소스 전극, 드레인 전극, 그리고 보호막에 대한 중복되는 설명은 생략하며, 차이점이 있는 활성층에 대해서 설명한다.
도 9는 본 발명의 하나의 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 9의 박막 트랜지스터 기판(200)은 기판(210), 게이트 전극(220), 게이트 절연막(230), 활성층(240), 배리어막(250), 소스 전극(260), 드레인 전극(270), 보호막(280), 그리고 개구부(290)를 포함한다.
활성층(240)은 게이트 절연막(230) 위에 위치하며, 산화막을 포함한다. 이때, 산화막은 양극산화법(anodization)을 이용하여 활성층(240)을 산화시켜 형성할 수 있다. 또한, 산화막은 게이트 전극(220)과 중첩할 수 있으며, 활성층(240)과 실질적으로 동일할 수 있다.
활성층(240)은 산소 이온이 존재하지 않는 환경에서 성막하여 고(high) 캐리어 및 이동도를 갖는 산화물 반도체 활성층 또는 금속 합금 타겟(metal alloy target)을 이용한 산화물 반도체 조성의 금속 합금 활성층을 포함한다.
이로 인해, 활성층의 캐리어 및 이동도를 제어하여 박막 트랜지스터 기판의 신뢰성이 향상될 수 있다. 또한, 파티클 이슈(particle issue)가 감소될 수 있으며, 세라믹 타겟 뿐만 아니라 금속 합금 타겟을 스퍼터(sputter) 타겟으로 이용하여 박막 트랜지스터 기판이 제조될 수 있다.
도 10은 도 9의 게이트 패드부를 나타내는 단면도이다.
도 10의 박막 트랜지스터 기판(200)은 기판(210), 게이트 패드 금속(291), 게이트 절연막(230), 활성층(240), 그리고 게이트 패드 전극(292)을 포함한다.
게이트 패드 금속(291)은 기판(210) 위에 위치하며, 게이트 패드 전극(292)은 활성층(240) 위에 위치한다. 이때, 게이트 패드 금속(291)과 게이트 패드 전극(292)은 접속 구멍(293)을 통해 전기적으로 연결된다.
도 11은 도 9의 데이터 패드부를 나타내는 단면도이다.
도 11의 박막 트랜지스터 기판(200)은 기판(210), 게이트 절연막(230), 활성층(240), 데이터 패드 금속(294), 보호막(280), 그리고 데이터 패드 전극(295)을 포함한다.
데이터 패드 금속(294)은 활성층(240) 위에 위치하며, 데이터 패드 전극(295)은 보호막(280) 위에 위치한다. 이때, 데이터 패드 금속(294)과 데이터 패드 전극(295)은 접속 구멍(296)을 통해 전기적으로 연결된다.
도 12는 본 발명의 하나의 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 12의 박막 트랜지스터 기판(300)은 기판(310), 게이트 전극(320), 게이트 절연막(330), 활성층(340), 산화막(341), 소스 전극(350), 드레인 전극(360), 보호막(370), 그리고 개구부(380)를 포함한다.
도 12의 활성층(340)은 산소 이온이 존재하지 않는 환경에서 성막한 도전성 활성층이며, 소스-드레인 컨택층 즉, 배리어층으로 활용할 수 있다.
활성층(340)은 게이트 절연막(330) 위에 위치하며, 산화막(341)을 포함한다.
산화막(341)은 양극산화법(anodization)을 이용하여 활성층(340)의 일부를 산화시켜 형성할 수 있으며, 백 채널부를 포함할 수 있다.
산화막(341)은 제1 단부의 수직 단면이 소스 전극(350)의 수직 단면과 실질적으로 동일한 평면에 위치하고, 제2 단부의 수직 단면이 드레인 전극(360)의 수직 단면과 실질적으로 동일한 평면에 위치할 수 있다.
예를 들어, 포토레지스트(photo resist) 패턴을 마스크로 이용하여 보호막(370)과 데이터 금속층(도 12에 도시하지 않음)을 식각한 후 포토레지스트 스트립(photo resist strip)을 수행하기 전에 활성층(340)을 산화시켜 형성할 수 있다.
이로 인해, 활성층과 소스 전극 및 드레인 전극의 형성에 있어서 연속공정의 자유도가 향상되고, 활성층은 백 채널부를 제외한 나머지 부분에서 높은 도전성을 가지며, 배리어층이 생략될 수 있다.
도 12의 게이트 패드부는 도 7과 실질적으로 동일하다.
도 13은 도 12의 데이터 패드부를 나타내는 단면도이다.
도 13의 박막 트랜지스터 기판(300)은 기판(310), 게이트 절연막(330), 활성층(340), 산화막(341), 데이터 패드 금속(381), 보호막(370), 그리고 데이터 패드 전극(382)을 포함한다.
데이터 패드 금속(381)은 활성층(340) 위에 위치하며, 산화막(341) 사이에 위치한다.
데이터 패드 전극(382)은 보호막(370) 위에 위치한다.
데이터 패드 금속(381)과 데이터 패드 전극(382)은 접속 구멍(383)을 통해 전기적으로 연결된다.
도 14는 본 발명의 하나의 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 14의 박막 트랜지스터 기판(400)은 기판(410), 게이트 전극(420), 게이트 절연막(430), 활성층(440), 산화막(441), 배리어막(450), 소스 전극(460), 드레인 전극(470), 보호막(480), 그리고 개구부(490)를 포함한다.
활성층(440)은 게이트 절연막(430) 위에 위치하며, 산화막(441)을 포함한다.
활성층(440)은 적절한 산소 이온 환경에서 성막하며 고 이동도 특성을 포함한다.
산화막(441)은 양극산화법(anodization)을 이용하여 활성층(440)의 일부를 산화시켜 형성할 수 있으며, 백 채널부를 포함할 수 있다.
산화막(441)은 제1 단부의 수직 단면이 소스 전극(460)의 수직 단면과 실질적으로 동일한 평면에 위치하고, 제2 단부의 수직 단면이 드레인 전극(470)의 수직 단면과 실질적으로 동일한 평면에 위치할 수 있다.
예를 들어, 포토레지스트(photo resist) 패턴을 마스크로 이용하여 보호막(480)과 데이터 금속층(도 14에 도시하지 않음)을 식각한 후 포토레지스트 스트립(photo resist strip)을 수행하기 전에 활성층(440)을 산화시켜 형성할 수 있다.
이로 인해, 백 채널부가 강산화 및 절연화되어 산화물 박막 및 박막 트랜지스터 기판의 신뢰성이 향상될 수 있으며, 이동도 특성도 향상될 수 있다.
도 14의 게이트 패드부는 도 7과 실질적으로 동일하며, 데이터 패드부는 도 13과 실질적으로 동일하다.
본 발명의 실시예에 따르면, 양극산화법을 통해 활성층을 산화시킴으로써, 종래 보호막(passivation layer)을 형성하기 전에 백 채널부의 손상을 방지하기 위하여 수행하는 N2O 플라즈마 처리 공정이 생략될 수 있다. 이로 따라 N2O 플라즈마 처리 공정으로 발생하는 소스-드레인 전극의 산화 및 보호막 손상(crack)이 방지될 수 있다.
본 발명의 실시예에 따르면, 산소 이온 환경에 따라 다양한 활성층을 형성하고 활성층을 양극산화법을 이용하여 산화시킴으로써, 산화물 반도체 박막 트랜지스터 기판의 캐리어(carrier)와 이동도(mobility) 특성이 제어될 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
110 : 기판 120 : 게이트 전극
130 : 게이트 절연막 140 : 활성층
141 : 산화막 150 : 배리어막
160 : 소스 전극 170 : 드레인 전극
180 : 보호막 190 : 개구부

Claims (21)

  1. 기판,
    상기 기판 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하며 산화막을 포함하는 산화물 반도체, 그리고
    상기 산화물 반도체 위에 위치하며 상기 산화물 반도체의 채널을 중심으로 서로 마주하는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 산화막은 상기 게이트 전극과 중첩하고, 상기 산화물 반도체 위에 위치하는 박막 트랜지스터 기판.
  2. 제1항에서,
    상기 산화막의 상면(top surface)과 상기 산화물 반도체의 상면은 실질적으로 동일한 평면에 위치하는 박막 트랜지스터 기판.
  3. 제1항에서,
    상기 산화막의 일부는 노출되어 있는 박막 트랜지스터 기판.
  4. 제1항에서,
    상기 산화막의 제1 단부는 상기 소스 전극과 중첩하고, 상기 산화막의 제2 단부는 상기 드레인 전극과 중첩하는 박막 트랜지스터 기판.
  5. 제1항에서,
    상기 산화막은 상기 산화물 반도체와 실질적으로 동일한 박막 트랜지스터 기판.
  6. 제5항에서,
    상기 산화물 반도체는 산화물 반도체 조성의 금속 합금 반도체를 포함하는 박막 트랜지스터 기판.
  7. 제1항에서,
    상기 산화물 반도체 위에 위치하는 배리어막, 그리고
    상기 소스 전극 및 상기 드레인 전극 위에 위치하는 보호막을 더 포함하는 박막 트랜지스터 기판.
  8. 제7항에서,
    상기 산화막 위에 위치하는 데이터 패드 금속, 그리고
    상기 보호막 위에 위치하는 데이터 패드 전극을 포함하며,
    상기 데이터 패드 금속과 상기 데이터 패드 전극은 접속 구멍을 통해 연결되어 있는 박막 트랜지스터 기판.
  9. 제1항에서,
    상기 기판 위에 위치하는 게이트 패드 금속, 그리고
    상기 산화막 위에 위치하는 게이트 패드 전극을 포함하며,
    상기 게이트 패드 금속과 상기 게이트 패드 전극은 접속 구멍을 통해 연결되어 있는 박막 트랜지스터 기판.
  10. 제1항에서,
    상기 산화막의 제1 단부의 수직 단면은 상기 소스 전극의 수직 단면과 실질적으로 동일한 평면에 위치하고, 상기 산화막의 제2 단부의 수직 단면은 상기 드레인 전극의 수직 단면과 실질적으로 동일한 평면에 위치하는 박막 트랜지스터 기판.
  11. 제10항에서,
    상기 소스 전극 및 상기 드레인 전극 위에 위치하는 보호막을 더 포함하는 박막 트랜지스터 기판.
  12. 제11항에서,
    상기 활성층 위에 위치하며 상기 산화막 사이에 위치하는 데이터 패드 금속, 그리고
    상기 보호막 위에 위치하는 데이터 패드 전극을 포함하며,
    상기 데이터 패드 금속과 상기 데이터 패드 전극은 접속 구멍을 통해 연결되어 있는 박막 트랜지스터 기판.
  13. 제10항에서,
    상기 산화물 반도체 위에 위치하는 배리어막, 그리고
    상기 소스 전극 및 상기 드레인 전극 위에 위치하는 보호막을 더 포함하는 박막 트랜지스터 기판.
  14. 제13항에서,
    상기 활성층 위에 위치하며 상기 산화막 사이에 위치하는 데이터 패드 금속, 그리고
    상기 보호막 위에 위치하는 데이터 패드 전극을 포함하며,
    상기 데이터 패드 금속과 상기 데이터 패드 전극은 접속 구멍을 통해 연결되어 있는 박막 트랜지스터 기판.
  15. 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 산화물 반도체를 형성하는 단계,
    양극산화법을 이용하여 상기 산화물 반도체의 일부 또는 전체를 산화시켜 산화막을 형성하는 단계, 그리고
    상기 산화막 위에 상기 산화물 반도체의 채널을 기준으로 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 기판 제조 방법.
  16. 제15항에서,
    상기 산화막 위에 배리어막을 형성하는 단계, 그리고
    상기 소스 전극 및 상기 드레인 전극 위에 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판 제조 방법.
  17. 제15항에서,
    상기 산화물 반도체 형성 단계는 산소 이온이 존재하지 않는 환경에서 상기 산화물 반도체를 형성하는 박막 트랜지스터 기판 제조 방법.
  18. 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 산화물 반도체를 형성하는 단계,
    상기 산화물 반도체 위에 상기 산화물 반도체의 채널을 기준으로 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극 위에 보호막을 형성하는 단계, 그리고
    양극산화법을 이용하여 상기 산화물 반도체의 채널을 산화시켜 산화막을 형성하는 단계
    를 포함하는 박막 트랜지스터 기판 제조 방법.
  19. 제18항에서,
    상기 산화물 반도체 형성 단계는 산소 이온이 존재하지 않는 환경에서 상기 산화물 반도체를 형성하는 박막 트랜지스터 기판 제조 방법.
  20. 제18항에서,
    상기 산화물 반도체 형성 단계는 산소 이온이 존재하는 환경에서 상기 산화물 반도체를 형성하는 박막 트랜지스터 기판 제조 방법.
  21. 제18항에서,
    상기 산화물 반도체 위에 배리어막을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판 제조 방법.
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