KR20170124152A - 트랜지스터 패널 및 그 제조 방법 - Google Patents

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Abstract

본 개시는 트랜지스터 패널 및 그 제조 방법에 관한 것이다. 한 실시예에 따른 트랜지스터 패널은 제1 금속의 산화물을 포함하는 채널 영역, 상기 제1 금속을 포함하고 상기 채널 영역에 연결되어 있으며 상기 채널 영역을 사이에 두고 마주하는 소스 영역 및 드레인 영역, 상기 채널 영역 위에 위치하는 절연층, 상기 절연층 위에 위치하는 상부 전극, 상기 상부 전극, 상기 소스 영역 및 상기 드레인 영역 위에 위치하는 층간 절연막, 그리고 상기 층간 절연막과 상기 소스 영역 및 상기 드레인 영역 사이에 위치하며 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분을 포함하는 배리어층을 포함하고, 상기 상부 전극과 상기 배리어층은 제2 금속을 포함한다.

Description

트랜지스터 패널 및 그 제조 방법{TRANSISTOR PANEL AND MANUFACTURING METHOD THEREOF}
본 개시는 트랜지스터 패널 및 그 제조 방법에 관한 것이다.
트랜지스터(transistor)는 표시 장치 등 다양한 전자 장치에 사용되고 있다. 트랜지스터는 게이트 전극, 게이트 전극과 절연층을 사이에 두고 중첩하는 채널 영역을 포함하는 반도체층을 포함한다. 반도체층은 채널 영역과 연결되어 있으며 채널 영역을 사이에 두고 마주하는 소스 영역 및 드레인 영역을 더 포함할 수 있다.
반도체층은 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체층으로는 비정질 규소, 다결정 규소, 금속 산화물 반도체(metal oxide semiconductor) 등이 이용되고 있다. 특히 금속 산화물 반도체는 이동도 등의 특성이 좋아 트랜지스터의 반도체층으로 자주 사용된다.
금속 산화물을 이용한 반도체층은 다른 층으로부터 수소 등의 불순물이 유입되면 반도체층의 특성에 변화가 생겨 트랜지스터 패널의 신뢰성이 떨어질 수 있다.
본 기재의 실시예가 해결하고자 하는 과제는 광마스크의 추가 또는 증착 공정의 추가 없이 다른 층으로부터 반도체층으로 수소 등의 불순물이 침투하는 것을 방지하여 트랜지스터의 특성 및 신뢰성을 향상하는 것이다.
본 기재의 실시예가 해결하고자 하는 또 다른 과제는 광마스크의 추가 또는 별도의 도핑 공정 없이도 금속 산화물 반도체의 일부를 도전성 영역으로 형성하고, 도전성 영역의 이동도를 높이는 것이다.
한 실시예에 따른 트랜지스터 패널은 제1 금속의 산화물을 포함하는 채널 영역, 상기 제1 금속을 포함하고 상기 채널 영역에 연결되어 있으며 상기 채널 영역을 사이에 두고 마주하는 소스 영역 및 드레인 영역, 상기 채널 영역 위에 위치하는 절연층, 상기 절연층 위에 위치하는 상부 전극, 상기 상부 전극, 상기 소스 영역 및 상기 드레인 영역 위에 위치하는 층간 절연막, 그리고 상기 층간 절연막과 상기 소스 영역 및 상기 드레인 영역 사이에 위치하며 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분을 포함하는 배리어층을 포함하고, 상기 상부 전극과 상기 배리어층은 제2 금속을 포함한다.
상기 배리어층은 상기 제2 금속의 산화물을 포함할 수 있다.
상기 채널 영역이 포함하는 산소의 밀도는 상기 소스 영역 및 상기 드레인 영역이 포함하는 산소의 밀도보다 높을 수 있다.
상기 채널 영역 아래에 위치하는 버퍼층을 더 포함하고, 상기 배리어층은 상기 버퍼층과 상기 층간 절연막 사이에 위치하며 상기 버퍼층에 인접하는 제2 부분을 더 포함할 수 있다.
상기 제1 부분의 두께는 상기 제2 부분의 두께보다 클 수 있다.
상기 제2 부분 위에 위치하는 제1 도전체를 더 포함하고, 상기 제2 부분은 상기 제1 도전체와 상기 버퍼층 사이에만 위치할 수 있다.
상기 배리어층은 상기 절연층과 상기 상부 전극 사이에 위치하는 제3 부분을 더 포함할 수 있다.
상기 배리어층의 두께는 실질적으로 일정할 수 있다.
상기 층간 절연막과 상기 상부 전극 사이에 위치하는 추가 배리어층을 더 포함하고, 상기 추가 배리어층은 상기 제2 금속의 산화물을 포함할 수 있다.
상기 층간 절연막과 상기 추가 배리어층 사이에 위치하는 상부 반도체층을 더 포함하고, 상기 상부 반도체층은 금속 산화물을 포함할 수 있다.
상기 층간 절연막 및 상기 제1 부분은 상기 소스 영역 및 상기 드레인 영역 위에 위치하는 접촉 구멍을 포함할 수 있다.
한 실시예에 따른 트랜지스터 패널은 제1 금속의 산화물을 포함하는 채널 영역, 상기 제1 금속을 포함하고 상기 채널 영역에 연결되어 있으며 상기 채널 영역을 사이에 두고 마주하는 소스 영역 및 드레인 영역, 상기 채널 영역 위에 위치하는 절연층, 상기 절연층 위에 위치하는 상부 전극, 상기 상부 전극, 상기 소스 영역 및 상기 드레인 영역 위에 위치하는 층간 절연막, 그리고 상기 층간 절연막과 상기 소스 영역 및 상기 드레인 영역 사이에 위치하며 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분 및 상기 상부 전극과 상기 절연층 사이에 위치하는 제2 부분을 포함하는 배리어층을 포함한다.
상기 배리어층의 두께는 대략 50 옹스트롬 이하일 수 있다.
상기 제1 부분과 상기 제2 부분은 서로 연결되어 있을 수 있다.
상기 채널 영역 아래에 위치하는 버퍼층을 더 포함하고, 상기 배리어층은 상기 버퍼층과 상기 층간 절연막 사이에 위치하며 상기 버퍼층에 인접하는 제3 부분을 더 포함할 수 있다.
한 실시예에 따른 트랜지스터 패널의 제조 방법은 기판 위에 제1 금속의 산화물을 포함하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴 위에 절연층을 형성하는 단계, 상기 반도체 패턴 및 상기 절연층 위에 제2 금속 물질을 도포하여 금속층을 형성하는 단계, 상기 반도체 패턴을 환원시켜 소스 영역 및 드레인 영역을 형성하고, 상기 반도체 패턴에 인접한 상기 금속층의 하단부를 산화시켜 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분을 포함하는 배리어층을 형성하는 단계, 상기 금속층을 식각하여 상기 절연층 위에 위치하는 상부 전극을 형성하는 단계, 그리고 상기 상부 전극 및 상기 배리어층 위에 층간 절연막을 형성하는 단계를 포함한다.
상기 반도체 패턴의 환원 및 금속층의 하단부의 산화는 열처리 공정을 통해 동시에 이루어질 수 있다.
상기 금속층을 식각하는 단계에서, 상기 배리어층의 일부가 제거될 수 있다.
상기 상부 전극을 형성하는 단계 이후에, 상기 배리어층 및 상기 상부 전극 위에 금속 산화물을 적층하여 상부 반도체층을 형성하는 단계, 그리고 상기 상부 반도체층을 환원시키고 상기 상부 전극이 상기 상부 반도체층과 인접하는 부분을 산화시켜 상기 상부 전극 위에 위치하는 추가 배리어층을 형성하는 단계를 더 포함할 수 있다.
한 실시예에 따른 트랜지스터 패널의 제조 방법은 기판 위에 제1 금속의 산화물을 포함하는 반도체 패턴을 형성하는 단계, 상기 반도체 패턴 위에 절연층을 형성하는 단계, 상기 반도체 패턴 및 상기 절연층 위에 제2 금속 물질을 도포하여 금속층을 형성하는 단계, 상기 반도체 패턴을 환원시켜 소스 영역 및 드레인 영역을 형성하고, 상기 금속층을 산화시켜 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분 및 상기 절연층 위에 위치하는 제2 부분을 포함하는 배리어층을 형성하는 단계, 상기 배리어층 위에 상기 절연층과 중첩하는 상부 전극을 형성하는 단계, 그리고 상기 상부 전극 및 상기 배리어층 위에 층간 절연막을 형성하는 단계를 포함한다.
본 실시예에 따르면 광마스크의 추가 또는 증착 공정의 추가 없이 다른 층으로부터 반도체층으로 수소 등의 불순물이 침투하는 것을 방지하여 트랜지스터의 특성 및 신뢰성을 향상할 수 있다.
제조 과정에서 광마스크의 추가 또는 별도의 도핑 공정 없이도 금속 산화물 반도체의 일부를 도전성 영역으로 형성하고, 도전성 영역의 이동도를 높일 수 있다.
도 1은 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이고,
도 2는 본 발명의 한 실시예에 따른 트랜지스터 패널의 배치도이고,
도 3은 본 발명의 한 실시예에 따른 트랜지스터 패널의 한 화소에 대한 개략적인 회로도이고,
도 4 내지 도 16은 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 따른 각 공정에서의 구조를 차례대로 도시한 단면도들이고,
도 17은 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이고,
도 18은 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 따른 한 공정에서의 구조를 도시한 단면도이고,
도 19는 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이고,
도 20 내지 도 24는 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 따른 각 공정에서의 구조를 차례대로 도시한 단면도들이고,
도 25는 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이고,
도 26은 본 발명의 한 실시예에 따른 트랜지스터 패널의 배치도이고,
도 27은 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이고,
도 28 및 도 29는 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 따른 각 공정에서의 구조를 차례대로 도시한 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
먼저 도 1을 참조하여, 본 발명의 한 실시예에 따른 트랜지스터 패널의 구조에 대해 설명한다.
도 1은 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 트랜지스터 패널은 다양한 표시 장치에 포함될 수 있는 표시 패널일 수 있다. 트랜지스터 패널은 기판(110F) 및 기판(110F)의 일면 위에 위치하는 복수의 트랜지스터(Qd)를 포함한다. 도 1은 편의상 하나의 트랜지스터(Qd)만을 도시하였다.
기판(110F)은 플라스틱, 유리 등의 절연성 물질을 포함하며 유연성을 가질 수 있다. 기판(110F)의 일부 영역은 필요에 따라 제거되어 있을 수도 있다. 도 1에 도시한 방향(D3)은 기판(110F)의 윗면에 수직인 방향으로 단면 방향이라고도 한다. 제3 방향(D3)에서 기판(110F)의 윗면을 관찰할 때 보여지는 구조를 평면 구조라 한다. 뒤에서 설명할 기판(110F)의 면 상의 방향인 제1 방향과 제2 방향을 고려하여, 방향(D3)은 앞으로 제3 방향(D3)이라 한다.
트랜지스터(Qd)는 반도체층(152), 상부 전극(124), 그리고 반도체층(152)과 상부 전극(124) 사이에 위치하는 절연층(144)을 포함한다.
반도체층(152)은 트랜지스터(Qd)의 채널이 형성되는 채널 영역(154), 채널 영역(154)의 양쪽에 각각 위치하며 서로 마주하는 소스 영역(153) 및 드레인 영역(155)을 포함한다. 소스 영역(153) 및 드레인 영역(155)은 채널 영역(154)과 동일한 층에 위치하며 채널 영역(154)에 연결되어 있다.
채널 영역(154)은 금속 산화물을 포함할 수 있다. 채널 영역(154)이 포함하는 금속 산화물의 예로는, 인듐 산화물(InO), 인듐-아연 산화물(IZO), 인듐-갈륨 산화물(IGO), 인듐-갈륨-아연 산화물(IGZO), 인듐-갈륨-주석 산화물(IGTO), 인듐-아연-주석 산화물(IZTO) 등과 같은 인듐을 포함한 산화물, 산화 아연(ZnO), 아연-주석 산화물(ZTO) 등일 수 있다.
소스 영역(153) 및 드레인 영역(155)은 채널 영역(154)이 포함하는 금속과 동일한 금속을 포함할 수 있으며 채널 영역(154)과 동일한 금속 산화물도 포함할 수 있다. 채널 영역(154)이 포함하는 산소의 밀도는 소스 영역(153) 및 드레인 영역(155)이 포함하는 산소의 밀도보다 높다.
소스 영역(153) 및 드레인 영역(155)의 캐리어 농도는 채널 영역(154)의 캐리어 농도보다 크고, 소스 영역(153) 및 드레인 영역(155)은 도전성일 수 있다. 소스 영역(153) 및 드레인 영역(155)과 채널 영역(154) 사이에는 캐리어 농도가 점차 변하는 구배(gradient) 영역이 더 위치할 수 있다. 소스 영역(153) 및 드레인 영역(155)은 금속 산화물을 적층한 후 일부에 포함된 산소를 빼내어 환원함으로써 형성할 수 있다.
상부 전극(124)은 절연층(144)을 사이에 두고 채널 영역(154)과 중첩한다. 상부 전극(124)은 금속 등의 도전성 물질을 포함할 수 있다. 상부 전극(124)은 트랜지스터(Qd)의 게이트 전극으로 기능할 수 있다.
절연층(144)의 대부분은 반도체층(152)과 상부 전극(124) 사이에만 위치할 수 있다. 절연층(144)의 가장자리 변은 상부 전극(124)의 가장자리 변과 실질적으로 나란할 수 있다. 여기서 두 가장자리 변이 서로 실질적으로 나란하다는 것은 평면상 구조로 볼 때 두 가장자리 변이 서로 일치하여 정렬되어 있거나 일치하지 않아도 대체로 일정한 거리를 두고 서로 나란한 것을 의미한다. 즉, 트랜지스터 패널의 평면상 구조를 볼 때 절연층(144)의 평면 모양과 상부 전극(124)의 평면 모양은 실질적으로 동일할 수 있다.
절연층(144)은 산화규소(SiOx), 질화규소(SiNx), 또는 질산화규소(SiON) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 특히 절연층(144)은 수소(H)의 함량이 적은 산화규소(SiOx)와 같은 산화물 계열의 절연 물질을 포함하여 채널 영역(154)으로 수소(H)가 유입되는 것을 방지할 수 있다.
채널 영역(154)의 가장자리 변은 상부 전극(124)의 가장자리 변과 실질적으로 나란하며 대략 정렬되어 있을 수 있다. 다시 말해, 채널 영역(154)과 소스 영역(153) 사이의 경계 및 채널 영역(154)과 드레인 영역(155) 사이의 경계는 상부 전극(124)의 가장자리 변과 실질적으로 나란하며 대략 정렬되어 있을 수 있다. 이에 따라 채널 영역(154)의 평면 모양은 상부 전극(124)의 평면 모양과 실질적으로 동일할 수 있다.
기판(110F)과 트랜지스터(Qd) 사이에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(110F)으로부터 반도체층(152)으로 불순물이 유입되는 것을 방지하여 반도체층(152)를 보호하고 특히 채널 영역(154)의 특성 변화를 막을 수 있다.
버퍼층(111)은 산화규소(SiOx), 질화규소(SiNx) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 특히 버퍼층(111)은 수소(H)의 함량이 적은 산화규소(SiOx)와 같은 산화물 계열의 절연 물질을 포함하여 채널 영역(154)으로 수소(H)가 유입되는 것을 방지할 수 있다.
버퍼층(111)은 도 1에 도시한 바와 같이 기판(110F)의 전면 위에 형성되어 있을 수도 있고, 이와 달리 기판(110F) 위의 일부 영역 위에만 위치할 수도 있다. 예를 들어 버퍼층(111)은 반도체층(152)과 기판(110F) 사이에만 위치하도록 패터닝되어 있을 수도 있다. 버퍼층(111)은 생략될 수도 있다.
트랜지스터(Qd) 위에는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 단일층 또는 다중층일 수 있다. 층간 절연막(160)은 산화규소(SiOx), 질화규소(SiNx) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
소스 영역(153) 및 드레인 영역(155)과 층간 절연막(160) 사이, 그리고 버퍼층(111)과 층간 절연막(160) 사이에는 배리어층(130)이 위치한다. 배리어층(130)은 소스 영역(153) 및 드레인 영역(155)과 층간 절연막(160) 사이에 위치하며 소스 영역(153) 및 드레인 영역(155)과 인접하는 제1 부분(130a), 그리고 반도체층(152)과 중첩하지 않으며 버퍼층(111)과 인접한 제2 부분(130b)을 포함할 수 있다. 여기서 두 구성 요소가 인접한다는 것은 그 사이에 다른 구성 요소를 개입시키지 않고 바로 이웃하여 서로 접촉하는 경우를 의미할 수 있다.
배리어층(130)의 제1 부분(130a)은 소스 영역(153) 및 드레인 영역(155)과 층간 절연막(160) 사이의 계면 사이에 위치하고, 소스 영역(153) 및 드레인 영역(155)과 제3 방향(D3)으로 중첩하며, 소스 영역(153) 및 드레인 영역(155)의 윗면 및 측면을 덮을 수 있다. 배리어층(130)의 제1 부분(130a)은 반도체층(152)의 위에 위치하는 층으로부터 소스 영역(153) 및 드레인 영역(155)을 포함한 반도체층(152)으로 수소, 수분과 같은 불순물이 유입되는 것을 막아 반도체층(152) 내에서 수분, 수소 등과 같이 채널 영역(154)의 이동도 등의 특성에 영향을 줄 수 있는 불순물의 양이 변동되는 것을 막을 수 있다. 따라서 반도체층(152) 및 이를 포함하는 트랜지스터(Qd)의 특성이 안정되고 향상된 신뢰성을 얻을 수 있다. 배리어층(130)이 산소를 포함하지만 산소의 층간 이동도는 수소보다 낮아 반도체층(152)의 채널 영역(154)의 특성에 영향을 주는 정도는 수소에 비해 매우 낮다.
이와 같이, 배리어층(130)에 의해 층간 절연막(160)으로부터 채널 영역(154)으로 수소 등의 불순물이 유입되는 것이 차단되므로, 층간 절연막(160)의 재료 선택이 자유로울 수 있다. 예를 들어, 층간 절연막(160)은 상부 전극(124)과의 반응성이 작은 질화규소(SiNx)와 같은 질화물 계열의 절연 물질을 포함할 수 있다. 질화물 계열의 절연 물질은 산화물 계열의 절연 물질보다 수소의 함량이 높지만 배리어층(130)에 의해 수소가 반도체층(152)으로 유입되는 것을 막을 수 있다.
배리어층(130)은 금속 산화물을 포함할 수 있다. 배리어층(130)은 반도체층(152)이 포함하는 금속과는 다른 금속을 포함할 수 있다. 예를 들어, 배리어층(130)은 반응성이 높은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo) 등을 포함할 수 있다. 특히 배리어층(130)과 상부 전극(124)은 서로 동일한 금속을 포함할 수 있다. 배리어층(130)은 절연성일 수 있다.
제1 부분(130a)과 제2 부분(130b)은 같은 층에서 서로 연결되어 있을 수 있다. 배리어층(130)의 제1 부분(130a)의 제3 방향(D3)의 두께는 제2 부분(130b)의 제3 방향(D3)의 두께보다 클 수 있다.
배리어층(130)의 제2 부분(130b)은 생략될 수도 있다. 특히 산화물 계열의 절연 물질을 포함하는 버퍼층(111)이 생략되는 경우 배리어층(130)의 제2 부분(130b)은 생략될 수 있다.
배리어층(130)의 제2 부분(130b)과 층간 절연막(160) 사이에는 제1 도전체(127)가 위치할 수 있다. 제1 도전체(127)는 상부 전극(124)과 단면상 동일한 층에 위치하고 상부 전극(124)과 동일한 물질을 포함하며 상부 전극(124)과 연결되어 있을 수 있다.
층간 절연막(160) 및 배리어층(130)은 반도체층(152)의 소스 영역(153) 위에 위치하며 소스 영역(153)과 중첩하는 접촉 구멍(163), 그리고 반도체층(152)의 드레인 영역(155) 위에 위치하며 드레인 영역(155)과 중첩하는 접촉 구멍(165)을 포함할 수 있다. 접촉 구멍(163, 165)에서 층간 절연막(160)과 배리어층(130)은 제거되어 있다.
층간 절연막(160) 위에는 소스 전극(173), 드레인 전극(175) 및 제2 도전체(172)를 포함하는 상부 도전층이 위치한다.
소스 전극(173)은 접촉 구멍(163)을 통해 소스 영역(153)과 접촉하며 전기적으로 연결되고, 드레인 전극(175)은 접촉 구멍(165)을 통해 드레인 영역(155)과 접촉하며 전기적으로 연결되어 있다.
제2 도전체(172)는 층간 절연막(160)을 사이에 주고 제1 도전체(127)와 중첩하여 유지 축전기(Cst)를 형성할 수 있다. 유지 축전기(Cst)는 트랜지스터(Qd)의 상부 전극(124)에 인가된 전압을 일정 시간 유지하는 기능을 할 수 있다.
상부 도전체는 금속을 포함하는 도전 물질을 포함할 수 있다. 예를 들어 상부 도전체는 아래부터 몰리브덴(Mo), 알루미늄(Al), ANL(Aluminium-Nickel-Lanthanum 합금)과 같은 알루미늄 합금, 그리고 ITO(Indium Tin Oxide)가 차례대로 적층된 적층 구조를 가질 수 있다.
층간 절연막(160)과 상부 도전층 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 보호막(180)의 윗면은 실질적으로 평탄할 수 있다.
보호막(180)은 드레인 전극(175) 위에 위치하며 드레인 전극(175)과 중첩하는 구멍(185)을 포함할 수 있다.
보호막(180)의 구멍(185)에는 드레인 전극(175) 위에 위치하는 발광층(370)이 위치하고, 발광층(370) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 공통 전압을 인가받을 수 있다. 드레인 전극(175), 발광층(370) 및 공통 전극(270)은 함께 유기 발광 다이오드를 형성한다. 드레인 전극(175)은 유기 발광 다이오드의 애노드를 이루고 공통 전극(270)은 유기 발광 다이오드의 캐소드를 이루거나, 그 반대일 수 있다. 발광층(370)에서 나오는 빛은 기판(110F)을 통과해 기판(110F)의 아래쪽으로 출광될 수도 있고, 기판(110F)을 통하지 않고 기판(110F)의 위쪽 방향으로 출광될 수도 있다.
드레인 전극(175) 위에 위치하는 층들의 구조는 도시한 바에 한정되지 않고 트랜지스터 패널 및 이를 포함하는 표시 장치의 종류에 따라 다양하게 바뀔 수 있다.
그러면 앞에서 설명한 도 1과 함께 도 2 및 도 3을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널의 구체적인 구조에 대하여 설명한다.
도 2는 본 발명의 한 실시예에 따른 트랜지스터 패널의 배치도이고, 도 3은 본 발명의 한 실시예에 따른 트랜지스터 패널의 한 화소에 대한 개략적인 회로도이다. 앞에서 설명한 도 1의 단면도는 도 2에 도시한 A-AI 선 및 AI-AII 선을 따라 잘라 도시한 단면도에 대응한다. 또한 이후에서 설명할 여러 단면도들도 도 2에 도시한 A-AI 선 및 AI-AII 선을 따라 잘라 도시한 단면도에 대응할 수 있다
도 1과 함께 도 2를 참조하면, 기판(110F) 위에 게이트 신호를 전달하는 게이트선(121), 데이터 신호를 전달하는 데이터선(171), 스위칭 반도체층(152s) 및 스위칭 게이트 전극(124s)을 포함하는 스위칭 트랜지스터(Qs), 스위칭 소스 전극(173s), 그리고 스위칭 드레인 전극(175s)이 더 위치할 수 있다.
도 2에 도시한 제1 방향(D1) 및 제2 방향(D2)은 도 1에 도시한 기판(110F)의 면에 수직인 방향에서 봤을 때 보이는 면에 평행한 방향으로서 서로 수직이고 제3 방향(D3)에도 수직이다.
게이트선(121)은 주로 제1 방향(D1)으로 뻗고, 데이터선(171)은 주로 제2 방향(D2)으로 뻗을 수 있다. 제2 도전체(172)는 구동 전압을 전달하며 주로 제2 방향(D2)으로 뻗어 데이터선(171)에 나란할 수 있다.
스위칭 반도체층(152s)은 스위칭 트랜지스터(Qs)의 채널이 형성되는 채널 영역(154s), 채널 영역(154s)의 양쪽에 각각 위치하는 스위칭 소스 영역(153s) 및 스위칭 드레인 영역(155s)을 포함한다. 스위칭 반도체층(152s)은 금속 산화물을 포함할 수 있으며 트랜지스터(Qd)의 반도체층(152)과 동일한 층에 위치할 수 있으나 이에 한정되는 것은 아니다.
스위칭 소스 영역(153s) 및 스위칭 드레인 영역(155s)의 캐리어 농도는 스위칭 채널 영역(154s)의 캐리어 농도보다 크고 스위칭 소스 영역(153s) 및 스위칭 드레인 영역(155s)은 도전성이다.
스위칭 게이트 전극(124s)은 게이트 절연층(도시하지 않음)을 사이에 두고 스위칭 반도체층(152s)의 채널 영역(154s)과 중첩한다. 스위칭 게이트 전극(124s)은 트랜지스터(Qd)의 상부 전극(124)과 동일한 층에 위치할 수 있다. 스위칭 게이트 전극(124s)은 게이트선(121)과 연결되어 게이트 신호를 인가받을 수 있다. 게이트선(121)은 스위칭 게이트 전극(124s)과 동일한 층에 위치할 수 있다.
스위칭 반도체층(152s)이 반도체층(152)과 동일한 층에 위치하는 경우, 앞에서 설명한 배리어층(130)은 스위칭 소스 영역(153s) 및 스위칭 드레인 영역(155s)과 층간 절연막(160) 사이에 위치하는 부분을 더 포함할 수 있다.
층간 절연막(160) 및 배리어층(130)은 스위칭 반도체층(152s)의 스위칭 소스 영역(153s) 위에 위치하며 스위칭 소스 영역(153s)과 중첩하는 접촉 구멍(163s) 및 스위칭 드레인 영역(155s) 위에 위치하며 스위칭 드레인 영역(155s)과 중첩하는 접촉 구멍(165s)을 더 포함할 수 있다.
스위칭 소스 전극(173s) 및 스위칭 드레인 전극(175s)은 층간 절연막(160) 위에 위치할 수 있다. 스위칭 소스 전극(173s)은 접촉 구멍(163s)을 통해 스위칭 소스 영역(153s)과 전기적으로 연결되고, 스위칭 드레인 전극(175s)은 접촉 구멍(165s)을 통해 스위칭 드레인 영역(155s)과 전기적으로 연결된다.
스위칭 소스 전극(173s)은 데이터선(171)과 연결되어 데이터 신호를 인가받아 스위칭 트랜지스터(Qs)에 전달할 수 있다. 이때 데이터선(171)은 스위칭 소스 전극(173s)과 동일한 층에 위치할 수 있으나 이에 한정되는 것은 아니다.
층간 절연막(160)은 트랜지스터(Qd)의 게이트 전극인 상부 전극(124) 위에 위치하는 접촉 구멍(164)을 더 포함할 수 있다. 스위칭 드레인 전극(175s)은 접촉 구멍(164)을 통해 상부 전극(124)과 전기적으로 연결될 수 있다. 따라서 상부 전극(124)은 스위칭 트랜지스터(Qs)의 스위칭 드레인 영역(155s)으로부터 전달되는 전압을 인가받을 수 있다.
상부 전극(124)은 도 2에 도시한 바와 같이 제1 도전체(127)와 연결될 수 있다. 제1 도전체(127)는 대부분 층간 절연막(160)을 사이에 두고 제2 도전체(172)와 중첩할 수 있다.
트랜지스터(Qd)의 소스 전극(173)은 제2 도전체(172)와 연결되어 구동 전압을 전달받을 수 있다.
도 2에 도시한 한 화소(PX)의 등가 회로는 도 3에 도시한 바와 같다. 도 3을 참조하면, 한 화소(PX)는 스위칭 트랜지스터(Qs), 트랜지스터(Qd), 유지 축전기(Cst) 및 유기 발광 다이오드(OLED)를 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자는 게이트선(121)에 연결되어 있고 입력 단자는 데이터선(171)에 연결되어 있으며 출력 단자는 트랜지스터(Qd)의 제어 단자에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)이 전달하는 게이트 신호에 응답하여 데이터선(171)으로부터 받은 데이터 신호를 트랜지스터(Qd)의 제어 단자에 전달한다.
트랜지스터(Qd)의 입력 단자는 제2 도전체(172)에 연결되어 있고 출력 단자는 유기 발광 다이오드(OLED)에 연결되어 있다. 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 전류를 출력한다.
유지 축전기(Cst)는 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있고, 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프된 뒤에도 이를 유지한다.
유기 발광 다이오드(OLED)는 트랜지스터(Qd)의 출력 전류에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(Qs) 및 트랜지스터(Qd)는 도시한 바와 같이 PMOS일 수도 있고 이와 달리 NMOS일 수도 있다. 스위칭 트랜지스터(Qs) 및 트랜지스터(Qd)의 채널형은 서로 같을 수도 있고 다를 수도 있다.
도 2 및 도 3에 도시한 구조는 도 1에 도시한 트랜지스터 패널의 구조가 적용될 수 있는 트랜지스터 패널의 평면상 구조 및 화소 회로의 한 예일 뿐이다. 본 발명의 실시예는 도시한 구조 외에도 여러 다른 구조의 표시 장치에도 적용될 수 있다.
그러면, 앞에서 설명한 도 1과 함께 도 4 내지 도 16을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 대해 설명한다.
도 4 내지 도 16은 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 따른 각 공정에서의 구조를 차례대로 도시한 단면도들이다.
먼저 도 4를 참조하면, 유리 또는 플라스틱 등의 절연 물질을 포함하는 기판(110) 위에 절연 물질을 적층하여 버퍼층(111)을 형성한다. 이어서, 버퍼층(111) 위에 인듐 산화물(InO), 인듐-아연 산화물(IZO), 인듐-갈륨 산화물(IGO), 인듐-갈륨-아연 산화물(IGZO), 인듐-갈륨-주석 산화물(IGTO), 인듐-아연-주석 산화물(IZTO) 등과 같은 인듐을 포함한 산화물, 산화 아연(ZnO), 아연-주석 산화물(ZTO) 등의 금속 산화물 반도체 물질을 적층하여 반도체 물질층(150)을 적층한다.
다음 도 5를 참조하면, 반도체 물질층(150)을 건식 식각 등의 방법으로 패터닝하여 반도체 패턴(151)을 형성한다.
다음 도 6을 참조하면, 반도체 패턴(151)이 형성된 기판(110) 위에 절연 물질을 적층하여 초기 절연층(initial insulating layer)(140)을 형성한다.
다음 도 7을 참조하면, 초기 절연층(140)을 건식 식각 등의 방법으로 패터닝하여 절연층(144)을 형성한다.
다음 도 8을 참조하면, 절연층(144)이 형성된 기판(110) 위에 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo) 등과 같이 반응성이 높은 금속을 적층하여 금속층(120)을 형성한다. 금속층(120)의 제3 방향(D3)의 두께(TK1)는 대략 3000 옹스트롬 내지 대략 5000 옹스트롬일 수 있으나 이에 한정되는 것은 아니다.
다음 도 9를 참조하면, 금속층(120)이 형성된 기판(110)을 열처리한다. 이때 열처리는 진공 상태에서의 열처리일 수 있다. 그러면 절연층(144)으로 덮여 있지 않고 금속층(120)과 인접하며 금속층(120)과 제3 방향(D3)으로 중첩하는 반도체 패턴(151)의 부분으로부터 인접한 금속층(120)의 하단부로 산소(O)가 이동하여 반도체 패턴(151)의 일부가 환원된다. 반도체 패턴(151) 중 환원된 부분은 절연층(144)으로 덮인 부분을 제외한 부분으로서 도전성인 소스 영역(153) 및 드레인 영역(155)이 되고, 절연층(144)으로 덮여 있는 부분은 채널 영역(154)이 된다. 이에 따라 소스 영역(153) 및 드레인 영역(155)이 포함하는 산소의 밀도는 채널 영역(154)이 포함하는 산소의 밀도보다 낮아진다. 채널 영역(154)과 소스 영역(153) 및 드레인 영역(155)은 함께 반도체층(152)을 이룬다.
이와 같이 형성된 소스 영역(153) 및 드레인 영역(155)은 종래 기술에서 산화물 반도체에 수소를 유입시켜 형성된 소스 영역 및 드레인 영역에 비해 더 높은 캐리어 이동도를 가질 수 있다.
반도체 패턴(151)으로부터 산소를 받은 금속층(120)의 일부, 금속층(120)의 하단부는 산화되어 배리어층(130)의 제1 부분(130a)이 된다.
이와 같은 열처리 공정에서, 버퍼층(111)으로부터 금속층(120)의 하단부로 산소가 이동하여 버퍼층(111)과 인접한 금속층(120)의 하단부도 산화되어 배리어층(130)의 제2 부분(130b)을 이룰 수 있다. 이때 버퍼층(111)으로부터 금속층(120)의 하단부로 이동하는 산소의 양은 반도체 패턴(151)으로부터 금속층(120)의 하단부로 이동하는 산소의 양보다 적을 수 있다. 따라서 배리어층(130)의 제1 부분(130a)의 제3 방향(D3)의 두께(TK2)는 제2 부분(130b)의 제3 방향(D3)의 두께(TK3)보다 클 수 있다.
다음 도 10을 참조하면, 금속층(120) 위에 마스크 패턴(50)을 형성한다. 마스크 패턴(50)은 예를 들어 포토레지스트 등의 감광막을 도포하고 광마스크를 통한 노광 공정을 통해 형성할 수 있다. 마스크 패턴(50)은 채널 영역(154)과 중첩하는 부분 및 반도체층(152)과 제3 방향(D3)으로 중첩하지 않는 부분을 포함할 수 있다.
다음 도 11을 참조하면, 마스크 패턴(50)을 식각 마스크로 하여 금속층(120)을 식각재로 식각하여 상부 전극(124) 및 제1 도전체(127)를 형성한다. 이때 배리어층(130) 중 제1 부분(130a)은 식각되지 않고 남는다. 배리어층(130)의 제2 부분(130b)은 식각되지 않고 남을 수도 있고 식각되어 제거될 수도 있다. 이 공정에서 사용되는 식각재의 금속층(120) 및 배리어층(130)에 대한 선택비에 따라 남겨지는 배리어층(130)의 두께가 달라질 수 있다. 식각에 사용되는 식각재의 금속층(120) 및 배리어층(130)에 대한 선택비는 높을수록 바람직하다. 예를 들어 식각재의 금속층(120) 및 배리어층(130)에 대한 선택비는 대략 10:1 이상일 수 있으나 이에 한정되는 것은 아니다.
이와 같이, 마스크 패턴(50)을 형성하기 위한 광마스크 하나만을 사용한 공정으로 배리어층(130)과 소스 영역(153) 및 드레인 영역(155)을 형성함과 동시에 상부 전극(124) 및 제1 도전체(127)를 패터닝할 수 있다. 따라서 광마스크의 개수를 늘리지 않고도, 배리어층(130)을 형성할 수 있다.
또한 배리어층(130)을 형성하기 위한 별도의 증착, 적층 공정 없이도 상부 전극(124) 및 제1 도전체(127)를 형성하기 위한 적층 공정에서 상부 전극(124) 및 제1 도전체(127)와 함께 배리어층(130)도 형성할 수 있어 제조 비용 및 제조 시간을 절감할 수 있다.
또한 반도체 패턴(151)과 금속층(120)의 산화 환원 반응을 이용하여 효과적으로 소스 영역(153) 및 드레인 영역(155)을 형성할 수 있고 이와 동시에 배리어층(130)을 형성할 수 있다. 따라서 소스 영역(153) 및 드레인 영역(155)을 형성하기 위한 별도의 도핑 공정도 필요하지 않다.
금속층(120)의 패터닝 후, 산소를 포함하는 플라즈마로 배리어층(130)을 추가적으로 산화시켜 배리어층(130)의 산소 농도를 더 높일 수도 있다.
다음 도 12를 참조하면, 기판(110) 위에 절연 물질을 적층하여 층간 절연막(160)을 형성한다.
다음 도 13을 참조하면, 층간 절연막(160) 및 배리어층(130)을 건식 식각 등의 방법으로 패터닝하여 소스 영역(153) 위에 위치하는 접촉 구멍(163), 그리고 드레인 영역(155) 위에 위치하는 접촉 구멍(165)을 형성한다.
다음 도 14를 참조하면, 층간 절연막(160) 위에 금속 등의 도전 물질을 적층하여 도전층(170)을 형성한다.
다음 도 15를 참조하면, 도전층(170)을 패터닝하여 소스 전극(173), 드레인 전극(175), 그리고 제2 도전체(172)를 포함하는 상부 도전층을 형성한다.
다음 도 16을 참조하면, 상부 도전층 위에 무기 절연 물질 또는 유기 절연 물질을 적층하고 패터닝하여 구멍(185)을 포함하는 보호막(180)을 형성할 수 있다. 구멍(185)은 드레인 전극(175) 위에 위치하여 드레인 전극(175)을 드러낼 수 있다.
다음 앞에서 설명한 도 1을 참조하면, 보호막(180)의 구멍(185) 안에 발광층(370)을 형성하고, 그 위에 공통 전극(270)을 형성할 수 있다. 이어서, 필요한 경우 기판(110)을 제거하고 기판(110F)을 부착할 수도 있고, 기판(110)을 그대로 기판(110F)으로 사용할 수도 있다.
이제, 앞에서 설명한 도 1과 함께 도 17을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대한 동일한 설명은 생략하도록 하고, 이는 이후로도 동일하게 적용된다.
도 17은 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이다.
도 17을 참조하면, 본 실시예에 따른 트랜지스터 패널은 앞에서 설명한 도 1에 도시한 트랜지스터 패널의 구조와 대부분 동일하나, 앞에서 설명한 배리어층(130)과 다른 구조의 배리어층(131)을 포함할 수 있다.
배리어층(131)은 층간 절연막(160)과 버퍼층(111)이 직접 인접하는 계면 사이에는 부분은 포함하지 않을 수 있다. 배리어층(131)은 소스 영역(153) 및 드레인 영역(155)과 층간 절연막(160) 사이에 주로 위치하는 제1 부분(131a)을 포함할 수 있다. 제1 부분(131a)은 앞에서 설명한 배리어층(130)의 제1 부분(130a)과 대부분 동일한 특징을 가지므로 이에 대한 상세한 설명은 생략한다.
배리어층(131)은 제1 도전체(127)와 버퍼층(111) 사이에 위치하는 제2 부분(131b)을 더 포함할 수 있다. 제2 부분(131b)은 실질적으로 제1 도전체(127)와 버퍼층(111) 사이에만 존재할 수 있다. 이 밖에, 제2 부분(131b)은 앞에서 설명한 배리어층(130)의 제2 부분(130b)과 대부분 동일한 특징을 가지므로 이에 대한 상세한 설명은 생략한다.
그러면 도 17과 함께 도 18을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 대해 설명한다.
도 18은 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 따른 한 공정에서의 구조를 도시한 단면도이다.
본 실시예에 따른 트랜지스터 패널의 제조 방법은 앞에서 설명한 도 1, 도 4 내지 도 16에 도시한 실시예에 따른 제조 방법과 대부분 동일하나, 금속층(120)을 식각하여 상부 전극(124) 및 제1 도전체(127)를 형성할 때 도 10에 도시한 배리어층(130) 중 마스크 패턴(50)으로 덮이지 않고 드러난 제2 부분(130b)을 제거하여 도 18에 도시한 제1 부분(131a) 및 제2 부분(131b)을 포함하는 배리어층(131)을 형성할 수 있다. 이때 반도체층(152)과 중첩하는 배리어층(131)의 제1 부분(131a)의 제3 방향(D3)의 두께가 제거된 제2 부분(131b)의 제3 방향(D3)의 두께만큼 줄어들 수 있다.
다음, 앞에서 설명한 도 1과 함께 도 19를 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널에 대해 설명한다.
도 19는 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이다.
도 19를 참조하면, 본 실시예에 따른 트랜지스터 패널은 앞에서 설명한 도 1에 도시한 트랜지스터 패널의 구조와 대부분 동일하나, 앞에서 설명한 배리어층(130)과 다른 구조의 배리어층(132)을 포함할 수 있다.
배리어층(132)은 소스 영역(153) 및 드레인 영역(155)과 층간 절연막(160) 사이에 위치하는 제1 부분(132a), 반도체층(152)과 중첩하지 않으며 버퍼층(111)과 인접한 제2 부분(132b), 그리고 절연층(144)과 상부 전극(124A) 사이에 위치하는 제3 부분(132c)을 포함할 수 있다. 본 실시예에서 상부 전극(124A)은 앞에서 설명한 상부 전극(124)과 대부분 동일하다. 또한 상부 전극(124A)과 동일한 층에 위치하며 반도체층(152)과 중첩하지 않는 제1 도전체(127A)는 앞에서 설명한 제1 도전체(127)와 대부분 동일하다.
배리어층(132)의 제1 부분(132a) 및 제2 부분(132b)은 앞에서 설명한 배리어층(130)의 제1 부분(130a) 및 제2 부분(130b)과 대부분 동일한 특징을 가지므로 이에 대한 상세한 설명은 생략한다.
다만, 앞에서 설명한 실시예와 달리 배리어층(132)의 제1 부분(132a)의 제3 방향(D3)의 두께와 제2 부분(132b)의 제3 방향(D3)의 두께는 서로 실질적으로 동일할 수 있다. 즉, 배리어층(132)의 제3 방향(D3)의 두께는 실질적으로 일정할 수 있다. 그러나 배리어층(132)의 두께가 이에 한정되는 것은 아니다.
배리어층(132)의 제3 부분(132c)은 절연층(144)의 윗면과 접촉하며 절연층(144)과 바로 인접할 수 있다. 배리어층(132)의 제3 부분(132c)과 제1 부분(132a)은 같은 층에서 서로 연결되어 있을 수 있다. 배리어층(132)의 제3 부분(132c)은 절연층(144) 위에 위치하여 절연층(144) 및 그 위에 위치하는 층으로부터 채널 영역(154)을 포함한 반도체층(152)으로 수소, 수분과 같은 불순물이 유입되는 것을 막을 수 있다. 따라서 반도체층(152) 및 이를 포함하는 트랜지스터(Qd)의 특성이 더욱 안정되고 향상된 신뢰성을 얻을 수 있다.
배리어층(132)의 제2 부분(132b)은 생략될 수도 있다. 특히 산화물 계열의 절연 물질을 포함하는 버퍼층(111)이 생략되는 경우 배리어층(132)의 제2 부분(132b)은 생략될 수 있다.
배리어층(132)과 상부 전극(124A)은 서로 동일한 금속을 포함할 수도 있고 아닐 수도 있다.
이 밖에, 배리어층(132)의 재료 및 기능 등의 특징은 앞에서 설명한 배리어층(130)과 대부분 동일할 수 있다.
그러면, 앞에서 설명한 도 19와 함께 도 20 내지 도 24를 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 대해 설명한다.
도 20 내지 도 24는 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 따른 각 공정에서의 구조를 차례대로 도시한 단면도들이다.
먼저 도 20을 참조하면, 앞에서 설명한 도 4 내지 도 7에 도시한 바와 같은 공정을 거쳐 절연층(144)까지 형성한 후, 기판(110) 위에 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo) 등과 같이 반응성이 높은 금속을 적층하여 금속층(120A)을 형성한다. 금속층(120A)의 제3 방향(D3)의 두께(TK4)는 대략 50 옹스트롬 이하일 수 있으나 이에 한정되는 것은 아니다.
다음 도 21을 참조하면, 금속층(120A)이 형성된 기판(110)을 열처리하여 금속층(120A)을 산화시킨다. 이때 금속층(120A)과 인접한 반도체 패턴(151) 및 버퍼층(111)으로부터 금속층(120A)에 산소가 이동하여 금속층(120A)이 산화되어 제1 부분(132a) 및 제2 부분(132b)을 포함하는 배리어층(132)이 형성된다. 이 과정에서 반도체 패턴(151)의 일부가 환원되어 도전성인 소스 영역(153) 및 드레인 영역(155)이 형성되고, 절연층(144)으로 덮여 있는 반도체 패턴(151)은 채널 영역(154)이 된다. 채널 영역(154)과 소스 영역(153) 및 드레인 영역(155)은 함께 반도체층(152)을 이룬다.
절연층(144)이 산화물 계열의 절연 물질을 포함하는 경우, 절연층(144)으로부터 금속층(120A)으로 산소가 이동하여 배리어층(132)의 제3 부분(132c)이 형성될 수 있다. 또한 산소 분위기에서 열처리 공정을 추가적으로 진행하여 절연층(144) 상부에 위치하는 배리어층(132)의 제3 부분(132c)을 형성할 수도 있다. 또한 추가적인 열처리 공정을 통해 금속층(120A) 전부를 산화시킬 수 있다.
배리어층(132)의 제1 부분(132a)의 제3 방향(D3)의 두께는 제2 부분(132b) 및 제3 부분(132c)의 제3 방향(D3)의 두께보다 클 수도 있고 유사할 수도 있다. 특히 반도체 패턴(151)으로부터 금속층(120A)으로 유입되는 산소의 양이 절연층(144) 또는 버퍼층(111)으로부터 금속층(120A)으로 유입되는 산소의 양보다 많을 경우, 배리어층(132)의 제1 부분(132a)의 제3 방향(D3)의 두께가 제2 부분(132b) 및 제3 부분(132c)의 제3 방향(D3)의 두께보다 클 수 있다. 그러나 앞에서 설명한 바와 같이 추가적인 열처리 공정을 통한 경우에는 배리어층(132)의 제1 부분(132a)의 제3 방향(D3)의 두께가 제2 부분(132b) 및 제3 부분(132c)의 제3 방향(D3)의 두께와 유사할 수 있다.
다음 도 22를 참조하면, 배리어층(132) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 상부 전극(124A) 및 제1 도전체(127A)를 형성한다. 이때 배리어층(132)은 식각되지 않고 남을 수 있다. 상부 전극(124A) 및 제1 도전체(127A)가 포함하는 금속은 배리어층(132)이 포함하는 금속과 다를 수도 있고 같을 수도 있다.
다음 도 23을 참조하면, 기판(110) 위에 절연 물질을 적층한 후 패터닝하여 접촉 구멍(163, 165)을 포함하는 층간 절연막(160)을 형성한다.
다음 도 24를 참조하면, 층간 절연막(160) 위에 금속 등의 도전 물질을 적층한 후 패터닝하여 소스 전극(173), 드레인 전극(175), 그리고 제2 도전체(172)를 포함하는 상부 도전층을 형성한다. 이후 공정은 앞에서 설명한 실시예들과 동일할 수 있으므로 상세한 설명은 생략한다.
이제, 앞에서 설명한 도 1 및 도 2와 함께 도 25 및 도 26을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널에 대해 설명한다.
도 25는 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이고, 도 26은 본 발명의 한 실시예에 따른 트랜지스터 패널의 배치도이다.
도 25 및 도 26을 참조하면, 본 실시예에 따른 트랜지스터 패널은 앞에서 설명한 도 1 및 도 2에 도시한 트랜지스터 패널의 구조와 대부분 동일하나, 보호막(180) 위에 위치하는 구성들이 다를 수 있다.
본 실시예에 따르면 보호막(180) 위에 구멍(185)을 통해 드레인 전극(175)과 연결되어 있는 화소 전극(191)이 위치할 수 있다. 화소 전극(191)과 보호막(180) 위에는 화소 정의막(360)이 위치할 수 있다. 화소 정의막(360)은 화소 전극(191) 위에 위치하는 구멍(365)을 포함할 수 있다. 구멍(365) 안에는 화소 전극(191) 위에 위치하는 발광층(370)이 위치하고, 발광층(370) 위에는 공통 전극(270)이 위치한다. 화소 전극(191), 발광층(370) 및 공통 전극(270)은 함께 유기 발광 다이오드를 형성할 수 있다.
이제, 앞에서 설명한 도 25와 함께 도 27을 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널에 대해 설명한다.
도 27은 본 발명의 한 실시예에 따른 트랜지스터 패널의 단면도이다.
도 27을 참조하면, 본 실시예에 따른 트랜지스터 패널은 앞에서 설명한 도 25에 도시한 트랜지스터 패널의 구조 또는 도 19에 도시한 트랜지스터 패널의 구조와 대부분 동일하나, 상부 반도체층(150A) 및 추가 배리어층(133c, 133d)을 더 포함할 수 있다.
추가 배리어층(133c)은 상부 전극(124)과 층간 절연막(160) 사이에 위치하며 상부 전극(124)에 인접하여 상부 전극(124)의 윗면 및 측면과 접촉할 수 있다.
추가 배리어층(133d)은 제1 도전체(127)와 층간 절연막(160) 사이에 위치하며 제1 도전체(127)에 인접하여 제1 도전체(127)의 윗면 및 측면과 접촉할 수 있다. 추가 배리어층(133d)은 배리어층(130)의 제2 부분(130b)과 연결될 수 있다. 추가 배리어층(133d)은 생략될 수도 있다.
추가 배리어층(133c)의 제3 방향(D3)의 두께와 추가 배리어층(133d)의 제3 방향(D3)의 두께는 대략 동일할 수 있다.
추가 배리어층(133c)은 상부 전극(124) 위에 위치하여 상부 전극(124) 위에 위치하는 층으로부터 채널 영역(154)을 포함한 반도체층(152)으로 수소, 수분과 같은 불순물이 유입되는 것을 막을 수 있다.
또한, 추가 배리어층(133c, 133d)이 상부 전극(124) 및 제1 도전체(127)와 층간 절연막(160) 사이의 계면에 위치하여 상부 전극(124) 및 제1 도전체(127)과 층간 절연막(160) 사이의 반응을 차단할 수 있다. 따라서 상부 전극(124) 및 제1 도전체(127)가 포함하는 금속의 종류와 상관 없이 층간 절연막(160)의 재료 선택이 자유로울 수 있다. 즉, 층간 절연막(160)은 금속을 포함하는 상부 전극(124) 및 제1 도전체(127)와의 반응성이 작은 질화규소(SiNx)와 같은 질화물 계열의 절연 물질을 포함할 수도 있고 반응성이 큰 산화규소(SiOx)와 같은 산화물 계열의 절연 물질을 포함할 수도 있다. 특히 층간 절연막(160)이 산화물 계열의 절연 물질을 포함하는 경우 층간 절연막(160)으로부터 반도체층(152)으로 유입될 수 있는 수소의 양을 줄여 채널 영역(154)의 특성 변화를 막을 수 있다.
추가 배리어층(133c, 133d)은 금속 산화물을 포함할 수 있으며, 절연성일 수 있다. 특히 추가 배리어층(133c, 133d)과 상부 전극(124) 및 제1 도전체(127)는 서로 동일한 금속을 포함할 수 있다.
상부 반도체층(150A)은 추가 배리어층(133c, 133d)과 층간 절연막(160) 사이에 위치하는 부분 및 배리어층(130)과 층간 절연막(160) 사이에 위치하는 부분을 포함할 수 있다. 이와 달리 상부 반도체층(150A)은 추가 배리어층(133c, 133d)과 층간 절연막(160) 사이에 위치하는 부분만을 포함할 수도 있다.
상부 반도체층(150A)은 인듐 산화물(InO), 인듐-아연 산화물(IZO), 인듐-갈륨 산화물(IGO), 인듐-갈륨-아연 산화물(IGZO), 인듐-갈륨-주석 산화물(IGTO), 인듐-아연-주석 산화물(IZTO) 등과 같은 인듐을 포함한 산화물, 산화 아연(ZnO), 아연-주석 산화물(ZTO) 등의 금속 산화물을 포함할 수 있다.
상부 반도체층(150A)의 제3 방향(D3)의 두께는 대략 30 옹스트롬 이하일 수 있으나 이에 한정되는 것은 아니다.
그러면, 도 27과 함께 도 28 및 도 29를 참조하여 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 대해 설명한다.
도 28 및 도 29는 본 발명의 한 실시예에 따른 트랜지스터 패널의 제조 방법에 따른 각 공정에서의 구조를 차례대로 도시한 단면도들이다.
먼저 도 28을 참조하면, 앞에서 설명한 도 4 내지 도 11에 도시한 바와 같은 공정을 거쳐 상부 전극(124) 및 제1 도전체(127)를 형성한 후, 기판(110) 위에 인듐 산화물(InO), 인듐-아연 산화물(IZO), 인듐-갈륨 산화물(IGO), 인듐-갈륨-아연 산화물(IGZO), 인듐-갈륨-주석 산화물(IGTO), 인듐-아연-주석 산화물(IZTO) 등과 같은 인듐을 포함한 산화물, 산화 아연(ZnO), 아연-주석 산화물(ZTO) 등의 금속 산화물 물질을 적층하여 상부 반도체층(150A)을 형성한다. 상부 반도체층(150A)의 제3 방향(D3)의 두께는 앞에서 설명한 바와 같이 대략 50 옹스트롬 이하일 수 있으나 이에 한정되는 것은 아니다.
다음 도 29를 참조하면, 상부 반도체층(150A)이 형성된 기판(110)을 열처리한다. 그러면 상부 전극(124) 및 제1 도전체(127)와 인접한 상부 반도체층(150A)으로부터 상부 전극(124) 및 제1 도전체(127)로 산소가 이동하여 상부 반도체층(150A)은 환원되고 상부 반도체층(150A)과 인접한 부분인 상부 전극(124) 및 제1 도전체(127)의 상단부 및 측부가 산화되어 추가 배리어층(133c, 133d)이 형성된다.
이어서, 상부 반도체층(150A)은 제거할 수도 있다.
이후 공정은 앞에서 설명한 실시예들과 동일할 수 있으므로 상세한 설명은 생략한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110, 110F: 기판 111: 버퍼층
121: 게이트선 124: 상부 전극
130, 131, 132: 배리어층 133c, 133d: 추가 배리어층
144: 절연층 152: 반도체층
160: 층간 절연막 163, 165: 접촉 구멍
173: 소스 전극 175: 드레인 전극
180: 보호막 191: 화소 전극

Claims (20)

  1. 제1 금속의 산화물을 포함하는 채널 영역,
    상기 제1 금속을 포함하고 상기 채널 영역에 연결되어 있으며 상기 채널 영역을 사이에 두고 마주하는 소스 영역 및 드레인 영역,
    상기 채널 영역 위에 위치하는 절연층,
    상기 절연층 위에 위치하는 상부 전극,
    상기 상부 전극, 상기 소스 영역 및 상기 드레인 영역 위에 위치하는 층간 절연막, 그리고
    상기 층간 절연막과 상기 소스 영역 및 상기 드레인 영역 사이에 위치하며 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분을 포함하는 배리어층
    을 포함하고,
    상기 상부 전극과 상기 배리어층은 제2 금속을 포함하는
    트랜지스터 패널.
  2. 제1항에서,
    상기 배리어층은 상기 제2 금속의 산화물을 포함하는 트랜지스터 패널.
  3. 제2항에서,
    상기 채널 영역이 포함하는 산소의 밀도는 상기 소스 영역 및 상기 드레인 영역이 포함하는 산소의 밀도보다 높은 트랜지스터 패널.
  4. 제3항에서,
    상기 채널 영역 아래에 위치하는 버퍼층을 더 포함하고,
    상기 배리어층은 상기 버퍼층과 상기 층간 절연막 사이에 위치하며 상기 버퍼층에 인접하는 제2 부분을 더 포함하는
    트랜지스터 패널.
  5. 제4항에서,
    상기 제1 부분의 두께는 상기 제2 부분의 두께보다 큰 트랜지스터 패널.
  6. 제5항에서,
    상기 제2 부분 위에 위치하는 제1 도전체를 더 포함하고,
    상기 제2 부분은 상기 제1 도전체와 상기 버퍼층 사이에만 위치하는
    트랜지스터 패널.
  7. 제4항에서,
    상기 배리어층은 상기 절연층과 상기 상부 전극 사이에 위치하는 제3 부분을 더 포함하는 트랜지스터 패널.
  8. 제7항에서,
    상기 배리어층의 두께는 실질적으로 일정한 트랜지스터 패널.
  9. 제3항에서,
    상기 층간 절연막과 상기 상부 전극 사이에 위치하는 추가 배리어층을 더 포함하고,
    상기 추가 배리어층은 상기 제2 금속의 산화물을 포함하는
    트랜지스터 패널.
  10. 제9항에서,
    상기 층간 절연막과 상기 추가 배리어층 사이에 위치하는 상부 반도체층을 더 포함하고,
    상기 상부 반도체층은 금속 산화물을 포함하는
    트랜지스터 패널.
  11. 제1항에서,
    상기 층간 절연막 및 상기 제1 부분은 상기 소스 영역 및 상기 드레인 영역 위에 위치하는 접촉 구멍을 포함하는 트랜지스터 패널.
  12. 제1 금속의 산화물을 포함하는 채널 영역,
    상기 제1 금속을 포함하고 상기 채널 영역에 연결되어 있으며 상기 채널 영역을 사이에 두고 마주하는 소스 영역 및 드레인 영역,
    상기 채널 영역 위에 위치하는 절연층,
    상기 절연층 위에 위치하는 상부 전극,
    상기 상부 전극, 상기 소스 영역 및 상기 드레인 영역 위에 위치하는 층간 절연막, 그리고
    상기 층간 절연막과 상기 소스 영역 및 상기 드레인 영역 사이에 위치하며 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분 및 상기 상부 전극과 상기 절연층 사이에 위치하는 제2 부분을 포함하는 배리어층
    을 포함하는 트랜지스터 패널.
  13. 제12항에서,
    상기 배리어층의 두께는 대략 50 옹스트롬 이하인 트랜지스터 패널.
  14. 제12항에서,
    상기 제1 부분과 상기 제2 부분은 서로 연결되어 있는 트랜지스터 패널.
  15. 제12항에서,
    상기 채널 영역 아래에 위치하는 버퍼층을 더 포함하고,
    상기 배리어층은 상기 버퍼층과 상기 층간 절연막 사이에 위치하며 상기 버퍼층에 인접하는 제3 부분을 더 포함하는
    트랜지스터 패널.
  16. 기판 위에 제1 금속의 산화물을 포함하는 반도체 패턴을 형성하는 단계,
    상기 반도체 패턴 위에 절연층을 형성하는 단계,
    상기 반도체 패턴 및 상기 절연층 위에 제2 금속 물질을 도포하여 금속층을 형성하는 단계,
    상기 반도체 패턴을 환원시켜 소스 영역 및 드레인 영역을 형성하고, 상기 반도체 패턴에 인접한 상기 금속층의 하단부를 산화시켜 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분을 포함하는 배리어층을 형성하는 단계,
    상기 금속층을 식각하여 상기 절연층 위에 위치하는 상부 전극을 형성하는 단계, 그리고
    상기 상부 전극 및 상기 배리어층 위에 층간 절연막을 형성하는 단계
    를 포함하는 트랜지스터 패널의 제조 방법.
  17. 제16항에서,
    상기 반도체 패턴의 환원 및 금속층의 하단부의 산화는 열처리 공정을 통해 동시에 이루어지는 트랜지스터 패널의 제조 방법.
  18. 제17항에서,
    상기 금속층을 식각하는 단계에서, 상기 배리어층의 일부가 제거되는 트랜지스터 패널의 제조 방법.
  19. 제16항에서,
    상기 상부 전극을 형성하는 단계 이후에, 상기 배리어층 및 상기 상부 전극 위에 금속 산화물을 적층하여 상부 반도체층을 형성하는 단계, 그리고
    상기 상부 반도체층을 환원시키고 상기 상부 전극이 상기 상부 반도체층과 인접하는 부분을 산화시켜 상기 상부 전극 위에 위치하는 추가 배리어층을 형성하는 단계
    를 더 포함하는 트랜지스터 패널의 제조 방법.
  20. 기판 위에 제1 금속의 산화물을 포함하는 반도체 패턴을 형성하는 단계,
    상기 반도체 패턴 위에 절연층을 형성하는 단계,
    상기 반도체 패턴 및 상기 절연층 위에 제2 금속 물질을 도포하여 금속층을 형성하는 단계,
    상기 반도체 패턴을 환원시켜 소스 영역 및 드레인 영역을 형성하고, 상기 금속층을 산화시켜 상기 소스 영역 및 상기 드레인 영역과 인접하는 제1 부분 및 상기 절연층 위에 위치하는 제2 부분을 포함하는 배리어층을 형성하는 단계,
    상기 배리어층 위에 상기 절연층과 중첩하는 상부 전극을 형성하는 단계, 그리고
    상기 상부 전극 및 상기 배리어층 위에 층간 절연막을 형성하는 단계
    를 포함하는 트랜지스터 패널의 제조 방법.
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