KR20150009319A - 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 - Google Patents
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Abstract
표시 기판의 제조 방법에 있어서, 베이스 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극과 중첩되며, 산화물 반도체를 포함하는 액티브 패턴을 형성한다. 상기 액티브 패턴을 부분적으로 덮는 에치 스토퍼를 형성한다. 플라즈마 처리 공정을 통해서, 상기 에치 스토퍼에 노출된 액티브 패턴 부분을 환원하여 소스 전극 및 드레인 전극을 형성한다.
Description
본 발명은 박막 트랜지스터를 포함하는 표시 기판 및 표시 기판의 제조 방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위하여 표시 기판 상에 배치되는 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
상기 박막 트랜지스터 또는 상기 표시 기판을 제조하는 과정에서 마스크를 이용하는 패터닝 공정이 반복하여 수행된다. 다만, 공정의 수가 증가할 수록 공정 비용 및 공정 시간이 증가하는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 신뢰성이 향상된 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
또한, 본 발명은 다른 목적은 마스크의 이용을 감소시킬 수 있는 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조방법에 따르면, 베이스 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극과 중첩되며, 산화물 반도체를 포함하는 액티브 패턴을 형성한다. 상기 액티브 패턴을 부분적으로 덮는 에치 스토퍼를 형성한다. 플라즈마 처리 공정을 통해서, 상기 에치 스토퍼에 노출된 액티브 패턴 부분을 환원하여 소스 전극 및 드레인 전극을 형성한다.
일 실시예에서, 소스 전극 및 상기 드레인 전극은 상기 에치 스토퍼와 자기 정렬(self-align)될 수 있다.
일 실시예에서, 상기 플라즈마 처리 공정은 수소 가스 분위기에서 수행될 수 있다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 액티브 패턴의 상기 산화물 반도체로부터 인듐을 석출하는 단계를 포함할 수 있다.
일 실시예에서, 상기 플라즈마 처리 공정은 플루오르 가스 분위기에서 수행될 수 있다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 산화물 반도체에 플루오르를 주입하는 단계를 포함할 수 있다.
일 실시예에서, 상기 액티브 패턴을 형성하는 단계는 상기 게이트 전극과 중첩되는 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 상에 제1 포토레지스트 패턴을 형성하는 단계 및 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 산화물 반도체층을 부분적으로 제거하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 포토레지스트 패턴은 제1 두께부 및 상기 제1 두께부보다 작은 두께를 갖는 제2 두께부를 포함할 수 있다.
일 실시예에서, 상기 제1 포토레지스트 패턴을 형성하는 단계는 슬릿 마스크를 이용할 수 있다.
일 실시예에서, 상기 제1 포토레지스트 패턴을 형성하는 단계는 하프톤 마스크를 이용할 수 있다.
일 실시예에서, 상기 에치 스토퍼를 형성하는 단계는 상기 액티브 패턴과 상기 베이스 기판 사이에 식각 저지층을 형성하는 단계, 상기 게이트 전극을 노광 마스크로 이용하여, 상기 베이스 기판 하부로부터 상기 제1 포토레지스트 패턴을 노광하는 단계, 상기 제1 포토레지스트 패턴을 부분적으로 제거하여 잔류 포토레지스트 패턴을 형성하는 단계 및 상기 잔류 포토레지스트 패턴을 식각 마스크로 이용하여 상기 식각 저지층을 제거하는 단계를 포함할 수 있다.
일 실시예에서, 상기 액티브 패턴을 형성하는 단계는 상기 게이트 전극과 중첩되며, 제1 산화물 반도체를 포함하는 제1 액티브 패턴을 형성하는 단계 및 상기 제1 액티브 패턴과 순차적으로 적층되며, 제2 산화물 반도체를 포함하는 제2 액티브 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제2 산화물 반도체는 상기 제1 산화물 반도체보다 높은 인듐 함량을 포함할 수 있다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 플라즈마 처리 공정을 수행하여, 상기 제2 액티브 패턴을 환원할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판은 베이스 기판, 게이트 전극, 액티브 패턴, 에치 스토퍼, 소스 전극 및 드레인 전극을 포함한다. 상기 게이트 전극은 상기 베이스 기판 상에 배치된다. 상기 액티브 패턴은 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함한다. 상기 에치 스토퍼는 상기 액티브 패턴 상에 배치된다. 상기 소스 전극은 상기 액티브 패턴과 접촉하며, 상기 액티브 패턴과 동일한 높이의 상면을 갖는다. 상기 드레인 전극은 상기 액티브 패턴과 접촉하며, 상기 소스 전극과 이격되며 상기 액티브 패턴과 동일한 높이의 상면을 갖는다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극은 상기 에치 스토퍼와 중첩되지 않도록 자기 정렬될 수 있다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극은 상기 액티브 패턴의 상기 산화물 반도체로부터 석출된 인듐을 포함할 수 있다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극은 상기 액티브 패턴의 상기 산화물 반도체보다 낮은 산소 함량을 갖는 도전성 물질을 포함할 수 있다.
일 실시예에서, 상기 게이트 전극은 상기 액티브 패턴 하부에 위치할 수 있다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극은 상기 액티브 패턴의 상면과 동일한 높이의 상면을 가질 수 있다.
이와 같은 실시예들에 따르면, 표시 기판은 액티브 패턴 상에 에치 스토퍼를 형성하고, 상기 에치 스토퍼에 의해서 노출된 상기 액티브 패턴 부분을 플라즈마 처리를 통해서 환원하여, 소스 전극 및 드레인 전극을 형성할 수 있다. 이에 따라, 상기 소스 전극 및 상기 드레인 전극은 자기 정렬(self-align)될 수 있으므로, 채널 영역과 상기 소스 전극 및 상기 드레인 전극 사이에 미스 얼라인 문제를 해결할 수 있다. 또한, 상기 에치 스토퍼를 이용함으로써 별로의 마스크를 이용하지 않고, 상기 소스 전극 및 상기 드레인 전극을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3는 본 발명의 다른 일 실시예에 따른 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 4 내지 도 12는 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 13 내지 도 19는 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 20은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도이다.
도 21 내지 도 24는 본 발명의 또 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 25 및 도 26은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3는 본 발명의 다른 일 실시예에 따른 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 4 내지 도 12는 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 13 내지 도 19는 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 20은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도이다.
도 21 내지 도 24는 본 발명의 또 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 25 및 도 26은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연층(110), 박막 트랜지스터, 패시베이션층(160) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(125), 에치 스토퍼(135), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 도 1에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
상기 게이트 절연층(110)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 커버할 수 있다. 상기 게이트 절연층(110)은 실리콘을 포함하는 산화물, 실리콘을 포함하는 질화물과 같은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연층(110)은 BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 포함할 수 있다. 이와 달리, 상기 게이트 절연층(110)은 실리콘 산화물과 실리콘 질화물을 포함하는 다층 구조를 가질 수도 있다.
상기 액티브 패턴(125)은 상기 게이트 절연층(110) 상에서 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(125)은 산화물 반도체를 포함한다. 즉, 상기 액티브 패턴(125)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(125)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터는 상기 게이트 전극(GE)이 상기 베이스 기판(100)과 상기 액티브 패턴(125) 사이에 위치하는 구조일 수 있다.
상기 에치 스토퍼(135)는 상기 액티브 패턴(125) 상에 배치된다. 상기 에치 스토퍼(135)는 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 에치 스토퍼(135)는 상기 게이트 전극(GE)과 중첩되도록 위치할 수 있다. 상기 에치 스토퍼(135)은 상기 표시 기판의 제조 과정에서, 상기 액티브 패턴(125)을 보호하는 역할을 수행할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(125)에 접촉하도록 위치한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 산화물 반도체보다 낮은 저항을 가질 수 있다.
일 실시예에 있어서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 산화물 반도체보다 높은 인듐(In) 함량을 갖는 도전성 물질을 포함할 수 있다. 구체적으로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 산화물 반도체를 수소 플라즈마 처리를 통해서 얻어진 인듐을 포함할 수 있다.
다른 일 실시예에 있어서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 산화물 반도체보다 높은 플루오르 함량을 갖는 도전성 물질을 포함할 수 있다. 이에 따라, 상기 도전성 물질은 상기 액티브 패턴(125)의 산화물 반도체보다 높은 전자 밀도를 가질 수 있다. 즉, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 할로겐(특히, 플루오르) 플라즈마 처리를 통해서 얻어진 도전성 물질을 포함할 수 있다.
또 다른 일 실시예에 있어서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 산화물 반도체보다 낮은 산소 함량을 갖는 도전성 물질을 포함할 수 있다. 즉, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 비활성 가스(특히, 아르곤 가스)를 포함하는 분위기에서 플라즈마 처리를 통해서 얻어진 도전성 물질을 포함할 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 상기 액티브 패턴(125)의 상부에 위치할 수 있다. 즉, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)에 의해서 노출된 상기 액티브 패턴(125)의 상부를 환원하여 형성될 수 있다. 결과적으로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 저면은 상기 액티브 패턴(125)의 저면보다 높을 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)가 배치된 상태에서, 상기 액티브 패턴(125)을 플라즈마 처리를 통해서 환원시켜 형성할 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)와 중첩되지 않도록 배치될 수 있다. 즉, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)와 자기 정렬될 수 있다.
한편, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 액티브 패턴(125) 부분은 채널로 역할을 할 수 있다. 즉, 상기 에치 스토퍼(135)와 중첩되는 액티브 패턴(125) 부분이 채널로 역할을 할 수 있다.
상기 패시베이션층(160)은 상기 박막 트랜지스터를 커버할 수 있다. 상기 패시베이션층(160)은 절연물질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(160)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
상기 데이터 라인(DL)은 상기 패시베이션층(160) 상에 배치되며, 상기 패시베이션층(160)을 관통하는 제1 콘택홀(CH1)을 통하여, 상기 소스 전극(SE)에 연결된다. 상기 데이터 라인(DL)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 데이터 라인(DL)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
한편, 상기 화소 전극(PE)은 상기 패시베이션층(160) 상에 배치되며, 상기 패시베이션층(160)을 관통하는 제2 콘택홀(CH2)을 통하여, 상기 드레인 전극(DE)에 연결된다. 상기 화소 전극(PE)은 상기 데이터 라인(DL)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 표시 기판의 상기 박막 트랜지스터는 상기 게이트 전극(GE), 상기 액티브 패턴(125), 상기 에치 스토퍼(135), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 플라즈마 처리 공정을 통해서 상기 액티브 패턴(125)을 부분적으로 환원하여 형성될 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)와 중첩되지 않도록 자기 정렬될 수 있다.
도 3는 본 발명의 다른 일 실시예에 따른 표시 기판의 단면도이다. 상기 표시 기판은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 제외하면, 도 2를 참조로 설명한 표시 기판과 실질적으로 동일하거나 유사하다. 따라서, 반복되는 구성요소에 대한 설명은 생략한다.
도 3을 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연층(110), 박막 트랜지스터, 패시베이션층(160) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 액티브 패턴(125), 에치 스토퍼(135), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 액티브 패턴(125)에 접촉하도록 위치한다. 구체적으로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 측면에 배치될 수 있다.
즉, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)에 의해서 노출된 상기 액티브 패턴(125) 부분을 전체적으로 환원하여 형성될 수 있다. 결과적으로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 저면은 상기 액티브 패턴(125)의 저면과 동일한 높이를 가질 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 도 2를 참조로 설명한 소스 전극(SE) 및 드레인 전극(DE)과 동일한 도전성 물질을 포함할 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)가 배치된 상태에서, 상기 액티브 패턴(125)을 플라즈마 처리를 통해서 환원시켜 형성할 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)와 중첩되지 않도록 배치될 수 있다. 즉, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)와 자기 정렬될 수 있다.
한편, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 액티브 패턴(125) 부분은 채널로 역할을 할 수 있다.
예시적인 실시예들에 따르면, 상기 표시 기판의 상기 박막 트랜지스터는 상기 게이트 전극(GE), 상기 액티브 패턴(125), 상기 에치 스토퍼(135), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 플라즈마 처리 공정을 통해서 상기 액티브 패턴(125)을 환원하여 형성될 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)와 중첩되지 않도록 자기 정렬될 수 있다.
도 4 내지 도 12는 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 4를 참조하면, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(100) 상에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 게이트 전극(GE)을 형성한다. 상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 복수의 금속층 및 도전성 산화물층을 포함하는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 상기 게이트 금속층은 몰리브덴을 포함하는 단일층 구조를 가질 수 있다. 다른 일 실시예에 있어서, 상기 게이트 금속층은 알루미늄 및 몰리브덴을 포함하는 다층 구조를 가질 수 있다.
도 5를 참조하면, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(110), 산화물 반도체층(120) 및 식각 저지층(130)을 순차적으로 형성한다.
상기 게이트 절연층(110)은 화학 기상 증착(CVD) 공정 또는 원자층 증착 공정(ALD)을 통해서 형성될 수 있다. 예를 들어, 상기 게이트 절연층(110)은 BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 포함할 수 있다. 이와 달리, 상기 게이트 절연층(110)은 실리콘 산화물과 실리콘 질화물을 포함하는 다층 구조를 가질 수도 있다.
이후, 상기 산화물 반도체층(120)은 산화물 반도체층을 형성하기 위하여 알려진 종래의 방법에 따라 형성될 수 있으며, 바람직하게는 진공 증착 또는 스퍼터링 등과 같은 물리 증착(physical vapor deposition)에 의해 형성된다. 상기 산화물 반도체층(120)을 형성하는 공정은 약 700℃ 이상의 비교적 고온에서 진행될 수 있다.
구체적으로, 상기 산화물 반도체층(120)의 형성을 위하여, 상기 산화물 반도체층(120)과 유사한 조성을 갖는 스퍼터링 타겟이 이용될 수 있다. 예를 들어, 단일상의 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO)을 포함하는 스퍼터링 타겟을 이용하여 상기 산화물 반도체층(120)을 형성할 수 있다.
또한, 상기 산화물 반도체층(120)을 형성한 후, 상기 산화물 반도체층(120)에 열을 가하는 어닐링 공정을 수행할 수 있다. 예를 들어, 상기 어닐링 공정은 약 230℃내지 약 400℃에서 이루어질 수 있다. 상기 어닐링 공정을 통하여, 상기 산화물 반도체층(120)의 전기적 특성이 개선될 수 있다.
이후, 상기 산화물 반도체층(120) 상에 상기 식각 저지층(130)을 형성할 수 있다. 상기 식각 저지층(130)은 무기 절연물질을 사용하여 형성할 수 있다. 예를 들어, 상기 식각 저지층(130)은 실리콘 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연층(110), 상기 산화물 반도체층(120) 및 상기 식각 저지층(130)은 각기 균일한 두께로 형성될 수 있다. 즉, 상기 베이스 기판(100)의 상면과 상기 게이트 전극(GE) 및 상기 게이트 라인의 상면 및 측벽들을 따라서 균일한 두께로 형성될 수 있다.
도 6을 참조하면, 상기 식각 저지층(130) 상에 제1 포토레지스트 패턴(140)을 형성할 수 있다.
상기 제1 포토레지스트 패턴(140)은 상기 식각 저지층(130) 상에 제1 포토레지스트막을 형성한 후, 마스크를 이용한 선택적인 노광 공정 및 현상 공정을 통해서 형성될 수 있다.
상기 제1 포토레지스트 패턴(140)은 상기 게이트 전극(GE)과 중첩되도록 형성될 수 있다. 보다 구체적으로, 상기 제1 포토레지스트 패턴(140)은 이후 설명되는 액티브 패턴(125, 도 7 참조)에 대응하도록 형성될 수 있다.
도 7을 참조하면, 상기 산화물 반도체층(120) 및 상기 식각 저지층(130)을 부분적으로 제거할 수 있다.
상기 제1 포토레지스트 패턴(140)을 식각 마스크로 이용하는 식각 공정을 통해서 상기 산화물 반도체층(120) 및 상기 식각 저지층(130)을 부분적으로 식각할 수 있다. 이에 따라, 상기 제1 포토레지스트 패턴(140) 하부에 위치하는 잔류 산화물 반도체층(120) 부분은 액티브 패턴(125)으로 정의할 수 있다.
예시적인 실시예에 있어서, 상기 산화물 반도체층(120)과 상기 식각 저지층(130)은 서로 다른 식각율을 가지므로, 각각 별도의 식각 공정을 통해서 식각될 수 있다. 예를 들어, 상기 식각 저지층(130)은 건식 식각 공정을 통해서 식각될 수 있으며, 상기 산화물 반도체층(120)은 이후 진행되는 습식 식각 공정을 통해서 식각될 수 있다.
이후, 상기 제1 포토레지스트 패턴(140)은 애싱(ashing) 공정 또는 스트립(strip) 공정을 통해서 제거될 수 있다.
도 8을 참조하면, 상기 식각 저지층(130) 상에 제2 포토레지스트 패턴(150)을 형성할 수 있다.
상기 제2 포토레지스트 패턴(150)은 상기 식각 저지층(130) 및 상기 게이트 절연층(110) 상에 제2 포토레지스트막을 형성한 후, 마스크를 이용한 선택적인 노광 공정 및 현상 공정을 통해서 형성될 수 있다.
상기 제2 포토레지스트 패턴(150)은 상기 게이트 전극(GE)과 중첩되도록 형성될 수 있다. 보다 구체적으로, 상기 제2 포토레지스트 패턴(150)은 이후 설명되는 에치 스토퍼(135, 도 8 참조)에 대응하도록 형성될 수 있다.
도 9를 참조하면, 상기 식각 저지층(130)을 부분적으로 제거할 수 있다.
상기 제2 포토레지스트 패턴(150)을 식각 마스크로 이용하는 식각 공정을 통해서 상기 식각 저지층(130)을 부분적으로 식각할 수 있다. 이에 따라, 상기 제2 포토레지스트 패턴(150) 하부에 위치하는 잔류 산화물 반도체층(130) 부분은 에치 스토퍼(135)로 정의할 수 있다.
예시적인 실시예에 있어서, 상기 식각 저지층(130)은 건식 식각 공정을 통해서 식각될 수 있다. 이후, 상기 제2 포토레지스트 패턴(150)은 애싱(ashing) 공정 또는 스트립(strip) 공정을 통해서 제거될 수 있다.
도 10을 참조하면, 플라즈마 처리 공정을 통해서, 상기 액티브 패턴(125)을 부분적으로 환원하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
구체적으로, 에치 스토퍼(135)가 배치된 상태에서 플라즈마 처리 공정을 수행하여 상기 액티브 패턴(125)을 부분적으로 환원할 수 있다.
일 실시예에 있어서, 상기 플라즈마 처리 공정은 수소 가스를 포함하는 분위기에서 수행될 수 있다. 이에 따라, 수소 라디칼이 상기 액티브 패턴(125)의 산화물 반도체를 환원시킬 수 있다. 즉, 액티브 패턴(125)의 상부에 인듐(In)이 석출되어, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 결과적으로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 산화물 반도체보다 높은 인듐(In) 함량을 갖는 도전성 물질을 포함할 수 있다.
다른 실시예들에 있어서, 상기 플라즈마 처리 공정은 할로겐 가스(예를 들어, 플루오르 가스, 염소 가스, 브롬 가스 또는 요오드 가드)를 포함하는 분위기에서 수행될 수 있다. 구체적으로, 상기 플라즈마 처리 공정은 플루오르 가스를 포함하는 분위기에서 수행될 수 있다. 이에 따라, 상기 할로겐 라디칼은 상기 액티브 패턴(125)의 산화물 반도체를 환원시킬 수 있다. 또한, 액티브 패턴(125)의 상부에서 플루오르의 함량이 증가되고 전자가 주입되어, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 결과적으로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 산화물 반도체보다 높은 플루오르 함량을 갖는 도전성 물질을 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 플라즈마 처리 공정은 비활성 가스(예를 들어, 아르곤 가스, 네온 가스 또는 헬륨 가드)를 포함하는 분위기에서 수행될 수 있다. 구체적으로, 상기 플라즈마 처리 공정은 아르곤 가스를 포함하는 분위기에서 수행될 수 있다. 이에 따라, 상기 아르곤 라디칼은 상기 액티브 패턴(125)의 산화물 반도체를 환원시킬 수 있다. 즉, 액티브 패턴(125)의 상부에서 산소의 함량이 감소되어, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 결과적으로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 액티브 패턴(125)의 산화물 반도체보다 낮은 산소(O) 함량을 갖는 도전성 물질을 포함할 수 있다.
다만, 상기 에치 스토퍼(135)에 의해서 커버된 부분은 상기 플라즈마와 반응하지 않을 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)에 의해서 자기 정렬(self-align)될 수 있다. 또한, 상기 에치 스토퍼(135)의 하부에 위치하는 액티브 패턴(125) 부분은 채널로 역할을 할 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 상기 채널 사이에 미스 얼라인 문제가 해결될 수 있다.
결과적으로 별도의 마스크를 이용하는 패터닝 공정을 수행하지 않고, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 이에 따라 공정이 단순화될 수 있으며, 비용이 절약될 수 있다.
도 11을 참조하면, 상기 게이트 절연층(110) 상에 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 에치 스토퍼(135)를 덮는 패시베이션층(160)을 형성한 후, 상기 패시베이션층(160)을 관통하는 콘택홀들을 형성할 수 있다.
상기 패시베이션층(160)은 무기 절연물질을 사용하여 형성할 수 있다. 일 실시예에 있어서, 상기 패시베이션층(160)은 실리콘 산화물을 사용하는 단층 구조를 가질 수 있다. 다른 일 실시예에 있어서, 상기 패시베이션층(160)은 실리콘 산화물 및 실리콘 질화물을 사용하는 다층 구조를 가질 수 있다.
이후, 상기 패시베이션층(160)을 부분적으로 제거하는 식각 공정을 수행하여 콘택홀들을 형성할 수 있다. 상기 콘택홀들은 각각 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 부분적으로 노출할 수 있다.
도 12를 참조하면, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)에 각기 연결되는 데이터 라인(DL) 및 화소 전극(PE)을 형성할 수 있다.
상기 데이터 라인(DL) 및 상기 화소 전극(PE)은 상기 패시베이션층(160) 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 형성할 수 있다. 상기 도전층은 인듐-주석 산화물, 인듐-아연 산화물 등과 같은 투명 도전성 물질을 포함하며, 상기 투명 도전층의 일부는 상기 콘택홀들을 통하여, 상기 드레인 전극(DE) 및 상기 소스 전극(SE)에 각기 접촉한다.
도 4 내지 도 12를 참조하여 설명된 표시 기판의 박막 트랜지스터는 상기 에치 스토퍼(135)를 형성하는 과정 및 상기 액티브 패턴(125)을 형성하는 과정에서 별도의 마스크를 사용하나, 다른 실시예에서는 이를 간소화할 수 있다. 이하에서는 상기 에치 스토퍼(135)를 형성하는 과정 및 상기 액티브 패턴(125)을 형성하는 과정에서 하나의 마스크를 사용하는 박막 트랜지스터를 포함하는 표시 기판의 제조 방법을 설명하기로 한다. 다만, 동일하거나 유사한 구성 요소에 대해서는 동일하거나 유사한 인용부호를 사용하고 반복되는 설명은 생략한다.
도 13 내지 도 18은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 13을 참조하면, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성하고, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(110), 산화물 반도체층(120) 및 식각 저지층(130)을 순차적으로 형성한 후, 상기 식각 저지층(130) 상에 제1 포토레지스트막(138)을 형성할 수 있다.
상기 게이트 전극(GE), 상기 게이트 절연층(110), 상기 산화물 반도체층(120) 및 상기 식각 저지층(130)을 형성하는 공정은 도 4 및 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사할 수 있다. 이후, 스핀 코팅 또는 화학 기상 증착 공정을 수행하여 상기 제1 포토레지스트막(138)을 형성할 수 있다.
도 14를 참조하면, 하프톤 마스크(200)를 이용하여 상기 제1 포토레지스트막(138)을 선택적으로 노광할 수 있다.
상기 하프톤 마스크(200)은 광투과도에 따라서, 불투과부(200a), 반투과부(200b) 및 투과부(200c)로 구분될 수 있다. 상기 불투과부(200a)는 상기 노광 공정에서 사용되는 파장의 광을 실질적으로 투과시키지 않을 수 있으며, 상기 투과부(200c)는 상기 노광 공정에서 사용되는 파장의 광을 실질적으로 투과시킬 수 있다. 한편, 상기 반투과부(200b)는 상기 투과부(200c)보다 낮고, 상기 불투과부(200a)보다 낮은 광투과도를 가질 수 있다.
이후, 상기 하프톤 마스크(200)를 정렬한 후, 광원을 이용하여 상기 제1 포토레지스트막(138)을 노광할 수 있다. 상기 제1 포토레지스트막(138)은 노광된 정도에 따라 서로 다른 정도로 경화될 수 있다. 이에 따라, 상기 제1 포토레지스트막(138)은 제1 노광부(138a), 제2 노광부(138b) 및 제3 노광부(138c)로 구분될 수 있다.
도 15를 참조하면, 상기 제1 포토레지스트막(138)에 대해서 현상 공정을 수행하여 제1 포토레지스트 패턴(141)을 형성할 수 있다.
상기 현상 공정에서, 상기 제1 노광부(138a), 상기 제2 노광부(138b) 및 상기 제3 노광부(138c)는 서로 다른 용해도를 가질 수 있다. 즉, 광원에 노출되지 않은 상기 제1 노광부(138a)는 상기 현상 용액에 대해서 비교적 낮은 용해도를 가지며, 광원에 완전히 노출된 상기 제3 노광부(138c)는 상기 현상 용액에 대해서 비교적 높은 용해도를 가질 수 있다. 한편, 상기 제2 노광부(138b)는 상기 제1 노광부(138a)와 상기 제3 노광부(138c) 사이의 용해도를 가질 수 있다.
이에 따라, 현상 공정을 통해서, 제1 포토레지스트 패턴(141)이 형성될 수 있다. 즉, 상기 제1 포토레지스트 패턴(141)은 제1 두께부(141a) 및 상기 제1 두께부(141a)보다 작은 두께를 갖는 제2 두께부(141b)를 포함할 수 있다. 이때, 상기 제2 두께부(141b)는 이후 소스 전극(SE, 도 19 참조) 및 드레인 전극(DE, 도 19 참조)이 형성되는 위치에 배치되며, 상기 제1 두께부(141a)는 이후 에치 스토퍼(135, 도 17 참조)가 형성되는 위치에 배치될 수 있다.
도 16을 참조하면, 상기 제1 포토레지스트 패턴(141)을 식각 마스크로 이용하여, 상기 식각 저지층(130) 및 상기 산화물 반도체층(120)을 부분적으로 제거할 수 있다.
상기 식각 공정을 통해서, 상기 산화물 반도체층(120)은 부분적으로 제거되고 액티브 패턴(125)이 형성될 수 있다. 다만, 상기 식각 저지층(130)의 상기 제2 두께부(141b)에 의해서 커버되는 부분은 제거되지 않을 수 있다.
도 17을 참조하면, 상기 제1 포토레지스트 패턴(141)을 부분적으로 제거하여 잔류 포토레지스트 패턴(142)을 형성한다.
예시적인 실시예들에 있어서, 에치백(etch back) 공정 등을 수행하여 상기 제1 포토레지스트 패턴(141)을 부분적으로 제거할 수 있다. 이때, 비교적 작은 두께를 가지는 상기 제2 두께부(141b)는 완전히 제거될 수 있으나, 비교적 두꺼운 두께를 가지는 상기 제1 두께부(141a)는 부분적으로만 제거되고 잔류하여 잔류 포토레지스트 패턴(142)을 형성할 수 있다.
도 18을 참조하면, 상기 잔류 포토레지스트 패턴(142)을 식각 마스크로 이용하여, 상기 식각 저지층(130)을 부분적으로 제거하여 에치 스토퍼(135)를 형성한다.
다만, 상기 식각 공정은 상기 액티브 패턴(125)에 대해서 낮은 식각률을 갖도록 조절될 수 있다. 이에 따라, 하나의 마스크를 이용하여 서로 다른 평면 형상을 갖는 에치 스토퍼(135) 및 액티브 패턴(125)을 패터닝할 수 있다. 결과적으로, 공정을 단순화할 수 있다.
이후, 애싱 공정 또는 스트립 공정을 수행하여 상기 잔류 포토레지스트 패턴(142)을 제거할 수 있다.
도 19를 참조하면, 플라즈마 처리 공정을 통해서, 상기 액티브 패턴(125)을 부분적으로 환원하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
구체적으로, 에치 스토퍼(135)가 배치된 상태에서 플라즈마 처리 공정을 수행하여 상기 액티브 패턴(125)을 부분적으로 환원할 수 있다. 상기 플라즈마 처리 공정은 도 10을 참조로 설명한 플라즈마 처리 공정과 실질적으로 동일하거나 유사할 수 있다.
다만, 상기 에치 스토퍼(135)에 의해서 커버된 부분은 상기 플라즈마와 반응하지 않을 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)에 의해서 자기 정렬(self-align)될 수 있다.
결과적으로 별도의 마스크를 이용하는 패터닝 공정을 수행하지 않고, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 이에 따라 공정이 단순화될 수 있으며, 비용이 절약될 수 있다.
이후, 도 11 및 도 12를 참조로 설명한 공정과 유사한 공정을 수행하여, 패시베이션층, 화소 전극 및 데이터 라인을 형성할 수 있다.
도 13 내지 도 19를 참조하여 설명된 표시 기판의 박막 트랜지스터는 하프톤 마스크(200)를 이용하여 노광 공정을 수행하나, 다른 실시예에서는 슬릿 마스크를 이용하여 노광 공정을 수행할 수 있다. 이하에서는 상기 슬릿 마스크 사용하는 박막 트랜지스터를 포함하는 표시 기판의 제조 방법을 설명하기로 한다. 다만, 동일하거나 유사한 구성 요소에 대해서는 동일하거나 유사한 인용부호를 사용하고 반복되는 설명은 생략한다.
도 20은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도이다.
우선, 도 13과 동일한 공정을 수행하여, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성하고, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(110), 산화물 반도체층(120) 및 식각 저지층(130)을 순차적으로 형성한 후, 상기 식각 저지층(130) 상에 제1 포토레지스트막(138)을 형성할 수 있다.
이후, 도 20을 참조하면, 슬릿 마스크(210)를 이용하여 상기 제1 포토레지스트막(138)을 선택적으로 노광할 수 있다.
상기 슬릿 마스크(210)은 광투과도에 따라서, 불투과부(210a), 반투과부(210b)로 구분될 수 있다. 상기 불투과부(210a)는 상기 노광 공정에서 사용되는 파장의 광을 실질적으로 투과시키지 않을 수 있으며, 상기 반투과부(200b)에는 미세한 틈을 갖는 슬릿들이 배치될 수 있다.
이후, 상기 슬릿 마스크(210)를 정렬한 후, 광원을 이용하여 상기 제1 포토레지스트막(138)을 노광할 수 있다. 제1 포토레지스트막(138)은 노광된 정도에 따라 제1 노광부(138a), 제2 노광부(138b) 및 제3 노광부(138c)로 구분될 수 있다. 상기 제1 노광부(138a), 상기 제2 노광부(138b) 및 상기 제3 노광부(138c)는 현상 공정에서 서로 다른 용해도를 가질 수 있다. 따라서, 도 15 내지 도 19와 유시한 공정을 수행하여 표시 기판을 완성할 수 있다.
예시적인 실시예들에 있어서, 슬릿 마스크(210)를 사용함에 따라, 서로 다른 평면 형상을 갖는 에치 스토퍼(135)와 액티브 패턴(125)을 하나의 마스크를 이용하여 식각할 수 있다.
도 4 내지 도 12를 참조하여 설명된 표시 기판의 박막 트랜지스터의 제조 방법은 하나의 방향에서 노광 공정을 수행하나, 다른 실시예에서는 이에 의해서 제한되지 않는다. 이하에서는 서로 다른 두 방향에서 노광 공정을 수행하는 표시 기판의 제조 방법을 설명하기로 한다. 다만, 동일하거나 유사한 구성 요소에 대해서는 동일하거나 유사한 인용부호를 사용하고 반복되는 설명은 생략한다.
도 21 내지 도 24는 본 발명의 또 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
우선, 도 4 내지 도 7과 유사한 공정을 수행한다. 즉, 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)을 형성하고, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(110), 산화물 반도체층(120) 및 식각 저지층(130)을 순차적으로 형성할 수 있다.
이후, 도 21을 참조하면, 상기 식각 저지층(130) 상에 제1 포토레지스트 패턴(140)을 형성하고, 상기 제1 포토레지스트 패턴(140)을 이용하여 상기 산화물 반도체층(120) 및 상기 식각 저지층(130)을 부분적으로 제거할 수 있다. 상기 산화물 반도체층(120)을 부분적으로 제거함에 따라, 액티브 패턴(125)이 형성될 수 있다.
도 22를 참조하면, 베이스 기판(100)의 하면으로부터 노광 공정을 수행할 수 있다.
즉, 베이스 기판(100)의 하면으로부터 광을 조사하여 제1 포토레지스트 패턴(140)을 노광할 수 있다. 이때, 상기 게이트 전극(GE)은 노광 마스크로 역할을 할 수 있다. 즉, 상기 게이트 전극(GE)과 중첩되는 제1 포토레지스트 패턴(140) 부분은 노광되지 않을 수 있으며, 상기 게이트 전극(GE)과 중첩되지 않은 제1 포토레지스트 패턴(140) 부분만 노광될 수 있다.
이에 따라, 상기 제1 포토레지스트 패턴(140)은 제1 노광부(140a) 및 제2 노광부(140b)로 구분될 수 있다. 상기 제1 노광부(140a)는 상기 게이트 전극(GE)과 중첩될 수 있다.
도 23을 참조하면, 상기 제1 포토레지스트 패턴(140)에 대해서 현상 공정을 수행하여 잔류 포토레지스트 패턴(145)을 형성할 수 있다.
상기 현상 공정에서, 상기 제1 노광부(140a) 및 상기 제2 노광부(140b)는 서로 다른 용해도를 가질 수 있다. 즉, 높은 용해도를 갖는 상기 제2 노광부(140b)는 전체적으로 제거될 수 있으며, 이에 따라 잔류 포토레지스트 패턴(145)이 형성될 수 있다.
상기 제1 포토레지스트 패턴(140) 및 상기 잔류 포토레지스트 패턴(145)은 서로 다른 평면 형상을 가질 수 있다. 다만, 상기 게이트 전극(GE)을 이용하여 노광공정을 수행함으로써, 별도의 노광 마스크를 이용하지 않고, 상기 잔류 포토레지스트 패턴(145)를 형성할 수 있다.
도 24를 참조하면, 상기 잔류 포토레지스트 패턴(145)을 식각 마스크로 이용하는 식각 공정을 수행하여 에치 스토퍼(135)를 형성한 후, 플라즈마 처리 공정을 통해서, 상기 액티브 패턴(125)을 부분적으로 환원하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
구체적으로, 에치 스토퍼(135)가 배치된 상태에서 플라즈마 처리 공정을 수행하여 상기 액티브 패턴(125)을 부분적으로 환원할 수 있다. 상기 플라즈마 처리 공정은 도 10을 참조로 설명한 플라즈마 처리 공정과 실질적으로 동일하거나 유사할 수 있다.
다만, 상기 에치 스토퍼(135)에 의해서 커버된 부분은 상기 플라즈마와 반응하지 않을 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)에 의해서 자기 정렬(self-align)될 수 있다.
결과적으로 별도의 마스크를 이용하는 패터닝 공정을 수행하지 않고, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 이에 따라 공정이 단순화될 수 있으며, 비용이 절약될 수 있다.
이후, 도 11 및 도 12를 참조로 설명한 공정과 유사한 공정을 수행하여, 패시베이션층, 화소 전극 및 데이터 라인을 형성할 수 있다.
도 4 내지 도 12를 참조하여 설명된 표시 기판의 박막 트랜지스터의 제조 방법은 산화물 반도체층(120)이 단층 구조를 가지지만, 다른 실시예에서는 이에 의해서 제한되지 않는다. 이하에서는 다층 구조를 갖는 산화물 반도체층들을 포함하는 표시 기판의 제조 방법을 설명하기로 한다. 다만, 동일하거나 유사한 구성 요소에 대해서는 동일하거나 유사한 인용부호를 사용하고 반복되는 설명은 생략한다.
도 25 및 도 26은 본 발명의 다른 일 실시예에 따른 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
우선, 도 4 내지 도 9와 유사한 공정을 수행한다. 다만, 산화물 반도체층은 서로 다른 함량을 갖는 제1 산화물 반도체층 및 제2 산화물 반도체층이 순차적으로 적층되어 형성될 수 있다. 또한, 액티브 패턴도 제1 액티브 패턴(126) 및 제2 액티브 패턴(127)이 순차적으로 적층될 수 있다.
상기 제1 액티브 패턴(126) 및 상기 제2 액티브 패턴(127)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)의 산화물을 포함할 수 있다. 예를 들어, 상기 제1 액티브 패턴(126) 및 상기 제2 액티브 패턴(127)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
다만, 상기 제1 액티브 패턴(126)의 조성은 상기 제2 액티브 패턴(127)의 조성과 상이할 수 있다. 구체적으로, 상기 제2 액티브 패턴(127)은 상기 제1 액티브 패턴(126)보다 높은 인듐(In) 함량을 가질 수 있다.
도 26을 참조하면, 플라즈마 처리 공정을 통해서, 상기 제2 액티브 패턴(127)을 부분적으로 환원하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
구체적으로, 에치 스토퍼(135)가 배치된 상태에서 플라즈마 처리 공정을 수행하여 상기 제2 액티브 패턴(127)을 부분적으로 환원할 수 있다. 상기 플라즈마 처리 공정은 도 10을 참조로 설명한 플라즈마 처리 공정과 실질적으로 동일하거나 유사할 수 있다.
상기 제2 액티브 패턴(127)은 상기 제1 액티브 패턴(126)보다 높은 인듐(In) 함량을 가지고 있으므로, 상기 제2 액티브 패턴(127)으로부터 환원되어 형성된 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 보다 낮은 저항을 가질 수 있다.
한편, 상기 에치 스토퍼(135)에 의해서 커버된 부분은 상기 플라즈마와 반응하지 않을 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 에치 스토퍼(135)에 의해서 자기 정렬(self-align)될 수 있다. 이에 따라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 상기 채널 사이에 미스 얼라인 문제가 해결될 수 있다.
또한, 상기 에치 스토퍼(135)의 하부에 위치하는 제1 액티브 패턴(126) 부분은 채널로 역할을 할 수 있다. 즉, 상기 제1 액티브 패턴(126)은 상기 제2 액티브 패턴(127)보다 낮은 인듐 함량을 가지고 있으므로, 적절한 전기 전도성을 가질 수 있다.
결과적으로 별도의 마스크를 이용하는 패터닝 공정을 수행하지 않고, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성할 수 있다. 이에 따라 공정이 단순화될 수 있으며, 비용이 절약될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들은 액정표시장치, 유기전계발광장치와 같은 표시장치에 이용될 수 있다.
100 : 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 120: 산화물 반도체층
125: 액티브 패턴 PE : 화소 전극
135: 에치 스토퍼 160: 패시베이션층
DL : 데이터 라인 SE : 소스 전극
DE : 드레인 전극 120: 산화물 반도체층
125: 액티브 패턴 PE : 화소 전극
135: 에치 스토퍼 160: 패시베이션층
Claims (20)
- 베이스 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극과 중첩되며, 산화물 반도체를 포함하는 액티브 패턴을 형성하는 단계;
상기 액티브 패턴을 부분적으로 덮는 에치 스토퍼를 형성하는 단계; 및
플라즈마 처리 공정을 통해서, 상기 에치 스토퍼에 노출된 액티브 패턴 부분을 환원하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법. - 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 에치 스토퍼와 자기 정렬(self-align)되는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제1항에 있어서, 상기 플라즈마 처리 공정은 수소 가스 분위기에서 수행되는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제3항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 액티브 패턴의 상기 산화물 반도체로부터 인듐을 석출하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제1항에 있어서, 상기 플라즈마 처리 공정은 플루오르 가스 분위기에서 수행되는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 산화물 반도체에 플루오르를 주입하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제1항에 있어서, 상기 액티브 패턴을 형성하는 단계는,
상기 게이트 전극과 중첩되는 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층 상에 제1 포토레지스트 패턴을 형성하는 단계; 및
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 산화물 반도체층을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제7항에 있어서, 상기 제1 포토레지스트 패턴은 제1 두께부 및 상기 제1 두께부보다 작은 두께를 갖는 제2 두께부를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제8항에 있어서, 상기 제1 포토레지스트 패턴을 형성하는 단계는 슬릿 마스크를 이용하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제8항에 있어서, 상기 제1 포토레지스트 패턴을 형성하는 단계는 하프톤 마스크를 이용하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제7항에 있어서, 상기 에치 스토퍼를 형성하는 단계는,
상기 액티브 패턴과 상기 베이스 기판 사이에 식각 저지층을 형성하는 단계;
상기 게이트 전극을 노광 마스크로 이용하여, 상기 베이스 기판 하부로부터 상기 제1 포토레지스트 패턴을 노광하는 단계;
상기 제1 포토레지스트 패턴을 부분적으로 제거하여 잔류 포토레지스트 패턴을 형성하는 단계; 및
상기 잔류 포토레지스트 패턴을 식각 마스크로 이용하여 상기 식각 저지층을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제1항에 있어서, 상기 액티브 패턴을 형성하는 단계는,
상기 게이트 전극과 중첩되며, 제1 산화물 반도체를 포함하는 제1 액티브 패턴을 형성하는 단계; 및
상기 제1 액티브 패턴과 순차적으로 적층되며, 제2 산화물 반도체를 포함하는 제2 액티브 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제12항에 있어서, 상기 제2 산화물 반도체는 상기 제1 산화물 반도체보다 높은 인듐 함량을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제13항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 플라즈마 처리 공정을 수행하여, 상기 제2 액티브 패턴을 환원하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 베이스 기판 상에 배치된 게이트 전극;
상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 액티브 패턴;
상기 액티브 패턴 상에 배치된 에치 스토퍼;
상기 액티브 패턴과 접촉하며, 상기 액티브 패턴의 상면과 동일한 높이의 상면을 갖는 소스 전극; 및
상기 액티브 패턴과 접촉하며, 상기 소스 전극과 이격되며 상기 액티브 패턴의 상면과 동일한 높이의 상면을 갖는 드레인 전극을 포함하는 표시 기판. - 제15항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 에치 스토퍼와 중첩되지 않도록 자기 정렬된 것을 특징으로 하는 표시 기판.
- 제15항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 액티브 패턴의 상기 산화물 반도체로부터 석출된 인듐을 포함하는 것을 특징으로 하는 표시 기판.
- 제15항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 액티브 패턴의 상기 산화물 반도체보다 낮은 산소 함량을 갖는 도전성 물질을 포함하는 것을 특징으로 하는 표시 기판.
- 제15항에 있어서, 상기 게이트 전극은 상기 액티브 패턴보다 아래에 위치하는 것을 특징으로 하는 표시 기판.
- 제15항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 액티브 패턴의 하면과 동일한 높이의 하면을 가지는 것을 특징으로 하는 표시 기판.
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