KR101825410B1 - 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법 - Google Patents

박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법 Download PDF

Info

Publication number
KR101825410B1
KR101825410B1 KR1020160064279A KR20160064279A KR101825410B1 KR 101825410 B1 KR101825410 B1 KR 101825410B1 KR 1020160064279 A KR1020160064279 A KR 1020160064279A KR 20160064279 A KR20160064279 A KR 20160064279A KR 101825410 B1 KR101825410 B1 KR 101825410B1
Authority
KR
South Korea
Prior art keywords
active layer
layer
insulating film
forming
contact hole
Prior art date
Application number
KR1020160064279A
Other languages
English (en)
Other versions
KR20170133159A (ko
Inventor
지광환
윤필상
노지용
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020160064279A priority Critical patent/KR101825410B1/ko
Publication of KR20170133159A publication Critical patent/KR20170133159A/ko
Application granted granted Critical
Publication of KR101825410B1 publication Critical patent/KR101825410B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법에 관한 것이다. 본 발명에 따른 박막 트랜지스터 기판과 디스플레이 장치는 산화물 반도체로 이루어진 액티브층, 액티브층의 중앙 측 상에 구비된 게이트 절연막 및 게이트 전극을 포함하되, 액티브층의 중앙의 산소 농도는 액티브층의 일단 및 타단의 산소 농도와 동일하게 구비된다. 또한, 본 발명에 따른 박막 트랜지스터 기판과 디스플레이 장치의 제조방법은 산화물 반도체로 이루어진 액티브층을 형성하는 공정, 게이트 절연막과 게이트 전극을 패턴 형성하는 공정, 및 층간 절연막을 형성하는 공정을 포함하되, 층간 절연막을 형성하는 공정을 통해 액티브층의 일단 및 타단을 도체화시킨다.
이를 통해 본 발명의 도체화 영역은 전자 이동이 원활하도록 낮은 저항을 가지면서 안정된 상태를 유지할 수 있다.

Description

박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAMES}
본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 산화물 박막 트랜지스터 기판에 관한 것이다.
박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다.
상기 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하여 이루어지며, 일반적으로 상기 액티브층으로는 Si 반도체가 주로 이용되고 있다.
상기 Si 반도체는 현재 대부분의 대량생산에 적용되고 있지만 초고속 및 초고집적화에 대해서 한계를 보이고 있기 때문에 그 대안에 대한 연구가 꾸준히 진행되고 있다.
이와 같은 상황에서, 최근 들어 상기 액티브층으로서 산화물 반도체를 이용하는 방안에 대한 연구가 증가되고 있다. 상기 산화물 반도체는 매우 얇은 두께의 나노미터 수준에서도 그 특성을 유지할 수 있어 상기 Si 반도체의 한계를 극복할 수 있는 차세대 반도체로 관심을 받고 있다. 또한, 산화물 반도체는 광을 투과시킬 수 있어 투명한 표시장치의 구현을 가능하게 할 수 있다.
이하에서 종래의 산화물 반도체를 이용한 박막 트랜지스터에 대해서 설명하기로 한다.
종래의 박막 트랜지스터는 기판 상에 순차적으로 구비된, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극과 드레인 전극, 및 화소 전극을 포함하여 이루어진다.
액티브층은 기판 상에 형성되어 있으며 산화물 반도체로 이루어지고, 게이트 절연막은 액티브층 상에 형성되어 게이트 전극을 액티브층으로부터 절연시키는 역할을 한다.
게이트 전극은 게이트 절연막 상에 형성되어 있고, 층간 절연막은 게이트 전극을 포함한 기판 전체 면에 형성되어 있다.
이 때, 층간 절연막은 소정 영역에 콘택홀을 구비하여 액티브층의 일단 영역 및 타단 역역이 노출되고, 층간 절연막 상에 형성된 소스 전극 및 드레인 전극은 콘택홀을 통해서 노출된 액티브층의 일단 영역 및 타단 영역과 연결되어 있으며, 화소 전극은 드레인 전극의 소정 영역과 연결되어 있다.
이와 같은 종래의 박막 트랜지스터 기판은 액티브층 위에 게이트 전극과 소스/드레인 전극이 함께 형성되어 있는 소위 코플라나(Coplanar) 구조의 박막 트랜지스터에 관한 것으로서, 다음과 같은 문제점이 있다.
도 1은 액티브층의 도체화 영역의 저항률에 따른 이동도를 나타낸 그래프이다.
도 1에 도시된 바와 같이, 박막 트랜지스터에서는 도체화 영역의 저항률(ρ)이 커짐에 따라 전자 또는 정공과 같은 전하의 이동도(Mobility)가 낮아진다.
즉, 박막 트랜지스터 기판의 정상적인 동작을 위해서는 전자의 이동도가 일정 수준 이상 유지되어야 하고, 특히 코플라나 구조에서는 소자 구현을 위하여 낮은 저항을 가지면서 안정한 상태를 유지하는 도체화 영역을 형성하는 것이 필수적이다.
이를 위해서, 종래에는 게이트 절연막을 형성하기 위한 건식 식각 공정시에 플라즈마 또는 UV 처리를 통해 액티브층의 산소 결합을 끊어 액티브층의 소정 영역에 산소 결함(Oxygen Vacancy)을 형성함으로써, 도체화 처리된 영역의 저항을 낮추고 있었다.
그러나, 이와 같이 도체화된 영역에 산소 결함을 형성하는 방식으로 도체화 영역의 저항을 낮춤에 따라, 고온 환경에서 수행되는 후속 공정 중에 산소 결함이 형성된 영역에서 다시 산소 결합이 발생하여 액티브층의 저항이 증가하는 문제가 있었다.
또한, 전술한 바와 같이, 종래에는 포토레지스트 패턴을 마스크로 이용하여 건식 식각 방식으로 게이트 절연막을 식각하였으나, 건식 식각 공정시에 포토레지스트 패턴이 같이 손상되면서 게이트 절연막 상에 형성된 게이트 전극도 같이 식각되는 문제가 발생하고 있었다. 그리고 이로 인해 게이트 전극, 도체화된 영역 및 드레인 전극 간에 쇼트(short)가 발생하는 문제가 있었다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 산화물 반도체를 액티브층으로 이용하면서 소스 전극과 드레인 전극 사이의 전자 이동이 원활하도록 낮은 저항을 가지면서 안정된 상태를 유지하는 도체화 영역을 포함하는 박막 트랜지스터 기판 및 그 제조방법을 제공함과 더불어 그를 이용한 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 게이트 절연막을 패턴 형성하는 과정에서 건식 식각 공정 대신 습식 식각 공정을 이용함으로써, 게이트 전극이 손상되어 발생하는 쇼트를 방지하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 산화물 반도체로 이루어진 액티브층을 형성하는 공정, 액티브층을 포함한 기판 전체 면에 게이트 절연막층 및 게이트 전극층을 차례로 형성하고, 게이트 전극층 상에 포토레지스트 패턴을 형성하는 공정, 포토레지스트 패턴을 마스크로 하여 게이트 전극층 및 게이트 절연막층을 차례로 식각하여 게이트 전극 및 게이트 절연막 패턴을 형성하는 공정, 게이트 전극과 오버랩되지 않은 액티브층의 일단 및 타단을 노출시키기 위한 제1콘택홀 및 제2콘택홀을 구비하는 층간 절연막을 형성하는 공정 및 제1콘택홀을 통해서 액티브층의 일단과 연결되는 소스 전극을 형성하고 제2콘택홀을 통해서 액티브층의 타단과 연결되는 드레인 전극을 형성하는 공정을 포함하고, 층간 절연막을 형성하는 공정을 통해 액티브층의 일단 및 타단을 도체화시킨다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판 상에 형성되며 산화물 반도체로 이루어진 액티브층, 액티브층 상에 구비된 게이트 절연막, 게이트 절연막 상에 구비된 게이트 전극, 상기 게이트 전극과 오버랩되지 않은 액티브층의 일단 및 타단을 노출시키기 위한 제1콘택홀 및 제2콘택홀을 구비하는 층간 절연막, 및 제1콘택홀을 통해서 액티브층의 일단과 연결되는 소스 전극 및 제2콘택홀을 통해서 액티브층의 타단과 연결되는 드레인 전극을 포함하고, 액티브층의 중앙의 산소 농도는 액티브층의 일단 및 타단의 산소 농도와 동일하게 구비된다.
이상과 같은 본 발명에 따르면, 산화물 반도체를 액티브층으로 이용하면서 소스 전극과 드레인 전극 사이의 전자 이동이 원활하도록 낮은 저항을 가지면서 안정된 상태를 유지하는 도체화 영역을 형성할 수 있다.
또한, 본 발명은 습식 식각 공정을 이용하여 게이트 절연막을 패턴 형성함으로써, 건식 식각 공정에서 게이트 전극이 손상되어 발생하는 게이트 전극, 도체화 영역 및 드레인 전극 간의 쇼트를 방지할 수 있다.
도 1은 액티브층의 도체화 영역의 저항률에 따른 이동도를 나타낸 그래프이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 5는 종래기술에 따른 박막 트랜지스터 기판과 본 발명의 실시예에 따른 박막 트랜지스터 기판의 소자 특성을 비교한 그래프이다.
도 6은 종래기술에 따른 박막 트랜지스터 기판과 본 발명의 실시예에 따른 박막 트랜지스터 기판의 도체화 영역의 열 안정성을 비교한 그래프이다.
도 7은 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판(10), 버퍼층(20), 액티브층(30), 게이트 절연막(40), 게이트 전극(50), 층간 절연막(60), 소스 전극(70a) 및 드레인 전극(70b), 보호막(80), 및 화소 전극(90)을 포함하여 이루어진다.
상기 기판(10)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드(Polyimide)가 이용될 수 있다. 폴리이미드를 상기 기판(10)의 재료로 이용할 경우에는, 상기 기판(10) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.
상기 버퍼층(20)은 상기 기판(10)의 전체 면 상에 형성되어 있다. 상기 버퍼층(20)은 고온의 증착 공정 중에 상기 기판(10) 상에 함유된 물질이 상기 액티브층(30)으로 확산되는 것을 차단하는 역할을 한다. 또한, 상기 버퍼층(20)은 본 발명에 따른 박막 트랜지스터가 유기발광장치에 적용될 경우 외부의 수분이나 습기가 유기발광장치 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이와 같은 버퍼층(20)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 버퍼층(20)은 경우에 따라서 생략될 수도 있다.
상기 액티브층(30)은 상기 버퍼층(20) 상에 패턴 형성되어 있다. 이와 같은 액티브층(30)은 산화물 반도체로 이루어진다. 특히, 본 발명의 실시예에서 상기 산화물 반도체로는 In-Ga-Tin(Sn)-O(IGTO)를 이용할 수 있으며, 이에 한정되는 것은 아니므로 In-Sn-Zn-O, In-Ga-Sn-Zn-O 등과 같이 Sn을 포함하는 Sn-base의 산화물 반도체는 무엇이든 이용될 수 있다.
즉, 종래에는 In-Ga-Zn-O(IGZO) 계열의 산화물 반도체를 이용하여 상기 액티브층(30)을 형성하였으나, 본 발명의 실시예에서는 Sn-base의 산화물 반도체를 이용하여 상기 액티브층(30)을 형성하는 것을 특징으로 한다.
구체적으로, 종래에는 상기 액티브층(30) 상에 형성되는 상기 게이트 절연막(40)을 건식 식각 방식으로 플라즈마 또는 UV 처리를 통해 패턴 형성하였고, IGZO 계열의 산화물 반도체를 이용하여 상기 액티브층(30)을 형성하였다. 그러나 이 경우 상기 게이트 절연막(40)을 패턴 형성하기 위한 포토레지스트 패턴이 손상되면서 상기 게이트 전극(50)이 함께 손상되는 문제가 발생할 수 있었다.
따라서, 본 발명의 실시예에서는 상기 게이트 절연막(40)만이 선택적으로 식각될 수 있는 식각액(etchant)을 이용한 습식 식각 방식으로 상기 게이트 절연막(40)을 패턴 형성하는 것을 특징으로 하는 바, 습식 식각 과정에서 식각액에 의해 상기 액티브층(30)이 손상되지 않을 수 있도록 상기 액티브층(30)을 Sn을 포함하는 Sn-base의 산화물 반도체로 형성한다. 즉, 기존의 IGZO 계열의 산화물 반도체는 게이트 절연막(40)을 습식 식각하기 위해 사용되는 식각액에 의해서 손상되기 때문에, 본 발명의 실시예에서는 상기 액티브층(30)을 이루는 산화물 반도체의 재료를 바꿈으로써, 상기 게이트 절연막(40)을 선택적으로 식각할 수 있다.
종래와 차별화되는 본 발명의 실시예에 따른 박막 트랜지스터의 보다 구체적인 특징에 대해서는 후술하기로 한다.
상기 액티브층(30)은 상기 게이트 전극(50)이 형성된 영역에 대응하여 도체화 처리가 이루어지지 않은 중앙의 제1액티브층(30a), 및 상기 제1액티브층(30a)의 양단에서 각각 도체화 처리된 제2액티브층(30b)과 제3액티브층(30c)을 포함한다.
상기 제2액티브층(30b)은 상기 소스 전극(70a)과 연결되고, 상기 제3액티브층(30c)은 상기 드레인 전극(70b)과 연결된다.
특히, 본 발명의 실시예에 따른 상기 제1액티브층(30a)의 산소 농도는 상기 제2액티브층(30b) 및 제3액티브층(30c) 각각의 산소 농도와 동일하게 구비된다. 이 때, 동일하다는 것은 물리적 동일을 의미하는 것이 아니라 오차를 포함하는 범위에서의 동일을 의미한다고 할 것이다.
즉, 전술한 바와 같이, 종래에는 게이트 절연막을 건식 식각하였고, 그로 인해 건식 식각 공정에서 제2액티브층 및 제3액티브층의 산소 결합을 끊어 산소 결함(Oxygen Vacancy)을 형성함으로써 도체화 처리된 영역의 저항을 낮추고 있었다. 따라서, 종래의 박막 트랜지스터에 포함된 제1액티브층에는 산소 결함이 형성되지 않고, 제2액티브층 및 제3액티브층에만 산소 결함이 형성되기 때문에 제1액티브층의 산소 농도는 제2액티브층 및 제3액티브층의 산소 농도에 비해서 높게 형성되어 있었다.
그러나, 전술한 바와 같이 본 발명의 실시예에서는 종래의 건식 식각 방식이 아닌 습식 식각 방식으로 상기 게이트 절연막(40)을 식각하기 때문에 상기 제2액티브층(30b) 및 제3액티브층(30c)에 산소 결함이 형성되지 않는다. 그 결과 본 발명의 실시예에 따른 상기 제1액티브층(30a)은 상기 제2액티브층(30b) 및 제3액티브층(30c)과 동일한 산소 농도를 갖도록 구비된다.
상기 게이트 절연막(40)은 상기 액티브층(30)의 중앙 즉, 제1액티브층(30a) 상에 패턴 형성되어 있다. 이와 같은 게이트 절연막(40)은 상기 게이트 전극(50)을 상기 제1액티브층(30a)로부터 절연시키는 역할을 한다.
상기 게이트 절연막(40)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 게이트 전극(50)은 상기 게이트 절연막(40) 상에 패턴 형성되어 있다. 상기 게이트 전극(50)은 상기 게이트 절연막(40)과 동일한 패턴으로 형성될 수 있다. 여기서, 게이트 전극(50)의 패턴과 게이트 절연막(40)의 패턴이 동일하다는 것은 양자의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미세한 차이가 발생한 경우를 포함하는 것으로 해석되어야 한다.
상기 게이트 전극(50)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 층간 절연막(60)은 상기 게이트 전극(50)을 포함한 기판(10) 전체 면에 형성되어 있다. 다만, 상기 층간 절연막(60)은 소정 영역에 제1콘택홀(CH1) 및 제2콘택홀(CH2)을 구비하고 있어, 상기 제1콘택홀(CH1)과 제2콘택홀(CH2)에 의해서 상기 제2액티브층(30b) 및 제3액티브층(30c)이 노출된다.
상기 층간 절연막(60)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 소스 전극(70a) 및 드레인 전극(70b)은 상기 층간 절연막(60) 상에서 서로 마주하면서 패턴 형성되어 있다.
상기 소스 전극(70a)은 상기 제1콘택홀(CH1)을 통해서 상기 노출된 제2액티브층(30b)과 연결되어 있고, 상기 드레인 전극(70b)은 상기 제2콘택홀(CH2)을 통해서 상기 노출된 제3액티브층(30c)과 연결되어 있다.
상기 소스 전극(70a) 및 드레인 전극(70b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 보호막(80)은 상기 소스 전극(70a) 및 드레인 전극(70b)을 포함한 기판(10) 전체 면에 형성되어 있다. 다만, 상기 보호막(80)은 소정 영역에 제3콘택홀(CH3)을 구비하고 있어, 상기 제3콘택홀(CH3)에 의해서 상기 드레인 전극(70b)의 소정 영역이 노출된다.
상기 보호막(80)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 화소 전극(90)은 상기 보호막(80) 상에 패턴 형성되어 있다. 특히, 상기 화소 전극(90)은 상기 제3콘택홀(CH3)을 통해서 상기 노출된 드레인 전극(70b)과 연결되어 있다.
상기 화소 전극(90)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 불투명한 금속으로 이루어질 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 도 3은 보호막(80)에 구비된 제3콘택홀(CH3)의 위치, 및 그에 따라 화소 전극(90)이 드레인 전극(70b)과 연결되는 위치를 제외하고, 전술한 도 2의 박막 트랜지스터 기판과 동일한 구성 및 위치를 갖는다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 경우, 층간 절연막(60)에 구비된 제2콘택홀(CH2)과 보호막(80)에 구비된 제3콘택홀(CH3)의 위치가 상이할 수 있다.
즉, 도 2에서는 상기 층간 절연막(60)에 구비된 제2콘택홀(CH2)과 중첩되는 위치에 상기 제3콘택홀(CH3)이 구비될 수 있지만, 본 발명은 이에 한정되는 것은 아니므로 도 3에 도시된 바와 같이 상기 제3콘택홀(CH3)은 상기 제2콘택홀(CH2)과 중첩되지 않는 위치에 구비될 수 있다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터의 제조 공정에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.
우선, 도 4a에서 알 수 있듯이, 기판(10)의 전체 면 상에 버퍼층(20)을 형성하고, 상기 버퍼층(20) 상에 액티브층(30)을 패턴 형성한다.
상기 버퍼층(20)은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 상기 버퍼층(20)은 고온의 증착 공정 중에 상기 기판(10) 상에 함유된 물질이 상기 액티브층(30)으로 확산되는 것을 차단하는 역할을 한다. 또한, 상기 버퍼층(20)은 본 발명에 따른 박막 트랜지스터가 유기발광장치에 적용될 경우 외부의 수분이나 습기가 유기발광장치 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다.
상기 액티브층(30)은 상기 버퍼층(20) 상에 In-Ga-Tin(Sn)-O(IGTO), In-Sn-Zn-O, In-Ga-Sn-Zn-O 등과 같이 Sn을 포함하는 Sn-base의 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해 약 450 이하의 고온 열처리 공정을 수행하고, 해당 산화물 반도체 상에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 소위 마스크 공정을 이용하여 패턴 형성될 수 있다. 이하에서 설명하는 각각의 구성에 대한 패턴 형성도 상기와 같은 노광, 현상 및 식각 공정을 포함한 마스크 공정을 이용하여 수행할 수 있다.
또한, 도면에 도시하지는 않았으나, 상기 기판(10) 상에 상기 버퍼층(20)을 형성하기 전에 차광층을 형성하여, 상기 액티브층(30)으로 외부 광이 조사되어 누설전류가 발생하는 것을 방지할 수 있다. 이 경우 상기 차광층은 광을 차단하는 블랙 재료 예를 들어, 카본 블랙을 포함하는 블랙 수지(resin) 등으로 이루어질 수 있다.
다음, 도 4b에서 알 수 있듯이, 상기 액티브층(30)을 포함한 기판 전체 면에 게이트 절연막층(41) 및 게이트 전극층(51)을 차례로 형성하고, 상기 게이트 전극층(51) 상에 포토레지스트 패턴(PR)을 형성한다.
상기 게이트 절연막층(41)은 PECVD법을 이용하여 형성하고, 상기 게이트 전극층(51)은 스퍼터링법(Sputtering)을 이용하여 형성하고, 상기 포토레지스트 패턴(PR)은 전술한 마스크 공정을 이용하여 형성할 수 있다.
다음, 도 4c에서 알 수 있듯이, 상기 포토레지스트 패턴(PR)을 마스크로 하여 상기 게이트 전극층(51)을 식각한다. 이 때, 상기 게이트 전극층(51)을 식각하기 위한 식각액은 상기 게이트 전극층(51)을 구성하는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금을 선택적으로 식각하고, 상기 게이트 절연막층(41)을 식각하지 않는 물질이 이용될 수 있다.
이와 같은 식각 공정을 수행하면, 상기 게이트 전극층(51)이 식각되어 상기 게이트 절연막층(41) 상에 게이트 전극(50) 패턴이 형성된다.
다음, 도 4d에서 알 수 있듯이, 상기 포토레지스트 패턴(PR)을 마스크로 하여 상기 게이트 절연막층(41)을 식각하고, 상기 포토레지스트 패턴(PR)을 제거한다.
이와 같은 식각 공정을 수행하면, 상기 게이트 절연막층(41)이 식각되어 상기 액티브층(30) 상에 게이트 절연막(40) 패턴이 형성된다. 이 때, 상기 포토레지스트 패턴(PR)을 마스크로 상기 게이트 전극층(51) 및 상기 게이트 절연막층(41)을 식각함에 따라 상기 게이트 절연막(40)과 상기 게이트 전극(50)은 동일한 패턴으로 형성됨을 알 수 있다.
특히, 전술한 단계(도 4d)에서, 상기 게이트 절연막(40)은 습식 식각 공정을 통해 패턴 형성된다.
즉, 종래에는 건식 식각 공정을 통해 게이트 절연막층을 식각하였고, 그 과정에서 플라즈마 또는 UV처리를 통해 액티브층의 산소 결합을 끊어 산소 결함(Oxygen Vacancy)을 형성함으로써, 도체화된 영역의 저항을 낮추고 있었다.
그러나, 이와 같이 도체화된 영역에 산소 결함을 형성함에 따라, 고온 환경에서 수행되는 후속 공정 중에 도체화된 영역에서 다시 산소 결합이 발생하면서 액티브층의 저항이 증가하는 문제가 있었다.
따라서, 본 발명의 실시예에서는 건식 식각 공정에 의해 상기 액티브층(30)에 산소 결함이 형성되는 것을 방지할 수 있도록 HF를 식각액으로 이용하는 습식 식각 공정을 통해 상기 게이트 절연막(40)을 형성한다.
한편, 기존의 IGZO 계열의 산화물 반도체의 경우 습식 식각 공정에서 식각액에 의해 손상될 우려가 있다.
따라서, 본 발명의 실시예에서는 습식 식각 공정에서 상기 게이트 절연막층(41)만을 선택적으로 식각하고 해당 식각액으로부터 상기 액티브층(30)이 손상되지 않을 수 있도록 상기 액티브층(30)을 In-Ga-Tin(Sn)-O(IGTO), In-Sn-Zn-O, In-Ga-Sn-Zn-O 등과 같이 Sn을 포함하는 Sn-base의 산화물 반도체로 형성한다.
본 발명에서 상기 게이트 절연막층(41)을 식각하는 식각액은 HF에 한정되는 것은 아니므로, 상기 게이트 절연막층(41)만을 선택적으로 식각하고 상기 Sn-base의 산화물 반도체를 손상시키지 않는 물질은 무엇이든 이용될 수 있다.
다음, 도 4e에서 알 수 있듯이, 상기 액티브층(30) 및 게이트 전극(50) 상에 층간 절연막(60)을 패턴 형성한다.
상기 층간 절연막(60)은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
상기 층간 절연막(60)은 상기 액티브층(30)의 양단의 일부 영역을 노출시키기 위해서 제1콘택홀(CH1) 및 제2콘택홀(CH2)을 구비하도록 패턴 형성된다.
상기 층간 절연막(60)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
특히, 본 발명의 실시예에서는 상기 층간 절연막(60)을 패턴 형성하는 과정에서 상기 액티브층(60)의 일단 및 타단을 도체화한다.
구체적으로 PECVD법을 이용하여 상기 층간 절연막(60)을 형성하기 위해서 실란(SiH4)과 아산화질소(N2O) 가스를 상기 기판(10) 상에 공급하는데, 본 발명의 실시예에서는 상기 게이트 전극(50)과 중첩되지 않는 상기 액티브층(60)의 일단 및 타단 영역에 수소 결합(H-incorporation)을 형성함으로써 상기 액티브층(30)의 일단 및 타단을 도체화한다.
즉, 수소는 산화물 내에서 도너(donor)로 작용하여 전자를 제공하는 역할을 수행할 수 있으므로, 본 발명의 실시예에서는 종래처럼 산소 결합을 끊어서 자유 전자를 증가시키는 방식이 아닌 수소 결합을 형성하여 자유 전자를 증가시키는 방식으로 상기 액티브층(30)의 일부 영역을 도체화하면서 도체화된 영역의 저항을 낮춘다.
또한, 전술한 바와 같이 본 발명의 실시예에 따른 상기 액티브층(60)은 Sn-base의 산화물 반도체로 이루어지는데, Sn-base의 산화물 반도체는 기존의 IGZO 계열의 산화물 반도체 보다 수소에 민감하기 때문에 상기 층간 절연막(60)을 형성하기 위해 공급되는 수소와 수소 결합을 형성하여 도체화될 수 있다.
그 결과, 본 발명의 실시예에서는 도 4e에 도시된 바와 같이, 상기 층간 절연막(60)을 패턴 형성하는 과정에서 상기 액티브층(30)의 일부 영역이 도체화되어, 상기 게이트 전극(50)이 형성된 영역에 대응하여 도체화 처리가 이루어지지 않은 제1액티브층(30a), 및 상기 제1액티브층(30a)의 양단에서 각각 도체화 처리된 제2액티브층(30b)과 제3액티브층(30c)을 포함하는 상기 액티브층(30)이 형성된다.
그리고 상기 제1콘택홀(CH1)을 통해 상기 제2액티브층(30b)이 노출되고, 상기 제2콘택홀(CH2)을 통해 상기 제3액티브층(30c)이 노출된다.
상기에서는 상기 층간 절연막(60)을 형성하기 위해 공급하는 가스로 실란과 아산화질소를 예로 들었으나, 본 발명은 이에 한정되는 것은 아니므로 제2액티브층(30b) 및 제3액티브층(30c)에서의 수소 결합을 위해 수소를 제공할 수 있는 가스는 무엇이든 포함할 수 있다.
이와 같이, 본 발명의 실시예에서는 상기 액티브층(30)의 도체화된 영역에 산소 결함을 형성하지 않고 수소 결합을 형성하는 방식으로 도체화된 영역의 저항을 낮추기 때문에, 고온 환경에서 수행되는 후속 공정시에도 상기 액티브층(30)의 저항이 증가하지 않고 안정한 상태를 유지할 수 있다.
다음, 도 4f에서 알 수 있듯이, 상기 층간 절연막(60) 상에 소스 전극(70a) 및 드레인 전극(70b)을 패턴 형성한다.
상기 소스 전극(70a)은 상기 제1 콘택홀(CH1)을 통해서 상기 제2액티브층(30b)과 연결되고, 상기 드레인 전극(70b)은 상기 제2 콘택홀(CH2)을 통해서 상기 제3액티브층(30c)과 연결되도록 패턴 형성된다.
다음, 도 4g에서 알 수 있듯이, 상기 소스 전극(70a) 및 드레인 전극(70b) 상에 보호막(80)을 패턴 형성한다.
상기 보호막(80)은 상기 드레인 전극(70b)을 노출시키기 위해서 제3콘택홀(CH3)을 구비하도록 패턴 형성된다.
다음, 도 4h에서 알 수 있듯이, 상기 보호막(80) 상에 화소 전극(90)을 패턴 형성한다.
상기 화소 전극(90)은 상기 제3콘택홀(CH3)을 통해서 상기 드레인 전극(70b)과 연결되도록 패턴 형성된다.
이하에서는, 종래기술에 따른 박막 트랜지스터 기판 대비 본 발명의 실시예에 따른 박막 트랜지스터 기판의 차별화된 효과를 살펴보기로 한다.
도 5는 종래기술에 따른 박막 트랜지스터 기판과 본 발명의 실시예에 따른 박막 트랜지스터 기판의 소자 특성을 비교한 그래프이고, 도 6은 종래기술에 따른 박막 트랜지스터 기판과 본 발명의 실시예에 따른 박막 트랜지스터 기판의 도체화 영역의 열 안정성을 비교한 그래프이다.
도 5의 장치 A(Device A)는 레퍼런스를 위한 구성으로 게이트 절연막을 식각하지 않은 상태의 박막 트랜지스터 기판, 장치 B(Device B)는 건식 식각을 통해 게이트 절연막을 식각한 상태의 박막 트랜지스터 기판, 장치 C(Device C)는 본 발명의 실시예에 따른 습식 식각을 통해 게이트 절연막을 식각한 상태의 박막 트랜지스터 기판을 각각 의미한다.
도 5에 도시된 바와 같이, 문턱 전압을 초과한 게이트 전압(Gate Voltage)의 인가에 따라 장치 A, 장치 B 및 장치 C의 박막 트랜지스터 기판에서 흐르는 전류(Drain Current)를 비교하면, 동일한 게이트 전압에 대해서 장치 B 및 장치 C의 전류가 장치 A에 대한 전류 보다 더 큰 것을 알 수 있고, 이는 장치 B 및 장치 C에 형성된 도체화 영역의 저항이 장치 A에 형성된 도체화 영역의 저항 보다 낮음을 의미한다.
즉, 장치 A와 같은 상태에서는 도체화 영역의 저항이 크게 형성되는 문제가 있었기 때문에, 전술한 바와 같이 종래에는 건식 식각 과정에서 액티브층의 산소 결합을 끊음으로써 도체화 영역의 저항이 낮아진 형태의 장치 B를 형성하였고, 본 발명의 실시예에서는 층간 절연막을 형성하는 과정에서 액티브층에 수소 결합을 형성함으로써 도체화 영역의 저항이 낮아진 형태의 장치 C를 형성하였다.
즉, 장치 A 대비 종래기술에 따른 장치 B와 본 발명의 실시예에 따른 장치 C에는 상대적으로 낮은 저항을 갖는 도체화 영역이 형성되어 있음을 확인할 수 있다.
한편, 도 6에 도시된 바와 같이, 박막 트랜지스터 기판에 대한 어닐링(annealing) 공정이 반복됨에 따라 건식 식각을 통해 게이트 절연막을 식각한 상태의 박막 트랜지스터 기판인 장치 B의 저항률(Resistivity)은 증가하는데 반해, 본 발명의 실시예에 따른 장치 C의 저항률은 일정하게 유지됨을 확인할 수 있다.
즉, 건식 식각을 통해 게이트 절연막을 식각하는 종래기술의 경우 건식 식각 과정을 통해 액티브층의 산소 결합을 끊음으로써 도체화 영역의 저항률을 낮추었기 때문에, 고온 환경에서 추가적인 어닐링 공정이 반복됨에 따라 도체화 영역에서 산소와 재결합이 발생하여 다시 저항률이 증가하는 문제가 있었다.
그러나, 본 발명의 실시예에서는 건식 식각 과정에서 액티브층의 산소 결합을 끊는 방식으로 액티브층을 도체화하는 것이 아니라, 층간 절연막을 형성하는 과정에서 액티브층의 수소 결합을 유도하여 액티브층을 도체화하기 때문에, 추가적인 어닐링 공정이 반복되더라도 저항률에 거의 변화가 없음을 알 수 있다.
도 5 및 도 6에서 살펴본 바와 같이, 본 발명의 실시예에 따르면 건식 식각 과정을 통해 게이트 절연막을 식각하는 종래의 박막 트랜지스터 기판과 유사한 수준의 낮은 저항을 갖는 도체화 영역을 형성할 수 있을 뿐만 아니라, 고온의 후속 공정이 수행되더라도 저항률이 변하지 않는 안정된 상태를 유지함을 알 수 있다.
도 7은 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판이 적용된 유기발광장치에 관한 것이다.
도 7에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광장치는, 전술한 도 2에 따른 박막 트랜지스터 기판을 포함하고, 상기 박막 트랜지스터 기판 상에 뱅크층(120), 발광부(130), 및 상부 전극(140)을 추가로 포함하여 이루어진다.
상기 뱅크층(120)은 상기 보호막(80) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(120)은 상기 소스 전극(70a) 및 드레인 전극(70b) 위쪽에 형성되어 있으며, 특히 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(120)에 의해 둘러싸여 있다.
이와 같은 뱅크층(120)은 유기절연물질, 예를 들면 폴리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 발광부(130)는 상기 화소 전극(90) 상에 형성되어 있다. 상기 발광부(130)은 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(130)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다.
상기 상부 전극(140)은 상기 발광부(130) 상에 형성되어 있다. 이와 같은 상부 전극(140)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(130) 뿐만 아니라 상기 뱅크층(120)을 포함한 기판 전체 면에 형성될 수 있다.
상기 상부 전극(140)은 은(Ag)과 같은 금속 또는 투명한 도전물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
이상과 같은 도 7에 따른 유기발광장치는, 전술한 도 4a 내지 도 4h에 따른 공정으로 박막 트랜지스터 기판을 제조한 후, 상기 소스 전극(70a) 및 드레인 전극(70b) 위쪽의 보호막(80) 상에 뱅크층(120)을 패턴 형성하고, 상기 화소 전극(90) 상에 발광부(130)를 패턴 형성하고, 그리고 상기 발광부(130) 상에 상부 전극(140)을 형성하는 공정을 통해 제조된다.
도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판이 적용된 액정표시장치에 관한 것이다.
도 8에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 전술한 도 2 에 따른 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판(200), 및 상기 양 기판 사이에 형성된 액정층(300)을 포함하여 이루어진다.
도시하지는 않았지만, 상기 박막 트랜지스터 기판 상에는 화소 전극(90)과 함께 액정 구동을 위한 전계를 형성하기 위한 공통 전극이 추가로 형성될 수 있다.
상기 대향 기판(200)은 도시하지는 않았지만 차광층 및 컬러 필터층을 포함하여 이루어질 수 있다.
상기 차광층은 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조의 차광층 사이 영역에 형성된다.
본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다.
이상과 같은 도 8에 따른 액정표시장치는, 전술한 도 4a 내지 도 4h에 따른 공정으로 박막 트랜지스터 기판을 제조하고, 대향 기판(200)을 제조하고, 그리고, 상기 양 기판 사이에 액정층(300)을 형성하면서 양 기판을 합착하는 공정을 통해 제조된다.
상기 양 기판을 합착하는 공정은 당업계에 공지된 진공주입법 또는 액정적하법을 이용하여 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판 20: 버퍼층
30: 액티브층 40: 게이트 절연막
50: 게이트 전극 60: 층간 절연막
70a: 소스 전극 70b: 드레인 전극
80: 보호막 90: 화소 전극

Claims (11)

  1. 기판 상에 산화물 반도체로 이루어진 액티브층을 형성하는 공정;
    상기 액티브층을 포함한 기판 전체 면에 게이트 절연막층 및 게이트 전극층을 차례로 형성하고, 상기 게이트 전극층 상에 포토레지스트 패턴을 형성하는 공정;
    상기 포토레지스트 패턴을 마스크로 하여 상기 게이트 전극층 및 게이트 절연막층을 차례로 식각하여 게이트 전극 및 게이트 절연막 패턴을 형성하는 공정;
    상기 게이트 전극과 오버랩되지 않은 상기 액티브층의 일단 및 타단을 노출시키기 위한 제1콘택홀 및 제2콘택홀을 구비하는 층간 절연막을 형성하는 공정; 및
    상기 제1콘택홀을 통해서 상기 액티브층의 일단과 연결되는 소스 전극을 형성하고 상기 제2콘택홀을 통해서 상기 액티브층의 타단과 연결되는 드레인 전극을 형성하는 공정을 포함하고,
    상기 층간 절연막을 형성하는 공정을 통해 상기 액티브층의 일단 및 타단을 도체화시키고,
    상기 액티브층을 형성하는 공정은, Sn을 포함하는 Sn-base의 산화물 반도체를 이용하여 상기 액티브층을 형성하고,
    상기 게이트 절연막을 형성하는 공정은, 습식 식각 공정을 통해서 상기 게이트 절연막층을 식각하여 상기 게이트 절연막을 형성하고,
    상기 액티브층의 일단 및 타단은 상기 층간 절연막을 형성하는 공정에서 공급되는 수소와의 수소 결합에 의해 도체화되는 것을 특징으로 하는, 박막 트랜지스터 기판의 제조방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 액티브층을 형성하는 공정 이전에 상기 기판 상에 버퍼층을 형성하는 공정;
    상기 소스 전극 및 드레인 전극을 형성하는 공정 이후에 상기 드레인 전극을 노출시키기 위한 제3콘택홀을 구비하면서 상기 기판의 전체 면에 보호막을 형성하는 공정; 및
    상기 제3콘택홀을 통해서 상기 드레인 전극과 연결되도록 상기 보호막 상에 화소 전극을 형성하는 공정을 더 포함하는, 박막 트랜지스터 기판의 제조방법.
  6. 기판 상에 형성되며 산화물 반도체로 이루어진 액티브층;
    상기 액티브층 상에 구비된 게이트 절연막;
    상기 게이트 절연막 상에 구비된 게이트 전극;
    상기 게이트 전극과 오버랩되지 않은 상기 액티브층의 일단 및 타단을 노출시키기 위한 제1콘택홀 및 제2콘택홀을 구비하는 층간 절연막; 및
    상기 제1콘택홀을 통해서 상기 액티브층의 일단과 연결되는 소스 전극 및 상기 제2콘택홀을 통해서 상기 액티브층의 타단과 연결되는 드레인 전극을 포함하고,
    상기 액티브층의 중앙의 산소 농도는 상기 액티브층의 일단 및 타단의 산소 농도와 동일하게 구비되고,
    상기 액티브층은, Sn을 포함하는 Sn-base의 산화물 반도체로 이루어지고,
    상기 게이트 절연막은 습식 식각 공정을 통해 형성되고,
    상기 액티브층의 일단 및 타단은 상기 층간 절연막 형성시 공급되는 수소와의 수소 결합에 의해 도체화되는 것을 특징으로 하는, 박막 트랜지스터 기판.
  7. 삭제
  8. 제6항에 있어서,
    상기 게이트 절연막과 상기 게이트 전극은 동일한 패턴으로 구비되는, 박막 트랜지스터 기판.
  9. 제6항에 있어서,
    상기 기판과 액티브층 사이에 구비된 버퍼층;
    상기 드레인 전극을 노출시키기 위한 제3콘택홀을 구비하면서 상기 소스 전극 및 드레인 전극을 포함한 상기 기판의 전체 면에 구비된 보호막; 및
    상기 제3콘택홀을 통해서 상기 드레인 전극과 연결되도록 상기 보호막 상에 구비된 화소 전극을 더 포함하는, 박막 트랜지스터 기판.
  10. 제1항 또는 제5항에 기재된 박막 트랜지스터 기판의 제조방법을 포함하여 이루어지는, 디스플레이 장치의 제조방법.
  11. 제6항, 제8항, 및 제9항 중 어느 한 항에 기재된 박막 트랜지스터 기판을 포함하여 이루어지는, 디스플레이 장치.
KR1020160064279A 2016-05-25 2016-05-25 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법 KR101825410B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160064279A KR101825410B1 (ko) 2016-05-25 2016-05-25 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160064279A KR101825410B1 (ko) 2016-05-25 2016-05-25 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법

Publications (2)

Publication Number Publication Date
KR20170133159A KR20170133159A (ko) 2017-12-05
KR101825410B1 true KR101825410B1 (ko) 2018-02-06

Family

ID=60920828

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160064279A KR101825410B1 (ko) 2016-05-25 2016-05-25 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법

Country Status (1)

Country Link
KR (1) KR101825410B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108389867A (zh) * 2018-02-26 2018-08-10 深圳市华星光电半导体显示技术有限公司 阵列基板及阵列基板的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272427A (ja) * 2008-05-07 2009-11-19 Canon Inc 薄膜トランジスタ及びその製造方法
WO2016099150A1 (ko) 2014-12-16 2016-06-23 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272427A (ja) * 2008-05-07 2009-11-19 Canon Inc 薄膜トランジスタ及びその製造方法
WO2016099150A1 (ko) 2014-12-16 2016-06-23 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판

Also Published As

Publication number Publication date
KR20170133159A (ko) 2017-12-05

Similar Documents

Publication Publication Date Title
US9443877B2 (en) Thin film transistor panel having an etch stopper on semiconductor
KR101312259B1 (ko) 박막 트랜지스터 및 그 제조방법
KR101410926B1 (ko) 박막 트랜지스터 및 그 제조방법
CN104733543B (zh) 薄膜晶体管阵列面板及其制造方法
KR102131195B1 (ko) 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
US20190214485A1 (en) Thin-film transistor, manufacturing method thereof, and array substrate
US8728861B2 (en) Fabrication method for ZnO thin film transistors using etch-stop layer
TWI427784B (zh) 畫素結構的製造方法及有機發光元件的製造方法
KR20140071218A (ko) 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
US20170077271A1 (en) Array substrate for liquid crystal display device and method of manufacturing the same
KR101579453B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
JP5636304B2 (ja) 薄膜トランジスタ回路基板及びその製造方法
KR101825410B1 (ko) 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법
KR102090518B1 (ko) 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR20160089592A (ko) 산화물 박막트랜지스터의 제조방법
US20150069401A1 (en) Thin film transistor substrate and method of manufacturing the thin film transistor substrate
CN106469757B (zh) 半导体装置及半导体装置的制造方法
JPWO2019106896A1 (ja) 薄膜トランジスタ
KR102130389B1 (ko) 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR20140062748A (ko) 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR102101398B1 (ko) 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR102091500B1 (ko) 박막 트랜지스터 기판 및 그 제조방법
CN112687554B (zh) 阵列基板制备方法、阵列基板及显示装置
KR101438642B1 (ko) 박막 트랜지스터 및 그 제조방법
JP2022178141A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right