KR101579453B1 - 박막 트랜지스터 표시판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 이의 제조 방법 Download PDF

Info

Publication number
KR101579453B1
KR101579453B1 KR1020090037745A KR20090037745A KR101579453B1 KR 101579453 B1 KR101579453 B1 KR 101579453B1 KR 1020090037745 A KR1020090037745 A KR 1020090037745A KR 20090037745 A KR20090037745 A KR 20090037745A KR 101579453 B1 KR101579453 B1 KR 101579453B1
Authority
KR
South Korea
Prior art keywords
oxide
active layer
layer pattern
data line
oxide active
Prior art date
Application number
KR1020090037745A
Other languages
English (en)
Other versions
KR20100118838A (ko
Inventor
이동훈
이제훈
김도현
김희태
정창오
윤필상
김기원
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020090037745A priority Critical patent/KR101579453B1/ko
Priority to US12/756,323 priority patent/US8558230B2/en
Publication of KR20100118838A publication Critical patent/KR20100118838A/ko
Application granted granted Critical
Publication of KR101579453B1 publication Critical patent/KR101579453B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

저저항 특성을 가지되, 액티브층 패턴과 데이터 배선의 상호 확산 및 접촉 저항이 감소된 박막 트랜지스터 표시판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 표시판은, 절연 기판 상에 형성된 게이트 배선과, 게이트 배선 상에 형성되고 제1 물질을 포함하는 산화물 액티브층 패턴과, 산화물 액티브층 패턴 상에 게이트 배선과 교차하도록 형성되고, 제2 물질을 포함하는 데이터 배선과, 산화물 액티브층 패턴과 데이터 배선 사이에 개재되고, 제3 물질의 산화물을 포함하는 배리어층 패턴을 포함한다.
배리어층 패턴, 오믹 콘택층 패턴, 저저항

Description

박막 트랜지스터 표시판 및 이의 제조 방법{Thin film transistor substrate and method of fabricating thereof}
본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 저저항 특성을 가지되, 액티브층 패턴과 데이터 배선의 상호 확산 및 접촉 저항이 감소된 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display : LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display : FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
박막 트랜지스터 표시판으로서 누설 광전류가 적고 가시 광선에 의한 열화 현상이 방지되어 잔상이 감소되는 산화물 액티브층 패턴이 연구되고 있다.
또한, 트랜지스터 표시판에 포함되는 배선들의 저항을 감소시켜 박막 트랜지스터 표시판의 전기적 특성을 향상시키는 방법도 연구되고 있다.
산화물 액티브층 패턴을 포함하는 박막 트랜지스터 표시판의 전기적 특성을 향상시키기 위해 산화물 액티브층 패턴과 데이터 배선의 접촉 저항을 감소시키는 방법이 연구되고 있다.
저저항 특성을 유지하되, 산화물 액티브층 패턴과 데이터 배선의 상호 확산을 방지하고, 산화물 액티브층 패턴과 데이터 배선의 접촉 저항을 감소시킬 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 저저항 특성을 가지되, 액티브층 패턴과 데이터 배선의 상호 확산 및 접촉 저항이 감소된 박막 트랜지스터 표시판을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판 상에 형성된 게이트 배선과, 상기 게이트 배선 상에 형성되고 제1 물질을 포함하는 산화물 액티브층 패턴과, 상기 산화물 액티브층 패턴 상에 상기 게이트 배선과 교차하도록 형성되고, 제2 물질을 포함하는 데이터 배선과, 상기 산화물 액티브층 패턴과 상기 데이터 배선 사이에 개재되고, 제3 물질의 산화물을 포함하는 배리어층 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판 상에 형성된 게이트 배선과, 상기 게이트 배선 상에 형성되고 제1 물질을 포함하는 산화물 액티브층 패턴과, 상기 산화물 액티브층 패턴 상에 상기 게이트 배선과 교차하도록 형성되고, 제2 물질을 포함하는 단일막으로 이루어진 데이터 배선과, 상기 데이터 배선의 상면, 하면, 및 측면을 둘러싸도록 형성된 제3 물질의 산화물을 포함하는 배리어 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 제1 물질을 포함하는 산화물 액티브층 패턴, 상기 산화물 액티브층 패턴 상에 상기 게이트 배선과 교차하고 제2 물질을 포함하는 데이터 배선, 및 상기 산화물 액티브층 패턴과 상기 데이터 배선 사이에 제3 물질의 산화물을 포함하는 배리어층 패턴을 형성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 제1 물질을 포함하는 산화물 액티브층 패턴, 상기 산화물 액티브층 패턴 상에 상기 게이트 배선과 교차하도록 제2 물질을 포함하는 단일막으로 이루어진 데이터 배선, 및 상기 데이터 배선의 상면, 하면, 및 측면을 둘러싸도록 제3 물질의 산화물을 포함하는 배리어 패턴을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 2는 도 1의 A-A'선을 따라 자른 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 표시판은 절연 기판(10) 상에 형성된 박막 트랜지스터 등 다양한 소자들을 포함한다.
절연 기판(10)은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어질 수 있다.
절연 기판(10) 위에는 게이트 신호를 전달하는 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)이 형성되어 있다. 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22) 으로부터 돌출되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다.
게이트 배선(22, 26, 27, 28)22, 26, 27, 28)은 절연 기판(10) 위에 형성되어 공통 전압(common voltage)을 전달하는 스토리지 전극(27) 및 스토리지선(28)을 더 포함할 수 있다. 스토리지선(28)은 게이트선(22)과 실질적으로 평행하게 가로 방향으로 형성될 수 있다. 스토리지 전극(27)은 스토리지선(28)보다 폭이 넓게 형성될 수 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룬다.
이와 같은 스토리지 전극(27) 및 스토리지선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.
게이트 배선(22, 26, 27, 28)22, 26, 27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비 저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10), 게이트 배선(22, 26, 27, 28)22, 26, 27, 28) 위에는 예를 들어 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 제1 물질을 포함하는 산화물 액티브층 패턴(42, 44)이 형성되어 있다.
산화물 액티브층 패턴(42, 44)에서 '액티브'란 구동 전류 인가시 전기적 특성을 가지게 되는 활성 물질을 의미하며, 반도체 및 금속 산화물 등을 모두 포함한다. 본 발명의 실시예들에 따른 산화물 액티브층 패턴(42, 44)은 제1 물질을 포함하는 산화물로 이루어질 수 있다. 제1 물질은 Zn, In, Sn, Ga, 및 Hf로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 산화물 액티브층 패턴(42, 44)은 이들 제1 물질에 2족 원소, 3족 원소, 12족 원소, 14족 원소, 또는 15족 원소를 도핑 또는 합금한 것일 수 있다. 구체적으로 본 발명의 실시예들에 따른 산화 물 액티브층 패턴(42, 44)은 제1 물질의 산화물, 예를 들어 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어지거나, 상술한 원소들을 도핑 또는 합금한 것일 수 있다.
산화물 액티브층 패턴(42, 44)은 그 명칭에 불구하고 질화물을 더 포함할 수 있으며, 산화물을 제외한 제1 물질의 질화물만으로 이루어진 소위 질화물 액티브층 패턴일 수 있다. 질화물 액티브층 패턴은 예를 들어 GaN으로 이루어질 수 있다.
이러한 산화물 액티브층 패턴(42, 44)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오프 전류비가 105 내지 108 의 값을 가짐으로써 뛰어난 반도체 특성을 가지고 있다. 또한 산화물 액티브층 패턴(42, 44)의 경우, 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로 박막 트랜지스터 표시판의 개구율을 높일 수 있다. 또한, 산화물 액티브층 패턴(42, 44)은 비정질 상태이지만 높은 전하의 유효 이동도를 가지고 있고, 기존 비정질 규소의 제조 공정을 그대로 적용할 수 있어서 대면적 표시 장치에 대하여 적용할 수 있다.
산화물 액티브층 패턴(42, 44)과 데이터 배선(62, 65, 66, 67)의 패턴 형상은 서로 상이하거나 동일할 수 있다. 즉, 산화물 액티브층 패턴(42, 44)은 게이트 전극(26)과 소스 전극(65) 및 드레인 전극(66)이 오버랩되는 부위에만 형성되어 섬형(island type) 형상을 가질 수 있다. 또한, 산화물 반도체 패턴(42, 44)은 산화물 박막 트랜지스터의 채널 영역을 제외하고는 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상을 가지는 선형(linear type) 형상을 가질 수도 있다.
산화물 액티브층 패턴(42, 44)의 상부에는 산화물 액티브층 패턴(42, 44)과 후술하는 배리어층 패턴(162, 165, 166, 167) 사이에 개재되고, 산화물 액티브층 패턴(42, 44)의 산소 이온이 일부 제거되어 오믹 콘택층 패턴(52, 55, 56, 57)이 형성될 수 있다. 오믹 콘택층 패턴(52, 55, 56, 57)은 데이터 배선(62, 65, 66, 67)과 산화물 액티브층 패턴(42, 44)의 접촉 저항을 감소시킨다. 오믹 콘택층 패턴(52, 55, 56, 57)은 후술하는 데이터 배선(62, 65, 66, 67)의 형상을 따라 패터닝될 수 있다. 오믹 콘택층 패턴(52, 55, 56, 57)은 산화물 액티브층 패턴(42, 44)을 중심으로 양측으로 서로 이격된 오믹 콘택층 패턴(55, 56)을 포함할 수 있다. 서로 이격된 오믹 콘택층 패턴(55, 56)은 소스 전극(65) 및 드레인 전극(66)과 동일한 패턴을 가질 수 있다.
오믹 콘택층 패턴(52, 55, 56, 57)은 실질적으로 산화물 액티브층 패턴(42, 44)과 동일한 물질로 이루어지지만, 산소 공핍(oxygen vacancy) 등에 의해 캐리어(carrier)를 증가시켜 전도성을 가지며, 산화물 액티브층 패턴(42, 44)과 데이터 배선(62, 65, 66, 67)간의 접촉 저항을 감소시키는 역할을 한다.
오믹 콘택층 패턴(52, 55, 56, 57)은 산화물 액티브층 패턴(42, 44)과 데이 터 배선(62, 65, 66, 67)간의 콘택 저항이 충분히 작은 경우 형성되지 않을 수도 있다.
오믹 콘택층 패턴(52, 55, 56, 57) 위에는 후술하는 데이터 배선(62, 65, 66, 67)의 구성 물질에 포함되는 제3 물질의 산화물을 포함하는 배리어층 패턴(162, 165, 166, 167)이 형성되어 있다. 배리어층 패턴(162, 165, 166, 167)은 제3 물질의 산화물뿐만 아니라 저저항 금속인 제2 물질의 산화물을 더 포함할 수 있다. 구체적으로 배리어층 패턴(162, 165, 166, 167)은 제3 물질의 산화물로 주구성되되, 제2 물질의 산화물을 포함할 수 있다. 제3 물질의 산화물의 형성 자유 에너지(△Gf)는 제1 물질의 산화물의 형성 자유 에너지 및 상기 제2 물질의 산화물의 형성 자유 에너지보다 작을 수 있다. 이에 대하여 이후에 상세히 설명한다.
배리어층 패턴(162, 165, 166, 167)은 데이터 배선(62, 65, 66, 67)과 산화물 액티브층 패턴(42, 44)의 상호 확산을 방지하는 역할을 한다. 저저항 배선을 실현하기 위해 산화물 액티브층 패턴(42, 44) 상에 데이터 배선(62, 65, 66, 67)을 직접 형성하는 경우 이들의 상호 확산이 일어나 데이터 배선(62, 65, 66, 67)의 저항이 증가하고, 산화물 액티브층 패턴(42, 44)의 이동도를 감소시킬 수 있으나 배리어층 패턴(162, 165, 166, 167)이 상호 확산을 방지함으로써 산화물 액티브층 패턴(42, 44)에 의한 높은 이동도와 데이터 배선(62, 65, 66, 67)에 의한 저저항 특성을 모두 가진 박막 트랜지스터 표시판을 제공할 수 있다.
배리어층 패턴(162, 165, 166, 167) 상에는 제2 물질을 포함하는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 또한, 데이터 배선(62, 65, 66, 67)은 제3 물질을 더 포함할 수 있으며, 이 경우 데이터 배선(62, 65, 66, 67)은 이들 물질의 합금(alloy)으로 이루어질 수 있다. 여기서, 제2 물질은 저저항 물질, 예를 들어 Ag, Al, 또는 Cu 따위로 이루어질 수 있다. 또한, 제3 물질은 V, Ti, Zr, Ti, Ta, Mn, Mg, Cr, Mo, Co, 및 Nb로 이루어진 군으로부터 선택된 어느 하나 이상일 수 있다.
데이터 배선(62, 65, 66, 67)은 저저항 특성을 유지하기 위하여 제2 물질을 96 내지 99 at%, 제3 물질을 1 내지 4 at% 범위로 포함할 수 있다.
본 실시예의 데이터 배선(62, 65, 66, 67)은 제2 물질 및 제3 물질의 합금으로 이루어진 단일층으로 형성될 수 있다. 본 실시예의 데이터 배선은 O, H, N 원소를 더 포함할 수 있다.
상술한 바와 같이 배리어층 패턴(162, 165, 166, 167)이 형성되기 위해서는 제3 물질의 산화물의 형성 자유 에너지는 제1 물질의 산화물의 형성 자유 에너지 및 제2 물질의 산화물의 형성 자유 에너지보다 작아야 한다. 각 물질의 산화물의 형성 에너지를 표 1에 비교하여 나타내었다.
(표 1)
    Gf  ( at 298k): kJ / mol   Gf  ( at 298k): kJ / mol
제1 물질의 산화물
ZnO -324 Zn3N2 39.3
In2O3 -830 InN 15.6
Ga2O3 -998 GaN -77.7
SnO2 -520    
제2 물질의 산화물
Al2O3 -1492 AlN -286.997
CuO -128    
Cu2O -147    
Ag2O -11.2    
제3 물질의 산화물 V2O5 -1419 VN -191
TiO2(Rutile) -889.406 TiN -309.155
TiO2(Anatase) -883.266    
Ta2O5 -1910.991 TaN -226.575
Co3O5 -794.901    
MoO3 -667.993 Mo2N -54.81
Nb2O5 -1765 Nb2N -220
Mn2O3 -881.114 Mn4N -104.527
ZrO2 -1039.724 ZrN -336
MgO -568.943 Mg3N2 -400.498
Cr2O3 -1058.067 Cr2N -102
상기 표 1에서 확인할 수 있는 바와 같이 VN 또는 MO2N등은 상대적으로 형성 자유 에너지가 커서 데이터 배선(62, 65, 66, 67)의 제3 물질로 사용하기 어려움을 확인할 수 있다.
데이터 배선(62, 65, 66, 67)은 예를 들어 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 분지되어 산화물 액티브층 패턴(42, 44)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 산화물 액티브층 패턴(42, 44) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
소스 전극(65)은 산화물 액티브층 패턴(42, 44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전 극(65)과 대향하며 산화물 액티브층 패턴(42, 44)과 적어도 일부분이 중첩된다.
본 실시예의 데이터 배선(62, 65, 66, 67)은 제2 물질 및 제3 물질의 합금으로 이루어진 단일층인 것을 예로 들어 설명하였으나, 본 발명은 이에 한정되지 안는다. 즉, 본 실시예의 데이터 배선(62, 65, 66, 67)은 제2 물질 및 제3 물질의 합금으로 이루어진 단일층인 제1 층과 제1 층 상에 제2 물질로 이루어진 제2 층을 포함하는 이중층일 수 있다. 또한 데이터 배선(62, 65, 66, 67)은 이중층 상에 제2 물질 및 제3 물질의 합금으로 이루어진 제3 층을 포함하는 삼중층일 수 있다. 이러한 이중층으로 이루어진 데이터 배선(62, 65, 66, 67)은 저항이 더 낮아질 수 있으며, 삼중층으로 이루어진 데이터 배선(62, 65, 66, 67)은 안정성이 향상될 수 있다.
데이터 배선(62, 65, 66, 67) 및 산화물 액티브층 패턴(42, 44) 상에는 보호막(70)이 형성되어 있다. 본 실시예의 보호막(70)은 데이터 배선(62, 65, 66, 67) 내의 저저항 물질인 제2 물질이 질화 규소와 같은 무기막과 반응하여 저항이 감소되는 것을 방지하도록 유기막으로 형성될 수 있다.
박막 트랜지스터 표시판의 개구율을 향상시키기 위해 게이트 배선(22, 26, 27, 28)22, 26, 27, 28) 및 데이터 배선(62, 65, 66, 67)은 모두 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 또는 AZO(Al doped zinc oxide) 등의 투명 전도성 물질로 이루어질 수도 있다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 컨택홀(77)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결 되는 화소 전극(82)이 형성되어 있다.
화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 화소 전극(82)은 컨택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 데이터 전압이 인가된 화소 전극(82)은 공통 전극 표시판(미도시)의 공통 전극(미도시)과 함께 전계를 생성함으로써 박막 트랜지스터 표시판과 공통 전극 표시판 사이에 개재된 액정층(미도시)의 액정 분자들을 회전시킨다.
이하, 도 1, 도 3 내지 도 13, 도 14a, 및 도 14b를 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다. 도 3 내지 도 13은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다. 도 14a 및 도 14b는 본 발명의 제2 실시예에 따른 공정 중 열처리 공정 전후의 각 소자의 계면에서 발생하는 에너지 밴드 다이어그램의 변화를 나타낸 그래프이다. 설명의 편의상, 이하의 실시예들에서는 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
먼저, 도 1 및 도 3을 참조하면, 절연 기판(10) 위에 게이트 배선용 금속막(미도시)을 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26), 스토리지 전극(27), 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)을 형성한다.
여기서 게이트선(22), 게이트 전극(26), 스토리지 전극(27) 및 스토리지 선(28)을 포함하는 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)을 형성하기 위해 스퍼터링(sputtering)법을 이용할 수 있다. 스퍼터링은 200℃ 이하의 저온 공정에서 수행할 수 있으며, 이러한 저온의 스퍼터링 방식으로 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)을 형성함으로써 예를 들어 소다석회유리로 이루어진 절연 기판(10)의 열화를 방지할 수 있다. 이어서, 이들 도전막을 습식 식각 또는 건식 식각하여 패터닝한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다.
이어서, 절연 기판(10) 및 게이트 배선(22, 26, 27, 28)22, 26, 27, 28)의 위에 게이트 절연막(30)을 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착한다. 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 산질화규소(SiON), 및 SiOC 등으로 이루어진 게이트 절연막(30)을 형성할 수 있다. 리액티브 스퍼터링(reactive sputtering)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 및 산질화규소(SiON)로 이루어진 게이트 절연막(30)을 형성할 수 있다. 리액티브 스퍼터링 시 N2, O2, 또는 이들의 혼합물을 반응 가스로 이용할 수 있으며, 예를 들어 Ar과 같은 불활성 기체를 혼합 가스로 이용할 수 있다.
이어서, 도 4를 참조하면, 예를 들어, 리액티브 스퍼터링을 이용하여 제1 물질의 산화물을 증착하여 게이트 절연막(30) 위에 제1 물질을 포함하는 산화물 액티브층(40)을 형성한다.
이어서, 예를 들어, 스퍼터링을 이용하여 산화물 액티브층(40) 위에 제2 물질 및 제3 물질을 포함하는 데이터 배선용 도전막(60)을 증착한다.
이어서, 도 5를 참조하면, 제2 물질 및 제3 물질을 데이터 배선용 도전막(60) 및 산화물 액티브층(40)을 열처리하여 제3 물질의 산화물층(160) 및 제2 물질을 포함하는 데이터 배선용 도전막(60)을 형성한다. 이 경우 열처리 단계는 질소(N2) 분위기에서 수행할 수 있다. 열처리 후의 데이터 배선용 도전막(60)은 제3 물질을 더 포함할 수도 있다.
즉, 데이터 배선용 도전막(60)은 제2 물질 및 제3 물질을 포함하고, 산화물 액티브층(40)은 제1 물질을 포함할 수 있다. 여기서, 제3 물질의 산화물의 형성 자유 에너지는 제1 물질의 산화물의 형성 자유 에너지 및 제2 물질의 산화물의 형성 자유 에너지보다 작으므로, 산화물 액티브층(40)에 포함된 산소가 제3 물질과 결합하여 제3 산화물층(160)을 형성하고, 산소를 잃은 산화물 액티브층(40)의 일부는 전도성을 가지게 되어 오믹 콘택층(50)으로 변화할 수 있다.
도 14a를 참조하면, 열처리 이전에는 데이터 배선용 도전막(60)과 산화물 액티브층(40) 사이에 형성되어 있어 데이터 배선용 도전막(60)으로부터 산화물 액티브층(40)측으로 전하가 이동하기 어려움을 확인할 수 있다.
반면, 도 14b를 참조하면, 열처리 단계 이후 산화물 액티브층(40) 상부에 오믹 콘택층(50)이 형성되어, 데이터 배선용 도전막(60)과 산화물 액티브층(40) 사이의 에너지 밴드갭(enegy band gap)이 감소되고, 데이터 배선용 도전막(60)으로부터 산화물 액티브층(40)으로 전하가 터널링(tunneling)될 수 있다.
이어서, 도 6을 참조하면, 데이터 배선용 도전막(60) 상에 포토레지스트 막(110)을 도포한다.
이어서, 도 6 및 도 7을 참조하면, 마스크를 통하여 포토레지스트막(110)에 빛을 조사한 후 현상하여, 포토레지스트막 패턴(112, 114)을 형성한다. 이때 포토레지스트막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부, 즉 소스 전극(도 10의 65 참조)과 드레인 전극(도 10의 66 참조) 사이에 위치한 토레지스트막 패턴(114)은 데이터 배선부, 즉 데이터 배선이 형성될 부분에 위치한 포토레지스트막 패턴(112)보다 두께가 얇게 되도록 하며, 채널부와 데이터 배선부를 제외한 기타 부분의 포토레지스트막은 모두 제거한다. 이 때 채널부에 남아 있는 포토레지스트막 패턴(114)의 두께와 데이터 배선부에 남아 있는 포토레지스트막 패턴(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다를 수 있다.
이와 같이, 위치에 따라 포토레지스트막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit), 격자 형태의 패턴 또는 반투명막을 이용한 마스크를 사용할 수 있다. 또한 리플로우가 가능한 물질로 이루어진 포토레지스트막을 이용하여 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 포토레지스트막이 잔류하지 않는 부분으로 포토레지스트막의 일부를 흘러내리도록 함으로써 이러한 얇은 두께의 포토레지스트막 패턴(114)을 형성할 수도 있다.
이어서, 도 7 및 도 8을 참조하면 포토레지스트막 패턴(112, 114)을 식각마 스크로 이용하여 데이터 배선용 도전막(60)을 식각한다. 이러한 식각은 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우 인산, 질산 및 초산의 혼합액, 불산(HF) 및 탈이온수(deionized water)의 혼합액 등의 식각액을 사용할 수 있다. 이렇게 하면, 데이터선(62) 및 소스/드레인용 도전막 패턴(64)만이 남고 이를 제외한 기타 부분의 데이터 배선용 도전막(60)은 모두 제거된다. 이 때 남은 데이터선(62) 및 소스/드레인용 도전막 패턴(64)은 소스 전극(도 10의 65 참조) 및 드레인 전극(도 10의 66 참조)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 10의 62, 65, 66, 67 참조)의 형태와 동일하다.
이어서, 도 8 및 도 9를 참조하면, 포토레지스트막 패턴(112, 114)을 에치백(etch-back)하여 채널부의 포토레지스트막 패턴(114)을 제거한다. 이어서 애싱(ashing)을 통하여 채널부의 소스/드레인용 도전막 패턴(64) 표면에 남아 있는 포토레지스트막 잔재를 제거한다.
이어서, 도 9 및 도 10을 참조하면, 포토레지스트막 패턴(112)을 식각 마스크로 이용하여 채널부의 소스/드레인용 도전막 패턴(64)을 습식 식각 또는 건식 식각한다. 습식 식각의 경우 예를 들어 인산, 질산 및 초산의 혼합액, 불산(HF) 및 탈이온수(deionized water)의 혼합액 등의 식각액을 사용할 수 있다. 이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 65, 66, 67)이 완성된다. 이어서, 포토레지스트막 패턴(112)을 식각 마스크로 하여 제3 물질의 산화물층(160) 및 오믹 콘택층(50)에 대한 식각을 진행하여 배리어층 패턴(162, 165, 166, 167) 및 오믹 콘택층 패턴(52, 55, 56, 57)을 각각 형성한다.
이러한 식각에 의해 산화물 액티브층 패턴(44)도 일부 식각될 수 있다. 이 경우 산화물 액티브층 패턴(44)만 식각되고 게이트 절연막(30)은 식각되지 않는 것이 바람직하다. 이러한 식각은 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우 불산(HF), 황산, 염산 및 이들의 조합에 탈이온수를 혼합한 식각액을 사용할 수 있다. 건식 식각의 경우, 불소 계열의 식각 가스, 예를 들어 CHF3, CF4 등을 사용할 수 있다. 구체적으로 불소 계열의 식각 가스에 Ar 또는 He이 함유된 식각 가스를 사용할 수 있다. 채널부의 산화물 액티브층 패턴(44)의 일부도 소정의 두께만큼 제거할 수도 있다.
본 실시예의 산화물 액티브층 패턴(42, 44), 데이터 배선(62, 65, 66, 67), 및 배리어층 패턴(162, 165, 166, 167)을 형성하는 단계는, 게이트 배선(22, 26, 27, 28)22, 26, 27, 28) 상에 산화물 액티브층(40) 및 데이터 배선용 도전막(60)을 형성한 후, 데이터 배선용 도전막(60) 및 산화물 액티브층(40)을 먼저 식각하여 데이터 배선(62, 65, 66, 67) 및 산화물 액티브층 패턴(42, 44)을 형성한 다음, 데이터 배선(62, 65, 66, 67) 및 산화물 액티브층 패턴(42, 44)을 열처리하여 제3 물질의 산화물로 이루어진 배리어층 패턴(162, 165, 166, 167)을 형성할 수도 있다. 즉, 식각 공정과 열처리 공정의 순서는 변화할 수 있다. 또한, 열처리 공정은 별도의 공정으로 수행하지 않고 보호막(70) 형성 공정시 인가되는 열에 의해 자연스럽게 열처리 공정이 수행될 수도 있다.
이어서 도 10 및 도 11을 참조하면, 데이터 배선(62, 65, 66, 67) 상에 남아 있는 포토레지스트막 패턴(112)을 제거한다.
이어서, 도 11 및 도 12를 참조하면, 산화물 액티브층 패턴(42, 44) 및 데이터 배선(62, 65, 66, 67) 상에 보호막(70)을 형성한다. 보호막(70)은 게이트 절연막(30)과 동일한 방법으로 형성할 수 있다.
이어서, 도 13에 도시된 바와 같이, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 컨택홀(77)을 형성한다.
마지막으로, 예를 들어 ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 도 2의 박막 트랜지스터 표시판을 완성한다.
이하, 도 15를 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 15를 참조하면, 본 실시예의 박막 트랜지스터 표시판은 데이터 배선(62, 65, 66, 67) 상에 추가 배리어층 패턴(1162, 1165, 1166, 1167)이 형성되어 있다.
추가 배리어층 패턴(1162, 1165, 1166, 1167)은 배리어층 패턴(162, 165, 166, 167)과 동일한 물질, 즉 제3 물질의 산화물로 이루어질 수 있다.
추가 배리어층 패턴(1162, 1165, 1166, 1167) 상부에는 보호막(70)이 형성되어 있다. 본 실시예의 보호막(70)은 추가 배리어층 패턴(1162, 1165, 1166, 1167)과 직접 접촉하는 산화물을 포함할 수 있다. 이 경우 보호막(70)은 추가 배리어층 패턴(1162, 1165, 1166, 1167)과 직접 접촉하는 산화막과 그 하부의 질화막으로 이 루어진 이중막일 수 있다.
한편, 본 실시예는 이전 실시예와 달리 오믹 콘택층 패턴을 포함하지 않을 수 있다.
이어서, 도 1, 도 3, 도 4, 도 6 내지 도 13, 도 15, 및 도 16을 참조하여, 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다.
먼저, 도 3 및 도 4에서 설명한 공정을 이용하여 게이트 배선(22, 26, 27, 28)22, 26, 27, 28), 게이트 절연막(30), 산화물 액티브층(40), 및 제2 물질 및 제3 물질을 포함하는 데이터 배선용 도전막(60)을 형성한다.
이어서, 도 16을 참조하면, 데이터 배선용 도전막(60) 및 산화물 액티브층(40)을 열처리하여 제3 물질의 산화물층(160)을 형성한다. 이 경우 데이터 배선용 도전막(60)은 제2 물질만 포함할 수도 있고 제3 물질을 더 포함할 수도 있다.
본 단계의 열처리는 산소 분위기 하에서 수행할 수 있다. 이에 따라 본 실시예의 제3 물질의 산화물층(160)은 산화물 액티브층(40)의 산소가 아닌 챔버에 주입된 산소와 제3 물질이 반응하여 형성된 것일 수 있다.
한편, 본 단계에서, 제3 물질의 산화물로 이루어진 추가 배리어층(1160)이 더 형성될 수 있다. 추가 배리어층(1160)은 열처리 공정 시 주입된 산소가 제3 물질과 반응하여 형성될 수 있다.
이어서, 도 6 내지 도 13에서 설명한 공정을 이용하여 도 15에서 설명한 박막 트랜지스터 표시판을 제조한다.
이하, 도 17 및 도 18을 참조하여, 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 17은 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 18은 도 17의 B-B'선을 따라 자른 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 실시예의 게이트 절연막(31, 32)은 절연 기판(10)과 배리어 패턴(2162, 2165, 2166, 2167) 사이, 및 게이트 배선(22, 26, 27, 28)과 산화물 액티브층 패턴(45) 사이에 개재된다.
본 실시예의 게이트 절연막(31, 32)은 후술하는 배리어 패턴(2162, 2165, 2166, 2167)과 직접 접촉하는 산화물을 포함한다. 구체적으로 게이트 절연막(31, 32)은 절연 기판(10) 상에 형성된 제1 게이트 절연막(31), 및 데이터 배선(62, 65, 66, 67) 하면의 하부에 위치하는 배리어 패턴(2162, 2165, 2166, 2167)과 직접 접촉하는 제2 게이트 절연막(32)을 포함할 수 있다.
제1 게이트 절연막(31)은 질화물, 예를 들어 질화 규소로 이루어질 수 있다. 또한, 제2 게이트 절연막(32)은 산화물, 예를 들어 산화 규소로 이루어질 수 있다. 제2 게이트 절연막(32)이 산화물로 이루어져 있어, 제3 물질의 산화물을 포함하는 배리어 패턴(2162, 2165, 2166, 2167)을 형성하는 데 도움이 된다.
게이트 절연막(31, 32) 상에는 산화물 액티브층 패턴(45)이 형성되어 있다. 산화물 액티브층 패턴(45)은 제1 물질을 포함하는 산화물로 이루어져 있다. 산화물 액티브층 패턴(45)의 구성 물질은 본 발명의 제1 실시예와 동일하다. 본 실시예의 산화물 액티브층 패턴(45)은 게이트 전극(26)과 소스 전극(65) 및 드레인 전극(66) 이 오버랩되는 부위에만 형성된 섬형(island type)일 수 있다.
산화물 액티브층 패턴(45) 상에는 서로 이격되어 대향하는 오믹 콘택층 패턴(55', 56')이 형성될 수 있다. 오믹 콘택층 패턴(55', 56')은 산화물 액티브층 패턴(45)과 소스 전극(65) 및 산화물 액티브층 패턴(45)과 드레인 전극(66) 사이에 개재되어 산화물 액티브층 패턴(45)과 소스 전극(65)의 접촉 저항 및 산화물 액티브층 패턴(45)과 드레인 전극(66)의 접촉 저항을 감소시킬 수 있다. 오믹 콘택층 패턴(55', 56')은 이들 간의 접촉 저항이 낮지 않은 경우 형성되지 않을 수도 있다.
본 실시예의 오믹 콘택층 패턴(55', 56')도 본 발명의 제1 실시예와 마찬가지로, 산화물 액티브층 패턴(45)의 산소 이온이 일부 제거되어 형성될 수 있다.
오믹 콘택층 패턴(55', 56') 및 게이트 절연막(31, 32) 상에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 제2 물질을 포함하는 단일막으로 이루어질 수 있으며, 제3 물질을 포함하는 복합 단일막으로 이루어질 수도 있다. 제2 물질은 저항이 낮은 물질, 구체적으로 Cu일 수 있다. 제3 물질은 데이터 배선(62, 65, 66, 67) 내부로부터 외부로의 확산 계수(diffusion coefficient)가 제1 물질 및 제2 물질보다 큰 물질로 이루어진다. 제3 물질의 구체적인 예로 Mn이 적합하게 예시된다. 제3 물질은 이후에 설명하는 배리어 패턴(2162, 2165, 2166, 2167)에 포함되며, 데이터 배선(62, 65, 66, 67)에 잔류하는 제3 물질의 양은 작은 것이 데이터 배선(62, 65, 66, 67)의 비저항 감소에 유리하다.
소스 전극(65) 및 드레인 전극(66) 하부를 제외한 데이터 배선(62, 65, 66, 67)과 게이트 절연막(31, 32) 사이에는 산화물 액티브층 패턴(45)이나 오믹 콘택층 패턴(55', 56')이 개재되어 있지 않다.
배리어 패턴(2162, 2165, 2166, 2167)은 데이터 배선(62, 65, 66, 67)의 상면, 하면, 측면을 둘러싸도록 형성되며 제3 물질의 산화물을 포함한다. 구체적으로 소스 전극(65) 부근의 배리어 패턴(2162, 2165, 2166, 2167)을 예로 들어 설명하면, 소스 전극(65)의 하면(65a)과 산화물 액티브층 패턴(45) 또는 오믹 콘택층 패턴(55', 56') 사이, 소스 전극(65)의 측면(65b), 소스 전극(65)의 상면(65c)과 보호막(71, 72) 사이에 배리어 패턴(2162, 2165, 2166, 2167)이 형성되어 있다. 소스 전극(65)의 하면(65a)과 산화물 액티브층 패턴(45) 또는 오믹 콘택층 패턴(55', 56') 사이에 형성된 배리어 패턴(2162, 2165, 2166, 2167)은 산화물 액티브층 패턴(45)에 포함된 산소와 제3 물질이 결합된 산화물로 이루어진다. 소스 전극(65)의 측면(65b) 및 상면(65c)과 보호막(71, 72) 사이에 형성된 배리어 패턴(2162, 2165, 2166, 2167)은 제1 보호막(71)에 포함된 산소와 제3 물질이 결합된 산화물로 이루어질 수 있다. 한편, 데이터선(62)의 상면 및 측면을 둘러싸는 배리어 패턴(2162, 2165, 2166, 2167)은 제1 보호막(71)에 포함된 산소와 제3 물질이 결합된 산화물로 이루어지고, 데이터선(62)의 하면을 둘러싸는 배리어 패턴(2162, 2165, 2166, 2167)은 제2 게이트 절연막(32)에 포함된 산소와 제3 물질이 결합된 산화물로 이루어질 수 있다.
확산 계수가 큰 제3 물질, 예를 들어 Mn의 산화물로 이루어진 배리어 패 턴(2162, 2165, 2166, 2167)이 형성되어 있으므로, 데이터 배선(62, 65, 66, 67)을 구성하는 Cu가 산화물 액티브층 패턴(45)측으로 확산되는 것을 방지할 수 있다. 이에 따라 본 실시예의 데이터 배선(62, 65, 66, 67)이 제2 물질로 이루어진 단일막으로 형성되더라도 제2 물질의 저저항 특성을 유지하면서 제2 물질이 산화물 액티브층 패턴(45)으로 확산되는 것을 방지할 수 있다.
제2 물질을 포함하는 단일막으로 이루어진 데이터 배선(62, 65, 66, 67)과 제3 물질의 산화물을 포함하는 배리어 패턴(2162, 2165, 2166, 2167)을 포함하는 본 실시예의 박막 트랜지스터 표시판의 특성에 대해서는 후술한다.
배리어 패턴(2162, 2165, 2166, 2167), 게이트 절연막(31, 32), 채널 영역의 산화물 액티브층 패턴(45) 상에는 보호막(71, 72)이 형성된다.
보호막(71, 72)은 배리어 패턴(2162, 2165, 2166, 2167)과 직접 접촉하는 산화물을 포함한다. 구체적으로 예를 들어 보호막(71, 72)은 데이터 배선(62, 65, 66, 67)의 상면 및 측면 상의 배리어 패턴(2162, 2165, 2166, 2167)과 직접 접촉하는 제1 보호막(71), 및 제1 보호막(71) 상에 형성된 제2 보호막(72)을 포함할 수 있다. 여기서, 제1 보호막(71)은 산화물, 예를 들어 산화 규소로 이루어질 수 있고, 제2 보호막(72)은 질화물, 예를 들어 질화 규소로 이루어질 수 있다.
제1 보호막(71)은 산화물로 이루어져 있어 배리어 패턴(2162, 2165, 2166, 2167)의 형성을 용이하게 한다.
이하, 표 2, 도 18 내지 도 20을 참조하여, 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 전기적 특성에 대하여 상세히 설명한다. 도 19 및 도 20은 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 전기적 특성을 비교예와 비교한 그래프이다.
도 19에는 본 실시예의 데이터 배선(62, 65, 66, 67)과 비교예들을 비교하여 이동도(mobility)를 측정한 그래프가 도시되어 있다. 본 실시예는 Cu 단일막으로 이루어지되 배리어 패턴(2162, 2165, 2166, 2167)이 없는 비교예 1 및 TiN 및 Cu 이중막으로 이루어진 데이터 배선을 포함하는 비교예 2와 비교하였다.
도 20에는 비교예 1 및 비교예 2와 비교한 본 실시예의 문턱 전압을 비교한 그래프를 도시하였다.
상기 도 19 및 도 20에 도시한 값을 읽어 하기 표 2에 도시하였다.
(표 2)
데이터 배선 이동도(μΩ㎝) 문턱 전압(V)
실험예 5 4.8 -3.2
비교예 1 0.87 -7.9
비교예 2 3.3 -10.5
상기 도 19, 도 20, 및 표 2에서 확인할 수 있는 바와 같이, Cu 단일막으로 이루어진 데이터 배선(62, 65, 66, 67) 및 Mn 산화물로 이루어진 배리어 패턴(2162, 2165, 2166, 2167)을 포함하는 본 실시예의 박막 트랜지스터 표시판의 이동도가 비교예들에 비해 높았다. 또한, 본 실시예의 문턱 전압(Vth)도 비교예들에 비해 0에 가장 가까웠다. 따라서, 본 실시예의 박막 트랜지스터 표시판의 전기적 특성이 비교예들에 비해 우수함을 확인할 수 있다.
이하, 도 18 및 도 21 내지 도 23을 참조하여, 본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다. 도 21 내지 도 23 은 본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 21을 참조하면, 절연 기판(10) 상에 게이트 배선(22, 26, 27, 28)을 형성한다. 이어서, 게이트 배선(22, 26, 27, 28) 상에 게이트 절연막(31, 32)을 형성한다.
게이트 절연막(31, 32)은 제1 게이트 절연막(31)과 제2 게이트 절연막(32)을 순차로 형성한다. 구체적으로 절연 기판(10) 상에 질화물로 이루어진 제1 게이트 절연막(31), 및 제1 게이트 절연막 상에 산화물로 이루어진 제2 게이트 절연막(32)을 순차로 형성한다.
이어서, 제2 게이트 절연막(32) 상에 제1 물질을 포함하는 산화물 액티브층 패턴(45)을 형성한다. 산화물 액티브층 패턴(45)은 게이트 전극(26)과 오버랩 되도록 형성한다.
이어서, 도 22를 참조하면, 산화물 액티브층 패턴(45) 상에 게이트 배선(22, 26, 27, 28)과 교차하도록 제2 물질 및 제3 물질을 포함하는 단일막으로 이루어진 데이터 배선(62, 65, 66, 67)을 형성한다.
데이터 배선(62, 65, 66, 67)은 제2 게이트 절연막(32), 산화물 액티브층 패턴(45) 또는 오믹 콘택층 패턴(55', 56')과 직접 접촉하도록 형성된다. 여기서 제2 물질보다 제3 물질이 확산 계수가 큰 물질일 수 있다. 예를 들어 제2 물질은 Cu이고, 제3 물질은 Mn일 수 있다. 데이터 배선(62, 65, 66, 67) 중의 Mn 함량은 예를 들어 1 내지 4 at%일 수 있다.
데이터 배선(62, 65, 66, 67)은 단일막으로 형성하므로 데이터 배선(62, 65, 66, 67) 형성 공정이 증가하지 않아 공정 효율을 향상시킬 수 있다. Mn 및 Cu의 단일막으로 이루어진 데이터 배선(62, 65, 66, 67)은 예를 들어 스퍼터링 법을 이용하여 증착될 수 있는데, 이 경우 데이터 배선(62, 65, 66, 67)의 증착 속도는 약 4400Å/분으로 Ti/Cu 복합막의 증착 속도 약 3800Å/분보다 빨라 공정 효율이 향상되었다.
이어서, 도 23을 참조하면, 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선(62, 65, 66, 67)의 상면 및 측면과 직접 접촉하도록 산화물을 포함하는 보호막(71, 72)을 형성한다.
보호막(71, 72)은 예를 들어 약 200 내지 350℃의 챔버에서 예를 들어 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering) 등을 이용하여 형성할 수 있다. 이 경우, 보호막(71, 72) 형성 시의 고온에 의해 데이터 배선(62, 65, 66, 67)은 열처리된다.
보호막(71, 72)은 제1 보호막(71)과 제2 보호막(72)을 포함할 수 있다. 구체적으로 보호막(71, 72)을 형성하는 단계는 데이터 배선(62, 65, 66, 67)의 상면 및 측면과 직접 접촉하고 산화물로 이루어진 제1 보호막(71), 및 제1 보호막(71) 상에 형성되고 질화물로 이루어진 제2 보호막(72)을 순차로 형성하는 단계를 포함한다. 여기서, 제1 보호막(71) 형성은 산소 분위기 하에서 상술한 고온으로 수행되며, 이에 따라 데이터 배선(62, 65, 66, 67)이 열처리되어 데이터 배선(62, 65, 66, 67) 내의 제3 물질이 외부로 확산되어 데이터 배선(62, 65, 66, 67)의 상면, 하면, 및 측면을 덮는 배리어 패턴(2162, 2165, 2166, 2167)이 형성된다. 제3 물질이 제1 및 제2 물질보다 확산 계수가 크므로 데이터 배선(62, 65, 66, 67)외부로 가장 빨리 확산되고 데이터 배선(62, 65, 66, 67)과 접촉하고 있는 산화물 내의 산소와 반응하여 제3 물질의 산화물을 형성하는 것이다. 이 경우 열처리 후의 데이터 배선(62, 65, 66, 67)에는 제2 물질만 잔류할 수 있다. 제3 물질의 확산이 완전하지 못한 경우 열처리 후의 데이터 배선(62, 65, 66, 67) 내에는 제3 물질이 잔류할 수도 있다.
데이터 배선(62, 65, 66, 67)의 비저항은 증착 후 보호막(71, 72) 전에 14.9μΩ㎝로 매우 높았으나, 열처리 이후 2.3μΩ㎝로 Cu와 동일하였다. 이로부터 보호막(71, 72) 형성 시의 열처리에 의해 데이터 배선(62, 65, 66, 67) 내에 Cu만 잔류하여 비저항 특성이 향상된 점을 확인할 수 있다.
즉, 본 실시예의 경우 데이터 배선(62, 65, 66, 67)을 단일막으로 형성하므로 데이터 배선(62, 65, 66, 67) 형성 시 공정 시간이 증가하지 않고, 데이터 배선(62, 65, 66, 67)의 열처리도 보호막(71, 72) 형성 공정 공정 수행 시에 함께 이루어지므로 공정 시간이 증가하지 않는다. 또한, 데이터 배선(62, 65, 66, 67)의 Cu 비율이 증가하여 비저항이 감소하면서도 배리어 패턴(2162, 2165, 2166, 2167)이 형성되어 데이터 배선(62, 65, 66, 67)을 구성하는 물질의 확산이 방지되므로 소자 신뢰성이 향상된다.
마지막으로, 도 18을 참조하면, 보호막(71, 72)을 관통하는 컨택홀(77)을 형성하고 드레인 전극 확장부(67)를 노출시킨다. 이 경우 컨택홀(77)에 의해 노출된 배리어 패턴(2162, 2165, 2166, 2167)도 제거할 수 있다.
보호막(71, 72) 상에 화소 전극(82)을 형성한다. 이 경우 드레인 전극 확장부(67)는 화소 전극(82)과 접촉될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 A-A'선을 따라 자른 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 3 내지 도 13은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 14a 및 도 14b는 본 발명의 제2 실시예에 따른 공정 중 열처리 공정 전후의 각 소자의 계면에서 발생하는 에너지 밴드 다이어그램의 변화를 나타낸 그래프이다.
도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 16은 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 17은 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 18은 도 17의 B-B'선을 따라 자른 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 19 및 도 20은 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 전기적 특성을 비교예와 비교한 그래프이다.
도 21 내지 도 23은 본 발명의 제6 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 22: 게이트선
26: 게이트 전극 27: 스토리지 전극
28: 스토리지선 30, 31, 32: 게이트 절연막
40, 41: 산화물 액티브층 42, 44, 45: 산화물 액티브층 패턴
50: 오믹 콘택층 52, 55, 56, 57: 오믹콘택층 패턴
60: 데이터 배선용 도전막 62: 데이터선
64: 소스/드레인용 도전막 패턴 65: 소스 전극
66: 드레인 전극 67: 드레인 전극 확장부
70, 71, 72: 보호막 77: 컨택홀
82: 화소 전극 110: 포토레지스트막
112, 114: 포토레지스트막 패턴 160: 제3 물질의 산화물층
162, 165, 166, 167: 배리어층 패턴
1162, 1165, 1166, 1167: 추가 배리어층 패턴
2162, 2165, 2166, 2167: 배리어 패턴

Claims (34)

  1. 절연 기판 상에 형성된 게이트 배선;
    상기 게이트 배선 상에 형성되고 제1 물질을 포함하는 산화물 액티브층 패턴;
    상기 산화물 액티브층 패턴 상에 상기 게이트 배선과 교차하도록 형성되고, 제2 물질을 포함하는 데이터 배선;
    상기 산화물 액티브층 패턴과 상기 데이터 배선 사이에 개재되고, 제3 물질의 산화물을 포함하는 배리어층 패턴; 및
    상기 산화물 액티브층 패턴과 상기 배리어층 패턴 사이에 개재되고, 상기 산화물 액티브층 패턴의 산소 이온이 일부 제거되어 형성된 오믹 콘택층 패턴을 포함하는 박막 트랜지스터 표시판.
  2. 제 1항에 있어서,
    상기 제3 물질의 산화물의 형성 자유 에너지는 상기 제1 물질의 산화물의 형성 자유 에너지 및 상기 제2 물질의 산화물의 형성 자유 에너지보다 작은 박막 트랜지스터 표시판.
  3. 제 1항에 있어서,
    상기 데이터 배선은 상기 제3 물질을 더 포함하는 박막 트랜지스터 표시판.
  4. 제 1항에 있어서,
    상기 제1 물질은 Zn, In, Sn, Ga, 및 Hf로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 박막 트랜지스터 표시판.
  5. 제 1항에 있어서,
    상기 제2 물질은 Ag, Al, 또는 Cu를 포함하고,
    상기 제3 물질은 V, Ti, Zr, Ti, Ta, Mn, Mg, Cr, Mo, Co, 및 Nb로 이루어진 군으로부터 선택된 어느 하나 이상인 박막 트랜지스터 표시판.
  6. 제 5항에 있어서,
    상기 데이터 배선은 상기 제2 물질 및 상기 제3 물질의 합금으로 이루어진 단일층, 상기 단일층으로 이루어진 제1 층과 상기 제1 층 상에 상기 제2 물질로 이루어진 제2 층을 포함하는 이중층, 또는 상기 이중층 상에 상기 제2 물질 및 상기 제3 물질의 합금으로 이루어진 제3 층을 포함하는 삼중층인 박막 트랜지스터 표시판.
  7. 제 6항에 있어서,
    상기 단일층은 상기 제2 물질을 96 내지 99 at%, 상기 제3 물질을 1 내지 4 at% 포함하는 박막 트랜지스터 표시판.
  8. 삭제
  9. 제 1항에 있어서,
    상기 데이터 배선 상에 형성되고 상기 제3 물질의 산화물을 포함하는 추가 배리어층 패턴을 더 포함하는 박막 트랜지스터 표시판.
  10. 제 9항에 있어서,
    상기 추가 배리어층 패턴과 직접 접촉하는 산화물을 포함하는 보호막을 더 포함하는 박막 트랜지스터 표시판.
  11. 제 10 항에 있어서,
    상기 산화물 액티브층 패턴은 질화물을 더 포함하는 박막 트랜지스터 표시판.
  12. 절연 기판 상에 형성된 게이트 배선;
    상기 게이트 배선 상에 형성되고 제1 물질을 포함하는 산화물 액티브층 패턴;
    상기 산화물 액티브층 패턴 상에 상기 게이트 배선과 교차하도록 형성되고, 제2 물질을 포함하는 단일막으로 이루어진 데이터 배선; 및
    상기 데이터 배선의 상면, 하면, 및 측면을 둘러싸도록 형성된 제3 물질의 산화물을 포함하는 배리어 패턴을 포함하는 박막 트랜지스터 표시판.
  13. 제 12항에 있어서,
    상기 데이터 배선의 내부로부터 외부로의 확산 계수는 상기 제1 내지 제3 물질 중 상기 제3 물질이 가장 큰 박막 트랜지스터 표시판.
  14. 제 13항에 있어서,
    상기 제1 물질은 Zn, In, Sn, Ga, 및 Hf로 이루어진 군으로부터 선택된 어느 하나 이상이고, 상기 제2 물질은 Cu이고, 상기 제3 물질은 Mn인 박막 트랜지스터 표시판.
  15. 제 12항에 있어서,
    상기 배리어 패턴과 직접 접촉하는 산화물을 포함하는 게이트 절연막으로서, 상기 절연 기판과 상기 배리어 패턴 사이, 및 상기 게이트 배선과 상기 산화물 액티브층 패턴 사이에 개재된 게이트 절연막을 더 포함하는 박막 트랜지스터 표시판.
  16. 제 15항에 있어서,
    상기 게이트 절연막은, 상기 절연 기판 상에 형성되고 질화물로 이루어진 제1 게이트 절연막, 및 상기 데이터 배선의 하면 하부에 위치하는 상기 배리어 패턴 과 직접 접촉하고 산화물로 이루어진 제2 게이트 절연막을 포함하는 박막 트랜지스터 표시판.
  17. 제 12항에 있어서,
    상기 배리어 패턴과 직접 접촉하는 산화물을 포함하는 보호막으로서, 상기 배리어 패턴 상에 형성된 보호막을 더 포함하는 박막 트랜지스터 표시판.
  18. 제 17항에 있어서,
    상기 보호막은,
    상기 데이터 배선의 상면 및 측면 상의 상기 배리어 패턴과 직접 접촉하고 산화물로 이루어진 제1 보호막, 및
    상기 제1 보호막 상에 형성되고 질화물로 이루어진 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
  19. 절연 기판 상에 게이트 배선을 형성하는 단계; 및
    상기 게이트 배선 상에 제1 물질을 포함하는 산화물 액티브층 패턴, 상기 산화물 액티브층 패턴 상에 상기 게이트 배선과 교차하고 제2 물질을 포함하는 데이터 배선, 상기 산화물 액티브층 패턴과 상기 데이터 배선 사이에 제3 물질의 산화물을 포함하는 배리어층 패턴, 및 상기 산화물 액티브층 패턴과 상기 배리어층 패턴 사이에 개재되고, 상기 산화물 액티브층 패턴의 산소 이온이 일부 제고되어 형성된 오믹 콘택층 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제 19항에 있어서,
    상기 산화물 액티브층 패턴, 상기 제2 물질을 포함하는 데이터 배선, 및 상기 배리어층 패턴을 형성하는 단계는,
    상기 게이트 배선 상에 상기 제1 물질을 포함하는 산화물 액티브층 및 상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선용 도전막을 형성하는 단계;
    상기 데이터 배선용 도전막 및 상기 산화물 액티브층을 열처리하여 상기 제3 물질의 산화물층, 및 상기 제2 물질을 포함하는 데이터 배선용 도전막을 형성하는 단계; 및
    상기 제2 물질을 포함하는 데이터 배선용 도전막, 상기 제3 물질의 산화물층, 및 상기 산화물 액티브층을 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  21. 제 20항에 있어서,
    상기 데이터 배선은 상기 제3 물질을 더 포함하고,
    상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선용 도전막을 열처리하여 형성된 상기 제2 물질을 포함하는 데이터 배선용 도전막은 상기 제3 물질을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  22. 제 20항에 있어서,
    상기 열처리 단계는 질소 분위기에서 수행하는 박막 트랜지스터 표시판의 제조 방법.
  23. 제 22항에 있어서,
    상기 열처리 동안 상기 산화물 액티브층 패턴의 산소 이온이 일부 제거되어 상기 오믹 콘택층이 형성되는 박막 트랜지스터 표시판의 제조 방법.
  24. 제 20항에 있어서,
    상기 열처리 단계는 산소 분위기에서 수행하는 박막 트랜지스터 표시판의 제조 방법.
  25. 제 24항에 있어서,
    상기 열처리 동안 상기 데이터 배선 상에 제3 물질의 산화물을 포함하는 추가 배리어층이 더 형성되는 박막 트랜지스터 표시판의 제조 방법.
  26. 제 19항에 있어서,
    상기 산화물 액티브층 패턴, 상기 제2 물질을 포함하는 데이터 배선, 및 상기 배리어층 패턴을 형성하는 단계는,
    상기 게이트 배선 상에 상기 제1 물질을 포함하는 산화물 액티브층 및 상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선용 도전막을 형성하는 단계;
    상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선용 도전막 및 상기 산화물 액티브층을 식각하여 상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선 및 상기 산화물 액티브층 패턴을 형성하는 단계; 및
    상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선 및 상기 산화물 액티브층 패턴을 열처리하여 상기 제3 물질의 산화물층 패턴, 및 상기 제2 물질을 포함하는 데이터 배선을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  27. 제 26항에 있어서,
    상기 데이터 배선은 상기 제3 물질을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  28. 절연 기판 상에 게이트 배선을 형성하는 단계; 및
    상기 게이트 배선 상에 제1 물질을 포함하는 산화물 액티브층 패턴, 상기 산화물 액티브층 패턴 상에 상기 게이트 배선과 교차하도록 제2 물질을 포함하는 단일막으로 이루어진 데이터 배선, 및 상기 데이터 배선의 상면, 하면, 및 측면을 둘러싸도록 제3 물질의 산화물을 포함하는 배리어 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  29. 제 28항에 있어서,
    상기 게이트 배선을 형성한 이후 상기 산화물 액티브층 패턴을 형성하기 이전에 상기 절연 기판 상에 산화물을 포함하는 게이트 절연막을 형성하는 단계; 및
    상기 데이터 배선 상에 산화물을 포함하는 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  30. 제 29항에 있어서,
    상기 배리어 패턴을 형성하는 단계는,
    하면이 상기 산화물 액티브층 패턴 및 상기 산화물을 포함하는 게이트 절연막과 직접 접촉하도록 상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선을 형성하는 단계; 및
    상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선의 상면 및 측면과 직접 접촉하도록 상기 산화물을 포함하는 보호막을 형성하는 단계를 포함하되,
    상기 보호막을 형성하는 단계는 산소 분위기하에서 상기 제2 물질 및 상기 제3 물질을 포함하는 데이터 배선을 열처리하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  31. 제 30항에 있어서,
    상기 보호막 형성 단계에서 상기 제3 물질이 상기 데이터 배선의 상면, 하면, 및 측면으로 확산되어 배리어 패턴이 형성되고,
    상기 열처리 후의 상기 데이터 배선은 상기 제2 물질을 포함하는 박막 트랜 지스터 표시판의 제조 방법.
  32. 제 31항에 있어서,
    상기 열처리 후의 상기 데이터 배선은 상기 제3 물질을 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  33. 제 29항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    상기 절연 기판 상에 질화물로 이루어진 제1 게이트 절연막, 및 상기 제1 게이트 절연막 상에 산화물로 이루어진 제2 게이트 절연막을 순차로 형성하는 단계를 포함하고,
    상기 데이터 배선은 하면이 상기 제2 게이트 절연막과 직접 접촉하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  34. 제 29항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 데이터 배선의 상면 및 측면과 직접 접촉하고 산화물로 이루어진 제1 보호막, 및 상기 제1 보호막 상에 형성되고 질화물로 이루어진 제2 보호막을 순차로 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
KR1020090037745A 2009-04-29 2009-04-29 박막 트랜지스터 표시판 및 이의 제조 방법 KR101579453B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090037745A KR101579453B1 (ko) 2009-04-29 2009-04-29 박막 트랜지스터 표시판 및 이의 제조 방법
US12/756,323 US8558230B2 (en) 2009-04-29 2010-04-08 Thin film transistor substrate and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090037745A KR101579453B1 (ko) 2009-04-29 2009-04-29 박막 트랜지스터 표시판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100118838A KR20100118838A (ko) 2010-11-08
KR101579453B1 true KR101579453B1 (ko) 2015-12-24

Family

ID=43029729

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090037745A KR101579453B1 (ko) 2009-04-29 2009-04-29 박막 트랜지스터 표시판 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8558230B2 (ko)
KR (1) KR101579453B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367742B2 (en) 2018-10-16 2022-06-21 Samsung Display Co., Ltd. Display panel and method of fabricating the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101863941B1 (ko) * 2010-06-08 2018-06-04 삼성디스플레이 주식회사 오프셋 구조의 박막 트랜지스터
KR101934977B1 (ko) * 2011-08-02 2019-03-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102004398B1 (ko) 2012-07-24 2019-07-29 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법
TWI581317B (zh) * 2014-11-14 2017-05-01 群創光電股份有限公司 薄膜電晶體基板及具備該薄膜電晶體基板之顯示面板
KR102281846B1 (ko) * 2015-01-02 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN107980177B (zh) * 2016-12-27 2021-10-22 深圳市柔宇科技股份有限公司 薄膜晶体管及具有薄膜晶体管的设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP5089139B2 (ja) 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
KR101425635B1 (ko) * 2006-11-29 2014-08-06 삼성디스플레이 주식회사 산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막트랜지스터 기판
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
US7682882B2 (en) * 2007-06-20 2010-03-23 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based thin film transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367742B2 (en) 2018-10-16 2022-06-21 Samsung Display Co., Ltd. Display panel and method of fabricating the same

Also Published As

Publication number Publication date
US20100276686A1 (en) 2010-11-04
US8558230B2 (en) 2013-10-15
KR20100118838A (ko) 2010-11-08

Similar Documents

Publication Publication Date Title
KR101609727B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR101542840B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR101701208B1 (ko) 표시 기판
KR101579453B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR101412761B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101489652B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US8778722B2 (en) TFT substrate and method for producing TFT substrate
KR101425635B1 (ko) 산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막트랜지스터 기판
US20080176364A1 (en) Method of manufacturing thin film transistor substrate
KR101340514B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR102380647B1 (ko) 박막 트랜지스터 및 그 제조 방법
WO2007091405A1 (ja) 反射型tft基板及び反射型tft基板の製造方法
US20230095169A1 (en) Thin film transistor substrate, manufacturing method thereof, and display panel
KR101600887B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR101571124B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
WO2012169397A1 (ja) 薄膜トランジスタ、その製造方法、および表示素子
KR101743111B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR20100070086A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
US20140175429A1 (en) Thin film transistor array panel and method of manufacturing the same
KR20150037795A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20100070085A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR102130389B1 (ko) 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR20140014447A (ko) 어레이 기판 및 그 제조방법
KR101707039B1 (ko) 표시 기판
KR101463032B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 4