KR101701208B1 - 표시 기판 - Google Patents

표시 기판 Download PDF

Info

Publication number
KR101701208B1
KR101701208B1 KR1020100004021A KR20100004021A KR101701208B1 KR 101701208 B1 KR101701208 B1 KR 101701208B1 KR 1020100004021 A KR1020100004021 A KR 1020100004021A KR 20100004021 A KR20100004021 A KR 20100004021A KR 101701208 B1 KR101701208 B1 KR 101701208B1
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
semiconductor pattern
oxide
delete delete
pattern
Prior art date
Application number
KR1020100004021A
Other languages
English (en)
Other versions
KR20110084005A (ko
Inventor
김기원
윤갑수
김도현
이현정
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020100004021A priority Critical patent/KR101701208B1/ko
Priority to US12/982,406 priority patent/US9159745B2/en
Priority to JP2011005902A priority patent/JP6203992B2/ja
Priority to CN201110008745.9A priority patent/CN102169904B/zh
Publication of KR20110084005A publication Critical patent/KR20110084005A/ko
Priority to US14/858,281 priority patent/US10439067B2/en
Priority to JP2016038288A priority patent/JP6204517B2/ja
Application granted granted Critical
Publication of KR101701208B1 publication Critical patent/KR101701208B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Abstract

표시 기판이 제공된다. 본 발명의 일 실시예에 따른 표시 기판은, 절연 기판 상에 형성된 게이트 배선과, 상기 게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴과, 상기 산화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며, 상기 산화물 반도체 패턴은 제1 산화물 및 제3 원소를 포함하는 제1 산화물 반도체 패턴 및 제2 산화물을 포함하는 제2 산화물 반도체 패턴을 포함한다.

Description

표시 기판 {Display substrate}
본 발명은 표시 기판에 관한 것이다.
표시 장치의 대형화 및 고품질화에 대한 요구가 지속되고 있다. 특히 표시 장치의 일 예인 액정 표시 장치의 경우, 액정을 구동하는 박막 트랜지스터의 동작 특성을 향상시킬 것이 요구되고 있다. 종래의 박막 트랜지스터의 경우, 수소화 비정질 실리콘(hydrogenated amorphous silicon, a-Si:H)를 채널이 형성되는 반도체 패턴으로 사용하였다. 수소화 비정질 실리콘을 포함하는 박막 트랜지스터는 전자 이동도가 상대적으로 낮다는 문제가 있다.
최근 전자 이동도가 높은 산화물을 이용하여 반도체 패턴을 형성하는 기술이 개발되고 있다.
산화물 반도체는 청색광에 반응하여 누설전류가 발생할 수 있고, 구동이 지속됨에 따라 턴오프(turn off) 전압의 절대값이 증가될 수 있는 문제를 갖는다.
이에, 본 발명이 해결하고자 하는 과제는 안정성 및 신뢰성 있는 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 기판은, 절연 기판 상에 형성된 게이트 배선과, 상기 게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴과, 상기 산화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며, 상기 산화물 반도체 패턴은 제1 산화물 및 제3 원소를 포함하는 제1 산화물 반도체 패턴 및 제2 산화물을 포함하는 제2 산화물 반도체 패턴을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 기판은, 절연 기판 상에 형성된 게이트 배선과, 게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴과, 상기 산화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며, 상기 산화물 반도체 패턴은 제1 산화물 및 제3 원소를 포함하는 제1 산화물 반도체 패턴, 제2 산화물을 포함하는 제2 산화물 반도체 패턴 및 제3 산화물 및 제4원소를 포함하는 제3 산화물 반도체 패턴을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 표기 기판은, 절연 기판 상에 형성된 게이트 배선과,게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴과, 상기 산화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며, 상기 산화물 반도체 패턴은 제1 산화물 및 제3 원소를 포함하며, 상기 제3 원소는 수직 방향으로 농도 구배를 갖는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 기판의 배치도이다.
도 2a는 도 1의 A-A’선을 따라 절단한 제1 실시예의 단면도이다.
도 2b는 도 1의 A-A’선을 따라 절단한 제1 변형예의 단면도이다.
도 3c 내지 3e는 도 2a 및 2b의 표시 기판에 포함된 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 4a는 도 1의 A-A’선을 따라 절단한 단면도이다.
도 4b는 도 1의 A-A’선을 따라 절단한 단면도이다.
도 5 내지 도 14는 본 발명의 제1 실시예의 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이다.
도 15 내지 도 24는 본 발명의 제1 변형예의 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이다.
도 25a는 도 1의 A-A’선을 따라 절단한 제2 실시예의 단면도이다.
도 25b는 도 1의 A-A’선을 따라 절단한 제2 변형예에 따른 단면도이다.
도 26a는 도 1의 A-A’선을 따라 절단한 제3 실시예의 단면도이다.
도 26b는 도 1의 A-A’선을 따라 절단한 제3 변형예에 따른 단면도이다.
도 27a는 도 1의 A-A’선을 따라 절단한 제4 실시예의 단면도이다.
도 27b는 도 1의 A-A’선을 따라 절단한 제4 변형예에 따른 단면도이다.
도 28a는 도 1의 A-A’선을 따라 절단한 제5 실시예의 단면도이다.
도 28b는 도 1의 A-A’선을 따라 절단한 제5 변형예에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 표시 기판, 표시 장치 및 표시기판의 제조 방법을 설명한다.
먼저, 도 1 내지 도 3e를 참조하여, 본 발명의 제1 실시예에 따른 표시 기판을 설명한다.
도 1은 본 발명의 제1 실시예에 따른 표시 기판의 배치도이고, 도 2a는 도 1의 A-A’선을 따라 절단한 제1 실시예의 단면도이고, 도 2b는 도 1의 A-A’선을 따라 절단한 제1 변형예에 따른 단면도이고, 도 3a 내지 3e는 제1 실시예에 따른 표시 기판에 포함된 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 1 및 도 2a를 참조하면, 본 발명의 제1 실시예에 따른 표시 기판(101)은 절연 기판(10) 상에 형성된 박막 트랜지스터 등 다양한 소자들을 포함한다.
절연 기판(10)은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어질 수 있다.
절연 기판(10) 상에는 게이트 신호를 전달하는 게이트 배선(22, 26)이 형성되어 있다. 게이트 배선(22, 26)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)으로부터 돌출되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다.
그리고 절연 기판(10) 상에는 공통 전압(common voltage)을 전달하고 스토리지 전극(27) 및 스토리지선(28)을 포함하는 스토리지 배선(27, 28)이 형성되어 있다. 스토리지선(28)은 게이트선(22)과 실질적으로 평행하게 가로 방향으로 형성될 수 있다. 스토리지 전극(27)은 스토리지선(28)보다 폭이 넓게 형성될 수 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룬다.
이와 같은 스토리지 배선(27, 28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 망간(Mn)과 망간 합금 등 망간 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 26), 스토리지 전극(27) 및 스토리지선(28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26) 및 스토리지 전극(27) 및 스토리지선(28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막, 또는 구리망간(CuMn) 합금 하부막과 구리 상부막, 또는 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26), 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10), 게이트 배선(22, 26), 스토리지 배선(27, 28)의 상에는 예를 들어 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30)은 질화규소(SiNx) 및 산화규소(SiOx)가 적층된 2중층 구조(미도시)를 가질 수 있다. 이 경우 질화규소층은 게이트 배선(22, 26), 스토리지 배선(27,28)의 상부에 형성되며 산화규소층은 상기 질화규소층 상에 형성되어 후술할 산화물 반도체 패턴과 접하게 된다. 또는 다른 실시예에서는 게이트 절연막은 산질화규소(SiON, silicon oxynitride)의 단일층으로 구성될 수 있으며 상기 산질화규소층은 적층되는 방향에 따라 산소 농도 분포를 가질 수 있다. 이 경우 산소 농도는 산화물 반도체 패턴과 인접할수록 높아질 수 있다.
절연 기판(10) 상에는 산화물 반도체 패턴(144)이 형성되어 있다. 산화물 반도체 패턴(144)은 제1 산화물 반도체 패턴(44)과 제2 산화물 반도체 패턴(54)를 포함한다. 제1 산화물 반도체 패턴(44)은 제1 산화물과 제3 원소를 포함할 수 있고, 제2 산화물 반도체 패턴(54)은 제2 산화물을 포함할 수 있다. 여기서, 제3 원소는 제1 산화물을 구성하는 금속 원소가 속하는 주기율표 상의 족보다 높은 족에 해당할 수 있다. 특히, 제3 원소는 예를 들어, 주기율표 상 제5 족 내지 제7 족에 해당하는 원소일 수 있다. 이러한 제3 원소는 예를 들어, 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 어느 하나를 포함할 수 있으나, 제3 원소가 상기 나열된 원소에 한정되는 것은 아니다.
한편, 제1 산화물은 예를 들어, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 하프늄(Hf) 중 적어도 하나의 금속 원소를 포함할 수 있으나, 제1 산화물에 포함된 금속 원소가 상기 나열된 원소로 한정되는 것은 아니다. 상기 나열된 물질로부터 제1 산화물은 예를 들어 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
에를들어, 제3 원소가 질소(N)인 경우, 제1 산화물 반도체 패턴(44)은 InZnON, InGaON, InSnON, ZnSnON, GaSnON, GaZnON, GaZnSnON, GaInZnON, HfInZnON, 및 ZnON으로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다..
제1 산화물 반도체 패턴(44) 상에는 제2 산화물을 포함하는 제2 산화물 반도체 패턴(54)이 형성되어 있다. 여기서, 제2 산화물은 예를 들어, 아연(Zn), 안듐(In), 갈륨(Ga), 주석(Sn), 하프늄(Hf) 중 적어도 하나의 금속 원소를 포함할 수 있으나, 제2 산화물에 포함된 금속 원소가 상기 나열된 원소로 한정되는 것은 아니다. 상기 나열된 물질로부터 제2 산화물은 예를 들어 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
한편, 제2 산화물과 제1 산화물은 동일한 종류의 금속 원소를 포함할 수 있다. 즉, 제2 산화물은 제1 산화물과 동일한 물질로 형성될 수 있다. 이에 의해, 제1 산화물과 제2 산화물이 동일할 경우, 예를 들어, 산화물 반도체 패턴(144)는 GaInZnON/ GaInZnO로 형성될 수 있다.
한편, 제2 산화물과 제1 산화물은 서로 다른 종류의 금속 원소를 포함할 수 있다. 제1 산화물과 제2 산화물이 서로 다를 경우, 예를 들어, 산화물 반도체 패턴(144)은 HfInZnON / GaInZnO로 형성될 수 있다.
제1 산화물 반도체 패턴(42, 44), 제2 산화물 반도체 패턴(52, 54) 및 후술할 데이터 배선(62, 65, 66, 67)의 패턴 형상은 서로 상이하거나 동일할 수 있다. 즉, 제1 산화물 반도체 패턴(42, 44), 제2 산화물 반도체 패턴(52, 54)은 게이트 전극(26)과 소스 전극(65) 및 드레인 전극(66)이 오버랩되는 부위에만 형성되어 섬형(island type) 형상을 가질 수 있다. 또한, 제1 산화물 반도체 패턴(42, 44), 제2 산화물 반도체 패턴(52, 54)은 산화물 박막 트랜지스터의 채널 영역을 제외하고는 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상을 가지는 선형(linear type) 형상을 가질 수도 있다.
한편, 도 3c는 제1 산화물 반도체 패턴(42, 44)이 GIZON인 경우의 투과도(transmittance)를 나타낸 것이다. 도 3c를 참조하면, GIZON은 약 400nm 대의 파장을 갖는 빛에 대해 다른 가시광선 파장 영역보다 낮은 투과도를 갖는다.
삭제
삭제
삭제
이와 같이, 제1 산화물 반도체 패턴(42, 44)은 400 내지 500nm의 파장을 갖는 빛이 제2 산화물 반도체 패턴(52, 54)에 유입되는 것을 일부 차단할 수 있다. 즉, 제1 산화물 반도체 패턴(42, 44)은 가시광 영역에서 주로 청색광 파장대의 빛이 제2 산화물 반도체 패턴(52, 54)으로 유입되는 것을 방지한다. 청색광이 제2 산화물 반도체 패턴(52, 54)으로 유입되는 경우, 제2 산화물 반도체 패턴(52, 54)은 청색광에 반응하여 소스 전극(65) 및 드레인 전극(66) 사이에 채널이 형성될 수 있다. 이에 의해, 게이트 전극(26)에 턴온(turn on) 전압이 인가되지 않은 경우라도, 소스 전극(65) 및 드레인 전극(66) 사이에 누설 전류가 흐를 수 있다. 이는 박막 트랜지스터의 턴오프(turn off) 전압의 절대값을 증가시킬 수 있는 원인이 될 수 있다. 따라서, 제1 산화물 반도체 패턴(42, 44)를 형성하여, 제2 산화물 반도체 패턴(52, 54)에 유입되는 청색광을 차단함으로써, 박막 트랜지스터의 턴오프(turn off) 전압에 대한 누설 전류 특성이 개선될 수 있다.
제2 산화물 반도체 패턴(52, 54) 상에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 예를 들어 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 분지되어 제2 산화물 반도체 패턴(52, 54)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 제2 산화물 반도체 패턴(52, 54) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67)은 도 2a에 도시한 바와 같이 제2 산화물 반도체 패턴(52, 54)과 직접 접촉하여 오믹 컨택(Ohmic contact)을 형성할 수 있다. 오믹 컨택을 이루기 위하여 데이터 배선(62, 65, 66, 67)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, Mn 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu, Al/Nd, Mo/Nb, Mn(Mn 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다. 다만, 데이터 배선(62, 65, 66, 67)이 상술한 물질에 제한되지 않으며, 도시되지는 않았지만, 데이터 배선(62, 65, 66, 67)과 제2 산화물 반도체 패턴(52, 54)이 직접 접촉하지 않고, 이들 사이에 오믹 컨택을 위한 오믹 컨택층(미도시)을 더 포함할 수 있다.
소스 전극(65)은 제2 산화물 반도체 패턴(52, 54)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하며 제2 산화물 반도체 패턴(52, 54)과 적어도 일부분이 중첩된다.
데이터 배선(62, 65, 66, 67) 및 제2 산화물 반도체 패턴(54)의 상부에는 보호막(70)이 형성되어 있다. 예를 들어 보호막(70)은 질화규소 또는 산화규소 등으로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다.
상기 보호막(70)은 산화규소 및 질화규소를 포함하는 다층막으로 구성될 수 있다. 이 경우 산화물 반도체 패턴의 상부에는 산화규소 층이 형성되고, 상기 산화규소 층의 상부에 산화질소 층이 형성될 수 있다. 산화물 반도체 패턴과 산화규소 층이 인접하게 배치됨으로써, 산화물 반도체 패턴의 TFT 특성의 열화를 방지할 수 있게 된다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 콘택홀(77)이 형성되어 있다.
보호막(70) 상에는 화소의 모양을 따라 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 여기서 화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
다음으로, 도 1 및 도 2b를 참조하면, 제1 실시예의 변형예에 따른 표시 기판(102)은 제2 산화물 반도체 패턴(54)상에 형성된 식각 정지 패턴(57)을 더 포함하는 것을 제외하고, 제1 실시예의 표시 기판(101)과 기본적으로 동일한 구조를 갖는다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
식각 정지 패턴(57)은 예를 들어, 산화 규소(SiOx) 또는 질화 규소(SiNx) 등을 포함할 수 있다. 식각 정지 패턴(57) 제2 산화물 반도체 패턴(54)의 채널부에 대응하는 위치에 형성될 수 있다. 이에 의해, 소스 전극(65) 및 드레인 전극(66) 형성 시 제2 산화물 반도체 패턴(54)의 일부 영역이 과식각되는 것을 방지할 수 있다. 이에 의해, 산화물 박막 트랜지스터의 특성 저하를 방지할 수 있다. 한편, 식각 정지 패턴(57)은 소스 전극(65) 및 드레인 전극(66)에 의해 노출된다,
도 3d 및 도 3e를 참조하여, 본 발명의 제1 실시예 및 제1 변형예에 의한 표시 기판(101, 102)에 포함된 박막 트랜지스터의 특성을 설명한다.
도 3d 및 도 3e는 소스 전극에 소정의 전압을 인가한 뒤, 게이트 전압에 대한 드레인-소스 전류(Ids)를 측정한 데이터이다. 도 3d는, 본 발명과의 비교예로서, 제1 산화물 반도체 패턴(44)이 포함되지 않은 박막 트랜지스터의 테스트 결과이고, 도 3e는 본 발명의 제1 실시예 및 제1 변형예의 표시 기판(101, 102)의 박막 트랜지스터의 테스트 결과를 나타낸 것이다.
도 3d 및 도 3e에서 Ids가 1nA일 때의 게이트 전압(이하, 턴온 전압이라 함)을 비교하면, 제1 산화물 반도체 패턴(44)이 포함되지 않은 박막 트랜지스터는 약 -8V 부근에서 턴온되나(도 3d 참조), 제1 산화물 반도체 패턴(44)이 포함된 박막 트랜지스터는 약 0V 부근에서 턴온된다(도 3e 참조). 따라서, 제1 산화물 반도체 패턴(44)이 포함된 경우, 그렇지 아니한 경우보다, 턴온 전압의 값이 양의 방향으로 이동되어 절대값이 전체적으로 감소될 수 있다. 이에 의해, 박막 트랜지스터를 동작시키는 전압 범위를 줄일 수 있고, 소비 전력을 줄일 수 있다. 또한 턴온 전압이 0V 이상일 때 산화물 반도체를 TFT로 이용함에 있어서 색빠짐 불량을 감소시킬 수 있으며, 산화물 반도체로 게이트 구동 회로(ASG)를 형성할 수 있다.
다음으로, 도 1, 도 4a 및 도 4b를 참조하여, 본 발명의 제1 실시예 및 제1 변형예에 따른 표시기판을 포함하는 표시 장치를 설명한다.
도 4a 및 도 4b는 도 1의 A-A’선을 따라 절단한 단면도이다.
도 4a를 참조하면, 본 발명의 제2 실시예에 따른 표시 장치(1_1)는 제1 표시 기판(101), 제2 표시 기판(200) 및 액정층(300)을 포함할 수 있다. 여기서, 제1 표시 기판(101)은 상기 설명한 제1 실시예의 표시 기판(101)과 실질적으로 동일한 것으로 반복되는 설명은 생략하기로 한다.
재2 표시 기판(200)에 대해 설명한다. 절연 기판(210) 상에 빛샘 방지를 위한 블랙 매트릭스(220)가 형성된다. 블랙 매트릭스(220)는 화소 전극(82)과 대향하는 영역을 제외하고 형성되어 화소 영역을 정의할 수 있다. 이러한 블랙 매트릭스(220)는 불투명한 유기물질 또는 불투명한 금속으로 형성될 수 있다.
또한 절연 기판(210) 상에는 색 구현을 위한 컬러필터(230)가 형성된다. 컬러필터(230)는 색을 구현하기 위해 세부적으로 적색, 녹색 및 청색의 컬러필터로 형성된다. 컬러필터(230)는 각각 자신이 포함하고 있는 적색, 녹색 및 청색 안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색, 녹색 및 청색을 띄게 된다. 이때, 컬러필터(230)는 각각 투과한 적색, 녹색 및 청색 광의 가법혼색을 통해 다양한 색상을 구현한다.
블랙 매트릭스(220)와 컬러필터(230) 상에는 이들 사이의 단차를 완화시키기 위한 오버코트(240)가 형성된다. 오버코트(240)는 투명한 유기물질로 형성되며 컬러필터(230)와 블랙 매트릭스(220)를 보호하고, 후술되는 공통 전극(250)과의 절연을 위해 형성된다.
공통 전극(250)은 오버코트(240)의 상부에 형성된다. 여기서, 공통 전극(250)은 인듐 주석 산화물(Indium Tin Oxide: 이하 ITO) 또는 인듐 아연 산화물(Indium Zinc Oxide: 이하 IZO)등과 같은 투명한 도전성 물질로 형성될 수 있다.
액정층(300)은 제1 표시 기판(101)과 제2 표시 기판(200) 사이에 개재된다. 화소 전극(82)과 공통 전극(250) 사이의 전압차에 의해 투과율이 조절된다.
도 4b를 참조하면, 본 발명의 제1 변형예에 따른 표시 장치(1_2)는 제1 표시 기판(102), 제2 표시 기판(200) 및 액정층(300)을 포함할 수 있다. 여기서, 제1 표시 기판(102)은 상기 설명한 제1 변형예의 표시 기판(102)과 실질적으로 동일한 것으로 반복되는 설명은 생략하기로 한다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
한편, 제1 변형예에 따른 표시 장치(1_2)의 제1 표시 기판(102)은 제2 산화물 반도체 패턴(54)상에 형성된 식각 정지 패턴(57)을 포함하는 것을 제외하고, 제1 실시예의 표시 기판(101)과 기본적으로 동일한 구조를 갖는다.
다음으로, 도 1 내지 도 2b, 도 5 내지 도 24를 참조하여, 대표적으로, 본 발명의 제1 실시예 및 제1 변형예에 따른 표시 기판의 제조 방법에 대해 설명한다. 설명의 편의상, 이하의 실시예들에서는 상기 제1 실시예 및 제1 변형예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
도 5 내지 도 14는 본 발명의 제1 실시예에 따른 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이고, 도 15 내지 도 24는 본 발명의 제1 변형예에 따른 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이다.
먼저, 도 2a 및 5를 참조하면, 절연 기판(10) 상에 게이트 배선용 금속막(미도시)을 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26), 스토리지 전극(27), 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성한다.
여기서 게이트선(22), 게이트 전극(26), 스토리지 전극(27) 및 스토리지선(28)을 포함하는 게이트 배선(22, 26, 27, 28)을 형성하기 위해 스퍼터링(sputtering)법을 이용할 수 있다. 스퍼터링은 200℃ 이하의 저온 공정에서 수행하며, 이러한 저온의 스퍼터링 방식으로 게이트 배선(22, 26, 27, 28)을 형성함으로써 예를 들어 소다석회유리로 이루어진 절연 기판(10)의 열화를 방지할 수 있다. 이어서, 이들 도전막을 습식 식각 또는 건식 식각하여 패터닝한다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다.
이어서, 절연 기판(10) 및 게이트 배선(22, 26, 27, 28) 상에 게이트 절연막(30)을 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착한다. 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 산질화규소(SiON), 및 SiOC 등으로 이루어진 게이트 절연막(30)을 형성할 수 있다. 리액티브 스퍼터링(reactive sputtering)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 및 산질화규소(SiON)로 이루어진 게이트 절연막(30)을 형성할 수 있다. 리액티브 스퍼터링 시 N2, O2, 또는 이들의 혼합물을 반응 가스로 이용할 수 있으며, 예를 들어 Ar과 같은 불활성 기체를 혼합 가스로 이용할 수 있다.
이어서, 예를 들어 리액티브 스퍼터링을 이용하여, 제1 산화물을 증착하여 게이트 절연막(30) 상에 제1 산화물 반도체 층(40)을 형성한다. 제1 산화물 반도체 층(40)은 Ar, O2, 및 N2의 혼합 가스를 스퍼터링 가스로 이용할 수 있다. 이 경우 챔버 내 N2 분압은 10 내지 80%일 수 있다. 챔버 내 N2 분압이 80%를 초과하는 경우 접촉 저항이 증가할 수 있으며, 챔버 내 N2 분압이 10% 미만인 경우 제1 산화물 반도체 패턴(44)의 밴드갭과 제2 산화물 반도체 패턴(54)의 밴드갭 차이가 미미할 수 있다.
이어서, 도 2a 및 도 6을 참조하면, 예를 들어, 리액티브 스퍼터링을 이용하여 제2 산화물을 증착하여 제1 산화물 반도체 층(40) 상에 제2 산화물 반도체 층(50)을 형성한다. 스퍼터링 시 챔버 내 가스는 Ar과 O2를 포함할 수 있으며, O2 분압은 7 내지 70%일 수 있다. 챔버 내 O2 분압이 70%를 초과하는 경우 산화물 액티브층 패턴(52, 54)의 전하 이동도가 저하될 수 있다. 챔버 내 O2 분압이 7% 미만인 경우 산화물 액티브층 패턴(52, 54)이 전도성을 가질 수 있다. 한편, 제1 산화물 반도체 층(40)의 형성과 제2 산화물 반도체 층(50)의 형성은 동일한 챔버 내에서 수행 할 수 있다. 이에 따라 공정 시간 및 비용이 절감될 수 있다.
이어서, 도 7을 참조하면, 제2 산화물 반도체 층(50) 상에 데이터 배선용 도전막(60)을 예를 들어, 스퍼터링을 이용하여 증착한다. 이어서 데이터 배선용 도전막(60)의 상부에 포토레지스트막(1010)을 도포한다.
이어서, 도 8을 참조하면, 마스크를 통하여 포토레지스트막(1010)에 빛을 조사한 후 현상하여, 포토레지스트막 패턴(1012, 1014)을 형성한다. 이때 포토레지스트막 패턴(1012, 1014) 중에서 박막 트랜지스터의 채널부, 즉 소스 전극(도 11의 65 참조)과 드레인 전극(도 11의 66 참조) 사이에 위치한 토레지스트막 패턴(1014)은 데이터 배선부, 즉 데이터 배선이 형성될 부분에 위치한 포토레지스트막 패턴(1012)보다 두께가 얇게 되도록 하며, 채널부와 데이터 배선부를 제외한 기타 부분의 포토레지스트막은 모두 제거한다. 이 때 채널부에 남아 있는 포토레지스트막 패턴(1014)의 두께와 데이터 배선부에 남아 있는 포토레지스트막 패턴(1012)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다를 수 있다.
이와 같이, 위치에 따라 포토레지스트막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit), 격자 형태의 패턴 또는 반투명막을 이용한 마스크를 사용할 수 있다. 또한 리플로우가 가능한 물질로 이루어진 포토레지스트막을 이용하여 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 포토레지스트막이 잔류하지 않는 부분으로 포토레지스트막의 일부를 흘러내리도록 함으로써 이러한 얇은 두께의 포토레지스트막 패턴(1014)을 형성할 수도 있다.
이어서, 도 8 및 도 9를 참조하면 포토레지스트막 패턴(1012, 1014)을 식각마스크로 이용하여 데이터 배선용 도전막(60)을 식각한다. 이러한 식각은 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우 인산, 질산 및 초산의 혼합액, 불산(HF) 및 탈이온수(deionized water)의 혼합액 등의 식각액을 사용할 수 있다. 이렇게 하면, 데이터선(62) 및 소스/드레인용 도전막 패턴(64)만이 남고 이를 제외한 기타 부분의 데이터 배선용 도전막(60)은 모두 제거된다. 이 때 남은 데이터선(62) 및 소스/드레인용 도전막 패턴(64)은 소스 전극(도 11의 65 참조) 및 드레인 전극(도 11의 66 참조)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 9의 62, 65, 66, 67 참조)의 형태와 동일하다.
이어서, 도 9 내지 도 11을 참조하면, 데이터선(62) 및 소스/드레인용 도전막 패턴(64) 사이에 노출된 제2 산화물 반도체 층(50) 및 제1 산화물 반도체 층(40)을 동시에 식각한다. 이에 의해 제1 및 제2 산화물 반도체 패턴(42, 44, 52, 54)가 형성된다. 이후, 포토레지스트막 패턴(1012, 1014)을 에치백(etch-back)하여 채널부의 포토레지스트막 패턴(1014)을 제거한다. 이어서 애싱(ashing)을 통하여 채널부의 소스/드레인용 도전막 패턴(64) 표면에 남아 있는 포토레지스트막 잔재를 제거한다. 이어서, 포토레지스트막 패턴(1012)을 식각 마스크로 이용하여 채널부의 소스/드레인용 도전막 패턴(64)을 습식 식각 또는 건식 식각한다. 습식 식각의 경우 예를 들어 인산, 질산 및 초산의 혼합액, 불산(HF) 및 탈이온수(deionized water)의 혼합액 등의 식각액을 사용할 수 있다. 이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 65, 66, 67)이 완성된다. 이때, 이러한 식각에 의해 채널부의 제2 산화물 반도체 패턴(54)의 일부도 식각될 수 있다. 한편, 소스 전극(65) 및 드레인 진극(66)은 서로 이격되어 대향된다. 또한, 소스 전극(65) 및 드레인 진극(66)에 의해 제2 산화물 반도체 패턴(54)의 채널부 일부가 노출된다.
이어서 도 11 및 도 12을 참조하면, 데이터 배선(62, 65, 66, 67) 상에 남아 있는 포토레지스트막 패턴(1012)을 제거한다.
이어서, 도 12 및 도 13을 참조하면, 제2 산화물 반도체 패턴(52, 54) 및 데이터 배선(62, 65, 66, 67) 상에 보호막(70)을 형성한다. 보호막(70)은 게이트 절연막(30)과 동일한 물질을 이용하여 동일한 방법으로 형성할 수 있다.
이어서, 도 14에 도시된 바와 같이, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 컨택홀(77)을 형성한다.
마지막으로, 예를 들어 ITO, IZO 등과 같은 투명 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 도 2a의 표시 기판을 완성한다.
다음으로, 제1 변형예에 따른 표시 기판의 제조 방법에 대해 설명한다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
먼저, 도 2b 및 도 15를 참조하면, 제2 산화물 반도체 층(50) 상에 식각 정지막(56)을 형성한다. 식각 정지막(56)은 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착한다. 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD)을 이용하여 질화 규소(SiNx), 산화 규소(SiOx), 산질화규소(SiON), 및 SiOC 등으로 이루어진 식각 정지막(56)을 형성할 수 있다.
이어서, 도 2b 및 도 16을 참조하면, 식각 정지막(56)을 사진 식각하여 식각 정지 패턴(57)을 형성한다. 식각 정지 패턴(57)은 제2 산화물 반도체 패턴(54)의 채널부 상에 형성되도록 한다. 이에 의해, 소스 전극(65) 및 드레인 전극(66) 형성시 제2 산화물 반도체 패턴(54)의 채널부 일부가 식각되는 것을 방지할 수 있다.
이어서, 도 17 내지 22를 참조하면, 제1 실시예에 따른 표시 기판의 제조 방법과 실질적으로 동일한 방법으로, 제1 산화물 반도체 패턴(42, 44), 제2 산화물 반도체 패턴(52, 54) 및 데이터 배선(62, 65, 66, 67)을 형성한다. 이때, 데이터 배선(62, 65, 66, 67)의 소스 전극(65) 및 드레인 전극(66)은 서로 이격되어 대향하도록 형성된다. 또한, 소스 전극(65) 및 드레인 전극(66)은 식각 정지 패턴(57)을 노출하도록 형성된다.
이어서, 도 23 및 도 24를 참조하면, 제1 실시예에 따른 표시 기판의 제조 방법과 실질적으로 동일한 방법으로, 제2 산화물 반도체 패턴(52, 54) 및 데이터 배선(62, 65, 66, 67) 상에 보호막(70)을 형성한다. 또한, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 컨택홀(77)을 형성한다. 마지막으로, 예를 들어 ITO, IZO 등과 같은 투명 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성하여 도 2b의 표시 기판을 완성한다.
이하, 도 1, 도 25a 및 25b를 참조하여 본 발명의 제2 실시예에 따른 표시 기판을 설명한다. 여기서, 도 25a는 도 1의 A-A’선을 따라 절단한 제2 실시예의 단면도이고, 도 25b는 도 1의 A-A’선을 따라 절단한 제2 변형예에 따른 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
제2 실시예에 따른 표시 기판(201)은, 도 25a에 나타낸 바와 같이, 제1 실시예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 도 25a에 도시된 바와 같이, 제2 실시예에 따른 표시 기판(201)은 제2 산화물 반도체 패턴(54)이 게이트 배선(26) 상에 배치되고, 제1 산화물 반도체 패턴(44)은 제2산화물 반도체 패턴(54) 상에 배치된다. 이에 의해, 제1 산화물 반도체 패턴(44)은 채널층 상에서 입사되는 빛이 제2 산화물 반도체 패턴(54)으로 유입되는 것을 차단시킬 수 있다. 여기서, 상기 빛은 제1 실시예와 마찬가지로 400nm 내지 500nm의 파장을 갖는다.
한편, 제2 변형예에 따른 표시 기판(202)은, 도 25b에 나타낸 바와 같이, 제1 변형예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 도 25a에 도시된 바와 같이, 제2 변형예에 따른 표시 기판(202)은 제2 산화물 반도체 패턴(54)이 게이트 배선(26) 상에 배치되고, 제1 산화물 반도체 패턴(44)은 제2산화물 반도체 패턴(54) 상에 배치된다. 이에 의해, 제1 산화물 반도체 패턴(44)은 채널층 상에서 입사되는 빛이 제2 산화물 반도체 패턴(54)으로 유입되는 것을 차단시킬 수 있다. 여기서, 상기 빛은 제1 실시예에서 설명한 것과 같이 400nm 내지 500nm의 파장을 갖는다.
이하, 도 1, 도 26a 및 26b를 참조하여 본 발명의 제3 실시예 및 제3 변형에 따른 표시 기판을 설명한다. 여기서, 도 26a는 도 1의 A-A’선을 따라 절단한 제3 실시예의 단면도이고, 도 26b는 도 1의 A-A’선을 따라 절단한 제3 변형예에 따른 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
제3 실시예에 따른 표시 기판(301)은, 도 26a에 나타낸 바와 같이, 제1 실시예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
즉, 도 26a에 도시된 바와 같이, 제3 실시예에 따른 표시 기판(301)에 포함된 산화물 반도체 패턴(344)은 제1 산화물 반도체 패턴(44), 제2 산화물 반도체 패턴(54) 및 제3 산화물 반도체 패턴(58)을 포함한다. 이때, 제1 산화물 반도체 패턴(44)은 게이트 배선(26) 상에 배치되고, 제2 산화물 반도체 패턴(54)은 제1 산화물 반도체 패턴(44) 상에 배치되고, 제3 산화물 반도체 패턴(58)은 제2 산화물 반도체 패턴(54) 상에 배치될 수 있다.
여기서, 제3 산화물 반도체 패턴(58)은 제1 산화물 반도체 패턴(44)과 실질적으로 동일한 물질 및 방법으로 형성될 수 있다.
한편, 제3 실시예에 의할 경우, 제1 산화물 반도체 패턴(44)은 게이트 배선(26) 쪽에서 입사되는 빛이 제2 산화물 반도체 패턴(54)으로 유입되는 것을 차단할 수 있다. 또한, 제3 산화물 반도체 패턴(58)은 채널층 상에서 입사되는 빛이 제2 산화물 반도체 패턴(54)으로 유입되는 것을 차단할 수 있다. 여기서, 상기 빛은 제1 실시예에서 설명한 것과 같이 400nm 내지 500nm의 파장을 갖는다. 따라서, 제3 실시예에 의할 경우, 제2 산화물 반도체 패턴(54)의 상부와 하부에서 유입되는 400nm 내지 500nm의 파장대의 빛을 차단할 수 있다.
다음으로, 본 발명의 제3 변형예에 따른 표시 기판(302)은, 도 26b에 나타낸 바와 같이, 산화물 반도체 패턴(344) 상에 식각 정지 패턴(57)이 형성된 것을 제외하고 제3 실시예의 표시기판(301)과 실질적으로 동일하다. 또한, 식각 정지 패턴(57)은 제1 변형예에서 설명한 식각 정지 패턴(57)과 실질적으로 동일한 것으로, 그 설명은 생략한다.
이하, 도 1, 도 27a 및 도 27b를 참조하여, 본 발명의 제4 실시예 및 제4 변형예에 따른 표시 기판을 설명한다. 여기서, 도 27a는 도 1의 A-A’선을 따라 절단한 제4 실시예의 단면도이고, 도 27b는 도 1의 A-A’선을 따라 절단한 제4 변형예에 따른 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
제4 실시예에 따른 표시 기판(401)은, 도 27a에 나타낸 바와 같이, 제1 실시예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
즉, 도 27a에 도시된 바와 같이, 제4 실시예에 따른 표시 기판(401)에 포함된 산화물 반도체 패턴(444)은 제1 산화물 및 제3 원소를 포함한다. 여기서, 제1 산화물은 제1 실시예에서 설명된 제1 산화물과 동일하고, 제3 원소는 제1 실시예에서 설명된 제3 원소와 실질적으로 동일하므로, 그 설명은 생략한다.
한편, 제3 원소는 산화물 반도체 패턴(444)의 수직 방향으로 농도 구배를 갖는다. 이에 의해, 산화물 반도체 패턴(444)은 제3 원소의 농도가 상대적으로 높은 제1 구간(444-1)과 제3 원소의 농도가 상대적으로 낮은 제2 구간(444-2)을 포함할 수 있다. 이에 의해, 제1 구간(444-1)은 제1 실시예의 제1 산화물 반도체 패턴(44)과 유사한 특성을 갖고, 제2 구간(444-2)은 제1 실시예의 제2 산화물 반도체 패턴(54)과 유사한 특성을 갖는다. 즉, 제1 구간(444-1)은 400 내지 500nm의 파장을 갖는 빛에 대해 낮은 투과도를 갖는다. 한편, 제1 구간(444-1)과 제2 구간(444-2)은 산화물 반도체 패턴(444)내에 연속적으로 형성될 수 있다.
제4 실시예에 따른 표시 기판(401)은 제1 구간(444-1)이 게이트 배선(26)과 인접하여 형성될 수 있다. 즉, 게이트 배선(26)에서 멀어질수록 산화물 반도체 패턴(444)에 포함된 제3 원소의 농도가 낮아지도록 형성될 수 있다. 이에 따라, 제1 구간(444-1)은 게이트 배선(26) 쪽에서 입사되는 빛이 제2 구간(444-2)으로 유입되는 것을 차단할 수 있다. 여기서, 상기 빛은 제1 실시예ㅇ[서 설명한 것과 같이 400nm 내지 500nm의 파장을 갖는다.
다음으로, 본 발명의 제4 변형예에 따른 표시 기판(402)은, 도 27b에 나타낸 바와 같이, 산화물 반도체 패턴(444) 상에 식각 정지 패턴(57)이 형성된 것을 제외하고 제4 실시예의 표시기판(401)과 실질적으로 동일하다. 또한, 식각 정지 패턴(57)은 제1 변형예에서 설명한 식각 정지 패턴(57)과 실질적으로 동일한 것으로, 그 설명은 생략한다.
이하, 도 1, 도 28a 및 도 28b를 참조하여, 본 발명의 제5 실시예 및 제5 변형예에 따른 표시 기판을 설명한다. 여기서, 도 28a는 도 1의 A-A’선을 따라 절단한 제5 실시예의 단면도이고, 도 28b는 도 1의 A-A’선을 따라 절단한 제5 변형예에 따른 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
제5 실시예에 따른 표시 기판(501)은, 도 28a에 나타낸 바와 같이, 제4 실시예의 표시 기판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
즉, 도 28a에 도시된 바와 같이, 제5 실시예에 따른 표시 기판(501)은 제2 구간(544-2)이 게이트 배선(26)과 인접하도록 형성될 수 있다. 다시 말해, 게이트 배선(26)에서 멀어질수록 산화물 반도체 패턴(444)에 포함된 제3 원소의 농도가 높아지도록 형성될 수 있다. 이에 따라, 제1 구간(444-1)은 채널층 상에서 입사되는 빛이 제2 구간(444-2)으로 유입되는 것을 차단할 수 있다. 여기서, 상기 빛은 제1 실시예에서 설명한 것과 같이 400nm 내지 500nm의 파장을 갖는다.
다음으로, 본 발명의 제5 변형예에 따른 표시 기판(502)은, 도 28b에 나타낸 바와 같이, 산화물 반도체 패턴(544) 상에 식각 정지 패턴(57)이 형성된 것을 제외하고 제5 실시예의 표시기판(501)과 실질적으로 동일하다. 또한, 식각 정지 패턴(57)은 제1 변형예에서 설명한 식각 정지 패턴(57)과 실질적으로 동일한 것으로, 그 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연 기판 26: 게이트 전극
30: 게이트 절연막 44: 제1 산화물 반도체 패턴
54: 제2 산화물 반도체 패턴 65: 소스 전극
66: 드레인 전극 70: 보호막
82: 화소 전극

Claims (45)

  1. 절연 기판 상에 형성된 게이트 배선;
    상기 게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴; 및
    상기 산화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며,
    상기 산화물 반도체 패턴은 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 하나를 금속 원소로 포함하는 제1 산화물 및 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나인 제3 원소를 포함하는 제1 산화물 반도체 패턴 및 제2 산화물을 포함하는 제2 산화물 반도체 패턴을 포함하고,
    상기 제1 산화물 반도체 패턴은 상기 게이트 배선 상에 배치되며,
    상기 제2 산화물 반도체 패턴은 상기 제1 산화물 반도체 패턴 상에 배치되어 있는 표시 기판.
  2. 제1 항에 있어서,
    상기 제1 산화물 반도체 패턴은 400nm 내지 500nm의 파장을 갖는 빛을 차단하는 표시 기판.
  3. 제1 항에 있어서,
    상기 게이트 배선은 게이트 전극을 포함하되,상기 게이트 전극의 턴온 전압은 0V 이상인 표시 기판.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1 항에 있어서,
    상기 제1 산화물 반도체 패턴은 상기 제2 산화물 반도체 패턴으로 유입되는 빛을 차단하되, 상기 빛은 400㎚ 내지 500㎚의 파장을 갖는 표시 기판.
  10. 삭제
  11. 삭제
  12. 제1 항에 있어서,
    상기 제1 산화물 및 상기 제2 산화물은 동일한 종류의 금속 원소를 포함하는 표시 기판.
  13. 제1 항에 있어서,
    상기 제1 산화물과 상기 제2 산화물은 서로 다른 종류의 금속 원소를 포함하는 표시 기판.
  14. 삭제
  15. 제1 항에 있어서,
    상기 산화물 반도체 패턴 상에 형성된 식각 정지 패턴을 더 포함하는 표시 기판.
  16. 제15 항에 있어서,
    상기 데이터 배선은 서로 이격되어 대향하는 소스 전극 및 드레인 전극을 포함하되, 상기 식각 정지 패턴은 소스 전극 및 드레인 전극에 의해 노출되는 표시 기판.
  17. 절연 기판 상에 형성된 게이트 배선;
    게이트 배선 상에 형성되며 산화물 반도체를 포함하는 산화물 반도체 패턴; 및
    상기 산화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하며,
    상기 산화물 반도체 패턴은 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 하나를 금속 원소로 포함하는 제1 산화물 및 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나인 제3 원소를 포함하는 제1 산화물 반도체 패턴, 제2 산화물을 포함하는 제2 산화물 반도체 패턴 및 제3 산화물 및 제4원소를 포함하는 제3 산화물 반도체 패턴을 포함하는 표시 기판.
  18. 제17 항에 있어서,
    상기 제1 및 제3 산화물 반도체 패턴은 400㎚ 내지 500㎚의 파장을 갖는 빛을 차단하는 표시 기판.
  19. 제17 항에 있어서,
    상기 게이트 배선은 게이트 전극을 포함하되, 상기 게이트 전극의 턴온 전압이 0V이상인 표시 기판.
  20. 제17 항에 있어서,
    상기 제3 및 제4 원소는 상기 제1 산화물을 구성하는 금속 원소가 속하는 주기율표의 족(group)보다 높은 족에 해당하는 표시 기판.
  21. 제20 항에 있어서,
    상기 제3 및 제4 원소는 5족 내지 7족 원소인 표시 기판.
  22. 제21 항에 있어서,
    상기 제4 원소는 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나인 표시 기판.
  23. 제17 항에 있어서,
    상기 제1 산화물 반도체 패턴은 상기 게이트 배선 상에 배치되며, 상기 제2 산화물 반도체 패턴은 상기 제1 산화물 반도체 패턴 상에 배치되고, 상기 제3 산화물 반도체 패턴은 상기 제2 산화물 반도체 패턴 상에 배치되어 있는 표시 기판.
  24. 제23 항에 있어서,
    상기 제1 산화물 반도체 패턴은 상기 제2 산화물 반도체 패턴으로 유입되는 빛을 차단하되, 상기 빛은 400㎚ 내지 500㎚의 파장을 갖는 표시 기판.
  25. 제17 항에 있어서,
    상기 제3 산화물은 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn) 및 하프늄(Hf) 중 적어도 하나를 금속 원소로 포함하는 표시 기판.
  26. 제25 항에 있어서,
    상기 제4 원소는 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 하나인 표시 기판.
  27. 제25 항에 있어서,
    상기 제1 내지 제3 산화물은 동일한 종류의 금속 원소를 포함하는 표시 기판.
  28. 제25 항에 있어서,
    상기 제1 및 제3 산화물과 상기 제2 산화물은 서로 다른 종류의 금속 원소를 포함하는 표시 기판.
  29. 삭제
  30. 제17 항에 있어서,
    상기 산화물 반도체 패턴 상에 형성된 식각 정지 패턴을 더 포함하는 표시 기판.
  31. 제30 항에 있어서,
    상기 데이터 배선은 서로 이격되어 대향하는 소스 전극 및 드레인 전극을 포함하되, 상기 식각 정지 패턴은 소스 전극 및 드레인 전극에 의해 노출되는 표시 기판.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
KR1020100004021A 2010-01-15 2010-01-15 표시 기판 KR101701208B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020100004021A KR101701208B1 (ko) 2010-01-15 2010-01-15 표시 기판
US12/982,406 US9159745B2 (en) 2010-01-15 2010-12-30 Display substrate
JP2011005902A JP6203992B2 (ja) 2010-01-15 2011-01-14 表示基板
CN201110008745.9A CN102169904B (zh) 2010-01-15 2011-01-17 显示基板
US14/858,281 US10439067B2 (en) 2010-01-15 2015-09-18 Display substrate including thin film transistors having a multilayered oxide semiconductor pattern
JP2016038288A JP6204517B2 (ja) 2010-01-15 2016-02-29 表示基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100004021A KR101701208B1 (ko) 2010-01-15 2010-01-15 표시 기판

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020160033611A Division KR101707039B1 (ko) 2016-03-21 2016-03-21 표시 기판

Publications (2)

Publication Number Publication Date
KR20110084005A KR20110084005A (ko) 2011-07-21
KR101701208B1 true KR101701208B1 (ko) 2017-02-02

Family

ID=44276919

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100004021A KR101701208B1 (ko) 2010-01-15 2010-01-15 표시 기판

Country Status (4)

Country Link
US (2) US9159745B2 (ko)
JP (2) JP6203992B2 (ko)
KR (1) KR101701208B1 (ko)
CN (1) CN102169904B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120021602A (ko) * 2010-08-10 2012-03-09 삼성전자주식회사 표시 기판 및 이의 제조 방법
TWI525818B (zh) 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8878176B2 (en) * 2011-08-11 2014-11-04 The Hong Kong University Of Science And Technology Metal-oxide based thin-film transistors with fluorinated active layer
KR101875224B1 (ko) * 2011-10-24 2018-07-06 엘지디스플레이 주식회사 액정표시장치의 제조방법
JP6122275B2 (ja) * 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
KR101950834B1 (ko) * 2012-03-06 2019-02-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 이의 제조 방법
TWI496932B (zh) 2012-03-09 2015-08-21 Air Prod & Chem 用於顯示裝置的阻絕物材料
KR20230004930A (ko) 2012-04-13 2023-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190525B2 (en) * 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
JP2014032399A (ja) * 2012-07-13 2014-02-20 Semiconductor Energy Lab Co Ltd 液晶表示装置
WO2014024808A1 (en) * 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
KR102109166B1 (ko) 2013-01-15 2020-05-12 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 기판
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9806198B2 (en) * 2013-06-05 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102205698B1 (ko) 2013-08-29 2021-01-21 삼성전자주식회사 반도체막의 형성방법 및 반도체막을 포함하는 트랜지스터의 제조방법
US10008513B2 (en) * 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102230653B1 (ko) * 2013-12-31 2021-03-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
WO2015194176A1 (ja) * 2014-06-20 2015-12-23 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
KR102238994B1 (ko) * 2014-07-17 2021-04-12 엘지디스플레이 주식회사 표시장치
KR101636146B1 (ko) * 2014-09-16 2016-07-07 한양대학교 산학협력단 박막 트랜지스터 및 그 제조 방법
JP2017124383A (ja) * 2016-01-15 2017-07-20 双葉電子工業株式会社 乾燥剤、封止構造、及び有機ｅｌ素子
CN105789284B (zh) * 2016-04-12 2018-08-28 中国科学院宁波材料技术与工程研究所 薄膜晶体管及其制备方法和显示装置
CN106206681B (zh) * 2016-08-15 2019-01-11 中国科学院宁波材料技术与工程研究所 薄膜晶体管及制备方法和交互式显示装置
US11624953B2 (en) 2017-07-05 2023-04-11 Samsung Display Co., Ltd. Display apparatus comprising a color conversion pattern and a light blocking pattern disposed on a data pattern of a thin film transistor
KR102421629B1 (ko) * 2017-07-05 2022-07-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN108550625B (zh) * 2018-04-18 2021-04-02 Tcl华星光电技术有限公司 一种薄膜晶体管及其制作方法
JP2021027199A (ja) * 2019-08-06 2021-02-22 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100001272A1 (en) * 2008-07-02 2010-01-07 Applied Materials, Inc. Thin film transistors using multiple active channel layers

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4398134B2 (ja) 2002-04-01 2010-01-13 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜トランジスタ、薄膜トランジスタの製造方法および該薄膜トランジスタを含むアクティブ・マトリックス型表示装置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2006165530A (ja) 2004-11-10 2006-06-22 Canon Inc センサ及び非平面撮像装置
EP1770788A3 (en) * 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4904789B2 (ja) * 2005-11-30 2012-03-28 凸版印刷株式会社 薄膜トランジスタ
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR100858617B1 (ko) * 2007-05-10 2008-09-17 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
KR101513601B1 (ko) * 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
JP4626659B2 (ja) * 2008-03-13 2011-02-09 ソニー株式会社 表示装置
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8450144B2 (en) * 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101035357B1 (ko) * 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100001272A1 (en) * 2008-07-02 2010-01-07 Applied Materials, Inc. Thin film transistors using multiple active channel layers

Also Published As

Publication number Publication date
JP2016136634A (ja) 2016-07-28
US20110175082A1 (en) 2011-07-21
KR20110084005A (ko) 2011-07-21
JP6203992B2 (ja) 2017-09-27
US20160020331A1 (en) 2016-01-21
CN102169904B (zh) 2015-11-04
CN102169904A (zh) 2011-08-31
US9159745B2 (en) 2015-10-13
US10439067B2 (en) 2019-10-08
JP6204517B2 (ja) 2017-09-27
JP2011146713A (ja) 2011-07-28

Similar Documents

Publication Publication Date Title
KR101701208B1 (ko) 표시 기판
KR101497425B1 (ko) 액정 표시 장치 및 그 제조 방법
KR101489652B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101542840B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
JP5410764B2 (ja) 表示基板およびこれを含む表示装置
US8330916B2 (en) Liquid crystal display and method of fabricating the same to have TFT's with pixel electrodes integrally extending from one of the source/drain electrodes
KR101609727B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR101820372B1 (ko) 표시 기판, 표시 장치 및 이의 제조 방법
US20090167974A1 (en) Display substrate, display device including the display substrate and method of fabricating the display substrate
US8530893B2 (en) Display substrate and method of manufacturing the same
KR20110093113A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US20110204370A1 (en) Thin-Film Transistor Substrate, Method of Manufacturing the Same, and Display Device Including the Same
KR101666368B1 (ko) 표시 기판, 표시 장치 및 이의 제조 방법
US8884286B2 (en) Switching element, display substrate and method of manufacturing the same
US8558230B2 (en) Thin film transistor substrate and method of fabricating the same
KR101600887B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR20100075058A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101707039B1 (ko) 표시 기판
KR20100070086A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR20110118384A (ko) 표시 기판 및 그 제조 방법
KR20100070085A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR101496204B1 (ko) 액정 표시 장치 제조 방법
KR101463032B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191223

Year of fee payment: 4