CN105789284B - 薄膜晶体管及其制备方法和显示装置 - Google Patents

薄膜晶体管及其制备方法和显示装置 Download PDF

Info

Publication number
CN105789284B
CN105789284B CN201610226727.0A CN201610226727A CN105789284B CN 105789284 B CN105789284 B CN 105789284B CN 201610226727 A CN201610226727 A CN 201610226727A CN 105789284 B CN105789284 B CN 105789284B
Authority
CN
China
Prior art keywords
zinc
tft
electrode layer
film transistor
tin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610226727.0A
Other languages
English (en)
Other versions
CN105789284A (zh
Inventor
梁凌燕
谢玉芳
曹鸿涛
吴卫华
张胜男
王妹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo Institute of Material Technology and Engineering of CAS
Original Assignee
Ningbo Institute of Material Technology and Engineering of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo Institute of Material Technology and Engineering of CAS filed Critical Ningbo Institute of Material Technology and Engineering of CAS
Priority to CN201610226727.0A priority Critical patent/CN105789284B/zh
Publication of CN105789284A publication Critical patent/CN105789284A/zh
Application granted granted Critical
Publication of CN105789284B publication Critical patent/CN105789284B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种薄膜晶体管及其制备方法和显示装置,其中薄膜晶体管包括衬底、栅电极层、栅介质层、沟道层、源电极层和漏电极层。其中,沟道层为锌锡氮薄膜;锌锡氮薄膜的化学式为:ZnxSnyNz;x为锌锡氮薄膜中锌元素的原子含量,y为锌锡氮薄膜中锡元素的原子含量,z为锌锡氮薄膜中氮元素的原子含量。其通过采用锌锡氮薄膜作为沟道层的薄膜晶体管除了可应用于平板显示,同时还可应用于光发射和宽光谱光电探测领域等。最终有效解决了传统的薄膜晶体管的应用较为单一,应用范围具有一定的局限性的问题。

Description

薄膜晶体管及其制备方法和显示装置
技术领域
本发明涉及半导体技术领域,特别是涉及一种薄膜晶体管及其制备方法和显示装置。
背景技术
随着半导体技术的发展,薄膜晶体管的种类越来越多。目前,薄膜晶体管一般包括非晶硅薄膜晶体管、多晶硅薄膜晶体管和金属氧化物薄膜晶体管。但是,由于非晶硅薄膜晶体管、多晶硅薄膜晶体管和金属氧化物薄膜晶体管受各自性能的限制,一般只是应用于有源矩阵平板显示中,作为有源矩阵平板显示的开关单元使用。因此,这就使得薄膜晶体管的应用较为单一,应用范围具有一定的局限性。
发明内容
基于此,有必要针对传统的薄膜晶体管的应用较为单一,应用范围具有一定的局限性的问题,提供一种薄膜晶体管及其制备方法和显示装置。
为实现本发明目的提供的一种薄膜晶体管,包括衬底、栅电极层、栅介质层、沟道层、源电极层和漏电极层;
其中,所述栅电极层形成于所述衬底表面;所述栅介质层形成于所述栅电极层表面;所述沟道层形成于所述栅介质层表面;所述源电极层和所述漏电极层均形成于所述沟道层表面,且所述源电极层与所述漏电极层之间具有间隔;
所述沟道层形成于所述衬底表面;所述栅介质层形成于所述沟道层表面;所述源电极层和所述漏电极层分别形成于所述沟道层未被所述栅介质层覆盖的表面,且所述源电极层和所述漏电极层分别位于所述栅介质层的两侧;所述栅电极层形成于所述栅介质层表面;
其中,所述沟道层为锌锡氮薄膜;所述锌锡氮薄膜的化学式为:ZnxSnyNz
x为所述锌锡氮薄膜中锌元素的原子含量,y为所述锌锡氮薄膜中锡元素的原子含量,z为所述锌锡氮薄膜中氮元素的原子含量。
在其中一个实施例中,所述锌锡氮薄膜中,锌元素与锡元素的原子比为:1.5—7。
在其中一个实施例中,所述锌锡氮薄膜中,锌元素与锡元素的原子比为6.66。
在其中一个实施例中,所述锌锡氮薄膜的厚度为20nm—100nm。
在其中一个实施例中,所述锌锡氮薄膜的厚度为:20nm—50nm。
相应的,本发明还提供了一种薄膜晶体管制备方法,用于制备如上任一所述的薄膜晶体管,包括如下步骤:
采用镀膜工艺在衬底表面依次制备形成栅电极层和栅介质层;在所述栅介质层表面制备形成沟道层;在所述沟道层表面制备形成源电极层和漏电极层,完成底栅结构的所述薄膜晶体管的制备后,进行退火处理;所述源电极层与所述漏电极层之间具有预设间隔;
采用镀膜工艺在所述衬底表面制备形成所述沟道层;在所述沟道层表面制备形成所述栅介质层;在所述沟道层未被所述栅介质层覆盖的表面制备形成所述源电极层和所述漏电极层;其中,所述源电极层和所述漏电极层分别位于所述栅介质层的两侧;在所述栅介质层表面制备形成所述栅电极层;完成顶栅结构的所述薄膜晶体管的制备后,进行所述退火处理;
其中,所述沟道层为锌锡氮薄膜;所述锌锡氮薄膜的化学式为:ZnxSnyNz
x为所述锌锡氮薄膜中锌元素的原子含量,y为所述锌锡氮薄膜中锡元素的原子含量,z为所述锌锡氮薄膜中氮元素的原子含量。
在其中一个实施例中,制备形成所述沟道层时,采用磁控溅射沉积工艺进行制备;且
采用所述磁控溅射工艺制备形成所述沟道层时,沉积工艺气体为氮气。
在其中一个实施例中,采用所述磁控溅射工艺制备形成所述沟道层时,沉积腔室的压强为1.5pa—2.5pa,溅射功率为100W—150W。
在其中一个实施例中,在完成所述底栅结构的所述薄膜晶体管的制备或所述顶栅结构的所述薄膜晶体管的制备之后,进行退火处理时,退火气氛为惰性气体,退火温度为200℃—400℃,退火时间为3小时—10小时。
相应的,本发明还提供了一种显示装置,包括显示单元;所述显示单元包括如上任一所述的薄膜晶体管。
上述薄膜晶体管,通过采用化学式为ZnxSnyNz的锌锡氮薄膜作为沟道层,相较于传统的非晶硅薄膜晶体管和金属氧化物薄膜晶体管来说,具有良好的性能。并且,由于作为沟道层的锌锡氮薄膜由丰富无毒元素组成,这就使得薄膜晶体管的生产成本能够大大降低,同时制备薄膜晶体管时不需要高温工艺条件,在低温工艺条件下即可实现。因此,其有效降低了薄膜晶体管对制备条件的要求,同时还不会对环境产生污染。并且,由于锌锡氮薄膜为直接带隙半导体,具有较窄的带隙,且其带隙在一定范围内可调,因此通过采用锌锡氮薄膜作为沟道层的薄膜晶体管除了可应用于平板显示,同时还可应用于光发射和宽光谱光电探测领域等。最终有效解决了传统的薄膜晶体管的应用较为单一,应用范围具有一定的局限性的问题。
附图说明
图1为本发明的薄膜晶体管的一具体实施例的剖面结构示意图;
图2为本发明的薄膜晶体管的另一具体实施例的剖面结构示意图;
图3为采用本发明的薄膜晶体管制备方法的实施例一制备的薄膜晶体管的转移特性曲线图;
图4为采用本发明的薄膜晶体管制备方法的实施例二制备的薄膜晶体管的转移特性曲线图;
图5为采用本发明的薄膜晶体管制备方法的实施例三制备的薄膜晶体管的转移特性曲线图;
图6为采用本发明的薄膜晶体管制备方法的实施例四制备的薄膜晶体管的转移特性曲线图;
图7为采用本发明的薄膜晶体管制备方法的实施例五制备的薄膜晶体管的转移特性曲线图;
图8为采用本发明的薄膜晶体管制备方法的实施例六制备的薄膜晶体管的转移特性曲线图;
图9为采用本发明的薄膜晶体管制备方法的实施例七制备的薄膜晶体管的转移特性曲线图;
图10为采用本发明的薄膜晶体管制备方法的实施例八制备的薄膜晶体管的转移特性曲线图;
图11为采用本发明的薄膜晶体管制备方法的实施例九制备的薄膜晶体管的转移特性曲线图。
具体实施方式
为使本发明技术方案更加清楚,以下结合附图及具体实施例对本发明作进一步详细说明。
首先,需要说明的是,本发明的薄膜晶体管100既可为底栅结构的薄膜晶体管100,也可为顶栅结构的薄膜晶体管100。
其中,参见图1,为本发明的底栅结构的薄膜晶体管100。其包括衬底110、栅电极层120、栅介质层130、沟道层140、源电极层150和漏电极层160。具体的,栅电极层120形成于衬底110表面。栅介质层130形成于栅电极层120表面。沟道层140形成于栅介质层130表面。源电极层150和漏电极层160均形成于沟道层140表面,且源电极层150与漏电极层160之间具有间隔。其中,沟道层140为化学式为ZnxSnyNz的锌锡氮薄膜。此处,需要说明的是,x为锌锡氮薄膜中锌元素的原子含量,y为锌锡氮薄膜中锡元素的原子含量,z为锌锡氮薄膜中氮元素的原子含量。
参见图2,为本发明的顶栅结构的薄膜晶体管100。其同样包括衬底110、栅电极层120、栅介质层130、沟道层140、源电极层150和漏电极层160。不同的是,沟道层140形成于衬底110表面;栅介质层130形成于沟道层140表面;源电极层150和漏电极层160分别形成于沟道层140未被栅介质层130覆盖的表面,并且,源电极层150和漏电极层160分别位于栅介质层130的两侧;栅电极层120则形成于栅介质层130表面。同样的,顶栅结构的薄膜晶体管100中,其同样采用化学式为ZnxSnyNz的锌锡氮薄膜作为沟道层140。
也就是说,不论本发明的薄膜晶体管100的结构为底栅结构还是顶栅结构,其沟道层140均为化学式为ZnxSnyNz的锌锡氮薄膜。由此,其通过采用锌锡氮薄膜作为晶体管中的沟道层140,使得最终所形成的薄膜晶体管100的性能优于传统的非晶硅薄膜晶体管100。并且,由于锌锡氮薄膜由丰富的无毒元素组成,其不仅不会对环境造成污染,具有良好的环保特性,同时对工艺条件要求较为宽泛,即使在低温工艺条件下仍能够制备,这也就有效降低了制备条件的要求。进一步的,作为沟道层140的锌锡氮薄膜为直接带隙半导体。其中,直接带隙半导体材料就是导带最小值(导带底)和价带最大值在k空间中同一位置。电子要跃迁到导带上产生导电的电子和空穴(形成半满能带)只需要吸收能量。并且锌锡氮薄膜的带隙较窄,并在一定范围内可调,这就使得采用锌锡氮薄膜作为沟道层140的薄膜晶体管100不仅可以应用于平板显示,同时还可以应用于光发射和宽光谱光电探测领域,从而有效扩大了薄膜晶体管100的应用范围,最终解决了薄膜晶体管100应用范围的局限性的问题。
另外,需要说明的是,由于采用锌锡氮薄膜作为薄膜晶体管100的沟道层140时,锌锡氮薄膜中的锌元素与锡元素的原子百分比对薄膜晶体管100的性能参数起着重要影响。因此,锌元素与锡元素的原子百分比的选取尤为重要。在本发明的薄膜晶体管100的一具体实施例中,其锌元素与锡元素的原子百分比的取值范围可为:1.5—7。优选的,通过大量的实验研究发现,当锌元素与锡元素的原子百分比为6.66时,锌锡氮薄膜的本征迁移率可达31cm2V-1s-1,N型载流子浓度为1019cm-3,具有较窄的光学直接带隙(约为1.6ev)。而当锌元素与锡元素的原子百分比低于6.66时,薄膜晶体管100的场效应迁移率、开关比和开启电压均会有所下降。因此,作为本发明的薄膜晶体管100的优选实施例,其锌元素与锡元素的原子百分比的取值优选为6.66。
进一步的,由于薄膜晶体管100中的沟道层140的厚度同样也会影响薄膜晶体管100的从能参数。当沟道层140的厚度过厚时,位于沟道层140表面的源电极层150和漏电极层160之间的接触电阻就会过大,并且采用锌锡氮薄膜作为沟道层140内的本征载流子也会过多,由此会使得薄膜晶体管100的开关比和开启电压增大。当沟道层140的厚度过薄时,作为沟道层140的锌锡氮薄膜的成膜质量不易提高,通常会呈高阻态,从而无法体现薄膜晶体管100的性能。因此,在本发明的薄膜晶体管100中,其作为沟道层140的锌锡氮薄膜的厚度范围为20nm—100nm。优选的,在通过大量实验研究之后,在保证薄膜晶体管100具有良好的性能参数的同时,还能够有效降低生成成本,节省生成工艺时间,其锌锡氮薄膜的厚度优选为20nm—50nm。
另外,作为沟道层140的锌锡氮薄膜的结构同样也会影响薄膜晶体管100的性能参数。而锌锡氮薄膜的结构通常是由锌锡氮薄膜的制备工艺来决定的。作为本发明的薄膜晶体管100的一具体实施例,其作为沟道层140的锌锡氮薄膜可采用磁控溅射沉积工艺、化学气相沉积工艺等制备形成。其中,由于磁控溅射沉积工艺具有良好的稳定性和可控性,因此优选为磁控溅射沉积工艺。
相应的,为了实现上述任一种薄膜晶体管100,本发明还提供了一种薄膜晶体管制备方法。由于本发明的薄膜晶体管100既可为底栅结构的薄膜晶体管100,还可为顶栅结构的薄膜晶体管100。因此,相应的,作为本发明的薄膜晶体管制备方法,其既包括有底栅结构的薄膜晶体管的制备方法,同时还包括有顶栅结构的薄膜晶体管的制备方法。
其中,作为底栅结构的薄膜晶体管的制备方法,其首先包括步骤S100,采用镀膜工艺在衬底110表面依次制备形成栅电极层120和栅介质层130。然后,再通过步骤S200,在栅介质层130表面制备形成沟道层140。进而,再通过步骤S300,在沟道层140表面制备形成源电极层150和漏电极层160,完成底栅结构的薄膜晶体管100的制备。其中,需要说明的是,由于源电极与漏电极不能直接接触,因此源电极层150与漏电极层160之间具有预设间隔。同时,由于薄膜晶体管100只有在结晶之后才会具有一定的电学性能。因此,当通过步骤S300,完成源电极层150和漏电极层160的制备之后,还需要对所制备的薄膜晶体管100进行退火处理,使其进行结晶。
另外,当进行顶栅结构的薄膜晶体管的制备时,其首先通过步骤S100’,采用镀膜工艺在衬底110表面制备形成沟道层140。然后,再通过步骤S200’,在沟道层140表面制备形成栅介质层130。进而再通过步骤S300’,在沟道层140未被栅介质层130覆盖的表面制备形成源电极层150和漏电极层160。其中,源电极层150和漏电极层160分别位于栅介质层130的两侧,从而使得源电极层150与漏电极层160不直接接触而导致短路。最后再通过步骤S400’,在栅介质层130表面制备形成栅电极层120,从而完成顶栅结构的薄膜晶体管100的制备。此处,同样需要说明的是,在通过步骤S400’,完成顶栅结构的薄膜晶体管100的制备之后,同样需要对所制备的薄膜晶体管100进行退火结晶处理,从而保证最终所制备的薄膜晶体管100具有一定的电学性能。
应当指出的是,在本发明的薄膜晶体管100制备方法中,不论是制备底栅结构的薄膜晶体管100,还是制备顶栅结构的薄膜晶体管100,其制备沟道层140时,所制备的沟道层140均为锌锡氮薄膜。其中,锌锡氮薄膜的化学式为:ZnxSnyNz。x为锌锡氮薄膜中锌元素的原子含量,y为锌锡氮薄膜中锡元素的原子含量,z为锌锡氮薄膜中氮元素的原子含量。
进一步的,作为本发明的薄膜晶体管制备方法的一具体实施例,其在制备沟道层140时,优选的,采用磁控溅射沉积工艺进行制备。也就是说,通过采用磁控溅射沉积工艺制备作为沟道层140的锌锡氮薄膜。其中,采用磁控溅射沉积工艺制备锌锡氮薄膜时,其工艺气体优选为氮气。并且,氮气的流量可为12sccm。另外,影响锌锡氮薄膜的性能的工艺参数还包括沉积速率。而沉积速率一般由溅射功率和沉积气体压强等参数所决定。在本发明的采用磁控溅射沉积工艺制备薄膜晶体管100一具体实施例中,其溅射功率可为100W—150W,沉积腔室内的气体压强可为1.5Pa—2.5Pa。优选的,在采用磁控溅射沉积工艺制备锌锡氮薄膜过程中,通过调节溅射功率和沉积气体压强来控制沉积速率为预定值时,其薄膜晶体管的性能最优。其溅射功率可优选为120W,沉积腔室内的气体压强优选为2Pa。
进一步的,影响作为沟道层140的锌锡氮薄膜结构的还有退火处理过程。通常,进行退火处理时一般包括退火气氛、退火温度和退火时间的参数设置。其中,需要说明的是,退火处理过程实质为控制锌锡氮薄膜结晶的过程。锌锡氮薄膜结晶质量的好坏直接影响沟道层140的结构,从而影响薄膜晶体管100的性能参数。而退火温度则直接影响锌锡氮沟道层140的结晶质量。退火温度过低,锌锡氮薄膜不能结晶,从而使得锌锡氮薄膜整体呈高阻态,最终导致薄膜晶体管100无性能。退火温度过高,锌锡氮薄膜与栅介质层130之间的界面,以及栅介质层130可能受损。严重的,会导致锌锡氮薄膜表面龟裂,使得薄膜晶体管100性能恶化。因此,根据锌锡氮薄膜的结晶温度,通过大量的实验研究,最终确定退火温度的范围为200℃—400℃。优选的,可为250℃—350℃。
同时,由于退火时间的长短也会影响锌锡氮薄膜的结晶质量。退火时间过短,锌锡氮薄膜可能未结晶,呈高阻态,相应的薄膜晶体管无性能。退火时间过长,则会导致锌锡氮薄膜与栅介质层130之间的界面态增加,使得薄膜晶体管性能恶化。因此,本发明的锌锡氮薄膜晶体管制备方法中,进行退火处理时的退火时间可为3小时—10小时。优选为3小时。
更进一步的,在对沉积后的锌锡氮薄膜进行退火结晶处理时,优选的,退火气氛为惰性气体,如:氮气。
为了更清楚的说明本发明的薄膜晶体管制备方法的技术方案以及本发明的薄膜晶体管的性能,以下分别以多个实施例对本发明的技术方案作更进一步的详细说明。应当指出的是,在以下实施例中,其均以制备底栅结构的薄膜晶体管为例。
实施例一
在本实施例中,其首先通过步骤S110,选择p+-Si/SiO2(100)热氧化硅片作为衬底110,并进行清洗烘干。同时准备一片洁净的硅片作为陪片。其中,该p型重掺杂热氧化硅片能够同时兼做衬底110、栅电极层120和栅介质层130,省去了再制备栅电极层120和栅介质层130的步骤,节省了工艺时间和工艺资源。并且,通过对p型重掺杂热氧化硅片进行清洗和烘干,保证了衬底110的洁净度,避免了污染后续制备的锌锡氮沟道层140的现象。其中,栅介质层130为p+-Si/SiO2(100)的热氧化层,厚度约为100±30nm。
进而,在通过步骤S120,在室温条件下将沟道掩膜板固定放置在衬底110的栅介质层130表面,并紧贴栅介质层130表面,采用磁控溅射沉积方法,在p+-Si/SiO2(100)表面沉积锌锡氮薄膜作为沟道层140。同时在陪片上沉积一层锌锡氮薄膜。其中,采用磁控溅射设备进行锌锡氮薄膜的溅射沉积时,所采用的靶材为金属锌锡合金靶(锌锡原子比为6),工作气体为氮气,溅射功率为120W,气体压强为2Pa,沉积温度为室温。最终制备的锌锡氮薄膜的厚度为50nm,长和宽分别为1000μm和100μm。
然后,再通过步骤S130,采用电子束蒸发镀膜设备和颗粒状金属Ni、Au蒸发料,用掩膜板法,制备Ni/Au(即Ni和Au的合金)源电极和Ni/Au漏电极。首先在锌锡氮沟道层140的表面分别沉积一层厚度为50nm的镍金属薄膜,然后再沉积一层厚度为20nm的金金属薄膜。作为源电极和漏电极的金属材料必须具备良好的导电性和欧姆接触性。Ni与锌锡氮薄膜能直接形成良好的欧姆接触,而Au具有优良的导电性和稳定性,不易氧化,可与引线形成优良接触。因此,可通过电子束蒸发沉积制备Ni浸Au,即Ni/Au作为源电极和漏电极。
最后,再通过步骤S140,沉积完源漏电极后,进行退火处理。其中,退火温度为350℃,退火时间为3小时,退火气氛为氮气。
另外,实施例二、实施例三和实施例四采用与实施例一相同的制备工艺,只在步骤S120制备沟道层140中,进行磁控溅射沉积锌锡氮薄膜时,其中锌锡合金靶的锌锡原子百分比分别为3、2.5、2。
采用能谱仪(EDX)对本发明的实施例一至实施例四制备的陪片上的锌锡氮薄膜的元素成分进行表征,表征结果如表1。
表1
实施例一 实施例二 实施例三 实施例四
锌锡原子比 6.66 2.78 2.42 1.90
根据表1,可以看出实施例一、实施例二和实施例三中锌锡氮薄膜的锌锡原子比分别为6.66、2.78、2.42、1.90。
采用半导体参数仪(Keithley 4200)对采用本发明的实施例一至实施例四的薄膜晶体管100制备方法分别制备的各薄膜晶体管100的转移特性进行表征。
在此,需要说明的是,锌锡氮薄膜晶体管100的开关比和场效应迁移率越大越好;亚阈值摆幅用来表征器件的开关速度,因而越小越好。。因此可以通过对制备的锌锡氮薄膜晶体管100的开关比,场效应迁移率,阈值电压和亚阈值摆幅进行测试,以检测所制备的锌锡氮薄膜晶体管100性能是否良好。
其中,阈值电压的计算可以根据公式I1/2 DS=K1/2(VGS-VTH),通过对I1/2 DS-VGS作图,取线性部分推至VGS轴得到阈值电压。亚阈值摆幅则可通过公式s=(d(lgID)/dVG)-1计算获得。场效应迁移率可通过公式:
μ=(dIDS/dVGS)(L/WC0VDS)
计算得出。其中,IDS为源漏电流;VGS为栅电压;VDS为源漏电压;C0为栅介质层130单位面积电容;L和W则分别为源电极和漏电极之间的锌锡氮沟道层140的长和宽。dIDS/dVGS为IDS对VGS的导数。开关比为开态电流和关态电流之比。
参见图3至图6,分别为在源漏电压VDS=6V时,实施例一至实施例四所制备的各薄膜晶体管100的转移特性曲线。根据图3至图6及上述计算公式,得到各薄膜晶体管100的相关性能参数,如:开启电压、场效应迁移率、阈值电压、亚阈值摆幅和开关比等。具体参见表2。
表2
根据图3至图6,以及表2,可以看出采用实施例一、实施例二、实施例三、实施例四分别制备的薄膜晶体管100的阈值电压随着锌锡氮薄膜中锌锡原子比增加而不断正移。实施例二、实施例三和实施例四分别制备的薄膜晶体管100均工作在耗尽模式,实施例一制备的薄膜晶体管100则工作在增强模式。
通过对比发现,实施例二、实施例三和实施例四分别制备的薄膜晶体管100的场效应迁移率和开关比均较小,实施例四制备的薄膜晶体管100的场效应迁移率和开关比较大,场效应迁移率为2.18cm2/Vs,开关比为104量级。
并且,实施例二至实施例四分别制备的薄膜晶体管100的亚阈值摆幅较大,实施例一制备的薄膜晶体管100的亚阈值摆幅较小,表明其开关速度较好。
根据表1可以得出结论:当锌锡氮薄膜的锌锡原子比为6.66时,获得的锌锡氮薄膜晶体管100的场效应迁移率为2.18cm2/Vs,开关比为104量级,亚阈值摆幅为4V/decade,其性能最佳。可优先选择沟道层140的锌锡原子比为6.66时的锌锡氮薄膜晶体管100的性能优良。
实施例五
在本实施例中,其首先通过步骤S210,选择p+-Si/SiO2(100)热氧化硅片作为衬底110,并进行清洗烘干。该步骤与实施例一中的步骤S110相同。
然后,通过步骤S220,在室温条件下将沟道掩膜板固定放置在衬底110的栅介质层130表面,并紧贴栅介质层130表面,采用磁控溅射沉积方法,在p+-Si/SiO2(100)热氧化硅片表面沉积锌锡氮薄膜作为沟道层140。其中,采用磁控溅射设备进行锌锡氮薄膜的溅射沉积时,所采用的靶材为金属锌锡合金靶(锌锡原子比为6)。工作气体为氮气气体。溅射功率为120W,气体压强为2Pa。沉积温度为室温。最终制备的锌锡氮薄膜的厚度为20nm。
进而,再通过步骤S230,采用电子束蒸发镀膜设备和颗粒状金属Ni、Au蒸发料,用掩膜板法,制备Ni/Au源电极和Ni/Au漏电极。即该步骤与实施例一中的步骤S130相同。
最后,再通过步骤S240,沉积完覆盖层后,进行退火处理。其中,退火温度为350℃,退火时间为3小时,退火气氛为氮气。即,该步骤与实施例一中的步骤S140相同
其中,实施例六、实施例七与实施例五具有相同的制备工艺,只在步骤S240中,进行后退火处理时,后退火温度分别为300℃和250℃,退火时长为3小时。
同样采用半导体参数仪(Keithley 4200)对实施例五、实施例六和实施例七分别制备的薄膜晶体管100的转移特性进行表征。
参见图7至图9,分别为在源漏电压VDS=6V时,实施例五、实施例六和实施例七分别制备的各薄膜晶体管100的转移特性曲线图。根据图7至图9,得到实施例五、实施例六和实施例七制备的各薄膜晶体管100的相关性能参数(场效应迁移率、开启电压和开关比等),如表3所示。
表3
根据图7至图9,以及表3,可以看出实施例五、实施例六和实施例七分别制备的薄膜晶体管100的开启电压随着退火温度的增加而正移。实施例五和实施例六分别制备的薄膜晶体管100均工作在增强模式,实施例七制备的薄膜晶体管100工作在耗尽模式。
通过对比亚阈值摆幅值发现,实施例五和实施例六分别制备的薄膜晶体管100的亚阈值摆幅都较小,表明器开关速度较好。实施例七制备的薄膜晶体管100的亚阈值摆幅较大。
并且,实施例五、实施例六和实施例七分别制备的薄膜晶体管100场效应迁移率也随着退火温度的增加而减小。实施例五和实施例六分别制备的薄膜晶体管100的开关比都高达106量级。
根据表3可以得出结论:当后退火气氛为氮气时,薄膜晶体管100的后退火温度为300℃,退火时长为3h,获得的薄膜晶体管100的场效应迁移率为1.20cm2/Vs,开关比为106量级,亚阈值摆幅为3V/decade,其性能最佳。
实施例八
在本实施例中,首先通过步骤S310,选择p+-Si/SiO2(100)热氧化硅片作为衬底110,并进行清洗烘干。该步骤与实施例1中的步骤S110相同。
然后,通过步骤S320,在室温条件下将沟道掩膜板固定放置在衬底110的栅介质层130表面,并紧贴栅介质层130表面,采用磁控溅射沉积方法,在p+-Si/SiO2(100)热氧化硅片表面沉积锌锡氮薄膜作为沟道层140。其中,采用磁控溅射设备进行锌锡氮薄膜的溅射沉积时,所采用的靶材为金属锌锡合金靶(锌锡原子比为6)。工作气体为氮气气体。溅射功率为120W,气体压强为2Pa。沉积温度为室温。最终制备的锌锡氮薄膜的厚度为20nm。
进而,再通过步骤S330,采用电子束蒸发镀膜设备和颗粒状金属Ni、Au蒸发料,用掩膜板法,制备Ni/Au源电极和Ni/Au漏电极。即该步骤与实施例一中的步骤S130相同。
最后,再通过步骤S340,沉积完覆盖层后,进行退火处理。其中,退火温度为350℃,退火时间为3小时,退火气氛为氩气。
其中,实施例九与实施例八具有相同的制备工艺,只在步骤S340中,进行后退火处理时,后退火温度为300℃,退火时长为3小时。
同样采用半导体参数仪(Keithley 4200)对实施例八和实施例九分别制备的薄膜晶体管100的转移特性进行表征。
参见图10至图11,分别为在源漏电压VDS=6V时,实施例八和实施例九分别制备的各薄膜晶体管100的转移特性曲线图。根据图10至图11,得到实施例八和实施例九制备的各薄膜晶体管100的相关性能参数(场效应迁移率、开启电压和开关比等),如表4所示。
表4
根据图10、图11和表4,可以看出采用实施例八和实施例九分别制备的薄膜晶体管100的开启电压随着退火温度的增加而正移。实施例八和实施例九分别制备的薄膜晶体管100均工作在增强模式。
通过对比亚阈值摆幅值发现,实施例八和实施例九分别制备的薄膜晶体管100的亚阈值摆幅都较小,表明其开关速度较好。
并且,实施例八和实施例九分别制备的薄膜晶体管100场效应迁移率也随着退火温度的增加而减小,实施例八制备的薄膜晶体管100的开关比都高达108量级,实施例九制备的薄膜晶体管100的开关比都高达107量级。
根据表4可以得出结论:当后退火气氛为氩气时,薄膜晶体管100的后退火温度为300℃,退火时长为3h,获得的薄膜晶体管100的开关比高达108,亚阈值摆幅较小为0.49,表明此退火条件的薄膜晶体管100开关速度较好。
因此,本发明公开的一种薄膜晶体管100,能够通过调整锌锡氮薄膜的锌锡原子比、后退火气氛和后退火温度,实现调控薄膜晶体管100的阈值电压,优化亚阈值摆幅以及开关比等性能,进而获得亚阈值摆幅较小,开关比较大的薄膜晶体管100。采用锌锡氮薄膜作为沟道层140的薄膜晶体管100,其性能优于传统的非晶硅薄膜晶体管100。其薄膜晶体管100除了作为传统的开关元件之外,还可应用于光发射和光探测应用。此外由于锌锡元素廉价且可循环利用,因此可可大大降低生产成本及对环境的污染性。
另外,本发明还提供了一种显示装置。该显示装置包括显示单元,显示单元包括如上任一所述的薄膜晶体管。通过采用包括如上任一所述的薄膜晶体管的显示装置的显示单元,有效改善了显示装置的显示性能,从而提高了显示效果。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种薄膜晶体管,其特征在于,包括衬底、栅电极层、栅介质层、沟道层、源电极层和漏电极层;
其中,所述栅电极层形成于所述衬底表面;所述栅介质层形成于所述栅电极层表面;所述沟道层形成于所述栅介质层表面;所述源电极层和所述漏电极层均形成于所述沟道层表面,且所述源电极层与所述漏电极层之间具有间隔;
所述沟道层形成于所述衬底表面;所述栅介质层形成于所述沟道层表面;所述源电极层和所述漏电极层分别形成于所述沟道层未被所述栅介质层覆盖的表面,且所述源电极层和所述漏电极层分别位于所述栅介质层的两侧;所述栅电极层形成于所述栅介质层表面;
其中,所述沟道层为锌锡氮薄膜;所述锌锡氮薄膜的化学式为:ZnxSnyNz
x为所述锌锡氮薄膜中锌元素的原子含量,y为所述锌锡氮薄膜中锡元素的原子含量,z为所述锌锡氮薄膜中氮元素的原子含量。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述锌锡氮薄膜中,锌元素与锡元素的原子比为:1.5—7。
3.根据权利要求2所述的薄膜晶体管,其特征在于,所述锌锡氮薄膜中,锌元素与锡元素的原子比为6.66。
4.根据权利要求1所述的薄膜晶体管,其特征在于,所述锌锡氮薄膜的厚度为20nm—100nm。
5.根据权利要求1所述的薄膜晶体管,其特征在于,所述锌锡氮薄膜的厚度为:20nm—50nm。
6.一种薄膜晶体管制备方法,其特征在于,用于制备权利要求1至5任一项所述的薄膜晶体管,包括如下步骤:
采用镀膜工艺在衬底表面依次制备形成栅电极层和栅介质层;在所述栅介质层表面制备形成沟道层;在所述沟道层表面制备形成源电极层和漏电极层,完成底栅结构的所述薄膜晶体管的制备后,进行退火处理;所述源电极层与所述漏电极层之间具有预设间隔;
采用镀膜工艺在所述衬底表面制备形成所述沟道层;在所述沟道层表面制备形成所述栅介质层;在所述沟道层未被所述栅介质层覆盖的表面制备形成所述源电极层和所述漏电极层;其中,所述源电极层和所述漏电极层分别位于所述栅介质层的两侧;在所述栅介质层表面制备形成所述栅电极层;完成顶栅结构的所述薄膜晶体管的制备后,进行所述退火处理;
其中,所述沟道层为锌锡氮薄膜;所述锌锡氮薄膜的化学式为:ZnxSnyNz
x为所述锌锡氮薄膜中锌元素的原子含量,y为所述锌锡氮薄膜中锡元素的原子含量,z为所述锌锡氮薄膜中氮元素的原子含量。
7.根据权利要求6所述的薄膜晶体管制备方法,其特征在于,制备形成所述沟道层时,采用磁控溅射沉积工艺进行制备;且
采用所述磁控溅射工艺制备形成所述沟道层时,沉积工艺气体为氮气。
8.根据权利要求7所述的薄膜晶体管制备方法,其特征在于,采用所述磁控溅射工艺制备形成所述沟道层时,沉积腔室的压强为1.5pa—2.5pa,溅射功率为100W—150W。
9.根据权利要求6所述的薄膜晶体管制备方法,其特征在于,在完成所述底栅结构的所述薄膜晶体管的制备或所述顶栅结构的所述薄膜晶体管的制备之后,进行退火处理时,退火气氛为惰性气体,退火温度为200℃—400℃,退火时间为3小时—10小时。
10.一种显示装置,其特征在于,包括显示单元;
所述显示单元包括权利要求1至5任一项所述的薄膜晶体管。
CN201610226727.0A 2016-04-12 2016-04-12 薄膜晶体管及其制备方法和显示装置 Active CN105789284B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610226727.0A CN105789284B (zh) 2016-04-12 2016-04-12 薄膜晶体管及其制备方法和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610226727.0A CN105789284B (zh) 2016-04-12 2016-04-12 薄膜晶体管及其制备方法和显示装置

Publications (2)

Publication Number Publication Date
CN105789284A CN105789284A (zh) 2016-07-20
CN105789284B true CN105789284B (zh) 2018-08-28

Family

ID=56396469

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610226727.0A Active CN105789284B (zh) 2016-04-12 2016-04-12 薄膜晶体管及其制备方法和显示装置

Country Status (1)

Country Link
CN (1) CN105789284B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169904A (zh) * 2010-01-15 2011-08-31 三星电子株式会社 显示基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120021602A (ko) * 2010-08-10 2012-03-09 삼성전자주식회사 표시 기판 및 이의 제조 방법
TWI405335B (zh) * 2010-09-13 2013-08-11 Au Optronics Corp 半導體結構及其製造方法
KR20140123528A (ko) * 2012-01-13 2014-10-22 어플라이드 머티어리얼스, 인코포레이티드 저온 프로세스를 통해 제조된 박막 반도체들

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169904A (zh) * 2010-01-15 2011-08-31 三星电子株式会社 显示基板

Also Published As

Publication number Publication date
CN105789284A (zh) 2016-07-20

Similar Documents

Publication Publication Date Title
US9012261B2 (en) High productivity combinatorial screening for stable metal oxide TFTs
US10468535B2 (en) Oxide for semiconductor layer of thin film transistor, sputtering target, and thin film transistor
CN103229303B (zh) 薄膜晶体管的半导体层用氧化物及溅射靶材,以及薄膜晶体管
CN102938420B (zh) 无定形氧化物和场效应晶体管
CN108807546B (zh) 氧化物薄膜晶体管及其制造方法
JP5718072B2 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
CN103415926B (zh) 薄膜晶体管的半导体层用氧化物,具备上述氧化物的薄膜晶体管的半导体层和薄膜晶体管
CN103229302B (zh) 薄膜晶体管的半导体层用氧化物及溅射靶材,以及薄膜晶体管
US20100283049A1 (en) Oxide semiconductor device including insulating layer and display apparatus using the same
CN102859701A (zh) 薄膜晶体管的半导体层用氧化物和溅射靶以及薄膜晶体管
CN103270602A (zh) 薄膜晶体管的半导体层用氧化物及溅射靶材,以及薄膜晶体管
JP2010080936A (ja) アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ
CN103493209A (zh) 薄膜晶体管构造以及具备该构造的薄膜晶体管和显示装置
CN104335353A (zh) 薄膜晶体管
US20150279674A1 (en) CAAC IGZO Deposited at Room Temperature
CN108376712B (zh) 一种基于碘化亚铜的透明薄膜晶体管及制备方法
US9337030B2 (en) Method to grow in-situ crystalline IGZO using co-sputtering targets
US20150179684A1 (en) High Productivity Combinatorial Material Screening for Stable, High-Mobility Non-Silicon Thin Film Transistors
JP2010205798A (ja) 薄膜トランジスタの製造方法
CN104124281B (zh) 双极性薄膜晶体管及其制备方法
CN105304651B (zh) 阵列基板、显示器及阵列基板的制备方法
US9105526B2 (en) High productivity combinatorial material screening for metal oxide films
CN105789284B (zh) 薄膜晶体管及其制备方法和显示装置
Liang et al. Effects of interface trap density on the electrical performance of amorphous InSnZnO thin-film transistor
CN106206681A (zh) 薄膜晶体管及制备方法和交互式显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant