KR20120021602A - 표시 기판 및 이의 제조 방법 - Google Patents

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KR20120021602A
KR20120021602A KR1020100076906A KR20100076906A KR20120021602A KR 20120021602 A KR20120021602 A KR 20120021602A KR 1020100076906 A KR1020100076906 A KR 1020100076906A KR 20100076906 A KR20100076906 A KR 20100076906A KR 20120021602 A KR20120021602 A KR 20120021602A
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Abstract

표시 기판, 및 이의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 기판은, 절연 기판 상에 형성된 게이트 배선과, 상기 게이트 배선 상에 형성되며, 금속 산화 질화물 반도체를 포함하는 반도체 패턴과, 상기 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하되, 상기 반도체 패턴은 캐리어 농도가 1.E+16/㎤ 내지 1. E+19/㎤이다.

Description

표시 기판 및 이의 제조 방법{Display substrateand method of manufacturing the same}
본 발명은 표시 기판 및 이의 제조 방법에 관한 것이다.
표시 장치의 대형화 및 고품질화에 대한 요구가 지속되고 있다. 특히 표시 장치의 일 예인 액정 표시 장치의 경우, 액정을 구동하는 박막 트랜지스터의 동작 특성을 향상시킬 것이 요구되고 있다. 종래의 박막 트랜지스터의 경우, 수소화 비정질 실리콘(hydrogenated amorphous silicon, a-Si:H)를 채널이 형성되는 반도체 패턴으로 사용하였다. 수소화 비정질 실리콘을 포함하는 박막 트랜지스터는 전자 이동도가 상대적으로 낮다는 문제가 있다.
최근 전자 이동도가 높은 산화물을 이용하여 반도체 패턴을 형성하는 기술이 개발되고 있다.
본 발명이 해결하려는 과제는, 안정성 및 신뢰성 있는 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 안정성 및 신뢰성 있는 박막 트랜지스터를 구비하는 표시 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 기판은, 절연 기판 상에 형성된 게이트 배선과, 상기 게이트 배선 상에 형성되며, 금속 산화 질화물 반도체를 포함하는 반도체 패턴과, 상기 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하되, 상기 반도체 패턴은 캐리어 농도가 1.E+16/㎤ 내지 1. E+19/㎤이다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 기판의 제조 방법은, 절연 기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 금속 산화질화물을 포함하는 반도체층을 형성하는 단계와, 상기 반도체층을 열처리하거나 플라즈마 처리하는 단계와, 상기 반도체층을 패터닝하여 금속 산화질화물 반도체 패턴을 형성하는 단계와, 상기 금속 산화질화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 데이터 배선을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 기판의 레이아옷도이다.
도 2는 도 1의 II-II’ 선을 따라 절단한 본 발명의 제2 실시예에 따른 표시 장치의 단면도이다.
도 3 내지 도 8은 본 발명에 따른 표시 기판 및 표시 장치에 포함된 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 9 내지 도 15는 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이다.
도 16은 아르곤(Ar) 가스의 비율에 따른 반도체 층의 캐리어 농도(N)를 나타낸 것이다.
도 17은 아르곤(Ar) 가스의 비율에 따른 반도체 층의 면저항(Rs)를 나타낸 것이다.
도 18은 아르곤(Ar) 가스의 비율에 따른 반도체 층의 전자 이동도(Mobility)를 나타낸 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 표시 기판, 표시 장치 및 표시 기판의 제조 방법을 설명한다.
먼저, 도 1 내지 도 8을 참조하여 본 발명의 제1 및 제2 실시예에 따른 표시 기판 및 표시 장치를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 표시 기판의 레이아웃도이고, 도 2는 도 1의 II-II’ 선을 따라 절단한 본 발명의 제2 실시예에 따른 표시 장치의 단면도이고, 도 3 내지 도 8은 본 발명에 따른 표시 기판 및 표시 장치에 포함된 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도 1 및 도 2를 참조하면, 본 발명의 제2 실시예에 따른 표시 장치(1)는 제1 표시 기판(100), 제2 표시 기판(200) 및 이들 사이에 개재된 액정층(300)을 포함한다. 도 1에는, 설명의 편의상 본 발명의 제1 실시예에 따른 제1 표시 기판(100)의 레이아웃만이 도시되어 있다.
먼저, 본 발명의 제1 실시예에 따른 제1 표시 기판(100)에 대해 설명한다. 절연 기판(10) 상에 가로 방향으로 게이트선(22)이 형성되어 있고, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터(TR1)의 게이트 전극(26)이 형성되어 있다. 이러한 게이트선(22) 및 게이트 전극(26)을 게이트 배선이라고 한다.
또한 절연 기판(10) 상에는 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 가로 방향으로 뻗어 있는 스토리지(storage) 전극선(28)이 형성되어 있고, 스토리지 전극선(28)에 연결되어 넓은 너비를 가지는 스토리지 전극(27)이 형성되어 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룬다. 이러한 스토리지 전극(27) 및 스토리지 전극선(28)을 스토리지 배선이라고 한다.
이와 같은 스토리지 배선(27, 28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 망간(Mn)과 망간 합금 등 망간 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 26), 스토리지 전극(27) 및 스토리지선(28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26) 및 스토리지 전극(27) 및 스토리지선(28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막, 또는 구리망간(CuMn) 합금 하부막과 구리 상부막, 또는 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26), 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10), 게이트 배선(22, 26), 스토리지 배선(27, 28)의 상에는 예를 들어 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30)은 질화규소(SiNx) 및 산화규소(SiOx)가 적층된 2중층 구조(미도시)를 가질 수 있다. 이 경우 질화규소층은 게이트 배선(22, 26), 스토리지 배선(27,28)의 상부에 형성되며 산화규소층은 상기 질화규소층 상에 형성되어 후술할 산화물 반도체 패턴과 접하게 된다. 또는 다른 실시예에의할 경우 게이트 절연막(30)은 산질화규소(SiON, silicon oxynitride)의 단일층으로 구성될 수 있으며 상기 산질화규소층은 적층되는 방향에 따라 산소 농도 분포를 가질 수 있다. 이 경우 산소 농도는 산화물 반도체 패턴과 인접할수록 높아질 수 있다.
절연 기판(10) 상에는 반도체 패턴(42)이 형성되어 있다. 반도체 패턴(42)은 예를 들어, 산화물과 상기 산화물을 구성하는 금속 원소가 속하는 주기율표 상의 족보다 높은 족에 해당하는 원소를 포함할 수 있다. 특히, 상기 원소는 예를 들어, 주기율표 상 제5 족 내지 제7 족에 해당하는 원소일 수 있다. 이러한 제3 원소는 예를 들어, 질소(N), 인(P), 불소(F) 및 염소(Cl)로 이루어진 군으로부터 선택된 적어도 어느 하나를 포함할 수 있으나, 상기 원소가 상기 나열된 원소들만으로 한정되는 것은 아니다.
한편, 산화물은 예를 들어, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 하프늄(Hf) 및 탄탈륨(Ta)으로 이루어진 금속 원소 중 적어도 하나를 포함할 수 있으나, 산화물에 포함된 금속 원소가 상기 나열된 원소로 한정되는 것은 아니다. 상기 나열된 물질로부터 산화물은 예를 들어 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, Ta2O5 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
한편, 상기 원소가 예를 들어 질소(N)인 경우, 반도체 패턴(42)은 InZnON, InGaON, InSnON, ZnSnON, GaSnON, GaZnON, GaZnSnON, GaInZnON, HfInZnON, Ta2O5N 및 ZnON으로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다. 즉, 반도체 패턴(42)은 금속 산화 질화물 반도체를 포함할 수 있다.
한편, 본 발명에 따른 반도체 패턴(42)은 열처리 또는 플라즈마 처리된 것일 수 있다. 반도체 패턴(42)이 열처리 또는 플라즈마 처리되는 경우, 반도체 패턴(42)의 이동도 및 캐리어 농도가 증가될 수 있다. 반면에, 반도체 패턴(42)이 열처리 또는 플라즈마 처리되는 경우, 반도체 패턴(42)의 면저항(sheet resistance, Rs)은 낮아질 수 있다.
예를 들어, 본 발명의 일 실시예 따른 반도체 패턴(42)은 금속 산화 질화물 반도체를 포함할 수 있는데, 상기 금속 산화 질화물 반도체를 열처리 또는 플라즈마 처리하면, 상기 금속 산화 질화물 반도체는 1.E+16/㎤ 내지 1. E+19/㎤의 캐리어 농도를 가질 수 있다. 이에 따라, 반도체 패턴(42)도 1.E+16/㎤ 내지 1. E+19/㎤의 캐리어 농도를 가질 수 있다. 여기서, 반도체 패턴(42)의 캐리어 농도가 1.E+16/㎤ 미만이면 반도체 패턴(42)은 전기적으로 부도체의 특성이 더 강하게 나타날 수 있어, 반도체의 특성을 유지하기 어려울 수 있다. 한편, 반도체 패턴(42)의 캐리어 농도가 1.E+19/㎤를 초과하면 반도체 패턴(42)은 전기적으로 도체의 특성이 더 강하게 나타날 수 있어, 반도체의 특성을 유지하기 어렵다.
한편, 반도체 패턴(42)에 포함된 금속 산화 질화물 반도체를 열처리 또는 플라즈마 처리하면, 상기 금속 산화 질화물 반도체는 10㎠/V?s 이상의 전자 이동도(mobility)를 갖게 된다. 여기서, 반도체 패턴(42)의 전자 이동도(mobility)가 10㎠/V?s 미만이면, 금속 산화 질화물 반도체내의 캐리어의 이동이 제약될 수 있다, 이에 의해, 반도체 패턴(42)에 포함된 금속 산화 질화물 반도체가 반도체의 특성을 나타내기 어려울 수 있다.
한편, 반도체 패턴(42)에 포함된 금속 산화 질화물 반도체를 열처리 또는 플라즈마 처리하면, 상기 금속 산화 질화물 반도체는 1.E+05Ω/sq 내지 1.E+07Ω/sq의 면저항(sheet resistance, Rs)을 가질 수 있다. 이에 따라, 반도체 패턴(42)도 1.E+05Ω/sq 내지 1.E+07Ω/sq의 면저항을 가질 수 있다. 여기서, 반도체 패턴(42)의 면저항이 1.E+05Ω/sq 미만이면 반도체에서 요구되는 수준의 면저항 특성이 아닌 도체 수준의 면저항 특성이 나타날 수 있다. 한편, 반도체 패턴(42)의 면저항이 1.E+07Ω/sq를 초과하면 반도체에서 요구되는 수준의 면저항 특성이 아닌 부도체 수준의 면저항 특성이 나타날 수 있다.
상기와 같이 본 발명에 따른 박막 트랜지스터(TR1)에 포함된 반도체 패턴(42)은 열처리 또는 플라즈마 처리된 금속 산화 질화물 반도체를 포함함으로써, 상기 박막 트랜지스터(TR1)의 특성이 우수해 질 수 있다. 본 발명에 따른 박막 트랜지스터(TR1)의 특성에 대해서는 후술하기로 한다.반도체 패턴(42) 및 후술할 데이터 배선(62, 65, 66, 67)의 패턴 형상은 서로 상이하거나 동일할 수 있다. 즉, 반도체 패턴(42)은 게이트 전극(26)과 소스 전극(65) 및 드레인 전극(66)이 오버랩되는 부위에만 형성되어 섬형(island type) 형상을 가질 수 있다. 또한, 반도체 패턴(42)은 박막 트랜지스터의 채널 영역을 제외하고는 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상을 가지는 선형(linear type) 형상을 가질 수도 있다.
반도체 패턴(42) 및 게이트 절연막(30) 상에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 예를 들어 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 분지되어 반도체 패턴(42)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 반도체 패턴(42) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67)은 도 2에 도시한 바와 같이 반도체 패턴(42)과 직접 접촉하여 오믹 컨택(Ohmic contact)을 형성할 수 있다. 오믹 컨택을 이루기 위하여 데이터 배선(62, 65, 66, 67)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, Mn 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu, Al/Nd, Mo/Nb, Mn(Mn 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다. 다만, 데이터 배선(62, 65, 66, 67)이 상술한 물질에 제한되지 않는다. 한편, 도 2에 도시된 바와 같이, 데이터 배선(62, 65, 66, 67)과 반도체 패턴(42)이 직접 접촉하지 않고, 이들 사이에 오믹 컨택을 위한 오믹 컨택층(46)을 더 포함할 수 있다. 이하에서는 오믹 컨택층(46)이 반도체 패턴(42)과 소스 전극(65) 및 드레인 전극(66) 사이에 형성된 경우를 예로 들어 설명한다.
소스 전극(65)은 게이트 전극(26)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 소스 전극(65)과 대향하도록 게이트 전극(26)과 적어도 일부분이 중첩된다. 게이트 전극(26), 반도체 패턴(42), 소스 전극(65) 및 게이트 전극(26)은 박막 트랜지스터(TR1)를 구성한다.
드레인 전극 확장부(67)는 스토리지 전극(27)과 중첩되도록 형성되어, 스토리지 전극(27)과 게이트 절연층(30)을 사이에 두고 스토리지 커패시터를 형성한다. 스토리지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(67)를 형성하지 않을 수 있다.
데이터 배선(62, 65, 66, 67) 및 반도체 패턴(42)의 상부에는 보호막(70)이 형성되어 있다. 예를 들어 보호막(70)은 질화규소 또는 산화규소 등으로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다.
상기 보호막(70)은 산화규소 및 질화규소를 포함하는 다층막으로 구성될 수 있다. 이 경우 반도체 패턴(42)의 상부에는 산화규소 층이 형성되고, 상기 산화규소 층의 상부에 산화질소 층이 형성될 수 있다. 반도체 패턴(42)과 산화규소 층이 인접하게 배치됨으로써, 박막 트랜지스터(TR1)의 열화를 방지할 수 있게 된다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 콘택홀(77)이 형성되어 있다.
보호막(70) 위에는 화소의 모양을 따라 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 여기서 화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
다음으로 제2 표시 기판(200)에 대해 설명한다. 절연 기판(210) 상에 빛샘 방지를 위한 블랙 매트릭스(220)가 형성된다. 블랙 매트릭스(220)는 화소 전극(82)와 대향하는 영역을 제외하고 형성되어 화소 영역을 정의할 수 있다. 이러한 블랙 매트릭스(220)는 불투명한 유기물질 또는 불투명한 금속으로 형성될 수 있다.
또한 절연 기판(210) 상에는 색 구현을 위한 컬러필터(230)가 형성된다. 컬러필터(230)는 색을 구현하기 위해 세부적으로 적색, 녹색 및 청색의 컬러필터로 형성된다. 컬러필터(230)는 각각 자신이 포함하고 있는 적색, 녹색 및 청색 안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색, 녹색 및 청색을 띄게 된다. 이때, 컬러필터(230)는 각각 투과한 적색, 녹색 및 청색 광의 가법혼색을 통해 다양한 색상을 구현한다.
블랙 매트릭스(220)와 컬러필터(230) 상에는 이들 사이의 단차를 완화시키기 위한 오버코트(240)가 형성된다. 오버코트(240)는 투명한 유기물질로 형성되며 컬러필터(120)와 블랙 매트릭스(110)를 보호하고, 후술되는 공통 전극(250)과의 절연을 위해 형성된다.
공통 전극(250)은 오버코트(130)의 상부에 형성된다. 여기서, 공통 전극(250)은 인듐 주석 산화물(Indium Tin Oxide: 이하 ITO) 또는 인듐 아연 산화물(Indium Zinc Oxide: 이하 IZO)등과 같은 투명한 도전성 물질로 형성될 수 있다.
액정층(300)은 제1 표시 기판(100)과 제2 표시 기판 사이에 개재된다. 화소 전극(82)과 공통 전극(250) 사이의 전압차에 의해 투과율이 조절된다.
이하에서 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 특성을 도 3 내지 도 8을 참조하여 좀더 상세히 설명한다.
도 3 및 도 4는, 테스트 시간을 변화시키면서 각 테스트 시간동안 게이트 전극(26)에 게이트 전압(Vg)을 인가한 뒤, 게이트 전압(Vg)에 대한 드레인-소스 전류(Ids)를 측정한 데이터이다. 도 3은, 본 발명과의 비교예로서 액티브층이 수소 가스(H2) 분위기에서 플라즈마 처리되지 않은 GaInZnON 을 포함하는 박막 트랜지스터의 테스트 결과를 나타낸 것이다. 도 4는 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 테스트 결과를 나타낸 것이다. 이하의 실험에서 사용된 본 발명의 박막 트랜지스터의 산화물 반도체 패턴은 수소 가스(H2) 분위기에서 플라즈마 처리된 GaInZnON인 물질을 포함한다.
먼저 도 3을 참조하면, 액티브층이 수소 가스(H2) 분위기에서 플라즈마 처리되지 않은 GaInZnON 을 포함하는 박막 트랜지스터의 경우, 테스트 시간에 따라 드레인-소스 전류(Ids)가 1nA일 때의 게이트 전압(이하, ‘턴온 전압’이라 한다.)이 크게 쉬프트(shift)한다. 구체적으로, 테스트 시간이 0초인 경우의 턴온 전압과 7200초인 경우의 턴온 전압 간의 차이는 대략 절대값 8V정도의 차이가 남을 알 수 있다.
다음으로 도 4를 참조하면, 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 경우, 즉 산화물 반도체 패턴(42)이 수소 가스(H2) 분위기에서 플라즈마 처리된 GaInZnON를 포함하는 경우, 턴온 전압이, 비교예보다 작게 쉬프트(shift)한다. 구체적으로, 테스트 시간이 0초인 경우의 턴온 전압과 7200초인 경우의 턴온 전압 간의 차이는 대략 절대값 0.5V정도의 차이가 남을 알 수 있다. 즉, 도4를 참조하면 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 경우, 제1 시간에서의 게이트 전극(26)의 턴온 전압을 제1 턴온 전압이라 하고, 제2 시간에서의 게이트 전극(26)의 턴온 전압을 제2 턴온 전압이라 할 때, 제1 턴온 전압과 상기 제2 턴온 전압의 차이가 대략 절대값 3V이하로 될 수 있다.
따라서, 도 3 및 도 4를 참조하면, 산화물 반도체 패턴(42)이 수소 가스(H2) 분위기에서 플라즈마 처리된 GaInZnON을 포함하는 경우의 박막 트랜지스터는, 액티브층이 수소 가스(H2) 분위기에서 플라즈마 처리되지 않은 GaInZnON을 포함하는 경우의 박막 트랜지스터에 비해, 쉬프트(shift)되는 턴온 전압 차이가 줄어들며, 우수한 안정성을 가질 수 있다.
도 5 및 도 6은 게이트 전극(26)에 소정의 전압을 인가한 뒤, 게이트 전압에 대한 드레인-소스 전류(Ids)를 측정한 데이터이다. 도 5는, 본 발명과의 비교예로서, 액티브층이 수소 가스(H2) 분위기에서 플라즈마 처리되지 않은 GaInZnON 을 포함하는 경우의 박막 트랜지스터의 테스트 결과이고, 도 6은 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 테스트 결과를 나타낸 것이다.
도 5 및 도 6에서 턴온 전압을 비교하면, 액티브층이 수소 가스(H2) 분위기에서 플라즈마 처리되지 않은 GaInZnON을 포함하는 경우의 박막 트랜지스터는 대략 -8V 부근에서 턴온되나(도 5 참조), 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)는 대략 0V 이상에서 턴온된다(도 6 참조).
따라서, 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)는, 그렇지 아니한 경우보다, 턴온 전압의 값이 양의 방향으로 이동될 수 있다. 이에 의해, 박막 트랜지스터를 동작시키는 전압 범위를 줄일 수 있고, 소비 전력을 줄일 수 있다.
한편, 도 7은 비교예에 따른 박막 트랜지스터의 액티브층의 밴드갭(Band gap)을 나타낸 것이고, 도 8은 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 산화물 반도체 패턴(42)의 밴드갭을 나타낸 것이다. 여기서, 비교예의 박막 트랜지스터에 포함된 액티브층은 수소 가스(H2) 분위기에서 플라즈마 처리되지 않은 GaInZnON을 포함한다.
도 7 및 도 8을 참조하면, 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 산화물 반도체 패턴(42)의 밴드갭이 비교예에 따른 박막 트랜지스터의 액티브층의 밴드갭(Band gap) 보다 크다는 것을 알 수 있다. 예를 들어, 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 산화물 반도체 패턴(42)의 밴드갭은 대략 3.0eV정도이나, 비교예에 따른 박막 트랜지스터의 액티브층의 밴드갭(Band gap)은 대략 2.7eV정도이다.
한편, 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 산화물 반도체 패턴(42)의 밴드갭이 비교예에 따른 박막 트랜지스터의 액티브층의 밴드갭(Band gap) 보다 커지게 됨으로써, 본 발명의 제1 표시 기판(100)의 박막 트랜지스터(TR1)의 턴오프(turn off) 전압의 절대값이 전체적으로 감소될 수 있다. 이에 따라, 표시 기판의 구동이 지속되더라도, 구동 시간의 증가에 따른 박막 트랜지스터의 턴오프(turn off) 전압의 절대값이 증가되는 것을 방지할 수 있다. 또한, 소스 전극(65) 및 드레인 전극(66) 간의 누설 전류가 방지될 수 있다.
다음으로, 도 1, 도 2 및 도 9 내지 도 15를 참조하여, 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법에 대해 설명한다. 설명의 편의상, 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
도 9 내지 도 15는 본 발명의 제3 실시예에 따른 표시 기판의 제조 방법을 공정 단계별로 나타낸 것이다.
먼저, 도 9에 도시된 바와 같이, 절연 기판(10) 상에 게이트 배선용 다층 또는 단층 금속막(미도시)를 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26) 및 스토리지 전극(27)을 형성한다.
여기서 게이트선(22), 게이트 전극(26) 및 스토리지 전극(27)은 알루미늄 또는 알루미늄 합금의 하부막과, 몰리브덴 또는 몰리브덴 합금의 상부막이 적층된 이중막 구조로 이루어질 수 있다. 상기 이중막 구조를 구성하는 하부막 및 상부막은 스퍼터링(sputtering) 등의 방법을 이용하여 증착될 수 있다. 그리고 게이트선(22), 게이트 전극(26) 및 스토리지 전극(27)을 패터닝할 때 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다. 여기서 건식 식각은 이방성 식각이므로, 게이트 배선용 다층 금속막을 건식 식각하는 경우 게이트 배선을 보다 미세하게 패터닝할 수 있다.
이어서, 절연 기판(10), 게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 위에 게이트 절연막(30)을 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착한다.
이어서, 예를 들어 리액티브 스퍼터링을 이용하여, 산화 질화물을 증착하여 게이트 절연막(30) 상에 반도체 층(40)을 형성한다. 예를 들어, 반도체 층(40)은 아르곤(Ar), 산소(O2), 및 질소(N2) 가스를 함유한 혼합 가스 분위기 하에서 스퍼터팅 법으로 형성될 수 있다.
이때, 상기 혼합 가스 내에서 아르곤(Ar) 가스의 비율은 예를 들어, 상기 혼합 가스의 전체 함량 대비 90% 내지 93%일 수 있다. 여기서, 아르곤(Ar) 가스의 함량비가 90% 미만일 경우, 반도체 층(40)에서 요구되는 캐리어 농도, 전자 이동도 및 면저항을 확보할 수 없다. 즉, 반도체 층(40)은 부도체의 특성을 나타낼 수 있다. 한편, 아르곤(Ar) 가스의 함량비가 90%를 초과할 경우, 반도체 층(40)은 반도체 특성이 아닌 도체의 특성을 나타낼 수 있다.
이에 대해, 도 16 내지 도 18을 참조하면 다음과 같다. 도 16은 아르곤(Ar) 가스의 비율에 따른 반도체 층(40)의 캐리어 농도(N)를 나타낸 것이고, 도 17은 아르곤(Ar) 가스의 비율에 따른 반도체 층(40)의 면저항(Rs)를 나타낸 것이고, 도 18은 아르곤(Ar) 가스의 비율에 따른 반도체 층(40)의 전자 이동도(Mobility)를 나타낸 것이다. 도 16 내지 도 18의 가로축은 아르곤(Ar) 농도를, 세로축은 각각 캐리어 농도(N), 면저항(Rs) 및 전자 이동도(Mobility)를 나타낸다. 도 16 내지 도 18을 참조하면, 스퍼터링시 사용되는 혼합 가스에서 아르곤(Ar) 가스의 비율이 증가할수록 반도체 층(40)의 캐리어 농도(N), 면저항(Rs) 및 전자 이동도(Mobility)의 특성이 좋아지는 것을 알 수 있다.
한편, 상기 혼합 가스 내에서 질소(N2) 가스의 비율은 예를 들어, 상기 혼합 가스의 전체 함량 대비 5% 내지 6.5%일 수 있다. 질소(N2) 가스의 비율이 5% 미만이면, 반도체 층(40)의 캐리어 농도(N) 및 전자 이동도(Mobility)가 도체 수준이 될 수 있어, 요구되는 반도체 특성을 확보하기 어려울 수 있다. 한편, 질소(N2) 가스의 비율이 6.5%를 초과하면, 반도체 층(40)의 캐리어 농도(N) 및 전자 이동도(Mobility)가 부도체 수준이 될 수 있다.
계속해서, 산화물 반도체 층(40)의 전면을 수소 가스 분위기(H2)에서 플라즈마 처리할 수 있다. 이때, 산화물 반도체 층(40) 중에서. 이후의 공정에 의해 산화물 반도체 패턴(42)으로 형성될 부분에 한하여 산화물 반도체 층(40)의 일부를 플라즈마 처리할 수도 있다. 이때, 산화물 반도체 층(40)은 1000mTorr~3000mTorr의 압력하에서 0㎽/㎠?time 내지 600㎽/㎠?time의 전력을 갖는 고주파 RF 전원을 이용하여 플라즈마 처리될 수 있다. 만약, 상기 범위를 벗어나 산화물 반도체 층(40)이 플라즈마 처리된다면, 본 발명의 제1 실시예에 따른 표시 기판(100)의 박막 트랜지스터(TR1)의 턴온 전압이 여러 분포로 형성될 수 있어, 박막 트랜지스터(TR1)의 안정성을 저해할 수 있다. 또한, 산화물 반도체 층(40)을 열처리할 수도 있다.
한편, 상기 열처리는 250℃ 내지 450℃의 온도 범위 하에서 이루어 질 수 있다. 도 16 내지 도 18을 참조하면, 동일한 아르곤(Ar) 가스의 비율에서 열처리 온도가 증가할수록, 반도체 층(40)의 캐리어 농도(N), 면저항(Rs) 및 전자 이동도(Mobility)의 특성이 우수해 짐을 알 수 있다. 도 16 내지 도 18에서 t0는 열처리를 하지 않은 반도체 층(40)의 특성을 나타내고, t1은 250℃에서 열처리된 반도체 층(40)의 특성을 나타내고, t2은 450℃에서 열처리된 반도체 층(40)의 특성을 나타낸다.
한편, 반도체 층(40)에 대한 열처리 온도가 250℃ 미만이면, 반도체 층(40)에 요구되는 캐리어 농도(N), 면저항(Rs) 및 전자 이동도(Mobility)의 특성을 확보하기 어렵다. 반면에 반도체 층(40)에 대한 열처리 온도가 450℃를 초과하면, 반도체 층(40)에 요구되는 캐리어 농도(N), 면저항(Rs) 및 전자 이동도(Mobility)의 특성을 확보할 수 있으나, 열처리를 위한 비용이 증가될 수 있어, 전체 공정의 관점에서 바람직하지 않다.계속해서, 도 11 및 12를 참조하면, 오믹 컨택용 도전막(41)을 예를 들어 스퍼터링을 이용하여 산화물 반도체 층(40) 상에 연속적으로 증착하고, 패터닝하여 산화물 반도체 패턴(42) 및 오믹 컨택용 도전막 패턴(47)을 형성한다.
계속해서 도 13 및 14에 도시된 바와 같이, 산화물 반도체 패턴(42) 및 오믹 컨택용 도전막 패턴(47) 상에 데이터 배선용 도전막(60)을 예를 들어, 스퍼터링을 이용하여 증착하고, 패터닝하여 데이터 배선(62, 65, 66, 67)을 형성한다.
다음으로, 오믹 컨택용 도전막 패턴(47)을 에치백(etch-back)하여 오믹 컨택층(46)을 형성하고, 산화물 반도체 패턴(42)의 일부 영역를 노출시킨다. 이때. 노출된 산화물 반도체 패턴(42)의 일부 영역의 표면이 손상될 수 있다.
여기서 산화물 반도체 패턴(42)으로는 예를 들어 InZnON, InGaON, InSnON, ZnSnON, GaSnON, GaZnON, GaZnSnON, GaInZnON, HfInZnON, 및 ZnON등의 혼합 산화물이 사용될 수 있다. 오믹 컨택층(46)은 생략될 수 있으며, 이러한 경우, 데이터 배선(62, 65, 66, 67)으로는 산화물 반도체 패턴(42)보다 일함수가 작은 금속물질이 사용되는 것이 바람직하다. 예를 들어 데이터 배선(62, 65, 66, 67)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가지는 것이 바람직하다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다.
계속해서 도 15에 도시된 바와 같이 상기 결과물 상에 보호막(70)을 형성하고, 이어서 도 15에 도시된 바와 같이, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 콘택홀(77)을 형성한다.
마지막으로, 도 2에 도시된 제1 표시 기판(100)과 같이, ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고, 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성한다.
이상에서 5매 마스크 공정을 통해 제1 표시 기판(100)을 형성하는 과정을 설명하였으나, 이에 한정되지 않고, 4매 마스크 공정을 통해 제1 표시 기판(100)을 형성할 수 있다.
본 발명에 따른 표시 기판의 제조 방법은 상술한 실시예 외에도 박막 트랜지스터 어레이 위에 색필터를 형성하는 COA(Color filter On Array) 구조에도 용이하게 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연 기판 26: 게이트 전극
30: 게이트 절연막 42: 산화물 반도체 층
46: 오믹 컨택층 65: 소스 전극
67: 드레인 전극 70: 보호막
77: 콘택홀 82: 화소전극

Claims (16)

  1. 절연 기판 상에 형성된 게이트 배선;
    상기 게이트 배선 상에 형성되며, 금속 산화 질화물 반도체를 포함하는 반도체 패턴; 및
    상기 반도체 패턴 상에 상기 게이트 배선과 교차되도록 형성된 데이터 배선을 포함하되,
    상기 반도체 패턴은 캐리어 농도가 1.E+16/㎤ 내지 1. E+19/㎤인 표시 기판.
  2. 제1 항에 있어서,
    상기 금속 산화 질화물 반도체는 갈륨(Ga), 인듐(In), 아연(Zn), 주석(Sn), 하프늄(Hf) 및 탄탈륨(Ta)으로 이루어진 금속 원소 중 적어도 하나를 포함하는 표시 기판.
  3. 제2 항에 있어서,
    상기 금속 산화질화물 반도체는 GaInZnON 또는 HfInZnON인 표시 기판.
  4. 제1 항에 있어서,
    상기 반도체 패턴의 밴드갭(Band gap)은 3.0 eV 이상인 표시 기판.
  5. 제1 항에 있어서,
    상기 게이트 배선은 게이트 전극을 포함하되, 상기 게이트 전극의 턴온 전압은 0V 이상인 표시 기판.
  6. 제1 항에 있어서,
    제1 시간에서 상기 게이트 전극의 턴온 전압을 제1 턴온 전압이라 하고, 제2 시간에서 상기 게이트 전극의 턴온 전압을 제2 턴온 전압이라 할 때, 상기 제1 턴온 전압과 상기 제2 턴온 전압의 차이는 절대값 3V 이하인 표시 기판.
  7. 제1 항에 있어서,
    상기 반도체 패턴의 면저항(Rs)는 1.E+05Ω/sq 내지 1.E+07Ω/sq 인 표시 기판.
  8. 제1 항에 있어서,
    상기 반도체 패턴의 전자 이동도는 10㎠/V?s 이상인 표시 기판.
  9. 절연 기판 상에 게이트 배선을 형성하는 단계;
    상기 게이트 배선 상에 금속 산화질화물을 포함하는 반도체층을 형성하는 단계;
    상기 반도체층을 열처리하거나 플라즈마 처리하는 단계;
    상기 반도체층을 패터닝하여 금속 산화질화물 반도체 패턴을 형성하는 단계; 및
    상기 금속 산화질화물 반도체 패턴 상에 상기 게이트 배선과 교차되도록 데이터 배선을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 반도체층은 수소 가스 분위기에서 상기 플라즈마 처리되는 표시 기판의 제조 방법.
  11. 제9 항에 있어서,
    상기 반도체층을 형성하는 단계는
    아르곤, 질소 및 산소 가스를 함유한 분위기 하에서 스퍼터링 법으로 이루어지는 표시 기판의 제조 방법.
  12. 제11 항에 있어서,
    상기 아르곤 기체의 함량 비율이 전체 가스 함량 대비 90% 내지 93%인 표시 기판의 제조 방법.
  13. 제12 항에 있어서,
    상기 질소 기체의 함량 비율이 전체 가스 함량 대비 5% 내지 6.5%인 표시 기판의 제조 방법.
  14. 제9항에 있어서,
    상기 열처리는 250℃ 내지 450℃의 온도 범위 하에서 이루어지는 표시 기판의 제조 방법.
  15. 제9 항에 있어서,
    상기 플라즈마 처리는 0㎽/㎠?time 내지 600㎽/㎠?time의 전력을 갖는 고주파 RF 전원을 이용하여 처리되는 표시 기판의 제조 방법.
  16. 제9 항에 있어서,
    상기 플라즈마 처리는 1000mTorr 내지 약 3000mTorr의 압력하에서 처리되는 표시 기판의 제조 방법.
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