KR20090079686A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20090079686A
KR20090079686A KR1020080005833A KR20080005833A KR20090079686A KR 20090079686 A KR20090079686 A KR 20090079686A KR 1020080005833 A KR1020080005833 A KR 1020080005833A KR 20080005833 A KR20080005833 A KR 20080005833A KR 20090079686 A KR20090079686 A KR 20090079686A
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
semiconductor layer
fluorine
thin film
film transistor
Prior art date
Application number
KR1020080005833A
Other languages
English (en)
Other versions
KR101412761B1 (ko
Inventor
이제훈
윤갑수
손경석
김도현
정창오
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080005833A priority Critical patent/KR101412761B1/ko
Priority to US12/355,646 priority patent/US7956947B2/en
Publication of KR20090079686A publication Critical patent/KR20090079686A/ko
Application granted granted Critical
Publication of KR101412761B1 publication Critical patent/KR101412761B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Abstract

높은 전하 이동도를 가지며 대면적 표시 장치에 대하여 균일한 전기적 특성을 얻을 수 있는 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 절연 기판 상에 형성되고 채널부를 가지는 산화물 반도체층과, 산화물 반도체층과 중첩되게 형성된 게이트 전극과, 산화물 반도체층과 게이트 전극 사이에 개재된 게이트 절연막과, 산화물 반도체층 및 게이트 전극 상부에 형성된 보호막을 포함한다. 여기서, 게이트 절연막 및 보호막 중 적어도 하나는 불소계 규소를 포함한다.
박막 트랜지스터 기판, 산화물 반도체, 불소, 수소

Description

박막 트랜지스터 기판 및 이의 제조 방법{Thin film transistor array substrate and method of fabricating the same}
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 산화물 반도체층의 전기적 특성을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 제1 및 제2 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 제1 기판(즉, 박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 제2 기판에는 하나의 공통 전극이 기판 전면을 덮고 있다.
이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인 가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 포함하는 다수의 배선을 기판 상에 형성한다.
종래의 액정 표시 장치에 따르면, 스위칭 소자의 채널 영역을 구성하는 물질에 따라 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터로 구분된다. 비정질 실리콘 박막 트랜지스터의 경우, 전하의 이동도가 약 0.5 cm2/Vs 정도로 낮지만 대면적 표시 장치에 대해 균일한 전기적 특성을 구현할 수 있다. 반면 다결정 실리콘 박막 트랜지스터의 경우, 전하의 이동도가 수백 cm2/Vs 정도로 높지만 대면적 표시 장치에 대해 균일한 전기적 특성을 구현하기 어려운 문제가 있다.
본 발명이 해결하고자 하는 과제는, 높은 전하 이동도를 가지며 대면적 표시 장치에 대하여 균일한 전기적 특성을 얻을 수 있는 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 이러한 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 절연 기판 상에 형성되고 채널부를 가지는 산화물 반도체층과, 상기 산화물 반도체층과 중첩되게 형성된 게이트 전극과, 상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막과, 상기 산화물 반도체층 및 상기 게이트 전극 상부에 형성된 보호막을 포함한다. 여기서, 상기 게이트 절연막 및 상기 보호막 중 적어도 하나는 불소계 규소를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 채널부를 가지는 산화물 반도체층을 형성하는 단계와, 상기 산화물 반도체층과 중첩되게 게이트 전극을 형성하는 단계와, 상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막을 형성하는 단계와, 상기 산화물 반도체층 및 상기 게이트 전극 상부에 보호막을 형성하는 단계를 포함한다. 여기서, 상기 게이트 절연막 및 상기 보호막 중 적어도 하나는 불소계 규소를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도 면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도 1a 및 도 1b를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 1b는 도 1a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 절연 기판(10) 위에 게이트 신호를 전달하는 게이트 배선(22, 26)이 형성되어 있다. 게이트 배선(22, 26)은 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다.
그리고 절연 기판(10) 위에는 스토리지 전압을 전달하는 스토리지 배선(27, 28)이 형성되어 있다. 스토리지 배선(27, 28)은 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 형성된 스토리지 선(28)과, 스토리지선(28)에 비해 너비가 넓게 형성되어 스토리지선(28)에 연결된 스토리지 전극(27)을 포함한다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 이룬다. 이와 같은 스토리지 전극(27) 및 스토리지선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스(storage capacitance)가 충분할 경우 스토리지 전극(27) 및 스토리지선(28)은 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10) 및 게이트 배선(22, 26)의 위에는 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은 불소계 규소로 이루어질 수 있다. 여기서, 불소계 규소로는 불소계 질화 규소, 불소계 산화 규소 또는 불소계 산질화 규소가 사용될 수 있으며, 예를 들어 SiOF, SiNF, SiONF, 또는 SiOCF 등이 있다. 게이트 절연막(30)으로서 불소계 규소를 사용하는 경우, 게이트 절연막(30) 내에 수소의 함량이 낮거나 거의 없어서 산화물 반도체층(40)의 전기적 특성을 열화시키는 것을 방 지할 수 있다.
게이트 절연막(30) 위에는 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 산화물 반도체층(40)이 형성되어 있다. 예를 들어 산화물 반도체층(40)으로는 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 또는 GaInZnO 등의 혼합 산화물이 사용될 수 있다. 이러한 산화물 반도체층(40)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오프 전류비가 105 내지 108 의 값을 가짐으로써 뛰어난 반도체 특성을 가지고 있다. 또한 산화물 반도체층(40)의 경우, 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로 액정 표시 장치의 개구율을 높일 수 있다. 산화물 반도체의 특성을 향상시키기 위해 주기율표상의 3족, 4족, 5족 또는 전이원소가 추가로 포함될 수 있다. 또한, 이러한 산화물 반도체층(40)을 구성하는 물질들은 후술하는 데이터 배선(62, 65, 66, 67)과의 오믹 콘택(Ohmic contact) 특성이 좋으므로 별도로 오믹 콘택층을 형성할 필요가 없으므로 공정 시간을 단축할 수 있다. 또한, 산화물 반도체층(40)은 비정질 상태이지만 높은 전하의 유효 이동도를 가지고 있고, 기존 비정질 규소의 제조 공정을 그대로 적용할 수 있어서 대면적 표시 장치에 대하여 적용할 수 있다.
본 실시예의 산화물 박막 트랜지스터의 경우에는 산화물 반도체층(40)과 데 이터 배선(62, 65, 66, 67)의 패턴 모양이 서로 상이하다. 그러나, 4매 마스크 공정을 적용하는 경우 산화물 반도체층(40)은 산화물 박막 트랜지스터의 채널 영역을 제외하고는 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상으로 패터닝될 수 있다. 이는 산화물 반도체층(40)과 데이터 배선(62, 65, 66, 67)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이다. 본 실시예에서는 5매 마스크 공정에 의해 제조된 구조를 예시하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 5매 마스크 공정과 다른 공정, 예컨대 3매 또는 4매 마스크 공정을 적용한 경우에도 본 발명의 핵심 사상을 적용하는 것은 당업자에게 자명한 사실이다.
산화물 반도체층(40) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 산화물 반도체층(40)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 산화물 반도체층(40) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67)은 산화물 반도체층(40)과 직접 접촉하여 오믹 콘택(Ohmic contact)을 형성하는 물질로 구성될 수 있다. 데이터 배선(62, 65, 66, 67)이 산화물 반도체층(40)을 구성하는 물질보다 일함수(work function)가 작은 물질로 이루어지면 두 층간에 오믹 콘택이 이루어질 수 있다. 따라서 산화물 반도체층(40)의 일함수가 약 5 eV 이상, 예를 들어 약 5.1 내지 5.3eV인 경우에는, 데이터 배선(62, 65, 66, 67)의 일함수가 약 5.3eV 이하가 되는 물질로 형성할 수 있다. 또한, 데이터 배선(62, 65, 66, 67)과 산화물 반도체층(40)의 일함수 값의 차이가 약 1.5eV이하인 것이 접촉 저항 특성 향상에 보다 적합할 수 있다. 따라서, 산화물 반도체층(40)과 오믹 콘택을 이루기 위하여 데이터 배선(62, 65, 66, 67)은 하기 표 1에 나타난 바와 같이 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한 상기 금속에 Ti, Zr, W, Ta, Nb, Pt, Hf, O, N에서 선택된 하나이상의 원소가 포함된 합금도 적용 가능하다.
이하 표 1은 데이터 배선(62, 65, 66, 67)으로 사용되는 금속 물질의 일함수를 나타낸 표이다.
[표 1]
금속 Ni Co Ti Ag Cu Mo
일함수(eV) 5.01 5.0 4.7 4.73 4.7 4.5
금속 Al Be Nb Au Fe Se
일함수(eV) 4.08 5.0 4.3 5.1 4.5 5.11
한편 산화물 반도체층(40)은 Al, Cu, Ag 등의 금속과 직접 접촉할 경우 상호간의 반응 내지는 확산에 의해 이들 금속을 데이터 배선(62, 65, 66, 67)으로 채용한 산화물 박막 트랜지스터의 특성 및/또는 화소 전극(82)으로 일반적으로 사용되는 ITO 또는 IZO 등과의 오믹 콘택 특성이 나빠질 수 있다. 따라서, 데이터 배선(62, 65, 66, 67)을 이중막 또는 삼중막 구조로 형성할 수 있다.
데이터 배선(62, 65, 66, 67)으로 Al 또는 Al에 Nd, Sc, C, Ni, B, Zr, Lu, Cu, Ag 등이 함유된 합금을 적용할 경우, Al 또는 Al 합금의 상부 및/또는 하부에 이종막이 적층된 다층막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Al(Al 합금), Ti(Ti 합금)/Al(Al 합금), Ta(Ta 합금)/Al(Al 합금), Ni(Ni 합금)/Al(Al 합금), Co(Co 합금)/Al(Al 합금) 등과 같은 이중막 또는 Ti(Ti 합금)/Al(Al 합금)/Ti(Ti 합금), Ta(Ta 합금)/ Al(Al 합금)/Ta(Ta 합금), Ti(Ti 합금)/Al(Al 합금)/TiN, Ta(Ta 합금)/Al(Al 합금)/TaN, Ni(Ni 합금)/Al(Al 합금)/Ni(Ni 합금), Co(Co 합금)/Al(Al 합금)/Co(Co 합금), Mo(Mo 합금)/Al(Al 합금)/Mo(Mo 합금) 등과 같은 삼중막이 적용될 수 있다. 합금으로 표시된 물질들에는 Mo, W, Nb, Zr, V, O, N 등이 첨가되어 있을 수 있다.
한편 데이터 배선(62, 65, 66, 67)으로 Cu 또는 Cu 합금을 적용할 경우에는, 데이터 배선(62, 65, 66, 67)과 화소 전극(82)과의 오믹 콘택 특성은 큰 문제가 없기 때문에 데이터 배선(62, 65, 66, 67)으로 Cu 또는 Cu 합금막과 산화물 반도체층(40)의 사이에 Mo, Ti 또는 Ta를 포함하는 막이 적용된 이중막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu 등과 같은 이중막이 적용될 수 있다.
소스 전극(65)은 산화물 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하며 산화물 반도체층(40)과 적어도 일부분이 중첩된다.
드레인 전극 확장부(67)는 스토리지 전극(27)과 중첩되도록 형성되어, 스토리지 전극(27)과 게이트 절연막(30)을 사이에 두고 스토리지 커패시터를 형성한다. 스토리지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27)를 형성하지 않을 수 있다.
데이터 배선(62, 65, 66, 67) 및 이에 의해 노출된 산화물 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 산화물 반도체층(40)과 접촉하기 때문에 게이트 절연막(30)과 마찬가지로, 불소계 규소로 이루어질 수 있다. 여기서, 불소계 규소로는 불소계 질화 규소, 불소계 산화 규소 또는 불소계 산질화 규소가 사용될 수 있으며, 예를 들어 SiOF, SiNF, SiONF, SiOCF 등이 있다. 보호막(70)으로서 불소계 규소를 사용하는 경우, 보호막(70) 내에 수소의 함량이 낮거나 거의 없어서 산화물 반도체층(40)의 전기적 특성을 열화시키는 것을 방지할 수 있다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 컨택홀(77)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
데이터 전압이 인가된 화소 전극(82)은 박막 트랜지스터 기판과 대향하는 상부 기판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
이상의 설명에서는 산화물 반도체층(40)과 접촉하는 절연막, 즉 게이트 절연막(30) 및 보호막(70)이 모두 불소계 규소로 이루어진 경우를 예로 들어 설명하고 있으나, 본 발명은 이에 한정되지 않으며, 게이트 절연막(30) 및 보호막(70) 중 어느 하나가 불소계 규소로 이루어지고 다른 하나가 질화 규소 또는 산화 규소로 이루어진 경우를 포함한다.
이하 산화물 반도체층(40)의 전기적 특성이 열화되는 것을 방지하기 위하여, 산화물 반도체층(40)과 접촉하는 절연막, 즉 게이트 절연막(30) 또는 보호막(70)으로서 불소계 규소를 형성하는 방법에 대하여 상세히 설명한다.
일반적으로 수소는 산화물과 반응하면 산화물을 환원시키고 산화물 내에 산소 베이컨시(oxygen vacancy)를 생성한다. 이러한 산소 베이컨시는 산화물 반도체층(40)의 채널부의 캐리어(carrier) 농도를 증가시킨다. 따라서, 게이트 절연막(30) 또는 보호막(70) 내에 수소의 함량이 높은 경우, 캐리어 농도가 증가하게 되어 산화물 박막 트랜지스터의 문턱전압(Vth)이 음의 방향으로 이동하거나 산화물 반도체층(40)이 도전체로 전기적 특성이 바뀔 수도 있다. 따라서, 게이트 절연막(30) 또는 보호막(70)의 경우 산화물 반도체층(40)과 접촉하기 때문에 게이트 절연막(30) 또는 보호막(70) 내의 수소 함량을 낮추는 것이 중요하다.
본 발명의 일 실시예에 있어서, Si 및 F를 포함하는 제1 반응 가스와, O, N 또는 F를 포함하는 제2 반응 가스를 반응시켜 불소계 규소를 형성할 수 있다. 이와 같이 수소를 포함하지 않는 제1 및 제2 반응 가스를 사용함으로써 불소계 규소 내에 수소가 포함되는 것을 방지할 수 있다. 따라서 산화물 반도체층(40)의 전기적 특성이 열화되는 것을 방지할 수 있다. 예를 들어 제1 반응 가스는 SiF, SiF2, SiF3, 또는 SiF4 등을 포함하고, 제2 반응 가스는 NO, N2O, O2, NF, NF2, 또는 NF3 등을 포함한다.
다음의 반응식 1 내지 반응식 4는 Si 및 F를 포함하는 제1 반응 가스와, O, N 또는 F를 포함하는 제2 반응 가스를 이용하여 불소계 규소를 형성하는 예를 나타낸 것이다.
[반응식 1]
2 SiF4 (g) + 2 N2O (g) -> 2 SiOF (s) + 2 N2 (g) + 3 F2 (g)
[반응식 2]
2 SiF4 (g) + 2 N2O (g) -> 2 SiONF (s) + N2 (g) + 3 F2 (g)
[반응식 3]
2 SiF4 (g) + 2 O2 (g) -> 2 SiOF (s) + O2 (g) + 3 F2 (g)
[반응식 4]
2 SiF4 (g) + 2 CO2 (g) -> 2 SiOCF (s) + O2 (g) + 3 F2 (g)
다음의 반응식 5 및 반응식 6은 반응 가스들 중 제1 반응 가스가 불소(F)를 포함하고 반응 가스들 중 제2 반응 가스가 수소(H)를 포함하는 경우에, 불소계 규소가 형성되는 예를 나타낸 것이다.
[반응식 5]
2 SiF4 (g) + 2 NH3 (g) -> 2 SiNF (s) + 3 H2 (g) + 3 F2 (g)
[반응식 6]
SiH4 (g) + NF3 (g) -> SiNF (s) + 2 H2 (g) + F2 (g)
반응식 5를 살펴보면, 제1 반응 가스는, 예를 들어 SiF, SiF2, SiF3, 또는 SiF4를 포함하고, 제2 반응 가스는, 예를 들어 NH2 또는 NH3를 포함한다. 또한, 반응식 6을 살펴보면, 제1 반응 가스는, 예를 들어 NF, NF2, 또는 NF3를 포함하고, 제2 반응 가스는, 예를 들어 SiH4를 포함한다.
이와 같이 산화물 반도체층(40)의 하부에 접촉하는 게이트 절연막(30)을 불소계 규소로 형성하는 경우, 게이트 절연막(30) 내에 수소 함량이 높아지는 것을 억제하여 산화물 반도체층(40)의 전기적 특성이 열화되는 것을 방지할 수 있다. 또한, 산화물 반도체층(40), 특히 채널부에 접촉하는 보호막(70)을 불소계 규소로 형성하는 경우, 더욱 효과적으로 보호막(70) 내에 수소 함량이 높아지는 것을 억제하여 산화물 반도체층(40)의 전기적 특성이 열화되는 것을 방지할 수 있다.
이하, 도 1a 내지 도 6을 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 2 내지 도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 1a 및 도 2에 도시된 바와 같이, 절연 기판(10) 위에 게이트선(22), 게이트 전극(26), 스토리지 전극(27) 및 스토리지선(28)을 형성한다.
절연 기판(10)은, 예를 들어 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱으로 이루어질 수 있다. 게이트 배선(22, 26)을 형성하기 위해 스퍼터링(sputtering) 방법을 이용할 수 있다. 게이트 배선(22, 26)을 패터닝할 때 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
이어서, 도 1a 및 도 3를 참조하면 절연 기판(10), 게이트 배선(22, 26) 위에 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 반응성 스퍼터링(reactive sputtering) 등을 이용하여 불소계 규소로 이루어진 게이트 절연막(30)을 형성한다. 이어서, 게이트 절연막(30) 위에 산화물 반도체층(40)을 형성한다.
도 1a 및 도 4를 참조하면, 게이트 절연막(30) 및 산화물 반도체층(40) 위에 예를 들어 스퍼터링 등의 방법으로 데이터 배선(62, 65, 66, 67)을 형성한다. 소스 전극(65)과 드레인 전극(66)은 게이트 전극(26)을 중심으로 양쪽으로 분리되며, 드레인 전극(66)으로부터 연장된 드레인 전극 확장부(67)가 스토리지 전극(27)과 오버랩된다.
이어서 도 5에 도시된 바와 같이 PECVD 또는 반응성 스퍼터링 등을 이용하여 불소계 규소로 이루어진 보호막(70)을 형성한다. 사진 식각 공정으로 보호막(70)을 패터닝하여, 드레인 전극 확장부(67)을 드러내는 컨택홀(77)을 형성한다.
도 6을 참조하면, 보호막(70) 상에 데이터 배선(62, 65, 66, 67)의 일부와 연결되는 화소 전극용 도전막(81)을 형성한다. 이러한 화소 전극용 도전막(81)은 은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
도 6 및 도 1b를 참조하면, 이러한 화소 전극용 도전막(81)을 패터닝하여 화소 전극(82)을 형성한다.
이하, 도 7을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면(도 1a 내지 도 6)에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하며 차이점을 위주로 설명한다.
도 7을 참조하면, 보호막(170)은 산화물 반도체층(40)과 접촉하는 하부 보호막(172) 및 화소 전극(82)과 접촉하는 상부 보호막(174)으로 이루어진다. 하부 보호막(172)은 산화물 반도체층(40)의 전기적 특성의 열화를 방지하기 위하여 불소계 규소로 이루어질 수 있다. 상부 보호막(174)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물, 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어질 수 있다. 하부 보호막(172)의 두께가 약 3nm 이상인 경우, 상부 보호막(174)에 함유된 수소가 산화물 반도체층(40)과 환원 반응하는 것을 억제할 수 있다.
이하, 도 8을 참조하여 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면(도 1a 내지 도 6)에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하며 차이점을 위주로 설명한다.
도 8을 참조하면, 게이트 절연막(230)은 게이트선(22)과 접촉하는 하부 절연막(232) 및 산화물 반도체층(40)과 접촉하는 상부 절연막(234)으로 이루어진다. 하부 절연막(232)은 질화규소 또는 산화규소로 이루어질 수 있고, 상부 절연막(234)은 산화물 반도체층(40)의 전기적 특성의 열화를 방지하기 위하여 불소계 규소로 이루어질 수 있다. 상부 절연막(234)의 두께가 약 3nm 이상인 경우, 하부 절연막(232)에 함유된 수소가 산화물 반도체층(40)과 환원 반응하는 것을 억제할 수 있다.
이상의 실시예들에서는 게이트 전극이 산화물 반도체층 아래에 배치된 바텀 게이트 구조(bottom gate structure)에 대해서 설명하였으나, 본 발명은 이에 한정되지 않으며 게이트 전극이 산화물 반도체층 위에 배치된 탑 게이트 구조(top gate structure)에서도 적용될 수 있다. 이하 도 9 및 도 10을 참조하여 본 발명의 실시예들에 따른 탑 게이트 구조를 가지는 박막 트랜지스터 기판에 대하여 설명한다.
이하, 도 9를 참조하여 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 9는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9를 참조하면, 절연 기판(310)에 산화 규소 또는 질화 규소 등으로 이루어진 버퍼층(312)이 형성된다. 다만, 버퍼층(312) 내의 수소 함량을 줄이기 위하여 버퍼층(312)은 불소계 규소로 이루어질 수도 있다. 여기서 버퍼층(312)은 공정 조건에 따라 생략될 수 있다.
이어서 버퍼층(312) 위에 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 산화물 반도체층(320)이 형성된다. 예를 들어 산화물 반도체층(320)으로는 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 또는 GaInZnO 등의 혼합 산화물이 사용될 수 있다.
절연 기판(310) 및 산화물 반도체층(320) 상에 게이트 절연막(330)이 형성된다. 게이트 절연막(330)은 불소계 규소로 이루어질 수 있다. 여기서, 불소계 규소로는 불소계 질화 규소, 불소계 산화 규소 또는 불소계 산질화 규소가 사용될 수 있으며, 예를 들어 SiOF, SiNF, SiONF, SiOCF 등이 있다. 게이트 절연막(330)으로서 불소계 규소를 사용하는 경우, 게이트 절연막(330) 내에 수소의 함량이 낮거나 거의 없어서 산화물 반도체층(320)의 전기적 특성을 열화시키는 것을 방지할 수 있다.
게이트 절연막(330) 상에 산화물 반도체층(320)과 중첩되도록 게이트 전극(344)이 형성된다.
게이트 절연막(330) 및 게이트 전극(344) 상에는 제1 층간 절연막(370)이 형성된다. 제1 층간 절연막(370)은 대개 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등을 화학 기상 증착법 등으로 형성할 수 있다. 제1 층간 절연막(370) 및 게이트 절연막(330)에는 게이트 전극(344) 양측에 위치하는 산화물 반도체층(320)의 일부를 노출시키는 한 쌍의 컨택홀(372, 374)이 형성된다.
제1 층간 절연막(370) 위에는 한 쌍의 컨택홀(372, 374)을 통하여 각각 산화물 반도체층(320)과 전기적으로 연결된 소스 전극(382)과 드레인 전극(384)이 형성된다.
소스 전극(382)과 드레인 전극(384) 및 제1 층간 절연막(370) 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 등으로 이루어진 제2 층간 절연막(390)이 형성된다. 예를 들어 제2 층간 절연막(390)은 아크릴 수지 등의 유기 물질을 스핀 코팅(spin coating)법 등으로 형성할 수 있다. 제2 층간 절연막(390) 내에는 드레인 전극(374)을 노출시키는 컨택홀(392)이 형성된다.
제2 층간 절연막(390) 위에는 컨택홀(392)을 통하여 드레인 전극(374)과 전기적으로 연결된 투명한 재질의 화소 전극(395)이 형성된다.
이하 도 10을 참조하여 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 여기서 도 10은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 설명의 편의상, 상기 제4 실시예의 도면(도 9)에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하여 차이점을 위주로 설명한다.
도 10을 참조하면, 게이트 절연막(430)은 산화물 반도체층(320)과 접촉하는 하부 절연막(432) 및 게이트 전극(344)과 접촉하는 상부 절연막(434)으로 이루어진다. 하부 절연막(432)은 산화물 반도체층(40)의 전기적 특성의 열화를 방지하기 위 하여 불소계 규소로 이루어질 수 있고, 상부 절연막(434)은 질화규소 또는 산화규소로 이루어질 수 있다. 하부 절연막(432)의 두께가 약 3nm 이상인 경우, 상부 절연막(434)에 함유된 수소가 산화물 반도체층(320)과 환원 반응하는 것을 억제할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 박막 트랜지스터 기판을 A-A'선을 따라 자른 단면도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
26: 게이트 전극 27: 스토리지 전극
28: 스토리지선 30: 게이트 절연막
40: 산화물 반도체층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 70: 보호막
77: 컨택홀 82: 화소 전극
310: 절연 기판 312: 버퍼층
320: 산화물 반도체층 330: 게이트 절연막
344: 게이트 전극 370: 제1 층간 절연막
372, 374, 392: 컨택홀 382: 소스 전극
384: 드레인 전극 395: 화소 전극

Claims (18)

  1. 절연 기판 상에 형성되고 채널부를 가지는 산화물 반도체층;
    상기 산화물 반도체층과 중첩되게 형성된 게이트 전극;
    상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막; 및
    상기 산화물 반도체층 및 상기 게이트 전극 상부에 형성된 보호막을 포함하되,
    상기 게이트 절연막 및 상기 보호막 중 적어도 하나는 불소계 규소를 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 불소계 규소는 불소계 질화 규소, 불소계 산화 규소 또는 불소계 산질화 규소로 이루어진 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 불소계 규소는 SiOF, SiNF, SiONF, 또는 SiOCF로 이루어진 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 보호막은 상기 산화물 반도체층과 접촉하고 불소계 규소로 이루어진 제 1 보호막과, 상기 산화물 반도체층과 접촉하지 않는 제2 보호막을 포함하는 박막 트랜지스터 기판.
  5. 제4 항에 있어서,
    상기 제1 보호막의 두께는 3nm 이상인 박막 트랜지스터 기판.
  6. 제1 항에 있어서,
    상기 게이트 절연막은 상기 산화물 반도체층과 접촉하고 불소계 규소로 이루어진 제1 절연막과, 상기 산화물 반도체층과 접촉하지 않는 제2 절연막을 포함하는 박막 트랜지스터 기판.
  7. 제6 항에 있어서,
    상기 제1 절연막의 두께는 3nm 이상인 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 산화물 반도체층은 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 박막 트랜지스터 기판.
  9. 절연 기판 상에 채널부를 가지는 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층과 중첩되게 게이트 전극을 형성하는 단계;
    상기 산화물 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막을 형성하는 단계; 및
    상기 산화물 반도체층 및 상기 게이트 전극 상부에 보호막을 형성하는 단계를 포함하되,
    상기 게이트 절연막 및 상기 보호막 중 적어도 하나는 불소계 규소를 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9 항에 있어서,
    수소를 포함하지 않는 반응 가스들을 반응시켜 상기 불소계 규소를 형성하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10 항에 있어서,
    Si 및 F를 포함하는 제1 반응 가스와, O, N 또는 F를 포함하는 제2 반응 가스를 반응시켜 상기 불소계 규소를 형성하는 박막 트랜지스터 기판의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 반응 가스는 SiF, SiF2, SiF3, 및 SiF4으로 이루어진 그룹에서 선택된 하나 이상의 가스이고, 상기 제2 반응 가스는 NO, N2O, O2, NF, NF2, 및 NF3으로 이루어진 그룹에서 선택된 하나 이상의 가스인 박막 트랜지스터 기판의 제조 방법.
  13. 제9 항에 있어서,
    불소를 포함하는 제1 반응 가스와, 수소를 포함하는 제2 반응 가스를 반응시켜 상기 불소계 규소를 형성하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 반응 가스는 SiF, SiF2, SiF3, 및 SiF4으로 이루어진 그룹에서 선택된 하나 이상의 가스이고,
    상기 제2 반응 가스는 NH2 및 NH3으로 이루어진 그룹에서 선택된 하나 이상의 가스인 박막 트랜지스터 기판의 제조 방법.
  15. 제13 항에 있어서,
    상기 제1 반응 가스는 NF, NF2, 및 NF3으로 이루어진 그룹에서 선택된 하나 이상의 가스이고,
    상기 제2 반응 가스는 SiH4로 이루어진 박막 트랜지스터 기판의 제조 방법.
  16. 제9 항에 있어서,
    상기 불소계 규소는 불소계 질화 규소, 불소계 산화 규소 또는 불소계 산질화 규소로 이루어진 박막 트랜지스터 기판의 제조 방법.
  17. 제16 항에 있어서,
    상기 불소계 규소는 SiOF, SiNF, SiONF, 또는 SiOCF로 이루어진 박막 트랜지스터 기판의 제조 방법.
  18. 제9 항에 있어서,
    상기 산화물 반도체층은 Zn, In, Ga, Sn 및 이들의 조합에서 선택된 물질의 산화물로 이루어진 박막 트랜지스터 기판의 제조 방법.
KR1020080005833A 2008-01-18 2008-01-18 박막 트랜지스터 기판 및 이의 제조 방법 KR101412761B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080005833A KR101412761B1 (ko) 2008-01-18 2008-01-18 박막 트랜지스터 기판 및 이의 제조 방법
US12/355,646 US7956947B2 (en) 2008-01-18 2009-01-16 Thin film transistor array substrate having improved electrical characteristics and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080005833A KR101412761B1 (ko) 2008-01-18 2008-01-18 박막 트랜지스터 기판 및 이의 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020140013167A Division KR101463032B1 (ko) 2014-02-05 2014-02-05 박막 트랜지스터 기판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090079686A true KR20090079686A (ko) 2009-07-22
KR101412761B1 KR101412761B1 (ko) 2014-07-02

Family

ID=40875748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080005833A KR101412761B1 (ko) 2008-01-18 2008-01-18 박막 트랜지스터 기판 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US7956947B2 (ko)
KR (1) KR101412761B1 (ko)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120076062A (ko) * 2010-12-29 2012-07-09 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US8461597B2 (en) 2010-01-15 2013-06-11 Samsung Electronics Co., Ltd. Transistors, methods of manufacturing a transistor, and electronic devices including a transistor
KR101408445B1 (ko) * 2009-07-27 2014-06-17 가부시키가이샤 고베 세이코쇼 배선 구조 및 그 제조 방법 및 배선 구조를 구비한 표시 장치
KR20140086978A (ko) * 2011-09-27 2014-07-08 도판 인사츠 가부시키가이샤 박막 트랜지스터, 및 화상 표시 장치
US9076876B2 (en) 2010-06-18 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150107655A (ko) * 2014-03-13 2015-09-23 도쿄엘렉트론가부시키가이샤 반도체 디바이스, 그 제조 방법, 및 그 제조 장치
KR20160039542A (ko) * 2014-10-01 2016-04-11 도쿄엘렉트론가부시키가이샤 전자 디바이스, 그 제조 방법, 및 그 제조 장치
US9679768B2 (en) 2009-10-21 2017-06-13 Semiconductor Energy Laboratory Co., Ltd. Method for removing hydrogen from oxide semiconductor layer having insulating layer containing halogen element formed thereover
KR20190008433A (ko) * 2009-10-09 2019-01-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20190109372A (ko) * 2010-07-01 2019-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
KR20220150409A (ko) * 2010-02-26 2022-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
TWI535037B (zh) 2008-11-07 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
WO2010103935A1 (en) * 2009-03-12 2010-09-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2458577B1 (en) * 2009-07-24 2017-03-01 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor substrate
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
US8115883B2 (en) * 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR101851926B1 (ko) 2009-09-04 2018-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011027664A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR20120083341A (ko) * 2009-10-09 2012-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함하는 전자 기기
CN112242173A (zh) * 2009-10-09 2021-01-19 株式会社半导体能源研究所 半导体器件
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
CN102598279B (zh) * 2009-11-06 2015-10-07 株式会社半导体能源研究所 半导体装置
CN104465318B (zh) 2009-11-06 2018-04-24 株式会社半导体能源研究所 制造半导体器件的方法
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
JP5584103B2 (ja) * 2009-12-04 2014-09-03 株式会社半導体エネルギー研究所 半導体装置
KR101945171B1 (ko) 2009-12-08 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011070905A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101603768B1 (ko) * 2009-12-22 2016-03-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 평판표시장치
CN104716139B (zh) * 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
KR101780218B1 (ko) 2009-12-25 2017-09-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011089852A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
KR101805378B1 (ko) * 2010-01-24 2017-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
WO2011096263A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5162050B2 (ja) * 2010-04-21 2013-03-13 シャープ株式会社 半導体素子、半導体素子の製造方法、アクティブマトリクス基板及び表示装置
US9490368B2 (en) * 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR20140002616A (ko) * 2010-08-20 2014-01-08 어플라이드 머티어리얼스, 인코포레이티드 수소 미함유 실리콘 함유 유전체막을 형성하기 위한 방법들
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN103299429B (zh) * 2010-12-27 2016-08-10 夏普株式会社 有源矩阵基板及其制造方法以及显示面板
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120078293A (ko) * 2010-12-31 2012-07-10 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
TWI525614B (zh) * 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
US8841664B2 (en) * 2011-03-04 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102646792B (zh) * 2011-05-18 2015-07-22 京东方科技集团股份有限公司 有机薄膜晶体管阵列基板及其制备方法
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101912888B1 (ko) * 2011-10-07 2018-12-28 어플라이드 머티어리얼스, 인코포레이티드 아르곤 가스 희석으로 실리콘 함유 층을 증착하기 위한 방법들
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
TWI470808B (zh) 2011-12-28 2015-01-21 Au Optronics Corp 半導體元件及其製作方法
CN104094409B (zh) * 2012-01-31 2016-11-16 夏普株式会社 半导体装置及其制造方法
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
TWI495941B (zh) * 2012-07-13 2015-08-11 Innocom Tech Shenzhen Co Ltd 顯示器
KR101454190B1 (ko) * 2012-12-07 2014-11-03 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
CN103018990B (zh) * 2012-12-14 2015-12-02 京东方科技集团股份有限公司 一种阵列基板和其制备方法、及液晶显示装置
US20150380561A1 (en) * 2013-03-01 2015-12-31 Applied Materials, Inc. Metal oxide tft stability improvement
KR101757400B1 (ko) 2013-03-12 2017-07-12 어플라이드 머티어리얼스, 인코포레이티드 금속 옥사이드 반도체 ｔｆｔ용 유전체 막들의 핀홀 평가 방법
KR102112283B1 (ko) 2013-08-20 2020-05-19 삼성디스플레이 주식회사 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
CN103681659B (zh) * 2013-11-25 2016-03-02 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置
CN104183608B (zh) * 2014-09-02 2017-05-03 深圳市华星光电技术有限公司 Tft背板结构及其制作方法
US9500852B1 (en) 2014-09-30 2016-11-22 Amazon Technologies, Inc. Electrowetting device with a dielectric layer
KR20160043576A (ko) 2014-10-13 2016-04-22 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP5790893B1 (ja) * 2015-02-13 2015-10-07 日新電機株式会社 膜形成方法および薄膜トランジスタの作製方法
US10109659B2 (en) * 2015-03-04 2018-10-23 Shenzhen China Star Optoelectronics Technology Co., Ltd TFT backplate structure comprising transistors having gate isolation layers of different thicknesses and manufacture method thereof
JP2016225615A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
JP6457101B2 (ja) * 2015-09-17 2019-01-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102614533B1 (ko) * 2016-08-23 2023-12-15 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN108962948B (zh) * 2018-07-04 2021-04-02 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2898365B2 (ja) * 1990-07-09 1999-05-31 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜の作製方法及び該作製方法で作製された絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜
KR19980065168A (ko) * 1997-01-03 1998-10-15 장진 불소가 함유된 산화막을 게이트 절연막으로 이용한 박막 트랜지스터 및 그 제조 방법
KR100980008B1 (ko) * 2002-01-02 2010-09-03 삼성전자주식회사 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법
JP4889933B2 (ja) 2003-10-02 2012-03-07 株式会社半導体エネルギー研究所 半導体素子の作製方法
JP5135709B2 (ja) * 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101408445B1 (ko) * 2009-07-27 2014-06-17 가부시키가이샤 고베 세이코쇼 배선 구조 및 그 제조 방법 및 배선 구조를 구비한 표시 장치
KR20190008433A (ko) * 2009-10-09 2019-01-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2022087237A (ja) * 2009-10-21 2022-06-09 株式会社半導体エネルギー研究所 半導体装置
US9679768B2 (en) 2009-10-21 2017-06-13 Semiconductor Energy Laboratory Co., Ltd. Method for removing hydrogen from oxide semiconductor layer having insulating layer containing halogen element formed thereover
US8461597B2 (en) 2010-01-15 2013-06-11 Samsung Electronics Co., Ltd. Transistors, methods of manufacturing a transistor, and electronic devices including a transistor
US11927862B2 (en) 2010-02-26 2024-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device having an oxide semiconductor transistor
KR20220150409A (ko) * 2010-02-26 2022-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
US9076876B2 (en) 2010-06-18 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349820B2 (en) 2010-06-18 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9685561B2 (en) 2010-06-18 2017-06-20 Semiconductor Energy Laboratories Co., Ltd. Method for manufacturing a semiconductor device
KR20190109372A (ko) * 2010-07-01 2019-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
KR20120076062A (ko) * 2010-12-29 2012-07-09 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR20140086978A (ko) * 2011-09-27 2014-07-08 도판 인사츠 가부시키가이샤 박막 트랜지스터, 및 화상 표시 장치
KR20150107655A (ko) * 2014-03-13 2015-09-23 도쿄엘렉트론가부시키가이샤 반도체 디바이스, 그 제조 방법, 및 그 제조 장치
KR20160039542A (ko) * 2014-10-01 2016-04-11 도쿄엘렉트론가부시키가이샤 전자 디바이스, 그 제조 방법, 및 그 제조 장치

Also Published As

Publication number Publication date
KR101412761B1 (ko) 2014-07-02
US7956947B2 (en) 2011-06-07
US20090184315A1 (en) 2009-07-23

Similar Documents

Publication Publication Date Title
KR101412761B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101681483B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
US10608016B2 (en) Semiconductor device
KR101489652B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US8035110B2 (en) Thin-film transistor substrate having oxide active layer patterns and method of fabricating the same
KR101542840B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
US20100155721A1 (en) Thin film transistor array substrate and method of fabricating the same
US20080176364A1 (en) Method of manufacturing thin film transistor substrate
TWI538210B (zh) 半導體裝置及其製造方法
US20190280018A1 (en) Array substrate, manufacturing method therefor and display device
TWI478355B (zh) 薄膜電晶體
US20150187948A1 (en) Semiconductor device and method for producing same
US20120181533A1 (en) Thin film transistor array panel
KR20110093113A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US8755019B2 (en) Method for manufacturing a liquid crystal display
TW201342616A (zh) 半導體裝置及其製造方法
KR20100118838A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR20110003801A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR20100075058A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20150037795A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101463032B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20100075059A (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20110118384A (ko) 표시 기판 및 그 제조 방법
KR20100070086A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR20100119361A (ko) 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 6