KR20190109372A - 반도체 장치의 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용하는 트랜지스터에서는 산화물 반도체 내에 수소가 존재함으로써 트랜지스터의 전기 특성 불량으로 이어진다. 그래서, 양호한 전기 특성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
채널 영역이 형성되는 산화물 반도체층과 접촉되는 절연층을 할로겐화실리콘을 사용하여 플라즈마 CVD법에 의하여 형성한다. 상술한 바와 같이 형성된 절연층의 수소 농도는 6×1020atoms/cm3 미만이며, 또 할로겐 농도가 1×1020atoms/cm3 이상이므로, 산화물 반도체층으로 수소가 확산되는 것을 방지할 수 있고, 할로겐에 의하여 산화물 반도체층 내에 존재하는 수소를 불활성화시키거나 또는 탈리시켜 양호한 전기 특성을 갖는 반도체 장치를 제공할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
근년에 들어, 플랫 패널 디스플레이로 대표되는 액정 표시 장치나 발광 표시 장치에서 이들 대부분에 사용되는 트랜지스터는 유리 기판 위에 비정질 실리콘, 다결정 실리콘 등의 실리콘 반도체로 구성된다.
최근에 들어 실리콘 반도체 대신에 산화물 반도체를 트랜지스터에 사용하는 기술이 주목을 받고 있다.
예를 들어, 산화물 반도체로서 1원계 금속 산화물인 산화아연이나, 동족 계열(Homologous Series) 화합물인 In-Ga-Zn-O계 산화물이 있고, 이들을 사용하여 트랜지스터를 제작하고 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 개시되어 있다(특허 문헌 1 내지 특허 문헌 3 참조).
(특허 문헌 1)
일본국 특개2006-165528호 공보
(특허 문헌 2)
일본국 특개2007-96055호 공보
(특허 문헌 3)
일본국 특개2007-123861호 공보
산화물 반도체를 채널 영역에 사용한 트랜지스터는 임계값 전압(Vth)이 음 방향으로 변동되기 쉽고, 게이트 전극의 전위가 소스 전극의 전위와 같은 경우(Vgs=0V)에도 드레인 전류가 적잖이 흐르는 문제가 있다.
이러한 상황을 감안하여, 본 명세서 중에서 개시하는 발명의 일 형태는 양호한 전기 특성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
상술한 과제를 해결하기 위해서는 채널 영역이 형성되는 산화물 반도체층과 접촉되는 게이트 절연층에 수소 함유량이 낮고 또 불소, 염소 등의 할로겐을 함유한 절연층을 사용함으로써 게이트 절연층으로부터 산화물 반도체층으로 수소가 이동하는 것이 억제됨과 함께 산화물 반도체층 내에 존재하는 수소를 불활성화시키거나 또는 탈리시키기 때문에 산화물 반도체층 내의 수소 함유량을 저감시킬 수 있다.
구체적으로는, 수소 농도가 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하이며, 또 할로겐 농도가 1×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상인 게이트 절연층을 사용한다.
본 발명의 일 형태는 게이트 전극층과, 채널 영역이 형성되는 산화물 반도체층과, 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층과, 게이트 전극층과 산화물 반도체층 사이에 위치하는 게이트 절연층과, 산화물 반도체층을 사이에 두고 게이트 절연층과 대향하고 또 상기 산화물 반도체층과 접촉되고 수소 농도가 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하이며, 할로겐 농도가 1×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상인 절연층을 갖는 반도체 장치다.
본 발명의 다른 일 형태는 산화물 반도체층이 상기 게이트 절연층을 사이에 두고 게이트 전극층과 중첩되는 보텀 게이트 구조의 트랜지스터다. 본 발명의 다른 일 형태는 게이트 전극층이 상기 게이트 절연층을 사이에 두고 산화물 반도체층과 중첩되는 톱 게이트 구조의 트랜지스터다.
또한, 본 발명의 다른 일 형태는 상기 게이트 절연층을 산화실리콘(silicon oxide), 산화질화실리콘(silicon oxynitride), 질화산화실리콘(silicon nitride oxide), 산화하프늄(hafnium oxide), 산화알루미늄(aluminum oxide), 또는 산화탄탈(tantalum oxide)인 산화물 절연층으로 하는 것이다.
또한, 상기 게이트 절연층이 게이트 전극층과 접촉되는 제 1 게이트 절연층과, 산화물 반도체층과 접촉되는 제 2 게이트 절연층을 가져도 좋다. 이 때, 제 2 게이트 절연층을 수소 함유량이 적고 또 할로겐을 함유한 재료로 구성함으로써 제 2 게이트 절연층으로부터 산화물 반도체층으로 수소가 이동하는 것이 억제됨과 함께, 산화물 반도체층 내에 존재하는 수소를 불활성화시키거나 또는 탈리시키기 때문에, 산화물 반도체층 내의 수소 함유량을 저감시킬 수 있다.
본 발명의 다른 일 형태는 게이트 절연층이 게이트 전극층과 접촉되는 제 1 게이트 절연층과, 산화물 반도체층과 접촉되는 제 2 게이트 절연층을 갖고, 제 2 게이트 절연층에서의 수소 농도가 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하이며, 제 2 게이트 절연층에서의 할로겐 농도가 1×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상인 것을 특징으로 하는 반도체 장치다.
또한, 상기 반도체 장치를 구성하고 산화물 반도체층과 접촉되는 그 외의 절연층도 수소 함유량이 낮고 할로겐을 함유한 재료로 구성함으로써 절연층으로부터 산화물 반도체층으로 수소가 이동하는 것이 억제됨과 함께 산화물 반도체층 내에 존재하는 수소를 불활성화시키거나 또는 탈리시키기 때문에 산화물 반도체층 내의 수소 함유량을 저감시킬 수 있다.
본 발명의 다른 일 형태는 산화물 반도체층과 접촉되는 절연층의 수소 농도가 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하이며, 할로겐 농도가 1×1020atoms/cm3 이상, 바람직하게는 1×1021atoms/cm3 이상인 것을 특징으로 하는 반도체 장치다.
본 발명의 다른 일 형태는 산화물 반도체층과 접촉되고, 산화물 반도체층과 기판 사이에 제공된 절연층의 수소 농도가 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하이며, 할로겐 농도가 1×1020atoms/cm3 이상, 바람직하게는 1×1021atoms/cm3 이상이고, 절연층의 두께가 산화물 반도체층의 두께와 게이트 절연층의 두께의 합의 5배 이상인 톱 게이트형 트랜지스터 및 상기 트랜지스터를 갖는 반도체 장치다.
또한, 본 발명의 일 형태는 기판 위에 제공된 절연층과, 절연층과 접촉되는 산화물 반도체층과, 산화물 반도체층과 접촉되어 제공된 한 쌍의 도전 영역과, 산화물 반도체층 및 도전 영역 위에 절연막을 사이에 두고 제공되는 게이트 전극층을 갖고, 도전 영역이 절연층과 접촉되지 않는 것을 특징으로 하는 톱 게이트형 트랜지스터 및 상기 트랜지스터를 갖는 반도체 장치다.
또한, 본 발명의 다른 일 형태는 4불화실리콘(SiF4), 4염화실리콘(SiCl4) 등의 할로겐화 실리콘을 원료 가스로서 사용함으로써 얻을 수 있는 산화실리콘을 주성분으로 하는 절연막을 산화물 반도체층과 접촉되어 제공한 반도체 장치다. 여기서, 산화실리콘을 주성분으로 하는 절연막이란 절연막 중의 산소 외의 원소 중 실리콘의 비율이 70% 이상, 바람직하게는 90% 이상인 것이다.
본 발명의 일 형태에 따르면, 양호한 전기 특성을 갖는 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 반도체 장치(트랜지스터)를 설명하기 위한 상면도 및 단면도.
도 2a 및 도 2b는 갈륨 원자 중심의 클러스터 모델을 도시한 도면.
도 3a 및 도 3b는 수소 원자의 탈리 반응에서의 반응식 및 에너지 다이어그램을 도시한 도면.
도 4a 내지 도 4d는 결합 에너지의 산출에 이용하는 모델을 도시한 도면.
도 5a 및 도 5b는 수소 원자의 탈리 반응에서의 반응식 및 에너지 다이어그램을 도시한 도면.
도 6a 내지 도 6d는 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 7a 내지 도 7c는 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 8a 내지 도 8d는 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 9a 내지 도 9d는 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 10은 산화실리콘층에 함유되는 수소 농도 및 불소 농도를 나타낸 도면.
도 11은 전자 서적의 일례를 도시한 외관도.
도 12a 및 도 12b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시한 외관도.
도 13은 휴대형 컴퓨터의 일례를 도시한 사시도.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데 있어서, 같은 것을 가리키는 부호는 상이한 도면 간에서도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치(hatch) 패턴을 같게 하고 특별히 부호를 붙이지 않는 경우가 있다. 또한, 편의상 절연층을 상면도에 도시하지 않는 경우가 있다. 또한, 각 도면에 도시한 각 구성의 크기, 층의 두께, 또는 영역은 명료화하기 위하여 과장되어 표기되는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, "A와 B가 접속된다"고 기재하는 경우에는, A와 B가 전기적으로 접속되는 경우와, A와 B가 직접 접속되는 경우를 포함하는 것으로 한다. 여기서, A 및 B는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 트랜지스터에서 '소스'나 '드레인'의 기능은 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀌는 경우가 있다. 따라서, 본 명세서에서는 '소스'나 '드레인'이라는 용어는 바꾸어 사용할 수 있는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치에 대해서 도 1a 및 도 1b를 사용하여 설명한다. 또한, 도 1a 및 도 1b에서는 반도체 장치로서 트랜지스터를 도시하지만 다이오드 등 그 외의 것이라도 마찬가지로 실시할 수 있다.
도 1a는 트랜지스터의 상면도다. 도 1b는 도 1a를 A1-B1에서 절단한 단면도다. 트랜지스터는 기판(101) 위에 하지 절연층(102), 게이트 전극층(103), 게이트 절연층(104), 채널 영역이 형성되는 산화물 반도체층(106), 소스 전극층(107a) 및 드레인 전극층(107b), 산화물 반도체층(106)과 소스 전극층(107a) 및 드레인 전극층(107b)을 덮는 절연층(108)을 포함한다.
도 1a 및 도 1b에 도시한 트랜지스터는 산화물 반도체층(106)이 게이트 절연층(104)을 사이에 두고 게이트 전극층(103)과 중첩되어 형성되는 보텀 게이트 구조의 트랜지스터다. 또한, 도 1a 및 도 1b에 도시한 트랜지스터는 소스 전극층(107a) 및 드레인 전극층(107b)이 산화물 반도체층(106)의 상면의 일부분과 접촉되어 형성되는 톱 콘택트형이다.
또한, 보텀 게이트 구조의 트랜지스터로서 톱 콘택트형 외 소스 전극층 및 드레인 전극층이 채널 영역이 형성되는 반도체층의 하면의 일부분과 접촉되어 형성되는 보텀 콘택트형이 있다. 본 실시형태에서는 톱 콘택트형에 대하여 설명하지만, 보텀 콘택트형의 경우라도 본 실시형태를 참조하여 실시할 수 있다.
도 1a 및 도 1b에 도시한 트랜지스터는 게이트 절연층(104)의 상면의 일부분과 산화물 반도체층(106)의 하면이 접촉되는 구조를 갖는다. 그러므로 트랜지스터의 제작 공정에서 게이트 절연층(104)에 수소가 많이 존재하는 경우에는, 산화물 반도체층(106)으로 수소가 확산되어 산화물 반도체층(106) 내의 수소 함유량이 증가한다. 산화물 반도체층(106) 내의 수소 함유량이 증가하면, 산화물 반도체층(106) 내의 캐리어가 증가한다. 따라서, 트랜지스터의 임계값 전압(Vth)이 음 방향으로 변동되어, 게이트 전극의 전위가 소스 전극의 전위와 같은 경우(Vgs=0V)에도 드레인 전류가 흐르기 때문에 전기 특성이 좋지 않은 트랜지스터가 된다.
산화물 반도체층(106)으로부터 확산된 수소를 제거하기 위해서는 산화물 반도체층(106)을 가열 처리하는 방법이 있다. 그러나, 트랜지스터의 제작 공정이 증가하기 때문에 비용이 더 들고 수율을 저하시킬 가능성이 있다. 또한, 400℃ 정도의 가열 처리로는 충분한 효과를 얻을 수 없는 것도 알려져 있다.
한편, 본 발명자들의 지견에 따르면, 산화물 반도체층(106)과 접촉되는 게이트 절연층(104)의 수소 농도를 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하로 하고, 또 할로겐 농도를 1×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상으로 하면, 게이트 절연층(104)으로부터 산화물 반도체층(106)으로 수소가 이동하는 것이 억제됨과 함께 산화물 반도체층(106) 내에 존재하는 수소를 불활성화시키거나 또는 탈리시키는 효과를 얻을 수 있기 때문에 산화물 반도체층(106) 내의 수소 함유량을 저감시킬 수 있는 것이 밝혀졌다.
즉, 산화물 반도체층(106)과 접촉되는 게이트 절연층(104)을 상기 수소 농도 및 상기 할로겐 농도를 갖는 게이트 절연층으로 함으로써, 트랜지스터의 제작 공정을 증가하지 않고 양호한 전기 특성을 갖는 트랜지스터를 얻을 수 있다. 특히, 프로세스의 최고 온도를 400℃ 미만, 바람직하게는 350℃ 이하로 하면서도 실용적인 신뢰성 및 특성을 구비한 트랜지스터를 형성할 수 있다. 물론, 프로세스의 최고 온도는 본 발명을 실시하는 데에 있어서 아무 제약도 되지 않고, 프로세스의 최고 온도를 400℃ 이상으로 하여도 좋다.
또한, 산화물 반도체층(106)과 소스 전극층(107a) 및 드레인 전극층(107b)을 덮는 절연층(108)은 산화물 반도체층(106)의 상면의 일부분과 접촉된다. 그러므로 절연층(108)의 수소 농도를 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하로 하고, 또 할로겐 농도를 1×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상으로 함으로써 절연층(108)으로부터 산화물 반도체층(106)으로 수소가 이동하는 것이 억제됨과 함께 산화물 반도체층(106) 내에 존재하는 수소를 불활성화시키거나 또는 탈리시킬 수 있기 때문에 산화물 반도체층(106) 내의 수소 함유량을 저감시킬 수 있고, 양호한 전기 특성을 갖는 반도체 장치로 할 수 있다.
기판(101)으로서는 이후 행해지는 제작 공정에 견딜 수 있는 것이라면 특별히 한정되지 않는다. 예를 들어, 기판(101)으로서 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연성 기판, 실리콘 등의 반도체 재료로 이루어진 반도체 기판, 금속 또는 스테인리스 등의 도전체로 이루어진 도전성 기판, 또는 반도체 기판 또는 도전성 기판의 표면을 절연 재료로 피복한 기판 등을 사용할 수 있다. 또한, 플라스틱 기판도 적절히 사용할 수 있다.
또한, 트랜지스터의 제작 공정에서 가열 온도가 600℃ 이상인 처리를 행하는 경우에는, 유리 기판으로서 변형점이 730℃ 이상의 것을 사용하면 좋다. 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 사용된다.
하지 절연층(102)은 기판(101)으로부터 불순물 원소가 확산되는 것을 방지함과 함께 트랜지스터의 제작 공정에서의 에칭 공정으로 기판이 에칭되는 것을 방지한다. 하지 절연층(102)의 두께는 한정되지 않지만, 상기 이유로 하지 절연층(102)의 두께는 50nm 이상으로 하는 것이 바람직하다.
하지 절연층(102)으로서 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화하프늄, 산화알루미늄, 또는 산화탄탈 등의 절연층을 사용하여 단층 구조 또는 2층 이상의 적층 구조로 형성한다.
여기서, 산화질화실리콘이란, 그 조성이 질소보다 산소의 함유량이 많은 것이고, 예를 들어, 적어도 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하의 범위로 함유된 것을 가리킨다. 또한, 질화산화실리콘이란, 그 조성이 산소보다 질소의 함유량이 많은 것이고, 예를 들어, 적어도 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하의 범위로 함유된 것을 가리킨다.
상기 범위는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율의 합계는 100at.%를 넘지 않는다.
게이트 전극층(103)은 하지 절연층(102) 위에 형성된다. 게이트 전극층(103)의 재료는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 백금, 팔라듐, 오스뮴 등의 금속 재료, 이들 금속 재료를 주요 성분으로 하는 합금 재료, 또는 이들 금속의 질화물을 단층으로 또는 적층하여 사용할 수 있다. 또한, 이후의 공정에서 행해지는 가열 처리의 온도에 견딜 수 있는 것이라면, 상기 금속 재료로서 알루미늄 또는 구리를 사용할 수도 있다. 알루미늄 또는 구리는 내열성이나 부식성 문제를 회피하기 위하여 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용할 수 있다.
게이트 전극층(103)은 단층 구조뿐만 아니라 2개 이상의 상이한 재질의 막으로 이루어진 적층 구조라도 좋다. 예를 들어, 적층 구조를 갖는 게이트 전극층(103)은 알루미늄막 위에 몰리브덴막을 적층한 2층 구조, 구리막 위에 몰리브덴막을 적층한 2층 구조, 구리막 위에 질화티타늄막 또는 질화탄탈막을 적층한 2층 구조, 또는 질화티타늄막과 몰리브덴막을 적층한 2층 구조로 하는 것이 바람직하다. 또한, 적층 구조를 갖는 게이트 전극층(103)은 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티타늄의 합금막, 또는 알루미늄과 네오디뮴의 합금막을 중간층으로 하고, 텅스텐막, 질화텅스텐막, 질화티타늄막, 또는 티타늄막을 그 상하에 배치한 구조로 하는 것이 바람직하다.
또한, 게이트 전극층(103)에 산화인듐, 산화인듐-산화주석 합금, 산화인듐-산화아연 합금, 산화아연, 산화아연알루미늄, 산화질화아연알루미늄, 또는 산화아연갈륨 등의 투광성을 갖는 산화물 도전체 또는 다결정 실리콘을 사용할 수 있다.
또한, 게이트 전극층(103)에 In-O-N계, In-Zn-O-N계, In-Ga-O-N계, In-Ga-Zn-O-N계 등의 산질화물을 사용하여도 좋다. 여기서, 예를 들어, In-Ga-Zn-O-N계의 산질화물이란, 적어도 In, Ga, Zn을 함유한 산질화물이고, 그 조성 비율은 특별히 한정되지 않는다. 또한, In, Ga, Zn 외의 원소를 함유하여도 좋다.
게이트 전극층(103)의 두께는 특별히 한정되지 않고, 금속 재료, 합금 재료, 또는 그 외의 화합물로 이루어진 도전막의 전기 저항이나 제작 공정에 걸리는 시간을 고려하여 적절히 결정할 수 있다. 예를 들어, 10nm 내지 500nm로 형성하면 좋다.
게이트 절연층(104)은 게이트 전극층(103)을 덮어 제공된다. 상기한 바와 같이, 게이트 절연층(104)은 산화물 반도체층(106)과 접촉되기 때문에, 게이트 절연층(104)의 수소 농도를 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하로 하고, 또 불소 농도를 1×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상으로 하면 좋다.
이렇게 함으로써, 게이트 절연층(104)으로부터 산화물 반도체층(106)으로 수소가 이동하는 것이 억제됨과 함께 산화물 반도체층(106) 내에 존재하는 수소를 불활성화시키거나 또는 탈리시키기 때문에 산화물 반도체층(106) 내의 수소 함유량을 저감시킬 수 있다. 또한, 게이트 절연층(104)의 두께는 절연 내압 및 트랜지스터의 제작 공정을 고려하여 적절히 결정할 수 있다.
게이트 절연층(104)은 상기 수소 농도 및 불소 농도를 만족시키면 하지 절연층(102)으로서 예시한 것을 사용할 수 있지만, 본 실시형태에서는 플라즈마 CVD(Plasma Enhanced Chemical Vapor Deposition)법을 사용하여 형성하는 산화실리콘층에 대하여 기재한다.
플라즈마 CVD법이란 플라즈마 CVD 장치 내의 반응실에 원료가 되는 퇴적성 가스를 공급하고 플라즈마 에너지를 원용하여 막을 형성하는 방법이다. 플라즈마 CVD법을 사용하면, 예를 들어, 스퍼터링법과 비교하여 단차 피복성이 양호한 막을 형성할 수 있다.
플라즈마 CVD 장치는 고주파 전원을 사용하는 용량 결합형 고주파 플라즈마 CVD 장치, 유도 결합형 고주파 플라즈마 CVD 장치, 마이크로파 발생원인 마그네트론 및 유전체를 구비하고 마이크로파를 사용하여 플라즈마를 발생시키는 마이크로파 플라즈마 CVD 장치(전자 사이클로트론 공명 플라즈마 CVD 장치), 헬리콘파 플라즈마 CVD 장치 등이 있고, 본 명세서에 기재하는 플라즈마 CVD법에서는 글로우 방전 플라즈마를 이용하여 막을 형성하는 CVD 장치를 적절히 사용할 수 있다. 또한, 플라즈마 CVD법은 기판을 가열하면서 행할 수 있다.
원료가 되는 퇴적성 가스로서 조성식 중에 수소가 함유되지 않는 가스를 선택하고, 산화실리콘층을 형성할 필요가 있다. 즉, 퇴적성 가스로서 실란(SiH4)이 아니라 불화실리콘(예를 들어, SiF4) 또는 염화실리콘(예를 들어, SiCl4)을 사용한다. 또한, 산화시키기 위한 가스로서 수소나 물의 함유량을 저감한 아산화질소(N2O) 또는 산소를 사용하고, 플라즈마의 안정화를 위하여 첨가하는 아르곤 등 그 외의 첨가 가스도 수소나 물의 함유량이 낮은 가스로 한다.
또한, 플라즈마 CVD법을 사용하여 산화실리콘층을 형성할 때 플라즈마 CVD 장치의 반응실 내에 잔류되거나 또는 반응실의 내벽에 흡착되는 수소나 물 등의 불순물을 제거한 후, 반응실의 내벽을 가열하면서 상기 구성의 가스를 사용하여 형성한다. 특히, 퇴적성 가스로서 불화실리콘을 사용한 경우에는, 게이트 절연층(104)의 수소 농도를 6×1020atoms/cm3 미만, 바람직하게는 2×1020atoms/cm3 이하, 더 바람직하게는 5×1019atoms/cm3 이하로 하고, 불소 농도를 1×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상으로 할 수 있다.
또한, 게이트 전극층(103) 위에 불소를 함유한 산화실리콘층을 형성할 때 동시에 생기는 불소로 인하여 게이트 전극층(103)이 에칭될 가능성이 있지만, 게이트 절연층을 2층 이상으로 형성함으로써 이것을 방지할 수 있다. 이 때, 게이트 전극층(103)과 접촉되는 제 1 게이트 절연층의 불소 농도는 1×1019atoms/cm3 미만인 것이 바람직하다.
그리고, 산화물 반도체층(106)과 접촉되는 제 2 게이트 절연층은 상기한 4불화실리콘을 사용한 산화실리콘층과 같이 불소 농도가 1×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상인 절연층일 필요가 있다. 또한, 제 1 게이트 절연층은 4불화실리콘 등을 사용하여 형성하여 산화실리콘층을 제 2 게이트 절연층으로서 형성할 때 소실되지 않는 막 두께로 형성하는 것이 좋다. 예를 들어, 제 1 게이트 절연층에는 하지 절연층(102)으로서 예시한 절연층을 사용할 수 있다.
채널 영역이 형성되는 산화물 반도체층(106)은 게이트 절연층(104) 위에 접촉되어 형성된다. 또한, 산화물 반도체층(106)의 두께는 10nm 내지 300nm, 바람직하게는 20nm 내지 100nm로 한다.
산화물 반도체층(106)은 In, Ga, 및 Zn을 함유한 In-Ga-Zn-O계 산화물을 사용하여 형성한다. 산화물 반도체로서 그 외 4원계 산화물인 In-Sn-Ga-Zn-O계나, 3원계 산화물인 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계나, 2원계 산화물인 In-Zn-O계, In-Ga-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계나, 산화인듐, 산화주석, 산화아연 등을 사용하여 형성할 수 있다. 여기서, 예를 들어, In-Ga-Zn-O계 산화물이란 적어도 In, Ga, 및 Zn을 함유한 산화물이고, 그 조성 비율은 특별히 한정되지 않는다. 또한, In, Ga, 및 Zn 외의 원소를 함유하여도 좋다.
또한, 산화물 반도체층(106)에 화학식 InMO3(ZnO)m(m>0)으로 표기되는 산화물을 사용하여 형성할 수 있다. 여기서, M은 Ga, Al, Mn, 또는 Co 중에서 선택된 하나의 금속 원소, 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
소스 전극층(107a) 및 드레인 전극층(107b)은 게이트 절연층(104) 및 산화물 반도체층(106)과 접촉되어 형성된다. 소스 전극층(107a) 및 드레인 전극층(107b)은 게이트 전극층(103)과 같은 재료 및 두께로 할 수 있다.
패시베이션막 또는 층간 절연막으로서 기능하는 절연층(108)은 소스 전극층(107a), 드레인 전극층(107b), 및 산화물 반도체층(106) 위에 접촉되어 형성된다. 절연층(108)은 게이트 절연층(104)과 같은 방법으로 형성할 수 있다. 산화물 반도체층(106)의 상면의 일부분과 접촉되기 때문에, 게이트 절연층(104)과 같이 산화실리콘층을 사용함으로써 절연층(108)으로부터 산화물 반도체층(106)으로 수소가 이동하는 것이 억제됨과 함께 산화물 반도체층(106) 내에 존재하는 수소를 불활성화시키거나 또는 탈리시키기 때문에, 산화물 반도체층(106) 내의 수소 함유량을 저감시킬 수 있다.
게이트 절연층(104)의 형성에 관하여 지적한 바와 마찬가지로 절연층(108)의 형성 과정에서 퇴적성 가스에 함유된 불소로 인하여 소스 전극층(107a), 드레인 전극층(107b)이 에칭될 가능성이 있다. 따라서, 절연층(108)의 두께는 이것을 고려하여 적절히 결정하면 좋다.
또한, 절연층(108)은 수소 함유량을 저감할 수 있는 수법으로 형성하여도 좋다. 예를 들어, 스퍼터링법을 사용하여 형성한 산화실리콘 등이다. 산화실리콘은 실리콘 타깃 또는 산화실리콘 타깃 등을 사용하여 형성할 수 있다. 바람직하게는 산화실리콘 타깃, 더 바람직하게는 함유되는 수산기 농도가 1000ppm 이하 또는 수소 농도가 3.5×1019atoms/cm3 이하인 산화실리콘 타깃을 사용한다. 또한, 형성시에 공급하는 상기 가스는 아르곤 등의 희 가스 및 산소로 한다. 그리고, 형성시에 공급하는 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 1ppm 이하, 바람직하게는, 1ppb 이하까지 제거된 고순도 가스를 사용하는 것이 바람직하다.
불소로 인하여 산화물 반도체층(106) 내에 존재하는 수소가 불활성화하거나 또는 수소를 탈리하는 효과에 대하여 양자 화학 계산을 사용하여 이하에 설명한다. 이하에 기재하는 양자 화학 계산에는 가우스(Gauss) 기저를 사용한 밀도 범함수법(Density Functional Theory: DFT)을 사용한다. 밀도 범함수법에서는 전자 밀도로 표현된 하나의 전자 포텐셜의 범함수로 교환 상관 상호 작용을 근사하기 때문에, 계산은 고속이며 정밀도가 높다. 본 실시형태에서는 혼합 범함수인 B3LYP를 사용하여 교환에 따른 파라미터와 상관 에너지에 따른 파라미터의 가중을 규정한다.
또한, 모든 원자에 적용하는 기저 함수는 각각의 원자가(價) 궤도에 3개의 단축 함수를 사용한 triple split valence 기저계의 기저 함수인 6-311G로 한다. 이 기저 함수에 의거하여, 수소 원자라면 1s 내지 3s의 궤도가 고려되고, 산소 원자라면, 1s 내지 4s, 2p 내지 4p의 궤도가 고려된다. 또한, 계산 정밀도를 향상시키기 위하여 분극(分極) 기저계로서 수소 원자에는 p함수를 가하고, 수소 원자 외에는 d함수를 가한다. 그리고, 양자 화학 계산 프로그램로서 Gaussian 09(CONFLEX Corporation. 제작)를 사용한다.
본 실시형태에서 산화물 반도체층(106)에 존재하는 수소 원자는 산소 원자나 금속 원자와 결합하므로 산화물 반도체층(106) 내의 수소를 함유한 구조는 하기 구조식(α-1) 또는 구조식(α-2)인 것으로 가정한다. 하기 구조식(α-1) 및 구조식(α-2)에서는 배위 결합은 고려하지 않고 이온 결합만을 고려한다. 본 실시형태에서 산화물 반도체층(106)은 상기에서 설명한 In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 산화물 반도체이고, 하기 구조식(α-1) 및 구조식(α-2)으로 나타내어지는 금속 원자는 Ga(갈륨)로 한다.
Figure pat00001
불소 원자가 산화물 반도체층(106) 내의 수소와 반응하는 과정으로서는 수학식 1로 나타내어지는 반응과, 수학식 2로 나타내어지는 반응이 있다.
Ga-OH + F· → HF + Ga-O· (수학식 1)
Ga-H + F· → HF + Ga· (수학식 2)
수학식 1에서는 불소 라디칼이 수산기의 수소 원자와 반응하여 HF(불화수소) 분자를 형성하고, 수학식 2에서는 불소 라디칼이 갈륨 원자와 결합하는 수소 원자와 반응하여 HF(불화수소) 분자를 형성한다. 또한, 수학식 1 및 수학식 2의 '·'는 라디칼을 나타낸다.
본 양자 화학 계산에서는 상기 구조식(α-1) 및 구조식(α-2)에서 도 2a 및 도 2b에 도시한 간이적인 클러스터 모델을 사용하고, 상기 반응의 활성화 에너지를 산출하여 반응의 확률을 평가한다.
수학식 1의 반응에 대하여 양자 화학 계산을 행하여 해석한 반응 경로와 에너지 다이어그램을 도 3a 및 도 3b에 도시한다.
도 3a 및 도 3b에서 시작 상태(1)에서는 수산기와 불소 라디칼이 무한하게 멀리 떨어져 있는 것으로 가정한다. 에너지 다이어그램에서는 시작 상태(1)의 에너지를 기준으로 한다. 중간체(2)에서는 불소 라디칼이 갈륨 원자에 접근함으로써 Ga-O 결합이 절단되고 수산기 라디칼이 생성되고, Ga-F 결합이 형성된다. 이 반응에 의하여 중간체(2)의 포텐셜 에너지가 -1.67eV가 된다.
중간체(3)에서는 수산기 라디칼의 수소 원자가 불소 원자와 결합하여 HF 분자를 생성한다. 중간체(2) 및 중간체(3)의 포텐셜 에너지 차이인 활성화 에너지는 0.61eV로 산출된다. 중간체(4)에서는 산소 라디칼과 HF 분자가 상호 작용하고, 종료 상태(5)에서는 산소 라디칼과 HF 분자가 무한하게 멀리 떨어져 있다.
실제로는, HF는 산화물 반도체층(106)으로부터 탈리할 수도 있고, 어떤 이유로 머물 수도 있다. 산화물 반도체층(106) 내에 HF가 머물러 있는 경우라도 HF 분자의 수소는 산화물 반도체와 결합하지 않기 때문에(즉, 불활성화되기 때문에) 산화물 반도체의 캐리어 원이 되지 않는다.
중간체(2)에서 불소 라디칼이 갈륨 원자에 접근함으로써, Ga-O 결합이 절단되고 Ga-F 결합이 형성되는 것은 Ga-O 결합의 결합 에너지가 4.37eV이고 Ga-F 결합의 결합 에너지가 5.31eV인 것에 기인한다.
여기서 말하는 Ga-O 결합의 결합 에너지란 갈륨 원자에 수산기가 결합된 상태(도 4a 참조)의 포텐셜 에너지와, 수산기 라디칼이 무한하게 멀리 떨어져 있는 상태(도 4b 참조)의 포텐셜 에너지의 차이를 산출한 값이다. 여기서 말하는 Ga-F 결합의 결합 에너지란 갈륨 원자에 불소가 결합된 상태(도 4c 참조)의 포텐셜 에너지와 불소 라디칼이 무한하게 멀리 떨어져 있는 상태(도 4d 참조)의 포텐셜 에너지의 차이를 산출한 값이다.
수학식 1로 나타내어지는 산화물 반도체층(106) 내의 수소와 불소가 화합하는 반응은 시작 상태(1)와 종료 상태(5)의 에너지 차이를 보면 발열 반응인 것을 알 수 있다. 그러므로 이 반응은 쉽게 진행된다고 말할 수 있다.
다음에, 수학식 2로 나타내어지는 반응에 대하여 양자 화학 계산을 행하여 해석한 반응 경로와 에너지 다이어그램을 도 5a 및 도 5b에 도시한다.
도 5a 및 도 5b에서 시작 상태(1)에서는 수소 원자와 불소 라디칼이 무한하게 멀리 떨어져 있는 것으로 가정한다. 에너지 다이어그램에서는 시작 상태(1)의 에너지를 기준으로 한다. 중간체(2)에서는 불소 라디칼이 갈륨 원자에 접근함으로써 Ga-H 결합이 절단되고, 수소 라디칼이 생성되고, Ga-F 결합을 형성한다. 이 반응에 의하여 중간체(2)의 포텐셜 에너지가 -1.99eV가 된다.
중간체(3)에서는 수소 라디칼이 불소 원자와 결합하여 HF 분자를 형성한다. 중간체(2) 및 중간체(3)의 포텐셜 에너지 차이인 활성화 에너지는 0.45eV로 산출된다. 중간체(4)에서는 갈륨 원자에 결합된 산소 원자와 HF 분자가 상호 작용하고, 종료 상태(5)에서는 HF 분자가 무한하게 멀리 떨어져 있다.
수학식 1과 마찬가지로 중간체(2)에서는 불소 라디칼이 갈륨 원자에 접근하면, Ga-H 결합이 절단되고 Ga-F 결합이 형성되는 것은 수학식 1에서 설명한 이유와 마찬가지로 Ga-F 결합이 Ga-H 결합보다 결합 에너지의 관점에서 더 안정적인 것에 기인한다.
수학식 2로 나타내어지는 산화물 반도체층(106) 내의 수소를 탈리시키는 반응도 시작 상태(1)와 종료 상태(5)의 에너지 차이를 보면 발열 반응인 것을 알 수 있다. 그러므로 수소를 탈리시키는 반응이 쉽게 진행된다고 말할 수 있다.
상술한 바와 같이 하여 불소로 인하여 산화물 반도체층(106) 내에 존재하는 수소를 불활성화시키거나 또는 탈리시킬 수 있다.
다음에, 도 1a 및 도 1b에 도시한 반도체 장치의 제작 방법에 대하여 도 6a 내지 도 6d를 사용하여 설명한다.
기판(101) 위에 하지 절연층(102)을 형성한다. 기판(101) 및 하지 절연층(102)은 상술한 것을 사용할 수 있고, 본 실시형태에서는 기판(101)에 유리 기판을 사용한다. 하지 절연층(102)은 플라즈마 CVD법으로도 형성할 수 있지만, 본 반도체 장치의 제작 방법에서는 타깃을 산화실리콘으로 하고, 형성시에 공급하는 가스를 아르곤 등의 희 가스 및 산소로 하고, RF 스퍼터링법으로 산화실리콘층을 200nm 형성한다.
다음에, 게이트 전극층(103)으로서 기능하는 도전막을 형성한다. 상기 도전막으로서 본 반도체 장치의 제작 방법에서는 티타늄 타깃을 사용한 DC 스퍼터링법으로 두께가 150nm인 티타늄막을 형성한다. 그 후, 제 1 포토 리소그래피 공정 및 에칭 공정을 실시하여 두께가 150nm인 게이트 전극층(103)을 형성한다.
상기 도전막의 에칭에는 웨트 에칭과 드라이 에칭 중 어느 쪽을 사용하여도 좋다. 또한, 소자를 미세화하기 위해서는 드라이 에칭을 사용하는 것이 바람직하다. 에칭 가스나 에칭액은 피(被)에칭 재료에 따라 적절히 선택할 수 있다.
또한, 게이트 전극층(103)의 측면은 테이퍼 형상으로 하는 것이 바람직하다. 게이트 전극층(103) 위에는 이후의 공정에서 산화물 반도체막, 소스 전극층 및 드레인 전극층이 되는 도전막을 형성하기 때문에, 게이트 전극층(103)의 측면이 테이퍼 형상을 가지면 단차 부분에서 배선이 단선되는 것을 유효적으로 방지한다. 게이트 전극층(103)의 측면을 테이퍼 형상으로 하기 위해서는 레지스트 마스크를 후퇴시키면서 에칭하면 좋다.
다음에, 게이트 절연층(104)을 플라즈마 CVD법을 사용하여 형성한다. 플라즈마 CVD 장치 내의 반응실의 내벽을 가열하여, 반응실의 내벽으로부터 불순물을 방출시킨다. 그 후, 반응실 내에 잔류되거나 또는 반응실의 내벽으로부터 방출시킨 불순물을 3불화질소(NF3) 등의 불소 화합물을 사용한 플라즈마 세정으로 제거한다. 또한, 본 실시형태에서는 고주파 전원을 사용한 용량 결합형 플라즈마 CVD 장치를 사용한다.
플라즈마 CVD 장치 내의 반응실의 내벽을 가열하는 온도는 100℃ 이상 350℃ 이하, 바람직하게는 100℃ 이상 125℃ 이하로 하면 좋고, 적어도 30분 이상, 바람직하게는 60분 이상 가열하는 것이 바람직하다. 또한, 본 가열 공정은 배기하면서 실시할 수도 있다.
상기 플라즈마 세정 방법은 특별히 한정되지 않는다. 본 반도체 장치의 제작 방법에서는 세정을 실시하는 반응실에서 플라즈마를 생성하고 세정하는 방법에 대하여 예시하지만, 세정을 실시하는 반응실의 외부에서 미리 플라즈마를 생성하고 상기 생성한 플라즈마를 반응실에 공급하여 세정하는 원격 플라즈마 세정이라도 좋다.
본 반도체 장치의 제작 방법에서의 플라즈마 세정은 플라즈마 처리 공정과 배기 공정으로 이루어지고, 구체적인 플라즈마 세정 조건으로서는 3불화질소를 400sccm 내지 2000sccm의 유량으로 반응실 내에 공급하고, 반응실 내의 압력을 10Pa 내지 200Pa로 조정하고, 전극 간격은 15mm 내지 60mm로 조정하고, 13.56MHz 내지 60MHz의 고주파 전원으로 500W 내지 2000W의 전력(단위 전극 면적당 전력(파워 밀도)으로서는 1W/cm2 내지 4W/cm2)을 출력함으로써 플라즈마를 발생시켜 5분 내지 10분 동안 처리하면 좋다. 더 바람직한 플라즈마 세정 조건으로서는 3불화질소를 600sccm의 유량으로 반응실 내에 공급하고, 반응실 내의 압력을 70Pa 정도로 조정하고, 전극 간격은 50mm로 조정하고, 60MHz의 고주파 전원으로 900W의 전력(파워 밀도로 환산하면 약 1.8W/cm2)을 7분 동안 출력하면 좋다.
그 후, 퇴적성 가스로서 4불화실리콘, 산화시키기 위한 가스로서 아산화질소, 첨가 가스로서 아르곤을 반응실에 공급하고 플라즈마 에너지를 원용하여 산화실리콘막을 200nm 형성한다. 또한, 게이트 절연층(104)을 2층으로 하는 경우에는 게이트 전극층(103)과 접촉되는 제 1 게이트 절연층에 퇴적성 가스로서 실란을 사용한 산화실리콘막을 150nm 형성하고, 산화물 반도체층(105)과 접촉되는 제 2 게이트 절연층에 퇴적성 가스로서 4불화실리콘을 사용한 산화실리콘막을 50nm 형성하면 좋다. 여기까지의 공정에 의하여 얻어진 구성을 도 6a에 도시한다.
다음에, 두께가 50nm인 산화물 반도체막을 DC스퍼터링법으로 형성한다. 산화물 반도체막은 게이트 절연층(104)과 접촉되어 형성되기 때문에, 게이트 절연층(104)에 함유되는 불소가 산화물 반도체막 내에 존재하는 수소를 불활성화시키거나 또는 탈리시킨다. 또한, 게이트 절연층(104)으로부터 산화물 반도체막의 결함에 산소가 공급된다. 본 실시형태에서는 DC스퍼터링법을 사용하지만, 진공 증착법, 펄스 레이저 퇴적법, CVD법 등을 사용하여 형성하여도 좋다.
본 반도체 장치의 제작 방법에서는 In(인듐), Ga(갈륨), Zn(아연)을 함유한 산화물 반도체 타깃(mol수 비율이 In2O3:Ga2O3:ZnO=1:1:1, 또는 In2O3:Ga2O3:ZnO=1:1:2)을 사용한 스퍼터링법을 사용하여 얻을 수 있는 In-Ga-Zn-O계 산화물 반도체막을 사용한다. 또한, 본 반도체 장치의 제작 방법에서는 DC 스퍼터링법을 사용하고, 아르곤의 유량을 30sccm로 하고, 산소의 유량을 15sccm로 한다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하는 것이 바람직하다. 역 스퍼터링이란 아르곤, 질소, 헬륨 등의 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성함으로써 표면을 개질(改質)하는 방법이다. 또한, 산소, 아산화질소 등을 첨가한 분위기하에서 행하여도 좋고, 염소(Cl2), 4불화탄소(CF4) 등을 첨가한 분위기하에서 행하여도 좋다.
산화물 반도체막을 형성할 때, 기판의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 기판을 가열한다. 그리고, 처리실 내의 수분을 제거하면서 수소나 물 등이 제거된 스퍼터링 가스를 도입하고, 산화물 반도체 타깃을 사용하여 산화물 반도체막을 형성한다. 기판을 가열하면서 산화물 반도체막을 형성함으로써, 산화물 반도체막에 함유되는 수분을 더 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다.
처리실 내의 수분을 제거하기 위해서는 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오(cryo) 펌프, 이온 펌프, 티타늄 서블리메이션(sublimation) 펌프 등을 사용할 수 있다. 또한, 터보 펌프에 콜드 트랩(cold trap)을 장착한 것을 사용하여도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써 처리실로부터 수소나 물 등을 제거할 수 있기 때문에, 산화물 반도체막 내의 수소나 물의 농도를 저감할 수 있다.
그 후, 제 2 포토리소그래피 공정 및 에칭 공정을 행함으로써 섬 형상으로 가공된 산화물 반도체층(105)을 형성한다. 상술한 공정으로 얻어진 구성을 도 6b에 도시한다.
다음에, 불활성 가스(질소, 헬륨, 네온, 아르곤 등) 분위기하, 또는 노점이 영하 60℃ 이하 등의 수분 함유량이 적은 건조 공기 분위기하에서 산화물 반도체층(105)에 가열 처리하여도 좋다. 예를 들어, 100℃ 이상 400℃ 이하로 10분 이상 가열 처리를 행하면 좋다.
가열 처리는 전기로를 사용한 가열 방법, 가열한 기체를 사용하는 GRTA(Gas Rapid Thermal Anneal)법, 또는 램프 광을 사용하는 LRTA(Lamp Rapid Thermal Anneal)법 등의 순간 가열 방법 등을 사용할 수 있다. 예를 들어, 전기로를 사용하여 가열 처리하는 경우에는 승온 특성을 0.1℃/min 이상 20℃/min 이하, 강온 특성을 0.1℃/min 이상 15℃/min 이하로 하는 것이 바람직하다.
본 반도체 장치의 제작 방법에서는 산화물 반도체층(105)에 가열 처리를 실시함으로써, 수분, 및 수소가 탈리한 산화물 반도체층(106)이 형성된다. 이 경우에도, 게이트 절연층(104)에 함유되는 불소가 산화물 반도체막 내에 존재하는 수소를 불활성화시키거나 또는 탈리시킨다. 또한, 게이트 절연층(104)으로부터 산화물 반도체층(106)의 결함에 산소가 공급된다.
또한, 불활성 가스(질소, 또는, 헬륨, 네온, 아르곤 등) 분위기하에서 500℃ 이상 750℃ 이하(또는 유리 기판의 변형점 이하의 온도)로 1분 이상 10분 이하 정도, 바람직하게는 600℃로 3분 이상 6분 이하 정도의 RTA(Rapid Thermal Anneal) 처리로 행할 수도 있다. RTA법을 사용하면, 짧은 시간에 탈수화 또는 탈수소화할 수 있기 때문에 유리 기판의 변형점을 초과하는 온도로 처리할 수도 있다.
또한, 가열 처리에서는 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등의 희 가스)에 수분, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 상기 가열 처리를 실시하는 타이밍은 섬 형상의 산화물 반도체층(105)을 형성한 후에 한정되지 않고, 섬 형상의 산화물 반도체층(105)을 형성하기 전의 산화물 반도체막에 실시하여도 좋다. 또한, 상기 가열 처리는 복수 횟수 실시하여도 좋다. 가열 처리 후의 산화물 반도체층(106)은 부분적으로 결정화되어도 좋다.
여기서, 노출된 산화물 반도체층(106)의 표면에 산소, 오존, 아산화질소를 사용하여 플라즈마 처리를 실시하여도 좋다. 플라즈마 처리함으로써, 산화물 반도체층(106)의 결함에 산소를 공급할 수 있다. 여기까지의 공정에 의하여 얻어진 구성을 도 6c에 도시한다.
다음에, 도전막을 형성하고, 제 3 포토리소그래피 공정 및 에칭 공정을 행하여 소스 전극층(107a) 및 드레인 전극층(107b)을 형성한다. 상기 도전막은 게이트 전극층(103)과 같은 재료로 할 수 있다. 본 반도체 장치의 제작 방법에서는 티타늄 타깃을 사용한 DC스퍼터링법으로 두께가 150nm인 티타늄막을 형성하고, 제 3 포토리소그래피 공정 및 에칭 공정에 의하여 소스 전극층(107a) 및 드레인 전극층(107b)을 형성한다.
그 후, 절연층(108)을 형성한다. 본 반도체 장치의 제작 방법에서는 게이트 절연층(104)과 같은 가스 및 같은 방법을 사용하여 두께가 50nm인 산화실리콘층을 형성한다. 또한, 절연층(108)을 형성한 후에 가열 처리를 실시하여도 좋다. 가열 처리는 불활성 가스(질소, 또는 헬륨, 네온, 아르곤 등) 분위기하에서 행한다. 바람직하게는, 200℃ 이상 400℃ 이하로 행하면 좋다. 또는, 상기한 RTA 처리를 행하여도 좋다. 여기까지의 공정을 거쳐 얻어진 구성을 도 6d에 도시한다.
본 실시형태에 기재한 구성으로 함으로써, 산화물 반도체층(106)에 수소가 확산되는 것을 억제할 수 있고, 산화물 반도체층(106) 내에 존재하는 수소를 불활성화시키거나 또는 탈리시켜 양호한 전기 특성을 갖는 반도체 장치로 할 수 있다. 또한, 본 실시형태에 기재하는 구성은 본 명세서의 다른 실시형태에 기재한 구성과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 퇴적성 가스에 4불화실리콘, 산화시키기 위한 가스로서 아산화질소, 안정적으로 플라즈마를 발생시키기 위한 가스로서 아르곤을 사용하여 플라즈마 CVD법으로 얻을 수 있는 수소 농도가 낮은 산화실리콘을 톱 게이트형 트랜지스터의 하지 절연층으로서 사용하는 예에 대하여 도 7a 내지 도 7c를 사용하여 설명한다.
기판(201) 위에 산화실리콘이 주요 성분인 하지 절연층(202)을 형성한다. 하지 절연층(202)은 상술한 바와 같이, 4불화실리콘을 사용하여 플라즈마 CVD법으로 형성한다. 성막 방법의 상세한 내용은 실시형태 1의 게이트 절연층(104)의 형성 방법을 참조하면 좋다. 또한, 그 두께는 이후 형성되는 산화물 반도체층 및 게이트 절연층 각각의 두께의 합의 5배 이상이면 좋다.
상기 두께라면 하지 절연층으로부터 확산되는 불소의 양이 충분하기 때문에 산화물 반도체층 및 게이트 절연층에 존재하는 수소는 불활성화되거나 또는 산화물 반도체층 및 게이트 절연층으로부터 탈리한다. 하지 절연층의 두께가 산화물 반도체층 및 게이트 절연층 각각의 두께의 합의 2배 이하면 불소의 양이 불충분하기 때문에 이러한 효과를 얻을 수 없다.
그 후, 산화물 반도체막으로서 두께가 10nm 내지 30nm인 In-Ga-Zn-O계 산화물막을 스퍼터링법을 사용하여 형성한다. 그리고, 이것을 에칭하여 섬 형상의 산화물 반도체층(203)을 얻는다. 수소 농도를 줄이기 위한 가열 처리를 산화물 반도체층(203)에 행하여도 좋다. 여기까지의 상태를 도 7a에 도시한다.
다음에, 하지 절연층(202)과 산화물 반도체층(203)을 덮어 도전막을 형성한다. 도전막으로서는, 예를 들어, 티타늄과 알루미늄의 다층막을 스퍼터링법을 사용하여 형성하면 좋다. 그리고, 그것을 에칭하여 소스 전극층(204a), 드레인 전극층(204b)을 형성한다. 이 때 도전막의 에칭 레이트와 산화물 반도체층(203)의 에칭 레이트의 관계상 산화물 반도체층(203)의 표면도 에칭될 수 있다.
여기서, 소스 전극층(204a) 및 드레인 전극층(204b)의 가장 아래 쪽 면의 재료로서 불소와 반응하는 금속 재료(예를 들어, 티타늄, 텅스텐, 몰리브덴, 알루미늄, 또는 이들 질화물 등)를 사용하는 경우에는 소스 전극층(204a) 및 드레인 전극층(204b)이 하지 절연층(202)과 접촉되지 않는 것이 바람직하다.
상기 재료를 사용한 소스 전극층(204a) 및 드레인 전극층(204b)이 하지 절연층(202)과 접촉되면 계면에서 화학 반응이 일어나 소스 전극층(204a) 및 드레인 전극층(204b)이 박리되기 쉬워진다. 따라서, 도 7b에 도시한 바와 같이, 소스 전극층(204a) 및 드레인 전극층(204b)은 산화물 반도체층(203) 위에만 제공되는 것이 바람직하다.
또한, 소스 전극층(204a) 및 드레인 전극층(204b)의 가장 아래 쪽 면이 산화물 도전체 등의 재료로 구성되는 경우에는 상기한 바와 같은 문제는 발생하지 않는다.
또한, 하지 절연층(202), 산화물 반도체층(203), 소스 전극층(204a), 드레인 전극층(204b)을 덮어 플라즈마 CVD법을 사용하여 두께가 10nm 내지 30nm인 산화질화실리콘으로 이루어지는 게이트 절연층(205)을 형성한다. 플라즈마 CVD법을 사용함으로써 단차 피복성이 뛰어난 게이트 절연막을 얻을 수 있다.
여기서는, 사용하는 가스에 불소나 염소가 함유되지 않는 것이 바람직하다. 이러한 성분을 함유한 가스를 사용하면 성막시에 소스 전극층(204a) 및 드레인 전극층(204b)이 에칭될 우려가 있기 때문이다.
따라서, 퇴적성 가스로서 실란과 암모니아를 사용하는 것이 바람직하다. 이로써 얻어지는 산화질화실리콘 내에는 다량의 수소가 함유되지만, 상술한 바와 같이 충분한 두께의 하지 절연층(202)으로부터 불소가 공급되기 때문에 이들 수소는 불활성화되거나 또는 탈리한다. 여기까지의 상태를 도 7b에 도시한다.
다음에, 게이트 절연층(205)을 덮어 도전막을 형성하고, 이것을 에칭하여 게이트 전극층(206)을 형성한다. 게이트 절연층(205)과 게이트 전극층을 형성하기 위하여 대기에 노출하지 않고 연속적으로 도전막을 퇴적하는 것이 바람직하다.
그 후, 플라즈마 CVD법을 사용하여 두께가 100nm 내지 300nm인 산화실리콘으로 이루어지는 절연층(207)을 퇴적하고, 유기 수지 등으로 표면이 평탄한 절연층(208)을 형성한다. 절연층(207)도 형성할 때 게이트 전극층(206)이 에칭되지 않도록 퇴적성 가스로서 실란 또는 TEOS(테트라에톡시실란(Si(OC2H5)4)를 사용하면 좋다.
절연층(207) 내에도 다량의 수소가 함유되지만 절연층(207)과 트랜지스터의 채널 영역 사이에 게이트 전극층(206)을 개재하기 때문에 신뢰성에 문제를 일으키는 일은 적다. 신뢰성을 더 높이고, 게이트 전극층(206)이 에칭되는 것을 방지하기 위해서는 절연층(207)을 다층으로 하고, 게이트 전극층(206)과 접촉되는 두께가 20nm 내지 100nm인 제 1 절연층을 상기 실란 및 TEOS를 사용하여 형성하고, 제 1 절연층 위에 위치하는 제 2 절연층을 불화실리콘(예를 들어, 4불화실리콘)을 사용하여 형성하여도 좋다.
마지막으로, 게이트 절연층(205), 절연층(207), 절연층(208)에 소스 전극층(204a) 및 드레인 전극층(204b)에 도달되는 콘택트 홀을 제공하고, 전극(209a)과 전극(209b)을 형성한다. 여기까지의 상태를 도 7c에 도시한다.
상술한 공정에 의하여 톱 게이트형 트랜지스터를 제작할 수 있다. 상술한 예에서는 하지 절연층(202)의 퇴적성 가스로서 불화실리콘을 사용하는 예를 기재하지만, 물론, 염화실리콘을 사용하여도 좋다. 본 실시형태는 다른 실시형태와 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 퇴적성 가스에 4불화실리콘을 사용하여 얻을 수 있는 수소 농도가 낮은 산화실리콘을 톱 게이트형 트랜지스터의 하지 절연층으로서 사용하는 예에 대하여 도 8a 내지 도 8d를 사용하여 설명한다.
기판(301) 위에 산화실리콘이 주요 성분인 하지 절연층(302)을 형성한다. 하지 절연층(302)은 상술한 바와 같이 4불화실리콘을 사용하여 플라즈마 CVD법으로 형성한다. 성막 방법의 상세한 내용은 실시형태 1의 게이트 절연층(104)의 형성 방법을 참조하면 좋다. 또한, 그 두께는 이후 형성되는 산화물 반도체층 및 게이트 절연층 각각의 두께의 합의 5배 이상이면 좋다.
그 후, 산화물 반도체막(303)으로서 두께가 10nm 내지 30nm인 In-Ga-Zn-O계막을 스퍼터링법을 사용하여 형성한다. 또한, 산화물 반도체막(303)을 덮어 도전막(304)을 형성한다. 도전막으로서는, 예를 들어, 텅스텐막을 스퍼터링법을 사용하여 형성하면 좋다.
또한, 도전막(304) 위에 레지스트를 도포하고 다계조 마스크를 사용하는 포토리소그래피 법으로 패턴을 형성함으로써, 두께가 상이한 부분을 적어도 2개 갖는 레지스트 마스크(305)를 얻는다. 여기까지의 상태를 도 8a에 도시한다.
그리고, 이 레지스트 마스크(305)를 사용하여 제 1 에칭을 행한다. 예를 들어, 이방성 드라이 에칭에 의하여 레지스트 마스크로 덮이지 않는 부분의 도전막(304) 및 산화물 반도체막(303)을 에칭한다. 제 1 에칭에 의하여 섬 형상 산화물 반도체층(303a) 및 그것과 형상이 대략 같은 도전층(304a)을 얻는다(도 8b 참조).
드라이 에칭의 경우에는, 레지스트 마스크(305)도 에칭되고, 도 8b에 도시한 바와 같이, 2개의 레지스트 마스크(레지스트 마스크(305a)와 레지스트 마스크(305b))로 분리될 수도 있다. 한편, 웨트 에칭의 경우에는, 레지스트 마스크(305)는 에칭되지 않고, 또한, 드라이 에칭이라도 조건에 따라서는 레지스트 마스크(305)가 거의 에칭되지 않는 경우도 있지만, 이들 경우에는, 애싱 공정을 별도로 행하여 레지스트 마스크(305)를 에칭함으로써 도 8b에 도시한 바와 같은 형상으로 한다.
다음에, 2개의 레지스트 마스크(레지스트 마스크(305a)와 레지스트 마스크(305b))를 사용하여 제 2 에칭을 행한다. 이 에칭은 도전층(304a)을 선택적으로 에칭해야 되고, 또한, 에칭한 후 도전층(304a)의 측면이 테이퍼 형상을 갖도록 하는 방법을 채용하면 좋다. 이로써, 소스 전극층(304b) 및 드레인 전극층(304c)을 얻을 수 있다(도 8c 참조).
상기 하지 절연층(302)의 형성 내지 소스 전극층(304b) 및 드레인 전극층(304c)의 형성까지의 공정에서 다계조 마스크를 사용하기 때문에 포토리소그래피 공정을 1번 행하면 좋다. 한편, 실시형태 2에서는 소스 전극층(204a) 및 드레인 전극층(204b)의 형성 공정까지 포토리소그래피 공정을 2번 행할 필요가 있다.
또한, 실시형태 2에서는 산화물 반도체층(203)을 형성하기 위해서는 산화물 반도체막 위에 레지스트를 도포할 필요가 있었지만, 본 실시형태에서는 산화물 반도체막(303) 또는 산화물 반도체층(303a) 위에 레지스트가 도포되지 않고, 산화물 반도체층(303a)의 표면을 청결하게 유지할 수 있다.
또한, 상기 공정으로부터 알 수 있는 바와 같이, 소스 전극층(304b) 및 드레인 전극층(304c)은 산화물 반도체층(303a) 위에만 형성되므로 하지 절연층(302)과 접촉되지 않는다.
또한, 하지 절연층(302), 산화물 반도체층(303a), 소스 전극층(304b) 및 드레인 전극층(304c)을 덮어 플라즈마 CVD법에 의하여 두께가 10nm 내지 30nm인 산화질화실리콘으로 이루어지는 게이트 절연층(306)을 형성한다. 여기까지의 상태를 도 8c에 도시한다.
다음에, 게이트 절연층(306)을 덮어 도전막을 형성하고 이 도전막을 에칭하여 게이트 전극층(307)을 형성한다. 그 후, 스퍼터링법에 의하여 두께가 100nm 내지 300nm인 산화실리콘으로 이루어지는 절연층(308)을 퇴적하고, 또한, 유기 수지 등으로 표면이 평탄한 절연층(309)을 형성한다. 그리고, 게이트 절연층(306), 절연층(308), 절연층(309)에 소스 전극층(304b) 및 드레인 전극층(304c)에 도달되는 콘택트 홀을 제공하고, 전극(310a)과 전극(310b)을 형성한다. 여기까지의 상태를 도 8d에 도시한다.
상술한 공정에 의하여 톱 게이트형 트랜지스터를 제작할 수 있다. 상술한 예에서는 하지 절연층(302)의 퇴적성 가스로서 불화실리콘을 사용하는 예를 기재하지만, 물론 염화실리콘을 사용하여도 좋다. 본 실시형태는 다른 실시형태와 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 퇴적성 가스에 4불화실리콘을 사용하여 얻을 수 있는 수소 농도가 낮은 산화실리콘을 다층 배선 회로 위에 제공하는 톱 게이트형 트랜지스터의 하지 절연층으로서 사용하는 예에 대하여 도 9a 내지 도 9d를 사용하여 설명한다.
기판(401) 위에 배선(402a) 및 배선(402b)이 제공된다. 배선(402a) 및 배선(402b)은 단순한 배선에 한정되지 않고, 기판(401) 위에 제공된 트랜지스터의 게이트 전극층, 소스 전극, 드레인 전극, 또는 이들로부터 연장되는 배선이라도 좋다. 즉, 기판(401) 위에는 실리콘 등의 반도체 재료를 사용한 트랜지스터가 제공되어도 좋다.
상기 배선(402a) 및 배선(402b)을 덮어 플라즈마 CVD법으로 질화산화실리콘막(403)을 형성한다. 질화산화실리콘막(403)에는 적당량의 수소가 함유되는 것이 바람직하다. 배선(402a), 배선(402b), 및 기판(401) 위의 트랜지스터를 질화산화실리콘막(403)으로 덮음으로써 상기 트랜지스터에 수소를 공급할 수 있는데, 상기 트랜지스터가 실리콘이나 게르마늄을 사용한 트랜지스터라면 반도체 재료 내의 이들의 댕글링 본드를 수소로 종단시킬 수 있어 트랜지스터 특성을 양호하게 할 수 있다.
질화산화실리콘막(403)의 두께는 이하에 기재하는 것을 고려하여 결정되는 것이 바람직하다. 첫 번째로 상기 수소화의 효과를 고려하여 결정될 필요가 있다. 두 번째로 질화산화실리콘막(403)은 후술하는 바와 같이 평탄화 공정의 에칭 스토퍼로서도 기능하기 때문에 그 작용도 고려될 필요가 있다. 세 번째로 평탄화 후의 에칭 공정에서 하지 절연층(질화산화실리콘막(403) 위에 형성됨)과 함께 에칭되기 때문에 하지 절연층과 질화산화실리콘막(403)의 에칭 레이트의 차이가 평탄성에 지장을 주지 않는 정도일 필요가 있다.
상기 첫 번째와 두 번째의 요구에 의거하면 질화산화실리콘막(403)이 두꺼운 것이 바람직하고, 세 번째 요구에 의거하면 얇은 것이 바람직하다. 이들 요구를 고려하면 질화산화실리콘막(403)의 두께는, 예를 들어, 50nm 내지 200nm이면 좋다.
다음에, 산화실리콘을 주요 성분으로 하는 하지 절연층(404)을 형성한다. 하지 절연층(404)은 상술한 바와 같이, 4불화실리콘을 사용하여 플라즈마 CVD법으로 형성한다. 플라즈마 CVD법을 사용함으로써 배선(402a) 및 배선(402b) 측면에도 단차 피복성 좋게 형성할 수 있다. 하지 절연층(404)의 두께는 이후 형성되는 산화물 반도체층 및 게이트 절연층 각각의 두께의 합의 5배 이상이면 좋다. 또한, 하지 절연층(404)은 이후의 공정에서 에칭되기 때문에 그것을 고려하여 두껍게 형성하면 좋다. 여기까지의 상태를 도 9a에 도시한다.
그 후, 공지의 화학적 기계적 연마(CMP)법에 의하여 하지 절연층(404)을 평탄화하면서 에칭한다. 이 공정은 질화산화실리콘막(403)이 노출된 시점에서 정지할 수 있다. 질화산화실리콘은 CMP법을 사용할 때 산화실리콘과 비교하여 에칭 레이트가 작고 에칭 스토퍼로서 기능하기 때문이다. 여기까지의 상태를 도 9b에 도시한다. 하지 절연층(404)은 질화산화실리콘막(403)으로 분단된 상태(하지 절연층(404a))가 된다. 또한, 표면은 거의 평탄하다.
그 후, 드라이 에칭법에 의하여 질화산화실리콘막(403)과 하지 절연층(404a)을 대략 같은 두께만큼 에칭하여 평탄한 표면을 얻는다. 이 에칭은 배선(402a) 및 배선(402b)의 표면이 노출된 단계에서 정지한다. 이 단계에서 하지 절연층(404a)은 더 에칭되어 도 9c에 도시한 부호 404b와 같은 상태가 된다.
그 후의 공정은 실시형태 2 및 실시형태 3과 같은 공정을 거쳐 톱 게이트형 트랜지스터를 형성한다. 즉, 두께가 10nm 내지 20nm인 In-Ga-Zn-O계막을 사용하여 산화물 반도체층(405)을 형성하고, 그 위에 소스 전극층(406a), 드레인 전극층(406b)을 형성한다. 또한, 게이트 절연층(407)을 형성한다(도 9c 참조).
여기서, 산화물 반도체층(405)은 배선(402a) 및 소스 전극층(406a)과 접촉되고, 배선(402a)과 소스 전극층(406a)은 산화물 반도체층(405)을 사이에 두고 중첩된다. 그런데, 산화물 반도체와 도전체가 오믹 접촉되는 상태에서는 그 계면에서 산화물 반도체의 깊이 10nm 정도까지의 영역에서는 캐리어 농도가 1×1019/cm3 정도 또는 그 이상이므로, 그 사이에 산화물 반도체층(405)이 존재하면서도 실질적으로 배선(402a)과 소스 전극층(406a)은 도통하는 것으로 간주할 수 있다.
오믹 접촉시키기 위해서는 배선(402a) 및 소스 전극층(406a)이 산화물 반도체층(405)과 접촉되는 부분에 일 함수가 산화물 반도체층(405)의 전자 친화력보다 작은 것을 사용하는 것이 바람직하다. 예를 들어, In-Ga-Zn-O계 산화물 반도체라면 전자 친화력은 4.3 전자 볼트 정도이므로 티타늄이나 질화티타늄을 사용하면 좋다. 배선(402b) 및 드레인 전극층(406b)도 마찬가지다.
다음에, 게이트 절연층(407)을 덮어 도전막을 형성하고, 이것을 에칭하여 게이트 전극층(408)을 형성한다. 그 후, 질화실리콘으로 이루어지는 절연층(409)과 유기 수지 등으로 표면이 평탄한 절연층(410)을 형성한다. 그리고, 게이트 절연층(407), 절연층(409), 절연층(410)에 소스 전극층(406a) 및 드레인 전극층(406b)에 도달되는 콘택트 홀을 제공하고, 전극(411a) 및 전극(411b)을 형성한다. 여기까지의 상태를 도 9d에 도시한다.
상술한 공정에 의하여 톱 게이트형 트랜지스터를 제작할 수 있다. 본 실시형태는 다른 실시형태와 조합할 수 있다.
(실시형태 5)
상기 실시형태에서 설명한 트랜지스터를 제작하고, 상기 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 사용한 구동 회로의 일부분 또는 전체를 화소부와 같은 기판 위에 일체로 형성하여, 시스템 온 패널(system-on panel)을 형성할 수 있다. 또한, 상기 실시형태에서 기재한 산화물 반도체 재료를 사용한 트랜지스터에서 메모리 셀을 함유한 반도체 장치를 제작할 수도 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에서 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것이고, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 형성한 후이며 에칭되어 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하다.
또한, 본 명세서에서의 표시 장치란 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 제공된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
(실시형태 6)
상기 실시형태에 기재한 트랜지스터의 제작 방법을 사용하여 제작한 트랜지스터로 이루어진 표시 장치를 전자 잉크를 구동시켜 표시하는 전자 페이퍼에 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 모든 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 종이를 사용하여 전자 서적(전자 책), 포스터, 전자 간판(Digital Signage), PID(Public Information Display), 전철 등의 탈 것의 차내 광고, 신용 카드 등의 각종 카드에서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 11에 도시한다.
도 11의 전자 서적(501)은 케이스(502) 및 케이스(503)의 2개의 케이스로 구성된다. 케이스(502) 및 케이스(503)는 축(軸)부(508)에 의하여 일체화되고, 상기 축부(508)를 축으로 하여 개폐할 수 있다. 이러한 구성으로 함으로써 종이 서적처럼 동작을 할 수 있다.
케이스(502)에는 표시부(504) 및 광전 변환 장치(505)가 내장되고, 케이스(503)에는 표시부(506) 및 광전 변환 장치(507)가 내장된다. 표시부(504) 및 표시부(506)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽 표시부(도 11에서는 표시부(504))에 글을 표시하고, 왼쪽 표시부(도 11에서는 표시부(506))에 화상을 표시할 수 있다.
또한, 도 11에서는 케이스(502)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(502)에서 전원 스위치(509), 조작키(510), 스피커(511) 등을 구비한다. 조작키(510)로 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(501)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(501)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
(실시형태 7)
본 명세서에 개시하는 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 12a의 텔레비전 장치(512)는 케이스(513)에 표시부(514)가 내장된다. 표시부(514)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(515)로 케이스(513)를 지지한 구성을 도시한다.
텔레비전 장치(512)는 케이스(513)가 구비하는 조작 스위치나, 별개의 리모트 컨트롤러(518)에 의하여 조작할 수 있다. 리모트 컨트롤러(518)가 구비하는 조작 키(517)에 의하여 채널이나 음량을 조작할 수 있고 표시부(514)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(518)에 상기 리모트 컨트롤러(518)로부터 출력하는 정보를 표시하는 표시부(516)를 제공하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(512)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)으로 정보 통신할 수도 있다.
도 12b의 디지털 포토 프레임(519)은 케이스(520)에 표시부(521)가 내장된다. 표시부(521)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써 일반적인 포토 프레임처럼 기능시킬 수 있다.
또한, 디지털 포토 프레임(519)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은 표시부와 동일면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(521)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(519)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여, 원하는 화상의 데이터를 취득하고 표시시키는 구성으로 할 수도 있다.
도 13은 휴대형 컴퓨터의 일례를 도시한 사시도다. 도 13에 도시한 휴대형 컴퓨터는 상부 케이스(522)와 하부 케이스(523)를 접속하는 힌지 유닛을 닫힌 상태로 하여 표시부(524)를 갖는 상부 케이스(522)와, 키보드(525)를 갖는 하부 케이스(523)를 겹친 상태로 할 수 있고, 갖고 다니기에 편리함과 함께 사용자가 키보드 입력하는 경우에는 힌지 유닛을 열린 상태로 하여 표시부(524)를 보면서 입력 조작할 수 있다.
또한, 하부 케이스(523)는 키보드(525) 외 입력 조작을 행하는 포인팅 디바이스(527)를 갖는다. 또한, 표시부(524)를 터치 입력 패널로 하면, 표시부의 일부에 터치함으로써 입력 조작할 수도 있다. 또한, 하부 케이스(523)는 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 케이스(523)는 다른 기기(예를 들어, USB의 통신 규격에 준거한 통신 케이블)가 삽입되는 외부 접속 포트(526)를 갖는다.
상부 케이스(522)에는 상부 케이스(522) 내부에 슬라이드시켜 수납할 수 있는 표시부(528)를 더 갖고, 넓은 표시 화면을 실현할 수 있다. 또한, 수납할 수 있는 표시부(528)의 화면의 방향을 사용자가 조절할 수 있다. 또한, 수납할 수 있는 표시부(528)를 터치 입력 패널로 하면, 수납할 수 있는 표시부의 일부에 터치함으로써 입력 조작할 수도 있다.
표시부(524) 또는 수납할 수 있는 표시부(528)에 액정 표시 패널, 유기 발광 소자, 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다.
또한, 도 13에 도시한 휴대형 컴퓨터는 수신기 등을 구비한 구성으로 함으로써, 텔레비전 방송을 수신하여 영상을 표시부(524) 또는 표시부(528)에 표시할 수 있다. 또한, 상부 케이스(522)와 하부 케이스(523)를 접속시키는 힌지 유닛을 닫힌 상태로 한 채, 표시부(528)를 슬라이드시켜 화면 전체면을 노출시키고 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 힌지 유닛을 열린 상태로 하지 않고 표시부(524)를 표시시키지 않고, 또한 텔레비전 방송을 표시하기 위한 회로만을 기동하기 때문에 전력을 최소한으로 억제할 수 있어 배터리 용량이 한정되어 있는 휴대형 컴퓨터에서 유용하다.
(실시예 1)
상기 실시형태에서 설명한 게이트 절연층(104), 게이트 절연층(205), 게이트 절연층(306), 게이트 절연층(407), 절연층(108), 하지 절연층(202), 하지 절연층(302), 및 하지 절연층(404)으로서 사용할 수 있는 산화실리콘막(시료 A)을 제작하고, 시료 A에 함유되는 수소 농도 및 불소 농도를 평가한 결과를 도 10에 도시한다.
시료 A의 제작 방법에 대하여 설명한다. 시료 A는 플라즈마 CVD법을 사용하여 제작하였다. 플라즈마 CVD 장치의 반응실의 내벽 온도가 115℃가 되도록 60분간 가열하여 반응실 내에 잔류되거나 또는 흡착된 불순물을 함유한 가스를 방출시켰다.
다음에, 3불화질소(NF3)를 600sccm의 유량으로 반응실 내에 공급하고, 반응실 내의 압력을 70Pa 정도로 하고, 갭 간격은 50mm로 조정하고, 60MHz의 고주파 전원으로 900W의 전력을 7분간 출력하고, 반응실 내의 내벽을 115℃로 가열한 채 플라즈마 클리닝함으로써 불순물을 함유한 가스를 제거하였다. 또한, 본 실시예에서 사용한 플라즈마 CVD 장치에서의 전극 면적은 490cm2이다.
플라즈마 클리닝한 후, 반응실의 내벽 온도를 115℃로 가열하면서 실리콘 웨이퍼 위에 산화실리콘을 막 두께가 200nm가 되도록 성막하였다. 이 때, 실리콘을 함유한 퇴적성 가스로서 4불화실리콘을 6sccm의 유량으로, 첨가 가스로서 아산화질소를 1000sccm의 유량으로, 불활성 가스로서 아르곤을 1000sccm의 유량으로 반응실 내에 공급하고, 반응실 내의 압력을 133Pa로 조정하고 갭 간격은 10mm로 조정하고 산화실리콘이 형성되는 실리콘 웨이퍼의 온도를 400℃로 조정하고 60MHz의 고주파 전원으로 800W의 전력을 출력함으로써 산화실리콘을 성막하였다.
다음에, 시료 A에 대하여 SIMS 측정을 행한 결과를 도 10에 도시한다. 도 10에서는 세로축은 시료 A에 함유된 수소 농도 또는 불소 농도를 나타내고, 가로축은 시료 A의 산화실리콘막 표면으로부터 기판 방향으로의 깊이를 나타낸다. 또한, 시료 A의 수소 농도 프로파일을 실선으로 나타내고, 시료 A의 불소 농도 프로파일을 파선(破線)으로 나타낸다. 시료 A에서 가로축 10nm 내지 120nm를 정량 범위로 하고 가로축 200nm 이상은 실리콘 웨이퍼를 나타낸다.
도 10에 도시한 바와 같이, 시료 A의 수소 농도는 정량 범위에서 3.4×1019atoms/cm3 이하이고, 시료 A의 불소 농도는 정량 범위에서 9.2×1020atoms/cm3 이상인 것이 확인되었다.
수소가 방출되는 것이 억제되고, 산화물 반도체층 내에 존재하는 수소를 불활성화시키거나 또는 탈리시킬 수 있는 산화실리콘막은 상기 수소 농도 및 상기 불소 농도를 갖는 것을 알 수 있었다.
본 실시예에 기재한 산화실리콘막을 게이트 절연층(104), 게이트 절연층(205), 게이트 절연층(306), 게이트 절연층(407), 절연층(108), 하지 절연층(202), 하지 절연층(302), 및 하지 절연층(404)에 사용함으로써 양호한 전기 특성을 갖는 반도체 장치를 제작할 수 있다.
101: 기판 102: 하지 절연층
103: 게이트 전극층 104: 게이트 절연층
106: 산화물 반도체층 107a: 소스 전극층
107b: 드레인 전극층 108: 절연층

Claims (4)

  1. 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층;
    상기 산화물 반도체층 위의 드레인 전극층; 및
    상기 산화물 반도체층 위, 소스 전극층 위, 및 드레인 전극층 위의 절연층을 포함하고,
    상기 게이트 전극층의 측면은 테이퍼 형상이고,
    상기 게이트 절연층은 상기 게이트 전극층과 접하는 영역을 포함하는 제1 게이트 절연층 및 상기 산화물 반도체층과 접하는 영역을 포함하는 제2 게이트 절연층을 포함하고,
    상기 제1 게이트 절연층은 불소 농도가 1Х1019atoms/cm3 미만인 영역을 포함하고,
    상기 절연층은 산소 및 규소를 포함하고,
    상기 절연층은 상기 산화물 반도체층과 접하는 영역, 상기 소스 전극층과 접하는 영역, 및 상기 드레인 전극층과 접하는 영역을 포함하고,
    상기 절연층은 할로겐 농도가 1Х1019atoms/cm3 이상인 영역을 포함하고,
    상기 반도체 장치의 제조 방법은,
    상기 산화물 반도체층으로부터 수분 또는 수소를 탈리시키는 공정; 및
    상기 산화물 반도체층에 산소를 공급하는 공정을 포함하는, 반도체 장치의 제조 방법.
  2. 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층;
    상기 산화물 반도체층 위의 드레인 전극층; 및
    상기 산화물 반도체층 위, 소스 전극층 위, 및 드레인 전극층 위의 절연층을 포함하고,
    상기 게이트 전극층의 측면은 테이퍼 형상이고,
    상기 게이트 절연층은 상기 게이트 전극층과 접하는 영역을 포함하는 제1 게이트 절연층 및 상기 산화물 반도체층과 접하는 영역을 포함하는 제2 게이트 절연층을 포함하고,
    상기 제1 게이트 절연층은 불소 농도가 1Х1019atoms/cm3 미만인 영역을 포함하고,
    상기 절연층은 산소 및 규소를 포함하고,
    상기 절연층은 상기 산화물 반도체층과 접하는 영역, 상기 소스 전극층과 접하는 영역, 및 상기 드레인 전극층과 접하는 영역을 포함하고,
    상기 절연층은 할로겐 농도가 1Х1019atoms/cm3 이상인 영역을 포함하고,
    상기 반도체 장치의 제조 방법은,
    상기 산화물 반도체층으로부터 수분 또는 수소를 탈리시키는 공정; 및
    상기 산화물 반도체층의 표면에 플라즈마 처리를 실시하여 상기 산화물 반도체층에 산소를 공급하는 공정을 포함하는, 반도체 장치의 제조 방법.
  3. 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층;
    상기 산화물 반도체층 위의 드레인 전극층; 및
    상기 산화물 반도체층 위, 소스 전극층 위, 및 드레인 전극층 위의 절연층을 포함하고,
    상기 게이트 전극층의 측면은 테이퍼 형상이고,
    상기 게이트 절연층은 상기 게이트 전극층과 접하는 영역을 포함하는 제1 게이트 절연층 및 상기 산화물 반도체층과 접하는 영역을 포함하는 제2 게이트 절연층을 포함하고,
    상기 제1 게이트 절연층은 불소 농도가 1Х1019atoms/cm3 미만인 영역을 포함하고,
    상기 절연층은 산소 및 규소를 포함하고,
    상기 절연층은 상기 산화물 반도체층과 접하는 영역, 상기 소스 전극층과 접하는 영역, 및 상기 드레인 전극층과 접하는 영역을 포함하고,
    상기 절연층은 불소 농도가 1Х1019atoms/cm3 이상인 영역을 포함하고,
    상기 반도체 장치의 제조 방법은,
    상기 산화물 반도체층으로부터 수분 또는 수소를 탈리시키는 공정; 및
    상기 산화물 반도체층에 산소를 공급하는 공정을 포함하는, 반도체 장치의 제조 방법.
  4. 반도체 장치의 제조 방법으로서,
    상기 반도체 장치는,
    게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층;
    상기 산화물 반도체층 위의 드레인 전극층; 및
    상기 산화물 반도체층 위, 소스 전극층 위, 및 드레인 전극층 위의 절연층을 포함하고,
    상기 게이트 전극층의 측면은 테이퍼 형상이고,
    상기 게이트 절연층은 상기 게이트 전극층과 접하는 영역을 포함하는 제1 게이트 절연층 및 상기 산화물 반도체층과 접하는 영역을 포함하는 제2 게이트 절연층을 포함하고,
    상기 제1 게이트 절연층은 불소 농도가 1Х1019atoms/cm3 미만인 영역을 포함하고,
    상기 절연층은 산소 및 규소를 포함하고,
    상기 절연층은 상기 산화물 반도체층과 접하는 영역, 상기 소스 전극층과 접하는 영역, 및 상기 드레인 전극층과 접하는 영역을 포함하고,
    상기 절연층은 불소 농도가 1Х1019atoms/cm3 이상인 영역을 포함하고,
    상기 반도체 장치의 제조 방법은,
    상기 산화물 반도체층으로부터 수분 또는 수소를 탈리시키는 공정; 및
    상기 산화물 반도체층의 표면에 플라즈마 처리를 실시하여 상기 산화물 반도체층에 산소를 공급하는 공정을 포함하는, 반도체 장치의 제조 방법.
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