KR101345376B1 - ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

ZnO 계 박막 트랜지스터 및 제조방법에 관해 개시된다. ZnO 계 박막 트랜지스터는 복수의 반도체 층을 가지는 채널 층을 포함하며, 최상위의 반도체 층은 플라즈마에 의한 산소 결핍을 억제하기 위하여 하부 반도체 층에 비해 낮은 ZnO 농도를 가진다. 이에 더하여 플라즈마에 대해 상대적으로 안정적인 강한 결합력의 Sn 산화물, 염화물, 불화물등을 포함한다. 최상 위 반도체 층은 플라즈마 충격에 강하며, 플라즈마에 노출되었을 때 잘 분해되지 않으며 따라서 캐리어 농도 증가가 억제된다.

Description

ＺｎＯ 계 박막 트랜지스터 및 그 제조방법{Fabrication method of ZnO family Thin film transistor}
도 1는 본 발명의 한 실시예에 따른 ZnO 계 박막 트랜지스터의 개략적 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 ZnO 계 박막 트랜지스터의 개략적 단면도이다.
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다.
도 4a 내지 도 4i는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 20: 게이트
21 : 게이트 절연 층 22: 채널 층
22a, 22b : 상하부 반도체 층 (채널 층)
23a, 23b : 소스 및 드레인 24 : 패시베이션 층
1. 공개번호 2004-0106576
2. 공개번호 2006-0123765
본 발명은 ZnO 계 박막 트랜지스터 및 그 제조방법에 관한 것이다.
비약적으로 성장하고 있는 평판디스플레이 시장에서 가장 큰 응용 대상으로 TV(Television) 제품이 있다. 현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다. 현재의 TV용 디스플레이기술의 방향은 시장에서 요구하는 주요항목에 초점을 맞추고 있는데, 시장에서 요구하는 사항으로는 대형 TV 또는 DID(Digital Information Display), 저가격, 고화질 (동영상표현력, 고해상도, 밝기, 명암비, 색재현력)이 있다. 이러한 요건에 부합되게 하기위해서는 유리 등의 기판의 대형화와 함께, 비용 증가 없이 우수한 성능을 갖는 디스플레이 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT)가 필요하다. 따라서, 향후의 기술개발은 이러한 추세에 맞게, 저가격으로 우수한 성능의 디스플레이 패널을 제작할 수 있는 TFT 제작기술확보에 초점이 맞춰져야 할 것이다.
디스플레이의 구동 및 스위칭소자로서 대표적인 비정질실리콘 박막트랜지스터(a-Si TFT)는 저가의 비용으로 2 m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고 화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단되며, 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다. 또한, a-Si TFT는 최대의 약점으로서 동작을 계속함에 따라 소자특성이 계속 열화되어 초기의 성능을 유지할 수 없는 신뢰성 상의 문제를 내포하고 있다. 이것은 a-Si TFT가 교류 구동의 LCD보다는 지속적으로 전류를 흐르는 흘려 보내면서 동작하는 유기발광디스플레이(OLED)로 응용되기 힘든 주된 이유이다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 뿐만아니라, a-Si TFT대비 동작에 따른 소자특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 많은 수의 공정이 필요하고 그에 따른 추가장비 투자 역시 선행되어야한다. 따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적일 수 밖에 없다. p-Si TFT의 경우, 특히, 제조장비의 한계나 균일도 불량과 같은 기술적인 문제로 현재까지는 1 m가 넘는 대형기판을 이용한 제조공정이 실현되고 있지 않기 때문에, TV 제품으로의 응용이 어려운 것도, 고성능의 p-Si TFT가 쉽게 시장에 자리 잡기 힘들게 하는 요인이 되고 있다.
따라서, a-Si TFT의 장점(대형화, 저가격화, 균일도)과 poly-Si TFT의 장점 (고성능, 신뢰성)을 모두 취할 수 있는 새로운 TFT기술에 대한 요구가 어느 때보다도 크며, 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 반도체가 있다. 산화물반도체소자로서 최근 각광을 받고 있는 것으로 ZnO 계 박막 트랜지스터가 있다. 여기에는, Zn 산화물 (ZnOx) TFT와 GaOx와 InOx 그리고 ZnOx의 혼합체인 Ga-In-Zn 산화물 (GIZO) TFT가 있다. (종래기술 문헌 정보 1, 2 참조) ZnOx는 일반적으로 다결정질로서 poly-Si TFT에 필적하는 높은 이동도를 갖지만, 균일도가 떨어지는 반면, GIZO TFT는 비정질상태이면서도 소자특성은 기존 a-Si TFT보다 우수하고 제조공정도 기존 a-Si TFT 제조공정을 그대로 따르기 때문에 a-Si TFT와 p-Si TFT의 장점을 모두 취하는 최적의 소자기술로서 대두되고 있다. 그러나, 아직까지 GIZO TFT 제조 기술은 확립되어 있지 않고, 제조공정에 있어서 몇가지 기술적인 과제가 있다. 여러가지 알려진 이유에 의해 BCE(back channel etching)구조의 바텀 게이트 방식의 TFT 가 선호된다.
상기한 바와 같이 GIZO 반도체 필름은 비정질 상태이므로 저온 공정이 가능하고 특히 대면적화가 용이한 장점을 가진다. 그러나, GIZO 를 포함하는 ZnO 계 반도체 필름의 캐리어 농도는 산소 함량 변화에 민감하며, 특히 열, 화학적 충격에 물리적, 전기적 성질이 크게 변화된다. 이러한 ZnO 계 박막 트랜지스터의 제조 과정에서, ZnO 계 반도체 필름이 고에너지 상태의 플라즈마에 노출되게 되는데 이때에 반도체 필름은 ZnO의 분해에 따른 산소 결핍 등과 같은 손상을 입게 되어 캐리어의 농도가 원하지 않게 증가한다.
예를 들어, 바텀 게이트형 Zn 계 트랜지스터에는 일반적인 실리콘 트랜지스 터에서와 마찬가지로 소스와 드레인 각 영역의 오믹층을 가지는데, 이 오믹층은 플라즈마, 바람직하게는 산소 플라즈마 처리 과정을 통해 얻어진다. 오믹층 형성 과정에서 소스와 드레인 사이에 고 도전성의 백 채널 층(back channel)이 형성된다. 이러한 백 채널 층은 후속되는 소스/드레인 패터닝 시 제거되며, 그러나 후속되는 패시베이션층 형성 공정에서 또 다시 채널 층이 플라즈마에 노출됨으로써 채널 층의 표면이 손상을 입게 된다.
채널 층의 손상에 따른 캐리어 농도의 비정상적 증가는 박막 트랜지스터의 문턱 전압의 변화(shift)를 유발한다. 변화된 문턱 전압은 큰 음(陰)의 값을 가지게 됨으로써 게이트 전압이 0V 인 상태에서도 소스-드레인 간의 큰 누설 전류가 발생한다.
이와 같은 문턱 전압의 변화 등을 유발하는 채널 층의 손상은 채널 층의 캐리어 농도 증가와 관련되며, 따라서 제조 공정 중 캐리어 농도를 적절히 조절하여 양질의 전기적 특성을 가지는 ZnO 계 TFT 제조방법의 연구가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 플라즈마 등에 의한 채널 층의 손상이 효과적으로 억제될 수 있는 ZnO 계 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명에 따른 ZnO 계 박막 트랜지스터는:
기판;
상기 기판 위에 형성되는 것으로, 다수 적층된 ZnO 계 단위 반도체층을 포함하는 채널 층;
상기 기판과 채널 층의 사이에 마련되는 게이트;
상기 채널 층과 게이트 사이에 마련되는 게이트 절연층;
상기 채널 층의 양측에 마련되는 소스 및 드레인 전극; 그리고
상기 채널 층과 소스 및 드레인 전극을 덮는 패시베이션층을 포함하고,
상기 채널 층에서 최상위 적층은 그 하부 층에 비해 낮은 농도의 ZnO를 함유하는 것에 특징이 있다.
본 발명의 바람직한 실시예에 따르면, 상기 채널 층에서 최상위의 단위 반도체층에 Sn 산화물이 함유되어 있다. 나아가서, 상기 채널 층의 최상위 적층에 염화물이 함유될 수 있다.
본 발명의 바람직한 다른 실시예에 따르면, 채널 층과 상기 소스 및 드레인 전극의 각 사이에 오믹층이 형성되어 있다.
구체적인 실시예에 따르면, 상기 염화물은 채널 층의 표면 영역에 포함된다.
본 발명에 따른 ZnO 계 박막 트랜지스터의 제조방법의 한 유형은:
기판;
상기 기판 위에 형성되는 ZnO 계 채널 층;
상기 기판과 채널 층의 사이에 마련되는 게이트;
상기 채널 층과 게이트 사이에 마련되는 게이트 절연층;
상기 채널 층의 양측에 마련되는 소스 및 드레인 전극; 그리고
상기 채널 층과 소스 및 드레인 전극을 덮는 패시베이션층을 포함하는 박막 트랜지스터를 제조함에 있어서,
상치 채널 층을 형성하는 단계는: 다수 층의 ZnO 계 단위 반도체 층을 형성하는 단계를 포함하며, 상기 채널 층의 최상위 단위 반도체 층의 Zn 농도를 하부의 다른 단위 반도체 층에 비해 낮게 조절하는 것을 특징으로 한다.
본 발명에 따른 ZnO 계 박막 트랜지스터의 제조방법의 다른 유형은:
기판 위에 게이트와 이를 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에, ZnO 계 하부 반도체 층과 하부 반도체층에 비해 낮은 농도의 Zn을 함유하는 ZnO 계 상부 반도체 층을 포함하는 채널 층 물질층을 형성하는 단계;
상기 채널 층 물질층 위에 박막 트랜지스터의 채널 층과 채널 층 양측의 소스/드레인에 대응하는 패턴을 가지는 마스크 층을 형성하는 단계;
상기 마스크층을 이용해 상기 채널 층 물질 층을 패터닝하는 단계;
상기 마스크 층에서 상기 채널 층 양측의 소스/드레인에 대응하는 부분을 제거하는 단계;
상기 마스크 층에 덮이지 않은 상기 소스/드레인 영역을 플라즈마로 처리하여 소스/드레인 영역에 오믹 콘택 층을 형성하는 단계;
상기 마스크 층을 제거한 후 상기 채널 층 양측의 오믹 콘택 층을 덮는 소스/ 드레인 전극을 형성하는 단계; 그리고
상기 소스/드레인 전극 및 채널 층을 덮는 패시베이션 층을 형성하는 단계; 를 포함한다.
본 발명의 구체적인 실시예에 따르면, 상기 마스크 층은 상기 채널 층 영역에 대응하는 부분이 그 양측의 소스/드레인 영역에 대응하는 부분에 비해 두껍게 형성되는 것이 바람직하며, 상기 마스크 층에서 상기 소스/드레인 영역에 대응하는 부분을 제거하는 공정은 산소 플라즈마에 의한 애슁 처리에 의해 이루어진다.
두께를 달리하는 부분을 가지는 상기 마스크 층은 하프 톤 마스크에 의해 형성되는 것이 바람직하다.
본 발명의 바람직한 실시예에 따른 제조 방법은: 상기 채널 층의 최상위 단위 반도체 물질층 또는 상부 반도체 물질층에 Sn 산화물을 함유시킨다.
본 발명의 구체적인 실시예에 따른 다른 제조 방법은: 상기 채널 층을 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition, PVD) 방법으로 형성될 수 있다. 상기 게이트 절연층은 SiNx로 형성될 수 있다. 본 발명의 바람직한 실시예들에 따르면, 상기 채널 층은 GIZO로 형성되며, 나아가서는 상기 게이트 절연층은 SiNx로 형성된다.
본 발명의 구체적인 또 다른 실시예에 따른 제조방법은
상기 소스 드레인 전극을 형성하는 단계에서 상기 도전 물질층을 Cl계 가스와 F 계 가스 중 어느 하나를 포함하는 에칭 가스에 의한 건식 에칭법으로 패터닝하여, 소스/드레인 패터닝시 플라즈마 가스에 노출되는 채널 층에서 에칭 가스 중의 Cl 과 F 중 어느 하나와 채널 층 물질 간의 결합을 유도하여 염화물과 불화물 중의 어느 하나를 채널 층에 형성한다.
한편 본 발명의 구체적인 실시예에 따르면 채널 층은 ZnO 계열 채널 층은 a(In2O3)·b(Ga2O3)·c(ZnO) 층(여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다.
본 발명이 다른 구체적인 실시예에 따르면, 상기 채널 층은 a(In2O3)·b(Ga2O3)·c(ZnO) 층(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수)일 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 염화물은 GaCl3, InCl3, ZnCl2 (또는 GaClx, InClx, ZnCly, 0<x≤3, 0<y≤2) 중의 적어도 어느 하나를 포함한다.
본 발명의 바람직한 다른 실시예에 따르면, 상기 불화물은 GaF3, InF3, ZnF2 (또는 GaFx, InFx, ZnFy, 0<x≤3, 0<y≤2) 중의 적어도 어느 하나를 포함한다.
이하, 본 발명의 바람직한 실시예에 따른 박막 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명에 따른 바텀 게이트 방식의 ZnO 계 박막 트랜지스터의 개략적 단면을 도시한다.
도 1를 참조하면, 기판(10) 상에 게이트(20)와 이를 덮는 게이트 절연층(21)이 형성되어 있다. 게이트 절연층(21) 위에는 상기 게이트(20)에 대응하는 채널 층(22)이 형성되어 있다. 기판(10)은 투명하거나 불투명한 재료로서 실리콘, 유리 또는 플라스틱으로 형성된다. 채널 층(22)은 2 층 이상의 단위 반도체 적층(22a, 22b)을 포함하며, 최상위의 반도체 층(22b)은 하부의 반도체 층(22a)에 비해 낮은 농도의 Zn 을 함유한다. 상기 하부 반도체층(22a)은 하나 또는 2 이상의 복수층으로 형성될 수 도 있다.
상기 ZnO 계 반도체 물질층들은 예컨대 Zn0 계열의 물질로서 구체적으로 GIZO(Ga-In-Zn-O) 로 형성될 수 있다. 상기 GIZO는 a(In2O3)·b(Ga2O3)·c(ZnO)일 수 있다. 상기 GIZO 채널 층(22)은 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성된 것일 수 있다. 이때에 본 발명의 보다 바람직한 실시예에 따라, 상기 최상위의 반도체 층(22b)에는 Sn 산화물(SnOx)이 포함될 수 있으며, 이에 대해서는 후에 상세히 설명한다.
채널 층(22)의 양측에 소오스 전극(23a) 및 드레인 전극(23b)이 형성되어 있다. 소오스 전극(23a) 및 드레인 전극(23b)은 각각 채널 층(22) 양측에 겹쳐지 상태에서 기판(10) 상으로 연장된다. 소오스 전극(23a) 및 드레인 전극(23b)은 금속으로 형성될 수 있다. 이때 사용되는 금속에는 예컨대, Cu 또는 Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다.
상기 채널 층(22), 소스 전극(23a) 및 드레인 전극(23b) 위에는 두터운 패시베이션 층(25)이 형성된다. 패시베이션 층(25)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 법에 의해 형성될 수 있다.
상기 채널 층(22), 소오스 전극(23a), 드레인 전극(23b), 게이트 절연층(21) 및 게이트 전극(20)의 두께는 각각 30∼200nm, 10∼200nm, 10∼200nm, 100∼300nm 및 100∼300nm 정도일 수 있다.
채널 층(22)과 소오스 전극(23a) 사이 및 채널 층(20)과 드레인 전극(23b) 사이에 각각 오믹 콘택층(26a, 26b)이 더 구비될 수 있다. 상기 오믹 콘택층(26a, 26b)은 채널 층(22)보다 산소 함량이 적은 전도성 산화물 층일 수 있다. 상기 오믹 콘택층은 채널 층(22)과 소오스 전극(23a) 및 드레인 전극(23b) 간의 접촉 저항을 낮추고, 홀(hole)이 채널 층(22) 외부로 빠져나가는 것을 방지하는 역할을 한다.
상기와 같은 구조를 가지는 본 발명에 따른 박막 트랜지스터에 있어서, 본 발명의 특징에 따라 상기 채널 층(22)의 최상위 반도체 층(22b)는 Sn 산화물을 함유할 수 있다. 이것은 최상층의 ZnO의 농도를 감소시키고 이에 비해 본딩 에너지가 큰 SnO를 함유시킨다. SnO는 플라즈마에 대해 ZnO 에 비해 상대적으로 안정되며, 따라서 플라즈마에 의한 산화물 특히 Zn의 산소 결핍량이 감소하다. 이에 따르면, 결합 에너지가 작은 ZnO 이 감소하고 따라서 플라즈마에 의해 분해되는 ZnO 의 량이 감소된다. 이러한 감소는 캐리어의 증가가 둔화 된다는 의미이다.
도 2는 본 발명의 다른 실시예에 따른 바텀 게이트 방식의 ZnO 계 박막 트랜지스터의 개략적 단면을 도시한다.
도 2를 참조하면, 기판(10) 상에 게이트(20)와 이를 덮는 게이트 절연층(21)이 형성되어 있다. 게이트 절연층(21) 위에는 상기 게이트(20)에 대응하는 채널 층(22)이 형성되어 있다. 기판(10)은 투명하거나 불투명한 재료로서 실리콘, 유리 또는 플라스틱으로 형성된다. 채널 층(22)은 3 층 또는 그 이상의 단위 반도체 적층(22a, 22b, 22c)을 포함하며, 최상위의 반도체 층(22c) 및 그 하부의 중간 반도체 층(22b)은 하부의 반도체 층(22a)에 비해 낮은 농도의 Zn 을 함유한다. 상기 하부 반도체층(22a)은 하나 또는 2 이상의 복수층으로 형성될 수 도 있다. 이에 더하여, 상기 중간 반도체층(22b)과 최상위 반도체층(22c)은 Sn 산화물을 포함하며, 최상위의 반도체층(22c)은 염화물 또는 불화물을 더 포함한다.
상기 ZnO 계 반도체 물질층들은 예컨대 Zn0 계열의 물질로서 구체적으로 GIZO(Ga-In-Zn-O) 로 형성될 수 있다. 상기 GIZO는 a(In2O3)·b(Ga2O3)·c(ZnO)일 수 있다. 상기 GIZO 채널 층(22)은 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성된 것일 수 있다.
채널 층(22)의 양측에 소오스 전극(23a) 및 드레인 전극(23b)이 형성되어 있다. 소오스 전극(23a) 및 드레인 전극(23b)은 각각 채널 층(22) 양측에 겹쳐지 상태에서 기판(10) 상으로 연장된다. 소오스 전극(23a) 및 드레인 전극(23b)은 금속으로 형성될 수 있다. 이때 사용되는 금속에는 예컨대, Cu 또는 Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다.
상기 채널 층(22), 소스 전극(23a) 및 드레인 전극(23b) 위에는 두터운 패시 베이션 층(25)이 형성된다. 패시베이션 층(25)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 법에 의해 형성될 수 있다.
전술한 실시예에서와 마찬가지로, 채널 층(22)과 소오스 전극(23a) 사이 및 채널 층(20)과 드레인 전극(23b) 사이에 각각 오믹 콘택층(26a, 26b)이 더 구비될 수 있다. 상기 채널 층(22), 소오스 전극(23a), 드레인 전극(23b), 게이트 절연층(21) 및 게이트 전극(20)의 두께는 각각 30∼200nm, 10∼200nm, 10∼200nm, 100∼300nm 및 100∼300nm 정도일 수 있다.
최상위 반도체 층(22c)에 포함되는 염화물은 GaCl3, InCl3, ZnCl2 (또는 GaClx, InClx, ZnCly, 0<x≤3, 0<y≤2) 중의 적어도 어느 하나를 포함한다. 그리고, 불화물은 GaF3, InF3, ZnF2 (또는 GaFx, InFx, ZnFy, 0<x≤3, 0<y≤2) 중의 적어도 어느 하나를 포함한다.
상기 반도체 층(22b, 22c)에 포함되는 Sn을 반도체 물질층 증착시 함유된다. 즉, 반도체 물질층을 형성하는 스퍼터링(sputtering) 법 및 증발(evaporation) 법 등에서 기존의 Ga2O3, In2O3, ZnO 타겟 물질과 함께 SnO 타겟 물질을 같이 증착함으로써 Sn 이 함유된 반도체 층(22b, 22c)을 얻을 수 있다. 상기 ZnO계 반도체 물질층의 증착은 RF 스퍼터링(Sputtering)법을 이용한다. 이때에 RF 파워가 100~500 W, 스퍼터시 챔버에 유입되는 가스로 Ar과 O2를 이용한다. Ar유량이 100 sccm일 때, O2 유량이 0~100 sccm범위의 공정으로 진행한다.
한편, 최상위 반도체 층(22c)에 함유되는 염화물 또는 불화물은 플라즈마에 의한 소스/드레인 전극(23a, 23b)을 패터닝 하는 과정에서 형성될 수 있다. 소스/드레인 전극(23a, 23b) 패터닝은 건식 식각법이 이용되는데 에칭 가스에 Cl 계 또는 F 계 가스가 포함된다. 소스/드레인 전극(23a, 23b) 패터닝시 Cl 계 또는 F 계 가스를 사용하게 되면, 플라즈마에 노출된 채널 층(22)의 GIZO 가 손상되어 격자 구조에 산소 결핍(Vacancy)가 발생하며, 이때에 이 격자 구조의 빈자리를 Cl 또는 F로 채워지게 된다. 즉, Cl 계 또는 F 계 에칭 가스의 사용에 의해 채널 층(22)의 일부 GIZO가 GIZCl(Ga-In-Zn-Cl) 또는 GIZF(Ga-In-Zn-F)로 치환되게 되는데 이러한 치환은 플라즈마에 의한 손상이 발생하는 최상위 반도체 층(22c)이다. 소스/드레인 전극(23a, 23b)를 패터닝하기 위해, 예를 들어, 플라즈마 에칭조건은 RIE(Reactive Ion Etch) 타입의 식각법의 경우, 파워가 100~1000 W, Cl계 또는 F 계 가스와 산소의 혼합가스를 반응가스로 사용하여 공정압력 10~100 mTorr이며, 이때 산소의 유량은 10 sccm 이상으로 설정할 수 있다. 본 발명은 GIZO에 비해 GIZCl이 높은 본딩 에너지를 가지며 따라서 플라즈마에 대해 GIZCl이 GIZO에 비해 상대적으로 안정적인 점을 이용하는 것이다.
이러한 소스/드레인 패터닝 과정을 통해 본 발명은 Zn 계 산화물 채널 층(22)에서 염화물, 또는 불화물이 함유 구조를 마련한다. 이러한 염화물(GaCl3, InCl3, ZnCl2 ) 또는 불화물(GaF3, InF3, ZnF2 ) 각각은 Ga2O3, In2O3, ZnO 각각에 비해 본딩 에너지(Bonding energy)가 아래 표 1에 나타내 보인 바와 같이 높다.


구분
본딩 에너지
(kJ/mol at room temperature)

본딩 에너지 비교
산화물
(Oxide)		 염화물
(Chloride)		 불화물
(Fluoride)
Ga 354 481 oxide < chloride
In 320 439 oxide < chloride
Zn 159 229 368 oxide < chloride < Fluoride
따라서 채널 층(22) 패터닝 후 후속되는 공정 예를 들어 PECVD 등에 의한 SiNx 패시베이션 층(24)이 형성될 때 플라즈마에 노출되는 채널 층(22)이 보호된다. 높은 결합 에너지를 갖는 염화물 또는 불화물이 채널 층(22)의 표면에 존재하고 이들이 플라즈마에 대해 잘 손상되지 않으므로 플라즈마 손상에 따른 산소 결핍의 억제 및 이에 따른 케리어 농도의 상승이 억제된다. 위의 표 1을 참조하면 ZnO 가 가장 낮은 본딩 에너지를 가지며, 따라서 플라즈마에 의해 ZnO 가 가장 먼저 분해되고 따라서 분해된 Zn에 의한 캐리어 농도 증가가 가장 크게 나타난다. 따라서, Cl 또는 F는 Zn 과 가장 많은 결합을 이룰 것이다. 즉, 본 발명에 따른 결합 에너지가 가장 낮은 ZnO 에 의한 캐리어 증가를 억제하기 위하여 채널 층(22)의 표면에 ZnCl 또는 ZnF 가 많이 분포하여 쉽게 분해되는 ZnO의 농도를 감소시키는 것이 바람직하다. 한편, 반도체 층(22b, 22c)에 함유되는 Sn 산화물(SnO)은 결합 에너지가 532 kJ/mol 로서 매우 높은 결합에너지를 가지며 따라서 플라즈마에 의한 손상이 잘 일어나지 않는다.
상기와 같은 본 발명은 기본적으로 채널 층 하부에 게이트가 마련되는 바텀 게이트 방식의 BCE(back channel etching) 박막 트랜지스터에 관련되며, 특히 플라즈마에 의한 채널 층의 손상을 억제하기 위해 결합 에너지가 낮은 Zn의 농도를 다른 층에 비해 감소시키고 대신에 높은 결합 에너지의 Sn 산화물, 염화물, 불화물 등을 채널 층의 표면에 형성하는 것이다.
이하, 본 발명의 모범적 실시예들에 따른 ZnO 계 박막 트랜지스터의 제조 방법을 단계적으로 설명한다.
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다. 도 1 및 도 3a 내지 도 3f에서 동일한 참조 번호(부호)는 동일한 구성 요소를 나타낸다.
도 3a를 참조하면, 기판(10) 상에 게이트 전극(20)을 형성하고, 기판(10) 상에 게이트 전극(20)을 덮는 SiO2 또는 SiNx 게이트 절연층(21)을 형성한다. 게이트 절연층(21) 형성 후, 게이트 절연층(21) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 3b를 참조하면, 게이트 절연층(21) 상에 게이트(21)에 대응하는 채널 층(22)을 형성한다. 채널 층(22)은 게이트 전극(20) 위쪽의 게이트 절연층(21) 상에 위치한다. 채널 층(22)은 일반적인 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성될 수 있다. PVD 방법을 이용한 채널 층(22)의 형성에 In2O3, Ga2O3 및 ZnO 중 적어도 하나의 타겟을 포함할 수 있다. 따라서 채널 층(22)은 GIZO 를 주재료로 형성된다. 이때에 상기 채널 층(22)은 하부 반도체 층(22a)과 상부 반도체 층(22b)을 포함하며, 이때에 상부 반도체 층(22b)은 하부 반도체 층(22a)에 비해 낮은 Zn을 함유한다. 따라서, 상하부 반도체층(22a, 22b)은 동일 챔버 내에서 ZnO 타겟의 양을 달리한 상태에서 형성된다.
도 3c를 참조하면, 게이트 절연층(21) 상에 채널 층(22)을 덮는 금속층(23)을 형성한 후 이 위에 소오스 전극(23a) 및 드레인 전극(23b)을 형성하기 위한 포토레지스트 등에 의해 마스크(25)를 형성한다. 상기 금속층(23)은 Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다. 그 외에 Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 또는 이들 중 하나를 함유하는 실리사이드가 사용될 수 있다. 상기 재료들에 의한 금속층은 PVD 방법으로 형성할 수 있다.
소오스 전극(24a)과 드레인 전극(24b)을 형성하는 과정에서 오믹 콘택층이 형성되지 않을 때, 후속으로 어닐링 공정을 실시할 수 있다. 후속되는 어닐링 공정에 의해 채널 층(22)과 소오스 전극(23a) 및 드레인 전극(23b) 사이에 반응이 일어나고, 그 결과 오믹 콘택층이 형성될 수 있다.
도 3d를 참조하면, 기존의 방법에 의한 건식 에칭 법에 의해 마스크(25)에 덮이지 않은 금속층(23)의 노출부분을 제거하여 절연층(21) 상에 채널 층(22)의 양측에 접촉하는 소오스 전극(23a) 및 드레인 전극(23b)을 형성한다. 이때에 바람직하게는 에칭 가스에 염소계 가스 또는 불소계 가스가 포함되는 것이 바람직하다. 에칭 가스에는 염소계 가스 또는 불소 계 가스외에 산소, 질소, SF6, 불소(F)계 가스, 요오드(I)계, 브롬(Br)계, Ar, Xe, Kr 가스 중에 적어도 1 종류 이상이 혼합된다. 여기에서, 염소계 가스 또는 불소계 가스와 산소의 혼합가스가 사용되는 경우, 염소계 가스와 산소 가스의 분압비 또는 염소계 가스와 불소계가스의 분압비가 0.001에서 0.99인 것이 바람직하다. 여기에서 게이트 절연층(21)이 SiNx 로 형성되는 경우 SF6는 배제되는 것이 바람직하다. 이는 SF6는 Mo 등의 금속 뿐 아니라 SiNx 에 대해서도 식각력을 가지고 있고 따라서 소스/드레인 패터닝 과정에서 SF6에 의해 식각될 가능성이 있기 때문이다.
상기와 같은 플라즈마 에칭에 따르면, 소스/드레인 전극(23a, 23b)이 형성되며, 이 과정에서 플라즈마에 노출된 GIZO 채널 층(22)의 표면 가까이에 GIZO가 치환한 GIZCl 또는 GIZF 막이 형성될 것이다.
도 3e를 참조하면, 게이트 절연층(21) 상에 소오스 전극(23a) 및 드레인 전극(23b)을 덮는 패시베이션 층(24)을 PECVD 법 등에 의해 형성한다.
도 3f에 도시된 바와 같이, 채널 층(22) 및 패비베이션 층(24)에 열을 가하는 어닐링을 실시한다. 어닐링 공정은 퍼니스 어닐링(furnace annealing) 또는 급속 가열 어닐링(rapid thermal annealing : RTA)일 수 있는데, 산소 또는 질소 분위기에서 200∼400℃의 온도로 10분∼2시간 동안 수행할 수 있다. 바람직하게는 200℃에서 1 시간 정도 수행한다. 이러한 어닐링 과정을 통해서 채널 층(22)의 캐리어 농도가 감소하여 적정한 전기적 특성 및 문턱 전압을 갖는 목적하는 박막 트랜지스터를 얻을 수 있게 된다.
도 4a 내지 도 4i는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조방법을 보여준다. 도 1 및 도 4a 내지 도 4i에서 동일한 참조 번호(부호)는 동일한 구성 요소를 나타낸다.
도 4a를 참조하면, 기판(10) 상에 게이트 전극(20)을 형성하고, 기판(10) 상에 게이트 전극(20)을 덮는 SiO2 또는 SiNx 게이트 절연층(21)을 형성한다. 게이트 절연층(21) 형성 후, 게이트 절연층(21) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 4b를 참조하면, 게이트 절연층(21) 상에 게이트(21)에 대응하는 채널 층(22)을 형성하기 위한 상하 반도체 물질층(22a', 22b')을 형성한다. 반도체 물질층(22a', 22b')은 일반적인 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성될 수 있다. PVD 방법을 이용한 반도체 물질층(22a', 22b')의 형성에 In2O3, Ga2O3 및 ZnO 중 적어도 하나의 타겟을 포함할 수 있다. 전술한 실시예에서와 같이 상부 반도체 물질층(22b') 형성시에는 하부 반도체 물질층(22a') 형성시에 비해 적은 량의 Zno 타겟이 사용되며, 따라서 상부 반도체 물질 층(22b')은 하부 반도체 물질 층(22a')에 비해 작은 농도의 ZnO를 포함한다. 이때에 다른 실시예로서 상부 반도체 물질층(22b')을 형성할 때에 SnO 가 타겟 물질로 더 포함될 수 있다. 이것은 결합 에너지가 작은 Zno 에 대신하는 물질로 플라즈마에 대해 높은 안정성을 가지며, 따라서 플라즈마 처리시 발생하는 산소 결핍을 감소시킨다.
도 4c를 참조하면, 상기 게이트 전극(20)에 대응하는 채널 층을 형성하기 위한 마스크(27)를 상기 게이트 절연층(21) 상에 형성한다. 이때에, 마스크(27)는 채널 층영역(c)에 대응하는 부분에 비해 소스영역(s)과 드레인영역(d)에 대응하는 부분에 비해 두꺼운 두께를 가진다. 이러한 패턴의 마스크는 통상의 하프톤 마스크에 의해 형성한다.
도 4d에 도시된 바와 같이, 상기 마스크에 덮이지 않은 반도체 물질 층(22a', 22b')의 노출부분을 습식 또는 건식 식각법에 의해 제거하여 하부 반도체 층(22a)과 상부 반도체 층(22b)을 갖는 채널 층(22)을 얻는다.
도 4e에 도시된 바와 같이, 상기 마스크(27)를 전체적으로 동일한 두께로 식각하여 마스크(27)의 얇은 부분 즉 소스/드레인 영역(s,d)을 제거하여 채널 층(22)의 양측 부분이 노출되게 된다. 이대에 마스크(27)의 얇은 부분의 제거는 통상적이 애슁(Ashing)에 의해 수행함이 바람직하다. 이와 같이 마스크(27)의 양측 얇은 부분을 제거한 후 노출된 채널 층(22)의 상부 반도체 층(22b)을 플라즈마, 바람직하게는 산소 플라즈마에 의해 표면 처리하여 오믹층(26a, 26b)을 형성한다.
도 4f에 도시된 바와 같이, 오믹층(26a, 26b)이 완성된 후에는 마스크(27)를 제거하고, 이에 이어 상기 채널 층(22) 위에 전면적으로 금속층(23)을 형성하고 그 위에 소스/드레인을 패터닝하기 위한 마스크(25)를 형성한다.
도 4g에 도시된 바와 같이, 상기 마스크(25)를 이용해 하부의 금속층(23)을 에칭하여 채널 층(22) 양측의 소스 전극(23a)과 드레인 전극(23b)을 형성한다. 이때에 에칭은 습식 또는 건식법으로 진행된다. 습식 식각법은 채널 층(22)에 대한 손상을 야기하지 않으므로 바람직하며, 이 경우 금속층(23)은 Cu로 형성하는 것이 바람직하다. 그러나, 건식법의 경우 플라즈마를 이용하며 따라서 채널 층(22)의 손상이 야기된다. 즉, 산소 플라즈마 등에 의한 건식 식각에 의하면 소스/드레인 전극의 패터닝과 동시에 채널 층의 노출표면도 일부 식각이 되며 이때에 플라즈마에 의한 백 채널 층의 손상이 발생한다. 채널 층 손상 및 이에 따른 캐리어 증가를 억제하기 위하여 전술한 실시예에서와 같이 염소계 또는 불소계 가스를 포함시킨다. 에칭가스에 염소계 가스 또는 불소계 가스가 포함되어 있으며, 염소 또는 불소가 채널 층의 Ga, In, Zn과 반응하여 염화물 또는 불화물을 형성한다. 이에 따르면, 반응물인 염화물 또는 불화물이 함유된 최상위 반도체 층(22c)이 형성된다. 최상위 반도체 층(22c)에는 높은 결합 에너지의 Sn 산화물과 Ga, In, Zn 염화물 또는 불화물이 함유됨으로써 플라즈마에 대해 안정된 결합을 유지하며, 따라서 산소 결핍의 발생이 억제된다.
상기 금속층(23)은 Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다. 그 외에 Pt, Cu, Al, W, MoW, AlNd, Ni, Ag, Au, IZO, ITO 또는 이들 중 하나를 함유하는 실리사이드가 사용될 수 있다. 상기 재료들에 의한 금속층은 PVD 방법으로 형성할 수 있다.
상기 에칭 가스에는 불소계 가스 또는 염소계 가스에 　산소, 질소, SF6, 요오드(I)계, 브롬(Br)계, Ar, Xe, Kr 가스 중에 적어도 1 종류 이상을 함유한다.여기에서, 염소계 가스 또는 불소계 가스와 산소의 혼합가스를 사용할 수 있으며, 이 경우, 염소계 가스와 산소 가스의 분압비 또는 염소계 가스와 불소계가스의 분압비가 0.001에서 0.99인 것이 바람직하다. 여기에서 게이트 절연층(21)이 SiNx 로 형성되는 경우 전술한 이유에 의해 SF6는 배제되는 것이 바람직하다.
도 4h를 참조하면, 게이트 절연층(21) 상에 채널 층(22), 소오스 전극(23a) 및 드레인 전극(23b)을 덮는 패시베이션 층(24)을 PECVD 법 등에 의해 형성한다.
도 4i에 도시된 바와 같이, 채널 층(22) 및 패비베이션 층(24)에 열을 가하는 어닐링을 실시한다. 어닐링 공정은 퍼니스 어닐링(furnace annealing) 또는 급속 가열 어닐링(rapid thermal annealing : RTA)일 수 있는데, 산소 또는 질소 분위기에서 200∼400℃의 온도로 10분∼2시간 동안 수행할 수 있다. 바람직하게는 200℃에서 1 시간 정도 수행한다. 이러한 어닐링 과정을 통해서 채널 층(22)의 캐리어 농도가 감소하여 적정한 전기적 특성 및 문턱 전압을 갖는 목적하는 박막 트랜지스터를 얻을 수 있게 된다.
전술한 바와 같이 본 발명은 채널 층에 플라즈마 손상에 의한 캐리어 농도의 증가를 억제하기 위해 플라즈마에 강한 최상위층으로서 Zn의 농도가 낮은 상부 반도체 층을 포함한다. 여기에 보다 더 플라즈마에 의한 손상을 억제하기 위하여 높은 결합 에너지를 갖는 염화물 또는 불화물을 최상위 층에 형성한다. 이러한 본 발명에 따르면, 플라즈마에 의한 손상을 효과적으로 억제하여 양질의 전기적 특성을 갖는 소망하는 특성의 박막 트랜지스터를 얻을 수 있게 된다.
이러한 본 발명은 대면적의 스위칭 소자를 요구하는 LCD, OLED 디스플레이 등에 적용될 수 있다. 즉, 본 발명은 기존 비정질 실리콘 박막트랜지스터(a-Si TFT)나 다결정질 실리콘 박막트랜지스터(poly-Si TFT)를 대체할 수 있는 산화물 반도체 박막트랜지스터 (oxide TFT)소자 제작에 응용될 수 있다. 또한, 상기 박막트랜지스터를 기반으로 한 스위칭 및 구동소자가 요구되는 평판디스플레이 특히, 액정디스플레이(LCD)와 유기발광디스플레이(OLED)에 적용될 수 있다. 최종적으로 LCD나 OLED를 채용한 평판디스플레이 제품, 핸드폰 및 모바일기기, 노트북, 모니터, TV제품에 적용된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막 트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다. 또한, 본 발명의 박막 트랜지스터는 액정표시장치나 유기발광표시장치뿐만 아니라 메모리 소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (17)

  1. 기판;
    상기 기판 위에 형성되는 것으로, 다수 적층된 ZnO 계 단위 반도체층을 포함하는 채널 층;
    상기 기판과 채널 층의 사이에 마련되는 게이트;
    상기 채널 층과 게이트 사이에 마련되는 게이트 절연층;
    상기 채널 층의 양측에 마련되는 소스 및 드레인 전극; 그리고
    상기 채널 층과 소스 및 드레인 전극을 덮는 패시베이션층을 포함하고,
    상기 채널 층에서 최상위 적층은 그 하부 층에 비해 낮은 농도의 ZnO를 함유하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 채널 층의 최상위 단위 반도체층은 Sn 산화물을 함유하는 것을 특징으로 하는 특징으로 하는 ZnO 계 박막 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 층은 GIZO(GaInZn Oxide) 로 형성되는 것을 특징으로 하는 ZnO 계 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 채널 층의 최상위 단위 반도체층은 염화물과 불화물 중의 어느 하나를 함유하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 층의 최상위 단위 반도체층은 염화물을 함유하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 염화물은 GaCl3, InCl3, ZnCl2 에서 선택된 적어도 어느 하나를 함유하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 층의 최상위 단위 반도체층은 불화물을 함유하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 불화물은 GaF3, InF3, ZnF2 에서 선택된 적어도 어느 하나를 함유하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터.
  9. 기판;
    상기 기판 위에 형성되는 ZnO 계 채널 층;
    상기 기판과 채널 층의 사이에 마련되는 게이트;
    상기 채널 층과 게이트 사이에 마련되는 게이트 절연층;
    상기 채널 층의 양측에 마련되는 소스 및 드레인 전극; 그리고
    상기 채널 층과 소스 및 드레인 전극을 덮는 패시베이션층을 포함하는 박막 트랜지스터를 제조함에 있어서,
    상치 채널 층을 형성하는 단계는: 다수 층의 ZnO 계 단위 반도체 층을 형성하는 단계를 포함하며, 상기 채널 층의 최상위 단위 반도체 층의 Zn 농도를 하부의 다른 단위 반도체 층에 비해 낮게 조절하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 채널 층을 형성하는 단계에서, 최상위 단위 반도체층에 Sn 산화물을 함유시키는 것을 특징으로 하는 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 채널 층은 GIZO(GaInZn Oxide) 로 형성되는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 소스 및 드레인 전극을 형성하는 단계는:
    금속층을 형성하는 단계;
    금속층에 상기 채널에 대응하는 패턴을 가지는 마스크를 형성하는 단계;
    상기 마스크를 이용해 상기 금속층을 패터닝하여 상기 소스 및 드레인 전극을 형성하는 단계를 포함하며,
    상기 금속층을 패터닝하는 단계는
    염소계 가스 또는 불소계 가스를 함유하는 에칭 가스에 의한 에칭 단계를 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  13. 기판 위에 게이트와 이를 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에, ZnO 계 하부 반도체 층과 하부 반도체층에 비해 낮은 농도의 Zn을 함유하는 ZnO 계 상부 반도체 층을 포함하는 채널 물질층을 형성하는 단계;
    상기 채널 물질층 위에 박막 트랜지스터의 채널과 채널 양측의 소스/드레인에 대응하는 패턴을 가지는 마스크 층을 형성하는 단계;
    상기 마스크층을 이용해 상기 채널 물질 층을 패터닝하는 단계;
    상기 마스크 층에서 상기 채널 양측의 소스/드레인에 대응하는 부분을 제거하는 단계;
    상기 마스크 층에 덮이지 않은 상기 소스/드레인 영역을 플라즈마로 처리하여 소스/드레인 영역에 오믹 콘택 층을 형성하는 단계;
    상기 마스크 층을 제거한 후 상기 채널 양측의 오믹 콘택 층을 덮는 소스/ 드레인 전극을 형성하는 단계; 그리고
    상기 소스/드레인 전극 및 채널을 덮는 패시베이션 층을 형성하는 단계;를 포함하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법
  14. 제 13 항에 있어서,
    상기 마스크 층은 상기 채널 영역에 대응하는 부분이 그 양측의 소스/드레인 영역에 대응하는 부분에 비해 두껍게 형성되며,
    상기 마스크 층에서 상기 채널 양측의 소스/드레인에 대응하는 부분을 제거하는 단계에서 상기 마스크 층을 애슁하여 소스/드레인에 대응하는 부분을 제거하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 채널 물질층의 상부 반도체 층에 Sn 산화물을 함유시키는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  16. 제 15 항에 있어서,
    상기 소스 드레인 전극을 형성하는 단계에서 도전 물질층을 Cl계 가스와 F 계 가스 중 어느 하나를 포함하는 에칭 가스에 의한 건식 에칭법으로 패터닝하여, 소스/드레인 패터닝시 플라즈마 가스에 노출되는 채널 층에서 에칭 가스 중의 Cl 과 F 중 어느 하나와 채널 층 물질 간의 결합을 유도하여 염화물과 불화물 중의 어느 하나를 채널 층에 형성하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
  17. 제 13 항 또는 제 14 항에 있어서,
    상기 소스 드레인 전극을 형성하는 단계에서 도전 물질층을 Cl계 가스와 F 계 가스 중 어느 하나를 포함하는 에칭 가스에 의한 건식 에칭법으로 패터닝하여, 소스/드레인 패터닝시 플라즈마 가스에 노출되는 채널 층에서 에칭 가스 중의 Cl 과 F 중 어느 하나와 채널 층 물질 간의 결합을 유도하여 염화물과 불화물 중의 어느 하나를 채널 층에 형성하는 것을 특징으로 하는 ZnO 계 박막 트랜지스터의 제조방법.
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