KR101391964B1 - 반도체 장치 - Google Patents

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KR101391964B1
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순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체를 이용한 반도체 장치에 안정된 전기적 특성을 부여하여, 고신뢰성화하는 것을 목적의 하나로 한다.
반도체 장치가, 절연막과 절연막 위에서 이 절연막과 접하는 제 1 금속 산화물막과, 제 1 금속 산화물막과 일부가 접하는 산화물 반도체막과, 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극과 산화물 반도체막과 일부가 접하는 제 2 금속 산화물막과, 제 2 금속 산화물막 위에서 이 제 2 금속 산화물막과 접하는 게이트 절연막과 게이트 절연막 위의 게이트 전극을 가진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 이 트랜지스터는 집적회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만인 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물을 이용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
산화물 반도체를 이용한 트랜지스터는, 아몰퍼스(amorphous) 실리콘을 이용한 트랜지스터보다 동작 속도가 빠르고, 다결정 실리콘을 이용한 트랜지스터보다 제조가 용이하지만, 전기적 특성이 변동하기 쉽고, 신뢰성이 낮다는 문제점이 알려져 있다. 예를 들면, 광 BT 시험 전후에 있어서, 트랜지스터의 스레숄드 전압은 변동하게 된다. 이것에 대하여, 특허문헌 2 및 특허문헌 3에서는, 산화물 반도체를 이용한 트랜지스터의 스레숄드 전압의 시프트를 억제하기 위해, 산화물 반도체층의 상부면 또는 하부면의 적어도 일면에 형성한 계면 안정화층에 의해 산화물 반도체층의 계면에서의 전하 트랩을 방지하는 기술이 개시되어 있다.
일본국 특개 2006－165528호 공보 일본국 특개 2010－16347호 공보 일본국 특개 2010－16348호 공보
그러나, 특허문헌 2 또는 특허문헌 3에 개시된 트랜지스터는, 계면 안정화층으로서, 게이트 절연층 및 보호층과 동질성을 가지는 층을 이용하고 있고, 활성층과의 계면 상태를 양호하게 유지할 수 없기 때문에, 활성층과 계면 안정화층과의 계면에서의 전하 트랩을 억제하는 것이 곤란하다. 특히, 계면 안정화층과 활성층이 동등한 밴드 갭을 가지는 경우에는, 전하의 축적이 용이하게 일어날 수 있다.
따라서, 산화물 반도체를 이용한 트랜지스터는, 아직 충분한 신뢰성을 가지고 있다고는 할 수 없다.
이러한 문제를 감안하여, 산화물 반도체를 이용한 반도체 장치에 안정된 전기적 특성을 부여하여, 고신뢰성화하는 것을 목적의 하나로 한다.
개시하는 발명의 일 양태는, 게이트 절연막, 또는 보호 절연막 등의 절연막과, 활성층으로서의 산화물 반도체막이 직접적으로 접하는 것이 아니라, 이들 사이에, 이것들과 접하여 금속 산화물막이 존재하고, 또한 이 금속 산화물막은 산화물 반도체막과 동종의 성분으로 이루어지는 것을 기술적 사상으로 하는 것이다. 즉, 개시하는 발명의 일 양태는, 금속 산화물막 및 산화물 반도체막과는 다른 성분으로 이루어지는 절연막과, 금속 산화물막과, 산화물 반도체막이 적층된 구조를 구비하고 있다. 여기서, 「산화물 반도체막과 동종의 성분」이란, 산화물 반도체막의 구성 원소로부터 선택되는 하나 또는 복수의 금속 원소를 포함하는 것을 의미한다.
이러한 적층 구조를 구비함으로써, 반도체 장치의 동작 등에 기인하여 생길 수 있는 전하 등이 상술한 절연막과 산화물 반도체막과의 계면에 포획되는 것을 충분히 억제할 수 있는 것이다. 이 효과는, 산화물 반도체막과 성질이 맞는 재료에 의해 구성된 금속 산화물막을 산화물 반도체막과 접하는 양태로 존재시킴으로써, 반도체 장치의 동작 등에 기인하여 생길 수 있는 전하 등이 산화물 반도체막과 금속 산화물막과의 계면에 포획되는 것을 억제하고, 또한, 계면에 전하의 포획 중심이 형성될 수 있는 재료를 이용하여 구성된 절연막을 금속 산화물막과 접하는 양태로 존재시킴으로써, 금속 산화물막과 절연막과의 계면에 상술한 전하를 포획시킬 수 있다는 메카니즘에 의한 것이다.
즉, 금속 산화물막만으로는, 전하가 다량으로 생기는 상황에서 산화물 반도체막과의 계면에서의 전하의 포획을 억제하는 것이 곤란하게 되므로, 금속 산화물막과 접하는 양태의 절연막을 형성함으로써, 금속 산화물막과 절연막과의 계면에 우선적으로 전하를 포획하여, 산화물 반도체막과 금속 산화물막과의 계면에서의 전하의 포획을 억제할 수 있는 것이다. 이와 같이, 개시하는 발명의 일 양태에 관한 효과는, 절연막과, 금속 산화물막과, 산화물 반도체막이 적층된 구조에 기인하는 것이며, 금속 산화물막과 산화물 반도체막과의 적층 구조가 발생하는 효과와는 다른 것이라고 할 수 있다.
그리고, 산화물 반도체막의 계면에서의 전하의 포획을 억제하여, 전하의 포획 중심을 산화물 반도체막으로부터 멀리할 수 있다는 상술한 효과에 의해, 반도체 장치의 동작 불량을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있는 것이다.
또한, 상술한 메카니즘으로부터, 금속 산화물막은 충분한 두께를 가지고 있는 것이 바람직하다. 금속 산화물막이 얇은 경우에는, 금속 산화물막과 절연막과의 계면에 포획되는 전하의 영향이 커지는 경우가 있기 때문이다. 예를 들면, 금속 산화물막은, 산화물 반도체막보다 두껍게 하는 것이 적합하다.
또한, 절연성을 가지는 금속 산화물막은, 소스 전극 및 드레인 전극과 산화물 반도체막과의 접속을 방해하지 않는 양태로 형성되므로, 소스 전극 또는 드레인 전극과 산화물 반도체막과의 사이에 금속 산화물막이 존재하는 경우와 비교하여 저항의 증대를 막을 수 있다. 따라서, 트랜지스터의 전기적 특성의 저하를 억제할 수 있다.
또한, 산화물 반도체는 박막 형성 공정에 있어서, 산소의 과부족 등에 의한 화학양론적 조성으로부터의 차이나, 전자 공여체를 형성하는 수소나 수분의 혼입 등이 생기면, 그 전기 전도도가 변화하게 된다. 이러한 현상은, 산화물 반도체를 이용한 트랜지스터에 있어 전기적 특성의 변동 요인이 된다. 따라서, 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 산화물 반도체로부터 의도적으로 배제하고, 또한 불순물의 배제 공정에 의해 동시에 감소하게 되는, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막을 고순도화 및 전기적으로 i형(진성)화한다.
i형(진성)의 산화물 반도체는, n형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써 i형(진성)의 산화물 반도체, 또는 i형(진성)에 한없이 가까운 산화물 반도체로 한 것이다.
또한, 산화물 반도체막을 i형화하는 공정에 있어서, 산화물 반도체막과 동종의 성분으로 이루어지는 금속 산화물막도 동시에 i형화하는 것도 가능하다. 개시하는 발명의 일 양태에 있어서, 산화물 반도체막의 상부면 및 하부면에 형성된 금속 산화물막은, 수분이나 수소 등의 불순물이 충분히 저감되어, 전기적으로 i형화한 금속 산화물막인 것이 바람직하다.
고순도화된 산화물 반도체막을 가지는 트랜지스터는, 스레숄드 전압이나 온 전류 등의 전기적 특성에 온도 의존성을 거의 볼 수 없다. 또한, 광 열화(劣化)에 의한 트랜지스터 특성의 변동도 적다.
개시하는 발명의 일 양태는, 절연막과 절연막 위에서 이 절연막과 접하는 제 1 금속 산화물막과, 제 1 금속 산화물막과 일부가 접하는 산화물 반도체막과, 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극과, 산화물 반도체막과 일부가 접하는 제 2 금속 산화물막과, 제 2 금속 산화물막 위에서 이 제 2 금속 산화물막과 접하는 게이트 절연막과, 게이트 절연막 위의 게이트 전극을 가지는 반도체 장치이다.
상기에 있어서, 제 1 금속 산화물막 및 제 2 금속 산화물막은, 산화물 반도체막의 구성 원소를 포함하여 구성되는 일이 있다. 또한, 제 1 금속 산화물막 및 제 2 금속 산화물막의 에너지 갭은, 산화물 반도체막의 에너지 갭보다 큰 경우가 있다. 또한, 제 1 금속 산화물막 및 제 2 금속 산화물막의 전도대의 하단의 에너지는, 산화물 반도체막의 전도대의 하단의 에너지보다 높은 경우가 있다.
또한, 상기에 있어서, 제 1 금속 산화물막 및 제 2 금속 산화물막은, 산화 갈륨을 포함하여 구성되는 경우가 있다. 또한, 제 1 금속 산화물막의 구성 원소의 비율과 제 2 금속 산화물막의 구성 원소의 비율이 동일한 경우가 있다. 또한, 절연막은 산화 실리콘을 포함하여 구성되는 일이 있다. 또한, 게이트 절연막은 산화 실리콘 또는 산화 하프늄을 포함하여 구성되는 일이 있다.
또한, 상기에 있어서, 제 2 금속 산화물막은, 소스 전극 및 드레인 전극을 덮고, 또한 제 1 금속 산화물막과 접하여 형성되는 일이 있다. 또한, 산화물 반도체막은 제 1 금속 산화물막 및 제 2 금속 산화물막으로 둘러싸이는 경우가 있다.
또한, 상기에 있어서, 산화물 반도체막의 채널 길이 방향의 측단부와 제 1 금속 산화물막의 채널 길이 방향의 측단부가 일치하는 일이 있다. 또한, 산화물 반도체막의 채널 길이 방향의 측단부와 제 2 금속 산화물막의 채널 길이 방향의 측단부가 일치하는 일이 있다.
또한, 상기에 있어서, 게이트 절연막 및 게이트 전극을 덮는 제 2 절연막을 가지는 일이 있다. 또한, 산화물 반도체막의 하방에 도전막을 가지는 일이 있다.
또한, 상기에 있어서, 소스 전극과 드레인 전극의 간격에 의해 결정되는 트랜지스터의 채널 길이(L)는, 10 nm 이상 10μm 이하, 예를 들면, 0.1μm∼0.5μm로 할 수 있다. 물론, 채널 길이(L)는 1μm 이상이어도 상관없다. 또한, 채널폭(W)에 대해서도, 10 nm 이상으로 할 수 있다.
본 발명의 한 형태에 의해, 안정적인 전기 특성을 가지는 트랜지스터가 제공된다.
또는, 본 발명의 한 형태에 의해, 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 가지는 반도체 장치가 제공된다.
도 1은 반도체 장치의 일 양태를 나타낸 평면도 및 단면도.
도 2는 산화물 반도체막 및 금속 산화물막을 가지는 트랜지스터의 밴드도.
도 3은 반도체 장치의 일 양태를 나타낸 도면.
도 4는 반도체 장치의 제작 공정의 일례를 나타낸 도면.
도 5는 반도체 장치의 제작 공정의 일례를 나타낸 도면.
도 6은 반도체 장치의 한 형태를 설명한 도면.
도 7은 반도체 장치의 한 형태를 설명한 도면.
도 8은 반도체 장치의 한 형태를 설명한 도면.
도 9는 반도체 장치의 한 형태를 설명한 도면.
도 10은 전자기기를 나타낸 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 또한, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 제 1, 제 2로 붙여지는 서수사는 편의상 이용하는 것이고, 공정순 또는 적층순을 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 한 형태를, 도 1 내지 도 5를 이용하여 설명한다.
＜반도체 장치의 구성예＞
도 1에는, 개시하는 발명의 일 양태에 관한 반도체 장치의 예로서, 트랜지스터(110)의 평면도 및 단면도를 나타낸다. 여기서, 도 1(A)은 평면도이며, 도 1(B) 및 도 1(C)은 각각, 도 1(A)의 A－B 단면 및 C－D 단면에 관한 단면도이다. 또한, 도 1(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(110)의 구성 요소의 일부(예를 들면, 제 2 금속 산화물막(210) 등)을 생략하고 있다.
도 1에 나타낸 트랜지스터(110)는, 기판(200) 위의 절연막(202), 제 1 금속 산화물막(204), 산화물 반도체막(206), 소스 전극(208a), 드레인 전극(208b), 제 2 금속 산화물막(210), 게이트 절연막(212), 게이트 전극(214)을 포함한다.
도 1에 나타낸 트랜지스터에 있어서, 제 2 금속 산화물막(210)은 소스 전극(208a) 및 드레인 전극(208b)을 덮고, 또한, 제 1 금속 산화물막(204)의 일부와 접하도록 설치되어 있다. 또한, 도 1에서, 제 1 금속 산화물막(204)과 제 2 금속 산화물막(210)은 산화물 반도체막(206)이 존재하지 않는 영역에서 접하고 있다. 즉, 산화물 반도체막(206)은 제 1 금속 산화물막(204) 및 제 2 금속 산화물막(210)에 둘러싸여 있다.
여기서, 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)에는, 산화물 반도체막(206)과 동종의 성분으로 이루어지는 산화물을 이용하는 것이 바람직하다. 구체적으로는, 산화물 반도체막의 구성 원소로부터 선택되는 하나 또는 복수의 금속 원소의 산화물로 이루어지는 막이다. 이러한 재료는 산화물 반도체막(206)과 성질이 맞고, 이것을 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)에 이용함으로써, 산화물 반도체막과의 계면 상태를 양호하게 유지할 수 있기 때문이다. 즉, 상술한 재료를 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)에 이용함으로써, 산화물 반도체막과 이것에 접하는 금속 산화막의 계면(여기에서는, 제 1 금속 산화물막(204)과 산화물 반도체막(206)과의 계면, 또는, 제 2 금속 산화물막(210)과 산화물 반도체막(206)과의 계면)에서의 전하의 포획을 억제할 수 있는 것이다.
또한, 제 1 금속 산화물막(204)과 제 2 금속 산화물막(210)은, 모두 산화물 반도체막과 동종의 성분으로 이루어지는 막이기 때문에, 산화물 반도체막(206)이 존재하지 않는 영역에서 제 1 금속 산화물막(204)과 제 2 금속 산화물막(210)이 접하는 구성으로 하는 경우에는, 이들의 밀착성을 향상시킬 수 있다. 또한, 제 1 금속 산화물막(204)의 구성 원소의 비율과 제 2 금속 산화물막(210)의 구성 원소의 비율을 동일하게 하는 것이 보다 바람직하다.
또한, 산화물 반도체막(206)을 활성층으로서 이용하는 관계상, 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)의 에너지 갭은, 산화물 반도체막(206)의 에너지 갭보다 큰 것이 요구된다. 또한, 제 1 금속 산화물막(204)과 산화물 반도체막(206)의 사이, 또는, 제 2 금속 산화물막(210)과 산화물 반도체막(206)의 사이에는, 최저한 실온(20℃)에서, 산화물 반도체막(206)으로부터 캐리어가 유출하지 않을 정도의 에너지 장벽의 형성이 요구된다. 예를 들면, 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)의 전도대의 하단과 산화물 반도체막(206)의 전도대의 하단과의 에너지차, 혹은, 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)의 원자가 전자대의 상단과 산화물 반도체막(206)의 원자가 전자대의 상단과의 에너지차는 0.5 eV 이상인 것이 바람직하고, 0.7 eV 이상라면 보다 바람직하다. 또한, 1.5 eV 이하라면 바람직하다.
구체적으로는, 예를 들면, 산화물 반도체막(206)에 In－Ga－Zn－O계의 재료를 이용하는 경우에는, 산화 갈륨을 포함하는 재료 등을 이용하여 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)을 형성하면 좋다. 또한, 산화 갈륨과 In－Ga－Zn－O계의 재료를 접촉시킨 경우의 에너지 장벽은, 원자가 전자대측에서 약 0.8 eV가 되고, 원자가 전자대측에서 약 0.9 eV가 된다.
또한, 산화 갈륨은 GaOx라고도 표기되고, 산소가 화학양론비보다 과잉이 되도록 x의 값을 설정하는 것이 바람직하다. 예를 들면, x의 값을 1.4 이상 2.0 이하로 하는 것이 바람직하고, x의 값을 1.5 이상 1.8 이하로 하는 것이 보다 바람직하다. 단, 산화 갈륨막 중에, 이트륨 등의 3족 원소, 하프늄 등의 4족 원소, 알루미늄 등의 13족 원소, 실리콘 등의 14족 원소, 질소 등의 수소 이외의 불순물 원소를 포함시킴으로써, 산화 갈륨의 에너지 갭을 확대시켜 절연성을 높여도 좋다. 불순물을 포함하지 않는 산화 갈륨막의 에너지 갭은 4.9 eV 이지만, 상술한 불순물을, 예를 들면, 0 원자% 초과 20 원자% 이하 정도 포함시킴으로써, 그 에너지 갭을 6 eV 정도까지 확대할 수 있다.
또한, 전하의 발생원이나 포획 중심을 저감한다는 관점에서는, 금속 산화물막에 있어서의 수소나 물 등의 불순물은 충분히 저감된 것인 것이 바람직하다. 이 사상은, 산화물 반도체막에서의 불순물 저감의 사상과 공통되는 것이다.
또한, 절연막(202)이나 게이트 절연막(212)에는, 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)과 접촉시킴으로써, 그 계면에 전하의 포획 중심이 형성될 수 있는 재료를 이용하는 것이 바람직하다. 이러한 재료를 절연막(202)이나 게이트 절연막(212)에 이용함으로써, 전하는 절연막(202)과 제 1 금속 산화물막(204)과의 계면, 또는, 게이트 절연막(212)과 제 2 금속 산화물막(210)과의 계면에 포획되기 때문에, 제 1 금속 산화물막(204)과 산화물 반도체막(206)의 계면에서의 전하 포획, 또는, 제 2 금속 산화물막(210)과 산화물 반도체막(206)의 계면에서의 전하 포획을 충분히 억제할 수 있게 된다. 단, 게이트 절연막(212)과 제 2 금속 산화물막(210)과의 계면에 전하의 포획 중심이 다수 형성되는 경우에는, 오히려 트랜지스터 특성이 악화되게 될 수도 있기 때문에 산화물 반도체막(206)과 제 2 금속 산화물막(210)과의 계면과 비교하여 약간 더 전하의 포획 중심이 형성되기 쉬운 정도가 적합하다고 할 수 있다.
구체적으로는, 절연막(202)이나 게이트 절연막(212)에는, 산화 실리콘, 질화 실리콘, 산화 알루미늄, 질화 알루미늄, 이들의 혼합 재료 등을 이용하면 좋다. 예를 들면, 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)에 산화 갈륨을 포함하는 재료를 이용하는 경우에는, 절연막(202)이나 게이트 절연막(212)에는, 산화 실리콘이나 질화 실리콘 등을 이용하는 것이 적합하다. 또한, 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)과 접하는 관계상, 절연막(202)이나 게이트 절연막(212)의 에너지 갭은 제 1 금속 산화물막(204)이나 제 2 금속 산화물막(210)의 에너지 갭보다 큰 것이 바람직하다.
또한, 절연막(202)과 제 1 금속 산화물막(204)과의 계면, 또는, 게이트 절연막(212)과 제 2 금속 산화물막(210)과의 계면에 전하의 포획 중심을 형성할 수 있다면, 절연막(202)이나 게이트 절연막(212)의 재료를 상술한 것으로 한정할 필요는 없다. 또한, 절연막(202)과 제 1 금속 산화물막(204)과의 계면, 또는, 게이트 절연막(212)과 제 2 금속 산화물막(210)과의 계면에, 전하의 포획 중심이 형성되는 처리를 행하여도 좋다. 이러한 처리로서는, 예를 들면, 플라즈마 처리나 원소의 첨가 처리(이온 주입 등)가 있다.
트랜지스터(110) 위에는, 제 2 절연막이 더 형성되어 있어도 좋다. 또한, 소스 전극(208a)이나 드레인 전극(208b)과 배선을 전기적으로 접속시키기 위해, 절연막(202), 제 1 금속 산화물막(204), 제 2 금속 산화물막(210), 게이트 절연막(212) 등에는 개구가 형성되어 있어도 좋다. 또한, 산화물 반도체막(206)의 하방에, 또는, 제 2 게이트 전극을 가지고 있어도 좋다. 또한, 산화물 반도체막(206)은 섬 형상으로 가공되어 있는 것이 바람직하지만, 섬 형상으로 가공되어 있지 않아도 좋다.
도 2는, 상술한 트랜지스터(110), 즉, 게이트 전극(GE)측으로부터 절연막, 금속 산화물막, 산화물 반도체막, 금속 산화물막 및 절연막을 접합한 구조,에서의 에너지 밴드도(모식도)이며, EF는 산화물 반도체막의 페르미 준위이다. 도 2에서는, 절연막, 금속 산화물막, 산화물 반도체막 모두가 진성이라는 이상적인 상황을 가정하고, 절연막으로서 산화 실리콘(SiOx)(밴드 갭(Eg) 8eV∼9 eV)을, 금속 산화물막으로서 산화 갈륨(GaOx)(밴드 갭(Eg) 4.9 eV)을, 산화물 반도체막(OS)으로서 In－Ga－Zn－O계 비단결정막(밴드 갭(Eg) 3.15 eV)을 이용한 경우에 대하여 나타내고 있다. 또한, 산화 실리콘의 진공 준위와 전도대 하단의 에너지차는 0.95 eV 이며, 산화 갈륨의 진공 준위와 전도대 하단의 에너지차는 3.5 eV 이며, In－Ga－Zn－O계 비단결정막의 진공 준위와 전도대 하단의 에너지차는 4.3 eV 이다.
도 2에 나타낸 바와 같이, 산화물 반도체막의 게이트 전극측(채널측)에는, 산화물 반도체와 금속 산화물과의 계면에 약 0.8 eV 및 약 0.95 eV의 에너지 장벽이 존재한다. 마찬가지로, 산화물 반도체막의 백 채널측(게이트 전극과는 반대측)에도, 산화물 반도체와 금속 산화물과의 계면에 약 0.8 eV 및 약 0.95 eV의 에너지 장벽이 존재한다. 산화물 반도체와 금속 산화물과의 계면에 있어서, 이러한 에너지 장벽이 존재함으로써, 그 계면에 있어서 캐리어의 이동은 방해될 수 있기 때문에, 캐리어는 산화물 반도체로부터 금속 산화물로 이동하는 일 없이, 산화물 반도체 중을 이동한다. 도 2에 나타낸 바와 같이, 산화물 반도체막, 금속 산화물층, 및 절연층을, 산화물 반도체막이 산화물 반도체보다 밴드 갭이 단계적으로 커지는 재료(금속 산화물막보다 절연막의 밴드 갭이 큼)로 끼워지도록 형성한 경우에, 그와 같은 유익한 결과를 얻을 수 있다.
도 3(A) 내지 도 3(G)에, 트랜지스터(110)와는 다른 구성의 트랜지스터의 단면 구조를 나타낸다. 도 3(A) 내지 도 3(G)에서는, 개시하는 발명의 일 양태에 관한 트랜지스터로서 탑 게이트형의 트랜지스터를 나타낸다.
도 3(A)에 나타낸 트랜지스터(120)는 절연막(202), 제 1 금속 산화물막(204), 산화물 반도체막(206), 소스 전극(208a), 드레인 전극(208b), 제 2 금속 산화물막(210), 게이트 절연막(212), 게이트 전극(214)을 포함하는 점에서, 트랜지스터(110)와 공통된다. 트랜지스터(120)와 트랜지스터(110)의 차이는, 산화물 반도체막(206)과, 소스 전극(208a)이나 드레인 전극(208b)이 접속하는 위치이다. 즉, 트랜지스터(120)에서는, 산화물 반도체막(206)의 하부에서 소스 전극(208a)이나 드레인 전극(208b)이 접하고 있다. 그 외의 구성 요소에 대해서는, 도 1의 트랜지스터(110)와 마찬가지이다. 자세한 것은, 도 1에 관한 기재를 참작할 수 있다.
도 3(B)에 나타낸 트랜지스터(130)는 상술한 각 구성 요소를 포함하는 점에서, 도 3(A)에 나타낸 트랜지스터(120)와 공통된다. 트랜지스터(130)와 트랜지스터(120)와의 차이는, 절연막(202)이 볼록 형상을 가지고, 또한, 산화물 반도체막(206)이 제 1 금속 산화물막(204) 및 제 2 금속 산화물막(210)에 의해, 완전하게는 덮이지 않은 점이다. 그 외의 구성 요소에 대해서는, 도 3(A)과 마찬가지이다.
도 3(C)에 나타낸 트랜지스터(140)는 상술한 각 구성 요소를 포함하는 점에서, 도 3(B)에 나타낸 트랜지스터(130)와 공통된다. 트랜지스터(140)와 트랜지스터(130)와의 차이는, 절연막(202)이 평탄한 형상을 가지고, 제 1 금속 산화물막(204)이 볼록 형상을 가지는 점이다. 또한, 기판(200)이 절연막(202)의 기능을 가지는 경우에는, 절연막(202)은 형성하지 않아도 좋다. 그 외의 구성 요소에 대해서는, 도 3(B)과 마찬가지이다.
도 3(D) 내지 도 3(G)에 나타낸 트랜지스터(150), 트랜지스터(160), 트랜지스터(170), 트랜지스터(180)는 상술한 각 구성 요소를 포함하는 점에서, 각각, 도 1, 도 3(A) 내지 도 3(C)에 나타낸 트랜지스터(110), 트랜지스터(120), 트랜지스터(130), 트랜지스터(140)와 공통된다. 이들의 차이는, 제 1 금속 산화물막(204) 또는 제 2 금속 산화물막(210)이 섬 형상으로 가공되어 있는지 여부이다. 그 외의 구성 요소에 대해서는, 도 1, 도 3(A) 내지 도 3(C)과 마찬가지이다.
＜트랜지스터의 제작 공정의 예＞
이하, 도 4 및 도 5를 이용하여, 도 1 또는 도 3(A)에 나타낸 트랜지스터의 제작 공정의 예에 대하여 설명한다.
＜트랜지스터(110)의 제작 공정＞
도 4(A) 내지 도 4(E)를 이용하여, 도 1에 나타낸 트랜지스터(110)의 제작 공정의 일례에 대하여 설명한다. 또한, 도 3(D)에 나타낸 트랜지스터(150)의 제작 공정은, 산화물 반도체막(206)의 형상에 맞추어 제 1 금속 산화물막(204) 등을 가공하는 점을 제외하고, 트랜지스터(110)의 제작 공정과 마찬가지이다.
먼저, 기판(200) 위에 절연막(202)을 형성하고, 절연막(202) 위에 접하도록, 제 1 금속 산화물막(204)을 형성한다(도 4(A) 참조).
기판(200)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(200)으로서 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(200)으로서 이용해도 좋다.
또한, 기판(200)으로서 가요성 기판을 이용해도 좋다. 가요성 기판 위에 트랜지스터를 형성하는 경우, 가요성 기판 위에 직접적으로 트랜지스터를 만들어도 좋고, 다른 기판에 트랜지스터를 형성한 후, 이것을 박리하여, 가요성 기판으로 전치해도 좋다. 또한, 트랜지스터를 박리하여, 가요성 기판으로 전치하기 위해서는, 상기 다른 기판과 트랜지스터와의 사이에 박리층을 형성하면 좋다.
절연막(202)에는, 제 1 금속 산화물막(204)과 접촉시킴으로써, 그 계면에 전하의 포획 중심이 형성될 수 있는 재료를 이용하는 것이 바람직하다. 이러한 재료를 절연막(202)에 이용함으로써, 전하는 절연막(202)과 제 1 금속 산화물막(204)과의 계면에 포획되기 때문에, 제 1 금속 산화물막(204)과 산화물 반도체막(206)의 계면에서의 전하 포획을 충분히 억제할 수 있게 된다.
구체적으로는, 절연막(202)에는, 산화 실리콘, 질화 실리콘, 산화 알루미늄, 질화 알루미늄, 이들의 혼합 재료 등을 이용하면 좋다. 예를 들면, 제 1 금속 산화물막(204)에 산화 갈륨을 포함하는 재료를 이용하는 경우, 절연막(202)에는, 산화 실리콘이나 질화 실리콘 등을 이용하는 것이 적합하다. 또한, 제 1 금속 산화물막(204)과 접하는 관계상, 절연막(202)의 에너지 갭은, 제 1 금속 산화물막(204)의 에너지 갭보다 큰 것이 바람직하다.
또한, 절연막(202)과 제 1 금속 산화물막(204)과의 계면에 전하의 포획 중심을 형성할 수 있다면, 절연막(202)의 재료를 상술한 것으로 한정할 필요는 없다. 또한, 절연막(202)과 제 1 금속 산화물막(204)과의 계면에, 전하의 포획 중심이 형성되는 처리를 행하여도 좋다. 이러한 처리로서는, 예를 들면, 플라즈마 처리나 원소의 첨가 처리(이온 주입 등)가 있다.
절연막(202)의 제작 방법에 특별히 한정은 없지만, 예를 들면, 플라즈마 CVD법이나 스퍼터링법 등의 성막 방법을 이용하여 절연막(202)을 제작할 수 있다. 또한, 절연막(202)은 상술한 재료를 포함하는 절연막의 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 기판(200)으로서 상술한 바와 같은 절연 재료를 포함하는 것을 이용하는 경우에는, 기판(200)을 절연막(202)으로서 취급할 수 있다. 즉, 여기서 언급하는 절연막(202)을 생략하는 것도 가능하다. 이 경우, 기판(200)은 산화 실리콘 등을 이용한 것이면 보다 바람직하다.
제 1 금속 산화물막(204)에는, 산화물 반도체막(206)과 동종의 성분으로 이루어지는 산화물을 이용하는 것이 바람직하다. 이러한 재료는 산화물 반도체막(206)과 성질이 맞고, 이것을 제 1 금속 산화물막(204)에 이용함으로써, 산화물 반도체막과의 계면 상태를 양호하게 유지할 수 있기 때문이다. 즉, 상술한 재료를 제 1 금속 산화물막(204)에 이용함으로써, 산화물 반도체막과 이것에 접하는 금속 산화막의 계면(여기에서는, 제 1 금속 산화물막(204)과 산화물 반도체막(206)과의 계면)에 있어서의 전하의 포획을 억제할 수 있는 것이다.
또한, 산화물 반도체막(206)을 활성층으로서 이용하는 관계상, 제 1 금속 산화물막(204)의 에너지 갭은, 산화물 반도체막(206)의 에너지 갭보다 큰 것이 요구된다. 또한, 제 1 금속 산화물막(204)과 산화물 반도체막(206)의 사이에는, 최저한 실온(20℃)에서, 산화물 반도체막(206)으로부터 캐리어가 유출되지 않을 정도의 에너지 장벽의 형성이 요구된다. 예를 들면, 제 1 금속 산화물막(204)의 전도대의 하단과 산화물 반도체막(206)의 전도대의 하단과의 에너지차, 혹은, 제 1 금속 산화물막(204)의 원자가 전자대의 상단과 산화물 반도체막(206)의 원자가 전자대의 상단과의 에너지차는 0.5 eV 이상인 것이 바람직하고, 0.7 eV 이상이라면 보다 바람직하다. 또한, 1.5 eV 이하이라면 바람직하다.
또한, 전하의 발생원이나 포획 중심을 저감한다는 관점에서는, 금속 산화물막에서의 수소나 물 등의 불순물은 충분히 저감된 것인 것이 바람직하다. 이 사상은, 산화물 반도체막에서의 불순물 저감의 사상과 공통되는 것이다.
제 1 금속 산화물막(204)의 제작 방법에 특별히 한정은 없다. 예를 들면, 플라즈마 CVD법이나 스퍼터링법 등의 성막 방법을 이용하여 제 1 금속 산화물막(204)을 제작할 수 있다. 또한, 수소나 물 등이 혼입하기 어렵다는 점에서는 스퍼터링법 등이 적당하다. 한편, 막의 품질을 높인다는 점에서는, 플라즈마 CVD법 등이 적당하다.
다음에, 제 1 금속 산화물막(204) 위에 산화물 반도체막을 형성하고, 이 산화물 반도체막을 가공하여 섬 형상의 산화물 반도체막(206)을 형성한다(도 4(B) 참조).
산화물 반도체막은, 수소나 물 등이 혼입하기 어려운 방법으로 제작하는 것이 바람직하다. 예를 들면, 스퍼터링법 등을 이용하여 제작할 수 있다. 또한, 산화물 반도체막의 두께는, 3 nm 이상 30 nm 이하로 하는 것이 바람직하다. 산화물 반도체막을 너무 두껍게 하면(예를 들면, 막두께를 50 nm 이상), 트랜지스터가 노멀리 온이 되어 버릴 우려가 있기 때문이다. 또한, 절연막(202), 제 1 금속 산화물막(204) 및 산화물 반도체막은, 대기에 접하게 하는 일 없이 연속해 성막하는 것이 바람직하다.
산화물 반도체막에 이용하는 재료로서는, 4원계 금속 산화물인 In－Sn－Ga－Zn－O계나, 3원계 금속 산화물인 In－Ga－Zn－O계, In－Sn－Zn－O계, In－Al－Zn－O계, Sn－Ga－Zn－O계, Al－Ga－Zn－O계, Sn－Al－Zn－O계나, 2원계 금속 산화물인 In－Zn－O계, Sn－Zn－O계, Al－Zn－O계, Zn－Mg－O계, Sn－Mg－O계, In－Mg－O계, In－Ga－O계나, 단원계 금속 산화물인 In－O계, Sn－O계, Zn－O계 등을 이용할 수 있다. 또한, 상기의 재료에 SiO2를 포함시켜도 좋다. 여기서, 예를 들면, In－Ga－Zn－O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물막이라는 의미이며, 그 조성비는 특별히 묻지 않는다. 또한, In과 Ga와 Zn 이외의 원소를 포함하고 있어도 좋다.
또한, 산화물 반도체막은 화학식 InMO3(ZnO)m(m＞0)으로 표기되는 재료를 이용한 박막으로 할 수 있다. 여기서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 이용할 수 있다.
본 실시형태에서는, 산화물 반도체막을, In－Ga－Zn－O계의 산화물 반도체 성막용 타겟을 이용한 스퍼터링법에 의해 형성한다.
산화물 반도체로서 In－Ga－Zn－O계의 재료를 이용하는 경우, 이용하는 타겟으로서는, 예를 들면, 조성비로서 In2O3：Ga2O3：ZnO = 1：1：1［mol비］의 산화물 반도체 성막용 타겟을 이용할 수 있다. 또한, 타겟의 재료 및 조성을 상술한 것에 한정할 필요는 없다. 예를 들면, In2O3：Ga2O3：ZnO = 1：1：2［mol비］의 조성비의 산화물 반도체 성막용 타겟을 이용할 수도 있다.
또한, 산화물 반도체로서 In－Zn－O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는 원자수비로, In：Zn = 50：1∼1：2(몰비로 환산하면 In2O3：ZnO = 25：1∼1：4), 바람직하게는 In：Zn = 20：1∼1：1(몰비로 환산하면 In2O3：ZnO = 10：1∼1：2), 더욱 바람직하게는 In：Zn = 15：1∼1.5：1(몰비로 환산하면 In2O3：ZnO = 15：2∼3：4)로 한다. 예를 들면, In－Zn－O계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In：Zn：O = X：Y：Z일 때, Z＞1.5X＋Y로 한다.
산화물 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 충전율이 높은 산화물 반도체 성막용 타겟을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 할 수 있기 때문이다.
성막의 분위기는 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는, 희가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또한, 산화물 반도체막으로 수소, 물, 수산기, 수소화물 등이 혼입하는 것을 막기 위해, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 이용한 분위기로 하는 것이 바람직하다.
예를 들면, 산화물 반도체막은 다음과 같이 형성할 수 있다.
먼저, 감압 상태로 보유된 성막실 내에 기판(200)을 보유하고, 기판 온도를 100℃ 이상 600℃ 이하 바람직하게는 200℃ 이상 400℃ 이하로 한다. 기판(200)이 가열된 상태로 성막을 행함으로써, 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있기 때문이다. 또한, 스퍼터링에 의한 산화물 반도체막의 손상을 경감할 수 있기 때문이다.
다음에, 성막실 내의 잔류 수분을 제거하면서, 수소 및 수분 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타겟을 이용하여 기판(200) 위에 산화물 반도체막을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 배기 수단으로서 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프 등의 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소 분자나, 물(H2O) 등의 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거되어 있기 때문에, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서, 기판과 타겟 사이의 거리를 100 mm, 압력을 0.6 Pa, 직류(DC) 전원을 0.5 kW, 성막 분위기를 산소(산소 유량 비율 100%) 분위기로 할 수 있다. 또한, 펄스 직류 전원을 이용하면, 성막시에 발생하는 분상 물질(파티클, 먼지라고도 함)을 경감할 수 있어, 막두께의 편차도 작아지기 때문에 바람직하다.
또한, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 1 금속 산화물막(204)의 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 함)을 제거하는 것이 바람직하다. 역스퍼터링이란, 기판에 전압을 인가하여, 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 또한, 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 이용해도 좋다.
산화물 반도체막의 가공은, 소망의 형상의 마스크를 산화물 반도체막 위에 형성한 후, 이 산화물 반도체막을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 좋다. 또한, 산화물 반도체막을 가공할 때에, 제 1 금속 산화물막(204)의 가공 등을 아울러 행함으로써, 도 3(D)에 나타낸 트랜지스터(150)를 제작할 수 있다.
또한, 산화물 반도체막의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋다. 물론, 이것들을 조합하여 이용해도 좋다.
그 후, 산화물 반도체막에 대하여, 열처리(제 1 열처리)를 행하는 것이 바람직하다. 이 제 1 열처리에 의해 산화물 반도체막 중의 과잉의 수소(물이나 수산기를 포함함)를 제거하고, 산화물 반도체막의 구조를 정돈하여 에너지 갭 중의 결함 준위를 저감할 수 있다. 제 1 열처리의 온도는, 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하이다. 또한, 제 1 열처리의 온도는 기판의 변형점 미만으로 하는 것이 바람직하다.
또한, 이 제 1 열처리에 의해, 제 1 금속 산화물막(204) 중의 과잉의 수소(물이나 수산기를 포함함)를 제거하는 것도 가능하다.
열처리는, 예를 들면, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하여, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 이 동안, 산화물 반도체막은 대기에 접하지 않게 하여, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 제 1 열처리로서 가열된 불활성 가스 분위기 중으로 피처리물을 투입하여, 수 분간 가열한 후, 이 불활성 가스 분위기로부터 피처리물을 취출하는 GRTA 처리를 행하여도 좋다. GRTA 처리를 이용하면 단시간에서의 고온 열처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 넘는 온도 조건에서도 적용이 가능하게 된다. 또한, 처리 중에, 불활성 가스를, 산소를 포함하는 가스로 전환해도 좋다. 산소를 포함하는 분위기에서 제 1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 한다.
어쨌든, 제 1 열처리에 의해 불순물을 저감하여, i형(진성) 반도체 또는 i형 반도체에 한없이 가까운 산화물 반도체막을 형성함으로써, 매우 뛰어난 특성의 트랜지스터를 실현할 수 있다.
그런데, 상술한 열처리(제 1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 이 열처리를 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 이 탈수화 처리나, 탈수소화 처리는 예를 들면, 산화물 반도체막을 섬 형상으로 가공한 후 등의 타이밍에 행하는 것도 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 1회에 한정하지 않고 다수회 행하여도 좋다.
또한, 여기에서는, 산화물 반도체막을 섬 형상으로 가공한 후에, 제 1 열처리를 행하는 구성에 대하여 설명했지만, 개시하는 발명의 일 양태는 이것에 한정하여 해석되지 않는다. 제 1 열처리를 행한 후에, 산화물 반도체막을 가공해도 좋다.
다음에, 제 1 금속 산화물막(204) 및 산화물 반도체막(206) 위에, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 이 도전막을 가공하여, 소스 전극(208a) 및 드레인 전극(208b)을 형성한다(도 4(C) 참조). 또한, 여기서 형성되는 소스 전극(208a)의 단부와 드레인 전극(208b)의 단부와의 간격에 의해, 트랜지스터의 채널 길이(L)가 결정되게 된다.
소스 전극(208a) 및 드레인 전극(208b)에 이용하는 도전막으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성을 이용해도 좋다.
또한, 소스 전극(208a) 및 드레인 전극(208b)에 이용하는 도전막은 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3―SnO2, ITO라고 약기함), 산화 인듐 산화 아연 합금(In2O3―ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
도전막의 가공은, 레지스트 마스크를 이용한 에칭에 의해 행할 수 있다. 이 에칭에 이용하는 레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광 등을 이용하면 좋다.
또한, 채널 길이(L) = 25 nm 미만의 노광을 행하는 경우에는, 예를 들면, 수 nm∼수 10 nm으로 매우 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여, 레지스트 마스크 형성시의 노광을 행하면 좋다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 미세화하는 것이 가능하고, 회로의 동작 속도를 높일 수 있다.
또한, 소위 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 막두께를 가지는 형상이 되어, 애싱에 의해 형상을 더욱 변형시킬 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용하는 것이 가능하다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 즉, 공정의 간략화가 가능하게 된다.
또한, 도전막의 에칭 시에, 산화물 반도체막(206)의 일부가 에칭되어, 홈부(오목부)를 가지는 산화물 반도체막이 될 수도 있다.
그 후, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하여, 노출되어 있는 산화물 반도체막의 표면에 부착된 흡착수 등을 제거해도 좋다. 플라즈마 처리를 행한 경우, 이 플라즈마 처리에 계속하여 대기에 접하지 않게 하여, 산화물 반도체막(206)의 일부에 접하는 제 2 금속 산화물막(210)을 형성하는 것이 바람직하다.
다음에, 소스 전극(208a) 및 드레인 전극(208b)을 덮고, 또한, 산화물 반도체막(206)의 일부와 접하도록, 제 2 금속 산화물막(210)을 형성하고, 그 후, 제 2 금속 산화물막(210)과 접하도록, 게이트 절연막(212)을 형성한다(도 4(D) 참조).
제 2 금속 산화물막(210)은 제 1 금속 산화물막(204)과 마찬가지이므로, 자세한 것은 생략한다.
게이트 절연막(212)도 절연막(202)과 마찬가지이다. 단, 트랜지스터의 게이트 절연막으로서 기능하는 것을 고려하여, 산화 하프늄 등의 비유전률이 높은 재료를 채용해도 좋다. 단, 이 경우에도, 제 2 금속 산화물막(210)과 접촉시킴으로써, 그 계면에 전하의 포획 중심이 형성될 수 있는 재료를 이용하는 것이 바람직하다는 것에 변화는 없다.
제 2 금속 산화물막(210)의 형성 후, 또는, 게이트 절연막(212)의 형성 후에는, 제 2 열처리를 행하는 것이 바람직하다. 제 2 열처리의 온도는, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하이다. 또한, 제 2 열처리의 온도는 기판의 변형점 미만으로 하는 것이 바람직하다.
제 2 열처리는, 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
제 2 열처리에서는, 산화물 반도체막(206)과 제 2 금속 산화물막(210)이 접한 상태로 가열된다. 따라서, 상술한 탈수화(또는 탈수소화) 처리에 의해 감소하게 될 가능성이 있는 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를, 산소를 포함하는 제 2 금속 산화물막(210)으로부터 산화물 반도체막에 공급할 수 있다. 이것에 의해, 산화물 반도체막 중의 전하 포획 중심을 저감할 수 있다.
또한, 이 열처리에 의해, 제 1 금속 산화물막(204) 또는 제 2 금속 산화물막(210) 중의 불순물도 동시에 제거되어, 고순도화될 수 있다.
또한, 제 2 열처리의 타이밍은 산화물 반도체막(206)의 형성 후라면 특별히 한정되지 않는다. 예를 들면, 게이트 전극(214)의 형성 후에 제 2 열처리를 행하여도 좋다. 또는, 제 1 열처리에 계속하여 제 2 열처리를 행하여도 좋고, 제 1 열처리에 제 2 열처리를 겸하게 해도 좋고, 제 2 열처리에 제 1 열처리를 겸하게 해도 좋다.
위에서 설명한 바와 같이, 제 1 열처리와 제 2 열처리의 적어도 한쪽을 적용함으로써, 산화물 반도체막(206)을, 그 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화할 수 있다. 고순도화된 산화물 반도체막(206) 중에서는 도너에 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이다.
그 후, 게이트 전극(214)을 형성한다(도 4(E) 참조). 게이트 전극(214)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극(214)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
이상의 공정으로 트랜지스터(110)가 형성된다.
＜트랜지스터(120)의 제작 공정＞
도 5(A) 내지 도 5(E)를 이용하여, 도 3(A)에 나타낸 트랜지스터(120)의 제작 공정의 일례에 대하여 설명한다. 또한, 도 3(E)에 나타낸 트랜지스터(160)의 제작 공정은, 산화물 반도체막(206)의 형상에 맞추어 제 2 금속 산화물막(210)을 가공하는 점을 제외하고, 트랜지스터(120)의 제작 공정과 마찬가지이다.
먼저, 기판(200) 위에 절연막(202)을 형성하고, 절연막(202) 위에 접하도록, 제 1 금속 산화물막(204)을 형성한다(도 5(A) 참조). 상세한 것에 대해서는, 트랜지스터(110)의 제작 공정에 관한 기재를 참작할 수 있다.
다음에, 제 1 금속 산화물막(204) 위에, 소스 전극 및 드레인 전극(이것과 같은 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 이 도전막을 가공하여, 소스 전극(208a) 및 드레인 전극(208b)을 형성한다(도 5(B) 참조). 상세한 것에 대해서는, 트랜지스터(110)의 제작 공정에 관한 기재를 참작할 수 있다.
다음에, 제 1 금속 산화물막(204) 위에, 소스 전극(208a) 및 드레인 전극(208b)과 접속하는 산화물 반도체막을 형성하고, 이 산화물 반도체막을 가공하여 섬 형상의 산화물 반도체막(206)을 형성한다(도 5(C) 참조). 상세한 것에 대해서는, 트랜지스터(110)의 제작 공정에 관한 기재를 참작할 수 있다.
다음에, 소스 전극(208a) 및 드레인 전극(208b)을 덮고, 또한, 산화물 반도체막(206)의 일부와 접하도록, 제 2 금속 산화물막(210)을 형성하고, 그 후, 제 2 금속 산화물막(210)과 접하도록, 게이트 절연막(212)을 형성한다(도 5(D) 참조). 상세한 것에 대해서는, 트랜지스터(110)의 제작 공정에 관한 기재를 참작할 수 있다.
그 후, 게이트 전극(214)을 형성한다(도 5(E) 참조). 상세한 것에 대해서는, 트랜지스터(110)의 제작 공정에 관한 기재를 참작할 수 있다.
이상의 공정으로 트랜지스터(120)가 형성된다.
본 실시형태에 관한 트랜지스터는, 산화물 반도체막의 상면부 및 하면부에, 산화물 반도체막과 동종의 성분으로 이루어지는 금속 산화물막이 적층되고, 또한, 금속 산화물막에 있어서 산화물 반도체막과 접하는 면과 대향하는 면에는, 금속 산화물막 및 산화물 반도체막과는 다른 성분으로 이루어지는 절연막이 접하여 형성되어 있다. 이와 같이 산화물 반도체막과 성질이 맞는 재료에 의해 구성된 금속 산화물막을 산화물 반도체막과 접하는 양태로 존재시킴으로써, 반도체 장치의 동작 등에 기인하여 생길 수 있는 전하 등이 산화물 반도체막과 금속 산화물막과의 계면에 포획되는 것을 억제하고, 또한, 계면에 전하의 포획 중심이 형성될 수 있는 재료를 이용하여 구성된 절연물을 금속 산화물막과 접하는 양태로 존재시킴으로써, 금속 산화물막과 절연물과의 계면에 상술한 전하를 포획시킬 수 있다. 이것에 의해, 산화물 반도체막에의 전하의 영향을 완화할 수 있기 때문에, 산화물 반도체막 계면으로의 전하 트랩에 기인하는 트랜지스터의 스레숄드값 변동을 억제할 수 있다.
또한, 트랜지스터의 활성층에 이용하는 산화물 반도체막은 열처리에 의해, 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 산화물 반도체로부터 배제하고, 또한 불순물의 배제 공정에 의해 동시에 감소하게 되는 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막이 고순도화 및 전기적으로 i형(진성)화된 것이다. 이와 같이 고순도화된 산화물 반도체막을 포함하는 트랜지스터는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
또한, 산화물 반도체막의 계면에 전하가 트랩되면, 트랜지스터의 스레숄드 전압은 시프트하지만(예를 들면, 백 채널측에 정전하가 트랩되면, 트랜지스터의 스레숄드 전압은 부방향으로 시프트함), 이러한 전하 포획의 요인의 하나로서, 양이온(또는 그 원인인 원자)의 이동 및 트랩의 모델을 가정할 수 있다. 그리고, 산화물 반도체를 이용한 트랜지스터에 있어서는, 이러한 양이온원으로서 수소 원자를 생각할 수 있다. 개시하는 발명에서는, 고순도화한 산화물 반도체를 이용하고, 또한, 이것이 금속 산화물막과 절연막과의 적층 구조에 접하는 구성을 채용하고 있기 때문에, 상술한 모델에 있어서 상정되는 수소에 기인하는 전하 포획마저도 억제할 수 있는 것이다. 또한, 상술한 모델은, 수소의 이온화율이 예를 들면 10% 정도로 성립할 수 있다고 생각되고 있다.
이상과 같이, 안정된 전기적 특성을 가지는 산화물 반도체를 이용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
실시형태 1에 예시한 트랜지스터를 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수 있다.
도 6(A)에서, 제 1 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 하여, 시일재(4005)가 제공되고, 제 2 기판(4006)에 의해 봉지되고 있다. 도 6(A)에서는, 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 부여된 각종 신호 및 전위는, FPC(Flexible Printed Circuit)(4018a), FPC(4018b)로부터 공급된다.
도 6(B) 및 도 6(C)에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 제공되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004)의 위에 제 2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 표시 소자와 함께 봉지되어 있다. 도 6(B) 및 도 6(C)에서는, 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 6(B) 및 도 6(C)에 있어서는, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 부여된 각종 신호 및 전위는 FPC(4018)로부터 공급되고 있다.
또한, 도 6(B) 및 도 6(C)에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되는 것은 아니다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 6(A)은 COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 6(B)은 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 6(C)은 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC 혹은 TAB 테이프 혹은 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 가지고 있어, 실시형태 1에 일례를 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
반도체 장치의 한 형태에 대하여, 도 7 내지 도 9를 이용하여 설명한다. 도 7 내지 도 9는 도 6(B)의 M－N에서의 단면도에 상당한다.
도 7 내지 도 9에 나타낸 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지고 있고, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 가지는 단자와 이방성 도전막(4019)을 통하여, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 트랜지스터(4010), 트랜지스터(4011)의 소스 전극 및 드레인 전극과 같은 도전막으로 형성되어 있다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수 가지고 있고, 도 7 내지 도 9에서는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다.
본 실시형태에서는, 트랜지스터(4010), 트랜지스터(4011)로서 실시형태 1에 나타낸 트랜지스터를 적용할 수 있다. 트랜지스터(4010), 트랜지스터(4011)는 전기적 특성 변동이 억제되어, 전기적으로 안정적이다. 따라서, 도 7 내지 도 9에 나타낸 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
화소부(4002)에 설치된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있다면 특별히 한정되지 않고, 다양한 표시 소자를 이용할 수 있다.
도 7에 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 나타낸다. 도 7에서, 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4032), 절연막(4033)이 형성되어 있다. 제 2 전극층(4031)은 제 2 기판(4006)측에 형성되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 통하여 적층하는 구성으로 되어 있다.
또한, 주상의 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지고, 액정층(4008)의 막두께(셀 갭)를 제어하기 위해 형성되어 있다. 또한, 구상의 스페이서를 이용하여도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이러한 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상에서 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 수중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막을 형성하지 않아도 좋으므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다.
또한, 액정 재료의 고유 저항율은, 1×109 Ω·cm 이상이며, 바람직하게는 1×1011 Ω·cm 이상이며, 더욱 바람직하게는 1×1012 Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항율의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 설치되는 보유 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정의 기간, 전하를 보유할 수 있도록 설정된다. 고순도의 산화물 반도체막을 가지는 트랜지스터를 이용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 가지는 보유 용량을 형성하면 충분하다.
본 실시형태에서 이용하는 고순도화된 산화물 반도체막을 이용한 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 보유 시간을 길게 할 수 있어, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻는다.
또한, 본 실시형태에 이용하는 고순도화된 산화물 반도체막을 이용한 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 상기 트랜지스터는, 동일 기판 위에 구동 회로부 또는 화소부에 나누어 만들어 제작할 수 있기 때문에, 액정 표시 장치의 부품 점수를 삭감할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In－Plane－Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetricaligned Micro－cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리-블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 여기서, 수직 배향 모드는 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이며, 전압이 인가되어 있지 않을 때에 패널면에 대하여 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로서는, 몇 개의 예를 들고 있지만, 예를 들면, MVA(Multi－domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 이용할 수 있다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어 각각 다른 방향으로 분자를 넘어뜨리도록 궁리되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 불리는 방법을 이용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원 편광을 이용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또한, 백 라이트로서 복수의 발광 다이오드(LED)를 이용하여, 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 행하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써, 컬러 필터를 이용하지 않고, 컬러 표시를 행할 수 있다.
또한, 화소부에 있어서의 표시 방식은, 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색요소로서는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 삼색으로 한정되는 것은 아니다. 예를 들면, RGBW(W는 흰색을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 일색 이상 추가한 것이 있다. 또한, 색요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 단, 본 발명은 컬러 표시의 표시 장치로 한정되는 것은 아니고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서 일렉트로 루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자로 불린다.
무기 EL 소자는 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중으로 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형(localized type) 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
발광 소자는 발광을 취출하기 위해 적어도 한 쌍의 전극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대쪽의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 8에 표시 소자로서 발광 소자를 이용한 발광 장치의 예를 나타낸다. 표시 소자인 발광 소자(4513)는 화소부(4002)에 설치된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한, 발광 소자(4513)의 구성은, 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 나타낸 구성에 한정되지 않는다. 발광 소자(4513)로부터 취출하는 광의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510)은, 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여, 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC(Diamond－Like Carbon)막 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 시일재(4005)에 의해 봉지된 공간에는 충전재(4514)가 제공되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입) 하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리 비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리 비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 적절히 제공해도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 비침을 저감할 수 있는 안티글레어(anti-glare) 처리를 할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기에 편리하고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시 장치는, 다양한 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제 1 입자와, 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는, 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 좋다.
또한, 전자 페이퍼로서 트위스트 볼 표시 방식을 이용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백과 흑으로 나누어 도포된 구형 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
도 9에, 반도체 장치의 한 형태로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 도 9의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다.
트랜지스터(4010)와 접속하는 제 1 전극층(4030)과 제 2 기판(4006)에 형성된 제 2 전극층(4031)과의 사이에는 흑색 영역(4615a) 및 백색 영역(4615b)을 가지고, 주위에 액체로 채워져 있는 캐비티(4612)를 포함하는 구형 입자(4613)가 형성되어 있고, 구형 입자(4613)의 주위는 수지 등의 충전재(4614)로 충전되어 있다. 제 2 전극층(4031)이 공통 전극(대향 전극)에 상당한다. 제 2 전극층(4031)은, 공통 전위선과 전기적으로 접속된다.
또한, 도 7 내지 도 9에 있어서, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리 기판 외에, 가요성을 가지는 기판도 이용할 수 있고, 예를 들면, 투광성을 가지는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass－Reinforced Plastics) 판, PVF(폴리 비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
절연층(4021)은 무기 절연 재료 또는 유기 절연 재료를 이용하여 형성할 수 있다. 또한, 아크릴 수지, 폴리이미드, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등의, 내열성을 가지는 유기 절연 재료를 이용하면, 평탄화 절연막으로서 적합하다. 또한, 상기 유기 절연 재료 외에, 저유전율 재료(low－k 재료), 실록산계 수지, PSG(phosphosilicate glass：인 유리), BPSG(borophosphosilicate glass：인 붕소 유리) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층을 형성해도 좋다.
절연층(4021)의 형성법은 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, 스핀 코트법, 디핑법, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등) 등을 적용할 수 있다. 롤 코팅, 커튼 코팅, 나이프 코팅 등을 이용하여 절연층(4021)을 형성할 수도 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서, 광이 투과하는 화소부에 설치되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 취출하는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 의해 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 2 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 질화물로부터 하나, 또는 복수종을 이용하여 형성할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 혹은 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 이용하여 구성하는 것이 바람직하다.
이상과 같이 실시형태 1에 예시한 트랜지스터를 적용함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 실시형태 1에 예시한 트랜지스터는 상술한 표시 기능을 가지는 반도체 장치뿐만 아니라, 전원 회로에 탑재되는 파워 디바이스, LSI 등의 반도체 집적회로, 대상물의 정보를 읽어내는 이미지 센서 기능을 가지는 반도체 장치 등 다양한 기능을 가지는 반도체 장치에 적용하는 것이 가능하다.
이상, 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에 설명한 액정 표시 장치를 구비하는 전자기기의 예에 대하여 설명한다.
도 10(A)은, 노트형의 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 실시형태 1 또는 실시형태 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 노트형의 퍼스널 컴퓨터로 할 수 있다.
도 10(B)은, 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등이 설치되어 있다. 또한, 조작용의 부속품으로서 스타일러스(3022)가 있다. 실시형태 1 또는 실시형태 2에 나타낸 반도체 장치를 적용함으로써, 보다 신뢰성이 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 10(C)은 전자 서적의 일례를 나타낸다. 예를 들면, 전자 서적(2700)은, 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은, 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
하우징(2701)에는 표시부(2705)가 조립되고, 하우징(2703)에는 표시부(2707)가 조립되어 있다. 표시부(2705) 및 표시부(2707)는, 연속된 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 10(C)에서는 표시부(2705))에 문장을 표시해, 좌측의 표시부(도 10(C)에서는 표시부(2707))에 화상을 표시할 수 있다. 실시형태 1 또는 실시형태 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 전자 서적(2700)으로 할 수 있다.
또한, 도 10(C)에서는 하우징(2701)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 하우징(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 해도 좋다. 또는, 전자 서적(2700)은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 10(D)은 휴대전화이며, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 하우징(2800)에는, 휴대형 정보단말기의 충전을 행하는 태양전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다. 실시형태 1 또는 실시형태 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 휴대전화로 할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있고, 도 10(D)에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은, 사용 형태에 따라 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면에 카메라용 렌즈(2807)를 구비하고 있기 때문에, 영상 통화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정하지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또는, 하우징(2800)과 하우징(2801)은 슬라이드하여, 도 10(D)과 같이 펼쳐진 상태에서 서로 겹친 상태로 할 수 있어 휴대폰에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 10(E)은 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다. 실시형태 1 또는 실시형태 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 10(F)은 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 조립되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다. 실시형태 1 또는 실시형태 2에 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 텔레비전 장치로 할 수 있다.
텔레비전 장치(9600)의 조작은 하우징(9601)이 구비한 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 이 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 더욱이 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 행하는 것도 가능하다.
이상, 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 4월 2일 일본 특허청에 출원된, 일련 번호가 2010-086407인 일본 특허 출원에 기초한다.
110：트랜지스터 120：트랜지스터
130：트랜지스터 140：트랜지스터
150：트랜지스터 160：트랜지스터
170：트랜지스터 180：트랜지스터
200：기판 202：절연막
204：금속 산화물막 206：산화물 반도체막
208a：소스 전극 208b：드레인 전극
210：금속 산화물막 212：게이트 절연막
214：게이트 전극 2700：전자 서적
2701：하우징 2703：하우징
2705：표시부 2707：표시부
2711：축부 2721：전원
2723：조작 키 2725：스피커
2800：하우징 2801：하우징
2802：표시 패널 2803：스피커
2804：마이크로폰 2805：조작 키
2806：포인팅 디바이스 2807：카메라용 렌즈
2808：외부 접속 단자 2810：태양전지 셀
2811：외부 메모리 슬롯 3001：본체
3002：하우징 3003：표시부
3004：키보드 3021：본체
3022：스타일러스 3023：표시부
3024：조작 버튼 3025：외부 인터페이스
3051：본체 3053：접안부
3054：조작 스위치 3055：표시부(B)
3056：배터리 3057：표시부(A)
4001：기판 4002：화소부
4003：신호선 구동 회로 4004：주사선 구동 회로
4005：시일재 4006：기판
4008：액정층 4010：트랜지스터
4011：트랜지스터 4013：액정 소자
4015：접속 단자 전극 4016：단자 전극
4018：FPC 4018a：FPC
4018b：FPC 4019：이방성 도전막
4021：절연층 4030：전극층
4031：전극층 4032：절연막
4033：절연막 4035：스페이서
4510：격벽 4511：전계 발광층
4513：발광 소자 4514：충전재
4612：캐비티 4613：구형 입자
4614：충전재 4615a：흑색 영역
4615b：백색 영역 9600：텔레비전 장치
9601：하우징 9603：표시부
9605：스탠드

Claims (20)

  1. 반도체 장치에 있어서,
    절연막;
    상기 절연막 위에서 상기 절연막과 접하는 제 1 금속 산화물막;
    상기 제 1 금속 산화물막과 접하는 산화물 반도체막;
    상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극;
    상기 산화물 반도체막과 접하는 제 2 금속 산화물막;
    상기 제 2 금속 산화물막 위에서 상기 제 2 금속 산화물막과 접하는 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 금속 산화물막 및 상기 제 2 금속 산화물막은 각각 상기 산화물 반도체막의 구성 원소를 함유하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 금속 산화물막 및 상기 제 2 금속 산화물막 각각의 에너지 갭은, 상기 산화물 반도체막의 에너지 갭보다 큰, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 금속 산화물막 및 상기 제 2 금속 산화물막의 전도대 각각의 하단의 에너지는, 상기 산화물 반도체막의 전도대의 하단의 에너지보다 높은, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 금속 산화물막 및 상기 제 2 금속 산화물막은, 각각 산화 갈륨을 함유하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 금속 산화물막의 구성 원소의 비율과 상기 제 2 금속 산화물막의 구성 원소의 비율이 동일한, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 절연막은 산화 실리콘을 함유하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 게이트 절연막은 산화 실리콘 또는 산화 하프늄을 함유하는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 2 금속 산화물막은, 상기 소스 전극 및 상기 드레인 전극을 덮고, 또한 상기 제 1 금속 산화물막과 접하여 설치되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 산화물 반도체막은, 상기 제 1 금속 산화물막 및 상기 제 2 금속 산화물막으로 둘러싸인, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 산화물 반도체막의 채널 길이 방향의 측단부들은 상기 제 1 금속 산화물막의 상기 채널 길이 방향의 측단부들과 일치되는, 반도체 장치.
  12. 제 1 항에 있어서,
    상기 산화물 반도체막의 채널 길이 방향의 측단부들은 상기 제 2 금속 산화물막의 상기 채널 길이 방향의 측단부들과 일치되는, 반도체 장치.
  13. 제 1 항에 있어서,
    상기 게이트 절연막 및 상기 게이트 전극을 덮는 제 1 절연막이 설치되는, 반도체 장치.
  14. 제 1 항에 있어서,
    상기 산화물 반도체막의 하방에 도전막이 설치되는, 반도체 장치.
  15. 제 1 항에 있어서,
    상기 산화물 반도체막은 상기 제 1 금속 산화물막 위에서 상기 제 1 금속 산화물막과 접하여 설치되고,
    상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체막 위에 설치되며,
    상기 제 2 금속 산화물막은 상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에서 상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극과 접하여 설치되는, 반도체 장치.
  16. 반도체 장치에 있어서,
    기판 위의 갈륨을 함유하는 제 1 금속 산화물막;
    상기 제 1 금속 산화물막 위에서 상기 제 1 금속 산화물막과 접하는 산화물 반도체막;
    상기 산화물 반도체막 위에서 상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극;
    상기 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극 위에서 상기 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극과 접하고, 갈륨을 함유하는 제 2 금속 산화물막;
    상기 제 2 금속 산화물막 위에서 상기 제 2 금속 산화물막과 접하는 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하는, 반도체 장치.
  17. 반도체 장치에 있어서,
    기판 위의 갈륨을 함유하는 제 1 금속 산화물막;
    상기 제 1 금속 산화물막 위에서 상기 제 1 금속 산화물막과 접하는 산화물 반도체막;
    상기 산화물 반도체막 위에서 상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에서 상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극과 접하고, 갈륨을 함유하는 제 2 금속 산화물막;
    상기 제 2 금속 산화물막 위에서 상기 제 2 금속 산화물막과 접하는 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극를 포함하고,
    상기 제 1 금속 산화물막과 상기 제 2 금속 산화물막은 각각 상기 산화물 반도체막의 구성 원소를 함유하는, 반도체 장치.
  18. 반도체 장치에 있어서,
    기판 위의 갈륨을 함유하는 제 1 금속 산화물막;
    상기 제 1 금속 산화물막 위에서 상기 제 1 금속 산화물막과 접하는 산화물 반도체막;
    상기 산화물 반도체막 위에서 상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에서 상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극과 접하고, 갈륨을 함유하는 제 2 금속 산화물막;
    상기 제 2 금속 산화물막 위에서 상기 제 2 금속 산화물막과 접하는 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 제 1 금속 산화물막과 상기 제 2 금속 산화물막은 각각 상기 산화물 반도체막의 구성 원소를 함유하며,
    상기 제 2 금속 산화물막은 상기 소스 전극과 상기 드레인 전극 사이의 홈부(depression portion)를 포함하는, 반도체 장치.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 제 1 금속 산화물막 및 상기 제 2 금속 산화물막 각각의 에너지 갭은, 상기 산화물 반도체막의 에너지 갭보다 크고,
    상기 제 1 금속 산화물막 및 상기 제 2 금속 산화물막의 전도대 각각의 하단의 에너지는, 상기 산화물 반도체막의 전도대의 하단의 에너지보다 높은, 반도체 장치.
  20. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 제 1 금속 산화물막과 상기 제 2 금속 산화물막은 각각 i형 막인, 반도체 장치.
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