KR102171650B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 산화물 반도체를 사용한 트랜지스터이며, 신뢰성이 높은 트랜지스터를 제공한다.
산화물 반도체층을 포함한 트랜지스터에 있어서, 비정질 구조를 갖는 제 1 산화물 반도체층 위에 결정 구조를 갖는 제 2 산화물 반도체층을 적층하고, 제 2 산화물 반도체층 위에 제 3 산화물 반도체층을 적어도 포함하는 다층 구조의 트랜지스터를 제공한다. 결정 구조를 갖는 제 2 산화물 반도체층으로서는 인듐 아연 산화물층을 제공하고, 트랜지스터의 주된 캐리어 패스로 한다. 또한, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은, 산화물 반도체 적층에 접하는 절연층과의 계면에 형성되는 계면 준위의 영향을 트랜지스터의 캐리어 패스가 받는 것을 억제하기 위한 배리어층, 및/또는, 상기 절연층의 구성 원소가 제 2 산화물 반도체층에 혼입하는 것을 억제하기 위한 배리어층으로서 기능한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본원 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근, 반도체 장치의 개발이 진행되고, LSI나 CPU나 메모리가 주로 사용되고 있다. CPU는 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함함)를 가지며 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI나 CPU나 메모리 등의 반도체 회로(IC 칩)는 회로 기판, 예를 들어, 인쇄 배선판 위에 장착되고, 다양한 전자 기기의 부품 중 하나로서 사용된다.
또한, 채널 형성 영역에 산화물 반도체막을 사용하여 트랜지스터 등을 제작하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체막으로서 산화 아연(ZnO)을 사용하는 트랜지스터나, InGaO3(ZnO)m을 사용하는 트랜지스터를 들 수 있다.
또한 비특허 문헌 1에는 산화물 반도체를 적층시킨 구조를 포함하는 트랜지스터가 기재되어 있다. 하지만 비특허 문헌 1에 기재된 구성은 채널로서 기능하는 산화물 반도체가 산화 실리콘막과 접하기 때문에 산화 실리콘막의 구성 원소인 실리콘이 불순물로서 채널에 혼입될 우려가 있다. 채널로 혼입된 불순물은 트랜지스터의 전기 특성을 저하시키는 요인이 된다.
Arokia Nathan et al., "Amorphous Oxide TFTs: Progress and Issues", SID 2012 Digest p.1-4
본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치의 전기 특성의 변동을 억제하고 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
산화물 반도체를 사용한 트랜지스터는 산화물 반도체층과 상기 산화물 반도체층에 접하는 절연층의 계면 상태에 따라 전기 특성이 좌우된다. 예를 들어, 산화물 반도체층과 상기 산화물 반도체층에 접하는 절연층의 계면에 트랩 준위(계면 준위라고도 함)가 존재하면, 트랜지스터의 전기 특성(예를 들어 문턱 전압, 서브 스레시홀드(subthreshold) 계수(S값), 또는 전계 효과 이동도)이 변동되는 원인이 된다.
또한, 제조 과정에서 산소 결손을 많이 포함한 산화물 반도체층을 사용한 트랜지스터는 장기 신뢰성이 낮다. 따라서, 가능한 한 산소 결손이 적은 산화물 반도체층을 사용한 트랜지스터를 제조하는 것이 요구된다. 또한, 성막시 또는 성막 후에 플라즈마에 노출되는 것에 의한 산화물 반도체층으로의 대미지를 저감하는 것도 요구된다.
그래서, 본 발명의 일 형태에서는, 산화물 반도체층을 포함한 트랜지스터에 있어서, 비정질 구조를 갖는 제 1 산화물 반도체층 위에 결정 구조를 갖는 제 2 산화물 반도체층을 적층하고, 제 2 산화물 반도체층 위에 제 3 산화물 반도체층을 적어도 포함하는, 다층 구조의 트랜지스터를 제작한다.
결정 구조를 갖는 제 2 산화물 반도체층으로서는 인듐 아연 산화물층을 제공한다. 결정 구조를 갖는 제 2 산화물 반도체층은 트랜지스터의 주된 캐리어 패스가 된다.
또한, 결정 구조를 갖는 제 2 산화물 반도체층 상층 또는 하층에 제공되는 제 1 산화물 반도체층 및 제 3 산화물 반도체층은, 다층 구조의 산화물 반도체층(이하, 산화물 반도체 적층이라고도 표기함)에 접하는 절연층과 산화물 반도체 적층의 계면에 형성되는 계면 준위의 영향을 트랜지스터의 캐리어 패스인 제 2 산화물 반도체층이 받는 것을 억제하기 위한 배리어층, 및/또는, 상기 절연층의 구성 원소가 제 2 산화물 반도체층으로 혼입되는 것을 억제하기 위한 배리어층으로서 기능한다.
제 1 산화물 반도체층 및 제 3 산화물 반도체층은 InMXZnYOZ(X≥1, Y＞1, Z＞0)로 표기되는 층을 포함한다. M은 트랜지스터의 전기 특성을 안정화하기 위한 스테빌라이저(예를 들어 갈륨, 하프늄 등)를 함유한다. 또한, 제 1 산화물 반도체층과 제 3 산화물 반도체층은 동일한 구성 원소 및 동일한 원자수비를 갖는 층으로 하여도 좋고, 각각 다른 층으로 하여도 좋다.
본 발명의 일 형태는, 산화물 반도체 적층과, 산화물 반도체 적층과 중첩되는 게이트 전극층과, 산화물 반도체 적층과 게이트 전극층 사이의 게이트 절연층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체 적층은, 비정질 구조를 갖는 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위의 결정 구조를 갖는 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 적어도 포함하고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 InMXZnYOZ(X≥1, Y＞1, Z＞0)로 표기되는 층을 각각 포함하고, 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는 반도체 장치이다.
또한, 본 발명의 일 형태는, 산화물 반도체 적층과, 산화물 반도체 적층과 중첩되는 게이트 전극층과, 산화물 반도체 적층과 게이트 전극층 사이의 게이트 절연층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체 적층은, 비정질 구조를 갖는 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위의 결정 구조를 갖는 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위의 비정질 구조를 갖는 제 3 산화물 반도체층을 적어도 포함하고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 InMXZnYOZ(X≥1, Y＞1, Z＞0)로 표기되는 층을 각각 포함하고, 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는 반도체 장치이다.
또한, 본 발명의 일 형태는, 산화물 반도체 적층과, 산화물 반도체 적층과 중첩되는 게이트 전극층과, 산화물 반도체 적층과 게이트 전극층 사이의 게이트 절연층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체 적층은, 비정질 구조를 갖는 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위의 결정 구조를 갖는 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위의 결정 구조를 갖는 제 3 산화물 반도체층을 적어도 포함하고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 InMXZnYOZ(X≥1, Y＞1, Z＞0)로 표기되는 층을 각각 포함하고, 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는 반도체 장치이다.
상술한 반도체 장치에서, 제 1 산화물 반도체층 또는 제 3 산화물 반도체층에 함유되는 실리콘 농도는 3×1018/cm3 이하인 것이 바람직하다.
또한, 상술한 반도체 장치에서, 제 1 산화물 반도체층 또는 제 3 산화물 반도체층에 함유되는 탄소 농도는 3×1018/cm3 이하인 것이 바람직하다.
본 발명의 일 형태에 의하여, 산화물 반도체를 사용한 반도체 장치의 전기 특성이 변동되는 것을 억제하고, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 산화물 반도체를 사용한 트랜지스터, 또는 상기 트랜지스터가 포함되어 구성되는 회로를 포함한다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로나, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기도 반도체 장치의 범주에 포함된다.
도 1은 반도체 장치에 포함되는 적층 구조 및 그 에너지 밴드도의 일례를 도시한 도면.
도 2는 반도체 장치의 일례를 도시한 평면도 및 단면도.
도 3은 반도체 장치의 제작 공정의 일례를 도시한 도면.
도 4는 반도체 장치의 일례를 도시한 단면도.
도 5는 반도체 장치의 일례를 도시한 단면도.
도 6은 본 발명의 일 형태의 반도체 장치의 회로도.
도 7은 본 발명의 일 형태의 반도체 장치의 회로도 및 개념도.
도 8은 본 발명의 일 형태의 반도체 장치의 블록도.
도 9는 본 발명의 일 형태의 반도체 장치의 블록도.
도 10은 본 발명의 일 형태의 반도체 장치의 블록도.
도 11은 본 발명의 일 형태의 반도체 장치를 적용할 수 있는 전자 기기.
도 12는 스퍼터링 타깃의 제작 공정의 일례를 도시한 흐름도.
도 13은 반도체 장치의 제작에 적용할 수 있는 제조 장치를 도시한 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 또한, 본 발명은 이하의 설명에 한정되지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에서 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통으로 이용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리킬 때는 해치(hatch) 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서의 설명에 사용되는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서 등에 있어서, 제 1, 제 2 등으로서 붙이는 서수사는 편의상 사용하는 것이며, 그 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서 등에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
본 명세서에 있어서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정(菱面體晶)인 경우에는 육방정계로서 기재한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 포함되는 적층 구조에 대하여 도 1을 사용하여 설명한다.
도 1의 (A)에 적층 구조의 일례의 개념도를 도시하였다.
반도체 장치에 포함되는 적층 구조는, 절연층(104)과 절연층(112) 사이에 산화물 반도체 적층(108)을 갖는 구조이다. 또한, 산화물 반도체 적층(108)은, 비정질 구조를 갖는 제 1 산화물 반도체층(108a), 결정 구조를 갖는 제 2 산화물 반도체층(108b), 및 제 3 산화물 반도체층(108c)을 적어도 포함한다.
본 실시형태에서는, 산화물 반도체 적층(108) 하층의 절연층(104)은 절연층(104a) 및 절연층(104b)의 적층 구조를 포함한다. 또한, 산화물 반도체 적층(108) 상층의 절연층(112)은 절연층(112a) 및 절연층(112b)의 적층 구조를 포함한다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다.
결정 구조를 갖는 제 2 산화물 반도체층(108b)으로서는 인듐 아연 산화물층을 제공한다.
제 2 산화물 반도체층(108b) 하층의 제 1 산화물 반도체층(108a)은, 비정질 구조를 가지며 InMXZnYOZ(X≥1, Y＞1, Z＞0)로 표기되는 층을 포함한다. M은 트랜지스터의 전기 특성을 안정화하기 위한 스테빌라이저를 함유하고, 구체적으로는 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu로부터 선택된 하나 또는 복수의 금속 원소를 포함한다.
제 2 산화물 반도체층(108b) 상층의 제 3 산화물 반도체층(108c)은, 제 1 산화물 반도체층(108a)과 마찬가지로, InMXZnYOZ(X≥1, Y＞1, Z＞0)로 표기되는 층을 포함한다. 또한, 제 3 산화물 반도체층(108c)은 비정질 구조를 가져도 좋고, 결정 구조를 가져도 좋다.
제 1 산화물 반도체층(108a)과 제 3 산화물 반도체층(108c)은 서로 상이한 구성 원소를 포함하는 층으로 하여도 좋고, 동일한 구성 원소를 동일한 원자수비로, 또는 서로 상이한 원자수비로 포함하는 층으로 하여도 좋다.
제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)의 재료는, 결정 구조를 갖는 인듐 아연 산화물층인 제 2 산화물 반도체층(108b)과의 사이에 진공 준위로부터 에너지 갭을 뺀 값인 전도대(conduction band)가 우물형 구조(웰 구조라고도 함)를 구성하도록 적절히 선택한다.
도 1의 (B)에 우물형 구조의 일례를 도시하였다. 도 1의 (B)는 도 1의 (A)에 도시된 적층 구조의 Y1-Y2간에 있어서의 에너지 밴드도이다.
산화물 반도체 적층(108)에 있어서, 도 1의 (B)에 도시된 바와 같은 전도대 하단(下端)의 에너지 차이가 존재하면, 캐리어가 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)으로 이동하지 않고 제 2 산화물 반도체층(108b)을 흐른다. 즉, 산화물 반도체 적층(108) 하방 또는 상방에 배치되는 절연층(104) 및 절연층(112)으로부터 이격된 영역을 캐리어가 흐르는 구조(소위 매립 채널)로 할 수 있다.
여기서, 결정 구조를 갖는 제 2 산화물 반도체층(108b) 상층 또는 하층에 제공되는 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)은, 산화물 반도체 적층(108)에 접하는 절연층(104, 112)과 산화물 반도체 적층(108)의 계면에 형성되는 트랩 준위의 영향을 트랜지스터의 캐리어의 주된 경로(캐리어 패스)가 되는 제 2 산화물 반도체층(108b)이 받는 것을 억제하기 위한 배리어층으로서 기능할 수 있다.
예를 들어, 산화물 반도체층에 포함되는 산소 결손은, 산화물 반도체의 에너지 갭 내의 깊은 에너지 위치에 존재하는 국재 준위(局在 準位)로서 현재화(顯在化)된다. 이와 같은 국재 준위에 캐리어가 트랩됨으로써 트랜지스터의 신뢰성이 떨어지기 때문에, 산화물 반도체층에 포함되는 산소 결손을 저감할 필요가 있다. 산화물 반도체층에 산소를 도입하거나, 산화물 반도체층에 접하는 절연층으로부터 산소를 확산함으로써 산소 결손이 저감된다.
그러나, 산화물 반도체층에 접하는 절연층이, 실리콘 등, 산화물 반도체층을 구성하는 원소와 상이한 원소로 구성되는 경우에는, 산화물 반도체층과 절연층의 계면에 있어서 산소 결손이 형성되기 쉬워진다. 상술한 처리에 의하여 산화물 반도체층이 절연층에 접하는 것으로 인한 산소 결손을 저감하기 어렵다.
산화물 반도체 적층(108)에 있어서, 캐리어 패스가 되는 제 2 산화물 반도체층(108b)은 인듐 아연 산화물층이고, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)은 각각 인듐 및 아연을 구성 원소로서 함유한 산화물 반도체층이다. 따라서, 제 2 산화물 반도체층(108b) 중 제 1 산화물 반도체층(108a) 측 계면과 제 3 산화물 반도체층(108c) 측 계면에서의 산소 결손의 양은 저감된다. 이로써, 절연층에 접하는 제 1 산화물 반도체층(108a) 또는 제 3 산화물 반도체층(108c)이 산소 결손을 가진 경우라도, 상기 산소 결손에 기인하는 제 2 산화물 반도체층(108b)에서의 국재 준위의 영향을 저감할 수 있다.
예를 들어, 캐리어 패스가 되는 제 2 산화물 반도체층(108b)은, 일정 전류 측정법(CPM: Constant Photocurrent Method)에 의하여 측정된 국재 준위에 의한 흡수 계수를 3×10-3/cm 이하(상태 밀도로 환산하면 3×1013/cm3 이하)로 할 수 있다.
또한, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)은, 산화물 반도체 적층(108)에 접하는 절연층(104, 112)의 구성 원소가 제 2 산화물 반도체층(108b)으로 혼입하여 불순물로 인한 준위가 형성되는 것을 억제하기 위한 배리어층으로서도 기능한다.
예를 들어, 산화물 반도체 적층(108)에 접하는 절연층(104, 112)으로서 실리콘을 함유한 절연층을 사용하는 경우에는, 절연층(104, 112) 내의 실리콘, 또는 절연층 내로 혼입될 수 있는 탄소가, 제 1 산화물 반도체층(108a) 또는 제 3 산화물 반도체층(108c) 내로 계면으로부터 수nm 정도까지 혼입되는 경우가 있다. 실리콘, 탄소 등의 불순물이 산화물 반도체층 내로 혼입되면 불순물 준위를 형성하고, 불순물 준위가 도너가 되어 전자를 생성함으로써 n형화되는 경우가 있다.
그런데, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)의 막 두께가 수nm보다 두꺼우면, 혼입된 실리콘, 탄소 등의 불순물이 제 2 산화물 반도체층(108b)까지 도달하지 않기 때문에 불순물 준위의 영향은 저감된다.
여기서, 각 산화물 반도체층에 포함되는 실리콘 또는 탄소의 농도는 3×1018/cm3 이하, 바람직하게는 3×1017/cm3 이하로 한다. 제 2 산화물 반도체층(108b)에 제 14족 원소인 실리콘 또는 탄소가 많이 혼입되지 않도록, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)으로 캐리어 패스가 되는 제 2 산화물 반도체층(108b)을 끼우거나 둘러싸는 구성으로 하는 것이 특히 바람직하다. 즉, 제 2 산화물 반도체층(108b)에 포함되는 실리콘 및 탄소의 농도는, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)에 포함되는 실리콘 및 탄소의 농도보다 낮은 것이 바람직하다.
또한, 산화물 반도체층 내의 불순물 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정할 수 있다.
또한, 산화물 반도체 적층(108)의 계면에서의 산소 결손을 저감할 수 있도록, 산화물 반도체 적층(108)에 접하는 절연층(104b, 112a)으로서는 산화물 절연층을 제공하는 것이 바람직하다. 예를 들어, 절연층(104b, 112a)으로서 산화 실리콘막, 산화질화 실리콘막을 제공하는 것이 적합하다. 다만, 제 2 산화물 반도체층(108b)에서의 산소 결손이 트랜지스터 특성에 영향이 없을 정도로 저감되어 있는 경우에는, 산화물 절연층을 제공하지 않아도 좋다.
또한, 수소나 수분이 불순물로서 산화물 반도체층에 포함되면 도너를 생성하여 n형화되기 때문에, 외부로부터 수소나 수분이 산화물 반도체 적층(108) 상방 또는 하방에 침입하는 것을 방지하는 보호막(질화물 절연막 등)을 제공하는 것은 우물형 구조를 실현하는 데 유용하다. 예를 들어, 절연층(104a, 112b)으로서 질화 실리콘막을 제공하는 것이 바람직하다.
또한, 다층 구조를 구성하는 각 산화물 반도체층은 적어도 인듐(In)을 함유하며, AC 스퍼터링법 또는 DC 스퍼터링법에 의하여 성막할 수 있는 스퍼터링 타깃을 사용하여 성막할 수 있다. 스퍼터링 타깃에 인듐을 함유시킴으로써 도전성이 높아지기 때문에, AC 스퍼터링법 또는 DC 스퍼터링법에 의한 성막을 용이하게 한다.
제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)을 구성하는 재료로서는, InGaXZnYOZ(X=3 이상 6 이하, Y=1 이상 10 이하, Z＞0)로 표기될 수 있는 재료를 사용하는 것이 바람직하다. 다만, 함유시키는 Ga의 비율이 많으면 성막시에 분말이 생길 우려가 있고, AC 스퍼터링법 또는 DC 스퍼터링법에 의한 성막이 어려워지기 때문에, X는 6이하로 하는 것이 바람직하다.
또한, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)에는, 제 2 산화물 반도체층(108b)에 사용되는 인듐 아연 산화물보다 인듐의 함유량이 적은 재료를 사용한다. 제 1, 제 2, 및 제 3 산화물 반도체층 내의 인듐이나 갈륨 등의 함유량은 비행 시간형 2차 이온 질량 분석법(TOF-SIMS라고도 함)이나, X선 전자 분광법(XPS라고도 함) 등으로 비교할 수 있다.
본 발명의 일 형태에서 적용하는 산화물 반도체 적층은, 비정질 구조를 갖는 제 1 산화물 반도체층(108a) 위에 결정 구조를 갖는 제 2 산화물 반도체층(108b)을 적층하기 때문에, 결정 구조가 상이한 헤테로 구조라고 부를 수 있다.
또한, 제 2 산화물 반도체층(108b) 위의, 조성이 상이한 제 3 산화물 반도체층(108c)으로서 결정 구조를 갖는 산화물 반도체층을 사용하는 경우도 조성이 상이한 헤테로 구조라고 부를 수 있다. 결정 구조를 갖는 제 2 산화물 반도체층(108b) 위에 제 3 산화물 반도체층(108c)을 형성하면 제 3 산화물 반도체층(108c)도 결정 구조를 갖는 막이 되기 쉽고, 이 경우에는, 제 2 산화물 반도체층(108b)과 제 3 산화물 반도체층(108c)의 경계를 단면 TEM 관찰에서 판별하는 것이 어려운 경우도 있다. 다만, 제 3 산화물 반도체층(108c)의 결정성은 제 2 산화물 반도체층(108b)보다 낮기 때문에, 결정성의 정도로 경계를 판별할 수 있다고 할 수 있다.
이하에서는 산화물 반도체층의 구조에 대하여 설명한다.
산화물 반도체층은 단결정 산화물 반도체층 및 비단결정 산화물 반도체층으로 대별된다. 비단결정 산화물 반도체층이란, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층 등을 말한다.
비정질 산화물 반도체층은 층 내에서 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체층이다. 미소 영역에도 결정부를 갖지 않고, 층 전체가 완전한 비정질 구조인 산화물 반도체층이 전형이다.
미결정 산화물 반도체층은 예를 들어, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS층은 복수의 결정부를 갖는 산화물 반도체층의 하나이며 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS층에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기인 경우도 포함된다. CAAC-OS층은 미결정 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이하에서는, CAAC-OS층에 대하여 자세히 설명한다.
CAAC-OS층을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부들끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS층은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS층을, 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS층이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS층의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS층을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS층의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS층에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에 CAAC-OS층의 결정이 c축 배향성을 갖고 c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, CAAC-OS층에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체층의 경우에는, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS층의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터 CAAC-OS층에 있어서 다른 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 갖고 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은, 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS층을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS층의 형상을 에칭 등에 의하여 변화시킨 경우에, 결정의 c축이 CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않을 수도 있다.
또한, CAAC-OS층 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS층의 결정부가 CAAC-OS층의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. 또한, CAAC-OS층에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 피크가 나타나는 경우 외에, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS층 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS층은 2θ가 31° 근방일 때 피크가 나타나고 2가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS층을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 각 산화물 반도체층은 예를 들어, 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS층 중 2종 이상을 갖는 적층 구조이어도 좋다. 다만, 제 1 산화물 반도체층(108a)은 비정질 산화물 반도체층을 적어도 포함하는, 비정질 구조를 갖는 산화물 반도체층으로 한다. 또한, 제 2 산화물 반도체층(108b)은 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS층, 및 단결정 산화물 반도체층 중 어느 것을 적어도 포함하는, 결정 구조를 갖는 산화물 반도체층으로 한다.
또한, 산화물 반도체 적층(108)에 있어서, 적어도 제 2 산화물 반도체층(108b)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층인 것이 바람직하다. 본 명세서 등에서 CAAC-OS층이란, c축이 산화물 반도체층의 표면에 대략 수직인 결정부를 포함한 산화물 반도체층을 말한다.
또한, 상술한 바와 같이, 제 2 산화물 반도체층 위의 제 3 산화물 반도체층은 결정 구조를 가져도 좋고, 비정질 구조를 가져도 좋다.
다만, 제 2 산화물 반도체층을 CAAC-OS층으로 하고 제 2 산화물 반도체층 위에 형성되는 제 3 산화물 반도체층도 CAAC-OS층으로 하는 경우, 제 2 산화물 반도체층으로부터 제 3 산화물 반도체층으로 결정이 연속적으로 형성되는 것이 바람직하다. 이것은, 제 3 산화물 반도체층이 결정적으로 제 2 산화물 반도체층과 연속되면 2층의 계면에, 산소 결손에 기인하는 DOS(density of state)가 생기기 어렵기 때문이다.
또는, 제 3 산화물 반도체층을 비정질 구조로 하는 경우, 결정 구조를 갖는 경우보다 성막시의 가열 온도가 낮기 때문에, 제 3 산화물 반도체층의 성막시에 제 2 산화물 반도체층이 받는 대미지를 저감할 수 있다.
또한, 상기 적층 구성에서는 제 1, 제 2, 및 제 3 산화물 반도체층을 사용하여 하나의 우물형 구조를 형성하는 구성예를 기재하였지만, 이에 특별히 한정되지 않고, 제 2 산화물 반도체층을 다층으로 하여 복수의 우물형 구조를 구성하여도 좋고, 도 1의 (C)에 이 일례를 도시하였다.
도 1의 (C)에서는, 제 1 산화물 반도체층이 S1에 상당하고, 제 3 산화물 반도체층이 S3에 상당하고, 캐리어의 주된 경로가 되는 제 2 산화물 반도체층이 S2-1 내지 S2-n에 상당한다.
또한, 산화물 반도체의 이온화 포텐셜은 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 등으로 측정할 수 있다. 대표적인 UPS의 측정 장치로서는 VersaProbe(Physical Electronics, Inc.(PHI) 제조)를 사용한다. 또한, 전자 친화력이란, 진공 준위(E∞)로부터 전도대단(Ec)까지의 에너지 차이이다. 또한, 에너지 밴드 갭(Eg)은 전자동 분광 엘립소미터 UT-300을 사용하여 측정할 수 있다. 이온화 포텐셜의 값으로부터 에너지 밴드 갭을 뺌으로써 전도대의 에너지를 산출하고, 단층 또는 적층의 밴드 구조를 작성할 수 있다.
본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 기재된 적층 구조를 갖는 반도체 장치의 일례로서 트랜지스터의 예를 설명한다.
본 발명의 일 형태에 따른 반도체 장치에 제공되는 트랜지스터의 구조는 특별히 한정되지 않고, 예를 들어 톱 게이트 구조, 또는 보텀 게이트 구조의 스태거형 및 플래너형 등을 적용할 수 있다. 또한, 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조 등의 멀티 게이트 구조이어도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트 구조이어도 좋다.
톱 게이트 구조의 트랜지스터(310)의 구성예를 도 2에 도시하였다. 도 2의 (A)는 트랜지스터(310)의 평면도이고, 도 2의 (B)는 도 2의 (A)의 쇄선 X1-Y1에서의 단면도이고, 도 2의 (C)는 도 2의 (A)의 쇄선 V1-W1에서의 단면도이다.
트랜지스터(310)는, 절연 표면을 갖는 기판(400) 위에 제공된 절연층(404)과, 절연층(404) 위에 접하는 산화물 반도체 적층(408)과, 산화물 반도체 적층(408)과 전기적으로 접속되는 소스 전극층(410a) 및 드레인 전극층(410b)과, 게이트 절연층(412)과, 게이트 절연층(412)을 개재하여 산화물 반도체 적층(408)과 중첩되는 게이트 전극층(402)을 포함한다.
본 실시형태에서 절연층(404)은, 절연층(404a)과, 절연층(404a) 위에 제공되며 산화물 반도체 적층(408)과 접하는 절연층(404b)의 적층 구조를 갖는다. 또한, 게이트 절연층(412)은, 소스 전극층(410a) 및 드레인 전극층(410b)과 접하는 게이트 절연층(412a)과, 게이트 절연층(412a) 위의 게이트 절연층(412b)의 적층 구조를 갖는다.
또한, 트랜지스터(310)에서 산화물 반도체 적층(408)은, 비정질 구조를 갖는 제 1 산화물 반도체층(408a)과, 제 1 산화물 반도체층(408a) 위의 결정 구조를 갖는 제 2 산화물 반도체층(408b)과, 제 2 산화물 반도체층(408b) 위의 제 3 산화물 반도체층(408c)을 포함한다.
본 발명의 일 형태에 따른 트랜지스터에서는, 캐리어의 주된 경로로서 기능하는 제 2 산화물 반도체층(408b)에 결정 구조를 갖는 인듐 아연 산화물층을 사용한다. 또한, 다른 구성 원소에 대한 인듐의 조성이 클수록 전계 효과 이동도가 높은 금속 산화물이 되기 때문에, 인듐 아연 산화물을 사용하여 제 2 산화물 반도체층(408b)을 형성함으로써, 트랜지스터(310)에 높은 전계 효과 이동도를 부여할 수 있다. 또한, 금속 산화물 중에 조성으로서 아연을 함유하는 경우, 형성되는 산화물 반도체층을 비교적 용이하게 CAAC-OS층으로 할 수 있기 때문에 바람직하다.
제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)으로서는, 제 2 산화물 반도체층(408b)인 인듐 아연 산화물층의 전도대 하단의 에너지가 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)의 전도대 하단의 에너지보다 낮고, 전도대 하단에 우물형의 에너지 차이가 생기도록, 스테빌라이저를 함유한 산화물 반도체층을 사용한다.
산화물 반도체에 있어서, 다른 금속 원소에 대한 스테빌라이저의 비율이 높을수록 에너지 갭이 큰 금속 산화물이 된다. 따라서, 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)이 스테빌라이저를 함유함으로써, 스테빌라이저를 함유하지 않은 제 2 산화물 반도체층(408b)과 비교하여 에너지 갭을 크게 할 수 있다. 이로써, 전도대 하단의 에너지 차이를 형성하고, 제 2 산화물 반도체층(408b)을 매립 채널로 하는 것이 쉬워진다.
제 2 산화물 반도체층(408b)을 매립 채널로 함으로써, 캐리어의 계면 산란이 저감되어 높은 전계 효과 이동도를 실현할 수 있다.
또한, 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)을 제공하여, 채널과, 산화물 반도체 적층(408)에 접하는 절연층의 계면에서 캐리어가 포획되는 것을 억제함으로써, 상기 계면에서의 트랩 준위의 영향을 저감할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)에 포함되는 스테빌라이저로서는, 갈륨, 마그네슘, 주석, 하프늄, 알루미늄, 지르코늄, 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 루테튬으로부터 선택된 하나 또는 복수의 금속 원소를 적용할 수 있다.
이하에서, 도 3을 사용하여 트랜지스터(310)의 제작 방법의 일례를 기재한다.
우선, 절연 표면을 갖는 기판(400) 위에, 절연층(404a) 및 절연층(404b)을 포함한 절연층(404)을 형성한다(도 3의 (A) 참조).
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필요하다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다.
절연층(404a) 및 절연층(404b)의 막 두께는 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE법, CVD법, PLD법, ALD법 등을 적절히 사용하여 형성한다.
절연층(404a)에는 질화 실리콘막을 사용하는 것이 바람직하다. 또한, 절연층(404b)의 재료로서는, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화질화 실리콘, 질화산화 실리콘, 산화 하프늄, 또는 산화 탄탈 등의 산화물 절연층을 사용하는 것이 바람직하다.
절연층(404b)은 나중에 형성하는 산화물 반도체층과 접하는 절연층이기 때문에, 층 내(벌크 내)에 적어도 화학양론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다.
또한, 절연층(404b)으로서 플라즈마 CVD법을 사용하여 막 두께가 20nm인 산화 실리콘막을 형성하고, 산화 실리콘막의 형성 후에 산소 결손을 저감하기 위하여 마이크로파 플라즈마를 조사하여 라디칼 산화 처리를 수행하여도 좋다. 예를 들어, 고밀도 플라즈마 장치를 사용하고, 2.45GHz의 전원을 사용하여 3800W로 하고, 압력을 106.67Pa로 하고, 기판 온도를 325℃로 하고, 아르곤 유량을 900sccm으로 하고, 산소 유량을 5sccm으로 한다. 고밀도 플라즈마 장치란 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다. 예를 들어, 3kW 내지 6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시킨다.
또한, 절연층(404b)을 형성하기 전에, 고밀도 플라즈마 장치를 사용함으로써, 아산화 질소(N2O)와 희가스를 도입한 플라즈마 처리를 수행하여도 좋다.
다음에, 절연층(404b) 위에 산화물 반도체 적층(408)을 형성한다(도 3의 (B) 참조).
산화물 반도체 적층(408)은, 제 1 산화물 반도체층(408a), 제 2 산화물 반도체층(408b), 제 3 산화물 반도체층(408c)을 형성하고, 가열 처리를 수행한 후에 마스크를 사용하여 선택적으로 에칭한다.
제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)으로서는, 인듐, 아연 및 스테빌라이저를 함유한 산화물 반도체층을 형성한다. 예를 들어, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물을 뜻하고, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또한, 제 2 산화물 반도체층(408b)으로서는 인듐 아연 산화물층을 형성한다.
산화물 반도체층을 형성할 때, 막 내에 포함되는 수소 농도를 가능한 한 저감시키는 것이 바람직하다.
본 실시형태에서는, 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 제 1 산화물 반도체층(408a)을 형성한다.
제 1 산화물 반도체층(408a)의 막 두께는 10nm 이상 40nm 이하, 바람직하게는 20nm 이상 30nm 이하로 한다. 제 1 산화물 반도체층(408a)의 막 두께를 두껍게 함으로써, 하지막(실리콘을 함유한 절연막)으로부터 Si이 확산되는 것을 방지할 수 있다.
또한, 제 2 산화물 반도체층(408b)은 원자수비가 In:Zn=2:1인 타깃을 사용하여 형성한다. 제 2 산화물 반도체층(408b)의 막 두께는 5nm 이상 10nm 이하로 한다.
또한, 제 3 산화물 반도체층(408c)은 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성한다. 제 3 산화물 반도체층(408c)의 막 두께는 10nm 이상 40nm 이하, 바람직하게는 20nm 이상 30nm 이하로 한다.
제 1 산화물 반도체층(408a) 내지 제 3 산화물 반도체층(408c)의 성막 온도는 400℃ 이상 550℃ 이하, 바람직하게는 450℃ 이상 500℃ 이하로 한다.
또한, 가열 처리는, 감압하 또는 질소 분위기하에서 300℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 350℃ 이상 450℃ 이하로 수행하여, 산화물 반도체층 내의 과잉인 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)한다. 그리고, 가열 처리가 종료된 후의 가열 온도를 유지하거나, 또는 그 가열 온도로부터 서서히 냉각하면서 같은 노(盧)에 고순도의 산소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기)를 도입한다. 산소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정으로 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급한다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여 산화물 반도체 적층(408)에 산소를 첨가하여도 좋다. 산화물 반도체 적층(408)에 대한 산소의 공급은, 산화물 반도체 적층을 형성한 후이면 그 타이밍 및 횟수는 특별히 한정되지 않는다.
다음에, 제 3 산화물 반도체층(408c) 위에 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(410a) 및 드레인 전극층(410b)(이것과 같은 층으로 형성되는 배선을 포함함)을 형성한다(도 3의 (C) 참조).
또한, 소스 전극층(410a) 및 드레인 전극층(410b)을 형성할 때의 에칭에 있어서, 소스 전극층(410a) 및 드레인 전극층(410b)에 끼워진 산화물 반도체 적층(408)도 동시에 에칭되어 막 두께가 감소되는 경우가 있다. 따라서, 산화물 반도체 적층(408) 중 소스 전극층 및 드레인 전극층과 중첩되지 않는 영역은 중첩되는 영역과 비교하여 막 두께가 얇은 경우가 있다.
산화물 반도체 적층(408)에서는, 채널로서 기능하는 제 2 산화물 반도체층(408b)이 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)에 의하여 끼워져 있다. 따라서, 소스 전극층(410a) 및 드레인 전극층(410b)을 에칭할 때에 산화물 반도체 적층(408)이 동시에 에칭되어도, 채널로서 기능하는 제 2 산화물 반도체층(408b)이 그 영향을 받기 어렵고, 채널 형성 영역이 에칭되어 막 두께가 감소될 가능성이 낮기 때문에, 안정적인 특성을 나타낼 수 있다.
다음에, 소스 전극층(410a), 드레인 전극층(410b), 및 노출된 산화물 반도체 적층(408)을 덮도록 게이트 절연층(412)을 형성한다.
게이트 절연층(412)은 플라즈마 CVD법, 스퍼터링법에 의하여 형성할 수 있고, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막 등을 단층으로 또는 적층으로 하여 사용할 수 있다.
본 실시형태에서는, 게이트 절연층(412a) 및 게이트 절연층(412b)의 적층 구조로 한다. 구체적으로는, 산화물 절연층을 포함한 게이트 절연층(412a)과, 질소를 함유한 절연층으로 이루어진 게이트 절연층(412b)의 적층 구조를 형성한다.
또한, 플라즈마 대미지를 저감하기 위해서, 게이트 절연층(412a)은, 플라즈마 대미지가 적은 성막 조건으로 산화물 반도체 적층(408)을 덮는 제 1 산화물 절연막을 형성하고, 그 위에 막 내에 산소를 많이 포함시키는 성막 조건으로 산화물 절연막을 적층하는 구성으로 하는 것이 바람직하다.
또한, 산화물 반도체 적층(408)에 접하는 게이트 절연층(412a)으로서 산화물 절연층을 형성하면, 상기 산화물 절연층에 의하여 산화물 반도체 적층(408)에 산소를 공급할 수 있기 때문에 바람직하다.
게이트 절연층(412)을 형성한 후에 가열 처리를 수행한다. 산화물 반도체 적층(408)은, 에칭이나 형성시의 플라즈마에 노출됨으로써 받은 대미지로 인한 산소 결손을 포함하기 때문에, 산화물 반도체가 받는 대미지를 회복시키기 위한 가열 처리를 수행하여 산소를 공급함으로써 산소 결손을 저감시킨다.
상기 가열 처리의 온도는 대표적으로 200℃ 이상 450℃ 이하로 한다. 상기 가열 처리에 의하여, 게이트 절연층에 포함되는 질소를 방출시킬 수 있다. 또한, 상기 가열 처리에 의하여 산화물 절연층으로부터 물, 수소 등을 탈리시킬 수 있다.
본 실시형태에서는, 질소 및 산소의 혼합 분위기에서 350℃로 1시간 동안 가열 처리를 수행한다. 가열 처리에 의하여, 산화물 반도체 적층(408)에 포함되는 수소 원자 및 산소 원자가 산화물 반도체 적층(408), 산화물 반도체 적층(408)과 게이트 절연층(412)의 계면, 또는 게이트 절연층(412) 내 또는 그 표면에 있어서 결합되어 물 분자가 되고, 게이트 절연층(412)으로부터 탈리된다.
산화물 반도체에 있어서, 산소 원자가 탈리된 위치는 산소 결손이 되지만, 산화물 반도체 적층(408)과 접하는 절연층(절연층(404) 및/또는 게이트 절연층(412))이 화학양론적 조성을 만족시키는 산소보다 많은 산소 원자를 포함하는 경우, 상기 산소 원자가 산소 결손의 위치로 이동하여, 산소 결손을 보전할 수 있다.
또한, 게이트 절연층(412)에 질소를 갖는 산화물 절연층을 사용하는 경우, 상기 산화물 절연층은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에서 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은, 질소를 갖는 산화물 절연층에 포함되는 결함 밀도가 많으면 상기 결함에 산소가 결합되어, 질소를 갖는 산화물 절연층에 있어서의 산소의 투과율이 감소되기 때문이다.
이와 같이, 게이트 절연층(412)을 형성한 후의 가열 처리에 의하여 산화물 반도체 적층(408)으로부터 질소, 수소, 또는 물이 탈리됨으로써, 막 내의 질소, 수소, 또는 물의 함유량을 약 10분의 1 정도까지 저감할 수 있다.
다음에, 게이트 절연층(412) 위에 게이트 전극층(402)(이것과 같은 층으로 형성되는 배선을 포함함)을 형성한다(도 3의 (D) 참조).
게이트 전극층(402)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료가 사용하여 형성할 수 있다. 또한, 게이트 전극층(402)으로서, 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(402)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 게이트 전극층(402)은 테이퍼 형상으로 하여도 좋고, 예를 들어 테이퍼 각을 15˚ 이상 70˚ 이하로 하면 좋다. 여기서 테이퍼 각이란, 테이퍼 형상을 갖는 층의 측면과 상기 층의 저면으로 이루어진 각의 각도를 가리킨다.
또한, 게이트 전극층(402)의 재료에는 산화 인듐 산화 주석, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등 도전성 재료를 적용할 수도 있다.
또는, 게이트 전극층(402)의 재료로서, 질소를 함유한 In-Ga-Zn계 산화물, 질소를 함유한 In-Sn계 산화물, 질소를 함유한 In-Ga계 산화물, 질소를 함유한 In-Zn계 산화물, 질소를 함유한 Sn계 산화물, 질소를 함유한 In계 산화물, 금속 질화물막(질화 인듐막, 질화 아연막, 질화 탄탈막, 질화 텅스텐막 등)을 사용하여도 좋다. 이들 재료는 5eV 이상의 일함수를 갖기 때문에, 이들 재료를 사용하여 게이트 전극층(402)을 형성함으로써 트랜지스터의 문턱 전압을 플러스로 할 수 있고 노멀리 오프의 스위칭 트랜지스터를 실현할 수 있다.
상술한 바와 같이 하여, 트랜지스터(310)를 형성할 수 있다.
또한, 게이트 전극층(402) 위에 보호층을 형성하여도 좋다. 보호층으로서는, 산화 알루미늄막, 또는 질화 실리콘막을 형성한다. 보호층은 외부로부터의 수소나 수분 등 불순물의 혼입을 방지하는 기능을 갖는다.
톱 게이트 구조의 트랜지스터에서의 산화물 반도체 적층의 다른 적층예에 대하여 도 4에 도시하였다. 산화물 반도체 적층 이외의 구성에 대해서는, 도 2에 도시된 트랜지스터(310)와 같은 구성이다.
도 4의 (A)는, 산화물 반도체 적층(408)에 있어서 제 2 산화물 반도체층(408b) 및 제 3 산화물 반도체층(408c)이 섬 형상으로 가공되고, 제 1 산화물 반도체층(408a)은 가공되지 않은 트랜지스터(320)를 도시한 것이다.
도 4의 (B)는, 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)이 섬 형상으로 가공되고, 제 3 산화물 반도체층(408c)은 섬 형상으로 가공되지 않으며 소스 전극층(410a) 및 드레인 전극층(410b)을 덮는 트랜지스터(330)를 도시한 것이다. 섬 형상의 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b) 위에 소스 전극층(410a) 및 드레인 전극층(410b)을 형성한 후에 제 3 산화물 반도체층(408c)을 형성함으로써 상기 구성을 얻을 수 있다.
도 4의 (C)는, 산화물 반도체 적층(408)에 있어서 제 3 산화물 반도체층(408c)이, 제 1 산화물 반도체층(408a)의 측면 및 제 2 산화물 반도체층(408b)의 측면을 덮어 제공되는 트랜지스터(340)를 도시한 것이다. 트랜지스터(340)에 있어서, 제 3 산화물 반도체층(408c)의 주연부(周緣部)는 절연층(404b)과 접한다.
트랜지스터(340)에 포함되는 산화물 반도체 적층(408)은, 섬 형상의 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)을 덮도록 제 3 산화물 반도체층(408c)을 형성하고, 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)의 가공에 사용한 마스크와 다른 마스크를 사용하여 제 3 산화물 반도체층(408c)을 섬 형상으로 가공함으로써 얻을 수 있다.
트랜지스터(340)에서는, 채널로서 기능하는 제 2 산화물 반도체층(408b)의 측면이 제 3 산화물 반도체층(408c)으로 덮임으로써, 소스 전극층(410a) 및 드레인 전극층(410b)과 접하지 않는 구성으로 할 수 있다. 이와 같은 구성으로 함으로써, 트랜지스터의 소스 전극층(410a) 및 드레인 전극층(410b) 간의 누설 전류의 발생을 저감할 수 있다.
도 4의 (D)는, 산화물 반도체 적층(408)과 접하는 절연층을 단층 구조로 한 트랜지스터(350)를 도시한 것이다. 트랜지스터(350)에서는 절연층(404a)과 게이트 절연층(412b)이 산화물 반도체 적층(408)과 접한다. 상술한 바와 같이, 산화물 반도체 적층(408)과 절연층의 계면에서의 산소 결손을 저감하기 위해서는, 산화물 반도체 적층(408)과 접하는 절연층(여기서는 절연층(404a)과 게이트 절연층(412b))으로서 산화물 절연층을 제공하는 것이 바람직하다. 다만, 제 2 산화물 반도체층(408b)의 산소 결손이 충분히 저감되어 있는 경우에는, 산화물 반도체 적층(408)에 수소나 수분이 침입하는 것을 방지하기 위하여, 절연층(404a)과 게이트 절연층(412b)에는 질화 실리콘막을 적용하는 것이 바람직하다.
또한, 실시형태 1에서 기재한 적층 구조는 톱 게이트 구조 이외의 트랜지스터에도 적합하게 적용할 수 있다.
도 5의 (A)는, 실시형태 1에서 기재한 적층 구조를 포함한 보텀 게이트 구조의 트랜지스터(360)를 도시한 것이고, 도 5의 (B)는 듀얼 게이트 구조의 트랜지스터(370)를 도시한 것이다.
트랜지스터(360)는, 절연 표면을 갖는 기판(400) 위에 제공된 게이트 전극층(402)과, 게이트 전극층(402) 위에 제공되며 게이트 절연층(412a) 및 게이트 절연층(412b)을 포함한 게이트 절연층(412)과, 게이트 절연층(412) 위에 접하며 게이트 전극층(402)과 중첩되는 산화물 반도체 적층(408)과, 산화물 반도체 적층(408)과 전기적으로 접속되는 소스 전극층(410a) 및 드레인 전극층(410b)을 포함한다. 또한, 소스 전극층(410a) 및 드레인 전극층(410b)을 덮으며 산화물 반도체 적층(408)과 접하는 절연층(414)을 트랜지스터(360)의 구성 요소에 포함하여도 좋다.
보텀 게이트 구조의 트랜지스터(360)에 있어서도 톱 게이트 구조의 트랜지스터와 마찬가지로, 산화물 반도체 적층(408)은, 비정질 구조를 갖는 제 1 산화물 반도체층(408a), 결정 구조를 갖는 인듐 아연 산화물층으로 이루어진 제 2 산화물 반도체층(408b), 및 제 3 산화물 반도체층(408c)을 적어도 포함한다.
또한, 트랜지스터(360)에 있어서 절연층(414)은 절연층(414a) 및 절연층(414b)의 적층 구조를 갖는다. 절연층(414a)은 절연층(404b)과 같은 구성으로 할 수 있다. 또한, 절연층(414b)은 절연층(404a)과 같은 구성으로 할 수 있다.
트랜지스터(370)는, 절연 표면을 갖는 기판(400) 위에 제공된 게이트 전극층(402)과, 게이트 전극층(402) 위에 제공되며 게이트 절연층(412a) 및 게이트 절연층(412b)을 포함한 게이트 절연층(412)과, 게이트 절연층(412) 위에 접하며 게이트 전극층(402)과 중첩되는 산화물 반도체 적층(408)과, 산화물 반도체 적층(408)과 전기적으로 접속되는 소스 전극층(410a) 및 드레인 전극층(410b)과, 소스 전극층(410a) 및 드레인 전극층(410b)을 덮으며 산화물 반도체 적층(408) 위에 제공되고 절연층(414a) 및 절연층(414b)을 포함한 절연층(414)과, 절연층(414)을 개재하여 산화물 반도체층 적층(408)과 중첩되는 게이트 전극층(416)을 포함한다.
듀얼 게이트 구조의 트랜지스터(370)에 있어서도 톱 게이트 구조 및 보텀 게이트 구조의 트랜지스터와 마찬가지로, 산화물 반도체 적층(408)은, 비정질 구조를 갖는 제 1 산화물 반도체층(408a), 결정 구조를 갖는 인듐 아연 산화물층으로 이루어진 제 2 산화물 반도체층(408b), 및 제 3 산화물 반도체층(408c)을 적어도 포함한다.
또한, 트랜지스터(370)에 있어서 게이트 전극층(416)은 게이트 전극층(402)과 같은 구성으로 할 수 있다. 트랜지스터(370)에 있어서는 절연층(414)은 게이트 절연층으로서 기능한다.
트랜지스터(370)에 포함되는 한 쌍의 게이트 전극층 중 한쪽 게이트 전극층에는 트랜지스터의 온 상태 또는 오프 상태를 제어하기 위한 신호가 공급된다. 다른 쪽 게이트 전극층은 전기적으로 절연되어 있는 플로팅 상태이어도 좋고, 전위가 다른 구성 요소로부터 공급되어 있는 상태이어도 좋다. 후자의 경우에는, 게이트 전극층 양쪽에 동일한 전위가 공급되어도 좋고, 다른 쪽 게이트 전극층에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 다른 쪽 게이트 전극층에 공급되는 전위의 높이를 제어함으로써, 트랜지스터(370)의 문턱 전압을 제어할 수 있다.
또한, 도 2, 도 4 및 도 5에서는 각각 일부가 다른 구성이지만, 본 발명의 일 형태는 특별히 한정되지 않고, 다양한 조합이 가능하다. 예를 들어, 보텀 게이트 구조 또는 듀얼 게이트 구조의 트랜지스터로서 산화물 반도체 적층(408)에 있어서, 제 1 산화물 반도체층(408a)과 제 2 산화물 반도체층(408b)의 측면을 제 3 산화물 반도체층(408c)이 덮는 구성을 적용하여도 좋다. 또한, 산화물 반도체 적층(408)에 포함되는 제 2 산화물 반도체층(408b)만을 섬 형상으로 가공하여도 좋다.
어느 경우에 있어서도, 결정 구조를 갖는 제 2 산화물 반도체층 상층 및 하층에 제 1 산화물 반도체층 및 제 3 산화물 반도체층을 제공함으로써, 산화물 반도체 적층과 절연층의 계면에 형성되는 계면 준위의 영향을 트랜지스터의 캐리어 패스인 제 2 산화물 반도체층이 받는 것을 억제할 수 있다. 또한, 산화물 반도체 적층에 포함될 수 있는 불순물에 의한 불순물 준위가 트랜지스터의 캐리어 패스에 미치는 영향을 저감할 수 있다.
따라서, 상기 다층 구조를 포함한 트랜지스터의 전기 특성을 안정화하고, 신뢰성이 양호한 트랜지스터로 할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 제 2 산화물 반도체층, 또는 제 2 산화물 반도체층 및 제 3 산화물 반도체층으로서 적용할 수 있는 결정 구조를 갖는 산화물 반도체층의 일례로서 CAAC-OS층에 대하여 자세히 설명한다.
CAAC-OS층은 스퍼터링 타깃을 사용하여 형성한다. 여기서, c축이 상면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체로 이루어진 스퍼터링 타깃의 제작 방법에 대하여 설명한다(도 12 참조).
우선, 스퍼터링 타깃의 원료를 칭량한다(스텝 S101).
여기서는, 스퍼터링 타깃의 원료로서 InOX 원료(In의 원료), GaOY 원료(Ga의 원료), 및 ZnOZ 원료(Zn의 원료)를 준비한다. 또한, X, Y 및 Z는 임의의 양수이고, 예를 들어 X는 1.5, Y는 1.5, Z는 1로 하면 좋다. 물론, 상기 원료는 일례이고, 원하는 화합물을 얻기 위하여 원료를 적절히 선택하면 좋다. 예를 들어, GaOY 원료 대신에 MOY 원료를 사용하여도 좋다. 또한, M은 Sn, Hf 또는 Al으로 하면 좋다. 또는, M은 란타노이드인 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu로 하여도 좋다.
다만, 제 2 산화물 반도체층에 적용하는 스퍼터링용 타깃으로서는, InOX 원료(In의 원료), 및 ZnOZ 원료(Zn의 원료)를 준비한다.
본 실시형태에서는 3종류의 원료를 사용한 예를 기재하지만, 이에 한정되지 않는다. 예를 들어, 본 실시형태를 4종류 이상의 원료를 사용한 경우에 적용하여도 좋고, 1종류 또는 2종류의 원료를 사용한 경우에 적용하여도 좋다.
다음에, InOX 원료, GaOY 원료, 및 ZnOZ 원료를 소정의 비율로 혼합한다.
소정의 비율로서는, 예를 들어 InOX 원료, GaOY 원료, 및 ZnOZ 원료의 mol수비를 2:2:1, 8:4:3, 3:1:1, 1:1:1, 1:3:2, 4:2:3, 1:1:2, 3:1:4 또는 3:1:2로 한다. 이와 같은 비율을 갖는 혼합 재료를 사용함으로써, c축이 상면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체로 이루어진 스퍼터링용 타깃을 얻기 쉬워진다.
더 구체적으로는, In:Ga:Zn=1:1:1[원자수비]의 조성을 갖는 In-Ga-Zn 산화물의 스퍼터링 타깃을 제작하는 경우에는, In2O3:Ga2O3:ZnO=1:1:2[mol수비]가 되도록 각각 원료를 칭량한다.
또한, GaOY 원료 대신에 MOY 원료를 사용한 경우도, InOX 원료, MOY 원료, 및 ZnOZ 원료의 mol수비는 2:2:1, 8:4:3, 3:1:1, 1:1:1, 1:3:2, 4:2:3, 1:1:2, 3:1:4 또는 3:1:2로 하면 좋다.
우선, 습식 방식에 의한 스퍼터링 타깃의 제작 방법에 대하여 설명한다. 스퍼터링 타깃의 원료를 칭량한 후에, 원료를 볼밀(ball mill) 등으로 분쇄하고 나서 혼합하여 화합물 분말을 제작한다. 복수의 원료를 혼합한 후에 제 1 소성을 수행함으로써 결정성 산화물을 생성하고, 결정성 산화물을 분쇄함으로써 화합물 분말로 한다. 화합물 분말의 입경을 0.01μm 이상 1μm 이하, 바람직하게는 0.01μm 이상 0.5μm 이하, 더 바람직하게는 0.01μm 이상 0.3μm 이하로 한다. 또한, 상기 화합물 분말에 이온 교환수, 유기 첨가물 등을 혼합하여 슬러리를 제작한다(스텝 S111).
다음에, 수분을 투과하는 필터가 제공된 틀에 슬러리를 흘려 넣어 수분을 제거한다. 상기 틀로서는 금속제 또는 산화물제를 사용하면 좋고, 직사각형 또는 환형(丸形)의 상면 형상을 갖는다. 또한, 상기 틀은 바닥 부분에 하나 또는 복수의 구멍이 제공된 구조를 가지면 좋다. 상기 구멍을 복수로 제공하면 슬러리의 수분을 신속하게 제거할 수 있다. 상기 필터는 다공성 수지, 천 등을 사용하면 좋다.
슬러리 내의 수분은, 슬러리가 흘려 넣어진 틀의 바닥 부분에 제공된 구멍으로부터의 감압 배수(排水)에 의하여 제거된다. 다음에, 감압 배수에 의하여 수분이 제거된 슬러리를 더 자연 건조시킨다. 이로써, 수분이 제거된 슬러리는 틀 내부의 형상으로 성형된다(스텝 S113).
다음에, 얻어진 성형체에 대하여 산소(O2) 분위기에서 1400℃로 제 2 소성을 수행한다(스텝 S114). 상술한 바와 같이 하여, 습식 방식에 의하여 스퍼터링 타깃을 얻을 수 있다.
다음에, 건식 방식에 의한 스퍼터링 타깃의 제작 방법에 대하여 설명한다. 스퍼터링 타깃의 원료를 칭량한 후, 원료를 볼밀 등으로 분쇄하고 나서 혼합하여 화합물 분말을 제작한다(스텝 S121).
얻어진 화합물 분말을 틀에 빈틈없이 깔고, 프레스 장치에 의하여 가압함으로써 상기 화합물 분말을 성형하여 성형체를 얻는다(스텝 S122).
얻어진 성형체를 전기로 등의 가열 장치 내에 설치하고, 산소(O2) 분위기에서 1400℃로 소성한다(스텝 S123). 또한, 본 실시형태에서는 스텝 S122 및 스텝 S123과 같이, 성형 공정 및 소성 공정이 나누어진 방식을 콜드프레스(cold press) 방식이라고 부르기로 한다. 콜드프레스 방식과 다르며, 성형 공정 및 소성 공정을 동시에 수행하는 핫프레스(hot press) 방식에 대하여 이하에서 설명한다.
우선, 상술한 스텝 S121까지의 공정을 수행한다. 얻어진 화합물 분말을 틀에 빈틈없이 깔고, 상기 틀을 아르곤(Ar) 분위기에서 1000℃로 가열하면서, 틀 내부의 화합물 분말을 프레스 장치에 의하여 가압한다. 이와 같이, 화합물 분말을 소성하면서 가압함으로써, 상기 화합물 분말을 성형하여 성형체를 얻을 수 있다(스텝 S125).
상술한 공정에 의하여 제작된 스퍼터링 타깃을 사용함으로써, CAAC-OS층을 형성할 수 있다.
또한, 제작된 InGaZnO4를 함유한 스퍼터링 타깃에 있어서, InGaZnO4의 결정 구조에서 In-O가 결합된 면끼리의 결합이 약하고, c축에 대하여 직교되는 면, 즉 a-b면에서 벽개(劈開)하기 쉽다.
이와 같이, c축에 대하여 직교되는 면(a-b면)에서 벽개하기 쉬운 스퍼터링 타깃을 사용하여 In-Ga-Zn계 산화물막을 형성할 때에 생기는 현상을 이하에서 설명한다.
스퍼터링 타깃의 표면에 이온이 충돌하면 스퍼터링 타깃에 포함되는 결정 영역은 a-b면에서 벽개하고 a-b면에 평행한 층을 따른 형상(평판상 또는 펠릿(pellet)상)의 스퍼터링 입자가 박리된다. 스퍼터링 타깃의 표면에서 스퍼터링되어 방출되는 결정의 입자는, c축이 배향하며 평판상의 스퍼터링 입자라고 가정하면, 평판상의 스퍼터링 입자는 최외면이 (Ga, Zn)O면인 것이 바람직하다.
성막 중에서 산소 유량이 많고 챔버 내의 압력이 높으면, 산소 이온이 평판상의 스퍼터링 입자에 부착되고 많은 산소를 표면에 갖는 상태로 할 수 있다. 이 부착된 산소가 빠져 나가기 전에 다른 평판상의 스퍼터링 입자가 적층되기 때문에, 막 내에 산소를 많이 포함시킬 수 있다. 표면에 흡착된 이 산소는 산화물 반도체 내의 산소 결손을 저감시키는 것에 기여한다.
또한, 성막 가스 중의 산소 비율을 높여, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30vol.％ 이상, 바람직하게는 100vol.％로 한다.
성막시에 불순물이 혼입되는 것을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는, 이슬점이 －80℃ 이하, 바람직하게는 －100℃ 이하인 성막 가스를 이용한다.
또한, c축이 배향한 결정 영역을 갖는 산화물 반도체층을 형성하기 위해서는, 성막시의 기판 온도를 높이는 것이 바람직하고, 200℃ 이상 550℃ 이하로 한다.
성막 중에서, 평판상의 스퍼터링 입자가, 결정 상태를 유지한 채로 기판 표면에 도달함으로써 CAAC-OS층이 형성되기 쉬워진다. 그리고, 평판상의 스퍼터링 입자가 적층됨으로써 CAAC-OS층이 형성되기 쉬워진다. 또한, CAAC-OS층은 산소를 많이 포함하며 산소 결손이 저감된 층이 된다.
다음에, 상술한 스퍼터링 타깃을 사용하여 산화물 반도체 적층을 성막하는 제작 장치에 대하여 설명한다.
또한, 산화물 반도체 적층에 포함되는 각 산화물 반도체층은 순차적으로 적층하는 공정을 대기에 노출시키지 않고 연속적으로 수행하는 것이 바람직하다. 이 경우, 도 13에 상면도가 도시된 제조 장치를 사용하면 좋다.
도 13에 도시된 제조 장치는 매엽식(枚葉式) 멀티 챔버 설비이며, 3개의 스퍼터링 장치(10a, 10b, 10c)나, 피처리 기판을 수용하는 카세트 포트(14)를 3개 가지는 기판 공급실(11)이나, 로드록(load lock)실(12a, 12b)이나, 반송실(13)이나, 기판 가열실(15, 16) 등을 갖는다.
또한, 기판 공급실(11) 및 반송실(13)에는, 피처리 기판을 반송하기 위한 반송 로봇이 각각 배치된다. 스퍼터링 장치(10a, 10b, 10c), 반송실(13), 및 기판 가열실(15, 16)은, 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등)하로 제어하는 것이 바람직하고, 예를 들어, 수분에 대해서는 이슬점이 -40℃ 이하, 바람직하게는 이슬점이 -50℃ 이하인 건조 질소 분위기로 한다.
도 13의 제조 장치를 사용한 제작 공정의 수순의 일례는, 먼저, 기판 공급실(11)로부터 피처리 기판을 반송하고, 로드록실(12a)과 반송실(13)을 거쳐 기판 가열실(15)로 이동시키고, 기판 가열실(15)에서 피처리 기판에 부착되어 있는 수분을 진공 베이킹 등으로 제거하고, 그 후, 반송실(13)을 거쳐 스퍼터링 장치(10c)로 피처리 기판을 이동시켜, 스퍼터링 장치(10c) 내에서 제 1 산화물 반도체층을 성막한다.
그리고, 대기에 노출되지 않고, 반송실(13)을 거쳐 스퍼터링 장치(10a)에 피처리 기판을 이동시키고 스퍼터링 장치(10a) 내에서 제 2 산화물 반도체층을 성막한다. 그리고, 대기에 노출되지 않고, 반송실(13)을 거쳐 스퍼터링 장치(10b)에 피처리 기판을 이동시키고, 스퍼터링 장치(10b) 내에서 제 3 산화물 반도체층을 성막한다. 필요하면, 대기에 노출되지 않고, 반송실(13)을 거쳐 기판 가열실(16)에 피처리 기판을 이동시키고 가열 처리를 수행한다.
이와 같이, 도 13의 제조 장치를 사용함으로써 대기에 노출시키지 않고, 제작프로세스를 진행시킬 수 있다. 또한, 도 13에 도시된 제조 장치의 스퍼터링 장치는 스퍼터링 타깃을 변경함으로써, 대기에 노출시키지 않는 프로세스를 실현할 수 있다.
또한, 도 13에 도시된 제조 장치의 스퍼터링 장치는, 평행 평판형 스퍼터링 장치, 이온 빔 스퍼터링 장치, 또는 대향 타깃식 스퍼터링 장치 등을 사용하면 좋다. 대향 타깃식 스퍼터링 장치는 피성막면이 플라즈마로부터 떨어져 성막 대미지가 작기 때문에, 결정화도가 높은 CAAC-OS층을 형성할 수 있다.
스퍼터링 장치(10a, 10b, 10c)에서 산화물 반도체층을 성막할 때, 성막 가스로서 수소, 물, 수산기 또는 수소화물 등의 불순물 농도가 낮은 고순도 가스를 사용한다.
또한, 기판 가열실(16)은 감압하, 질소, 산소, 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤이나 헬륨 등) 분위기하로 하여 가열 처리하면 좋지만, 상기 질소, 산소, 초건조 에어, 또는 희가스 등의 분위기에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
상술한 바와 같이 하여, 본 발명의 일 형태에 적용할 수 있는 산화물 반도체 적층, 특히 CAAC-OS층을 포함한 산화물 반도체 적층을 형성할 수 있다.
본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 발명의 일 형태에 따른 반도체 장치의 일례로서, 논리 회로인 NOR 회로의 회로도의 일례를 도 6의 (A)에 도시하였다. 도 6의 (B)는 NAND 회로의 회로도이다.
도 6의 (A)에 도시된 NOR 회로에 있어서, p채널형 트랜지스터인 트랜지스터(801, 802)로서는, 채널 형성 영역에 산화물 반도체 이외의 반도체 재료(예를 들어, 실리콘 등)를 사용한 트랜지스터를 사용하고, n채널형 트랜지스터인 트랜지스터(803, 804)로서는 산화물 반도체 적층을 포함하며 실시형태 2에 기재된 트랜지스터와 같은 구조를 갖는 트랜지스터를 사용한다.
실리콘 등의 반도체 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성에 의하여 전하를 장시간 동안 유지할 수 있다.
논리 회로를 소형화하기 위하여, n채널형 트랜지스터인 트랜지스터(803, 804)는 p채널형 트랜지스터인 트랜지스터(801, 802) 위에 적층되는 것이 바람직하다. 예를 들어, 단결정 실리콘 기판을 사용하여 트랜지스터(801, 802)를 형성하고, 절연층을 개재하여 트랜지스터(801, 802) 위에 트랜지스터(803, 804)를 형성할 수 있다.
또한, 도 6의 (A)에 도시된 NOR 회로에 있어서, 트랜지스터(803, 804)를 트랜지스터(520)와 같은 구성을 갖게 하고, 제 2 게이트 전극의 전위를 제어함으로써, 예를 들어 GND로 하여 트랜지스터(803, 804)의 문턱 전압을 더 플러스로 함으로써, 더 노멀리 오프인 트랜지스터로 할 수 있다.
또한, 도 6의 (B)에 도시된 NAND 회로에 있어서는, p채널형 트랜지스터인 트랜지스터(811, 814)로서는, 채널 형성 영역에 산화물 반도체 이외의 반도체 재료(예를 들어 실리콘 등)를 사용한 트랜지스터를 사용하고, n채널형 트랜지스터인 트랜지스터(812, 813)로서는, 산화물 반도체 적층을 포함하며 실시형태 2에 기재된 트랜지스터와 같은 구조를 갖는 트랜지스터를 사용한다.
또한, 도 6의 (B)에 도시된 NAND 회로에 있어서, 트랜지스터(812, 813)를 트랜지스터(520)와 같은 구성을 갖게 하고, 제 2 게이트 전극의 전위를 제어함으로써, 예를 들어 GND로 하여 트랜지스터(812, 813)의 문턱 전압을 더 플러스로 함으로써, 더 노멀리 오프인 트랜지스터로 할 수 있다.
또한, 도 6의 (A)에 도시된 NOR 회로와 마찬가지로, 논리 회로를 소형화하기 위하여, n채널형 트랜지스터인 트랜지스터(812, 813)는, p채널형 트랜지스터인 트랜지스터(811, 814) 위에 적층되는 것이 바람직하다.
본 실시형태에서 기재하는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 소비 전력을 충분히 저감시킬 수 있다.
또한, 상이한 반도체 재료를 사용한 반도체 소자를 적층함으로써 미세화 및 고집적화를 실현하고 또 안정적이고 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 실시형태 2에 기재된 트랜지스터의 구성을 적용함으로써, 신뢰성이 높고, 안정된 특성을 나타내는 NOR 회로와 NAND 회로를 제공할 수 있다.
또한, 본 실시형태에서는 실시형태 2에 기재된 트랜지스터를 사용한 NOR 회로와 NAND 회로의 예를 기재하였지만, 특별히 이에 한정되지 않고, AND 회로나 OR 회로 등을 형성할 수도 있다.
본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 2에 기재된 트랜지스터를 사용하며, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도면을 사용하여 설명한다.
도 7의 (A)는 본 실시형태의 반도체 장치의 회로도이다.
도 7의 (A)에 도시된 트랜지스터(260)에는, 산화물 반도체 이외의 반도체 재료(예를 들어 실리콘 등)를 사용한 트랜지스터를 적용할 수 있고, 고속 동작이 용이하다. 또한, 트랜지스터(262)에는, 산화물 반도체 적층을 포함하며 실시형태 2에 기재된 트랜지스터와 같은 구조를 갖는 트랜지스터를 적용할 수 있고, 그 특성에 의하여 장시간 동안 전하를 유지할 수 있다.
또한, 상술한 트랜지스터는 어느 것도 n채널형 트랜지스터인 것으로 하여 설명하지만, 본 실시형태에 기재된 반도체 장치에 사용하는 트랜지스터로서는, p채널형 트랜지스터를 사용할 수도 있다.
도 7의 (A)에서, 제 1 배선(1st Line)과 트랜지스터(260)의 소스 전극층은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(260)의 드레인 전극층은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(260)의 게이트 전극층과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 다른 쪽은 용량 소자(264)의 한쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(264)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 7의 (A)에 도시된 반도체 장치에서는, 트랜지스터(260)의 게이트 전극층의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 하여 트랜지스터(262)를 온 상태로 한다. 이것에 의하여, 제 3 배선의 전위가 트랜지스터(260)의 게이트 전극층 및 용량 소자(264)에 공급된다. 즉, 트랜지스터(260)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 하여 트랜지스터(262)를 오프 상태로 함으로써, 트랜지스터(260)의 게이트 전극층에 부여된 전하가 유지된다(유지).
트랜지스터(262)의 오프 전류는 매우 작으므로, 트랜지스터(260)의 게이트 전극층의 전하는 장시간 동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(260)의 게이트 전극층에 유지된 전하량에 따라서, 제 2 배선은 상이한 전위를 취한다. 일반적으로, 트랜지스터(260)를 n채널형으로 하면, 트랜지스터(260)의 게이트 전극층에 High 레벨 전하가 공급된 경우의 겉보기 문턱 전압(Vth _H)은, 트랜지스터(260)의 게이트 전극층에 Low 레벨 전하가 공급된 경우의 겉보기 문턱 전압(Vth_L)보다 낮아지기 때문이다. 여기서, 겉보기 문턱 전압이란, 트랜지스터(260)를 '온 상태'로 하는 데 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L 사이의 전위 V0으로 함으로써 트랜지스터(260)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, High 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(>Vth _H)가 되면, 트랜지스터(260)는 '온 상태'가 된다. Low 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(<Vth _L)이 되어도, 트랜지스터(260)는 '오프 상태' 그대로이다. 따라서, 제 2 배선의 전위에 의하여, 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형태로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 정보를 판독하지 않는 경우에는 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 '오프 상태'가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 '온 상태'가 되는 전위, 즉 Vth _L보다 높은 전위를 제 5 배선에 공급하면 좋다.
기억 장치의 다른 구조의 일 형태의 예를 도 7의 (B)에 도시하였다. 도 7의 (B)는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 7의 (C)는 반도체 장치의 일례를 도시한 개념도이다. 이하에서는, 먼저 도 7의 (B)에 도시된 반도체 장치에 대하여 설명하고, 이어서 도 7의 (C)에 도시된 반도체 장치에 대하여 설명한다.
도 7의 (B)에 도시된 반도체 장치에서 비트선 BL과 트랜지스터(262)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선 WL과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속되고, 트랜지스터(262)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되된다.
산화물 반도체를 사용하는 트랜지스터(262)는 오프 전류가 매우 작다는 특징을 갖는다. 그래서, 트랜지스터(262)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 장시간 동안 유지할 수 있다.
다음에, 도 7의 (B)에 도시된 반도체 장치(메모리 셀(250))에 정보의 기록 및 유지를 수행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 하여 트랜지스터(262)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). 이 후, 워드선 WL의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 하여 트랜지스터(262)를 오프 상태로 함으로써, 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(262)의 오프 전류는 매우 작기 때문에, 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자에 축적된 전하)를 장시간 동안 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(262)가 온 상태가 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통되고, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 그 결과, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 달라진다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 취한다고 하면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 7의 (B)에 도시된 반도체 장치는 트랜지스터(262)의 오프 전류가 매우 작다는 특징을 갖기 때문에 용량 소자(254)에 축적된 전하를 장시간 동안 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도, 기억 내용을 장기간 동안 유지할 수 있다.
다음에, 도 7의 (C)에 도시된 반도체 장치에 대하여 설명한다.
도 7의 (C)에 도시된 반도체 장치는 위쪽 부분에 기억 회로로서 도 7의 (B)에 도시된 복수의 메모리 셀(250)을 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 아래쪽 부분에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속된다.
도 7의 (C)에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 바로 아래에 제공할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공되는 트랜지스터에는 트랜지스터(262)와는 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현할 수 있다.
또한, 도 7의 (C)에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층된 메모리 셀 어레이의 개수는 이에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 하여도 좋다.
트랜지스터(262)로서, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적용함으로써, 장기간 동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
또한, 본 실시형태에 기재된 반도체 장치로서, 실시형태 1에 기재된, 산화물 반도체층이 적층되며, 채널 형성 영역이 되는 제 2 산화물 반도체층이 산화물 반도체 적층의 표면으로부터 떨어져 있는 반도체 장치를 적용함으로써, 신뢰성이 높고 안정된 전기 특성을 나타내는 반도체 장치로 할 수 있다.
(실시형태 6)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 전자 기기에 응용한 경우의 예를 도 8 내지 도 11을 사용하여 설명한다.
도 8에 전자 기기의 블록도를 도시하였다. 도 8에 도시된 전자 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있는데 이 부분에 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간 동안 기억 유지가 가능하고, 소비 전력이 충분히 저감되며 신뢰성이 높은 전자 기기를 제공할 수 있다.
도 9에 디스플레이의 메모리 회로(950)에 상술한 실시형태에서 설명한 반도체 장치를 사용한 예를 도시하였다. 도 9에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로는, 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터 공급된 신호에 의하여 표시되는 디스플레이(957)와 접속되어 있다.
우선, 어떤 화상 데이터가 애플리케이션 프로세서(도시되지 않았음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않은 경우, 기억 화상 데이터 A는 디스플레이 컨트롤러(956)에 의하여 보통 30Hz 내지 60Hz 정도의 주기로 스위치(955)를 통하여 메모리(952)로부터 판독된다.
다음에, 예를 들어 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음의 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어, 표시가 실시된다. 이 판독 동작은 또 다른 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기록과 화상 데이터의 판독을 수행함으로써, 디스플레이(957)의 표시가 수행된다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로 한정되지 않고, 하나의 메모리를 분할하여 사용하여도 좋다. 상술한 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간 동안 기억 유지가 가능하게 되며, 또 소비 전력을 충분히 저감시킬 수 있다. 또한, 외부로부터 물, 수분 등이 침입하는 영향을 받기 어려우며 신뢰성이 높은 반도체 장치로 할 수 있다.
도 10에 전자 서적의 블록도를 도시하였다. 도 10에 도시된 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성된다.
여기서는, 도 10의 메모리 회로(1007)에 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어, 사용자가 하이라이트 기능을 사용하는 경우, 메모리 회로(1007)는 사용자가 지정한 개소의 정보를 기억하고 유지한다. 또한, 하이라이트 기능이란, 사용자가 전자 서적을 읽을 때 특정 개소를 마킹, 예를 들어 표시의 색깔을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의하여 마킹하여 주위와의 차이를 나타내는 것을 말한다. 메모리 회로(1007)는 정보의 단기적인 기억에 사용하고, 정보를 장기적으로 저장하기 위해서는 메모리 회로(1007)에 유지된 데이터를 플래시 메모리(1004)에 복사하여도 좋다. 이와 같은 경우에도 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간 동안 기억 유지가 가능하게 되며, 소비 전력을 충분히 저감시킬 수 있다. 또한, 외부로부터 물, 수분 등이 침입하는 영향을 받기 어려우며 신뢰성이 높은 반도체 장치로 할 수 있다.
도 11에 전자 기기의 구체적인 예를 도시하였다. 도 11의 (A) 및 도 11의 (B)는 폴더형 태블릿 단말이다. 도 11의 (A)는 펼친 상태의 태블릿 단말이며, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 갖는다.
실시형태 1에 기재된 반도체 장치는, 표시부(9631a), 표시부(9631b)에 사용할 수 있고, 신뢰성이 높은 태블릿 단말로 할 수 있다. 또한, 상술한 실시형태에 기재된 반도체 장치를 본 실시형태의 반도체 장치에 적용하여도 좋다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있으며, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 표시부(9631a)에 있어서는, 일례로서 절반의 영역이 표시만의 기능을 가지는 구성, 나머지 절반의 영역이 터치 패널의 기능을 가지는 구성을 나타내지만 이 구성에 한정되지 않는다. 표시부(9631a)의 전체 면에 키보드 버튼을 표시시킨 터치 패널로 하여, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력을 수행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등 표시 방향을 전환하며, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로 센서, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다.
또한, 도 11의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만 이것에 특별히 한정되지 않고, 서로 크기가 상이하여도 좋고 표시 품질도 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다.
도 11의 (B)는 닫은 상태의 태블릿 단말이며, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 11의 (B)에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿 단말은 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 도 11의 (A) 및 도 11의 (B)에 도시한 태블릿 단말은, 다양한 정보(정지 영상, 동영상, 텍스트 영상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
10a: 스퍼터링 장치
10b: 스퍼터링 장치
10c: 스퍼터링 장치
11: 기판 공급실
12a: 로드록실
12b: 로드록실
13: 반송실
14: 카세트 포트
15: 기판 가열실
16: 기판 가열실
104: 절연층
104a: 절연층
104b: 절연층
108: 산화물 반도체 적층
108a: 제 1 산화물 반도체층
108b: 제 2 산화물 반도체층
108c: 제 3 산화물 반도체층
112: 절연층
112a: 절연층
112b: 절연층
250: 메모리 셀
251: 메모리 셀 어레이
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
253: 주변 회로
254: 용량 소자
260: 트랜지스터
262: 트랜지스터
264: 용량 소자
310: 트랜지스터
320: 트랜지스터
330: 트랜지스터
340: 트랜지스터
350: 트랜지스터
360: 트랜지스터
370: 트랜지스터
400: 기판
402: 게이트 전극층
404: 절연층
404a: 절연층
404b: 절연층
408: 산화물 반도체 적층
408a: 제 1 산화물 반도체층
408b: 제 2 산화물 반도체층
408c: 제 3 산화물 반도체층
410a: 소스 전극층
410b: 드레인 전극층
412: 게이트 절연층
412a: 게이트 절연층
412b: 게이트 절연층
414: 절연층
414a: 절연층
414b: 절연층
416: 게이트 전극층
520: 트랜지스터
801: 트랜지스터
802: 트랜지스터
803: 트랜지스터
804: 트랜지스터
811: 트랜지스터
812: 트랜지스터
813: 트랜지스터
814: 트랜지스터
901: RF 회로
902: 아날로그 베이스밴드 회로
903: 디지털 베이스밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러
9033: 잠금쇠
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9630: 하우징
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9638: 조작 키
9639: 버튼

Claims (18)

  1. 반도체 장치에 있어서,
    산화물 반도체 적층과;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 게이트 전극층과;
    상기 산화물 반도체 적층과 상기 게이트 전극층 사이의 게이트 절연층과;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층을 포함하고,
    상기 산화물 반도체 적층은, 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 적어도 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InMXZnYOZ(X≥1, Y＞1, Z＞0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하고,
    상기 제 1 산화물 반도체층의 조성은 상기 제 2 산화물 반도체층의 조성과 상이한, 반도체 장치.
  2. 반도체 장치에 있어서,
    산화물 반도체 적층과;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 게이트 전극층과;
    상기 산화물 반도체 적층과 상기 게이트 전극층 사이의 게이트 절연층과;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층을 포함하고,
    상기 산화물 반도체 적층은, 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 결정 구조를 포함한 제 3 산화물 반도체층을 적어도 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InMXZnYOZ(X≥1, Y＞1, Z＞0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하고,
    상기 제 1 산화물 반도체층의 조성은 상기 제 2 산화물 반도체층의 조성과 상이한, 반도체 장치.
  3. 반도체 장치에 있어서,
    산화물 반도체 적층과;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 1 게이트 전극층과;
    상기 산화물 반도체 적층과 상기 제 1 게이트 전극층 사이의 제 1 게이트 절연층과;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층과;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 2 게이트 전극층과;
    상기 산화물 반도체 적층과 상기 제 2 게이트 전극층 사이의 제 2 게이트 절연층으로서, 상기 산화물 반도체 적층이 상기 제 1 게이트 절연층과 상기 제 2 게이트 절연층 사이에 있는, 상기 제 2 게이트 절연층을 포함하고,
    상기 산화물 반도체 적층은, 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 적어도 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InMXZnYOZ(X≥1, Y＞1, Z＞0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하고,
    상기 제 1 산화물 반도체층의 조성은 상기 제 2 산화물 반도체층의 조성과 상이한, 반도체 장치.
  4. 반도체 장치에 있어서,
    산화물 반도체 적층과;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 1 게이트 전극층과;
    상기 산화물 반도체 적층과 상기 제 1 게이트 전극층 사이의 제 1 게이트 절연층과;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층과;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 2 게이트 전극층과;
    상기 산화물 반도체 적층과 상기 제 2 게이트 전극층 사이의 제 2 게이트 절연층으로서, 상기 산화물 반도체 적층이 상기 제 1 게이트 절연층과 상기 제 2 게이트 절연층 사이에 있는, 상기 제 2 게이트 절연층을 포함하고,
    상기 산화물 반도체 적층은, 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 결정 구조를 포함한 제 3 산화물 반도체층을 적어도 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InMXZnYOZ(X≥1, Y＞1, Z＞0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하고,
    상기 제 1 산화물 반도체층의 조성은 상기 제 2 산화물 반도체층의 조성과 상이한, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 실리콘의 농도는 3×1018/cm3 이하인, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 탄소의 농도는 3×1018/cm3 이하인, 반도체 장치.
  7. 제 2 항 또는 제 4 항에 있어서,
    상기 제 3 산화물 반도체층의 결정성의 정도는 상기 제 2 산화물 반도체층의 결정성의 정도보다 낮은, 반도체 장치.
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