CN105206514B - 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法 - Google Patents

层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法 Download PDF

Info

Publication number
CN105206514B
CN105206514B CN201510355697.9A CN201510355697A CN105206514B CN 105206514 B CN105206514 B CN 105206514B CN 201510355697 A CN201510355697 A CN 201510355697A CN 105206514 B CN105206514 B CN 105206514B
Authority
CN
China
Prior art keywords
oxide semiconductor
layer
oxide
semiconductor layer
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510355697.9A
Other languages
English (en)
Other versions
CN105206514A (zh
Inventor
山崎舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN105206514A publication Critical patent/CN105206514A/zh
Application granted granted Critical
Publication of CN105206514B publication Critical patent/CN105206514B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24174—Structurally defined web or sheet [e.g., overall dimension, etc.] including sheet or component perpendicular to plane of web or sheet

Abstract

层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法。一个实施例是用于制造层叠的氧化物材料的方法，包括步骤：在基底组件上形成氧化物组分；通过热处理形成从氧化物组分表面向内生长的第一氧化物结晶组分，并在基底组件表面正上方留有非晶组分；以及在该第一氧化物结晶组分上层叠第二氧化物结晶组分。特定地，第一氧化物结晶组分和第二氧化物结晶组分具有共同的c‑轴。在共晶生长或异晶生长的情况下导致同轴(轴向)生长。

Description

层叠的氧化物材料、半导体器件、以及用于制造该半导体器件 的方法
本申请是申请日为2010年11月2日、申请号为“201080052958.5”、发明名称为“层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法”的发明专利申请的分案申请。
技术领域
本发明涉及通过溅射法层叠经受结晶化热处理的膜而形成的层叠的氧化物材料，且该层叠的氧化物材料被用于制造半导体器件。例如，提供了适于被用作晶体管、二极管等中所包含的半导体的材料。此外，本发明涉及包含用诸如晶体管之类的半导体元件制成的电路的半导体器件，以及制造该半导体器件的方法。例如，本发明涉及被安装在电源电路上的电源器件；包含存储器、半导体闸流管、转换器、图像传感器等的半导体集成电路；以及在其上安装了电光器件(以包含有机发光元件的液晶显示面板或发光显示设备为代表)作为其组件的电子器具。
在此说明书中，半导体器件一般地意味着可通过利用半导体特性而工作的器件，并且电光器件、半导体电路，以及电子器具都是半导体器件。
背景技术
尽管Si是典型的半导体材料，SiC、GaN等也已经被研究作为除了Si之外的半导体材料。然而，SiC、GaN等需要在高于或等于1500℃的温度下经受处理，从而被结晶化且被用作单晶组件；因此，这些半导体材料不可被用于薄膜器件或三维器件。
另一方面，近年来，在相对低温下使用在具有绝缘表面的衬底上形成的半导体薄膜(具有约数纳米到数百纳米的厚度)形成晶体管的技术已经引起了注意。这些晶体管被广泛地应用于诸如IC和电光器件之类的电子器件，且已经特别地期待它们发展作为图像显示设备的开关元件。
有被用于广泛应用的多种金属氧化物。氧化铟是已知材料，且被用作液晶显示器等所必须的透光电极材料。一些金属氧化物具有半导体特性。具有半导体特性的金属氧化物的示例为氧化钨、氧化锡、氧化铟、和氧化锌等。已知有其中使用这种具有半导体特性的金属氧化物来形成沟道形成区的晶体管(专利文献1和专利文献2)。
[参考文献]
[专利文献]
[专利文献1]日本公开专利申请No.2007-123861
[专利文献2]日本公开专利申请No.2007-096055
发明内容
本发明的实施例的一个目的在于通过使用溅射法提供适于被用作包含在晶体管、二极管等中的材料。
本发明的实施例的一个目的在于提供具有高场效应迁移率以及低截止电流的晶体管。此外，本发明的实施例的一个目的在于获得被称为常态截止的开关元件并提供具有低功耗的半导体器件。进一步，本发明的实施例的一个目的在于提供具有高晶体管性能和高可靠性的晶体管。
此外，本发明的实施例的一个目的在于提供多产的制造工艺，通过其可用低成本获得包含诸如晶体管之类的半导体元件的半导体器件。
进一步，本发明的实施例的一个目的在于提供具有高可靠性的晶体管。
本说明书中所公开的本发明的一个实施例是用于制造层叠的氧化物材料的方法，包括在基底基底组分上形成氧化物组分的步骤；通过热处理形成第一氧化物结晶组分的步骤，所述第一氧化物结晶组分从表面朝着氧化物组分内部生长；以及在该第一氧化物结晶组分上层叠第二氧化物结晶组分的步骤。特定地，第一氧化物结晶组分和第二氧化物结晶组分具有共同的c-轴。在共晶生长或异晶生长的情况下导致同轴(的)生长。
注意，第一氧化物结晶组分c-轴对齐地垂直于第一氧化物结晶组分的表面。特定地，当执行外延生长(一种结晶结构的生长)时使用第一非单晶薄膜作为籽晶而引起第二氧化物组分的结晶生长。注意，在a-b平面上，彼此相邻的多个元件是一样的。此外，第一氧化物结晶组分的c-轴方向对应于深度方向。
此制造方法的最大特征在于，实现了一种结构，其中在包含任意基底表面的非晶绝缘体(例如，氧化物)上引起晶体生长。
本发明的另一个实施例是用于制造层叠氧化物材料的方法，包括步骤：在基底组件上形成氧化物组分、通过热处理形成第一氧化物结晶组分并使得非晶组分位于基底组件的表面正上方(所述第一氧化物结晶组分是表面朝着氧化物组分内部生长)、以及将用与第一氧化物结晶组分相同的材料形成并引起共晶生长的第二氧化物结晶组分层叠在第一氧化物结晶组分上。
本发明的另一个实施例是用于制造层叠氧化物材料的方法，包括步骤：在基底组件上形成氧化物组分、形成第一氧化物结晶组分并使得非晶组分位于基底组件正上方(所述第一氧化物结晶组分从表面朝着氧化物组分内部生长)、以及将用与第一氧化物结晶组分不同的材料形成并引起异晶生长的第二氧化物结晶组分层叠在第一氧化物结晶组分上。
在每一种上述制造方法中，通过在高于或等于200℃且低于或等于600℃的沉积期间温度下执行加热的状态中引起晶体生长而获得共晶生长或异晶生长。
在每一种上述制造方法中，第一氧化物结晶组分和第二氧化物结晶组分具有高纯度且具有本征导电类型。
在每一种上述制造方法中，所层叠的氧化物材料的载流子浓度小于1.0×1012cm－3，优选地小于1.45×1010cm－3。
在每一种上述制造方法中，其中晶体被对齐的第一氧化物结晶组分的底部界面被提供为与基底组件相间隔。通过适当地调节氧化物组分的厚度、热处理的条件等，氧化物组分的非晶区域被有意地留在基底组件和其中晶体被对齐的第一氧化物结晶组分的底部界面之间来用作缓冲，从而提供结晶区域，其与基底组件的表面相间隔。相应地，在形成器件的情况下可减少由于与基底组件的界面散射导致的影响。例如，在制造其中形成层叠氧化物材料作为在栅绝缘层上的半导体层的底栅晶体管的情况下，并非在栅绝缘层的界面处而是在与栅绝缘层的表面相分离的结晶层中形成沟道形成区，从而减少了栅绝缘层和氧化物结晶组分之间的界面散射导致的影响。相应地，包含与栅绝缘层表面分离的结晶层的晶体管还被称为埋沟晶体管。
本发明的一个技术思想是，不向氧化物半导体添加杂质，而相反地通过有意地去除不期望存在于其中的杂质(诸如水或氢)而使氧化物半导体本身被高度提纯。换言之，该技术思想是，通过移除形成施主能级的水或氢、减少氧空位、并充分地提供作为氧化物半导体的主要组分的氧，来高度提纯氧化物半导体。
在沉积氧化物半导体后，即刻使用二次离子质谱法(SIMS)测得氧密度在1020cm-3。通过有意地移除形成施主能级的水或氢且进一步通过向氧化物半导体添加在移除水或氢时同时减少的氧(氧化物半导体的组分之一)，该氧化物半导体被高度提纯为电i型(本征)半导体。
此外，在本发明的一个技术理念中，优选的是水和氢的量尽可能地小，并且还优选的是氧化物半导体中的载流子数量尽可能地小。换言之，载流子密度小于1×1012cm-3，优选地小于1.45×1010cm－3，这小于或等于所需要的测量极限。此外，在本发明的技术理念中，理想的载流子密度是0或接近于0。特定地，当氧化物半导体在氧气氛、氮气氛或特别干的空气(其中水分小于或等于20ppm，优选地小于或等于1ppm，更优选地小于或等于10ppb的空气)气氛中、在高于或等于450℃且低于或等于850℃，优选地高于或等于550℃且低于或等于750℃的温度下经受热处理时，将会是n-型杂质的水或氢被移除且氧化物半导体可被高度地提纯。此外，当通过移除诸如水或氢之类的杂质而将氧化物半导体高度提纯时，其载流子密度可小于1×1012cm-3，优选地小于1.45×1010cm－3，这小于或等于所需要的测量极限。
此外，当在高温(即，高于或等于450℃且低于或等于850℃，优选地高于或等于600℃且低于或等于700℃)执行热处理时，氧化物半导体可被高度提纯且还被结晶化，且晶体生长从氧化物半导体表面朝着其内部进行，从而氧化物半导体具有其c-轴被对齐的非单晶区域。
根据本发明的一实施例，具有其c-轴被对齐的非单晶区域的氧化物半导体被用作籽晶，在其上形成第二氧化物半导体，且在高于或等于450℃且低于或等于850℃，优选地高于或等于550℃且低于或等于750℃的温度下执行热处理，从而以与籽晶类似的方式，第二氧化物半导体可具有其c-轴被对齐的非单晶区域。即，可引起其中籽晶和第二氧化物半导体具有在相同方向对齐的c-轴的理想的轴向生长或外延生长。
不仅通过在沉积之后通过热处理引起固相生长，还通过在其中在高于或等于200℃且低于或等于600℃，优选地高于或等于200℃且低于或等于550℃的温度处执行加热的状态中使用代表性的溅射法来沉积，与籽晶具有相同轴的第二氧化物半导体可被层叠且其结晶也可被生长。
此外，氧化物半导体中的载流子被减少，或优选地所有载流子被移除，从而氧化物半导体用作晶体管中载流子穿行通过的路径。作为结果，氧化物半导体是没有载流子或具有非常少的载流子的被高度提纯的i-型(本征)半导体，从而处于截止状态的晶体管的截止电流可极低，这是本发明的技术思想。
此外，当氧化物半导体用作路径且氧化物半导体本身是没有载流子或具有非常少的载流子的被高度提纯的i-型(本征)半导体时，载流子被提供通过源电极和漏电极。当电子亲和力和费米能级(优选地是对应于氧化物半导体中的本征费米能级的费米能级)、以及源和漏电极的功函数被适当地选择时，载流子可被从源电极和漏电极注入。因此，可适当地制造n-沟道晶体管和p-沟道晶体管。
所有的氧化物结晶组分和氧化物组分是金属氧化物，且可使用四组分金属氧化物，如In-Sn-Ga-Zn-O基膜；三组分金属氧化物，如In-Ga-Zn-O基膜、In-Sn-Zn-O基膜、In-Al-Zn-O基膜、Sn-Ga-Zn-O基膜、Al-Ga-Zn-O基膜或Sn-Al-Zn-O基膜；二组分金属氧化物，如In-Zn-O基膜、Sn-Zn-O基膜、Al-Zn-O基膜、Zn-Mg-O基膜、Sn-Mg-O基膜、或In-Mg-O基膜；一组分金属氧化物，如In-O基膜、Sn-O基膜或Zn-O基膜等等。注意，此处例如，In-Sn-Ga-Zn-O膜表示含铟(In)、锡(Sn)、镓(Ga)和锌(Zn)的氧化物，并且对其化学计量比例没有特定限制。
还可使用也可被表示为InMO3(ZnO)m(m>0,且m不是自然数)的材料的氧化物结晶组分和氧化物组分。在此，M表示从Ga、Al、Mn、以及Co中选择的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Mn、Ga和Co等等。
此外，可使用以In-A-B-O表达的氧化物材料。此处，A表示诸如镓(Ga)或铝(Al)之类选自属于第13组的元素、以硅(Si)或锗(Ge)为代表的术语第14组的元素等中的一种或多种元素。此外，B表示选自以锌(Zn)为代表的属于第12组的元素的一种或多种元素。注意，自由地设置In含量、A含量以及B含量，且包括其中A含量为0的情况。另一方面，In含量和B含量为非0。换言之，上述表达包括In-Ga-Zn-O,In-Zn-O等。此外，用In-Ga-Zn-O表达的氧化物半导体材料是InGaO3(ZnO)m(m>0,且m不是自然数)，且可使用ICP-MS or RBS的分析来确认，其中m不是自然数。
常规的氧化物半导体一般是n-型。在包含常规氧化物半导体的晶体管中，即使当栅电压为0V时，电流在源电极和漏电极之间流动；换言之，晶体管倾向于常态导通。当晶体管为常态导通时，即使其具有高场效应迁移率，亦难以控制电路。n-型氧化物半导体的费米能级(EF)远离位于带隙中间的本征费米能级(Ei)且n-型氧化物半导体的费米能级(EF)位于靠近导带处。注意，已知氢是氧化物半导体中的施主，并且是使氧化物半导体成为n型半导体的一个因素。此外，已知氧空位是导致氧化物半导体成为n-型半导体的一个因素。
因此，为了获得i-型氧化物半导体层，作为n-型杂质的氢被从氧化物半导体移除，且氧化物半导体被高度提纯，从而尽可能少地包含不是氧化物半导体主要组分的杂质且氧空位被移除。以此方式，获得本征(i-型)或基本本征的氧化物半导体。换言之，特征在于，经高度提纯的i型(本征)半导体、或接近其的半导体不是通过添加杂质、而是通过尽可能多地去除杂质(诸如氢或水)和氧空位来获得。这使得费米能级(EF)能够处于与本征费米能级(Ei)相同的能级。
通过高度提纯氧化物半导体层，薄膜晶体管的阈值电压可为正，藉此可实现被称为常态截止的开关元件。
作为高度提纯的一个步骤，优选的是在氧化物半导体膜的沉积之前、过程中、或之后在溅射装置中移除水分等。为了从溅射装置中去除水分，优选使用吸附型真空泵。例如，优选使用低温泵、离子泵、或钛升华泵。排气单元可以是设置有冷阱的涡轮泵。在用低温泵排空的溅射装置的沉积腔中，例如，去除氢原子、包含氢原子的化合物，诸如水(H2O)等，藉此可减少在沉积腔中形成的氧化物半导体膜中的杂质浓度。此外，优选的是氧化物半导体的靶中所包含的氧化物半导体具有80％或更大的相对密度，优选的是95％或更大，更优选的是99.9％或更大。当使用具有高相对密度的靶时，可减少将要被形成的氧化物半导体膜中的杂质浓度。
如果杂质被混入将要被形成的氧化物半导体膜中，在之后被执行的用于结晶化的热处理时，可能打断一个方向中的晶体生长，即，从表面向下进行的晶体生长。因此，理想状态是氧化物半导体膜不包含杂质(形成p-型或n-型的杂质)且半导体中所不包括的重金属，即诸如Fe或Ni之类的杂质元素所被包含的浓度少于或等于1×1015cm－3。重要的是通过脱氢或结晶化来高度纯化氧化物半导体，且具体地极为同时地执行这个步骤。
此外，在氧化物无半导体膜的沉积之前，可执行预热处理从而移除存在于溅射装置内壁上、靶表面上、或在靶材料内的水分或氢。可给出其中沉积室内在减压条件下被加热至200℃到600℃的方法作为预热处理。其中处理衬底在沉积过程中被加热且氢等被吸收到腔室内壁上的方法也是有效的。在这个情况下，优选地不使用水而是油等作为靶的冷却剂。尽管当在不加热的情况下重复氮气的引入和排出可获得一定程度的效果，更优选的是在沉积室内部被加热的同时进行处理。在预热处理之后，冷却衬底或溅射装置，且然后形成氧化物半导体膜。
此外，作为用于形成氧化物半导体膜或其上形成的材料膜的溅射气体，诸如氩或氧，优选地使用其中诸如氢、水、包含羟基的化合物、或氢化物之类的杂质被减少至杂质浓度用“ppm”或“ppb”单位所表示的程度的高纯度气体。
在通过溅射法的氧化物半导体膜沉积期间，衬底可被加热至高于或等于200℃且低于或等于600℃的温度。如果事先形成了第一非单晶层，当在高于或等于200℃且低于或等于600℃的温度下执行加热时，可预期与沉积同时的在同一轴向的晶体生长(特定地，在c-轴方向的晶体生长)。
此外，作为高度提纯的一个步骤，在几乎不含有氢和水分的气氛中(诸如氮气氛、氧气氛或干燥空气气氛(例如，对于水分，露点低于或等于-40℃，优选地低于或等于-50℃))执行第一热处理。第一热处理可被称为脱水或脱氢，其用于从氧化物半导体层中分离H,OH等。在其中温度在惰性气氛中被升高、以及在热处理过程中气氛被切换至含有氧的气氛的情况中、或者在其中采用了氧气氛的情况下，第一热处理还可被称为附加氧化处理。
对于第一热处理，可使用用电炉的加热法、诸如使用加热气体的气体快速热退火(GRTA)法或使用灯光的灯快速热退火(LRTA)法之类的快速加热法。此外，可同时执行用具有小于或等于450nm波长的光的辐射的加热作为第一热处理。在第一热处理之后当温度被升高至450℃时用热解吸能谱学(TDS)测量未测得水的两个峰值中至少位于300℃附近的峰值的条件下，氧化物半导体层经受第一热处理用于高度纯化。因此，即便在包含有经受了用于高度纯化的热处理的氧化物半导体层的晶体管上执行高达450℃的TDS，水的至少位于300℃附近的峰值没有被检测到。
由于是在其中没有晶体生长籽晶的状态中引起了晶体生长，优选的是在高温下执行第一热处理达较短时间，从而仅引起从表面朝向内部的晶体生长。此外，由于当氧化物半导体层的表面是平的时，可获得良好的平面形状的非单晶层。因此，优选的是诸如绝缘层或衬底之类的基底组件的平面度尽可能地高。例如，氧化物半导体层的平面度大约等于商用硅晶片的平面度；例如，用AFM测量得到的1μm×1μm区域中表面粗糙度的高度小于或等于1nm，优选地，小于或等于0.2nm。
在非单晶层中，当被包括在氧化物半导体中的In的电子层彼此交迭且彼此连接时，电导率σ被增加。相应地，包括单晶硅层的晶体管可具有较高的场效应迁移率。
将参考图1A、1B以及1C而描述使用由第一热处理形成的非单晶层作为籽晶的用于进一步执行晶体生长的一个方法。
步骤的顺序的概述如下：在基底组件上形成第一氧化物半导体层；执行用于高度纯化的第一热处理；在用于高度纯化的第一热处理的同一个步骤中，在第一氧化物半导体层表面上形成其晶向被相对对齐的非单晶层；在其上层叠第二氧化物半导体层；且进一步，执行用于结晶化的第二热处理，从而在第一氧化物半导体层的表面处使用非单晶层作为籽晶而结晶化第二氧化物半导体层。
在第一热处理中，在其中晶体生长的籽晶不存在的状态中从表面引起晶体生长；而在第二热处理中，作为籽晶的平面形状的非单晶层存在。因此，优选的是在可执行晶体生长的最低温度执行第二热处理达较长时间，因为可获得良好的结晶度。通过第二热处理获得的晶体生长方向对应于自较低部分向上的方向，即，从衬底侧向着表面侧的方向(也被称为再结晶方向)且不同于第一热处理的方向。此外，由于通过第一热处理获得的非单晶层再次由第二热处理所加热，非单晶层的结晶度被进一步增加。
图1A示出在基底组件520上形成的第一氧化物半导体层上执行用于结晶的第一热处理之后的状态。尽管这取决于条件，即，第一氧化物半导体层和基底组件520的材料、加热温度、加热时间等，即使当引起了自表面的晶体生长时，第一氧化物结晶组分521b的顶边缘不到达与基底组件520的界面处，从而处于非晶状态的区域521a保留。
图1B示出在第二氧化物组分522的沉积之后的即刻的截面示图。通过使用金属氧化物靶的溅射法形成第二氧化物组分522。可使用在1:1:2或在1:1:4[摩尔比]的含有In2O3、Ga2O3、以及ZnO的金属氧化物靶作为金属氧化物靶。
此外，在通过溅射法的第二氧化物半导体组分522的沉积期间，衬底可被加热至高于或等于200℃且低于或等于600℃的温度。当在这个衬底温度执行沉积时，可引起第二氧化物组分522的预先对齐。可选地，可直接执行外延生长。
实际地制造出对应于图1B中所示结构的结构。图4A中示出该结构的截面的TEM照片。注意，其示意图被图示为图4B中。注意，TEM照片是由高分辨率透射电子显微镜(由日立有限公司生产的“H9000-NAR”：TEM)在高倍放大(400万倍放大倍率)和300kV的加速电压下拍摄的。图4A所拍摄的照片的样本是以这样的方式被形成的：绝缘层被形成在玻璃衬底上、具有5nm厚度的第一In-Ga-Zn-O膜被形成在其上、且在650℃下在氮气氛中执行热处理达6分钟，且然后形成具有30nm厚度的第二In-Ga-Zn-O膜。注意，使用高密度等离子体装置形成的具有100nm厚度的氧氮化硅膜(也被称为SiOxNy，其中x＞y＞0)被用作绝缘层。可从图4A中发现，第一In-Ga-Zn-O膜是c-轴对齐地垂直于第一In-Ga-Zn-O膜的表面的，且绝缘层和第一In-Ga-Zn-O膜之间的界面附近没有被结晶化。
可使用以InGaxZnyOz表达的材料作为金属氧化物半导体层。此处，x、y和z是任意数。此外，x、y和z并不必须是整数且可以是非整数。注意，x可以是0而y优选不是0。例如，上述表达式包括In-Zn-O，其中x是0。进一步，上述表达式包括其中x和y分别都是1的情况以及其中x和y分别是1和0.5的情况。为了获得c-轴对齐地垂直于氧化物半导体层的表面的晶体，如，非单晶，优选使用被高度提纯的氧化物半导体。通过尽可能减少膜中的杂质，可获得具有高结晶度的非单晶。通过这个工艺获得的金属氧化物半导体层中的平面形状的晶体是In2Ga2ZnO7(其包含In,Ga,Zn和O为2:2:1:7)的晶体。此外，包含该平面形状的晶体的金属氧化物半导体层的载流子浓度为小于1×1012cm－3，优选地小于1.45×1010cm－3。
图4A的样本中第一In-Ga-Zn-O膜和第二In-Ga-Zn-O膜在如下条件下使用相同的溅射装置使用用于氧化物半导体的靶(用于In-Ga-Zn-O-基氧化物半导体的靶(In2O3:Ga2O3:ZnO＝1:1:2[摩尔比]))而被沉积：压力是0.6Pa、直流(DC)电源为0.5kW、使用氧和氩的混合气氛(氧流速：50sccm；氩流速：50sccm)、衬底温度为200℃、且沉积速率为4nm/min。对靶的材料和组分没有限制，例如，当使用以1:1:1[摩尔比]包含In2O3、Ga2O3和ZnO的靶时，可易于获得In2Ga2ZnO7的非单晶。
In2Ga2ZnO7的晶体结构包括In、Ga和Zn中的任意，且可被认为具有平行于a-轴和b-轴的层的层叠结构。由于In2Ga2ZnO7的晶体的导电率主要由In控制，与a-轴和b-轴平行的方向相关联的包含In的层的电特性是良好的。在In2Ga2ZnO7的晶体中，In的电子云彼此交迭且彼此连接，从而形成载流子路径。
可使用以2:1:8[摩尔比]包含In2O3、Ga2O3、以及ZnO的金属氧化物靶替代上述靶。
此外，可使用以1:2[摩尔比]包含In2O3以及ZnO的金属氧化物靶(不包括Ga)。如果形成底栅晶体管，由于Ga的氧化物是绝缘体，相比使用第一In-Ga-Zn-O膜的情况，使用In-Zn-O膜可获得更高的场效应迁移率。
图1C示出在第二热处理之后的截面示图。通过第二热处理，随着使用第一氧化物结晶组分521b的非单晶层作为籽晶，晶体生长朝向第二氧化物组分522的表面向上进行。作为结果，形成第二氧化物结晶组分523b，从而所有的结晶组分在同样的方向中是c-轴对齐的。
只要可获得c-轴对齐地垂直于表面的非单晶，此处对于第一氧化物组分和第二氧化物组分的材料没有特定限制。可使用不同的材料，或包含同样组分的材料。“包含同样组分”意味着包括相同的元素。
注意，在使用包含相同元素的氧化物半导体材料被用于第一氧化物组分和第二氧化物组分的情况下，第一氧化物结晶组分523a和第二氧化物结晶组分523b之间的边界是不清楚的，如图1C中用虚线表示。
进一步，图1C中所示的结构可被称为三层结构，其中保持其非晶状态的区域523c被层叠在基底组件520上且与基底组件520相接触，且第一氧化物结晶组分523a和第二氧化物结晶组分523b依序被层叠在区域523c上。
第二热处理也可被称为脱水或脱氢，其用于从氧化物半导体层中分离H,OH等。在其中温度在惰性气氛中被升高、以及气氛被切换至含有氧的气氛的情况中、或者在其中采用了氧气氛的情况下，第二热处理也可被称为附加氧化处理。
每一个氧化物半导体层的氢浓度小于或等于1×1018cm-3，优选地小于或等于1×1016cm-3，更优选地基本为0。此外，每一个氧化物半导体层的载流子密度小于1×1012cm-3，优选地小于1.45×1010cm－3，这小于或等于所需要的测量极限。即，氧化物半导体膜中的载流子浓度尽可能地接近零。进一步，氧化物半导体层的带隙为大于或等于2eV，优选为大于或等于2.5eV，或更优选为大于或等于3eV。注意，氧化物半导体层中的氢浓度可通过二次离子质谱法(SIMS)来测量。可通过霍尔效应测量法测得载流子密度。此外，通过电容-电压(CV)测量和公式1可测得较低的载流子密度。
[公式1]
以此方式，通过分开执行两个热处理的晶体生长可获得以第一氧化物结晶组分523a和第二氧化物结晶组分523b的层叠形成的非单晶层。
在第二In-Ga-Zn-O膜的沉积之后，在650℃在氮气氛中实际执行热处理达6分钟，且然后获取其截面。图5A是该截面的TEM照片。注意，其示意图被图示为图5B中。在图5A中，可确认其中整个第二In-Ga-Zn-O膜被结晶化的状态。此外，可观察到第二In-Ga-Zn-O膜的非单晶层c-轴对齐地垂直于第二In-Ga-Zn-O膜的表面。进一步，还可发现，即使在第二热处理之后，绝缘层和第一In-Ga-Zn-O膜之间的界面附近没有被结晶化。
注意，在图1A中，其晶体方向与第一氧化物半导体层的表面相对对齐的非单晶层的晶体生长从表面开始在深度方向上进行；因此，可在不被基底组件影响的情况下形成多晶层。
描述了其中在第一氧化物半导体层(例如，In-Ga-Zn-O膜)的表面中形成其晶体方向相对对齐的非单晶结晶层的机制的示例。通过热处理，包含在In-Ga-Zn-O膜中的锌被分散且被集中在表面附近，并成为晶体生长的籽晶。在晶体生长时，水平方向(与表面平行的方向)中的晶体生长强烈地进行，多过在深度方向(与表面垂直的方向)中的晶体生长；因此，形成平面形状的非单晶层。即，第一氧化物半导体层更可能在a-b平面方向中结晶化，多于在c-轴方向中的结晶化。此外，晶体中的a-b平面并不彼此对应。此外，由于在In-Ga-Zn-O膜表面上的空间是自由空间，这个自由空间中向上进行的晶体生长不发生。这是从这样的事实推断出来的：当将TDS测量执行至450℃时，在真空加热条件下，特别是在300℃附近，没有检测到In和Ga的峰值而检测到了锌的峰值。注意，这可确认在真空中执行了TDS测量且从200℃附近的温度检测到锌的分离。
形成样本作为对比示例。以如下方式形成样本：形成50nm厚度的In-Ga-Zn-O膜且在700℃经受加热达一小时。图6A中示出该样本的截面的TEM照片。注意，其示意图被图示在图6B中。注意，图6A中所示的TEM照片是由高分辨率透射电子显微镜(由日立有限公司生产的“H9000-NAR”：TEM)在高倍放大(200万倍放大倍率)和300kV的加速电压下拍摄的。从图6A中，可发现从In-Ga-Zn-O膜表面到约5nm深度的区域被结晶化，且在In-Ga-Zn-O膜中随机地存在着大量非晶部分和其晶体方向没有被对齐的多个晶体。相应地，可以说，即使当In-Ga-Zn-O膜被沉积至50nm这样大的厚度且然后在高于650℃的700℃经受热处理一次，达长于6分钟的一小时时，难以获得具有50nm厚度且其晶体方向总体上被高度对齐的非单晶层。
根据这些结果，可以说，可以如下方式形成具有较大厚度的非单晶层：执行两次沉积，从而后来作为晶体生长的籽晶的非单晶层被形成且然后再次沉积膜，且然后执行晶体生长。相应地，发现在本说明书中所公开的方法是极为有效的。通过两次沉积以及两次执行热处理，可获得其晶体方向被高度对齐的非单晶层，即，c-轴对齐地垂直于氧化物结晶组分的表面的较厚的非单晶层。
在本说明书中所公开的本发明的一个实施例是层叠的氧化物材料，包含在基底组件上的其晶体生长从表面向内进行的第一氧化物结晶组分；以及在第一氧化物结晶组分上的第二氧化物结晶组分。注意，从表面向内生长的第一氧化物结晶组分是与表面c-轴对齐地垂直的。
上述结构的一个特征在于在基底组件和第一氧化物结晶组分之间提供有包含非晶区域的氧化物组分。此外，通过有意地在基底组件和第一氧化物结晶组分之间提供包含非晶区域的氧化物组分，可在晶体生长不到达基底组件表面的条件下执行热处理。因此，可改进生产率。
在本说明书中所公开的本发明的一个实施例是层叠的氧化物材料，包括第一氧化物结晶组分以及在第一氧化物结晶组分上的其晶体结构与第一氧化物结晶组分的晶体结构一样的第二氧化物结晶组分。在这个实施例中，第二氧化物结晶组分的至少一部分在第一氧化物结晶组分的表面上生长。
本发明的另一个实施例是用于制造半导体器件的方法，包括步骤：在基底组件的表面上形成具有平面表面的栅电极层、在该栅电极层上形成栅绝缘层、在该栅绝缘层上形成第一氧化物半导体层、通过第一热处理引起从第一氧化物半导体层的表面向内进行的晶体生长从而形成第一非单晶层、在该第一非单晶层上形成第二氧化物半导体层、通过第二热处理引起从第一非单晶层向第二氧化物半导体层的表面上进行的晶体生长从而形成第二非单晶层、以及在第一非单晶层和第二非单晶层的层叠上形成源电极层和漏电极层。在这个实施例中，其中晶体被对齐的第一非单晶层的底部界面被设置为与栅绝缘层的表面分离。
在上述结构中，第一非单晶层c-轴对齐地垂直于第一非单晶层的表面。
本发明的另一个实施例是半导体器件，包括，在基底组件的表面上包含平的表面的栅电极层、位于栅电极层上的栅绝缘层、位于该栅绝缘层上的包含非晶区域的金属氧化物层、位于包含非晶区域的金属氧化物层上的c-轴对齐地垂直于第一非单晶层表面的第一非单晶层、在第一非单晶层上并与第一非单晶层相接触且c-轴对齐地垂直于第二非单晶层表面的第二非单晶层、以及位于第一非单晶层和第二非单晶层的层叠上的源电极和漏电极。在这个实施例中，第一非单晶层和第二非单晶层是金属氧化物层。
在上述结构中，第二非单晶层表面中与栅电极层相交迭的区域处的高度差异为小于或等于1nm，优选地小于或等于0.2nm。
使用金属氧化物(一般是In-Ga-Zn-O膜)形成的器件完全不同于使用单晶Si形成的器件、使用SiC形成的器件、以及使用GaN形成的器件。
SiC(3.26eV)和GaN(3.39eV)被已知为宽带隙半导体。然而，SiC和GaN是昂贵的材料。此外，当使用SiC时，在掺杂磷或铝之后，活化需要高于或等于1700℃的温度，从而选择性地形成低电阻区域。即，当使用SiC或GaN时，需要高于或等于1000℃的处理温度；因此，基本不可能在玻璃衬底或在其上形成LSI的衬底上薄薄地形成SiC或GaN。
进一步，SiC或GaN的晶体结构仅是单晶。因此，需要用PN结的控制，且需要更完整的单结晶化。相应地，由于在制造过程中非有意地混入的少量杂质用作施主或受主，载流子浓度具有更低的极限。另一方面，金属氧化物可具有非晶结构、多晶结构、以及单晶结构中的任意。金属氧化物的一个特征在于，在不使用用PN结控制的情况下，通过利用φMS对χOS+1/2EgOS、φMD对χOS+1/2EgOS、源和漏极的功函数、金属氧化物的电子亲和力、以及能带宽度这些性质的每一个来执行相当于PN结的能带的控制。
金属氧化物(一般是In-Ga-Zn-O)膜具有三倍宽于单晶硅的带隙且是不昂贵的材料，因为相比SiC具有较低的制造成本。
In-Ga-Zn-O的带隙是3.05eV，且基于这个值而计算本征载流子密度。已知的是固体中电子的能量分布f(E)取决于用以下公式表示的费米-迪拉克统计。
[公式2]
在其载流子密度不是非常高(没有简并)的普通半导体的情况下，以下关系式被满足。
[公式3]
|E-EF|＞kT (2)
因此，公式(1)的费米-迪拉克分布由用如下公式所表达的玻尔兹曼(Boltzmann)分布公式所接近地求近似。
[公式4]
当用公式(3)来计算本征载流子密度(ni)时，可获得如下公式。
[公式5]
然后，Si和In-Ga-Zn-O的状态的有效密度值(Nc和Nv)以及带隙(Eg)被代入表达式(4)中并计算出本征载流子密度。结果在表1中示出。
[表1]
发现相比Si，In-Ga-Zn-O具有极低的本征载流子密度。氧化物半导体的载流子密度优选地小于1×1012cm－3，更优选地小于1.45×1010cm－3，这是测量极限。在选择3.05eV作为IGZO的带隙的情况下，假设费米-迪拉克法则被应用于本征载流子密度，可以说Si的载流子密度大约是In-Ga-Zn-O的1017倍大。
在金属氧化物的情况下，可在从室温至450℃的加热温度下通过溅射法形成薄的金属氧化物膜，且最大处理温度可被设置为高于或等于300℃且低于或等于800℃的温度。在最大处理温度被设置为低于或等于玻璃的应变点的温度处的情况下，可在大面积的玻璃衬底上形成薄的氧化物半导体膜。因此，重要的是对于制造其带隙较宽的金属氧化物的工业化，采用高于或等于300℃且低于或等于800℃的最大处理温度。
此外，在形成三维硅集成电路的情况下，由于金属氧化物的处理温度是高于或等于300℃且低于或等于800℃的温度，这低于位于底部侧(硅侧)的结被击穿的温度，应用于包含硅集成电路以及在硅集成电路上形成的金属氧化物FET层的三维集成电路是可能的。
至今已经被报告的金属氧化物仅仅是非晶状态的金属氧化物、多晶状态的金属氧化物、或者通过在约1500℃的高温下处理而获得的单晶状态的金属氧化物。然而，如上所述，可在相对低的温度下用一种方法形成c-轴对齐的薄的非单晶，此方法形成金属氧化物的平面形状的非单晶，然后使用金属氧化物的平面形状的非单晶作为籽晶引起晶体生长。进一步，如果更厚的非单晶的形成是可能的，工业应用会被进一步扩展。注意，为了获得精密的厚的非单晶膜，衬底的平面度和平滑度优选地较高。这是由于衬底的较小的不平坦度导致c-轴的局部变化，当晶体生长进行时由于相邻晶体c-轴方向中的差异，这导致诸如晶体转换之类的缺陷。
两次分开地形成金属氧化物膜，且两次分开地执行热处理，藉此即使当氧化物、氮化物、金属等中的任意被用作基底组件的材料时，可在基底表面上(绝缘表面、氧化物表面、氮化物表面、或金属表面)获得厚的非单晶层，即，c-轴对齐地垂直于膜表面的非单晶层。
注意，通过使用包含c-轴对齐的非单晶层的氧化物半导体层，可获得具有较高场效应迁移率的晶体管。此外，可获得具有低截止电流的晶体管。此外，可获得被称为常态截止的开关元件，从而可提供具有低功耗的半导体器件。
进一步，在使用包含c-轴对齐的非单晶层的氧化物半导体层形成的晶体管中，可抑制在BT测试之前和之后的晶体管的阈值电压的改变量，从而可获得高可靠性。此外，在使用包含c-轴对齐的非单晶层的氧化物半导体层形成的晶体管中，可减少在BT测试(测试中晶体管被连续地用光照射)之前和之后的晶体管的阈值电压的改变量。作为结果，可制造具有稳定电特性的晶体管。
即使当在可在第一氧化物半导体层表面上形成薄的非单晶层的条件下执行第一热处理且晶体生长不进行至基底组件时，可能在其上形成第二氧化物半导体层且使第二氧化物半导体层成为使用薄非单晶层作为籽晶的非单晶。由于第一热处理的温度被降低或第一热处理的加热时间可被缩短，本发明的实施例适合于具有大面积衬底的制造工艺。此外，当第一热处理的温度和第二热处理的温度小于或等于600℃时，可抑制玻璃的收缩。相应地，可提供需要低成本的多产的制造工艺。
此外，通过有意地提供其中晶体被对齐的第一氧化物结晶材料的底部界面与基底组件的表面相间隔，可减少由于与基底组件的界面散射引起的影响。当与栅绝缘层相间隔的结晶层是沟道形成区时，可获得埋沟晶体管。
附图说明
在附图中：
图1A到1C是本发明的实施例的截面的工艺图；
图2A到2E是本发明的实施例的截面的工艺图；
图3A和3B是本发明的实施例的俯视图和截面图；
图4A和4B是截面的TEM照片和其示意图；
图5A和5B是第二次热处理后的截面的TEM照片和其示意图；
图6A和6B是比较性示例截面的TEM照片和其示意图；
图7是使用氧化物半导体的底栅晶体管的纵向截面图；
图8A和8B每一个是沿图7中的线A-A'所取的截面的能带图(示意图)；
图9A示出向栅极(GE1)施加正电位(VG>0)的状态，而图9B示出向栅极(GE1)施加负电位(VG<0)的状态；
图10示出真空能级和金属的功函数(φM)之间的关系、以及真空能级和氧化物半导体的电子亲和力(χ)之间的关系；
图11A到11C是本发明的实施例的截面的工艺图；
图12A1、12A2和12B是本发明的实施例的俯视图和截面示图；
图13A和13B是本发明的实施例的俯视图和截面图；
图14是本发明的实施例的截面的工艺图；以及
图15A至15E各自示出电子器具的示例。
附图标记说明
400:衬底；401:栅电极层；402:栅绝缘层；403:第一氧化物半导体层；404:第二氧化物半导体层；405a:源电极层；405b:漏电极层；407:氧化物绝缘层；430:氧化物半导体层叠；431:氧化物半导体层叠；432:氧化物半导体层叠；470:晶体管；520:基座组件；521a:非晶状态区域；521b:氧化物结晶组分；522:氧化物组分；523a:氧化物结晶组分；523b:氧化物结晶组分；523c:保持在非晶状态的区域；532:氧化物组分；533b:氧化物结晶组分；580:衬底；581:晶体管；583:绝缘层；587:电极层；588:电极层；589:球状粒子；590a:黑区；590b:白区；594:腔；595:填充物；2700:电子书阅读器；2701:外壳；2703:外壳；2705:显示部分；2707:显示部分；2711:枢纽；2721:电源开关；2723:操作键；2725:扬声器；2800:外壳；2801:外壳；2802:显示面板；2803:扬声器；2804:话筒；2805:操作键；2806:指向设备；2807:摄像头透镜；2808:外部连接端子；2810:太阳能电池；2811:外部存储器槽；3001:主体；3002:外壳；3003:显示部分；3004:键盘；3021:主体；3022:指示笔；3023:显示部分；3024:操作按钮；3025:外部接口；3051:主体；3053:目镜；3054:操作开关；3055:显示部分(B)；3056:电池；3057:显示部分(A)；4001:衬底；4002:像素部分；4003:信号线驱动器电路；4004:扫描线驱动器电路；4005:密封剂；4006:第二衬底；4008:液晶层；4010:晶体管；4011:晶体管；4013:液晶元件；4015:连接端子电极；4016:端子电极；4018:FPC；4019:各向异性导电层；4020:绝缘层；4021:绝缘层；4030:像素电极层；4031:对电极层；4032:绝缘层；4040:导电层；4501:第一衬底；4502:像素部分；4503a:信号线驱动器电路；4503b:信号线驱动器电路；4504a:扫描线驱动器电路；4504b:扫描线驱动器电路；4505:密封剂；4506:第二衬底；4507:填充物；4509:晶体管；4510:晶体管；4511:发光元件；4512:电致发光层；4513:电极层；4515:连接端子电极；4516:端子电极；4517:电极层；4518a:FPC；4518b:FPC；4519:各向异性导电层；4520:划分件；4540:导电层；4541:绝缘层；4544:绝缘层。
具体实施方式
在下文中，将参考附图详细描述本发明的各个实施例。然而，本发明不限于以下描述，而且本领域技术人员容易理解，此处公开的模式和细节可以各种方式修改，而不背离本发明的范围和精神。因此，本发明不应被解释为限于实施例的描述。
[实施例1]
在这个实施例中，参考图1A到1C、图2A到2E、以及图3A和3B而描述制造晶体管的示例。
首先，在作为具有绝缘表面的衬底的衬底400上形成导电膜，且然后使用用光掩模的光刻步骤提供栅绝缘层401。
尽管给出了半导体衬底、兰宝石衬底、石英衬底、陶瓷衬底等作为衬底400，特定地，优选地使用能大量制造的玻璃衬底。当稍后进行的热处理的温度较高时，可使用其应变点高于或等于730℃的玻璃衬底作为用于衬底400的玻璃衬底。对于衬底400，例如，使用诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃、或钡硼硅酸盐玻璃之类的玻璃材料。注意，通过包含比氧化硼的量多的氧化钡(BaO)，可形成更实用的耐热玻璃衬底。因此，优选使用含有BaO和B2O3的玻璃衬底以使BaO的量大于的B2O3的量。
可在衬底400与栅电极层401之间设置用作基底层的绝缘层。该基底层有防止杂质元素从衬底400扩散的功能，而且可使用氮化硅层、氧化硅层、氧氮化硅层以及氮氧化硅层中的一种或多种将该基底层形成为具有单层或层叠结构。
可使用金属导电层作为栅电极层401。优选地使用从Al、Cr、Cu、Ta、Ti、Mo和W中选择的元素、包含这些元素中的任一种作为组分的合金、包含这些元素中的任一种的组合的合金等作为导电层的材料。例如，优选的是：具有其中在钛层上层叠铝层且在该铝层上层叠钛层的三层结构，或者其中在钼层上层叠铝层且在该铝层上层叠钼层的三层结构。无需赘言，金属导电层可具有单层结构、两层结构、或者其中四层或更多层被层叠的结构。在其后执行热处理的情况下，优选地为栅电极层401选择可耐受热处理的温度的材料。
接着，在栅电极层401上形成栅绝缘层402。可通过等离子体CVD法、溅射法等来使栅绝缘层402形成为具有单层的氧化硅层、氮化硅层、氧化铪层、氧氮化硅层、或氮氧化硅层，或者形成为其叠层。例如，可使用包含氮化硅膜和氧化硅膜的层叠。栅绝缘层402的厚度大于或等于50nm且小于或等于200nm。
在本实施例中，使用高密度等离子体装置形成栅绝缘层402。在此，高密度等离子体装置是指可实现高于或等于1×1011/cm3的等离子体密度的装置。例如，通过施加高于或等于3kW且低于或等于6kW的微波功率来生成等离子体，从而形成绝缘膜。
将甲硅烷气体(SiH4)、一氧化二氮(N2O)和稀有气体作为源气体引入腔室以在高于或等于10Pa且低于或等于30Pa的压力下生成高密度等离子体，从而在具有绝缘表面的衬底(诸如玻璃衬底)上形成绝缘膜。之后，停止供应甲硅烷气体，并且在不暴露给空气的情况下将一氧化二氮(N2O)和稀有气体引入腔室，从而可在绝缘膜的表面上进行等离子体处理。至少在形成绝缘膜之后进行通过引入一氧化二氮(N2O)和稀有气体而在绝缘膜的表面上进行的等离子体处理。通过以上工艺过程形成的绝缘膜具有薄的厚度，并且与即使其厚度小于例如100nm也可确保其可靠性的绝缘膜相对应。
在形成栅绝缘层402时，引入腔室的甲硅烷气体(SiH4)与一氧化二氮(N2O)的流量比在1:10至1:200的范围内。另外，可使用氦、氩、氪、氙等作为被引入腔室的稀有气体。具体而言，优选使用便宜的氩。
另外，由于通过使用高密度等离子体装置而形成的绝缘膜可具有特定的厚度，因此绝缘膜具有优良的阶梯覆盖率。此外，对于通过使用高密度等离子体装置形成的绝缘膜，可精确地控制薄膜的厚度。
通过以上工艺过程形成的绝缘膜与使用常规平行板PCVD装置而形成的绝缘膜极为不同。在用相同蚀刻剂的蚀刻速度彼此加以比较的情况下，通过以上工艺过程形成的绝缘膜的蚀刻速度比使用常规平行板PCVD装置而形成的绝缘膜的蚀刻速度低10％或更多、或者20％或更多。因此，可以说，使用高密度等离子体装置而形成的绝缘膜是致密膜。
在这个实施例中，使用高密度等离子体装置形成的具有100nm厚度的氧氮化硅膜(也被称为SiOxNy，其中x＞y＞0)被用作栅绝缘层402。
然后，在栅绝缘层402上形成厚度大于或等于2nm且小于或等于15nm的第一氧化物半导体层。可在稀有气体(通常是氩)气氛、氧气氛、或包含稀有气体(通常是氩)和氧的混合气氛中通过溅射法形成第一氧化物半导体层。
此外，优选地是在氧化物半导体膜的沉积的之前、过程中、或者之后移除存在于溅射装置中的水分等。为了从溅射装置中去除水分，优选使用吸附型真空泵。例如，优选地使用低温泵、离子泵、或钛升华泵。排气单元可以是设置有冷阱的涡轮泵。在用低温泵排空的溅射装置中，例如，去除了氢原子、包含氢原子的化合物，诸如水(H2O)等，藉此可减少在沉积腔室中形成的氧化物半导体膜中的杂质浓度。
作为第一氧化物半导体层，可给出下列氧化物半导体膜：四组分金属氧化物，如In-Sn-Ga-Zn-O基膜，三组分金属氧化物，如In-Ga-Zn-O基膜、In-Sn-Zn-O基膜、In-Al-Zn-O基膜、Sn-Ga-Zn-O基膜、Al-Ga-Zn-O基膜以及Sn-Al-Zn-O基膜、或者二组分金属氧化物，如In-Zn-O基膜、Sn-Zn-O基膜、Al-Zn-O基膜、Zn-Mg-O基膜、Sn-Mg-O基膜、In-Mg-O基膜、In-O基膜、Sn-O基膜和Zn-O基膜。
此外，还可使用也被表示为InMO3(ZnO)m(m>0,且m不是自然数)的薄膜作为第一氧化物半导体膜。此处，M表示选自Ga、Al、Mn和Co的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Mn、Ga和Co等等。
在这个实施例中，在氧气氛、氩气氛或氩和氧的混合气氛中、在如下条件下形成厚度10nm的第一氧化物半导体层：使用用于氧化物半导体的靶(用于以1:1:2[摩尔比]含有In2O3、Ga2O3以及ZnO的In-Ga-Zn-O基氧化物半导体的靶)、衬底和靶之间的距离是170nm、压力为0.4Pa、且直流(DC)电源为0.5kW。也可使用具有组分比In2O3:Ga2O3:ZnO＝1:1:1[摩尔比]的靶、或者具有组分比In2O3:Ga2O3:ZnO＝1:1:4[摩尔比]的靶来作为用于氧化物半导体的靶。在这个实施例中，优选的是使用倾向于被结晶化的氧化物半导体的靶，从而有意地通过之后被执行的热处理来执行结晶化。
此外，优选的是氧化物半导体的靶中所包含的氧化物半导体具有80％或更大的相对密度，优选的是95％或更大，更优选的是99.9％或更大。可降低使用具有相对较高密度的靶而形成的氧化物半导体膜中的杂质浓度，且因此可获得具有高电特性或高可靠性的薄膜晶体管。
进一步，优选地在沉积第一氧化物半导体层之前执行预热处理，从而移除存在于溅射装置内壁上、靶表面上、或靶材料内的水分或氢。作为预热处理，可给出其中在减压下将沉积腔室内部加热至高于或等于200℃到低于或等于600℃的方法、其中在沉积腔室内部温度被加热的同时重复将氮或惰性气体引入和排出的方法，等。在预热处理之后，衬底或溅射装置被冷却。然后，在不暴露于空气的情况下形成氧化物半导体膜。在这个情况下，优选地不使用水而是油等作为靶的冷却剂。尽管当在不加热的情况下重复氮气的引入和排出可获得一定程度的效果，更优选的是在沉积室内部被加热的同时进行处理。
接着，第一氧化物半导体层经受第一热处理，从而其至少一部分被结晶化。在第一热处理中，采用高于或等于450℃且低于或等于850℃的温度、优选高于或等于550℃且低于或等于750℃的温度。此外，加热时间长于或等于1分钟且短于或等于24小时。通过第一热处理，形成至少在其表面中具有非单晶层的第一氧化物半导体层403(见图2A)。在表面中形成的非单晶层的晶体生长从表面向内进行。非单晶层是具有大于或等于2nm且小于或等于10nm的平均厚度的平面形状的非单晶。进一步，在表面中形成的非单晶层c-轴对齐地垂直于表面。在这个实施例中，描述了其中通过第一热处理，除了与栅绝缘层的界面附近，几乎整个第一氧化物半导体层包含多晶的示例。
注意，在第一热处理中，优选的是氮、氧、或诸如氦、氖或氩等稀有气体中不包含水、氢、碳氢化合物等。此外，优选引入热处理装置的氮、氧、或稀有气体(诸如氦、氖、或氩)的纯度被设为6N(99.9999％)或更高，更优选为7N(99.99999％)或更高(即，杂质浓度为1ppm或更低，更优选为0.1ppm或更低)。进一步，可在具有低于或等于20ppm的H2O浓度的极干燥空气中执行第一热处理。此外，当温度在第一热处理中被增加时，炉内可被设置为氮气氛，且当执行冷却时，炉内可被转换为氧气氛。通过在氮气氛中执行脱水或脱氢以及将气氛转换为氧气氛，氧可被提供至第一氧化物半导体层中，从而可获得i-型氧化物半导体层。
注意，用于第一热处理的装置不限于特定装置，且该装置可被提供有通过来自诸如电阻加热元件之类的加热元件的热辐射或热传导用于加热要处理的对象的设备。例如，可使用电炉、或者诸如气体快速热退火(GRTA)装置或灯快速热退火(LRTA)装置之类的快速热退火(RTA)装置。LRTA装置是用于通过从诸如卤素灯、卤化金属灯、氙弧灯、碳弧灯、高压钠灯、或高压汞灯之类的灯发射的光(电磁波)辐射来对要处理对象加热的装置。GRTA装置是用于使用高温气体来进行热处理的装置。
接着，在至少在其表面中包含非单晶层的第一氧化物半导体层403上形成其厚度大于至少第一氧化物半导体层403的厚度的第二氧化物半导体层404(见图2B)。注意，要被制造的器件的合适的厚度可被操作者合适地选取为第二氧化物半导体层404的厚度。例如，在制造底栅晶体管的情况下，第一氧化物半导体层403和第二氧化物半导体层404的厚度大于或等于10nm且小于或等于200nm。此外，可在稀有气体(通常是氩)气氛、氧气氛、或包含稀有气体(通常是氩)和氧的气氛中通过溅射法形成第二氧化物半导体层。
可使用四组分金属氧化物，诸如In-Sn-Ga-Zn-O基膜，三组分金属氧化物，诸如In-Ga-Zn-O基膜、In-Sn-Zn-O基膜、In-Al-Zn-O基膜、Sn-Ga-Zn-O基膜、Al-Ga-Zn-O基膜以及Sn-Al-Zn-O基膜、二组分金属氧化物，诸如In-Zn-O基膜、Sn-Zn-O基膜、Al-Zn-O基膜、Zn-Mg-O基膜、Sn-Mg-O基膜、In-Mg-O基膜、或单组分金属氧化物，诸如In-O基膜、Sn-O基膜和Zn-O基膜，作为第二氧化物半导体层404。
优选的是第一氧化物半导体层和第二氧化物半导体层404使用包含相同组分的材料形成或具有相同的晶体结构和彼此接近的晶格常数(不匹配度小于或等于1％)。在使用包含相同组分的材料的情况下，可容易地在之后执行的结晶化时引起使用第一氧化物半导体层的非单晶层作为籽晶的晶体生长。此外，在使用包含相同组分的材料的情况下，诸如粘合性或电特性之类的界面性质良好。
接着，执行第二热处理，从而使用第一氧化物半导体层的非单晶层作为籽晶执行晶体生长。在高于或等于450℃且低于或等于850℃的温度下、优选高于或等于550℃且低于或等于750℃的温度下执行第二热处理。此外，加热时间长于或等于1分钟且短于或等于24小时。通过第二热处理，第二氧化物半导体层被结晶化。以此方式，可获得氧化物半导体层叠430(见图2C)。注意，氧化物半导体层叠430和栅绝缘层402之间的界面附近有意地没有被结晶化。在这个情况下，获得了其中非晶层位于栅绝缘层上并与其相接触、且结晶层位于非晶层上并与其相接触的两层结构(此处，第一氧化物半导体层的非单晶和第二氧化物半导体层的非单晶的层叠被视为单层)。
当第二热处理的温度高于或等于550℃时，在第二氧化物半导体层404具有较大厚度的情况下，在一些情况下，在从表面向下生长的结晶层以及使用第一氧化物半导体层作为籽晶向上生长的结晶层之间形成有非晶层。在这个情况下，获得了四层结构，其中非晶层位于栅绝缘层上并与其相接触、结晶层、非晶层、以及结晶层被依序层叠。第一氧化物半导体层的非单晶和第二氧化物半导体层的非单晶的层叠仍被视为单层且上述结构被称为四层结构。
此外，存在这样的情况，其中当第二热处理的温度低于500℃时，晶体生长没有从取决于第二氧化物半导体层404的材料的表面进行，且形成了使用第一氧化物半导体层作为籽晶向上生长的结晶层。在这个情况下，获得了三层结构，其中非晶层位于栅绝缘层上并与其相接触，结晶层、非晶层被依序层叠。还是在这个情况下，第一氧化物半导体层的非单晶和第二氧化物半导体层的非单晶的层叠被视为单层，且上述结构被称为三层结构。以此方式，取决于第二氧化物半导体层404的材料和厚度以及第二热处理的加热条件，层叠结构可变化；因此，重要的是操作者根据所期望的层叠结构，合适地调节第二氧化物半导体层404的材料和厚度以及第二热处理的加热条件。
注意，在氧化物半导体层叠430中，与栅绝缘层的阶(step)交迭的区域具有结晶边界且因此具有多晶结构。此外，在氧化物半导体层叠430中，用作沟道形成区的区域具有至少一平的表面，且具有其中第一氧化物半导体层的c-轴和第二氧化物半导体层的c-轴被对齐的非单晶结构。此外，在氧化物半导体层叠430中，沟道形成区中多晶体的a-轴和b-轴分别在一些情况下没有被对齐。
与没有被结晶化的栅绝缘层402的界面附近的状态没有被图示于图2A、2B和2C中。为了描述从而易于理解与栅绝缘层的界面附近，使用了被放大的示意图1A、1B和1C。图2A对应于图1A且基底组件520对应于栅绝缘层402。图2B对应于图1B，且图1B是示出在第二氧化物组分522沉积之后的即刻的截面示图。图2C对应于图1C且图1C是在第二热处理后的时刻的截面示图。
注意，在第二热处理中，优选的也是氮、氧、或诸如氦、氖或氩等稀有气体中不包含水、氢等。可选地，向热处理装置中引入的氮、氧或诸如氦、氖或氩之类的稀有气体的纯度优选为6N(99.9999％)或更高，更优选为7N(99.99999％)或更高(即，杂质浓度优选为1ppm或更低，更优选为0.1ppm或更低)。可选地，可在具有20ppm或更低的H2O浓度的极干燥空气中执行第二热处理。当温度在第二热处理中被增加时，炉内可被设置为氮气氛，且当执行冷却时，内部气氛可被转换为氧气氛。
注意，用于第二热处理的装置也不限于特定装置，且该装置可被提供有通过来自诸如电阻加热元件之类的加热元件的热辐射或热传导用于加热要处理的对象的设备。例如，可使用电炉、或诸如GRTA装置或LRTA装置之类的RTA装置。
接着，由第一氧化物半导体层和第二氧化物半导体层形成的氧化物半导体层叠430使用光刻步骤被处理为岛状氧化物半导体层叠431(见图2D)。进一步，可使用喷墨法形成用于形成岛状氧化物半导体层叠431的抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模不需要光掩模；由此可降低制造成本。
接着，在通过溅射法等在栅绝缘层402和岛状氧化物半导体层叠431上形成金属导电膜之后，执行光刻步骤从而形成抗蚀剂掩模。然后，金属导电膜被选择性地蚀刻，从而形成金属电极层。
作为将成为源电极和漏电极(包括使用同一层形成的引线)的金属导电层的材料，使用诸如Al、Cu、Cr、Ta、Ti、Mo、或W之类的金属材料；或其主要组分是这些金属材料中的任意的合金材料。此外，可使用其中诸如Cr、Ta、Ti、Mo、和W之类的难熔金属被层叠在Al、Cu等的金属层的下侧上和/或上侧上的结构。此外，可使用其中添加了防止Al膜中产生小丘或须(whisker)的诸如Si、Ti、Ta、W、Mo、Cr、Nd、Sc、或Y之类的元素的Al材料来改进耐热性。
例如，金属导电膜优选地具有其中在钛层上层叠铝层且在该铝层上层叠钛层的三层结构，或者其中在钼层上层叠铝层且在该铝层上层叠钼层的三层结构。可选地，金属导电膜可具有其中铝层和钨层层叠的两层结构、其中铜层和钨层层叠的两层结构、或者其中铝层和钼层层叠的两层结构。毋庸赘言，金属导电膜可具有单层结构、或者含有四层或更多层的层叠结构。
作为将要成为源电极和漏电极(包括使用相同层形成的引线)的金属导电膜的材料，可使用导电金属氧化物。作为导电金属氧化物，可使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡(In2O3-SnO2，简称为ITO)的合金、氧化铟-氧化锌(In2O3-ZnO)的合金、或含硅或氧化硅的金属氧化物材料中的任一种。
然后，抗蚀剂掩模被移除，且执行光刻步骤，从而形成抗蚀剂掩模。然后，选择性蚀刻被执行，从而形成源电极层405a和漏电极层405b。之后，去除抗蚀剂掩模(参见图2E)。注意，在这个光刻步骤中，在一些情况下，仅蚀刻了岛状氧化物半导体层叠431的一部分，藉此形成具有凹槽(凹入部分)的氧化物半导体层。
如图2E中所示，栅电极层401包括与源电极层405a(以及漏电极层405b)相交迭的区域，这也是一个特征。源电极层405a的边缘部分和栅绝缘层402的阶之间的区域，换言之，源电极层405a的边缘部分和在截面示图中栅绝缘层的平的表面改变为倾斜形状的表面处的点之间的区域(此处，图2E中的LOV区域)。氧化物半导体层叠432的LOV区域在防止载流子流入由于栅电极层的边缘部分的阶而产生的晶粒边界方面是重要的。
此外，在氧化物半导体层叠432的侧表面中，在一些情况下与源电极层405a或漏电极层405b相接触的非单晶层处于非晶状态。
进一步，可通过喷墨法来形成用于形成源电极层405a和漏电极层405b的抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模不需要光掩模；由此可降低制造成本。
为了减少光刻步骤中所使用的光掩模的数量和减少光刻步骤的数量，蚀刻步骤可使用通过使用多色调掩模来进行，该多色调掩模是透射光以使其具有多个强度的曝光掩模。通过使用多色调掩模而形成的抗蚀剂掩模具有多个厚度，并且还可通过蚀刻改变形状；因此，抗蚀剂掩模可在用于处理成不同图案的多个蚀刻步骤中使用。因此，与至少两种或更多种不同的图案相对应的抗蚀剂掩模可通过一个多色调掩模来形成。由此，可减少曝光掩模的数量，并且还可减少相应的光刻步骤的数量，藉此可实现工艺的简化。
接着，形成与氧化物半导体层的一部分接触的用作保护绝缘膜的氧化物绝缘层407。
可适当地通过使诸如水或氢之类的杂质不进入氧化物绝缘层407的方法(诸如溅射法)来形成厚度为至少1nm的氧化物绝缘层407。在这个实施例中，通过溅射沉积300nm厚的氧化硅膜作为氧化物绝缘层407。沉积中的衬底温度可以高于或等于室温且低于或等于300℃，而在该实施例中为100℃。可在稀有气体(通常是氩)气氛、氧氛、或者稀有气体(通常是氩)和氧的气氛中通过溅射法进行氧化硅膜的沉积。可使用氧化硅靶或硅靶作为靶。例如，通过使用硅靶，可在氧和氮的气氛中通过溅射法来形成氧化硅。使用不包括诸如水分、氢离子和OH-之类的杂质且阻止这些杂质从外部进入的无机绝缘膜作为形成为使其与电阻减小的氧化物半导体层接触的氧化物绝缘层407。通常，可使用氧化硅膜、氮氧化硅膜、氧化铝膜、或氧氮化铝膜等。进一步，可在氧化物绝缘层407上形成诸如氮化硅膜或氮化铝膜之类的保护绝缘层。
进一步，优选地在形成氧化物绝缘层407之前执行预热处理，从而移除存在于溅射装置内壁上、靶表面上、或靶材料内的水分或氢。在预热处理之后，衬底或溅射装置被冷却。然后，在不暴露于空气的情况下形成氧化物绝缘层。在这个情况下，优选地不使用水而是油等作为靶的冷却剂。尽管当在不加热的情况下重复氮气的引入和排出可获得一定程度的效果，更优选的是在沉积室内部被加热的同时进行处理。
进一步，在氧化物绝缘层407的沉积之后，可在不暴露给空气的情况下通过溅射法在其上层叠氮化硅膜。
进一步，在氧化物绝缘层407和栅绝缘层402中形成到达栅电极层401的接触孔，且可在氧化物绝缘层407上形成电连接至栅电极层401并提供栅电位给栅电极层401的连接电极。可选地，可采用如下：在栅绝缘层402的形成之后形成到达栅电极层401的接触孔；使用与源电极层和漏电极层一样的材料在其上形成连接电极；在连接电极上形成氧化物绝缘层407；在氧化物绝缘层407中形成到达连接电极的接触孔；且然后，在氧化物绝缘层407上形成电连接至连接电极并提供栅电位给连接电极的电极。
通过上述工艺，形成晶体管470(参见图3B)。图3A示出晶体管470的俯视图的示例。注意，图3B对应于沿图3A中的虚线C1-C2所取的截面图。
晶体管470的特征之一在于与沟道形成区交迭的栅电极的顶部表面是平的，包括有c-轴对齐地垂直于该平的平面的氧化物组分，且源或漏电极层与氧化物组分的阶相交迭，该氧化物组分的阶是由于栅电极层的边缘部分而产生的。在其中衬底侧上存在凸出部分和凹入部分的情况下，在氧化物组分(在这个实施例中是氧化物半导体层叠432)中，其中晶体生长遇到凹入部分的区域称为包含结晶边界的多晶。相应地，通过形成如图3B中所示的LOV区域，可防止载流子流入在栅电极层的边缘部分的不均匀而产生的结晶边界中。因此，在晶体管470中，在栅电极层的平的部分上提供源电极层或漏电极层从而包括与栅电极层相交迭的区域。
注意，在晶体管470中，作为与沟道形成区相交迭的栅绝缘层的表面的平的表面具有小于或等于1nm的高度差异，优选地小于或等于0.2nm。优选的是载流子通过其流动的沟道形成区是非单晶。
在图3B中所示的晶体管470中，有意地设置结晶层与栅绝缘层相间隔。因此，并非在与栅绝缘层的界面处形成沟道形成区，而是在与栅绝缘层相分离的结晶层中形成。作为结果，由于栅绝缘层和氧化物组分之间的界面散射引起的影响被减少。
通过第一热处理和第二热处理，执行结晶化，作为n-型杂质的氢被从氧化物半导体中移除，且氧化物半导体被高度提纯从而氧化物半导体尽可能少地包括不是氧化物半导体主要组分的杂质，从而成为本征(i-型)或基本本征的半导体。换言之，经高度提纯的i型(本征)半导体、或接近其的半导体不是通过添加杂质、而是通过尽可能多地去除杂质(诸如氢或水)来获得的。通过高度提纯氧化物半导体层，晶体管的阈值电压变为正，从而可获得被称为常态截止的晶体管470。
毋庸赘言，这个实施例并不特定地被限制于图3B中所示的晶体管470的结构。只要晶体管是底栅晶体管，任何结构都是可接受的。例如，为了防止在图2E中的源电极层和漏电极层的形成时的蚀刻损害，可为该晶体管采用其中形成与沟道形成区相交迭的氧化物绝缘层作为沟道终止体的沟道终止结构。
此外，可在氧化物绝缘层407上提供可用作背栅极的电极层。背栅极的电位可以是固定电位，如，0V、或者接地电位，且可由操作者按需确定。此外，通过在氧化物半导体上和下提供栅电极，在用于检查晶体管可靠性的偏置温度压力测试(下文中称为BT测试)中，BT测试前后晶体管阈值电压的改变量可减小。即，通过在氧化物半导体层上和下提供栅电极，可改进可靠性。进一步，通过控制向背栅极施加的栅电压，可确定阈值电压。可选地，当阈值电压被设置为正时，晶体管可用作增强型晶体管。进一步可选地，当阈值电压被设定为负时，晶体管可用作耗尽型晶体管。例如，包含增强型晶体管和耗尽型晶体管的组合的逆变器电路(在下文中，这样的电路被称为EDMOS电路)可被用作驱动器电路。该驱动器电路包括至少逻辑电路部分、以及开关部分或缓冲器部分。逻辑电路部分具有包括上述EDMOS电路的电路结构。
下文将描述包括氧化物半导体的底栅晶体管的操作原理。
图7是包括氧化物半导体的晶体管的纵向截面图。氧化物半导体层(OS)被提供在栅电极(GE1)上，栅绝缘膜(GI)提供在其之间，并且源电极(S)和漏电极(D)被提供在该栅绝缘膜上上。此外，与氧化物半导体层(OS)的沟道形成区相交迭的背栅极(GE2)被提供在覆盖源电极(S)和漏电极(D)的氧化物绝缘层上。
图8A和8B是沿图7中的截面A-A’的能带图(示意图)。图8示出其中源极和漏极具有相同电位(VD＝0V)电压的情况。图8B示出其中向漏极施加正电位(VD＞0V)而不向源极施加正电位的情况。
图9A和9B是在栅极电压为0V的情况下，沿图7中B-B’所取的截面的能带图(示意图)。图9A示出其中向栅电极(GE1)施加正电压(VG>0)并且载流子(电子)在源电极和漏电极之间流动的导通状态。图9B示出其中负电压(VG<0)被施加至栅电极(GE1)的状态，即，其中晶体管处于截止状态(其中少数载流子不流动)的情况。
当氧化物半导体的厚度为约50nm且通过高度提纯氧化物半导体，施主浓度变为小于或等于1×1018/cm3时，耗尽层在整个氧化物半导体上散布。换言之，晶体管可被认为是完全耗尽型的晶体管。
图10示出真空能级和金属的功函数(φM)之间的关系、以及真空能级和氧化物半导体的电子亲和力(χ)之间的关系。
在常温时，金属中的电子被简并，且费米能级位于导带中。另一方面，常规氧化物半导体通常是n型半导体，在此情况下，费米能级(EF)远离位于带隙中间的本征费米能级(Ei)，并且位于更接近导带。注意，已知氢的部分是氧化物半导体中的施主，并且是致使氧化物半导体成为n型半导体的一个因素。
另一方面，本发明的氧化物半导体是本征(i型)或基本本征氧化物半导体，其通过从氧化物半导体去除作为n型杂质的氢并且提纯氧化物半导体、以尽可能防止氧化物半导体中包含不是其主要组分的杂质来获取。换句话说，特征在于，经提纯的i型(本征)半导体、或接近其的半导体不是通过添加杂质、而是通过尽可能多地去除杂质(诸如氢或水)来获取。这使得费米能级(EF)能够处于与本征费米能级(Ei)相同的能级。
氧化物半导体具有3.05eV到3.15eV的带隙(Eg)。在氧化物半导体的带隙(Eg)为3.15eV的情况下，电子亲和力(χ)为4.3eV。用于形成源电极和漏电极所用的钛(Ti)的功函数基本上等于氧化物半导体的电子亲和力(χ)。在此情况下，在金属和氧化物半导体之间的界面处不形成电子的肖特基势垒。
换句话说，在金属的功函数(φM)和氧化物半导体的电子亲和性(χ)彼此相等且金属和氧化物半导体彼此接触的情况下，获取如图8A所示的能带图(示意图)。
在图8B中，黑圆圈(·)表示电子，并且当正电位被施加到漏极时，电子被注入势垒(h)上的氧化物半导体，并且流向漏极。在此情况下，势垒的高度(h)取决于栅电压和漏电压而改变；在施加正漏电压的情况下，势垒的高度(h)小于图8A中未施加电压时的势垒的高度(即，带隙(Eg)的1/2)。
此时，如图9A所示，电子移动至栅绝缘膜和被高度提纯的氧化物半导体之间的界面处的氧化物半导体侧的底部，该部分是能量稳定的。
此外，在图9B中，当负电位(反向偏压)被施加到栅电极(GE1)时，电流值极为接近零，因为作为少数载流子的空穴基本上为零。
通过增加氧化物半导体的纯度，从而氧化物半导体尽可能不包括其主要组分之外的杂质，获得本征(i-型)或基本本征的氧化物半导体。因此，与栅绝缘膜的界面特性变得明显。因此，界面特性需要被与体特性分离地加以考虑。因此，栅绝缘膜需要被形成良好的与氧化物半导体的界面。例如，优选的是通过由使用从VHF带到微波带的功率频率产生的高密度等离子体的CVD法形成的绝缘膜，或者使用通过溅射法形成的绝缘膜。
氧化物半导体被高度提纯且氧化物半导体和栅绝缘膜之间的界面被制成良好的，藉此截止电流小于或等于10-13A且子阈值摆幅(S值)为0.1V/dec.(栅绝缘膜的厚度：100nm)的晶体管特性被高度地期待，即使当元件具有沟道宽度W为1×104μm且沟道长度为3μm时。
如上所述，氧化物半导体被高度提纯从而非氧化物半导体主要组分的杂质的量被最小化，藉此形成非单晶且可获得晶体管的良好操作。
[实施例2]
在这个实施例中，描述了其中使用包含不同组分的氧化物半导体材料形成第一氧化物组分和第二氧化物组分的情况，而在实施例1中描述的是其中使用包含相同组分的氧化物半导体材料形成第一氧化物组分和第二氧化物组分的情况。
以类似于实施例1的方式，通过第一热处理，尽管晶体生长从表面进行，第一氧化物结晶组分521b的顶部部分没有接触到基底组件520，且留出了处于非晶状态的区域521a(见图11A)。注意，在图11A中，由相同的附图标记标注与图1A中相同的部分。
图11B是第二氧化物组分532被沉积在第一氧化物结晶组分521b上之后的即刻的截面示图。使用与第一氧化物结晶组分521b不同的材料形成第二氧化物组分532。
然后，在第二氧化物组分532的沉积之后，执行第二热处理。通过第二热处理，如图11C中所示进行晶体生长。如图11C中所示，使用第一氧化物结晶组分521b的非单晶层作为籽晶，晶体生长向上朝着第二氧化物组分的表面进行，从而形成第二氧化物结晶组分533b。使用其组分不同于第一氧化物结晶组分521b的氧化物半导体材料作为第二氧化物组分532。因此，如图11C中所示，形成第一氧化物结晶组分521b和第二氧化物结晶组分533b之间的边界。此外，还通过第二热处理，除了与栅绝缘层的界面附近，几乎整个第一氧化物半导体层包含结晶区域。
图11C的结构可被称为三层结构，其中位于基底组件520上且与基底组件520相接触的保持其非晶状态的区域533c、第一氧化物结晶组分533a、和第二氧化物结晶组分533b被依序层叠。
此外，在其中引起晶体生长的第二氧化物结晶组分和用作基底的第一氧化物结晶组分的材料是一样的情况，被称为同质外延(也被称为共晶生长)。在其中引起晶体生长的第二氧化物结晶组分和用作基底的第一氧化物结晶组分的材料是不同的情况，被称为异质外延(也被称为异晶生长)。这个实施例可通过选择材料采用同质外延或异质外延中的任意。
第一热处理的条件和第二热处理的条件落在实施例1所描述的条件的范围内。注意，可由操作者适当地选择保持其非晶状态的区域533c被有意地留出与基底组件520的表面相接触的条件。
这个实施例可随意地与实施例1相组合。
[实施例3]
在这个实施例中，制造了包含其中多个晶体是c-轴对齐的结晶层的层叠的氧化物材料的晶体管，且进一步制造了驱动器电路、具有显示功能的半导体器件(也被称为显示设备)。此外，当在与像素部分相同的衬底上形成使用晶体管的驱动器电路的一部分或全部时，可获得板上系统。
显示设备包括显示元件。作为该显示元件，可使用液晶元件(也称为液晶显示元件)或发光元件(也称为发光显示元件)。发光元件在其范畴中包括其亮度受电流或电压控制的元件，具体在其范畴中包括无机电致发光(EL)元件、有机EL元件等。此外，可使用诸如电子墨水之类的对比度受电效应改变的显示介质。
此外，该显示设备包括其内封装有显示元件的面板，和包括控制器在内的IC等被安装在面板上的模块。在显示设备的制造工艺中，在完成显示元件之前，显示设备涉及的元件衬底的一种模式，而且该元件衬底被提供有用于向多个像素中的每一个中的显示元件提供电流的装置。具体而言，该元件衬底可处于其中仅有显示元件的像素电极的状态、将成为像素电极的导电层已形成但尚未被蚀刻以形成像素电极的状态、或任何其它状态。
注意，此说明书中的显示设备表示图像显示设备、显示装置或光源(包括发光设备)。此外，“显示器件”在其范畴中还可包括以下模块：包括诸如FPC(柔性印刷电路)、TAB(带式自动接合)带或附连的TCP(带式载体封装)之类的连接器的模块；具有在其端部设置有印刷线路板的TAB带或TCP的模块；以及具有通过COG(玻璃上的芯片)方法直接安装在显示元件上的IC(集成电路)的模块。
在这个实施例中，液晶显示设备的示例被描述为作为本发明的一个实施例的半导体器件。将参照图12A1、12A2以及12B描述作为半导体装置的一个实施例的液晶显示面板的外观和截面。图12A1和12A2各自是面板的俯视图，其中通过密封剂4005将形成在第一衬底4001上的晶体管4010和4011(其包括含有c-轴对齐的结晶层的层叠的氧化物材料的半导体层)、以及液晶元件4013密封在第一衬底4001与第二衬底4006之间。图12B对应于图12A1和12A2中沿线M-N的截面图。
提供了密封剂4005以包围提供在第一衬底4001上的像素部分4002和扫描线驱动器电路4004。在像素部分4002和扫描线驱动器电路4004上设置第二衬底4006。因此，通过第一衬底4001、密封剂4005以及第二衬底4006使像素部分4002和扫描线驱动器电路4004同液晶层4008密封到一起。使用在独立制备的衬底上的单晶半导体或多晶半导体形成的信号线驱动器电路4003被安装在第一衬底4001上与被密封剂4005包围的区域不同的区域中。
注意，分开形成的驱动器电路的连接方法没有具体限制，且可使用COG法、引线接合法、TAB法等。图12A1示出通过COG方法安装信号线驱动器电路4003的示例，而图12A2示出通过TAB方法安装信号线驱动器电路4003的示例。
此外，设置在第一衬底4001上的像素部分4002和扫描线驱动器电路4004各自包括多个晶体管。图12B示出像素部分4002中所包括的晶体管4010、以及扫描线驱动器电路4004中所包括的晶体管4011。绝缘层4020和4021被提供在晶体管4010和4011上。
对于晶体管4010和4011，可使用实施例1中的包括含有c-轴对齐的结晶层的层叠的氧化物材料的晶体管。在此实施例中，晶体管4010和4011是n沟道晶体管。
在绝缘层4021的部分上提供导电层4040，其与驱动器电路的晶体管4011中的氧化物半导体层的沟道形成区相交迭。在与氧化物半导体层的沟道形成区相交迭的位置处提供导电层4040，藉此可减少在BT测试之前和之后晶体管4011的阈值电压的变化量。导电层4040可具有与晶体管4011的栅电极层的电位同样的或不同的电位，且可用作第二栅电极层。可选地，导电层4040的电位可为GND或0V，或者导电层4040可处于浮动状态。
液晶元件4013中包括的像素电极层4030电连接至晶体管4010。为第二衬底4006提供液晶元件4013的对电极层4031。像素电极层4030、对电极层4031以及液晶层4008相互交迭的部分对应于液晶元件4013。注意，像素电极层4030和对电极层4031分别设置有各自用作取向膜的绝缘层4032和绝缘层4033，并且液晶层4008夹在像素电极层4030和对电极层4031之间，隔着提供在其间的绝缘层4032和4033。
要注意，可由玻璃、金属(通常是不锈钢)、陶瓷、或塑料形成第一衬底4001和第二衬底4006。作为塑料，可使用玻璃纤维增强塑料(FRP)板、聚氟乙烯(PVF)膜、聚酯膜、或丙烯酸类树脂膜。此外，可使用有铝箔夹在PVF膜或聚酯膜之间的结构的薄板。
可用选择性蚀刻绝缘层方式获得柱状间隔物4035，柱状间隔物4035被提供从而控制像素电极层4030和对电极层4031之间的间距(单元间隙)。可选地，还可使用球形间隔物。对电极层4031电连接至提供在与晶体管4010相同的衬底上的公共电位线。此外，通过使用公共连接部分，对电极层4031与公共电位线可通过设置在一对衬底之间的导电粒子彼此电连接。注意，这些导电粒子包含在密封剂4005中。
可选地，可使用不需要对准膜的、表现出蓝相的液晶。蓝相是液晶相之一，当胆甾型液晶的温度升高时，蓝相刚好在胆甾相变成各向同性相之前生成。因为仅在窄温度范围中产生蓝相，所以将包含5％或更多重量百分比的手性剂以改善该温度范围的的液晶组分用于液晶层4008。包括示出蓝相的液晶和手性剂的液晶组合物具有1毫秒或更短的响应时间，具有不需要取向工艺的光学各向同性，并且具有小的视角依赖性。
当使用表现出蓝相的液晶时，对准膜上的摩擦处理不是必需的；相应地，可防止摩擦处理所引起的静电放电损坏，并且在制造工艺中可减少液晶显示设备的缺陷和损坏。由此，可增加液晶显示设备的生产率。使用氧化物半导体层的晶体管尤其是具有晶体管的电特性受静电影响而显著波动并偏离所设计范围的可能性。因此，为包括使用氧化物半导体层的晶体管的液晶显示设备使用表现出蓝相的液晶材料更为有效。
注意，在这个实施例中所描述的液晶显示设备是透射液晶显示设备的示例；然而，可将液晶显示设备用于反射液晶显示设备或半反射液晶显示设备。
在这个实施例中描述的液晶显示设备的示例被说明为其中极化板被提供在衬底的外表面上(在观察者侧上)且用于显示元件的着色层和电极层被依序提供在衬底的内表面上；不过，极化板可被提供在衬底的内表面上。极化板和着色层的层叠结构不限于在此实施例，而可根据极化板和着色层的材料或制造过程的条件来按需设置。如果需要可提供用作黑色矩阵的挡光层。
在这个实施例中，为了减少晶体管的表面不平坦度且为了改进晶体管的可靠性，晶体管被覆盖有用作平面化绝缘层的保护层或绝缘层(绝缘层4020和绝缘层4021)。注意，提供保护层来防止诸如有机物质、金属物质或空气中漂浮的水分之类的污染杂质的进入，且保护层优选地是致密膜。可用溅射法将该保护层形成为氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、氮化铝层、氧氮化铝层、和/或氮氧化铝层的单层或层叠。在这个实施例中，描述了其中通过溅射法形成保护层的示例；然而，对于方法没有特定限制，且可采用各种方法。
此处，形成了具有层叠结构的绝缘层4020作为保护层。此处，作为绝缘层4020的第一层，通过溅射法形成氧化硅层。为保护层使用氧化硅层提供了防止用于源电极层和漏电极层的铝层的小丘产生的有利效果。
形成绝缘层作为保护层的第二层。此处，作为绝缘层4020的第二层，通过溅射法形成氮化硅层。将氮化硅层用作保护层可防止诸如钠离子之类的离子进入半导体区，从而抑制TFT的电特性变化。
形成绝缘层4021作为平面化绝缘层。作为绝缘层4021，可使用诸如聚酰亚胺、丙烯酸、苯并环丁烯、聚酰胺或环氧树脂之类的具有耐热性的有机材料。除了这些有机材料以外，还有可能使用低介电常数材料(低k材料)、硅氧烷基树脂、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)等。注意，可通过层叠由这些材料组成的多个绝缘层来形成绝缘层4021。
注意，硅氧烷基树脂对应于包括使用硅氧烷基材料作为原材料而形成的Si-O-Si键的树脂。硅氧烷基树脂可包括有机基(例如，烷基或芳基)或氟基作为取代基。此外，该有机基团可包括氟基团。
对于形成绝缘层4021的方法没有特殊限制，取决于材料，可通过诸如溅射、SOG法、旋涂、浸渍、喷涂、液滴喷射法(例如喷墨法、丝网印刷、胶版印刷等)之类的方法、或者诸如刮刀、辊筒、幕涂机、或刮刀式涂胶机之类的工具形成绝缘层4021。在其中使用材料溶液形成绝缘层4021的情况下，可在烘焙步骤同时执行对该半导体层的退火(在300℃到400℃)。绝缘层4021的烘焙步骤也用作半导体层的退火，藉此可高效地制造半导体器件。
可使用诸如包含氧化钨的氧化铟、包含氧化钨的氧化锌铟、包含氧化钛的氧化铟、包含氧化钛的氧化锡铟、氧化锡铟(下文称为ITO)、氧化锌铟或添加了氧化硅的氧化锡铟之类的透光导电材料形成像素电极层4030和对电极层4031。
包含导电高分子(也称为导电聚合物)的导电组合物可被用于像素电极层4030和对电极层4031。使用导电组合物形成的像素电极优选具有小于或等于10000欧姆每平方的薄层电阻、以及在550nm的波长处大于或等于70％的透射率。此外，导电组合物中包含的导电高分子的电阻率优选地为小于或等于0.1Ω·cm。
可使用所谓的π电子共轭导电聚合物作为导电高分子。例如，可给出其聚苯胺和/或衍生物、其聚吡咯和/或衍生物、其聚噻吩和/或衍生物、或这些材料中的两种或更多种的共聚物等。
进一步，从FPC 4018对单独形成的信号线驱动器电路4003、扫描线驱动器电路4004、或像素部分4002提供多个信号和电势。
在这个实施例中，连接端子电极4015使用与液晶元件4013中所包括的像素电极层4030相同的导电层形成。端子电极4016使用与晶体管4010和4011中含有的源和漏电极层相同的导电层形成。
连接端子电极4015通过各向异性导电层4019电连接至FPC 4018中包括的端子。
图12A1、12A2和12B示出其中在第一衬底4001上分开形成并安装在其上的信号线驱动电路4003的示例；然而，本实施例不限于该结构。可分开形成并且随后安装扫描线驱动电路，或者可只分开形成并且随后安装信号线驱动电路的一部分或扫描线驱动电路的一部分。
此外，如果需要的话，在每一个像素中提供滤色器。另外，在第一衬底4001和第二衬底4006的外侧上提供极化板或漫射板。进一步，使用冷阴极管或LED形成背光的光源。因此，获得液晶显示模块。
液晶显示模块可采用TN(扭曲向列)模式、IPS(共面切换)模式、FFS(边缘场切换)模式、MVA(多畴垂直取向)模式、PVA(图像垂直调整)模式、ASM(轴对称排列微单元)模式、OCB(光学补偿双折射)模式、FLC(铁电液晶)模式、AFLC(反铁电液晶)模式等。
通过上述工艺，可制造高度可靠的显示设备。
通过使用用于制造在实施例1中所描述的包含c-轴对齐的结晶层的层叠氧化物材料的方法制造液晶显示设备的驱动器电路中的晶体管，可在驱动器电路部分中提供常态截止的晶体管，从而可减少功耗。
可与其他实施例中所描述的任一结构适当组合地实现本实施例。
[实施例4]
将参照图13A和13B描述作为半导体器件的一个模式的发光显示面板(也称为发光面板)的外观和截面。图13A是使用密封剂将形成在第一衬底上的包括含有c-轴对齐的结晶层的层叠氧化物材料的晶体管和发光元件密封在第一衬底与第二衬底之间的面板的俯视图。图13B是沿图13A的线H-I所取的截面图。
提供密封剂4505以围绕提供在第一衬底4501上的像素部分4502、信号线驱动器电路4503a和4503b、以及扫描线驱动器电路4504a和4504b。此外，第二衬底4506设置在像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b上。相应地，像素部分4502、信号线驱动器电路4503a和4503b、以及扫描线驱动器电路4504a和4504b连同填充物4507被第一衬底4501、密封剂4505以及第二衬底4506密封到一起。优选的是，面板被保护膜(诸如复合膜或紫外可固化树脂膜)或具有高气密性和几乎无除气的覆盖材料封装(密封)，以此方式，从而面板不被暴露给外部空气。
形成在第一衬底4501上的像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b各包括多个晶体管，而在图13B中示出了作为示例的包括在像素部分4502中的晶体管4510和包括在信号线驱动器电路4503a中的晶体管4509。
对于晶体管4509和4510，可采用在实施例1中描述的包括含有c-轴对齐的结晶层的层叠氧化物材料的高度可靠的晶体管。在此实施例中，晶体管4509和4510是n沟道晶体管。
在绝缘层4544上，在与被用作驱动器电路的晶体管4509的氧化物半导体层的沟道形成区相交迭的位置中提供导电层4540。通过提供导电层4540从而与氧化物半导体层的沟道形成区相交迭，可减少在BT测试之前和之后晶体管4509的阈值电压之间的变化量。进一步，导电层4540的电位可与晶体管4509的栅电极层的电位相同或不同。导电层4540也可用作第二栅电极层。可选地，导电层4540的电位可为GND或0V，或者导电层4540可处于浮动状态。
在晶体管4509中，形成与包括沟道形成区的半导体层相接触的绝缘层4541，作为保护绝缘层。可使用与实施例1中所描述的氧化物绝缘层407类似的材料和方法形成氧化物绝缘层4541。另外，用作平面化绝缘层的绝缘层4544覆盖着晶体管从而减少薄膜晶体管的表面不平坦度。此处，通过溅射法形成氧化硅层作为绝缘层4541。
进一步，形成绝缘层4544作为平面化绝缘膜。可使用与实施例3中所描述的绝缘层4021类似的材料和方法形成绝缘层4544。此处，使用丙烯酸用于绝缘层4544。
此外，附图标记4511表示发光元件。包括在发光元件4511中的作为像素电极的第一电极层4517电连接至晶体管4510的源或漏电极层。注意，发光元件4511的结构不限于包括第一电极层4517、电致发光层4512以及第二电极层4513的层叠结构。可根据从发光元件4511提取光的方向等酌情改变发光元件4511的结构。
使用有机树脂层、无机绝缘层或有机聚硅氧烷制成划分件4520。尤其优选地使用光敏材料形成划分件4520，且在第一电极层4517上形成开口，以使开口的侧壁被形成为具有连续弯曲的斜面。
电致发光层4512可用单层或层叠的多层而形成。
可在第二电极层4513和划分件4520上形成保护层，以阻止氧气、氢气、水分、二氧化碳等进入发光元件4511。可形成氮化硅层、氮氧化硅层、DLC层等作为保护层。
此外，从FPC 4518a和4518b将多个信号和电位提供给信号线驱动器电路4503a和4503b、扫描线驱动器电路4504a和4504b、或像素部分4502。
使用与发光元件4511中所包括的第一电极层4517相同的导电层形成连接端子电极4515，而使用与晶体管4509和4510中包括的源和漏电极层相同的导电层形成端子电极4516。
连接端子电极4515通过各向异性导电层4519电连接至FPC 4518a中包括的端子。
位于从发光元件4511提取光的方向的第二衬底需要具有透光性质。在该情况下，使用诸如玻璃板、塑料板、聚酯膜或丙烯酸膜之类的透光材料用作第二衬底。
作为填充物4507，除诸如氮气或氩气之类的惰性气体之外，还可使用紫外可固化树脂或热固性树脂。例如，可使用PVC(聚氯乙烯)、丙烯酸树脂、聚酰亚胺、环氧树脂、硅酮树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯乙酸乙烯酯)。例如，使用氮气作为填充物。
此外，在需要时，可在发光元件的发光表面上酌情设置诸如极化板、圆形极化板(包括椭圆极化板)、阻滞板(四分之一波板或半波板)或滤色器之类的光学膜。此外，极化板或圆形极化板可设置有抗反射膜。例如，可执行抗眩光处理，通过该处理能通过表面上的凸起和凹陷漫射反射光以减少眩光。
在单独制备的衬底上使用单晶半导体或多晶半导体形成的驱动器电路可被安装为信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b。此外，仅信号线驱动器电路及其部分，或仅扫描线驱动器电路及其部分，可单独地被形成然后安装。此实施例不限于图13A和13B中所示的结构。
通过上述工艺，可制造高度可靠的发光显示器件(显示面板)。
可利用其它实施例中描述的结构以适当的组合实现此实施例。
[实施例5]
将描述电子纸的示例作为本发明的实施例的半导体器件。
可使用实施例1所描述的方法获得的包括含有c-轴对齐的结晶层的层叠氧化物材料的晶体管用于电子纸，其中由电连接至开关元件的元件驱动电子墨水。电子纸也被称为电泳显示设备(电泳显示器)且具有如下优势：其具有和一般纸张一样程度的可读性、相比其他显示设备其具有更低的功耗、且其可被设置为具有轻薄的形式。
电泳显示器可具有多种模式。电泳显示器包括散布在溶剂或溶质中的多个微胶囊，各个微胶囊包含带正电的第一粒子和带负电的第二粒子。通过对这些微胶囊施加电场，微胶囊中的粒子按相反方向彼此运动，从而仅显示聚集在一侧的粒子的颜色。注意第一粒子和第二粒子分别包含色素，而且在无电场的情况下不移动。而且，第一粒子和第二粒子具有不同的颜色(可以是无色的)。
因此，电泳显示器是利用所谓的介电电泳效应的显示器，具有高介电常数的物质通过该效应移动至高电场区。
在溶剂中散布的上述微胶囊所处于的溶液被称为电子墨水。可将此电子墨水印刷在玻璃、塑料、布料、纸张等的表面上。此外，通过使用具有色素的滤色器或粒子，还可实现彩色显示。
此外，如果酌情将多个上述微胶囊安排在有源矩阵衬底上以插入两个电极之间，则可完成有源矩阵显示装置，而且可通过对这些微胶囊施加电场来实现显示。例如，可使用实施例1中的包括含有c-轴对齐的结晶层的层叠的氧化物材料的晶体管形成的有源矩阵衬底。
注意，微胶囊中的第一粒子和第二粒子可分别由从导电材料、绝缘材料、半导体材料、磁性材料、液晶材料、铁电材料、电致发光材料、电致变色材料、以及磁泳材料中选择的单种材料组成，或由这些材料的任一种的复合材料组成。
图14示出作为半导体装置的示例的有源矩阵电子纸。可用与实施例1中所描述的晶体管相类似的方式制造被用于半导体器件的晶体管581，且晶体管581是高度可靠的晶体管，其包括含有c-轴对齐的结晶层的层叠的氧化物材料。
图14中的电子纸是使用扭转球显示系统的显示设备的示例。扭转球显示系统指的是一种方法，其中各个着色为黑色和白色的球状粒子被安排在作为用于显示元件的电极层的第一电极层与第二电极层之间、而且在第一电极层与第二电极层之间产生电势差以控制球状粒子取向从而实现显示。
晶体管581是底栅膜晶体管且由与氧化物半导体层相接触的绝缘层583所覆盖。晶体管581的源或漏电极层通过第一电极层583、绝缘层584、以及绝缘层585中形成的开口与第一电极层587相接触，藉此晶体管581电连接至第一电极层587。在一对电极580和596之间，在第一电极层587和第二电极层588之间提供各自具有黑区590a、白区590b以及被液体填充的围绕这些区的腔594的球状粒子589。球状粒子589周围的空间被诸如树脂之类的填充物595填充(参见图14)。
此外，第一电极层587对应于像素电极，而第二电极层588对应于公共电极。第二电极层588电连接至提供在与晶体管581相同的衬底上的公共电位线。通过使用公共连接部分，第二电极层588可通过设置在一对衬底之间的导电粒子电连接至公共电势线。
进一步，代替使用扭转球的元件，也可使用电泳元件。使用了具有约10μm到200μm直径、且其中密封了透明液体、带正电的白色微粒以及带负电的黑色微粒的微胶囊。在设置在第一电极层与第二电极层之间的微胶囊中，当通过第一电极层和第二电极层施加电场时，白色微粒和黑色微粒移动至相反侧，从而可显示白色或黑色。电泳显示元件相比液晶显示元件具有更高的反射率。电泳显示元件比液晶显示元件具有更高反射率，因此不需要辅助光、功耗低、而且可在暗处识别显示部分。此外，即使在没有提供电源给显示部分时，可维持曾经显示过的图像。因此，即使具有显示功能的半导体器件(可简单称为显示设备或提供有显示设备的半导体器件)远离电波源，也能保存已显示的图像。
通过这个工艺，可制造高度可靠的电子纸。
可利用其它实施例中描述的结构以适当的组合实现此实施例。
[实施例6]
此说明书中公开的半导体器件可应用到多种电子电器(包括游戏机)。电子设备的示例是电视机(也称为电视或电视接收机)、计算机等的监视器、诸如数码相机或数字摄像机的摄影机、数码相框、移动电话手机(也称为移动电话或移动电话设备)、便携式游戏控制台、便携式信息终端、音频再现设备、诸如弹球盘机器的大尺寸游戏机等。
在这个实施例中，将参考图15A到15E而描述安装了可在实施例3到5中的任意中获得的显示设备的电子器具的示例。
图15A示出通过安装至少一个显示设备作为组件而制造的膝上型个人计算机，其包括主体3001、外壳3002、显示部分3003、键盘3004等。注意，该膝上型个人计算机包括在实施例3中所描述的液晶显示设备。
图15B是通过安装至少一个显示设备作为组件而制造的个人信息终端(PDA)，其包括在主体3021中的显示部分3023、外部接口3025、操作按钮3024等。包括指示笔3022作为用于操作的附件。注意，该个人信息终端包括在实施例4中所描述的发光显示设备。
图15C示出安装有在实施例5中所描述的电子纸作为组件的电子书阅读器。图15C示出电子书阅读器的示例。例如，电子书阅读器2700包括两个外壳，外壳2701和外壳2703。外壳2701和外壳2703与枢纽2711组合，从而该电子书阅读器2700可以该枢纽2711为轴打开和关闭。利用这样的结构，电子书阅读器2700可类似于纸书一样工作。
显示部分2705和显示部分2707分别被包括在外壳2701和外壳2703中。显示部分2705和显示部分2707可显示一幅图像或不同图像。在该结构中，在不同的显示部分上显示不同图像，例如，右边的显示部分(图15C中的显示部分2705)显示文本而左边的显示部分(图15C中的显示部分2707)显示图像。
图15C示出其中外壳2701被提供有操作部分等的示例。例如，外壳2701设置有电源开关2721、操作键2723、扬声器2725等。利用操作键2723可翻页。注意，还可在提供有显示部分的外壳的表面上设置键盘、定点设备等。此外，外部连接端子(耳机端子、USB端子、可连接到诸如AC适配器和USB电缆之类的各种电缆的端子等)、记录介质插入部分等可设置在外壳的背面或侧面上。而且，电子书阅读器2700可具有电子词典功能。
电子书阅读器2700可具有能无线发送和接收数据的配置。通过无线通信，可从电子书服务器购买和下载想要的图书数据等。
图15D是通过安装至少一个显示设备作为组件而制造的移动电话，其包括两个外壳，外壳2800和外壳2801。外壳2801包括显示面板2802、扬声器2803、话筒2804、指向设备2806、摄像机透镜2807、外部连接端子2808等。外壳2800被提供有用于对便携式信息终端进行充电的太阳能电池2810、外部存储槽2811等。进一步，在外壳2801中结合有天线。
显示面板2802被提供有触摸面板。被显示为图像的多个操作键2805在图15D中图示为虚线。注意，显示面板2802还被安装有用于将从太阳能电池2810输出的电压升至每一个电路所需要的电压的升压电路。
在显示面板2802中，根据使用方式可适当地改变显示方向。进一步，显示设备被提供有摄像头透镜2807，位于与显示面板2802相同的表面上，从而因此移动电话可被用作视频电话。扬声器2803和话筒2804可用于视频电话呼叫、录音和播放声音等、以及语音呼叫。另外，处于其被发展为如图15D所示的状态中的外壳2800和2801可通过滑动而变化，从而一个重叠在另一个上；因此，移动电话的尺寸可减小，这使得移动电话适于携带。
外部连接端子2808可连接至AC适配器和诸如USB电缆之类的各种电缆，并可能用个人计算机等进行充电与数据通信。另外，可通过将记录介质插入外部存储器槽2811来存储和移动大量数据。
此外，除了上述功能外，可提供红外通信功能、电视接收功能等。
图15E是通过安装至少一个显示设备作为组件而制造的数码相机，其包括主体3051、显示部分(A)3057、目镜3053、操作开关3054、显示部分(B)3055、电池3056等。
此实施例可与实施例1到5中的任一个自由组合。
[示例1]
在这个示例中，进行其中使用组分不同的靶形成的氧化物组分被层叠的实验且观察了其截面。
样本如下被获得。通过PCVD法在玻璃衬底上形成具有30nm厚度的氧氮化硅膜(基底膜)，且形成In-Ga-Zn-O膜至5nm厚度。然后，执行第一热处理，形成In-Ga-Zn-O膜至30nm厚度，然后执行第二热处理。
在样本1的情况下，具有5nm厚度的In-Ga-Zn-O膜的沉积条件如下。使用以1:1:2[摩尔比]含有In2O3、Ga2O3、以及ZnO的金属氧化物靶，压力为0.6Pa，直流(DC)功率是5kW，气氛是氧和氩的混合气氛(氧流速是50sccm且氩流速是50sccm)，衬底温度是200℃，且沉积速率是13.4nm/min。此外，在氮气氛中，在650℃进行第一热处理达6分钟。此外，在第一热处理之后，具有30nm厚度的In-Ga-Zn-O膜的沉积条件如下。使用以1:1:1[摩尔比]含有In2O3、Ga2O3、以及ZnO的金属氧化物靶，压力为0.6Pa，直流(DC)功率是0.5kW，气氛是氧气氛(氧流速是20sccm)，衬底温度是室温，且沉积速率是13.4nm/min。在氮气氛中，在650℃进行第二热处理达6分钟。
当观察以此方式获得的样本1的截面时，发现从距离基底膜表面3.5nm的部分到距离基底膜表面5.2nm的部分的区域被结晶化。附加地，从距离下In-Ga-Zn-O膜上表面1.2nm到1.5nm的部分被结晶化。从基底膜表面到距离表面6nm到34nm的区域仍是非晶。
可发现，In-Ga-Zn-O膜和基底膜之间的界面附近未被结晶化且仍是非晶。
当观察没有经受第二热处理的作为比较示例的样本2的截面时，确认距离下In-Ga-Zn-O膜的上表面0.5nm到1.5nm的区域被结晶化。在样本2的情况下，具有5nm厚度的In-Ga-Zn-O膜的沉积条件与样本1的条件一样。具有30nm厚度的In-Ga-Zn-O膜的沉积条件如下。使用以1:1:2[摩尔比]含有In2O3、Ga2O3、以及ZnO的金属氧化物靶，压力为0.6Pa，直流(DC)功率是5kW，气氛是氧和氩的混合气氛(氧流速是50sccm且氩流速是50sccm)，衬底温度是200℃，且沉积速率是13.4nm/min。
此外，当观察在与样本2一样的沉积条件下形成且在650℃下经受第二热处理达6分钟的样本3的截面时，发现对齐的结晶化从基底膜附近进行至上In-Ga-Zn-O膜的上表面。结晶化部分的厚度是28nm到30nm。注意在样本3中，也确认了In-Ga-Zn-O膜和基底膜之间的界面附近未被结晶化且仍是非晶。
如下形成样本4。通过PCVD法在玻璃衬底上形成具有30nm厚度的氧氮化硅膜(基底膜)，且形成In-Ga-Zn-O膜至3nm厚度，然后执行第一热处理。此后，In-Ga-Zn-O膜被形成至30nm厚度且执行第二热处理。在如下条件下沉积具有3nm和30nm厚度的In-Ga-Zn-O膜：使用以1:1:2[摩尔比]含有In2O3、Ga2O3、以及ZnO的金属氧化物靶，压力为0.6Pa，直流(DC)功率是5kW，气氛是氧和氩的混合气氛(氧流速是50sccm且氩流速是50sccm)，衬底温度是200℃，且沉积速率是13.4nm/min。
在样本4的情况下，在氮气氛中在670℃中执行第一热处理和第二热处理达6分钟。
当观察以此方式获得的样本4的截面时，发现In-Ga-Zn-O膜和基底膜之间的界面之间的界面被结晶化，且进一步，在上部In-Ga-Zn-O膜中，沿着基底膜侧对齐而部分地执行结晶化。此外，还从下In-Ga-Zn-O膜的表面执行结晶化，且可发现对齐。
以此方式，结晶化区域取决于氧化物半导体膜的组分、厚度和沉积条件，以及在氧化物半导体膜的沉积之后执行的加热条件；因此，优选的是操作者适当地调节器件的制造条件。
本申请基于2009年11月28日向日本专利局提交的日本专利申请2009-270856，该申请的全部内容通过引用结合于此。

Claims (16)

1.一种半导体器件，包括：
栅电极层；
栅极绝缘层；
第一氧化物半导体层；
所述第一氧化物半导体层上的第二氧化物半导体层；以及
与所述第二氧化物半导体层接触的源电极层和漏电极层，
其中，所述第一氧化物半导体层和所述栅电极层隔着其间的所述栅极绝缘层彼此重叠，
其中，所述第一氧化物半导体层包括具有c-轴对齐的第一结晶区域，以及
其中，所述第二氧化物半导体层包括具有c-轴对齐的第二结晶区域。
2.一种半导体器件，包括：
栅电极层；
所述栅电极层上的栅极绝缘层；
所述栅极绝缘层上的第一氧化物半导体层；
所述第一氧化物半导体层上的第二氧化物半导体层；以及
所述第二氧化物半导体层上并与之接触的源电极层和漏电极层，
其中，所述第一氧化物半导体层包括具有c-轴对齐的第一结晶区域，
其中，所述第二氧化物半导体层包括具有c-轴对齐的第二结晶区域，以及
其中，所述第一氧化物半导体层和所述第二氧化物半导体层中的每一个包含铟、锌、以及除铟和锌之外的金属。
3.一种半导体器件，包括：
栅电极层；
所述栅电极层上的栅极绝缘层；
所述栅极绝缘层上的第一氧化物半导体层；
所述第一氧化物半导体层上的第二氧化物半导体层；以及
所述第二氧化物半导体层上并与之接触的源电极层和漏电极层，
其中，所述第一氧化物半导体层包括其c-轴垂直于所述第一氧化物半导体层的表面被对齐的第一结晶区域，
其中，所述第二氧化物半导体层包括其c-轴垂直于所述第二氧化物半导体层的表面被对齐的第二结晶区域，以及
其中，所述第一氧化物半导体层和所述第二氧化物半导体层中的每一个包含铟、锌、以及除铟和锌之外的金属。
4.如权利要求2或3所述的半导体器件，其特征在于，
所述源电极层和所述漏电极层中的每一个与所述栅电极层重叠。
5.如权利要求2或3所述的半导体器件，其特征在于，所述金属为镓。
6.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，
所述第二氧化物半导体层具有比所述第一氧化物半导体层更大的厚度。
7.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，
所述第一结晶区域的底部界面与所述栅极绝缘层的表面在空间上分开。
8.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，
所述第二氧化物半导体层的c-轴对齐与所述第一结晶区域的c-轴对齐是相同的。
9.如权利要求1、2和3中任一项所述的半导体器件，其特征在于还包括，
所述源电极层、所述漏电极层和所述第二氧化物半导体层上的绝缘层，
其中，所述绝缘层与所述第二氧化物半导体层的表面的一部分接触。
10.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，在与所述栅电极层重叠的区域中，所述第二氧化物半导体层的表面的高度变化等于或小于1nm。
11.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，所述第一氧化物半导体层和所述第二氧化物半导体层中的至少一个具有低于1.0×1012cm-3的载流子密度。
12.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，所述第一氧化物半导体层和所述第二氧化物半导体层中的至少一个具有低于1×1018cm-3的氢浓度。
13.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，所述第一氧化物半导体层和所述第二氧化物半导体层包括不同的材料。
14.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，所述第一氧化物半导体层的所述第一结晶区域具有与所述第二氧化物半导体层中所包含的晶体相同的电子亲和力。
15.如权利要求1、2和3中任一项所述的半导体器件，其特征在于，所述第一氧化物半导体层和所述第二氧化物半导体层包括相同的材料。
16.如权利要求9所述的半导体器件，其特征在于，所述第一氧化物半导体层和所述第二氧化物半导体层包括不同的材料。
CN201510355697.9A 2009-11-28 2010-11-02 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法 Active CN105206514B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009270856 2009-11-28
JP2009-270856 2009-11-28
CN201080052958.5A CN102668028B (zh) 2009-11-28 2010-11-02 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201080052958.5A Division CN102668028B (zh) 2009-11-28 2010-11-02 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法

Publications (2)

Publication Number Publication Date
CN105206514A CN105206514A (zh) 2015-12-30
CN105206514B true CN105206514B (zh) 2018-04-10

Family

ID=44066319

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201080052958.5A Active CN102668028B (zh) 2009-11-28 2010-11-02 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
CN201510355696.4A Active CN105140101B (zh) 2009-11-28 2010-11-02 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
CN201510355697.9A Active CN105206514B (zh) 2009-11-28 2010-11-02 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201080052958.5A Active CN102668028B (zh) 2009-11-28 2010-11-02 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
CN201510355696.4A Active CN105140101B (zh) 2009-11-28 2010-11-02 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法

Country Status (7)

Country Link
US (4) US8748215B2 (zh)
EP (1) EP2504855A4 (zh)
JP (10) JP5797895B2 (zh)
KR (3) KR101825345B1 (zh)
CN (3) CN102668028B (zh)
TW (2) TWI576925B (zh)
WO (1) WO2011065216A1 (zh)

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101671210B1 (ko) 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101396096B1 (ko) 2009-10-09 2014-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2489075A4 (en) * 2009-10-16 2014-06-11 Semiconductor Energy Lab LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE
CN102687400B (zh) 2009-10-30 2016-08-24 株式会社半导体能源研究所 逻辑电路和半导体装置
KR101876473B1 (ko) 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101517944B1 (ko) 2009-11-27 2015-05-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
WO2011065244A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101396015B1 (ko) 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
CN102668028B (zh) * 2009-11-28 2015-09-02 株式会社半导体能源研究所 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
CN103746001B (zh) 2009-12-04 2017-05-03 株式会社半导体能源研究所 显示装置
WO2011070900A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101883802B1 (ko) 2009-12-28 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011108346A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor film and manufacturing method of transistor
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI562285B (en) * 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR20240025046A (ko) 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP5897910B2 (ja) 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
KR20180064565A (ko) * 2011-06-08 2018-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2021101485A (ja) * 2011-06-17 2021-07-08 株式会社半導体エネルギー研究所 液晶表示装置
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102378948B1 (ko) 2011-07-22 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
KR102084274B1 (ko) 2011-12-15 2020-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102412138B1 (ko) * 2012-01-25 2022-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5939812B2 (ja) * 2012-01-26 2016-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI604609B (zh) * 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
JP2013232885A (ja) * 2012-04-06 2013-11-14 Semiconductor Energy Lab Co Ltd 半導体リレー
US9711110B2 (en) * 2012-04-06 2017-07-18 Semiconductor Energy Laboratory Co., Ltd. Display device comprising grayscale conversion portion and display portion
US9793444B2 (en) 2012-04-06 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5995504B2 (ja) * 2012-04-26 2016-09-21 富士フイルム株式会社 電界効果型トランジスタ及びその製造方法、表示装置、イメージセンサ並びにｘ線センサ
TWI611215B (zh) 2012-05-09 2018-01-11 半導體能源研究所股份有限公司 顯示裝置及電子裝置
TWI588540B (zh) 2012-05-09 2017-06-21 半導體能源研究所股份有限公司 顯示裝置和電子裝置
CN104272463B (zh) * 2012-05-09 2017-08-15 株式会社神户制钢所 薄膜晶体管和显示装置
KR102173074B1 (ko) * 2012-05-10 2020-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
SG11201505097QA (en) * 2012-06-29 2015-08-28 Semiconductor Energy Lab Method for using sputtering target and method for manufacturing oxide film
KR20140009023A (ko) * 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6006558B2 (ja) 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
US9885108B2 (en) 2012-08-07 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Method for forming sputtering target
KR102099261B1 (ko) * 2012-08-10 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
SG11201504939RA (en) 2012-09-03 2015-07-30 Semiconductor Energy Lab Microcontroller
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
WO2014061761A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Microcontroller and method for manufacturing the same
US9246011B2 (en) * 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
CN110137181A (zh) * 2012-12-28 2019-08-16 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR102370239B1 (ko) 2012-12-28 2022-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2014203059A (ja) * 2013-04-10 2014-10-27 セイコーエプソン株式会社 容量素子、容量素子の製造方法、半導体装置、電気光学装置、及び電子機器
JP6120340B2 (ja) * 2013-04-24 2017-04-26 国立研究開発法人産業技術総合研究所 異種材料接合を有する半導体デバイス
US9882058B2 (en) * 2013-05-03 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR20160009626A (ko) 2013-05-21 2016-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 그 형성 방법
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6386323B2 (ja) 2013-10-04 2018-09-05 株式会社半導体エネルギー研究所 半導体装置
JPWO2015059850A1 (ja) 2013-10-24 2017-03-09 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
US9246013B2 (en) 2013-12-18 2016-01-26 Intermolecular, Inc. IGZO devices with composite channel layers and methods for forming the same
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
US9722049B2 (en) * 2013-12-23 2017-08-01 Intermolecular, Inc. Methods for forming crystalline IGZO with a seed layer
TWI658597B (zh) 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102317297B1 (ko) 2014-02-19 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물, 반도체 장치, 모듈, 및 전자 장치
US9337030B2 (en) 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
US10414980B2 (en) * 2014-07-29 2019-09-17 Dic Corporation Liquid-crystal display
TWI652362B (zh) 2014-10-28 2019-03-01 日商半導體能源研究所股份有限公司 氧化物及其製造方法
JP6647841B2 (ja) 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
KR102402599B1 (ko) * 2015-12-16 2022-05-26 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
US10388738B2 (en) * 2016-04-01 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same
CN114864381A (zh) * 2016-05-20 2022-08-05 株式会社半导体能源研究所 半导体装置或包括该半导体装置的显示装置
KR20180002123A (ko) 2016-06-28 2018-01-08 삼성디스플레이 주식회사 표시장치
CN106087040B (zh) * 2016-07-14 2018-07-27 京东方科技集团股份有限公司 半导体多晶化系统和对单晶半导体基板进行多晶化的方法
KR20180011713A (ko) * 2016-07-25 2018-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치의 제작 방법
TW202224189A (zh) * 2016-10-21 2022-06-16 日商半導體能源研究所股份有限公司 複合氧化物及電晶體
CN110226219B (zh) 2017-02-07 2023-12-08 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
CN106952576B (zh) * 2017-03-30 2020-06-23 京东方科技集团股份有限公司 阵列基板、显示面板及其测试方法和显示装置
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
CN107919365B (zh) 2017-11-21 2019-10-11 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
JP7237859B2 (ja) * 2018-01-19 2023-03-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2019166925A1 (ja) 2018-03-01 2019-09-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN112292473A (zh) * 2018-06-01 2021-01-29 株式会社岛津制作所 导电膜形成方法、以及配线基板的制造方法
CN109037343B (zh) * 2018-06-08 2021-09-24 武汉华星光电半导体显示技术有限公司 一种双层沟道薄膜晶体管及其制备方法、显示面板
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
CN110034178B (zh) * 2019-04-19 2022-12-06 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
US11127834B2 (en) * 2019-10-11 2021-09-21 Globalfoundries U.S. Inc Gate structures
CN110896024B (zh) * 2019-10-14 2023-08-04 西安电子科技大学 碳化硅外延氧化镓薄膜方法及碳化硅外延氧化镓薄膜结构
CN110993505B (zh) * 2019-10-14 2023-08-04 西安电子科技大学 基于碳化硅衬底的半导体结构制备方法及半导体结构
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
JP7284845B2 (ja) * 2020-11-30 2023-05-31 株式会社日本トリム 電解水生成装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101162737A (zh) * 2006-10-12 2008-04-16 施乐公司 薄膜晶体管
TW200915579A (en) * 2007-09-10 2009-04-01 Idemitsu Kosan Co Thin film transistor

Family Cites Families (183)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63296378A (ja) 1987-05-28 1988-12-02 Toppan Printing Co Ltd 縦型薄膜トランジスタ
JPH04300292A (ja) 1991-03-26 1992-10-23 Sumitomo Electric Ind Ltd 複合酸化物超電導薄膜の成膜方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
CA2170839A1 (en) * 1995-03-01 1996-09-02 Janet Macinnes Bacterial preparations, method for producing same, and their use as vaccines
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5888295A (en) 1996-08-20 1999-03-30 Micron Technology, Inc. Method of forming a silicon film
JP2000031488A (ja) * 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100532080B1 (ko) 2001-05-07 2005-11-30 엘지.필립스 엘시디 주식회사 비정질 인듐 틴 옥사이드 식각용액 및 이를 이용한 액정표시소자의 제조방법
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003110110A (ja) 2001-09-28 2003-04-11 Ricoh Co Ltd 半導体装置及びその製造方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4298194B2 (ja) 2001-11-05 2009-07-15 独立行政法人科学技術振興機構 自然超格子ホモロガス単結晶薄膜の製造方法。
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3859148B2 (ja) * 2002-10-31 2006-12-20 信越半導体株式会社 Ｚｎ系半導体発光素子の製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1724790A4 (en) 2004-03-09 2008-10-01 Idemitsu Kosan Co THIN FILM TRANSISTOR AND THIN FILM TRANSISTOR SUBSTRATE AND METHODS OF MANUFACTURING SAME, AND LIQUID CRYSTAL DISPLAY UNIT USING THE SAME, AND RELATED DEVICE AND METHOD, AND SPRAY TARGET AND TRANSPARENT CONDUCTIVE FILM FORMED THEREFOR BY USE OF
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP4667096B2 (ja) 2005-03-25 2011-04-06 株式会社半導体エネルギー研究所 有機半導体装置及びその作製方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006313776A (ja) 2005-05-06 2006-11-16 Seiko Epson Corp 薄膜半導体装置、電子機器、および薄膜半導体装置の製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
JP5171258B2 (ja) 2005-12-02 2013-03-27 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
EP2025004A1 (en) 2006-06-02 2009-02-18 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
US20070287221A1 (en) 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5216276B2 (ja) * 2006-08-30 2013-06-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP2008076823A (ja) * 2006-09-22 2008-04-03 Toppan Printing Co Ltd 表示装置
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5099739B2 (ja) 2006-10-12 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
FR2918791B1 (fr) * 2007-07-13 2009-12-04 Saint Gobain Substrat pour la croissance epitaxiale de nitrure de gallium
JP5143514B2 (ja) 2007-09-21 2013-02-13 株式会社ジャパンディスプレイウェスト 表示装置及び表示装置の製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
KR101513601B1 (ko) 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR101497425B1 (ko) 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR20160113329A (ko) * 2008-10-03 2016-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101633142B1 (ko) * 2008-10-24 2016-06-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI606520B (zh) 2008-10-31 2017-11-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
EP2184783B1 (en) * 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
TWI535037B (zh) * 2008-11-07 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI501319B (zh) 2008-12-26 2015-09-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5185838B2 (ja) 2009-01-05 2013-04-17 カシオ計算機株式会社 薄膜トランジスタの製造方法
KR101034686B1 (ko) 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP5302090B2 (ja) * 2009-05-08 2013-10-02 タイコエレクトロニクスジャパン合同会社 二重係止コネクタ
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR101851403B1 (ko) * 2009-07-18 2018-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP2011071476A (ja) 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
KR101791812B1 (ko) * 2009-09-04 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN105428424A (zh) 2009-09-16 2016-03-23 株式会社半导体能源研究所 晶体管及显示设备
TWI512997B (zh) 2009-09-24 2015-12-11 Semiconductor Energy Lab 半導體裝置，電源電路，和半導體裝置的製造方法
JPWO2011039853A1 (ja) 2009-09-30 2013-02-21 キヤノン株式会社 薄膜トランジスタ
WO2011052411A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
KR20230107711A (ko) 2009-11-13 2023-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
CN102668028B (zh) * 2009-11-28 2015-09-02 株式会社半导体能源研究所 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
WO2011065244A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101396015B1 (ko) * 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220136513A (ko) * 2009-12-04 2022-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102153034B1 (ko) 2009-12-04 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US8629438B2 (en) * 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI562285B (en) 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
US8685787B2 (en) * 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20120064665A1 (en) * 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102171650B1 (ko) * 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102099261B1 (ko) * 2012-08-10 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101162737A (zh) * 2006-10-12 2008-04-16 施乐公司 薄膜晶体管
TW200915579A (en) * 2007-09-10 2009-04-01 Idemitsu Kosan Co Thin film transistor

Also Published As

Publication number Publication date
US9520287B2 (en) 2016-12-13
JP6559856B2 (ja) 2019-08-14
CN105206514A (zh) 2015-12-30
JP6391757B2 (ja) 2018-09-19
JP5797895B2 (ja) 2015-10-21
JP5116892B2 (ja) 2013-01-09
US10079310B2 (en) 2018-09-18
JP2017139475A (ja) 2017-08-10
CN102668028A (zh) 2012-09-12
KR101825345B1 (ko) 2018-02-05
JP6145238B1 (ja) 2017-06-07
KR102068463B1 (ko) 2020-01-22
KR20190011837A (ko) 2019-02-07
KR20120109526A (ko) 2012-10-08
JP2023181325A (ja) 2023-12-21
CN102668028B (zh) 2015-09-02
US8748215B2 (en) 2014-06-10
JP2018207120A (ja) 2018-12-27
EP2504855A1 (en) 2012-10-03
US20110127521A1 (en) 2011-06-02
JP2011135066A (ja) 2011-07-07
KR101945306B1 (ko) 2019-02-07
JP6114788B2 (ja) 2017-04-12
JP2020198455A (ja) 2020-12-10
JP2012253363A (ja) 2012-12-20
JP2019195098A (ja) 2019-11-07
JP2017168860A (ja) 2017-09-21
JP2022109270A (ja) 2022-07-27
JP6764009B2 (ja) 2020-09-30
KR20180012341A (ko) 2018-02-05
JP2016015498A (ja) 2016-01-28
WO2011065216A1 (en) 2011-06-03
TWI523111B (zh) 2016-02-21
EP2504855A4 (en) 2016-07-20
TWI576925B (zh) 2017-04-01
TW201611128A (zh) 2016-03-16
US20180323305A1 (en) 2018-11-08
TW201137984A (en) 2011-11-01
CN105140101A (zh) 2015-12-09
JP7064542B2 (ja) 2022-05-10
US20140349443A1 (en) 2014-11-27
US20170033231A1 (en) 2017-02-02
CN105140101B (zh) 2018-11-16
US10347771B2 (en) 2019-07-09

Similar Documents

Publication Publication Date Title
CN105206514B (zh) 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
US11380800B2 (en) Semiconductor device
US8765522B2 (en) Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
JP5778919B2 (ja) 表示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant