CN109037343B - 一种双层沟道薄膜晶体管及其制备方法、显示面板 - Google Patents

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Abstract

本发明提供一种双层沟道薄膜晶体管及其制备方法、显示面板，该方法包括：在缓冲层上形成第一有源层，在缓冲层上形成第一绝缘层，且第一绝缘层覆盖第一有源层；在第一绝缘层上形成栅极，并在第一有源层的两侧形成重掺杂区，栅极在第一有源层上的投影位于第一有源层两侧的重掺杂区之间；在第一绝缘层上形成第二绝缘层，第二绝缘层覆盖栅极；在第一绝缘层和第二绝缘层上刻蚀出过孔；在第二绝缘层上形成第二有源层，且第二有源层通过第一绝缘层和第二绝缘层上的过孔与第一有源层接触；在第一有源层的重掺杂区上方的第二有源层上形成重掺杂区；在第二有源层上的重掺杂区上制备源极和漏极。本发明可以提高薄膜晶体管的导通效率和迁移率，降低导通电阻。

Description

一种双层沟道薄膜晶体管及其制备方法、显示面板
技术领域
本发明涉及薄膜晶体管技术领域，尤其涉及一种双层沟道薄膜晶体管及其制备方法、显示面板。
背景技术
AMOLED(Active-matrix organic light emitting diode，有源矩阵有机发光二极管)为电流控制发光，电流强弱直接影响光的强弱。AMOLED对薄膜晶体管电性要求更加精密。已知的薄膜晶体管结构如图1所示，图1中：1’为聚酰亚胺层，2’为第一缓冲层，3’为第二缓冲层，4’为第一绝缘层，5’为第二绝缘层，6’为有源层，7’为栅极，8’为源极，9’为漏极，10’为平坦层，11’为像素定义层，12’为阳极，13’为间隙子。有源层(即多晶硅层)与源漏极(源漏极均由两层钛金属以及两层钛金属之间的铝金属构成)之间的接触方式，为金属与半导体接触，由于有源层和源漏极等金属接触界面之间存在强烈的费米能级钉扎效应，使得金属与半导体的有源层之间接触势垒很高，导致接触电阻很大，进而会降低薄膜晶体管的迁移率，从而降低AMOLED的控制电流强度，影响AMOLED的发光强度。
发明内容
为解决上述技术问题，本发明提供一种双层沟道薄膜晶体管及其制备方法、显示面板，可以提高薄膜晶体管的导通效率和迁移率，降低导通电阻。
本发明提供的一种双层沟道薄膜晶体管的制备方法，包括下述步骤：
在缓冲层上形成第一有源层，
在所述缓冲层上形成第一绝缘层，且所述第一绝缘层覆盖所述第一有源层；
在所述第一绝缘层上形成栅极，并在所述第一有源层的两侧形成重掺杂区，所述栅极在所述第一有源层上的投影位于所述第一有源层两侧的重掺杂区之间；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层覆盖所述栅极；
在所述第一绝缘层和所述第二绝缘层上刻蚀出过孔，以露出所述第一有源层两侧的重掺杂区；
在所述第二绝缘层上形成第二有源层，且所述第二有源层通过所述第一绝缘层和所述第二绝缘层上的过孔与所述第一有源层接触；
在所述第一有源层的重掺杂区上方的第二有源层上形成重掺杂区；
在所述第二有源层上的重掺杂区上制备源极和漏极。
优选地，还包括下述步骤：
在玻璃基板上形成柔性衬底层；
在所述柔性衬底层上形成所述缓冲层。
优选地，还包括下述步骤：
在所述第二绝缘层上形成平坦层，且所述平坦层覆盖所述源极和所述漏极；
在所述平坦层上刻蚀出过孔，且所述平坦层上的过孔位于所述漏极的上方；
在所述平坦层上制备阳极，且所述阳极通过所述平坦层上的过孔与所述漏极电性连接；
在所述平坦层上形成像素定义层，且所述像素定义层覆盖所述阳极；
在所述像素定义层上刻蚀出过孔，且所述像素定义层上的过孔位于所述阳极的上方。
优选地，所述第一有源层为第一多晶硅层或者第一非晶硅层，当所述第一有源层为第一多晶硅层时，在缓冲层上形成第一有源层具体为：
在所述缓冲层上形成第一非晶硅层，对所述第一非晶硅层进行激光退火处理，得到所述第一多晶硅层；
所述第二有源层为第二多晶硅层或者第二非晶硅层，当所述第二有源层为第二多晶硅层时，在所述第二绝缘层上形成第二有源层具体为：
在所述第二绝缘层上形成第二非晶硅层，对所述第二非晶硅层进行激光退火处理，得到第二多晶硅层。
优选地，通过离子注入的方式在所述第一有源层上和所述第二有源层上形成重掺杂区。
优选地，还包括下述步骤：
通过离子注入的方式对所述第一有源层和所述第二有源层进行沟道掺杂，或者通过化学气相沉积的方式制备所述第一有源层和所述第二有源层的同时，进行沟道掺杂。
本发明还提供一种双层沟道薄膜晶体管，包括：缓冲层、第一有源层、第一绝缘层、栅极、第二绝缘层、第二有源层、源极、漏极；
所述第一有源层和所述第一绝缘层均位于所述缓冲层的上方，且所述第一绝缘层覆盖所述第一有源层；
所述第二绝缘层位于所述第一绝缘层上方，且所述栅极位于所述第一绝缘层和所述第二绝缘层之间；
所述第一有源层的两侧形成有重掺杂区，所述栅极在所述第一有源层上的投影位于所述第一有源层两侧的重掺杂区之间；
所述第一绝缘层和所述第二绝缘层在位于所述第一有源层的重掺杂区上方处形成有过孔，所述第二有源层位于所述第二绝缘层上方，且所述第二有源层通过所述第一绝缘层和所述第二绝缘层上的过孔与所述第一有源层接触；所述第二有源层在位于所述第一有源层的重掺杂区上方处还形成有重掺杂区；
所述源极和所述漏极均分别位于所述第二有源层的重掺杂区上方。
优选地，还包括玻璃基板和位于所述玻璃基板上的柔性衬底层；
所述缓冲层位于所述柔性衬底层的上方。
优选地，还包括位于所述第二绝缘层上方的平坦层，所述平坦层上形成有过孔，且所述平坦层上的过孔位于所述漏极的上方；在所述平坦层上还设置有阳极，且所述阳极通过所述平坦层上的过孔与所述漏极电性连接；
双层沟道薄膜晶体管还包括位于所述平坦层上方的像素定义层，所述像素定义层上形成有过孔，且所述像素定义层上的过孔位于所述阳极的上方。
本发明还提供一种显示面板，包含有上述的双层沟道薄膜晶体管的制备方法所制备的双层沟道薄膜晶体管。
实施本发明，具有如下有益效果：本发明中的薄膜晶体管中包含有两层沟道，即第一有源层和第二有源层，在给栅极施加一定的电压Vth(即阈值电压)时，第一有源层和第二有源层均导通，大大增加了导通效率，降低了导通电阻。并且，因为第二有源层会通过第一绝缘层和第二绝缘层上的过孔与第一有源层接触，第一绝缘层和第二绝缘层上的过孔侧壁上也会有第二有源层，这样会使得源极和漏极与第二有源层的接触面积，相对于背景技术中薄膜晶体管的源极和漏极与有源层的接触面积而言，会有所增加，因此也会降低源极和漏极与第二有源层的接触电阻，提高薄膜晶体管的迁移率，进而可以提高AMOLED的发光强度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是背景技术中薄膜晶体管的结构示意图。
图2是双层沟道薄膜晶体管的制备方法流程图。
图3是本发明提供的缓冲层上形成有第一有源层、第一绝缘层、第二绝缘层以及栅极的结构示意图。
图4是本发明提供的在图3中的第一绝缘层和第二绝缘层上刻蚀出过孔的示意图。
图5是本发明提供的在第二绝缘层上制备第二有源层，以及源极和漏极的结构示意图。
图6是本发明提供的在第二绝缘层上制备平坦层的结构示意图。
图7是本发明提供的在平坦层上制备阳极的结构示意图。
图8是本发明提供的双层沟道的薄膜晶体管的结构示意图。
图9是本发明提供的显示面板的示意图。
具体实施方式
本发明提供一种双层沟道薄膜晶体管的制备方法，如图2所示，该制备方法包括下述步骤：
如图3所示，在缓冲层3上形成第一有源层4，
在缓冲层3上形成第一绝缘层5，且第一绝缘层5覆盖第一有源层4；
在第一绝缘层5上形成栅极7，并在第一有源层4的两侧形成重掺杂区41，栅极7在第一有源层4上的投影位于第一有源层4两侧的重掺杂区41之间，也即是对应第一有源层的区域42；这里，可以以栅极7作为遮挡层，通过离子注入的方式在第一有源层4的两侧形成重掺杂区；
在第一绝缘层5上形成第二绝缘层6，第二绝缘层6覆盖栅极7；
如图4所示，在第一绝缘层5和第二绝缘层6上刻蚀出过孔61，以露出第一有源层4两侧的重掺杂区41，这里可以是部分或者全部露出重掺杂区41；
如图5所示，在第二绝缘层6上形成第二有源层8，且第二有源层8通过第一绝缘层5和第二绝缘层6上的过孔61与第一有源层4的重掺杂区41接触；
在第一有源层4的重掺杂区41上方的第二有源层8上形成重掺杂区81，两个重掺杂区81通过第二有源层8的区域82隔开；例如，可以先在第二有源层8上涂布光阻，再对光阻进行曝光显影后，通过显影后的光阻遮挡住第二有源层8上不需要形成重掺杂区的地方，或者，通过其他遮挡板遮挡住第二有源层8不需要进行重掺杂的地方，通过离子注入的方式在第二有源层8上形成重掺杂区81；
在第二有源层8上的重掺杂区81上制备源极10和漏极9。漏极9和源极10均为金属。
双层沟道薄膜晶体管的制备方法还包括下述步骤：
在玻璃基板1上形成柔性衬底层2；
在柔性衬底层2上形成缓冲层3；
如图6所示，在第二绝缘层6上形成平坦层11，且平坦层11覆盖源极10和漏极9；
在平坦层11上刻蚀出过孔111，且平坦层11上的过孔位于漏极9的上方；
如图7所示，在平坦层11上制备阳极12，且阳极12通过平坦层11上的过孔111与漏极9电性连接；
如图8所示，在平坦层11上形成像素定义层13，且像素定义层13覆盖阳极12；
在像素定义层13上刻蚀出过孔131，且像素定义层13上的过孔位于阳极12的上方。在像素定义层13的上方还制备有间隙子14。
第一有源层4为第一多晶硅层或者第一非晶硅层，当第一有源层4为第一多晶硅层时，在缓冲层3上形成第一有源层4具体为：
在缓冲层3上形成第一非晶硅层，对第一非晶硅层进行激光退火处理，得到第一多晶硅层；
第二有源层8为第二多晶硅层或者第二非晶硅层，当第二有源层8为第二多晶硅层时，在第二绝缘层6上形成第二有源层8具体为：
在第二绝缘层6上形成第二非晶硅层，对第二非晶硅层进行激光退火处理，得到第二多晶硅层。
双层沟道薄膜晶体管的制备方法还包括下述步骤：
在对应第一有源层4和第二有源层8进行重掺杂之前，通过离子注入的方式对第一有源层4和第二有源层8进行沟道掺杂，或者通过化学气相沉积的方式制备第一有源层4和第二有源层8的同时，进行沟道掺杂。这里，用于沟道掺杂的离子可以是磷离子或者硼离子。采用磷离子进行沟道掺杂的薄膜晶体管为P型薄膜晶体管，采用硼离子进行沟道掺杂的薄膜晶体管为N型薄膜晶体管。
在对第一有源层4和第二有源层8进行沟道掺杂后，可以进一步降低导通电阻，提高薄膜晶体管的迁移率。
本发明还提供一种双层沟道薄膜晶体管，如图8所示，双层沟道薄膜晶体管100包括：缓冲层3、第一有源层4、第一绝缘层5、栅极7、第二绝缘层6、第二有源层8、源极10、漏极9；
第一有源层4和第一绝缘层5均位于缓冲层3的上方，且第一绝缘层5覆盖第一有源层4；
第二绝缘层6位于第一绝缘层5上方，且栅极7位于第一绝缘层5和第二绝缘层6之间；
第一有源层4的两侧形成有重掺杂区，栅极7在第一有源层4上的投影位于第一有源层4两侧的重掺杂区41之间；
第一绝缘层5和第二绝缘层6在位于第一有源层4的重掺杂区41上方处形成有过孔，第二有源层8位于第二绝缘层6上方，且第二有源层8通过第一绝缘层5和第二绝缘层6上的过孔与第一有源层4接触；第二有源层8在位于第一有源层4的重掺杂区41上方处还形成有重掺杂区；
源极10和漏极9均分别位于第二有源层8的重掺杂区上方。
双层沟道薄膜晶体管还包括玻璃基板1和位于玻璃基板1上的柔性衬底层2；缓冲层3位于柔性衬底层2的上方。
双层沟道薄膜晶体管还包括位于第二绝缘层6上方的平坦层11，平坦层11上形成有过孔，且平坦层11上的过孔位于漏极9的上方；在平坦层11上还设置有阳极12，且阳极12通过平坦层11上的过孔与漏极9电性连接。
双层沟道薄膜晶体管还包括位于平坦层11上方的像素定义层13，像素定义层13上形成有过孔，且像素定义层13上的过孔位于阳极12的上方。
本发明提供的一种显示面板，如图9所示，显示面板200包含有多个上述的双层沟道薄膜晶体管100。
综上所述，本发明中的薄膜晶体管中包含有两层沟道，即第一有源层4和第二有源层8，在给栅极7施加一定的电压Vth(即阈值电压)时，第一有源层4和第二有源层8均导通，大大增加了导通效率，降低了导通电阻。并且，因为第二有源层8会通过第一绝缘层5和第二绝缘层6上的过孔与第一有源层4接触，第一绝缘层5和第二绝缘层6上的过孔侧壁上也会有第二有源层8，这样会使得源极10和漏极9与第二有源层8的接触面积，相对于背景技术中薄膜晶体管的源极10和漏极9与有源层的接触面积而言，会有所增加，因此也会降低源极10和漏极9与第二有源层8的接触电阻，提高薄膜晶体管的迁移率，进而可以提高AMOLED的发光强度。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种双层沟道薄膜晶体管的制备方法，其特征在于，包括下述步骤：
在缓冲层上形成第一有源层，
在所述缓冲层上形成第一绝缘层，且所述第一绝缘层覆盖所述第一有源层；
在所述第一绝缘层上形成栅极，并在所述第一有源层的两侧形成重掺杂区，所述栅极在所述第一有源层上的投影位于所述第一有源层两侧的重掺杂区之间；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层覆盖所述栅极；
在所述第一绝缘层和所述第二绝缘层上刻蚀出过孔，以露出所述第一有源层两侧的重掺杂区；
在所述第二绝缘层上形成第二有源层，且所述第二有源层通过所述第一绝缘层和所述第二绝缘层上的过孔与所述第一有源层接触；
在所述第一有源层的重掺杂区上方的第二有源层上形成重掺杂区；
在所述第二有源层上的重掺杂区上制备源极和漏极；
其中，以所述栅极作为遮挡层，通过离子注入的方式在所述第一有源层的两侧形成重掺杂区。
2.根据权利要求1所述的双层沟道薄膜晶体管的制备方法，其特征在于，还包括下述步骤：
在玻璃基板上形成柔性衬底层；
在所述柔性衬底层上形成所述缓冲层。
3.根据权利要求1所述的双层沟道薄膜晶体管的制备方法，其特征在于，还包括下述步骤：
在所述第二绝缘层上形成平坦层，且所述平坦层覆盖所述源极和所述漏极；
在所述平坦层上刻蚀出过孔，且所述平坦层上的过孔位于所述漏极的上方；
在所述平坦层上制备阳极，且所述阳极通过所述平坦层上的过孔与所述漏极电性连接；
在所述平坦层上形成像素定义层，且所述像素定义层覆盖所述阳极；
在所述像素定义层上刻蚀出过孔，且所述像素定义层上的过孔位于所述阳极的上方。
4.根据权利要求1所述的双层沟道薄膜晶体管的制备方法，其特征在于，所述第一有源层为第一多晶硅层或者第一非晶硅层，当所述第一有源层为第一多晶硅层时，在缓冲层上形成第一有源层具体为：
在所述缓冲层上形成第一非晶硅层，对所述第一非晶硅层进行激光退火处理，得到所述第一多晶硅层；
所述第二有源层为第二多晶硅层或者第二非晶硅层，当所述第二有源层为第二多晶硅层时，在所述第二绝缘层上形成第二有源层具体为：
在所述第二绝缘层上形成第二非晶硅层，对所述第二非晶硅层进行激光退火处理，得到第二多晶硅层。
5.根据权利要求1所述的双层沟道薄膜晶体管的制备方法，其特征在于，通过离子注入的方式在所述第一有源层上和所述第二有源层上形成重掺杂区。
6.根据权利要求1所述的双层沟道薄膜晶体管的制备方法，其特征在于，还包括下述步骤：
通过离子注入的方式对所述第一有源层和所述第二有源层进行沟道掺杂，或者通过化学气相沉积的方式制备所述第一有源层和所述第二有源层的同时，进行沟道掺杂。
7.一种双层沟道薄膜晶体管，其特征在于，包括：缓冲层、第一有源层、第一绝缘层、栅极、第二绝缘层、第二有源层、源极、漏极；
所述第一有源层和所述第一绝缘层均位于所述缓冲层的上方，且所述第一绝缘层覆盖所述第一有源层；
所述第二绝缘层位于所述第一绝缘层上方，且所述栅极位于所述第一绝缘层和所述第二绝缘层之间；
所述第一有源层的两侧形成有重掺杂区，所述栅极在所述第一有源层上的投影位于所述第一有源层两侧的重掺杂区之间；其中，以所述栅极作为遮挡层，在所述第一有源层的两侧形成重掺杂区；
所述第一绝缘层和所述第二绝缘层在位于所述第一有源层的重掺杂区上方处形成有过孔，所述第二有源层位于所述第二绝缘层上方，且所述第二有源层通过所述第一绝缘层和所述第二绝缘层上的过孔与所述第一有源层接触；所述第二有源层在位于所述第一有源层的重掺杂区上方处还形成有重掺杂区；
所述源极和所述漏极均分别位于所述第二有源层的重掺杂区上方。
8.根据权利要求7所述的双层沟道薄膜晶体管，其特征在于，还包括玻璃基板和位于所述玻璃基板上的柔性衬底层；
所述缓冲层位于所述柔性衬底层的上方。
9.根据权利要求7所述的双层沟道薄膜晶体管，其特征在于，还包括位于所述第二绝缘层上方的平坦层，所述平坦层上形成有过孔，且所述平坦层上的过孔位于所述漏极的上方；在所述平坦层上还设置有阳极，且所述阳极通过所述平坦层上的过孔与所述漏极电性连接；
双层沟道薄膜晶体管还包括位于所述平坦层上方的像素定义层，所述像素定义层上形成有过孔，且所述像素定义层上的过孔位于所述阳极的上方。
10.一种显示面板，其特征在于，包含有权利要求1～6任一项所述的双层沟道薄膜晶体管的制备方法所制备的双层沟道薄膜晶体管。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010701B (zh) * 2019-06-04 2019-09-17 成都京东方光电科技有限公司 薄膜晶体管和制作方法、阵列基板、显示面板、显示装置
CN111129125B (zh) * 2019-12-18 2022-07-12 武汉华星光电半导体显示技术有限公司 Tft阵列基板
CN112582465A (zh) * 2020-12-09 2021-03-30 武汉华星光电半导体显示技术有限公司 薄膜晶体管、像素电路及显示面板
CN114823914A (zh) * 2022-04-14 2022-07-29 深圳市华星光电半导体显示技术有限公司 阵列基板及其制作方法、显示面板

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291863B1 (en) * 1992-07-01 2001-09-18 Hyundai Electronics Industries Co., Ltd. Thin film transistor having a multi-layer stacked channel and its manufacturing method
CN1893115A (zh) * 2005-07-05 2007-01-10 财团法人工业技术研究院 驱动有机发光二极管的薄膜晶体管及其制造方法
CN1987622A (zh) * 2005-12-23 2007-06-27 京东方科技集团股份有限公司 一种薄膜晶体管液晶显示器的阵列基板结构及其制造方法
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
CN103187307A (zh) * 2008-07-02 2013-07-03 应用材料公司 使用多有源沟道层的薄膜晶体管
CN103579359A (zh) * 2012-08-10 2014-02-12 株式会社半导体能源研究所 半导体装置及其制造方法
CN104393052A (zh) * 2014-11-28 2015-03-04 昆山国显光电有限公司 薄膜晶体管及其制造方法
CN105097829A (zh) * 2015-06-09 2015-11-25 京东方科技集团股份有限公司 阵列基板及其制备方法
CN106206622A (zh) * 2016-09-23 2016-12-07 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN106847703A (zh) * 2017-04-11 2017-06-13 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管的制造方法和显示装置
CN107706199A (zh) * 2017-09-30 2018-02-16 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管阵列基板的制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437474B1 (ko) * 2001-04-04 2004-06-23 삼성에스디아이 주식회사 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법
KR101945306B1 (ko) * 2009-11-28 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
CN103050410B (zh) * 2012-10-30 2015-09-16 昆山工研院新型平板显示技术中心有限公司 低温多晶硅薄膜晶体管的制造方法、低温多晶硅薄膜晶体管
CN104851891B (zh) * 2015-04-24 2017-12-29 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291863B1 (en) * 1992-07-01 2001-09-18 Hyundai Electronics Industries Co., Ltd. Thin film transistor having a multi-layer stacked channel and its manufacturing method
CN1893115A (zh) * 2005-07-05 2007-01-10 财团法人工业技术研究院 驱动有机发光二极管的薄膜晶体管及其制造方法
CN1987622A (zh) * 2005-12-23 2007-06-27 京东方科技集团股份有限公司 一种薄膜晶体管液晶显示器的阵列基板结构及其制造方法
CN103187307A (zh) * 2008-07-02 2013-07-03 应用材料公司 使用多有源沟道层的薄膜晶体管
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
CN103579359A (zh) * 2012-08-10 2014-02-12 株式会社半导体能源研究所 半导体装置及其制造方法
CN104393052A (zh) * 2014-11-28 2015-03-04 昆山国显光电有限公司 薄膜晶体管及其制造方法
CN105097829A (zh) * 2015-06-09 2015-11-25 京东方科技集团股份有限公司 阵列基板及其制备方法
CN106206622A (zh) * 2016-09-23 2016-12-07 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN106847703A (zh) * 2017-04-11 2017-06-13 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管的制造方法和显示装置
CN107706199A (zh) * 2017-09-30 2018-02-16 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管阵列基板的制作方法

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