CN103579359A

CN103579359A - 半导体装置及其制造方法

Info

Publication number: CN103579359A
Application number: CN201310345410.5A
Authority: CN
Inventors: 山崎舜平
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-08-10
Filing date: 2013-08-09
Publication date: 2014-02-12
Anticipated expiration: 2033-08-09
Also published as: US10439073B2; JP6211849B2; US20140042434A1; US20180204948A1; CN110010699B; CN103579359B; JP2014057054A; CN110010699A; US9929276B2

Abstract

本发明的一个方式的目的之一是提供一种可靠性高且具有稳定的电特性的半导体装置。另外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。以传导带（Conduction Band）构成阱结构的方式层叠氧化物半导体膜。具体地说，制造如下结构的晶体管：在第一氧化物半导体膜上层叠具有晶体结构的第二氧化物半导体膜，在第二氧化物半导体膜上形成至少包括第三氧化物半导体膜的具有多层结构的晶体管。通过使该晶体管成为能够形成埋沟的晶体管来减少氧缺陷并提高晶体管的可靠性。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种使用氧化物半导体的半导体装置及其制造方法。

在本说明书中，半导体装置是指能够通过利用半导体特性而工作的所有装置，因此电光装置、半导体电路以及电子设备都是半导体装置。

背景技术

近年来，已对半导体装置进行开发，主要使用CPU和存储器。CPU是半导体元件的集合体，具有从半导体晶片切离的半导体集成电路（至少包括晶体管及存储器）并形成有作为连接端子的电极。

CPU或存储器等半导体电路（IC芯片）安装在如印刷线路板的电路衬底上，并用作各种电子设备的部件之一。

将氧化物半导体膜用于沟道形成区来制造晶体管等并将该晶体管等应用于显示装置的技术受到注目。例如，可以举出作为氧化物半导体膜使用氧化锌（ZnO）的晶体管和使用InGaO₃（ZnO）_m的晶体管。

专利文献1及专利文献2公开了如下技术：在具有透光性的衬底上形成使用氧化物半导体膜的晶体管，并将该晶体管用于图像显示装置的开关元件等的技术。

此外，专利文献3公开了在单晶衬底上包括使用氧化物半导体的晶体管的半导体装置。

[专利文献1]日本专利申请公开2007-123861号公报

[专利文献2]日本专利申请公开2007-96055号公报

[专利文献3]日本专利申请公开2011-109079号公报

使用氧化物半导体膜的晶体管的电特性会受到与氧化半导体膜接触的绝缘膜的影响，也就是说，会受到氧化半导体膜与绝缘膜之间的界面状态的影响。

另外，在制造过程中，使用氧缺陷多的氧化物半导体膜的晶体管的长期可靠性低。因此，需要尽可能地制造氧缺陷少的使用氧化物半导体膜的晶体管。此外，还需要减少因在成膜时或成膜后将氧化物半导体膜暴露于等离子体时而产生的损伤。

发明内容

鉴于上述问题，本发明的一个方式的目的之一是提供一种可靠性高、电特性稳定的半导体装置。此外，本发明的一个方式的目的之一是制造可靠性高的半导体装置。

层叠两层以上的氧化物半导体膜，制造将氧缺陷少的氧化物半导体膜作为载流子路径的埋沟型晶体管。

具体地说，制造如下结构的晶体管：在第一氧化物半导体膜上层叠具有晶体结构的第二氧化物半导体膜，在第二氧化物半导体膜上形成至少包括第三氧化物半导体膜的具有多层结构的晶体管。

由第一氧化物半导体膜使第二氧化物半导体膜与配置于下方的硅绝缘膜分离，并且由第三氧化物半导体膜减少因在配置于上方的硅绝缘膜的成膜时或导电膜形成后的蚀刻时将第二氧化物半导体膜暴露于等离子体而对其产生的损伤。

在本说明书中公开的本发明的一个方式是一种半导体装置，包括：第一氧化物半导体膜上的具有晶体结构的第二氧化物半导体膜；以及第二氧化物半导体膜上的具有晶体结构的第三氧化物半导体膜，其中，与第一氧化物半导体膜的传导带下端和第三氧化物半导体膜的传导带下端相比，第二氧化物半导体膜的传导带下端离真空能级最深。

图1A示出晶体管的截面的一个例子，晶体管410在具有绝缘表面的衬底400上包括：栅电极401；作为氮化硅膜的第一栅极绝缘膜402a；作为氧化硅膜的第二栅极绝缘膜402b；第一氧化物半导体膜403a；第二氧化物半导体膜403b；第三氧化物半导体膜403c；以及用作源电极或漏电极的电极层405a、405b。另外，在第三氧化物半导体膜403c上设置有作为氧化硅膜的保护绝缘膜407a、407b以及作为氮化硅膜的保护绝缘膜408。

选择适当的材料使具有晶体结构的第二氧化物半导体膜的传导带（Conduction Band）构成阱结构（Well Structure）。图1B示出具有阱结构的传导带的一个例子。此外，图1B所示的模式图是图1A中的Y1-Y2截面的能带图，只示出夹在氮化硅膜中的氧化物半导体膜的叠层部分。

另外，由于当第14族元素之一的硅或碳作为杂质包含在氧化物半导体膜中时硅或碳成为供体而导致氧化物半导体膜n型化，所以将第一氧化物半导体膜及第三氧化物半导体膜所包含的Si的浓度（利用二次离子质谱分析法（SIMS：Secondary Ion Mass Spectrometry）得到的浓度）设定为3×10¹⁸/cm³以下，优选为3×10¹⁷/cm³以下。此外，将第一氧化物半导体膜及第三氧化物半导体膜所包含的碳的浓度设定为3×10¹⁸/cm³以下，优选为3×10¹⁷/cm³以下。尤其是为了不使多量的第14族元素等杂质混入第二氧化物半导体膜中，优选采用以第一氧化物半导体膜及第三氧化物半导体膜夹着或围绕着成为载流子路径的第二氧化物半导体膜的结构。也就是说，第一氧化物半导体膜及第三氧化物半导体膜也可以被称为防止硅等第14族元素杂质混入第二氧化物半导体膜中的阻挡膜。因为将阻挡膜上下配置，所以当然在第二氧化物半导体膜中几乎不包含第14族元素等杂质，例如Si的浓度为3×10¹⁸/cm³以下，优选为3×10¹⁷/cm³以下，碳的浓度为3×10¹⁸/cm³以下，优选为3×10¹⁷/cm³以下。

通过采用上述叠层结构，第二氧化物半导体膜成为载流子路径，载流子在氧缺陷含量低的区域流动。由于该结构为载流子在与配置于氧化物半导体膜的叠层的下方或上方的硅绝缘膜相分离的区域流动的结构，所以可以减少氧缺陷的影响。

另外，由于当氢或水分作为杂质包含在氧化半导体膜的叠层中时氢成为供体而导致氧化物半导体膜n型化，因此在氧化物半导体膜的叠层的上方或下方设置防止氢或水分从外部侵入的保护膜（氮化绝缘膜，典型为氮化硅膜等）有利于实现阱结构。

在本说明书中公开的本发明的另一个方式是一种半导体装置，包括：第一氮化绝缘膜上的第一氧化半导体膜上的具有晶体结构的第二氧化半导体膜；第二氧化半导体膜上的具有晶体结构的第三氧化半导体膜；以及第三氧化半导体膜上的第二氮化绝缘膜，其中，与第一氧化物半导体膜的传导带下端和第三氧化物半导体膜的传导带下端相比，第二氧化物半导体膜的传导带下端离真空能级最深。通过设置第一氮化绝缘膜及第二氮化绝缘膜可以实现高可靠性。

另外，构成多层结构的各氧化半导体膜至少含有1×10¹⁹/cm³以上的铟（In），并且使用可以利用AC溅射法或DC溅射法形成的溅射靶材来形成。因为含有铟的溅射靶材会提高导电性，所以可以容易地利用AC溅射法或DC溅射法形成膜。作为构成第一氧化物半导体膜及第三氧化物半导体膜的材料，使用可以以InM1_xZn_YO_Z（X≥1、Y>1、Z>0、M1=Ga、Hf等金属元素）表示的材料。注意，当在构成第一氧化物半导体膜及第三氧化物半导体膜的材料中含有Ga时，在Ga的含量的比例多具体而言在可以以InM1_xZn_YO_Z表示的材料中X大于10的情况下，成膜时有可能会产生粉末，难以利用AC溅射法或DC溅射法来进行成膜，所以是不适合的。

此外，作为构成第二氧化物半导体膜的材料，使用可以以InM2_xZn_YO_Z（X≥1、Y≥X、Z>0、M2=Ga、Sn等金属元素）表示的材料。另外，也可以使用在组成中不包含M2的，即以X=0的铟锡氧化物或铟氧化物为主成分的材料来形成第二氧化物半导体膜。

适当地选择第一、第二以及第三氧化物半导体膜的材料，使第二氧化物半导体膜的传导带下端构成与第一氧化物半导体膜的传导带下端和第三氧化物半导体膜的传导带下端相比离真空能级最深的阱结构。具体而言，第二氧化物半导体膜使用比第一氧化物半导体膜及第三氧化物半导体膜含铟量多的材料。可以利用飞行时间二次离子质谱分析法(也称为TOF-SIMS)或X射线光电子能谱（也称为XPS）比较第一、第二以及第三氧化物半导体膜中的铟和镓等的含有量。另外，可以利用紫外线光电子能谱（UPS：Ultraviolet PhotoelectronSpectroscopy）等来测量氧化物半导体的电离电位。作为典型的UPS的测量装置使用VersaProbe（ULVAC-PHI公司制造）。另外，电子亲和力是指真空能级（E_∞）和传导带端部（E_c）之间的能量的差异。此外，可以使用全自动光谱椭偏仪UT-300测量能带隙（E_g）。可以从电离电位值扣除能带隙来算出传导带的能量而制造单层或叠层的带结构。通过上述方法，可以确认到使用本说明书所公开的叠层结构形成的埋沟。图2A及图2B示出其一个例子。

使用具有In:Ga:Zn=1:1:1[原子数比]的组成的In-Ga-Zn氧化物溅射靶材在氧100%气氛下形成厚度为10nm的膜，之后，使用具有In:Ga:Zn=3:1:2[原子数比]的组成的In-Ga-Zn氧化物溅射靶材在氩100%气氛下形成厚度为10nm的膜，之后，使用具有In:Ga:Zn=1:1:1[原子数比]的组成的In-Ga-Zn氧化物溅射靶材在氧100%气氛下形成厚度为10nm的膜，而制成层叠了上述膜的样品，图2A示出利用全自动光谱椭偏仪UT-300测量该样品而算出的从真空能级到传导带的能量的数据，图2B示出根据该数据制造的带结构。从图2B可知，构成了与第一氧化物半导体膜的传导带下端和第三氧化物半导体膜的传导带下端相比、第二氧化物半导体膜的传导带下端的结构为离真空能级最深的阱结构。

另外，由于在第一氧化物半导体膜上层叠具有晶体结构的第二氧化物半导体膜，因此可以将该结构称为晶体结构不同的异质结构。此外，当在第二氧化物半导体膜上作为组成不同的第三氧化物半导体膜使用具有晶体结构的氧化物半导体膜时，也可以将该结构称为组成不同的异质结构。在具有晶体结构的第二氧化物半导体膜上形成第三氧化物半导体膜会使第三氧化物半导体膜也容易成为具有晶体结构的膜，在此情况下，也有时难以利用截面TEM图像来判断第二氧化物半导体膜与第三氧化物半导体膜的边界。但是，由于第三氧化物半导体膜的晶化度低于第二氧化物半导体膜的晶化度，所以可以说是能够通过晶化度的程度来判断出边界。此外，第一氧化物半导体膜的晶化度低于第二氧化物半导体膜的晶化度。

通过对于成为晶体管的半导体膜的氧化物半导体膜采用上述叠层结构，可以使利用恒定光电流方法（CPM:Constant PhotocurrentMethod）测量形成沟道的区域、至少第二氧化物半导体膜的局部能级而得到的吸收系数为3×10^-3/cm以下（换算成态密度时为3×10¹³/cm³以下）。

另外，上述叠层结构示出了使用第一、第二以及第三氧化物半导体膜的而形成一个阱结构的构成例子，但没有特别的限制，也可以使用多层的第二氧化物半导体膜构成多个阱结构，图3示出其一个例子。

作为第一、第二以及第三氧化物半导体膜，使用CAAC-OS（C AxisAligned Crystalline Oxide Semiconductor）膜、多晶氧化物半导体膜、微晶氧化物半导体膜、非晶氧化物半导体膜等。注意，第二氧化物半导体膜优选使用CAAC-OS膜。在本说明书中，CAAC-OS膜是指包含c轴大致垂直于氧化物半导体膜表面的晶体部的氧化物半导体膜。当在对CAAC-OS膜使用X线衍射（XRD:X-Ray Diffraction）装置来进行结构分析时，例如，在通过out-of-plane法分析包括InGaZnO₄的晶体的CAAC-OS膜的情况下，有时会在衍射角度（2θ）为31°附近出现峰值。由于该峰值来源于InGaZnO₄晶体的(009)面，由此可知CAAC-OS膜中的晶体具有c轴取向性，c轴朝向大致垂直于CAAC-OS膜的被形成面或上表面的方向。当在为CAAC-OS膜的第二氧化物半导体膜上形成第三氧化物半导体膜时，第三氧化物半导体膜也容易成为具有晶体结构的膜，与第二氧化物半导体膜重叠接触的区域成为CAAC-OS膜。

CAAC-OS膜不是完全的单晶，也不是完全的非晶。CAAC-OS膜是包含多个晶体部的氧化物半导体膜之一，大部分的晶体部的尺寸为能够容纳于边长短于100nm的立方体内的尺寸。因此，有时包括在CAAC-OS膜中的晶体部的尺寸也可以为能够容纳于边长短于10nm、短于5nm或短于3nm的立方体内的尺寸。在CAAC-OS膜的透射电子显微镜（TEM：Transmission Electron Microscope）图像中，观察不到晶体部与晶体部之间的明确的边界，即晶界（grain boundary）。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。

在CAAC-OS膜所包含的晶体中，c轴在与CAAC-OS膜的被形成面的法线向量或表面的法线向量平行的方向上一致。注意，不同晶体之间的a轴及b轴的方向也可以彼此不同。在本说明书等中，在只记载“垂直”时，也包括85°以上且95°以下的范围。另外，在只记载“平行”时，也包括-5°以上且5°以下的范围。

另外，在CAAC-OS膜中，晶体部的分布也可以不均匀。例如，在CAAC-OS膜的形成过程中，在从氧化物半导体膜的表面一侧进行晶体生长时，与被形成面近旁相比，有时在表面近旁晶体部所占的比例高，也就是说晶化度高。另外，由于CAAC-OS膜也被添加氧，因此有时在氧的添加区域中晶化度也会降低。

因为包括在CAAC-OS膜中的晶体部的c轴在平行于形成有CAAC-OS膜的表面的法线向量或CAAC-OS膜的表面的法线向量的方向上一致，所以根据CAAC-OS膜的形状（形成有CAAC-OS膜的表面的截面形状或CAAC-OS膜的表面的截面形状）不同，c轴的方向有时彼此不同。注意，晶体部的c轴方向是平行于形成CAAC-OS膜时的被形成面的法线向量或表面的法线向量的方向。晶体部通过进行成膜或进行成膜后的加热处理等晶化处理来形成。

CAAC-OS膜使用溅射靶材来形成。在此，说明由具有c轴平行于上表面的法线向量的晶体区的氧化物半导体而构成的溅射靶材的制造方法（参照图16）。

首先，称量溅射靶材的原料（步骤S101）。

在此，作为溅射靶材的原料，准备InO_x原料（In的原料）、GaO_Y原料（Ga的原料）及ZnO_Z原料（Zn的原料）。另外，X、Y及Z为任意的正数，例如，可以将X设定为1.5，Y设定为1.5，Z设定为1。当然，上述原料仅为一个例子，为了获得所希望的混合物可以适当地选择原料。例如，也可以使用MO_Y原料代替GaO_Y原料。另外，M可以为Sn、Hf或Al。或者，M也可以为镧系元素的La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu。虽然在本实施方式中示出使用三种原料的例子，但是并不局限于此。例如，本实施方式也可以应用于使用四种以上的原料的情况或使用一种或二种的原料的情况。

接着，将InO_x原料、GaO_Y原料及ZnO_Z原料以规定比率混合。

作为规定比例，例如可以将InO_x原料、GaO_Y原料及ZnO_Z原料的摩尔数比设定为2:2:1、8:4:3、3:1:1、1:1:1、1:3:2、4:2:3、1:1:2、3:1:4或3:1:2。通过使用具有这样的比率的混合材料，可以易于形成由具有c轴平行于上表面的法线向量的晶体区的氧化物半导体构成的溅射靶材。

具体而言，当制造具有In:Ga:Zn=1:1:1[原子数比]的组成的In-Ga-Zn类氧化物溅射靶材时，以满足In₂O₃:Ga₂O₃:ZnO=1:1:2[摩尔数比]的方式称量各个原料。

另外，当使用MO_Y原料代替GaO_Y原料时，也可以将InO_X原料、MO_Y原料及ZnO_Z原料的摩尔数比设定为2:2:1、8:4:3、3:1:1、1:1:1、1:3:2、4:2:3、1:1:2、3:1:4或3:1:2。

首先，说明利用湿式方式的溅射靶材的制造方法。在称量溅射靶材的原料之后，利用球磨机等粉碎并混合该原料来制造混合物粉末。将多个原料混合之后，通过进行第一烧结形成晶体氧化物，粉碎晶体氧化物形成混合物粉末。混合物粉末的颗粒直径为0.01μm以上且1μm以下，优选为0.01μm以上且0.5μm以下，更优选为0.01μm以上且0.3μm以下。并且，对该混合物粉末混合离子交换水、有机添加物等来制造浆料（步骤S111）。

接着，将该浆料灌入铺有能够透过水分的过滤片的模子并去除水分。该模子可以使用上表面形状为矩形或圆形的金属制品或氧化物制品。另外，该模子的底部可以具有一个或多个孔。通过设置多个该孔，可以迅速地去除浆料的水分。该过滤片可以使用多孔树脂、布等。

利用设置在灌入了浆料的模子的底部的孔进行减压排水来去除浆料中的水分。接着，对经过减压排水被去除水分的浆料进行自然干燥。由此，水分被去除的浆料成形为模子的内部的形状（步骤S113）。

接着，在氧（O₂）气氛中对得到的成形体以1400℃进行第二烧结（步骤S114）。通过上述步骤，可以利用湿式方式得到溅射靶材。

接着，说明利用干式方式的溅射靶材的制造方法。在称量溅射靶材的原料之后，利用球磨机等粉碎并混合该原料来制造混合物粉末。（步骤S121）。

将得到的混合物粉末铺满模子并利用加压装置进行加压来使该原料粉成形并得到成形体（步骤S122）。

将得到的成形体设置在电炉等加热装置中并在氧（O₂）气氛中以1400℃进行烧结（步骤S123）。另外，在本实施方式中，将如步骤S122及步骤S123那样分别进行成形工序和烧结工序的方式称为冷压方式。相对于冷压方式，下面说明同时进行成形工序和烧结工序的热压方式。

首先，进行上述步骤S101至步骤S121的工序。接着，在将得到的混合物粉末铺满模子并在氩（Ar）气氛下以1000℃加热该模子的同时，利用加压装置对设置在模子内的混合物粉末进行加压。如此，通过在烧结混合物粉末的同时进行加压，可以使该混合物粉末成形并得到成形体（步骤S125）。

在此说明含有InGaZnO₄的溅射靶材的使用方法。

如下详细说明使用含有InGaZnO₄的溅射靶材形成CAAC-OS膜时的情况。首先，离子碰撞于溅射靶材使具有晶体性的溅射粒子剥离。包含在溅射粒子中的晶粒包括与溅射靶材表面平行的劈开面。此外，晶粒包括原子间的键合较弱的部分。当离子碰撞于晶粒时，原子间的键合较弱的部分的原子键合会断开。因此，溅射粒子因劈开面及原子间的键合较弱的部分而被切断，并以平板形状剥离。

或者，将晶粒的一部分作为粒子从劈开面剥离，通过暴露于等离子体而从原子间的键合较弱的部分断开，而形成多个溅射粒子。

通过作为离子使用氧的阳离子，可以减少成膜时的等离子体损伤。因此，当离子碰撞于溅射靶材的表面时，可以抑制溅射靶材的晶化度的降低。

溅射粒子优选带正电。对于溅射粒子带电的时刻没有大的限制，只要通过与离子碰撞时接收电荷而使溅射粒子带正电即可。或者，当产生等离子体时，通过将溅射粒子暴露于等离子体而使其带正电即可。再或者，通过将作为氧的阳离子的离子键合于溅射粒子的侧面、上表面或底面而使溅射粒子带正电即可。

接下来，对溅射粒子堆积于被形成面的情况进行详细说明。

在成膜中，被形成面包括堆积有数层的溅射粒子的表面。由于溅射粒子带正电，所以在被形成面，溅射粒子堆积于其他未堆积溅射粒子的区域。这是由于因溅射粒子带正电而使溅射粒子彼此相互排斥。

如上所述那样被堆积的溅射粒子使晶体的c轴在垂直于被形成面的方向上一致而形成CAAC-OS膜。

另外，形成CAAC-OS膜时优选在成膜时提高衬底的温度，设定为200℃以上且550℃以下。此外，CAAC-OS膜形成为含有多量的氧、并且氧缺陷被减少的膜。

本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：在具有绝缘表面的衬底上形成第一氧化物半导体膜；在第一氧化物半导体膜上形成具有晶体结构的第二氧化物半导体膜；在第二氧化物半导体膜上形成具有晶体结构的第三氧化物半导体膜；以及第三氧化物半导体膜的晶体生长从第三氧化物半导体膜与第二氧化物半导体膜之间的界面开始进行。此外，第三氧化物半导体膜的晶体以第二氧化物半导体膜所包含的晶体（即c轴取向为大致垂直于表面的方向的晶体）为晶种进行晶体生长。因此，第三氧化物半导体膜包含c轴取向为大致垂直于表面的方向的晶体。

另外，图1A所示的形成埋沟的3层的氧化物半导体膜在不暴露于大气的状态下连续进行顺序层叠的工序时，可以使用图17的俯视图所示的制造装置。

图17所示的制造装置是板料送进方式多处理室设备，包括：三个溅射装置10a、10b、10c；具有三个收纳被处理衬底的盒式接口（cassetteport）14的衬底供应室11；装载闭锁室12a、12b；传送室13；以及衬底加热室15、16等。另外，衬底供应室11及传送室13分别配置有用来传送被处理衬底的传送机械。优选将溅射装置10a、10b、10c、传送室13以及衬底加热室15、16控制于几乎不包含氢及水分的气氛（惰性气氛、减压气氛以及干燥空气气氛等）下，例如，水分的露点为-40℃以下，优选为-50℃以下的干燥氮气氛。作为使用图17的制造装置的制造步骤的一个例子，首先，从衬底供应室11将被处理衬底经过装载闭锁室12a和传送室13转送到衬底加热室15，在衬底加热室15中通过真空烘烤等去除附着在被处理衬底上的水分，然后将被处理衬底经过传送室13转送到溅射装置10c，在溅射装置10c内形成第一层的氧化物半导体膜S1。接着，在不暴露于大气的状态下，将被处理衬底经过传送室13转送到溅射装置10a，在溅射装置10a内形成第二层的氧化物半导体膜S2。接着，在不暴露于大气的状态下，将被处理衬底经过传送室13转送到溅射装置10b，在溅射装置10b内形成第三层的氧化物半导体膜S3。如有需要，在不暴露于大气的状态下，将被处理衬底经过传送室13转送到衬底加热室16，进行加热处理。如上所述，通过使用图17所示的制造装置，可以在不暴露于大气的状态下进行制造步骤。另外，在图17所示的制造装置的溅射装置中，通过改变溅射靶材可以在不暴露于大气的状态下实现工序。此外，图17所示的溅射装置可以使用平行板型溅射装置、离子束溅射装置、或对向靶材式溅射装置等。由于对向靶材式溅射装置的被形成面距离等离子体远而成膜损伤小，所以可以形成晶化度高的CAAC-OS膜。

对于溅射装置10a、10b、10c中的氧化物半导体的成膜，作为成膜气体使用氢、水、羟基或氢化物等杂质浓度低的高纯度气体。

另外，衬底加热室16在减压下、或者在氮、氧、超干燥空气（使用CRDS（cavity ring-down laser spectroscopy：光腔衰荡光谱法）方式的露点仪来测量时的水分量为20ppm（露点换算为-55℃）以下，优选为1ppm以下，更优选为10ppb以下的空气）、稀有气体（氩、氦等）的气氛下进行热处理即可，但是，上述氮、氧、超干燥空气、以及稀有气体等的气氛优选不包含水、氢等。另外，优选将引入到加热处理装置中的氮、氧以及稀有气体的纯度设定为6N（99.9999%）以上，优选设定为7N（99.99999%）以上（即，将杂质浓度设定为1ppm以下，优选设定为0.1ppm以下）。

根据本发明的一个方式的半导体装置包括使用氧化物半导体膜的晶体管或者是包含该晶体管的结构的电路。例如，半导体装置也包括：LSI；CPU；安装在电源电路中的功率装置；包括存储器、晶闸管、转换器、图像传感器等的半导体集成电路；以液晶显示面板为代表的电光装置；具有发光元件的发光显示装置；以及作为部件安装有上述电路或装置的电子设备。

通过本发明的一个方式可以提供使用可靠性高、电特性稳定的氧化物半导体膜的半导体装置。另外，可以制造可靠性高的半导体装置。

附图说明

图1A和图1B是示出本发明的一个方式的截面图及带结构；

图2A和图2B是示出本发明的一个方式的带结构；

图3是示出本发明的一个方式的带结构的一例；

图4A和图4B是示出本发明的一个方式的工序截面图；

图5是示出本发明的一个方式的截面图；

图6A和图6B是示出本发明的一个方式的电路图；

图7A至图7C是示出本发明的一个方式的框图；

图8A至图8C是说明本发明的显示装置的图及说明像素的电路图；

图9是说明显示装置的俯视图；

图10是说明显示装置的截面图；

图11是示出样品的截面结构的示意图；

图12A和图12B是示出样品的XRD测量的结果的图；

图13A和图13B是样品的截面照片图；

图14A至图14C是说明电子设备的图；

图15A至图15C是说明电子设备的图；

图16是示出本发明的溅射靶材的制造工序的流程图；

图17是示出半导体装置的制造装置的一个例子的俯视图；

图18A是示出比较用样品的截面结构的示意图，图18B是示出比较用样品的XRD测量的结果的图；

图19是示出TOF-SIMS分析结果的图；

图20是示出XPS分析结果的图。

具体实施方式

下面，参照附图对本发明的实施方式进行详细说明。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容可以被变换为各种形式。

实施方式1

在本实施方式中，参照图4A及图4B对半导体装置的一个方式进行说明。本实施方式所示的半导体装置在其下部具有使用第一半导体材料的晶体管311，并在其上部具有使用第二半导体材料的晶体管411。

在此，第一半导体材料和第二半导体材料优选为具有不同带隙的材料。例如，可以将氧化物半导体以外的半导体材料（硅等）用于第一半导体材料，并且将氧化物半导体用于第二半导体材料。使用硅等的材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管利用其特性而可以长时间地保存电荷。

作为用于半导体装置的衬底300可以使用由硅或碳化硅等构成的单晶半导体衬底、多晶半导体衬底、由硅锗等构成的混合物半导体衬底、SOI（Silicon on Insulator：绝缘体上硅）衬底等，晶体管的沟道形成区可以形成在半导体衬底中或在半导体衬底上。图4A和图4B所示的半导体装置是在半导体衬底中形成沟道形成区来制造下部的晶体管的例子。

在图4A及图4B所示的半导体装置中，作为衬底300使用单晶硅衬底，在该单晶硅衬底上形成有晶体管311，作为第一半导体材料使用单晶硅。晶体管311为p沟道型晶体管。晶体管311可以利用已知的制造方法来制造。此外，利用已知的制造方法还可以在与晶体管311相同的衬底上制造n沟道型晶体管。将n沟道型晶体管与p沟道型晶体管适当地组合而构成CMOS（互补金属氧化物半导体：Complementary Metal Oxide Semiconductor）电路，可以设置各种电路。

晶体管311包括：沟道形成区；源区；漏区；栅级绝缘膜303；以及栅电极301。此外，以围绕晶体管311的方式设置有元件分离绝缘膜302，在元件分离绝缘膜302上设置有与晶体管311电连接的电极层304。

覆盖电极层304及晶体管311地形成第一层间绝缘膜312，在第一层间绝缘膜312上形成到达电极层304的开口，在形成导电膜之后，利用抛光处理（如化学机械抛光（Chemical Mechanical Polishing：CMP））等进行平坦化。在第一层间绝缘膜312的开口处形成第一布线层306。然后在第一布线层306以及第一层间绝缘膜312上形成导电膜之后，使用掩模选择性地去除导电膜而形成所需形状的第二布线层。在本实施方式中，第二布线层为具有三层的结构，以作为钛膜的第一导电膜307a、为铝膜的第二导电膜307b、为钛膜的第三导电膜307c的顺序形成。

接下来，形成覆盖第二布线层的第二层间绝缘膜308，层叠阻挡层310。然后在第二层间绝缘膜308及阻挡层310上形成到达第二布线层的开口，在形成导电膜之后，利用CMP等进行平坦化。在开口处形成第三布线层309。

阻挡层310设置在下部的晶体管311与上部的晶体管411之间。阻挡层310用于防止晶体管311附近所包含的氢等杂质扩散到上部的晶体管411中。此外，阻挡层310优选使用在后面的热处理中释放的氢较少或不释放氢的材料膜。因此，优选使用遮蔽杂质等的功能高且致密的无机绝缘膜（例如，氧化铝膜、氮化硅膜等）。具体地说，作为阻挡层310，使用通过等离子体CVD法供应硅烷（SiH₄）和氮（N₂）的混合气体来形成的氮化硅膜。

接下来，在阻挡层310上制造晶体管411。

在阻挡层上形成导电膜，进行选择性地蚀刻来形成第四布线层434以及栅电极491。

接着，在形成覆盖栅电极491的绝缘膜435之后，利用CMP等进行平坦化。

接下来，形成第一栅极绝缘膜402a和第二栅极绝缘膜402b。第一栅极绝缘膜402a及第二栅极绝缘膜402b的厚度为1nm以上且100nm以下，可以适当地利用溅射法、MBE法、CVD法、PLD法、ALD法等来形成。第一栅极绝缘膜402a使用氮化硅膜。此外，作为第二栅极绝缘膜402b的材料，使用氧化硅、氧化镓、氧化铝、氧氮化硅、氮氧化硅、氧化铪或氧化钽等氧化物绝缘膜。由于第二栅极绝缘膜402b与后来形成的氧化物半导体膜接触，因此优选在层中（块体中）至少有超过化学计量组成的量的氧。

另外，也可以作为第二栅极绝缘膜402b利用等离子体CVD法形成厚度为20nm的氧化硅膜并在形成氧化硅膜之后进行用来修复氧缺陷的微波等离子体处理和自由基氧化处理。例如，使用高密度等离子体装置，使用频率为2.45GHz的电源，将功率设定为3800W，将压力设定为106.67Pa，将衬底温度设定为325℃，将氩流量设定为900sccm，将氧流量设定为5sccm。高密度等离子体装置是指能够达到1×10¹¹/cm³以上的等离子体密度的装置。例如，施加3kW至6kW的微波功率来产生等离子体。另外，也可以在形成第二栅极绝缘膜402b之前使用高密度等离子体装置引入一氧化二氮（N₂O）和稀有气体进行等离子体处理。

接下来，在第二栅极绝缘膜402b上形成氧化物半导体膜的叠层。

形成第一氧化物半导体膜403a及第二氧化物半导体膜403b，进行加热处理，然后使用掩模选择性地进行蚀刻。

在本实施方式中，将衬底温度设定为室温，使用In:Ga:Zn=1:3:2的原子数比的靶材形成第一氧化物半导体膜403a。将第一氧化物半导体膜403a的膜的厚度设定为10nm以上且40nm以下，优选为20nm以上且30nm以下。通过增加第一氧化物半导体膜403a的厚度，可以防止Si从基底膜（含有硅的膜）扩散。另外，在形成具有晶体结构的第二氧化物半导体膜403b时，将衬底温度设定为400℃，使用In:Ga:Zn=1:1:1的原子数比的靶材。第二氧化物半导体膜403b是含有c轴取向为大致垂直于表面的方向的晶体的膜，优选为CAAC-OS膜。将第二氧化物半导体膜403b的厚度设定为5nm以上且10nm以下。

将第二氧化物半导体膜403b的成膜温度设定为400℃以上且550℃以下，优选为450℃以上且500℃以下。注意，将此温度设定在已形成的布线层能够耐受的范围内。此外，在减压下或氮气氛下进行热处理，温度为300℃以上且600℃以下，优选为300℃以上且500℃以下，更优选为350℃以上且450℃以下，去除（脱水化或脱氢化）氧化物半导体膜中的过剩的氢（包括水和羟基）。在加热处理之后，在维持加热温度或从该加热温度进行缓冷的状态下，对相同的炉中引入高纯度的氧气体或超干燥气体（使用CRDS方式的露点仪进行测量时的水分量是20ppm（露点换算，-55℃）以下，优选的是1ppm以下，更优选的是10ppb以下的空气）。由于氧气体的作用，供应由于脱水化或脱氢化处理中的杂质排出工序而同时被减少的、作为构成氧化物半导体的主要成分材料的氧。

接下来，以与第二氧化物半导体膜403b的上表面及侧面接触并将其覆盖的方式形成第三氧化物半导体膜403c。此外，第三氧化物半导体膜403c也可以进行去除氧化物半导体膜中的过剩的氢（包括水和羟基）（脱水化或脱氢化）的加热处理，也可以使用氧气体将氧供应到第三氧化物半导体膜403c。

另外，在形成第三氧化物半导体膜403c时，将衬底温度设定为400℃，使用In:Ga:Zn=1:3:2的原子数比的靶材。在具有晶体结构的第二氧化物半导体膜上形成第三氧化物半导体膜会使第三氧化物半导体膜也容易成为具有晶体结构的膜。此外，第三氧化物半导体膜403c的一部分，换言之，与栅极绝缘膜接触且不重叠于第二氧化物半导体膜403b的区域与重叠于第二氧化物半导体膜403b的区域相比晶化度容易变低。将第三氧化物半导体膜403c的厚度设定为10nm以上且40nm以下，优选为20nm以上且30nm以下。在本实施方式中，第三氧化物半导体膜403c的区域中的与第二氧化物半导体膜403b重叠的区域包含c轴取向为大致垂直于表面的方向的晶体。这个阶段的截面图相当于图4A。

接下来，在第三氧化物半导体膜403c上形成导电膜，将其加工并形成电极层405a及电极层405b（包括与其在同一层形成的布线）。然后，使用稀释氢氟酸进行湿蚀刻而使第三氧化物半导体膜403c的一部分薄膜化。

接下来，以覆盖电极层405a、电极层405b以及露出的氧化物半导体膜的叠层膜403的方式形成绝缘膜407。绝缘膜407可以利用等离子体CVD法、溅射法并采用氧化硅膜、氧化镓膜、氧化铝膜、氮化硅膜、氧氮化硅膜、氧氮化铝膜或者氮氧化硅膜等膜的单层或叠层来形成。此外，为了减少等离子体损伤，在等离子体损伤少的成膜条件下形成覆盖氧化物半导体膜的叠层膜403的第一氧化绝缘膜，并且优选采用在膜中含有多量的氧的成膜条件下在第一氧化绝缘膜上层叠第二氧化绝缘膜的结构。当作为与氧化物半导体膜的叠层膜403接触的绝缘膜407形成氧化绝缘膜时，由于通过该氧化绝缘膜可以对氧化物半导体膜的叠层膜403供应氧，所以是优选的。在本实施方式中，作为绝缘膜407使用含有氮的氧化绝缘膜。

接下来，利用离子注入法、离子掺杂法、等离子体浸没离子注入法等对绝缘膜407添加氧。对氧化物半导体膜的叠层膜403供应氧的工序，只要在形成氧化物半导体膜的叠层膜403之后，就可以在晶体管的制造工序中的任何时刻进行。此外，氧的引入也可以多次进行。

在形成绝缘膜407之后进行加热处理。氧化物半导体膜的叠层膜403由于在蚀刻和成膜时暴露于等离子体而含有受损所形成的氧缺陷，因此为了使氧化物半导体所受的损伤恢复而进行加热处理，通过供应氧来减少氧缺陷。该加热处理的温度典型为200℃以上且450℃以下。通过该加热处理，可以释放含有氮的氧化绝缘膜中所包含的氮。另外，通过该加热处理，可以使水、氢等从含有氮的氧化绝缘膜中脱离。在本实施方式中，在氮和氧的混合气氛下以350℃的温度进行1小时的加热处理。氧化物半导体膜所包含的氢原子及氧原子通过加热处理在氧化物半导体膜、氧化物半导体膜与含有氮的氧化绝缘膜的界面、含有氮的氧化绝缘膜中或含有氮的氧化绝缘膜的表面上键合，成为水分子，而从含有氮的氧化绝缘膜脱离。在氧化物半导体膜中，氧原子脱离的位置会形成氧缺陷，而含有氮的氧化绝缘膜所包含的比满足化学计量组成的氧多的氧原子向氧缺陷的位置移动，来减少氧缺陷。

另外，用于绝缘膜407的含有氮的氧化绝缘膜优选其缺陷量少，典型的是利用ESR测量所得到的来源于硅的悬空键的在g=2.001处呈现的信号的自旋密度优选为3×10¹⁷spins/cm³以下。这是因为当含有氮的氧化绝缘膜所包含的缺陷的密度高时该缺陷与氧键合而导致含有氮的氧化绝缘膜中的氧的供应量减少的缘故。

像这样，通过利用形成绝缘膜407之后的加热处理使氮、氢或水从氧化物半导体膜脱离，可以将膜中的氮、氢或水的含有量减少到大约十分之一的程度。

接下来，在绝缘膜407上形成保护绝缘膜408。作为保护绝缘膜408形成氧化铝膜或氮化硅膜。保护绝缘膜408有防止氢或水分等杂质从外部混入的作用。

通过上述制造工序，可以形成本实施方式的晶体管411。

本实施方式所示的晶体管采用如下结构：夹着用作晶体管的电流路径（沟道）的第二氧化物半导体膜403b地包括载流子密度比第二氧化物半导体膜403b低的第一氧化物半导体膜403a以及第三氧化物半导体膜403c。因此，可以使沟道离接触于氧化物半导体膜的叠层膜403的绝缘膜界面远，并且形成埋沟。此外，由于可以尽可能地使第二氧化物半导体膜403b包含氧，所以可以减少氧缺陷而提高晶体管的可靠性。

实施方式2

在本实施方式中，说明与实施方式1部分不同的例子。本实施方式是氧化物半导体膜的叠层膜403的形成方法和氧的供应方法等与实施方式1不同的例子。

由于直到在其下部制造使用第一半导体材料的晶体管311并形成第二层间绝缘膜308、阻挡层310及第三布线层309为止的工序与实施方式1相同，所以在此省略其详细说明。

在阻挡膜上形成导电膜，进行选择性地蚀刻来形成第四布线层434以及栅电极491。

接着，在形成覆盖栅电极491的绝缘膜435之后，利用CMP等进行平坦化。作为绝缘膜435使用含有氮的氧化绝缘膜。

接着，形成第一栅极绝缘膜402a和第二栅极绝缘膜402b。作为第一栅极绝缘膜402a使用含有氮的氧化绝缘膜。

另外，也可以作为第二栅极绝缘膜402b利用等离子体CVD法形成厚度为20nm的氧化硅膜而在形成氧化硅膜之后进行用来修复氧缺陷的微波等离子体处理来进行自由基氧化处理。

接下来，使用图17所示的制造装置在第二栅极绝缘膜402b上以不暴露于大气的方式形成氧化物半导体膜的叠层。

形成第一氧化物半导体膜403a、第二氧化物半导体膜403b及第三氧化物半导体膜403c。

第一氧化物半导体膜403a、第二氧化物半导体膜403b及第三氧化物半导体膜403c的成膜温度为室温以上且550℃以下，优选为200℃以上且低于400℃。由于作为第二氧化物半导体膜403b及第三氧化物半导体膜403c使用CAAC-OS膜，因此成膜温度为200℃以上且550℃以下。

接下来，通过使用掩模选择性地进行蚀刻来形成岛状的氧化物半导体膜的叠层膜403。

接下来，在第三氧化物半导体膜403c上形成导电膜，将其加工为电极层405a及电极层405b（包括与其在同一层形成的布线）。然后，使用稀释氢氟酸进行湿蚀刻而使第三氧化物半导体膜403c的一部分薄膜化。

接下来，以覆盖电极层405a、电极层405b以及露出的氧化物半导体膜的叠层膜403的方式形成绝缘膜407。绝缘膜407优选具有叠层结构，并且优选采用如下结构：为了减少等离子体损伤，以等离子体损伤少的成膜条件形成覆盖叠层膜403的第一氧化绝缘膜，并在第一氧化绝缘膜上以膜中含有多量的氧的成膜条件层叠第二氧化绝缘膜。

此外，利用离子注入法、离子掺杂法、等离子体浸没离子注入法等对绝缘膜407添加氧。对氧化物半导体膜的叠层膜403供应氧的工序，只要在形成氧化物半导体膜的叠层膜403之后，就可以在晶体管的制造工序中的任何时刻进行。此外，氧的引入也可以多次进行。

在形成绝缘膜407之后，以350℃以上且450℃以下进行加热处理。也可以对氧化物半导体膜的叠层膜403供应绝缘膜435、第一栅极绝缘膜402a以及第二栅极绝缘膜402b所包含的氧。另外，也可以作为绝缘膜407使用实施方式1所示的含有氮的氧化绝缘膜，将绝缘膜407所包含的氧供应到氧化物半导体膜的叠层膜403。

通过上述制造工序，如图5所示，可以在晶体管311的上方形成本实施方式的晶体管412。

此外，本实施方式可以与实施方式1自由地组合。

实施方式3

作为使用实施方式1和实施方式2所示的晶体管的半导体装置的一个例子，图6A示出逻辑电路的NOR型电路的电路图的一个例子。图6B是NAND型电路的电路图。

在图6A所示的NOR型电路中，作为p沟道型晶体管的晶体管801、晶体管802，使用具有与图4B所示的晶体管311相同的结构的将单晶硅衬底用于沟道形成区的晶体管，作为n沟道型晶体管的晶体管803、晶体管804，使用具有与图4B所示的晶体管411以及图5所示的晶体管412相同的结构且将氧化物半导体膜用于沟道形成区的晶体管。

另外，在图6A所示的NOR型电路中，作为晶体管803、晶体管804，也可以隔着氧化物半导体膜在与栅电极重叠的位置设置控制晶体管的电特性的导电层。通过控制该导电层的电位，例如控制为GND，使晶体管803、晶体管804的阈值电压进一步向正方向漂移，从而可以实现常关闭的晶体管。

另外，在图6B所示的NAND电路中，p沟道型晶体管的晶体管811、晶体管814具有与图4A和4B所示的晶体管311相同的结构，作为n沟道型晶体管的晶体管812、晶体管813使用具有与图4B所示的晶体管411以及图5所示的晶体管412相同的结构且将氧化物半导体膜用于沟道形成区的晶体管。

另外，在图6B所示的NAND型电路中，作为晶体管812、晶体管813，也可以隔着氧化物半导体膜在与栅电极重叠的位置设置控制晶体管的电特性的导电层。通过控制该导电层的电位，例如控制为GND，使晶体管812、晶体管813的阈值电压进一步向正方向漂移，从而可以实现常关闭的晶体管。

在本实施方式所示的半导体装置中，通过应用将氧化物半导体用于其沟道形成区的关态电流（off-state current）极小的晶体管，可以充分降低耗电量。

通过层叠使用彼此不同的半导体材料的半导体元件，可以提供实现微型化及高集成化且具有稳定的高电特性的半导体装置及该半导体装置的制造方法。

在本实施方式中示出使用实施方式2所示的晶体管的NOR型电路和NAND型电路的例子，但是不局限于此，也可以使用实施方式1或实施方式2所示的晶体管形成AND电路或OR电路等。例如，可以制造如下半导体装置（存储装置），该半导体装置使用实施方式1或实施方式2所示的晶体管，即使在没有电力供应的情况下也能够保持存储内容，并且对写入次数也没有限制。

实施方式4

在本实施方式中，作为半导体装置的一个例子，说明至少在其一部分中使用图4B所示的晶体管411和图5所示的晶体管412中的任一个的CPU（Central Processing Unit：中央处理单元）。

图7A是示出CPU的具体结构的方框图。图7A所示的CPU在衬底1190上具有：ALU1191（ALU：Arithmetic logic unit：运算电路）、ALU控制器1192、指令译码器1193、中断控制器1194、定时控制器1195、寄存器1196、寄存器控制器1197、总线接口（Bus I/F）1198、能够重写的ROM1199以及ROM接口（ROM I/F）1189。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图7A所示的CPU只不过是简化其结构而所示的一个例子，所以实际的CPU根据其用途具有各种各样的结构。

通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码之后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、定时控制器1195。

ALU控制器1192、中断控制器1194、寄存器控制器1197、定时控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。另外，中断控制器1194在执行CPU的程序时，根据其优先度或掩模的状态来判断来自外部的输入/输出装置或外围电路的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并对应于CPU的状态来进行寄存器1196的读出或写入。

另外，定时控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作定时的信号。例如，定时控制器1195具有根据基准时钟信号CLK1来生成内部时钟信号CLK2的内部时钟发生器，并将该内部时钟信号CLK2供应到上述各种电路。

在图7A所示的CPU中，在寄存器1196中设置有存储单元。

在图7A所示的CPU中，寄存器控制器1197根据ALU1191的指令进行寄存器1196中的保持工作的选择。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择由触发器保持数据还是由电容元件保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容元件保持数据的情况下，对电容元件进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。

如图7B或图7C所示，可以通过在存储单元群和施加有电源电位VDD或电源电位VSS的节点之间设置开关元件来进行电源的停止。以下对图7B和7C的电路进行说明。

图7B和图7C示出用来控制对存储单元供应电源电位的开关元件包括图4B所示的晶体管411及图5所示的晶体管412中的任一个的存储电路的结构的一个例子。

图7B所示的存储装置包括开关元件1141以及具有多个存储单元1142的存储单元群1143。存储单元群1143所具有的各存储单元1142通过开关元件1141施加有高电平的电源电位VDD。并且，存储单元群1143所具有的各存储单元1142施加有信号IN的电位和低电平的电源电位VSS。

在图7B中，作为开关元件1141使用图4B所示的晶体管411和图5所示的晶体管412中的任一个的晶体管，并且该晶体管的开关被施加到其栅电极层的信号SigA控制。

虽然在图7B中示出开关元件1141只具有一个晶体管的结构，但是对其没有特别的限制，也可以具有多个晶体管。当开关元件1141具有多个用作开关元件的晶体管时，既可以将上述多个晶体管并联地连接，又可以将上述多个晶体管串联地连接，还可以组合并联和串联地连接。

此外，在图7B中，由开关元件1141控制对存储单元群1143所具有的各存储单元1142供应高电平的电源电位VDD，但是也可以由开关元件1141控制供应低电平的电源电位VSS。

另外，图7C示出存储装置的一个例子，其中通过开关元件1141对存储单元群1143所具有的各存储单元1142供应低电平的电源电位VSS。可以由开关元件1141控制对存储单元群1143所具有的各存储单元1142供应低电平的电源电位VSS。

即使在存储单元群和施加有电源电位VDD或电源电位VSS的节点之间设置开关元件来暂时停止CPU的动作而停止供应电源电压，也能够保持数据，从而可以降低耗电量。具体地说，例如，在个人计算机的使用者停止对键盘等输入装置输入数据时，可以停止CPU的工作，由此可以降低耗电量。

在此，虽然以CPU为例子来说明，但是也可以将上述晶体管应用于DSP（Digital Signal Processor：数字信号处理器）、定制LSI、FPGA（Field Programmable Gate Array：现场可编程门阵列）等的LSI。

以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。

实施方式5

在本实施方式中，通过将液晶显示装置作为一个例子来说明本发明的一个方式的半导体装置。

图8A示出半导体装置的结构例子。图8A所示的半导体装置包括：像素部100；扫描线驱动电路104；信号线驱动电路106；分别配置为平行或大致平行，并且其电位被扫描线驱动电路104控制的m个扫描线107；以及分别配置为平行或大致平行，并且其电位被信号线驱动电路106控制的n个信号线109。像素部100还具有配置为矩阵状的多个像素101。此外，还包括沿着扫描线107分别配置为平行或大致平行的电容线115。电容线115也可以沿着信号线109分别配置为平行或大致平行。

各扫描线107与在像素部100中配置于m行n列的像素101中的配置在任一行的n个像素101电连接。此外，各信号线109与配置于m行n列的像素101中的配置在任一列上的m个像素101电连接。m和n都为1以上的整数。另外，各电容线115与配置于m行n列的像素101中的配置在任一行的n个像素101电连接。此外，当电容线115沿着信号线109分别配置为平行或大致平行时，电容线115与配置于m行n列的像素101中的配置在任一列的m个像素101电连接。

图8B是图8A所示的半导体装置所具有的像素101的电路图的一个例子。图8B所示的像素101包括：栅电极与扫描线107电连接，源电极与信号线109电连接的晶体管103；一个电极与晶体管103的漏电极电连接，另一个电极与供应固定的电位的电容线115电连接的电容元件105；以及像素电极电连接到晶体管103的漏电极及电容元件105的一个电极，以与像素电极相对的方式设置的电极（对置电极）电连接到供应对置电位的布线的液晶元件108。

液晶元件108是通过夹在形成晶体管103及像素电极的衬底与形成对置电极的衬底之间的液晶的光学调制作用来控制光的透过或遮光的元件。注意，液晶的光学调制作用由施加到液晶的电场（包括横向电场、纵向电场或倾斜方向电场）控制。

接下来，对于液晶显示装置的像素101的具体的结构例子进行说明。图9示出像素101的俯视图。注意，在图9中省略对置电极及液晶元件。

在图9中，以延伸到大致正交于信号线109的方向（图9中的左右方向）的方式设置有扫描线107。以延伸到大致正交于扫描线107的方向（图9中的上下方向）的方式设置有信号线109。以延伸到平行于扫描线107的方向的方式设置有电容线115。注意，扫描线107及电容线115电连接到扫描线驱动电路104（参照图8A），信号线109电连接到信号线驱动电路106（参照图8A）。

在扫描线107与信号线109交叉的区域设置有晶体管103。晶体管103至少包括：具有沟道形成区的氧化物半导体膜的叠层膜111；栅电极；栅极绝缘膜（未图示于图9）；源电极；以及漏电极。

如图10所示，氧化物半导体膜的叠层膜111以第一氧化物半导体膜111a、第二氧化物半导体膜111b、第三氧化物半导体膜111c的顺序层叠。适当地选择第一氧化物半导体膜111a、第二氧化物半导体膜111b以及第三氧化物半导体膜111c的材料，使氧化物半导体膜的叠层膜111具有如下结构：与第一氧化物半导体膜111a的传导带下端和第三氧化物半导体膜111c的传导带下端相比，第二氧化物半导体膜111b的传导带下端离真空能级最深的阱结构。在本实施方式中，使用In:Ga:Zn=1:3:2的原子数比的靶材形成第一氧化物半导体膜111a和第三氧化物半导体膜111c，使用In:Ga:Zn=1:1:1的原子数比的靶材形成第二氧化物半导体膜111b。利用氧化物半导体膜的叠层膜111形成埋沟，减少氧缺陷并且提高晶体管103的可靠性。

另外，由于氧化物半导体膜的叠层膜111可以通过利用适当的条件进行成膜或加热处理来极大地降低关态电流（off-state current），所以可以减少半导体装置的耗电量。

另外，扫描线107也用作晶体管103的栅电极，信号线109也用作晶体管103的源电极。导电膜113用作晶体管103的漏电极，通过开口117与像素电极121电连接。注意，图9中的像素电极121省略阴影线地示出。此外，下文在指晶体管的栅电极时也会记载为扫描线107，在指晶体管的源电极时也会记载为信号线109。

在像素101内的被电容线115及信号线109围绕的区域设置有电容元件105。电容元件105通过设置在开口123中的导电膜125与电容线115电连接。电容元件105包括：具有透光性的氧化物半导体膜119；具有透光性的像素电极121；以及作为介电膜包括在晶体管103中的具有透光性的绝缘膜（未图示于图9）。也就是说，电容元件105具有透光性。

如上所述，由于氧化物半导体膜119具有透光性，所以可以在像素101内形成大（面积大）的电容元件105。因此，可以不降低开口率，或提高开口率，并且得到电荷容量被扩大的半导体装置。此外，通过提高开口率可以得到显示质量好的半导体装置。

在此，记载使用氧化物半导体的晶体管的特征。使用氧化物半导体的晶体管为n沟道型晶体管。另外，氧化物半导体所包含的氧缺陷有时会产生载流子，有可能导致晶体管的电特性及可靠性降低。例如，当晶体管的阈值向负向变动并且栅电压为0V时，有时会有漏电流流动。像这样，将在栅电压为0V时有漏电流流动的特性称为常导通（normally-on）特性。另外，在栅电压为0V时可以判断为漏电流不流动的特性称为常关闭（normally-off）特性。

优选尽可能地减少氧化物半导体膜的叠层膜111所包含的缺陷，典型为氧缺陷。例如，利用在平行于膜表面的方向上施加磁场的电子自旋共振法的g值为1.93的自旋密度（相当于氧化物半导体膜中的缺陷密度）优选降低到检测器的检测下限以下。通过尽可能地减少以氧缺陷为代表的氧化物半导体膜所包含的缺陷，可以抑制晶体管103成为常导通特性，并可以提高半导体装置的电特性及可靠性。

优选尽可能地减少氧化物半导体膜的叠层膜111所包含的杂质（氢、水分、第14族元素等），使其成为被高纯度化的氧化物半导体膜，并成为i型而抑制晶体管103成为常导通特性的情况，尽可能降低晶体管103的关态电流。因此，可以制造具有良好的电特性的半导体装置。此外，可以制造可靠性被提高的半导体装置。

接下来，图10示出图9的点划线A1-A2间以及点划线B1-B2间的截面图。

液晶显示装置的像素101的截面结构如下。液晶显示装置包括：在衬底102上形成的元件部分；在衬底150上形成的元件部分；以及夹在上述两个元件部分中的液晶层。

首先，对形成在衬底102上的元件部分的结构进行说明。在衬底102上设置有用作晶体管103的栅电极的扫描线107以及设置在与扫描线107同一表面上的电容线115。在扫描线107及电容线115上设置有栅极绝缘膜127。在栅极绝缘膜127的与扫描线107重叠的区域上设置有氧化物半导体膜的叠层膜111，在栅极绝缘膜127上设置有氧化物半导体膜119。在氧化物半导体膜的叠层膜111及栅极绝缘膜127上设置有用作晶体管103的源电极的信号线109以及用作晶体管103的漏电极的导电膜113。在栅极绝缘膜127中设置有到达电容线115的开口123，在开口123、栅极绝缘膜127及氧化物半导体膜119上设置有导电膜125。在栅极绝缘膜127、信号线109、氧化物半导体膜的叠层膜111、导电膜113、导电膜125及氧化物半导体膜119上设置有用作晶体管103的保护绝缘膜的绝缘膜129、绝缘膜131及绝缘膜132。在绝缘膜129、绝缘膜131及绝缘膜132中设置有到达导电膜113的开口117，在开口117及绝缘膜132上设置有像素电极121。此外，在像素电极121及绝缘膜132上设置有用作取向膜的绝缘膜158。另外，也可以在衬底102与扫描线107、电容线115及栅极绝缘膜127之间设置有基底绝缘膜。

在本结构中的电容元件105中，用作一对电极中的一个电极的是使用与第三氧化物半导体膜111c相同的工序形成的氧化物半导体膜119，一对电极中的另一个电极是像素电极121，设置在一对电极之间的介电膜是绝缘膜129、绝缘膜131及绝缘膜132。

下面，记载上述结构的构成要素的详细内容。

虽然对衬底102的材质等没有大的限制，但是至少需要具有能够承受半导体装置的制造工序中的加热处理的耐热性。例如，有玻璃衬底、陶瓷衬底、塑料衬底等，作为玻璃衬底使用钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃等无碱玻璃衬底即可。另外，作为衬底102也可以使用石英衬底、蓝宝石衬底等。

扫描线107及电容线115采用以钼（Mo）、钛（Ti）、钨（W）、钽（Ta）、铝（Al）、铜（Cu）、铬（Cr）、钕（Nd）、钪（Sc）等金属材料或以这些金属材料为主要成分的合金材料的单层或叠层的结构来设置。

作为扫描线107及电容线115的一个例子，可以举出：使用包含硅的铝的单层结构；在铝上层叠钛的两层结构；在氮化钛上层叠钛的两层结构；在氮化钛上层叠钨的两层结构；在氮化钽上层叠钨的两层结构；在铜-镁-铝合金上层叠铜的两层结构；以及依次层叠氮化钛、铜和钨的三层结构等。

另外，作为扫描线107及电容线115的材料，可以使用能够应用于像素电极121的具有透光性的导电材料。

扫描线107及电容线115优选使用低电阻材料的铝或铜。通过使用铝或铜，可以减少信号延迟，从而提高显示质量。另外，由于铝的耐热性低，因此容易产生小丘、晶须或迁移所导致的不良。为了防止铝的迁移，优选在铝上层叠其熔点比铝高的金属材料如钼、钛、钨等。此外，在使用铜时，为了防止迁移所导致的不良或铜元素的扩散，也优选层叠其熔点比铜高的金属材料如钼、钛、钨等。

栅极绝缘膜127使用如氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或Ga-Zn类金属氧化物等绝缘材料，并且以单层结构或叠层结构设置。另外，为了提高与作为氧化物半导体膜的叠层膜111的氧化物半导体膜的界面特性，栅极绝缘膜127中的至少接触于氧化物半导体膜的叠层膜111的区域优选使用氧化绝缘膜形成。

另外，通过作为栅极绝缘膜127设置对氧、氢、水等具有阻挡性的绝缘膜，可以防止氧从氧化物半导体膜的叠层膜111扩散到外部，还可以防止氢、水等从外部侵入到该氧化物半导体膜的叠层膜中。作为对氧、氢、水等具有阻挡性的绝缘膜，可以举出氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氮化硅等。

此外，通过作为栅极绝缘膜127使用硅酸铪（HfSiO_x）、含有氮的硅酸铪（HfSi_xO_yN_z）、含有氮的铝酸铪（HfAl_xO_yN_z）、氧化铪、氧化钇等high-k材料，可以降低晶体管103的栅极泄漏。

此外，栅极绝缘膜127优选采用如下叠层结构。作为第一氮化硅膜设置缺陷量少的氮化硅膜，作为第二氮化硅膜在第一氮化硅膜上设置氢脱离量及氨脱离量少的氮化硅膜，在第二氮化硅膜上优选设置作为上述栅极绝缘膜127举出的氧化绝缘膜中的任一个。

作为第二氮化硅膜，优选使用当利用热脱附谱分析法分析时氢分子的脱离量为小于5×10²¹分子/cm³，优选为3×10²¹分子/cm³以下，更优选为1×10²¹分子/cm³以下，氨分子的脱离量为小于1×10²²分子/cm³，优选为5×10²¹分子/cm³以下，更优选为1×10²¹分子/cm³以下的氮化绝缘膜。通过使用上述第一氮化硅膜及第二氮化硅膜作为栅极绝缘膜127的一部分，可以形成缺陷量少，并且氢和氨的脱离量少的栅极绝缘膜作为栅极绝缘膜127。其结果，可以减少栅极绝缘膜127所含有的氢和氮的向氧化物半导体膜的叠层膜111移动的量。

在晶体管中，当在氧化物半导体膜的叠层膜111与栅极绝缘膜的界面或栅极绝缘膜中存在陷阱能级（也称为界面态）时，会成为晶体管的阈值电压变动，典型为阈值的负向变动，以及亚阈值摆幅值（S值）增大的原因，该亚阈值摆幅值是指当晶体管处于导通状态时为了使漏电流变化一位数而所需的栅电压。其结果，有每个晶体管的电特性产生偏差的问题。因此，通过作为栅极绝缘膜使用缺陷量少的氮化硅膜并在与第一氧化半导体膜111a接触的区域设置氧化绝缘膜，可以减少阈值电压的负向漂移，并且可以抑制S值的增大。

可以将栅极绝缘膜127的厚度设定为5nm以上且400nm以下，优选设定为10nm以上且300nm以下，更优选设定为50nm以上且250nm以下。

在本实施方式中，第一氧化物半导体膜111a为晶化度低的膜，第二氧化物半导体膜111b和第三氧化物半导体膜111c为具有晶体结构的晶化度高的膜。第一氧化物半导体膜111a为晶化度低的膜，在形成第二氧化物半导体膜111b之后，进行构图和加热处理（200℃以上且550℃以下），然后，形成第三氧化物半导体膜111c和氧化物半导体膜119。另外，即使在构图之后不进行加热处理也可以根据第三氧化物半导体膜111c的成膜条件形成具有晶体结构的氧化物半导体膜。注意，第三氧化物半导体膜111c的一部分，也就是指与栅极绝缘膜接触并且与第二氧化物半导体膜111b不重叠的区域，为晶化度低的区域。此外，使用与第三氧化物半导体膜111c相同的工序而形成的氧化物半导体膜119为晶化度低的膜。另外，在使用In:Ga:Zn=1:3:2的原子数比的靶材形成第二氧化物半导体膜111b、并使用In:Ga:Zn=1:1:1的原子数比的靶材形成第三氧化物半导体膜111c及氧化物半导体膜119的情况下，第三氧化物半导体膜111c的一部分，也就是指与栅极绝缘膜接触并且与第二氧化物半导体膜111b不重叠的区域，也可以成为晶化度高的膜，而氧化物半导体膜119也可以成为晶化度高的膜。另外，氧化物半导体膜的叠层膜111的厚度为1nm以上且100nm以下，优选为1nm以上且50nm以下，更优选为3nm以上且20nm以下。

通过使晶体管103成为能够形成埋沟的晶体管来减少氧缺陷并提高晶体管的可靠性。

另外，作为氧化物半导体膜的叠层膜111及氧化物半导体膜119，可以应用能隙为2eV以上，优选为2.5eV以上，更优选为3eV以上的氧化物半导体。像这样，通过使用能隙宽的氧化物半导体，可以减少晶体管103的关态电流。

用作晶体管103的源电极的信号线109、用作晶体管103的漏电极的导电膜113及电连接电容元件105的氧化物半导体膜119和电容线115的导电膜125采用使用可以应用于扫描线107及电容线115的材料的单层结构或叠层结构设置。

用作晶体管103的保护绝缘膜及电容元件105的介电膜的绝缘膜129、绝缘膜131、绝缘膜132都是使用可以应用于栅极绝缘膜127的材料的绝缘膜。尤其优选绝缘膜129及绝缘膜131为氧化绝缘膜，而绝缘膜132为氮化绝缘膜。此外，通过使用氮化绝缘膜作为绝缘膜132，可以抑制氢和水等杂质从外部侵入到晶体管103（尤其是第二氧化物半导体膜111b）。另外也可以采用不设置绝缘膜129的结构。

另外，绝缘膜129和绝缘膜131中的一方或双方优选为含有比满足化学计量组成多的氧的氧化绝缘膜。由此，可以防止该氧化物半导体膜的氧脱离，并且将氧过剩区所包含的该氧移动到氧化物半导体膜中，而可以减少氧缺陷。例如，通过使用利用热脱附谱分析法（TDS:Thermal Desorption Spectroscopy，以下称为TDS分析）测量的氧分子的放出量为1.0×10¹⁸分子/cm³以上的氧化绝缘膜，可以减少该氧化物半导体膜所包含的氧缺陷。另外，绝缘膜129和绝缘膜131中的一方或双方也可以是部分含有超过化学计量组成的氧的区域（氧过剩区）的氧化绝缘膜，并且由于至少在与氧化物半导体膜的叠层膜111重叠的区域中有氧过剩区，所以可以防止氧从该氧化物半导体膜脱离，并且将氧过剩区域所包含的该氧移动到氧化物半导体膜中，而可以减少氧缺陷。

当绝缘膜131是含有比满足化学计量组成多的氧的氧化绝缘膜时，绝缘膜129优选为透过氧的氧化绝缘膜。另外，从外部进入到绝缘膜129中的氧并不是都透过绝缘膜129移动，也有停留在绝缘膜129的氧。此外，也有预先就包含在绝缘膜129中并且从绝缘膜129向外部移动的氧。因此，绝缘膜129优选为氧的扩散系数大的氧化绝缘膜。

另外，由于绝缘膜129接触于第三氧化物半导体膜111c，所以绝缘膜129优选为不仅透过氧，而且还降低与第三氧化物半导体膜111c的界面能级的氧化绝缘膜。例如，绝缘膜129优选为膜中的缺陷密度比绝缘膜131低的氧化绝缘膜。具体地说，绝缘膜129优选为通过电子自旋共振法测量的g值=2.001（E’-center）处的自旋密度为3.0×10¹⁷spins/cm³以下，更优选为5.0×10¹⁶spins/cm³以下的氧化绝缘膜。另外，通过电子自旋共振法测量的在g值=2.001处的自旋密度对应于绝缘膜129所包含的悬空键的量。

可以将绝缘膜129的厚度设定为5nm以上且150nm以下，优选为5nm以上且50nm以下，更优选为10nm以上且30nm以下。可以将绝缘膜131的厚度设定为30nm以上且500nm以下，优选为150nm以上且400nm以下。

当绝缘膜132为氮化绝缘膜时，绝缘膜129和绝缘膜131中的一方或双方优选为对氮具有阻挡性的绝缘膜。例如，通过将绝缘膜132形成为致密的氧化绝缘膜可以使其对氮具有阻挡性，具体地说，优选采用以25℃使用0.5wt%的氢氟酸时的蚀刻速度为10nm/分钟以下的氧化绝缘膜。

另外，当绝缘膜129和绝缘膜131中的一方或双方为含有氮的氧化绝缘膜如氧氮化硅或氮氧化硅等时，通过SIMS得到的氮浓度为SIMS检测下限以上且小于3×10²⁰atoms/cm³，优选为1×10¹⁸atoms/cm³以上且1×10²⁰atoms/cm³以下。由此，可以减少向晶体管103所包括的氧化物半导体膜的叠层膜111移动的氮的量。另外，这样可以减少含有氮的氧化绝缘膜本身的缺陷量。

作为绝缘膜132，也可以设置含氢量少的氮化绝缘膜。该氮化绝缘膜例如为通过TDS分析测量的氢分子的放出量为小于5.0×10²¹molecules/cm³，优选为小于3.0×10²¹molecules/cm³，更优选为小于1.0×10²¹molecules/cm³的氮化绝缘膜。

将绝缘膜132的厚度设定为能够具有抑制氢和水等杂质从外部侵入的功能的厚度。例如，可以将绝缘膜132的厚度设定为50nm以上且200nm以下，优选为50nm以上且150nm以下，更优选为50nm以上且100nm以下。

像素电极121使用铟锡氧化物、含有氧化钨的铟氧化物、含有氧化钨的铟锌氧化物、含有氧化钛的铟氧化物、含有氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等具有透光性的导电材料来设置。此外，也可以将图8A所示的扫描线驱动电路104和信号线驱动电路106形成于同一衬底上，在制造使用氧化物半导体膜的晶体管作为配置于扫描线驱动电路104和信号线驱动电路106的晶体管时，也可以使用与像素电极121相同的工序在氧化物半导体膜上方形成用作背栅极的电极。通过将用作背栅极的电极配置于重叠于扫描线驱动电路104、信号线驱动电路106的上方的位置，可以提高可靠性。

接下来，说明设置在衬底150上的元件部分的结构。在衬底150上设置有遮光膜152，并在遮光膜152上以与像素电极121对置的方式设置有电极（对置电极154）。另外，在对置电极154上设置有用作取向膜的绝缘膜156。

遮光膜152抑制来自背光或外部的光照射于晶体管103。遮光膜152可以使用金属或含有颜料的有机树脂等材料来形成。另外，遮光膜152除了可以设置在像素101的晶体管103上，还可以设置在扫描线驱动电路104、信号线驱动电路106（参照图8A至图8C）等像素部100以外的区域。

另外，也可以在相邻的遮光膜152之间设置具有使规定的波长的光透过的功能的着色膜。此外，也可以在遮光膜152及着色膜与对置电极154之间设置保护膜。

对置电极154适当地使用像素电极121所示的具有透光性的导电材料来设置。

液晶元件108包括像素电极121、对置电极154及液晶层160。另外，在设置于衬底102的元件部分的用作取向膜的绝缘膜158与设置于衬底150的元件部分的用作取向膜的绝缘膜156之间夹有液晶层160。此外，像素电极121和对置电极154隔着液晶层160重叠。

在此，参照图8C所示的电路图及图10所示的截面图对本实施方式所示的像素101所包括的各构成要素的连接结构进行说明。

图8C是示出图8A所示的半导体装置所包括的像素101的详细的电路图的一个例子。如图8C及图10所示，晶体管103包括：具有栅电极107a的扫描线107；具有源电极109a的信号线109；以及具有漏电极113a的导电膜113。

在电容元件105中，隔着导电膜125与电容线115连接的氧化物半导体膜119用作一个电极。此外，与包括漏电极113a的导电膜113连接的像素电极121用作另一个电极。另外，设置于氧化物半导体膜119与像素电极121之间的绝缘膜129、绝缘膜131及绝缘膜132用作介电膜。

液晶元件108包括：像素电极121；对置电极154；以及设置于像素电极121与对置电极154之间的液晶层160。

在电容元件105中，即使氧化物半导体膜119的结构与第三氧化物半导体膜111c相同，氧化物半导体膜119也用作电容元件105的电极。这是因为像素电极121可以用作栅电极，绝缘膜129、绝缘膜131以及绝缘膜132可以用作栅极绝缘膜，电容线115可以用作源电极或漏电极，其结果，可以使电容元件105与晶体管同样地工作，而使氧化物半导体膜119成为导通状态。也就是说，可以使电容元件105成为MOS电容器，通过控制对电容线115施加的电位可以使氧化物半导体膜119成为导通状态，并可以使氧化物半导体膜119用作电容元件中的一个电极。此时，将施加到电容线115的电位设定为如下。为了使液晶元件108（参照图8C）工作，像素电极121的电位向正向及负向变动。为了使电容元件105（MOS电容器）成为常导通状态，需要始终将电容线115的电位设定为比施加到像素电极121的电位低出电容元件105（MOS电容器）的阈值电压以上的电位。也就是说，由于氧化物半导体膜119的结构与第三氧化物半导体膜111c相同，所以将电容线115的电位设定为低出晶体管103的阈值电压以上即可。由此形成沟道，所以可以使电容元件105（MOS电容器）成为常导通状态。

另外，通过使氧透过设置在氧化物半导体膜的叠层膜111及氧化物半导体膜119上的绝缘膜129，并且使该绝缘膜129成为与第三氧化物半导体膜111c的界面能级变低的氧化绝缘膜，使绝缘膜131成为含有氧过剩区的氧化绝缘膜或含有氧比满足化学计量组成的氧多的氧化绝缘膜，可以容易地向氧化物半导体膜的叠层膜111供应氧。由此，可以在防止氧从氧化物半导体膜的叠层膜111脱离的同时，将绝缘膜131所包含的该氧移动到氧化物半导体膜的叠层膜111中，而减少氧化物半导体膜的叠层膜111所包含的氧缺陷。其结果，可以抑制晶体管103成为常导通特性，并且能够控制施加到电容线115的电位而使电容元件105（MOS电容器）成为常导通状态，从而可以提高半导体装置的电特性及可靠性。

另外，通过作为在绝缘膜131上设置的绝缘膜132使用氮化绝缘膜，可以抑制氢、水等杂质从外部侵入到氧化物半导体膜的叠层膜111及氧化物半导体膜119中。而且，通过作为绝缘膜132设置氢含量少的氮化绝缘膜，可以抑制晶体管103及电容元件105（MOS电容器）的电特性变动。

另外，在像素101内可以形成大（面积大）的电容元件105。因此，可以不降低开口率或提高开口率地得到电荷容量被扩大的半导体装置。此外，通过提高开口率可以得到显示质量高的半导体装置。

实施方式6

本说明书所公开的半导体装置可以应用于多种电子设备（包括游戏机）。作为电子设备，可以举出电视机、监视器等显示装置、照明装置、台式或笔记本型个人计算机、文字处理机、再现存储在DVD（Digital Versatile Disc：数字通用光盘）等记录介质中的静态图像或动态图像的图像再现装置、便携式CD播放器、收音机、磁带录音机、头戴式耳机音响、音响、无绳电话子机、步话机、移动电话机、车载电话、便携式游戏机、计算器、便携式信息终端、电子笔记本、电子书阅读器、电子翻译器、声音输入器、摄像机、数字静态照相机、电动剃须刀、微波炉等高频加热装置、电饭煲、洗衣机、吸尘器、空调器等空调设备、洗碗机、烘碗机、干衣机、烘被机、电冰箱、电冷冻箱、电冷藏冷冻箱、DNA保存用冰冻器、烟探测器、放射线测量器、透析装置等医疗设备等。再者，还可以举出工业设备诸如引导灯、信号机、传送带、自动扶梯、电梯、工业机器人、蓄电系统等。另外，利用使用石油的引擎或来自非水类二次电池的电力通过电动机推进的移动体等也包括在电子设备的范畴内。作为上述移动体，例如可以举出电动汽车（EV）、兼具内燃机和电动机的混合动力汽车（HEV）、插电式混合动力汽车（PHEV）、使用履带代替这些的车轮的履带式车辆、包括电动辅助自行车的电动自行车、摩托车、电动轮椅、高尔夫球车、小型或大型船舶、潜水艇、直升机、飞机、火箭、人造卫星、太空探测器、行星探测器、宇宙飞船。图14A至15B示出这些电子设备的具体例子。

图14A和14B是翻盖式平板终端。图14A是打开的状态的平板终端，并且包括框体9630、显示部9631a、显示部9631b、显示模式切换开关9034、电源开关9035、省电模式切换开关9036、卡子9033以及操作开关9038。

在图14A和14B所示的便携式设备中，使用进行图像处理或运算处理的CPU。作为该CPU可以使用实施方式4所示的CPU，当使用上述CPU时，可以降低便携式设备的耗电量。

另外，显示部9631a、9631b可以使用实施方式5所示的显示装置，使用该装置可以提高可靠性。

在显示部9631a中，可以将其一部分用作触摸屏的区域9632a，并且可以通过按触所显示的操作键9638来输入数据。此外，作为一个例子，示出显示部9631a的一半只具有显示的功能，而另一半具有触摸屏的功能的结构，但是不局限于该结构。也可以采用使显示部9631a的所有区域具有触摸屏的功能的结构。例如，可以使显示部9631a的整个面显示键盘按钮来将其用作触摸屏，并且将显示部9631b用作显示屏面。

在显示部9631b中与显示部9631a同样也可以将其一部分用作触摸屏的区域9632b。此外，通过使用手指或触屏笔等按触触摸屏上的显示键盘显示切换按钮9639的位置，可以在显示部9631b上显示键盘按钮。

此外，也可以对触摸屏的区域9632a和触摸屏的区域9632b同时进行触摸输入。

显示模式切换开关9034能够切换竖屏显示和横屏显示等显示的方向并选择黑白显示或彩色显示的切换等。根据通过平板终端所内置的光传感器检测到的使用时的外光的光量，省电模式切换开关9036可以将显示的亮度设定为最适合的亮度。平板终端除了光传感器以外还可以内置陀螺仪或加速度传感器等检测倾斜度的传感器等的其他检测装置。

图14A示出显示部9631b的显示面积与显示部9631a的显示面积相同的例子，但是不局限于此，既可以使一方的尺寸和另一方的尺寸不同又可以使它们的显示质量有差异。例如显示部9631a和显示部9631b中的一方与另一方相比可以进行更高精细的显示。

图14B是合上的状态的平板终端，并且包括框体9630、太阳能电池9633、充放电控制电路9634、电池9635以及DCDC转换器9636。此外，在图14B中，作为充放电控制电路9634的一个例子示出具有电池9635和DCDC转换器9636的结构。

此外，平板终端能够进行折叠，因此不使用时可以合上框体9630。因此，可以保护显示部9631a和显示部9631b，而可以提供一种具有良好的耐久性且从长期使用的观点来看具有良好的可靠性的平板终端。

此外，图14A和14B所示的平板终端还可以具有如下功能：显示各种各样的数据（静态图像、动态图像、文字图像等）；将日历、日期或时刻等显示在显示部上；对显示在显示部上的数据进行操作或编辑的触摸输入；通过各种各样的软件（程序）控制处理等。

通过利用安装在平板终端的表面上的太阳能电池9633，可以将电力供应到触摸屏、显示部或图像信号处理部等。另外，由于可以将太阳能电池9633设置在框体9630的一面或两面，来高效地对电池9635进行充电，所以是优选的。另外，当作为电池9635使用锂离子电池时，有可以实现小型化等的优点。

另外，参照图14C所示的方框图对图14B所示的充放电控制电路9634的结构和工作进行说明。图14C示出太阳能电池9633、电池9635、DCDC转换器9636、转换器9637、开关SW1至开关SW3以及显示部9631，电池9635、DCDC转换器9636、转换器9637、开关SW1至开关SW3对应于图14B所示的充放电控制电路9634。

首先，说明在利用外光使太阳能电池9633发电时的工作的例子。使用DCDC转换器9636对太阳能电池所产生的电力进行升压或降压以使它成为用来对电池9635进行充电的电压。并且，当利用来自太阳能电池9633的电力使显示部9631工作时，将开关SW1打开，并且，利用转换器9637将其升压或降压到显示部9631所需要的电压。另外，当不进行显示部9631中的显示时，可以采用将开关SW1断开且将开关SW2打开来对电池9635进行充电的结构。

注意，作为发电单元的一个例子示出太阳能电池9633，但是不局限于此，也可以使用压电元件（piezoelectric element）或热电转换元件（珀耳帖元件（peltier element））等其他发电单元进行电池9635的充电。例如，也可以使用以无线（不接触）的方式能够收发电力来进行充电的无线电力传输模块或组合其他充电方法进行充电。

在图15A的电视装置8000中，框体8001组装有显示部8002，利用显示部8002可以显示影像，并且可以从扬声器部8003输出声音。

此外，作为显示部8002，可以使用实施方式5所示的显示装置，使用该装置可以提高可靠性。

电视装置8000也可以具备接收机及调制解调器等。电视装置8000可以通过利用接收机接收一般的电视广播。再者，通过调制解调器连接到有线或无线方式的通信网络，也可以进行单向（从发送者到接收者）或双向（发送者和接收者之间或接收者之间等）的信息通信。

此外，电视装置8000也可以具备用来进行信息通信的CPU、存储器等。电视装置8000也可以使用实施方式4所示的CPU。

在图15A中，具有室内机8200和室外机8204的空调器是使用实施方式6的CPU的电子设备的一个例子。具体地说，室内机8200具有框体8201、送风口8202、CPU8203等。在图15A中，例示出CPU8203设置在室内机8200中的情况，但是CPU8203也可以设置在室外机8204中。或者，也可以在室内机8200和室外机8204的双方中设置CPU8203。通过将实施方式4所示的CPU用于空调器的CPU，可以实现低耗电量化。

在图15A中，电冷藏冷冻箱8300是具备使用氧化物半导体的CPU的电子设备的一个例子。具体地说，电冷藏冷冻箱8300包括框体8301、冷藏室门8302、冷冻室门8303及CPU8304等。在图15A中，CPU8304设置在框体8301的内部。通过将实施方式4所示的CPU用于电冷藏冷冻箱8300的CPU8304，可以实现低耗电量化。

在图15B中，示出作为电子设备的一个例子的电动汽车的例子。电动汽车9700安装有二次电池9701。二次电池9701的电力由控制电路9702调整输出而供应到驱动装置9703。控制电路9702由具有未图示的ROM、RAM、CPU等的处理装置9704控制。通过将实施方式4所示的CPU用作电动汽车9700的CPU，可以实现低耗电量化。

驱动装置9703是单独利用直流电动机或交流电动机，或者将电动机和内燃机组合而构成。处理装置9704根据电动汽车9700的驾驶员的操作数据（加速、减速、停止等）、行车数据（爬坡、下坡等数据或者行车中的车轮受到的负荷等）等的输入数据，向控制电路9702输出控制信号。控制电路9702利用处理装置9704的控制信号调整从二次电池9701供应的电能来控制驱动装置9703的输出。当安装有交流电动机时，虽然未图示，但是还安装有将直流转换为交流的反相器。

本实施方式可以与其他实施方式适当地组合而实施。

实施例1

在本实施例中说明对氧化物半导体膜的叠层膜的晶体状态进行调查的结果。

首先，说明在本实施例中制造的样品A、样品B及比较样品C。

图11示出样品A及样品B的结构，图18A示出比较样品C的结构。

首先，说明样品A的制造方法。作为衬底700使用硅衬底，对该硅衬底进行反溅射处理。使用溅射装置，将50sccm的氩供应到溅射装置的处理室内，将处理室内的压力控制为0.6Pa，供应200W的RF电源，将处理时间设定为3分钟，将衬底温度设定为室温，而进行反溅射处理。

接着，在硅衬底上作为基底绝缘膜708形成300nm的氧化硅膜。作为溅射靶材使用氧化硅，作为溅射气体将50sccm的氧供应到溅射装置的处理室内，将处理室内的压力控制为0.4Pa，供应1.5kW的RF电源，来形成氧化硅膜。另外，将形成氧化硅膜时的衬底温度设定为100℃。

接着，通过对氧化硅膜进行CMP抛光处理，将氧化硅膜表面的面粗糙度（Ra）设定为0.2nm。抛光处理的条件为如下：作为CMP抛光衬垫使用硬质聚氨酯衬垫；作为浆料使用将NP8020（NITTAHAAS株式会社制造）的原液（二氧化硅（silica）的粒径为60nm至80nm）稀释为5倍的浆料；抛光时间为2分钟；抛光压力为0.01MPa；固定衬底的一侧的主轴转速为60rpm；以及固定有砂布（抛光衬垫）的转台转速为56rpm。

接着，在氧化硅膜上作为第一氧化物半导体膜701a使用原子数比为In:Ga:Zn=1:3:2的溅射靶材，来形成厚度为20nm的In-Ga-Zn氧化物膜。作为溅射气体将30sccm的氩和15sccm的氧供应到溅射装置的处理室内，将处理室内的压力控制为0.4Pa，供应0.5kW的直流功率，来形成该In-Ga-Zn氧化物膜。另外，将形成该In-Ga-Zn氧化物膜时的衬底温度设定为200℃。

接着，作为第二氧化物半导体膜701b使用原子数比为In:Ga:Zn=1:1:1的溅射靶材，来形成厚度为15nm的In-Ga-Zn氧化物膜。作为溅射气体将30sccm的氩和15sccm的氧供应到溅射装置的处理室内，将处理室内的压力控制为0.4Pa，供应0.5kW的直流功率，来形成该In-Ga-Zn氧化物膜。另外，将形成该In-Ga-Zn氧化物膜时的衬底温度设定为300℃。

接着，作为第三氧化物半导体膜701c使用原子数比为In:Ga:Zn=1:3:2的溅射靶材，来形成厚度为5nm的In-Ga-Zn氧化物膜。作为溅射气体将30sccm的氩和15sccm的氧供应到溅射装置的处理室内，将处理室内的压力控制为0.4Pa，供应0.5kW的直流电力，来形成该In-Ga-Zn氧化物膜。另外，将形成该In-Ga-Zn氧化物膜时的衬底温度设定为200℃。

此外，以不暴露于大气的方式连续地形成第一氧化物半导体膜701a至第三氧化物半导体膜701c。

通过上述工序制造样品A。

接着，说明样品B的制造方法。由于除了氧化物半导体膜的叠层膜701的结构之外样品B与样品A同样，所以只说明样品B与样品A不同之处。

在对基底绝缘膜708进行CMP抛光处理之后，形成第一氧化物半导体膜701a、第二氧化物半导体膜701b及第三氧化物半导体膜701c。

作为第一氧化物半导体膜701a使用原子数比为In:Ga:Zn=1:3:2的溅射靶材，来形成厚度为20nm的In-Ga-Zn氧化物膜。作为溅射气体将30sccm的氩和15sccm的氧供应到溅射装置的处理室内，将处理室内的压力控制为0.4Pa，供应0.5kW的直流电力，来形成该In-Ga-Zn氧化物膜。另外，将形成该In-Ga-Zn氧化物膜时的衬底温度设定为200℃。

接着，作为第二氧化物半导体膜701b使用原子数比为In:Ga:Zn=1:1:1的溅射靶材，来形成厚度为15nm的In-Ga-Zn氧化物膜。作为溅射气体将30sccm的氩和15sccm的氧供应到溅射装置的处理室内，将处理室内的压力控制为0.4Pa，供应0.5kW的直流电力，来形成该In-Ga-Zn氧化物膜。另外，将形成该In-Ga-Zn氧化物膜时的衬底温度设定为400℃。

通过上述工序制造样品B。

接着，说明比较样品C的制造方法。作为衬底700使用硅衬底，在该硅衬底上作为氧化物半导体膜711使用原子数比为In:Ga:Zn=1:3:2的溅射靶材，来形成厚度为100nm的In-Ga-Zn氧化物膜。作为溅射气体将30sccm的氩和15sccm的氧供应到溅射装置的处理室内，将处理室内的压力控制为0.4Pa，供应0.5kW的直流电力，来形成该In-Ga-Zn氧化物膜。另外，将形成该In-Ga-Zn氧化物膜时的衬底温度设定为200℃。

通过上述工序制造比较样品C。

通过对样品A、样品B及比较样品C进行X射线衍射（XRD:X-RayDiffraction）测量，测量各样品的晶体状态。

图12A示出样品A的In-Ga-Zn氧化物膜的XRD测量的结果，图12B示出样品B的In-Ga-Zn氧化物膜的XRD测量的结果，图18B示出比较样品C的In-Ga-Zn氧化物膜的XRD测量的结果。在图12A、图12B及图18B中，横轴表示衍射角2θ[°]，纵轴表示X射线衍射强度（任意单位）。

如图12A及图12B所示，在样品A及样品B的2θ=31°附近能够确认到起因于晶体的峰值。与此相对，如图18B所示，在样品C中不能够确认到起因于晶体的峰值。

另外，在样品A及样品B中，通过FIB切出其端面，并且利用高分辨透射电子显微镜（日本日立制造所制造的型号H9000-NAR，TEM）在加速电压为300kV的条件下观察其截面，以观察是否存在晶粒、晶粒尺寸、晶粒的分布状态。

图13A和图13B示出在样品A及样品B中观察第二氧化物半导体膜701b与第三氧化物半导体膜701c的界面的界面的结果。图13A表示以100000倍的倍率观察样品A的结果，图13B表示以100000倍的倍率观察样品B的结果。

在图13A和图13B中，确认到c轴在第二氧化物半导体膜701b中的以大致垂直于表面的方向取向的晶体。

此外，在第三氧化物半导体膜701c与第二氧化物半导体膜701b的界面也确认到晶化的区域，即c轴以大致垂直于表面的方向取向的晶体。

实施例2

在本实施例中说明对依次层叠有的第一至第三氧化物半导体膜的叠层膜进行TOF-SIMS分析的结果及进行XPS分析的结果。

首先，说明分析用样品。

本实施例的分析用样品包括：设置在n型硅衬底上的第一氧化物半导体膜；设置在第一氧化物半导体膜上的第二氧化物半导体膜；以及设置在第二氧化物半导体膜上的第三氧化物半导体膜。另外，第一至第三氧化物半导体膜的厚度分别为10nm。

此时，通过利用溅射法依次形成氧化物半导体膜，形成第一至第三氧化物半导体膜。在形成第一氧化物半导体膜时，使用原子数比为In:Ga:Zn=1:3:2的金属氧化物靶材（以冷压方式制造），成膜气氛为氧10%气氛（氧流量为20sccm，氩流量为180sccm）。此外，在形成第二氧化物半导体膜时，使用原子数比为In:Ga:Zn=3:1:2的金属氧化物靶材（以冷压方式制造），成膜气氛为氧100%气氛（氧流量为200sccm）。此外，在形成第三氧化物半导体膜时，使用原子数比为In:Ga:Zn=1:1:1的金属氧化物靶材（以湿式方式制造），成膜气氛为氧10%气氛（氧流量为20sccm，氩流量为180sccm）。再者，在形成第一至第三氧化物半导体膜时，在溅射装置中将处理室内的压力设定为0.6Pa并使用5kW的交流功率。

对上述样品进行TOF-SIMS分析。此时，作为分析装置使用ION-TOF社制造的TOFSIMS5，一次离子源为Bi。再者，以深度方向进行分析，测量面积为50μm见方。

图19示出上述TOF-SIMS的分析结果中的关于In及Ga的分析结果。此时，横轴表示样品的深度（厚度方向），纵轴表示二次离子强度。

在图19中，将深度为0nm以上且10nm以下的范围称为第一氧化物半导体膜的区域，将深度为大于10nm且20nm以下的范围称为第二氧化物半导体膜的区域，将深度为大于20nm且30nm以下的范围称为第三氧化物半导体膜的区域。

此时，对应于第二氧化物半导体膜中的InO的离子强度高于对应于第一及第三氧化物半导体膜中的InO的离子强度。

另外，对应于第二氧化物半导体膜中的GaO的离子强度低于对应于第一及第三氧化物半导体膜中的GaO的离子强度。

另外，在上述样品中以深度方向进行XPS分析。此时，作为测量装置使用ULVAC-PHI公司制造的VersaProbe，作为X射线源使用Al。再者，溅射离子为Ar，加速电压为3.0kV。此外，检测区域为100μmφ。

图20示出上述XPS分析结果中的关于In及Ga的分析结果。此时，横轴表示溅射时间，纵轴表示原子浓度。注意，图20的溅射时间对应于样品的深度方向。

从图20的结果可知，存在有Ga浓度比In浓度高的第一及第三氧化物半导体膜以及In浓度比Ga浓度高的第二氧化物半导体膜。

如上所述，可知通过改变溅射靶材的原子数比，例如可以形成In或Ga的量不同的多种氧化物半导体膜。

符号说明

10a 溅射装置

10b 溅射装置

10c 溅射装置

11 衬底供应室

12a 装载闭锁室

12b 装载闭锁室

13 传送室

14 盒式接口

15 衬底加热室

16 衬底加热室

100 像素部

101 像素

102 衬底

103 晶体管

104 扫描线驱动电路

105 电容元件

106 信号线驱动电路

107 扫描线

107a 栅电极

108 液晶元件

109 信号线

109a 源电极

111 叠层膜

111a 氧化物半导体膜

111b 氧化物半导体膜

111c 氧化物半导体膜

113 导电膜

113a 漏电极

115 电容器线

117 开口

119 氧化物半导体膜

121 像素电极

123 开口

125 导电膜

127 栅极绝缘膜

129 绝缘膜

131 绝缘膜

132 绝缘膜

150 衬底

152 遮光膜

153 遮光膜

154 对置电极

156 绝缘膜

158 绝缘膜

160 液晶层

300 衬底

301 栅电极

302 元件分离绝缘膜

303 栅极绝缘膜

304 电极层

305 电容元件

306 布线层

307a 导电膜

307b 导电膜

307c 导电膜

308 层间绝缘膜

309 布线层

310 阻挡层

311 晶体管

312 层间绝缘膜

315 电容器线

400 衬底

401 栅电极

402a 栅极绝缘膜

402b 栅极绝缘膜

403 叠层膜

403a 氧化物半导体膜

403b 氧化物半导体膜

403c 氧化物半导体膜

405a 电极层

405b 电极层

407 绝缘膜

407a 保护绝缘膜

407b 保护绝缘膜

408 保护绝缘膜

410 晶体管

411 晶体管

412 晶体管

434 布线层

435 绝缘膜

491 栅电极

700 衬底

701 叠层膜

701a 氧化物半导体膜

701b 氧化物半导体膜

701c 氧化物半导体膜

708 基底绝缘膜

711 氧化物半导体膜

801 晶体管

802 晶体管

803 晶体管

804 晶体管

811 晶体管

812 晶体管

813 晶体管

814 晶体管

1141 开关元件

1142 存储单元

1143 存储单元群

1189 ROM接口

1190 衬底

1191 ALU

1192 ALU控制器

1193 指令译码器

1194 中断控制器

1195 时序控制器

1196 寄存器

1197 寄存器控制器

1198 总线接口

1199 ROM

8000 电视装置

8001 框体

8002 显示部

8003 扬声器部

8200 室内机

8201 框体

8202 送风口

8203 CPU

8204 室外机

8300 电冷藏冷冻箱

8301 框体

8302 冷藏室门

8303 冷冻室门

8304 CPU

9033 夹子

9034 开关

9035 电源开关

9036 开关

9038 操作开关

9630 框体

9631 显示部

9631a 显示部

9631b 显示部

9632a 区域

9632b 区域

9633 太阳能电池

9634 充放电控制电路

9635 电池

9636 DCDC转换器

9637 转换器

9638 操作键

9639 按钮

9700 电动汽车

9701 二次电池

9702 控制电路

9703 驱动装置

9704 处理装置

Claims

1.一种半导体装置，包括：

半导体衬底；

所述半导体衬底上的第一氧化物半导体膜；

所述第一氧化物半导体膜上的包括第一晶体区的第二氧化物半导体膜；以及

所述第二氧化物半导体膜上的包括第二晶体区的第三氧化物半导体膜，

其中，所述第二氧化物半导体膜中的传导带的下端离真空能级深于所述第一氧化物半导体膜中的传导带的下端及所述第三氧化物半导体膜中的传导带的下端。

2.根据权利要求1所述的半导体装置，其中，包含在所述第一氧化物半导体膜及所述第三氧化物半导体膜的每一个中的Si的浓度为3×10¹⁸/cm³以下。

3.根据权利要求1所述的半导体装置，其中，包含在所述第一氧化物半导体膜及所述第三氧化物半导体膜的每一个中的碳的浓度为3×10¹⁸/cm³以下。

4.根据权利要求1所述的半导体装置，其中，所述第一晶体区包含c轴取向为实质上垂直于所述第二氧化物半导体膜的表面的方向的晶体。

5.根据权利要求1所述的半导体装置，其中，所述第一氧化物半导体膜及所述第三氧化物半导体膜都具有1×10¹⁹/cm³以上的铟含量。

6.根据权利要求1所述的半导体装置，其中，所述第二氧化物半导体膜具有多于所述第一氧化物半导体膜及所述第三氧化物半导体膜的铟含量。

7.根据权利要求1所述的半导体装置，其中，所述第一氧化物半导体膜及所述第三氧化物半导体膜包含铟、锌及镓。

8.根据权利要求1所述的半导体装置，其中，所述第二氧化物半导体膜中的基于局部能级的吸收系数为3×10^-3/cm以下。

9.根据权利要求1所述的半导体装置，其中，所述第二晶体区包含c轴取向为实质上垂直于所述第三氧化物半导体膜的表面的方向的晶体。

10.根据权利要求1所述的半导体装置，还包括：

所述第一氧化物半导体膜下的第一氮化绝缘膜；以及

所述第三氧化物半导体膜上的第二氮化绝缘膜。

11.一种半导体装置，包括：

半导体衬底；

第一晶体管，包含所述半导体衬底的一部分作为沟道形成区；

所述第一晶体管上的绝缘膜；以及

所述绝缘膜上的第二晶体管，

其中，所述第二晶体管包括：

第一氧化物半导体膜；

其中，所述第二氧化物半导体膜中的传导带的下端离真空能级深于所述第一氧化物半导体膜的传导带的下端及所述第三氧化物半导体膜中的传导带的下端。

12.根据权利要求11所述的半导体装置，其中，包含在所述第一氧化物半导体膜及所述第三氧化物半导体膜的每一个中的Si的浓度为3×10¹⁸/cm³以下。

13.根据权利要求11所述的半导体装置，其中，包含在所述第一氧化物半导体膜及所述第三氧化物半导体膜的每一个中的碳的浓度为3×10¹⁸/cm³以下。

14.根据权利要求11所述的半导体装置，其中，所述第一晶体区包含c轴取向为实质上垂直于所述第二氧化物半导体膜的表面的方向的晶体。

15.根据权利要求11所述的半导体装置，其中，所述第一氧化物半导体膜及所述第三氧化物半导体膜都具有1×10¹⁹/cm³以上的铟含量。

16.根据权利要求11所述的半导体装置，其中，所述第二氧化物半导体膜具有多于所述第一氧化物半导体膜及所述第三氧化物半导体膜的铟含量。

17.根据权利要求11所述的半导体装置，其中，所述第一氧化物半导体膜及所述第三氧化物半导体膜包含铟、锌以及镓。

18.根据权利要求11所述的半导体装置，其中，所述第二氧化物半导体膜中的基于局部能级的吸收系数为3×10^-3/cm以下。

19.根据权利要求11所述的半导体装置，其中，所述第二晶体区包含c轴取向为实质上垂直于所述第三氧化物半导体膜的表面的方向的晶体。

20.根据权利要求11所述的半导体装置，还包括所述第三氧化物半导体膜上的氮化绝缘膜，

其中，所述绝缘膜包含氮。

21.一种半导体装置的制造方法，包括如下步骤：

在半导体衬底上形成第一氧化物半导体膜；

在所述第一氧化物半导体膜上形成包括第一晶体区的第二氧化物半导体膜；以及

在所述第二氧化物半导体膜上形成包括第二晶体区的第三氧化物半导体膜，

其中，所述第三氧化物半导体膜的晶体生长从所述第三氧化物半导体膜与所述第二氧化物半导体膜之间的界面开始进行。

22.根据权利要求21所述的半导体装置的制造方法，其中，所述第二晶体区包含c轴取向为实质上垂直于所述第三氧化物半导体膜的表面的方向的晶体。