KR20180123028A - 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치 - Google Patents

반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치 Download PDF

Info

Publication number
KR20180123028A
KR20180123028A KR1020187025833A KR20187025833A KR20180123028A KR 20180123028 A KR20180123028 A KR 20180123028A KR 1020187025833 A KR1020187025833 A KR 1020187025833A KR 20187025833 A KR20187025833 A KR 20187025833A KR 20180123028 A KR20180123028 A KR 20180123028A
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
semiconductor film
film
region
insulating film
Prior art date
Application number
KR1020187025833A
Other languages
English (en)
Inventor
순페이 야마자키
준이치 고에즈카
겐이치 오카자키
마사미 진쵸
유키노리 시마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20180123028A publication Critical patent/KR20180123028A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133357—Planarisation layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/13338—Input devices, e.g. touch panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Abstract

본 발명은 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도 및 신뢰성을 향상시킨다. 산화물 반도체막을 포함하는 반도체 장치를 제공한다. 반도체 장치는 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막 및 제 3 절연막, 및 제 2 절연막 위의 게이트 전극을 포함한다. 산화물 반도체막은 제 1 산화물 반도체막, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막, 및 제 2 산화물 반도체막 위에 제 3 산화물 반도체막을 포함한다. 제 1 내지 제 3 산화물 반도체막은 같은 원소를 함유한다. 제 2 산화물 반도체막은, 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽의 결정성보다 결정 성이 낮은 영역을 포함한다.

Description

반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
본 발명의 일 실시형태는 산화물 반도체막을 포함하는 반도체 장치, 및 그 반도체 장치의 제작 방법에 관한 것이다. 본 발명의 다른 일 형태는 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 그 구동 방법, 또는 그 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 전력 저장 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 각각 포함하는 경우가 있다.
트랜지스터에 사용 가능한 반도체 재료로서, 산화물 반도체가 주목을 받고 있다. 예를 들어, 특허문헌 1에는, 복수의 산화물 반도체층에서 채널로서 기능하는 산화물 반도체층이 인듐 및 갈륨을 함유하고, 상기 인듐의 비율이 상기 갈륨의 비율보다 높은 상기 복수의 산화물 반도체층을 적층함으로써, 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)가 향상되는 반도체 장치가 개시되어 있다.
비특허문헌 1에는 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체가 In1- x Ga1+ x O3(ZnO) m (x는 -1≤x≤1을 만족시키는 숫자이고, m은 자연수임)으로 나타내어지는 동족 계열(homologous series)을 갖는 것이 개시되어 있다. 또한, 비특허문헌 1에는 동족 계열의 고용체 범위(solid solution range)가 개시되어 있다. 예를 들어, m이 1인 경우의 동족 계열의 고용체 범위에서, x는 -0.33부터 0.08까지의 범위 내에 있고, m이 2인 경우의 동족 계열의 고용체 범위에서, x는 -0.68부터 0.32까지의 범위 내에 있다.
일본 공개특허공보 제 2014-007399호
M. Nakamura, N. Kimizuka, 및 T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., 1991, Vol. 93, pp. 298-315.
채널 영역으로서 산화물 반도체막을 사용하는 트랜지스터의 전계 효과 이동도는 가능한 한 높은 것이 바람직하다. 그러나, 전계 효과 이동도가 높아지면, 트랜지스터는 그 특상에 문제를 갖고, 즉, 트랜지스터가 노멀리 온이 되는 경향이 있다. 또한, "노멀리 온"이란 게이트 전극에 대하여 전압의 인가가 없어도 채널이 존재하고, 트랜지스터를 통하여 전류가 흐르는 상태를 의미한다.
또한, 채널 영역에 산화물 반도체막을 사용하는 트랜지스터에서, 산화물 반도체막에 형성되는 산소 결손은 트랜지스터 특성에 악영향을 미친다. 예를 들어, 산화물 반도체막에 형성되는 산소 결손에서 수소가 트랩되어 캐리어 공급원으로서 작용한다. 산화물 반도체막에 생기는 캐리어 공급원은 산화물 반도체막을 포함하는 트랜지스터의 전기 특성을 변화, 대표적으로는 문턱 전압에서의 변동을 일으킨다.
예를 들어, 산화물 반도체막에서의 산소 결손의 양이 지나치게 많으면, 트랜지스터의 문턱 전압이 음의 방향으로 시프트되고, 트랜지스터가 노멀리 온 특성을 갖는다. 따라서, 산화물 반도체막의 채널 영역에서는 특히, 산소 결손의 양이 적거나, 또는 노멀리 온 특성이 나타나지 않는 산소 결손의 양인 것이 바람직하다.
상술한 문제를 감안하여, 본 발명의 일 형태의 과제는 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도 및 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제하고, 트랜지스터의 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 표시 장치를 제공하는 것이다.
또한 상술한 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 실시형태에서는, 이들 목적 모두를 달성할 필요는 없다. 상술한 목적 이외의 과제는 상기 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치이다. 반도체 장치는 제 1 절연막, 상기 제 1 절연막 위의 산화물 반도체막, 상기 산화물 반도체막 위의 제 2 절연막 및 제 3 절연막, 및 상기 제 2 절연막 위의 게이트 전극을 포함한다. 상기 산화물 반도체막은 제 1 산화물 반도체막, 상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 및 상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함한다. 상기 제 1 내지 제 3 산화물 반도체막은 같은 소자를 함유한다. 상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 결정성이 낮은 영역을 포함한다.
본 발명의 다른 일 형태는 산화물 반도체막을 포함하는 반도체 장치이다. 반도체 장치는 제 1 게이트 전극, 상기 제 1 게이트 전극 위의 제 1 절연막, 상기 제 1 절연막 위의 산화물 반도체막, 상기 산화물 반도체막 위의 제 2 절연막 및 제 3 절연막, 및 상기 제 2 절연막 위의 제 2 게이트 전극을 포함한다. 산화물 반도체막은 제 1 산화물 반도체막, 상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 및 상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함한다. 상기 제 1 내지 제 3 산화물 반도체막은 같은 원소를 함유한다. 상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 결정성이 낮은 영역을 포함한다.
본 발명의 다른 일 형태는 산화물 반도체막을 포함하는 반도체 장치이다. 반도체 장치는 제 1 게이트 전극, 상기 제 1 게이트 전극 위의 제 1 절연막, 상기 제 1 절연막 위의 산화물 반도체막, 상기 산화물 반도체막 위의 제 2 절연막 및 제 3 절연막, 및 상기 제 2 절연막 위의 제 2 게이트 전극을 포함한다. 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 제 1 절연막 및 상기 제 2 절연막에 제공된 개구를 통하여 접속된다. 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 산화물 반도체막의 단부 외측에 위치한 영역을 각각 포함한다. 상기 산화물 반도체막은 제 1 산화물 반도체막, 상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 및 상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함한다. 상기 제 1 내지 제 3 산화물 반도체막을 같은 원소를 함유한다. 상기 제 2 산화물 반도체막은, 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 결정성이 낮은 영역을 포함한다.
상술한 형태에서는, 제 1 내지 제 3 산화물 반도체막은 독립적으로 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 함유하는 것이 바람직하다.
상술한 형태에서, 원자수비는 In:M:Zn=4:2:3 또는 그 근방인 것이 바람직하다. In이 4일 때, M은 1.5 이상 2.5 이하, Zn은 2 이상 4 이하인 것이 바람직하다. 상술한 형태에서, 원자수비는 In:M:Zn=5:1:6 또는 그 근방인 것이 바람직하다. In이 5일 때, M이 0.5 이상 1.5 이하, Zn이 5 이상 7 이하인 것이 바람직하다.
상술한 형태에서, 제 2 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하는 복합 산화물 반도체인 것이 바람직하다. 제 1 영역은 In a M b Zn c O d (M은 Al, Ga, Y, 또는 Sn을 나타내고, a, b, c, 및 d는 임의의 수를 나타냄)를 함유한다. 제 2 영역은 In x Zn y O z (x, y, 및 z는 각각 임의의 수를 나타냄)를 함유한다. 상술한 형태에서 제 2 산화물 반도체막은 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 두꺼운 영역을 포함하는 것이 바람직하다.
상술한 실시형태에서, 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽이 결정부를 함유하는 것이 바람직하다. 결정부는 c축 배향을 갖는 것이 바람직하다.
본 발명의 다른 일 형태는 상술한 형태 중 어느 하나에 기재된 반도체 장치, 및 표시 소자를 포함하는 표시 장치이다. 본 발명의 다른 일 형태는 상기 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 일 형태는 상술한 형태 중 어느 하나에 기재된 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈을 포함하는 전자 기기이다. 상기 전자 기기는 조작 키 또는 배터리를 더 포함한다.
본 발명의 다른 일 형태는 산화물 반도체막을 포함하는 반도체 장치의 제작 방법이다. 그 방법은, 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 위에 산화물 반도체막을 형성하는 단계, 상기 산화물 반도체막 위에 제 2 절연막 및 제 3 절연막을 형성하는 단계, 및 상기 제 2 절연막 위에 게이트 전극을 형성하는 단계를 포함한다. 상기 산화물 반도체막을 형성하는 단계에는, 제 1 산화물 반도체막을 형성하는 단계, 상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계, 및 상기 제 2 산화물 반도체막 위에 제 3 산화물 반도체막을 형성하는 단계를 포함한다. 제 1 내지 제 3 산화물 반도체막은 진공 중에서 스퍼터링 장치를 사용하여 연속적으로 형성된다.
상술한 형태에서, 제 2 산화물 반도체막의 산소 분압은 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽의 산소 분압보다 낮은 것이 바람직하다
본 발명의 일 형태는 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도 및 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제할 수 있고, 트랜지스터의 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 신규 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 2의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도이다.
도 3의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 4의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 5의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 6의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 7의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 8의 (A) 및 (B)는 반도체 장치를 도시한 단면도이다.
도 9의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도이다.
도 10의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도이다.
도 11의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도이다.
도 12의 (A) 및 (B)는 산화물 반도체막으로 확산되는 산소 또는 과잉 산소의 확산 경로를 도시한 개략도이다.
도 13의 (A) 및 (B)는 산화물 반도체막의 상면 구조 및 단면 구조를 도시한 개략도이다.
도 14의 (A) 및 (B)는 산화물 반도체막의 상면 구조 및 단면 구조를 도시한 개략도이다.
도 15의 (A) 및 (B)는 산화물 반도체막의 상면 구조 및 단면 구조를 도시한 개략도이다.
도 16의 (A) 및 (B)는 산화물 반도체막의 상면 구조 및 단면 구조를 도시한 개략도이다.
도 17은 산화물 반도체막의 원자수비를 도시한 것이다.
도 18의 (A) 및 (B)는 스퍼터링 장치를 도시한 것이다.
도 19는 산화물 반도체가 채널 영역에 사용된 트랜지스터의 에너지 밴드를 도시한 것이다.
도 20의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM상 및 HR-TEM상이다.
도 21의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM상 및 HR-TEM상이다.
도 22의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM상 및 HR-TEM상이다.
도 23의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자선 회절 패턴을 나타낸 것이다.
도 24의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자선 회절 패턴을 나타낸 것이다.
도 25의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자선 회절 패턴을 나타낸 것이다.
도 26의 (A) 및 (B)는 전자선 회절 패턴을 나타낸 것이다.
도 27은 전자선 회절 패턴의 라인 프로파일을 나타낸 것이다.
도 28은 전자선 회절 패턴의 휘도 프로파일, 휘도 프로파일의 상대 휘도(R), 및 프로파일의 반치폭을 나타낸 것이다.
도 29의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 전자선 회절 패턴 및 휘도 프로파일을 나타낸 것이다.
도 30은 산화물 반도체막의 전자선 회절 패턴으로부터 추정한 상대 휘도를 나타낸 것이다.
도 31의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 단면 TEM상 및 그 분석을 통하여 얻은 단면 TEM상을 나타낸 것이다.
도 32의 (A) 내지 (C)는 산화물 반도체막의 SIMS 측정 결과를 나타낸 것이다.
도 33은 표시 장치의 일 형태를 도시한 상면도이다.
도 34는 표시 장치의 일 형태를 도시한 단면도이다.
도 35는 표시 장치의 일 형태를 도시한 단면도이다.
도 36은 표시 장치의 일 형태를 도시한 단면도이다.
도 37은 표시 장치의 일 형태를 도시한 단면도이다.
도 38은 표시 장치의 일 형태를 도시한 단면도이다.
도 39의 (A) 내지 (D)는 EL층을 형성하는 방법을 도시한 단면도이다.
도 40은 액적 토출 장치를 도시한 개념도이다.
도 41의 (A) 내지 (C)는 표시 장치를 도시한 블록도 및 회로도이다.
도 42는 표시 모듈을 도시한 것이다.
도 43의 (A) 내지 (E)는 전자 기기를 도시한 것이다.
도 44의 (A) 내지 (G)는 전자 기기를 도시한 것이다.
도 45의 (A) 및 (B)는 표시 장치를 도시한 사시도이다.
도 46은 실시예에 따른 시료의 단면의 EDX 매핑 이미지를 나타낸 것이다.
도 47의 (A) 및 (B)는 실시예에 따른 시료의 단면의 BF-STEM상을 나타낸 것이다.
도 48의 (A) 및 (B)는 실시예에 따른 시료의 XRD 측정 결과 및 XRD 분석 위치를 나타낸 것이다.
이하, 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 실시형태를 많은 상이한 형태로 실행할 수 있고, 본 발명의 취지 및 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것이 통상의 기술자에 의하여 용이하게 이해될 것이다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되는 것은 아니다.
도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 형태는 이러한 스케일에 한정되지는 않는다. 또한, 도면은 이상적인 예를 나타낸 개략도이고, 본 발명의 형태들은 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한, 본 명세서에서 "제 1", "제 2", "제 3" 등의 서수사는, 구성 요소의 혼동을 피하기 위하여 사용된 것이며, 이들 용어는 수적으로 구성 요소를 한정하는 것이 아니다.
또한, 본 명세서에서 "위에", "상에", "아래에", 및 "밑에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성 요소 간의 위치 관계를 편의상 설명함에 사용한 것이다. 또한, 구성 요소 간의 위치 관계는 각각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 위치 관계는 본 명세서에 사용된 용어로 설명되는 것에 한정되지 않고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스 중 적어도 3개의 단자를 갖는 소자이다. 또한, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 채널 영역을 통하여 소스 및 드레인 사이에 전류가 흐를 수 있다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스와 드레인의 기능은, 예를 들어 다른 극성을 갖는 트랜지스터가 채용되거나, 또는 회로 동작에서 전류 흐름의 방향이 변화될 때에 바뀔 수 있다. 그러므로, 본 명세서 등에서는, "소스"와 "드레인"의 용어를 바꿀 수 있다.
또한, 본 명세서 등에서, "전기적으로 접속"이라는 표현은 "어떤 전기적 작용을 갖는 물체"를 통하여 구성 요소들이 접속되는 경우를 포함한다. "어떤 전기적 작용을 갖는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떤 전기적 작용을 갖는 물체"의 예에는 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 용량 소자, 및 다양한 기능을 갖는 소자가 있다.
본 명세서 등에서 "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 의미하고, 따라서 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한 "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 의미하고, 따라서 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
별도로 언급이 없으면, 본 명세서 등에서 오프 상태 전류란, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)에서의 트랜지스터의 드레인 전류를 말한다. 별도로 언급이 없으면, n채널 트랜지스터의 오프 상태는 그 게이트와 소스 간의 전압(V gs)이 문턱 전압(V th)보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압(V gs)이 문턱 전압(V th)보다 높은 것을 의미한다. 예를 들어, n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압 V gs가 문턱 전압 V th보다 낮을 때에 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 V gs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 상태 전류가 I 이하"란, "트랜지스터의 오프 상태 전류가 I 이하가 되는 V gs가 있다"라는 것을 의미하는 경우가 있다. 또한, "트랜지스터의 오프 상태 전류"란, "소정의 V gs에서의 오프 상태 시의 오프 상태 전류", "소정의 범위 내의 V gs에서의 오프 상태 시의 오프 상태 전류", 또는 "충분히 저감된 오프 상태 전류가 얻어지는 V gs에서의 오프 상태 시의 오프 상태 전류" 등을 의미한다.
일례로서, 문턱 전압(V th)이 0.5V이고, 드레인 전류가 V gs 0.5V에서 1×10-9A, V gs 0.1V에서 1×10-13A, V gs -0.5V에서 1×10-19A, 그리고 V gs -0.8V에서 1×10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 V gs -0.5V에서 또는 V gs -0.8V 내지 -0.5V의 범위에서 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-19A 이하라고 할 수 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하의 V gs가 있기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-22A 이하라고 할 수 있다.
본 명세서 등에서, 채널 폭 W의 트랜지스터의 오프 상태 전류를 채널 폭 W당 전류값 또는 소정의 채널 폭(예를 들어, 1㎛)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류는 길이당 전류(예를 들어, A/㎛)의 차원을 갖는 단위로 나타낼 수 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 별도로 언급이 없으면, 본 명세서에서 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류일 수 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등에 요구되는 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류인 경우가 있다. "트랜지스터의 오프 상태 전류가 I 이하"라는 기재는, 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등에 요구되는 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서 트랜지스터의 오프 상태 전류가 I 이하인 V gs가 있는 상황을 가리키는 경우가 있다.
트랜지스터의 오프 상태 전류는 그 드레인과 소스 사이의 전압 V ds에 의존하는 경우가 있다. 특별히 지정하지 않는 한, 본 명세서에서 오프 상태 전류는, V ds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 상태 전류일 수 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 요구되는 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 V ds에서의 오프 상태 전류일 수 있다. "트랜지스터의 오프 상태 전류가 I 이하"라는 기재는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 V ds에서 트랜지스터의 오프 상태 전류가 I 이하인 V gs가 있는 상황을 가리키는 경우가 있다.
상술한 오프 상태 전류의 기재에서, 드레인이 소스와 교체되어도 좋다. 즉, 오프 상태 전류는 오프 상태의 트랜지스터의 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, "리크 전류"라는 용어는 오프 상태 전류와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에서, 오프 상태 전류는 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, 트랜지스터의 문턱 전압은 트랜지스터에 채널이 형성될 때의 게이트 전압(V g)을 말한다. 구체적으로는, 가로축이 게이트 전압(V g)을 나타내고 세로축이 드레인 전류(I d)의 제곱근을 나타내는 그래프에서, 트랜지스터의 문턱 전압은 드레인 전류(I d)의 제곱근이 0(I d=0A)일 때와, 플롯된 곡선(V g-√I d 특성)에 대한 최대 기울기와의 접선인 외삽된 직선의 교점에서의 게이트 전압(V g)을 말할 수 있다. 또는, 트랜지스터의 문턱 전압은, L이 채널 길이고 W이 채널 폭인 경우 I d[A]×L[㎛]/W[㎛]의 값이 1×10-9[A]일 때의 게이트 전압(V g)을 말할 수 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"의 특성을 가질 수 있다. 또한, "반도체" 및 "절연체"는 반도체와 절연체 사이의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다. 본 명세서 등에서 "절연체"를 "반절연체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 높은 경우에는 "도전체"의 특성을 가질 수 있다. 또한, "반도체" 및 "도전체"는 반도체와 도전체 사이의 경계가 명백하지 않기 때문에, 서로를 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서, 반도체 내의 불순물은 반도체의 주성분이 아닌 원소를 말한다. 예를 들어, 농도 0.1atomic% 미만의 원소가 불순물이다. 반도체가 불순물을 함유하면, 예를 들어 반도체 내에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체를 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속(transition metal) 등이 포함되고, 구체적인 예에는 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 포함된다. 반도체가 산화물 반도체인 경우, 예를 들어, 수소 등의 불순물이 들어감으로써 산소 결손이 형성될 수 있다. 또한 반도체가 실리콘을 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 및 제 15 족 원소가 포함된다.
본 명세서 등에서 금속 산화물이란 넓은 의미에서 금속의 산화물을 뜻한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 사용한 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 바꿔 말하면, OS FET는 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
본 명세서 등에서는, 질소를 포함하는 금속 산화물도 금속 산화물이라고 부르는 경우가 있다. 또한, 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 하여도 좋다.
본 명세서 등에서, "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
산화물 반도체 또는 금속 산화물의 결정 구조의 예에 대하여 설명한다. 또한, In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여, 스퍼터링법으로 퇴적된 산화물 반도체를 예로 들어 아래에서 설명한다. 상술한 타깃을 사용하여 기판 온도를 100℃ 이상 130℃ 이하로 하고 스퍼터링법에 의하여 형성된 산화물 반도체를 sIGZO라고도 하고, 상술한 타깃을 사용하여 기판 온도를 실온(R.T.)으로 하고 스퍼터링법에 의하여 형성된 산화물 반도체를 tIGZO라고 한다. 예를 들어, sIGZO는 nc(nano crystal) 결정 구조 및 CAAC 결정 구조 중 한쪽 또는 양쪽을 갖는다. 또한, tIGZO는 nc 결정 구조를 갖는다. 또한, 여기서 실온(R.T.)이란, 기판을 의도적으로 가열하지 않을 때의 온도라고도 한다.
본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전체의 기능을 갖고, 재료의 다른 일부에서는 유전체(또는 절연체)의 기능을 갖고, 전체로서는 CAC-OS 또는 CAC-metal oxide는 반도체의 기능을 갖는다. CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전체는 캐리어로서 기능하는 전자(또는 홀)를 흘리는 기능을 갖고, 유전체는 캐리어로서 기능하는 전자를 흘리지 않는 기능을 갖는다. 도전체로서의 기능 및 유전체로서의 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC-metal oxide는 전환 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC-metal oxide에서는, 기능을 분리함으로써 각 기능을 최대화시킬 수 있다.
본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 도전체 영역 및 유전체 영역을 포함한다. 도전체 영역은 상술한 도전체의 기능을 갖고, 유전체 영역은 상술한 유전체의 기능을 갖는다. 재료 내에서 도전체 영역 및 유전체 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 도전체 영역 및 유전체 영역은 재료 내에 고르지 않게 분포되는 경우가 있다. 관찰 시, 도전체 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되는 경우가 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
또한, CAC-OS 또는 CAC-metal oxide에서, 도전체 영역 및 유전체 영역은 각각 0.5㎚ 이상 10㎚ 이하, 바람직하게는 0.5㎚ 이상 3㎚ 이하의 크기를 갖고, 재료 내로 분산되어 있는 경우가 있다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태에 따른 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 1의 (A) 내지 (C) 내지 도 12의 (A) 및 (B)를 참조하여 설명한다.
<1-1. 반도체 장치의 구조예 1>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 X1-X2를 따른 단면도이고, 도 1의 (C)는 도 1의 (A)의 일점쇄선 Y1-Y2를 따른 단면도이다. 또한 도 1의 (A)에서, 트랜지스터(100)의 일부의 구성 요소(예를 들어, 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시하지 않았다. 또한, 일점쇄선 X1-X2의 방향을 채널 길이 방향이라고 하여도 좋고, 일점쇄선 Y1-Y2의 방향을 채널 폭 방향이라고 하여도 좋다. 도 1의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부의 구성 요소가 도시되지 않은 경우가 있다.
도 1의 (A) 내지 (C)에 도시된 트랜지스터(100)는 톱 게이트 트랜지스터이다.
트랜지스터(100)는 기판(102) 위의 절연막(104), 절연막(104) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(110), 절연막(110) 위의 도전막(112), 및 절연막(104), 산화물 반도체막(108), 및 도전막(112) 위의 절연막(116)을 포함한다.
도전막(112)과 중첩되는 산화물 반도체막(108)의 영역에는 절연막(104) 위의 산화물 반도체막(108_1), 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2), 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)이 포함된다. 또한, 산화물 반도체막(108_1 내지 108_3)은 같은 원소를 함유한다. 예를 들어, 산화물 반도체막(108_1 내지 108_3)은 각각 독립적으로 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 함유하는 것이 바람직하다.
산화물 반도체막(108)은 도전막(112)과 중첩되지 않고, 절연막(116)과 접촉하는 영역(108n)을 포함한다. 영역(108n)은 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)이 n형이 된 영역이다. 또한, 영역(108n)은 절연막(116)과 접촉한다. 절연막(116)은 질소 또는 수소를 함유한다. 절연막(116)의 질소 또는 수소가 영역(108n)에 첨가됨으로써 캐리어 밀도가 증가되어 영역(108n)은 n형이 된다.
또한, 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)은 각각 독립적으로 In의 원자수비가 M의 원자수비보다 많은 영역을 포함하는 것이 바람직하다. 예를 들어, 산화물 반도체막(108_1)에서의 In, M, 및 Zn 원자수비는 In:M:Zn=4:2:3 또는 4:2:3 근방인 것이 바람직하다. 산화물 반도체막(108_2)에서의 In, M, 및 Zn 원자수비는 In:M:Zn=4:2:3 또는 4:2:3 근방인 것이 바람직하다. 산화물 반도체막(108_3)에서의 In, M, 및 Zn 원자수비는 In:M:Zn=4:2:3 또는 4:2:3 근방인 것이 바람직하다. "근방"이라는 용어에는, In이 4일 때, M은 1.5 이상 2.5 이하, Zn은 2 이상 4 이하인 것을 포함한다. 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)은 실질적으로 같은 조성이기 때문에 같은 스퍼터링 타깃을 사용하여 형성될 수 있다. 이로써 제작 비용을 저감할 수 있다.
또한, 산화물 반도체막(108_1, 108_2, 및 108_3)의 조성은 이들에 한정되지 않는다. 예를 들어, 산화물 반도체막(108_1, 108_2, 및 108_3)은 In:M:Zn=5:1:6 또는 그 근방의 원자수비를 가져도 좋다. "근방"이라는 용어에는, In이 5일 때, M은 0.5 이상 1.5 이하, Zn은 5 이상 7 이하인 것을 포함한다.
산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)이 각각 독립적으로 In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 경우, 트랜지스터(100)는 높은 전계 효과 이동도를 가질 수 있다. 구체적으로, 트랜지스터(100)의 전계 효과 이동도는 10cm2/Vs를 초과할 수 있고, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어, 게이트 신호를 생성하는 게이트 드라이버에 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 표시 장치를 슬림 베젤화할 수 있다. 전계 효과 이동도가 높은 트랜지스터를, 표시 장치에 포함되고 신호선으로부터 신호를 공급하는 소스 드라이버(특히, 소스 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용함으로써, 표시 장치에 접속되는 배선 수를 저감할 수 있다.
한편으로, 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)은 각각 독립적으로 In의 원자수비가 M의 원자수비보다 높은 영역이 포함되어도, 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 결정성이 낮으면 전계 효과 이동도는 낮아질 수 있다
그러나, 본 발명의 일 형태에 따른 반도체 장치에서, 산화물 반도체막(108_2)은 산화물 반도체막(108_1) 및 산화물 반도체막(108_3) 중 한쪽 또는 양쪽보다 결정성이 낮은 영역을 포함한다. 또한, 산화물 반도체막(108)의 결정성은 XRD(X-ray diffraction)에 의하여 또는 TEM(transmission electron microscope)을 사용하여 분석하여 결정될 수 있다.
산화물 반도체막(108_2)이 결정성이 낮은 영역을 갖는 경우, 다음과 같은 효과가 얻어진다.
우선, 산화물 반도체막(108)에 형성될 수 있는 산소 결손에 대하여 설명한다.
산화물 반도체막(108)에 형성된 산소 결손은 트랜지스터 특성에 악영향을 미쳐 문제를 일으킨다. 예를 들어, 산화물 반도체막(108)에 형성된 산소 결손에서 수소가 트랩되어 캐리어 공급원으로서 작용한다. 산화물 반도체막(108)에 생기는 캐리어 공급원은 산화물 반도체막(108)을 포함하는 트랜지스터(100)의 전기 특성을 변화, 대표적으로는 문턱 전압에서의 변동을 일으킨다. 그러므로, 산화물 반도체막(108)에서의 산소 결손의 양은 가능한 한 적은 것이 바람직하다.
본 발명의 일 형태에서, 산화물 반도체막(108) 근방의 절연막은 과잉 산소를 함유한다. 구체적으로는 산화물 반도체막(108) 위에 형성되는 절연막(110) 및 산화물 반도체막(108) 아래에 형성되는 절연막(104) 중 한쪽 또는 양쪽은 과잉 산소를 함유한다. 절연막(104 및/또는 110)으로부터 산화물 반도체막(108)으로 산소 또는 과잉 산소가 이동함으로써, 산화물 반도체막의 산소 결손이 저감될 수 있다.
여기서, 산화물 반도체막(108)으로 확산된 산소 또는 과잉 산소의 경로에 대하여 도 12의 (A) 및 (B)를 참조하여 설명한다. 도 12의 (A) 및 (B)는 산화물 반도체막(108)으로 확산된 산소 또는 과잉 산소의 확산 경로를 도시한 개략도이다. 도 12의 (A)는 채널 길이 방향에서의 개략도이고, 도 12의 (B)는 채널 폭 방향에서의 개략도이다.
절연막(110)의 산소 또는 과잉 산소는 상방으로부터, 즉 산화물 반도체막(108_3)을 통하여 산화물 반도체막(108_2) 및 산화물 반도체막(108_1)으로 확산된다(도 12의 (A) 및 (B)에서의 Route 1).
또는, 절연막(110)의 산소 또는 과잉 산소는 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 측면을 통하여 산화물 반도체막(108)으로 확산된다(도 12의 (B)에서의 Route 2).
예를 들어, 산화물 반도체막(108_3)의 결정성이 높은 경우, 도 12의 (A) 및 (B)에 나타낸 Route 1에 의한 산소 또는 과잉 산소의 확산은 방지될 경우가 있다. 한편으로, 산소 또는 과잉 산소는 도 12의 (B)에 나타낸 Route 2에 의하여 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 측면을 통하여 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)으로 확산될 수 있다.
산화물 반도체막(108_2)은 산화물 반도체막(108_1) 및 산화물 반도체막(108_3)보다 결정성이 낮은 영역을 포함하기 때문에, 도 12의 (B)에 나타낸 Route 2에 의하여 상기 영역이 과잉 산소의 확산 경로가 되어 산화물 반도체막(108_2)보다 결정성이 높은 산화물 반도체막(108_1) 및 산화물 반도체막(108_3)에 대하여도 과잉 산소를 확산시킬 수 있다. 따라서, 산화물 반도체막(108_2)은 산소 확산 경로를 넓히기 위하여 산화물 반도체막(108_1) 및 산화물 반도체막(108_3)보다 두꺼운 것이 바람직하다. 도 12의 (A) 및 (B)에 나타내지 않았지만, 절연막(104)이 산소 또는 과잉 산소를 함유하는 경우에는, 산소 또는 과잉 산소는 절연막(104)으로부터 산화물 반도체막(108)으로 확산될 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치에서 다른 결정 구조를 갖는 산화물 반도체막을 포함하는 적층 구조가 형성되고, 결정성이 낮은 영역이 과잉 산소의 확산 경로의 역할을 함으로써 반도체 장치는 신뢰성을 높일 수 있다.
산화물 반도체막(108)이 결정성이 낮은 산화물 반도체막만을 포함하면, 불순물(예를 들어, 수소 또는 수분)이 산화물 반도체막(108)에 들어가거나, 또는 산화물 반도체막(108)이 손상될 수 있다. 산화물 반도체막(108)에 들어가는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 악영향을 미쳐 문제를 발생시킨다. 이러한 이유로, 산화물 반도체막(108)이 함유하는 수소 또는 수분 등의 불순물이 적을수록 양호하다.
이 관점에서, 본 발명의 일 형태에서 산화물 반도체막의 하층(산화물 반도체막(108_1)) 및 산화물 반도체막의 상층(산화물 반도체막(108_3)) 각각의 결정성이 증가된다. 이에 따라, 산화물 반도체막(108_2)에 들어갈 수 있는 불순물을 억제할 수 있다. 특히, 산화물 반도체막(108_3)의 결정성이 높은 경우, 절연막(110)을 형성할 때 발생할 수 있는 손상을 억제할 수 있다. 산화물 반도체막(108)의 표면, 즉, 산화물 반도체막(108_3)의 표면은 절연막(110)의 형성 표면이기 때문에 손상되기 쉽다. 그러나, 산화물 반도체막(108_3)은 결정성이 높은 영역을 포함하기 때문에 절연막(110)을 형성할 때 발생할 수 있는 손상을 억제할 수 있다.
또한, 산화물 반도체막(108)으로서, 불순물 농도가 낮고 결함 준위의 밀도가 낮은 산화물 반도체막을 사용하면, 트랜지스터는 더 우수한 전기 특성을 가질 수 있어 바람직하다. 여기서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 (산소 결손량이 적은) 상태는 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 캐리어 발생원이 적으므로 캐리어 밀도를 낮출 수 있다. 따라서 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 결함 준위의 밀도가 낮기 때문에 트랩 준위의 밀도가 낮은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체막은 오프 상태 전류가 매우 낮기 때문에, 소자의 채널 폭이 1×106㎛이고 채널 길이가 10㎛이더라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서 10V까지일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
산화물 반도체막(108_1) 및 산화물 반도체막(108_3)보다 낮은 결정성을 갖는 영역을 포함함으로써, 산화물 반도체막(108_2)은 높은 캐리어 밀도를 갖는 경우가 있다.
산화물 반도체막(108_2)의 캐리어 밀도가 높아지면, 산화물 반도체막(108_2)의 전도대에 대하여 페르미 준위가 높아지는 경우가 있다. 이로써 산화물 반도체막(108_2)의 전도대 하단이 낮아져, 산화물 반도체막(108_2)의 전도대 하단과 게이트 절연막(여기서는 절연막(110)) 중에 형성될 수 있는 트랩 준위 사이의 에너지 차이가 증가되는 경우가 있다. 상기 에너지 차이의 증가로 게이트 절연막에서의 전하의 트랩이 저감되고, 트랜지스터의 문턱 전압의 변동이 저감될 수 있는 경우가 있다. 또한, 산화물 반도체막(108_2)의 캐리어 밀도가 높아지면, 산화물 반도체막(108)의 전계 효과 이동도를 높일 수 있다.
산화물 반도체막(108_2)으로서는, In a M b Zn c O d (M은 Al, Ga, Y, 또는 Sn을 나타내고, a, b, c, 및 d는 각각 임의의 수를 나타냄)를 함유하는 제 1 영역, 및 In x Zn y O z (x, y, 및 z는 각각 임의의 수를 나타냄)를 함유하는 제 2 영역을 포함하는 복합 산화물 반도체를 사용하는 것이 바람직하다. 복합 산화물 반도체막의 상세에 대해서는, 실시형태 2에서 설명한다.
도 1의 (A) 내지 (C)에 도시된 바와 같이, 트랜지스터(100)는 절연막(116) 위의 절연막(118), 절연막(116 및 118)에 형성된 개구(141a)를 통하여 영역(108n)에 전기적으로 접속되는 도전막(120a), 및 절연막(116 및 118)에 형성된 개구(141b)를 통하여 영역(108n)에 전기적으로 접속되는 도전막(120b)을 더 포함하여도 좋다.
또한, 본 명세서 등에서 절연막(104)을 제 1 절연막이라고 하고, 절연막(110)을 제 2 절연막이라고 하고, 절연막(116)을 제 3 절연막이라고 하고, 그리고 절연막(118)을 제 4 절연막이라고 하는 경우가 있다. 도전막(112), 도전막(120a) 및 도전막(120b)은 각각 게이트 전극, 소스 전극 및 드레인 전극으로서 기능한다.
절연막(110)은 게이트 절연막으로서 기능한다. 절연막(110)은 과잉 산소 영역을 포함한다. 절연막(110)이 과잉 산소 영역을 포함하기 때문에, 산화물 반도체막(108)에 과잉 산소를 공급할 수 있다. 이 결과, 산화물 반도체막(108)에 형성될 수 있는 산소 결손이 과잉 산소에 의하여 충전될 수 있어, 반도체 장치는 높은 신뢰성을 가질 수 있다.
산화물 반도체막(108)에 과잉 산소를 공급하기 위해서는, 산화물 반도체막(108) 아래에 형성되는 절연막(104)에 과잉 산소를 공급하여도 좋다. 이 경우, 절연막(104)에 함유되는 과잉 산소는 영역(108n)에도 공급될 수 있고, 이는 영역(108n)의 저항이 증가될 수 있기 때문에 바람직하지 않다. 한편, 산화물 반도체막(108) 위에 형성되는 절연막(110)이 과잉 산소를 함유하는 구조에서는, 과잉 산소를 도전막(112)과 중첩되는 영역에만 선택적으로 공급할 수 있다.
<1-2. 반도체 장치의 구성 요소>
다음으로, 본 실시형태에서의 반도체 장치의 구성 요소에 대하여 자세히 설명한다.
[기판]
기판(102)의 재료 등에 대해서는, 재료가 적어도 이후에 수행될 가열 처리에 견딜 수 있을 정도로 높은 내열성을 갖는 재료이면, 특별한 제한은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 실리콘 또는 탄소화 실리콘으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 기판(102)으로서 사용할 수 있고, 반도체 소자에 제공된 이들 기판 중 어느 것을 기판(102)으로서 사용하여도 좋다. 유리 기판이 기판(102)으로서 사용되는 경우, 다음의 크기 중 어느 것을 갖는 유리 기판이 사용될 수 있다: 제 6 세대(1500㎜×1850㎜), 제 7 세대(1870㎜×2200㎜), 제 8 세대(2200㎜×2400㎜), 제 9 세대(2400㎜×2800㎜), 및 제 10 세대(2950㎜×3400㎜). 따라서, 대형 표시 장치를 제작할 수 있다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터(100)를 플렉시블 기판 위에 직접 제공하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(100)는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
[제 1 절연막]
스퍼터링법, CVD법, 증착법, PLD(pulsed laser deposition)법, 인쇄법, 또는 코팅법 등에 의하여 절연막(104)을 적절히 형성할 수 있다. 예를 들어, 산화물 절연막 및/또는 질화물 절연막을 포함하는 단층 구조 또는 적층 구조를 갖도록 절연막(104)을 형성할 수 있다. 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 적어도 산화물 반도체막(108)과 접촉하는 절연막(104)의 영역은 산화물 절연막을 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소를 방출하는 산화물 절연막을 사용하여 절연막(104)을 형성하면, 절연막(104)에 함유되는 산소를 가열 처리에 의하여 산화물 반도체막(108)으로 이동시킬 수 있다.
절연막(104)의 두께는 50㎚ 이상, 100㎚ 이상 3000㎚ 이하, 또는 200㎚ 이상 1000㎚ 이하로 할 수 있다. 절연막(104)의 두께를 두껍게 함으로써, 절연막(104)으로부터 방출되는 산소의 양을 증가시킬 수 있다. 또한, 절연막(104)과 산화물 반도체막(108) 사이의 계면에서의 계면 준위, 및 산화물 반도체막(108)에 포함되는 산소 결손을 저감시킬 수 있다.
예를 들어, 절연막(104)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 본 실시형태에서는, 절연막(104)은 질화 실리콘막과 산화 질화 실리콘막을 포함하는 적층 구조를 갖는다. 질화 실리콘막을 하층으로서, 그리고 산화 질화 실리콘막을 상층으로서 포함하는 이러한 적층 구조를 갖는 절연막(104)에 의하여, 산화물 반도체막(108)에 산소를 효율적으로 도입할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전막(112) 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(120a) 및 도전막(120b)은 각각 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co)로부터 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함하는 합금; 이들 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 형성될 수 있다.
또한, 인듐과 주석을 포함하는 산화물(In-Sn 산화물), 인듐과 텅스텐을 포함하는 산화물(In-W 산화물), 인듐과 텅스텐과 아연을 포함하는 산화물(In-W-Zn 산화물), 인듐과 타이타늄을 포함하는 산화물(In-Ti 산화물), 인듐과 타이타늄과 주석을 포함하는 산화물(In-Ti-Sn 산화물), 인듐과 아연을 포함하는 산화물(In-Zn 산화물), 인듐과 주석과 실리콘을 포함하는 산화물(In-Sn-Si 산화물), 인듐과 갈륨과 아연을 포함하는 산화물(In-Ga-Zn 산화물) 등의 산화물 도전체 또는 산화물 반도체를 사용하여 도전막(112, 120a, 및 120b)을 형성할 수 있다.
여기서, 산화물 도전체에 대하여 설명한다. 본 명세서 등에서의 산화물 도전체는 OC라고 하여도 좋다. 예를 들어, 산화물 반도체에 산소 결손을 형성한 다음, 산소 결손에 수소를 첨가함으로써, 전도대 근방에 도너 준위가 형성된다. 이로 산화물 반도체의 도전성이 높아지고, 따라서 산화물 반도체는 도전체가 된다. 도전체가 된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로 산화물 반도체는 에너지 갭이 크기 때문에 가시광을 투과시킨다. 산화물 도전체는 전도대 근방의 도너 준위를 갖는 산화물 반도체이기 때문에, 산화물 도전체에서는 도너 준위에 의한 흡수의 영향이 작고, 산화물 도전체는 산화물 반도체와 비슷한 가시광 투과성을 갖는다.
특히, 도전막(112)으로서 상술한 산화물 도전체를 사용하면, 절연막(110)에 과잉 산소를 첨가할 수 있어 바람직하다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 도전막(112, 120a, 및 120b)에 사용하여도 좋다. Cu-X 합금막을 사용하면 웨트 에칭에 의하여 막을 가공할 수 있기 때문에 제작 비용을 결과적으로 삭감할 수 있다.
상술한 금속 원소 중에서 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수가 도전막(112, 120a, 및 120b)에 포함되는 것이 바람직하다. 특히, 도전막(112, 120a, 및 120b) 각각으로서는 질화 탄탈럼막이 바람직하다. 이 질화 탄탈럼막은 도전성을 갖고, 구리 또는 수소에 대한 배리어성이 높다. 질화 탄탈럼막은 그 자체로부터의 수소의 방출이 적기 때문에, 산화물 반도체막(108)과 접촉하는 도전막 또는 산화물 반도체막(108) 근방의 도전막으로서 양호하게 사용할 수 있다.
무전해 도금에 의하여 도전막(112, 120a, 및 120b)을 형성할 수 있다. 무전해 도금에 의하여 퇴적될 수 있는 재료로서는, 예를 들어, Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd에서 선택된 하나 이상의 원소를 사용할 수 있다. Cu 또는 Ag를 사용하면 도전막의 저항을 저감시킬 수 있어 더 양호하다.
[제 2 절연막]
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(110)으로서, 플라스마 강화 화학 기상 증착(PECVD)법 또는 스퍼터링법 등에 의하여 형성된 다음 막들 중 적어도 하나의 막을 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이다. 또한, 절연막(110)은 2층 이상의 적층 구조를 가져도 좋다.
트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접촉되는 절연막(110)은 산화물 절연막인 것이 바람직하고 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(110)은 산소를 방출할 수 있는 절연막이다. 절연막(110)에 산소 과잉 영역을 제공하기 위해서는 예를 들어, 절연막(110)은 산소 분위기에서 형성되거나, 또는 퇴적된 절연막(110)에 대하여 산소 분위기에서 가열 처리가 수행된다.
절연막(110)에 산화 하프늄을 함유하는 적층 구조를 사용하는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화 질화 실리콘보다 높은 비유전율을 갖는다. 따라서, 산화 하프늄을 사용함으로써, 산화 실리콘을 사용하는 경우에 비하여 절연막(110)의 두께를 두껍게 할 수 있으므로, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 비유전율이 높다. 그러므로, 오프 상태 전류가 낮은 트랜지스터를 얻기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 또한 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
절연막(110)은 결함이 적고, 대표적으로는 전자 스핀 공명(ESR(electron spin resonance)) 분광법에 의하여 관찰되는 시그널이 가능한 한 적은 것이 바람직하다. 상기 시그널의 예에는 g인자가 2.001에 관찰되는 E'센터에 기인한 시그널이 포함된다. 또한, E'센터는 실리콘의 댕글링 본드에 기인한다. 절연막(110)으로서는, E'센터에 기인한 시그널의 스핀 밀도가 3×1017spins/cm3 이하이고, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘막 또는 산화 질화 실리콘막을 사용하여도 좋다.
상술한 시그널에 더하여, 이산화질소(NO2)에 기인하는 시그널이 절연막(110)에서 관찰될 수 있다. 상기 시그널은 N의 핵 스핀에 따라, 제 1 시그널, 제 2 시그널, 및 제 3 시그널의 3개의 시그널로 나누어진다. 제 1 시그널은 g인자가 2.037 이상 2.039 이하에서 관찰된다. 제 2 시그널은 g인자가 2.001 이상 2.003 이하에서 관찰된다. 제 3 시그널은 g인자가 1.964 이상 1.966 이하에서 관찰된다.
예를 들어, 절연막(110)으로서는, 이산화질소(NO2)에 기인한 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연막을 사용하는 것이 적합하다.
또한, 이산화질소(NO2) 등의 질소 산화물(NO x )은 절연막(110)에 준위를 형성한다. 상기 준위는 산화물 반도체막(108)의 에너지 갭 내에 위치한다. 따라서, 질소 산화물(NO x )이 절연막(110)과 산화물 반도체막(108)의 계면으로 확산되면, 절연막(110) 측에서 전자가 상기 준위에 의하여 트랩될 수 있다. 결과적으로, 트랩된 전자가 절연막(110)과 산화물 반도체막(108)의 계면 근방에 잔류하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 절연막(110)으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있다.
소량의 질소 산화물(NO x )을 방출하는 절연막으로서는, 예를 들어, 산화 질화 실리콘막을 사용할 수 있다. 산화 질화 실리콘막은 TDS(thermal desorption spectroscopy) 분석에서, 질소 산화물(NO x )보다 더 많은 암모니아를 방출하며, 대표적으로는, 암모니아의 방출량이 1×1018분자/cm3 이상 5×1019분자/cm3 이하이다. 또한, 상기 암모니아의 방출량은, TDS 분석에 있어서 50℃ 내지 650℃ 또는 50℃ 내지 550℃의 범위에서 가열 처리함으로써 방출되는 암모니아의 전체량이다.
질소 산화물(NO x )은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 큰 절연막을 사용하면 질소 산화물(NO x )이 저감된다.
또한, 절연막(110)을 SIMS에 의하여 분석한 경우, 막 내의 질소 농도가 6×1020atoms/cm3 이하인 것이 바람직하다.
[산화물 반도체막]
상술한 재료를 사용하여 산화물 반도체막(108)을 형성할 수 있다.
산화물 반도체막(108)이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물의 형성에 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In>M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비는 예를 들어 In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, 또는 In:M:Zn=5:1:7이다.
산화물 반도체막(108)을 In-M-Zn 산화물로 형성하는 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하면 결정성을 가지는 산화물 반도체막(108)의 형성이 용이해진다. 또한 형성된 산화물 반도체막(108)의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다. 예를 들어, 원자수비가 In:Ga:Zn=4:2:4.1인 스퍼터링 타깃을 산화물 반도체막(108)에 사용하는 경우, 산화물 반도체막(108)의 원자수비는 4:2:3 및 그 근방이 될 수 있다. 원자수비가 In:Ga:Zn=5:1:7인 스퍼터링 타깃을 산화물 반도체막(108)에 사용하는 경우, 산화물 반도체막(108)의 원자수비 In:Ga:Zn은 5:1:6 및 그 근방이 될 수 있다.
산화물 반도체막(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상이다. 이러한 넓은 에너지 갭을 갖는 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 상태 전류를 저감할 수 있다.
또한 산화물 반도체막(108)은 비단결정 구조를 가져도 좋다. 비단결정 구조의 예에는 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 준위의 밀도가 가장 높지만, CAAC-OS는 결함 준위의 밀도가 가장 낮다.
[제 3 절연막]
절연막(116)은 질소 또는 수소를 포함한다. 예를 들어, 질화물 절연막은 절연막(116)으로서 사용할 수 있다. 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 또는 산화 질화 실리콘 등을 사용하여 형성할 수 있다. 절연막(116)의 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 절연막(116)은 산화물 반도체막(108)의 영역(108n)과 접촉한다. 따라서, 절연막(116)과 접촉하는 영역(108n) 내의 불순물(질소 또는 수소)의 농도가 높아져, 영역(108n)의 캐리어 밀도가 증가된다.
[제 4 절연막]
절연막(118)으로서는, 산화물 절연막을 사용할 수 있다. 또는, 절연막(118)으로서는 산화물 절연막과 질화물 절연막의 적층막을 사용할 수 있다. 절연막(118)은, 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물을 사용하여 형성할 수 있다.
또한, 절연막(118)은 외부로부터의 수소 및 물 등에 대한 배리어막으로서 기능하는 것이 바람직하다.
절연막(118)의 두께는 30㎚ 이상 500㎚ 이하, 또는 100㎚ 이상 400㎚ 이하로 할 수 있다.
<1-3. 트랜지스터의 구조예 2>
다음에, 도 1의 (A) 내지 (C)와 상이한 구조를 갖는 트랜지스터에 대하여 도 2의 (A) 내지 (C)를 참조하여 설명한다.
도 2의 (A)는 트랜지스터(150)의 상면도이다. 도 2의 (B)는 도 2의 (A)의 일점쇄선 X1-X2를 따른 단면도이다. 도 2의 (C)는 도 2의 (A)의 일점쇄선 Y1-Y2를 따른 단면도이다.
도 2의 (A) 내지 (C)에 도시된 트랜지스터(150)는 기판(102) 위의 도전막(106), 상기 도전막(106) 위의 절연막(104), 상기 절연막(104) 위의 산화물 반도체막(108), 상기 산화물 반도체막(108) 위의 절연막(110), 상기 절연막(110) 위의 도전막(112), 및 절연막(104), 산화물 반도체막(108), 및 도전막(112) 위의 절연막(116)을 포함한다.
또한, 산화물 반도체막(108)은 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(100)와 비슷한 구조를 갖는다. 도 2의 (A) 내지 (C)에 나타낸 트랜지스터(150)는 상술한 트랜지스터(100)의 구성에 더하여 도전막(106) 및 개구(143)를 갖는다.
또한, 개구(143)는 절연막(104 및 110)에 제공된다. 도전막(106)은 개구(143)를 통하여 도전막(112)과 전기적으로 접속된다. 따라서, 도전막(106) 및 도전막(112)에는 같은 전위가 인가된다. 또한, 개구(143)를 제공하지 않고 도전막(106) 및 도전막(112)에 다른 전위를 인가하여도 좋다. 또는, 개구(143)를 제공하지 않고 도전막(106)을 차광막으로서 사용하여도 좋다. 예를 들어, 도전막(106)을 차광성 재료를 사용하여 형성하는 경우, 채널 영역이 형성되는 산화물 반도체막(108)에 조사하는 아래로부터의 광을 저감시킬 수 있다.
트랜지스터(150)의 구조의 경우, 도전막(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서 기능하고, 도전막(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서 기능하고, 절연막(104)은 제 1 게이트 절연막으로서 기능하고, 절연막(110)은 제 2 게이트 절연막으로서 기능한다.
도전막(106)은 상술한 도전막(112, 120a, 및 120b)의 재료와 비슷한 재료를 사용하여 형성할 수 있다. 도전막(106)으로서 구리를 함유하는 재료를 사용함으로써, 저항이 저감될 수 있기 때문에 특히 적합하다. 예를 들어, 도전막(106, 120a, 및 120b)은 각각 구리막이 질화 타이타늄막, 질화 탄탈럼막, 또는 텅스텐막 위에 있는 적층 구조를 갖는 것이 바람직하다. 이 경우, 트랜지스터(150)를 표시 장치의 화소 트랜지스터 및/또는 구동 트랜지스터로서 사용함으로써, 도전막(106 및 120a) 사이, 그리고 도전막(106 및 120b) 사이에 발생되는 기생 용량을 저감시킬 수 있다. 따라서, 도전막(106, 120a, 및 120b)은 트랜지스터(150)의 제 1 게이트 전극, 소스 전극, 및 드레인 전극뿐만 아니라, 표시 장치의 전원 공급 배선, 신호 공급 배선, 또는 접속 배선 등으로서 사용할 수도 있다.
이러한 식으로, 상술한 트랜지스터(100)와 달리, 도 2의 (A) 내지 (C)의 트랜지스터(150)는 산화물 반도체막(108) 상하에 게이트 전극으로서 기능하는 도전막이 제공되어 있는 구조를 갖는다. 트랜지스터(150)와 같이, 본 발명의 일 형태에 따른 반도체 장치는 복수의 게이트 전극을 가져도 좋다.
도 2의 (B) 및 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)과 대향하고, 게이트 전극으로서 기능하는 2개의 도전막 사이에 위치한다.
또한, 도전막(112)의 채널 폭 방향의 길이는, 산화물 반도체막(108)의 채널 폭 방향의 길이보다 길다. 채널 폭 방향에서, 산화물 반도체막(108)의 전체는 절연막(110)을 개재(介在)하여 도전막(112)으로 덮여 있다. 도전막(112)은 절연막(104 및 110)에 제공되는 개구(143)를 통하여 도전막(106)과 접속되기 때문에, 산화물 반도체막(108)의 채널 폭 방향의 측면은 절연막(110)을 개재하여 도전막(112)과 대향한다.
바꿔 말하면, 도전막(106) 및 도전막(112)은 절연막(104 및 110)에 제공된 개구(143)를 통하여 접속되고, 산화물 반도체막(108)의 단부 외측에 위치된 영역을 각각 포함한다.
이러한 구조에 의하여, 트랜지스터(150)에 포함되는 산화물 반도체막(108)을, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)의 전계로 전기적으로 둘러쌀 수 있다. 트랜지스터(150)와 같이, 채널 영역이 형성되는 산화물 반도체막(108)을 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(150)는 S-channel 구조를 갖기 때문에, 채널을 유발시키기 위한 전계를 도전막(106) 또는 도전막(112)에 의하여 산화물 반도체막(108)에 효과적으로 인가할 수 있기 때문에, 트랜지스터(150)의 전류 구동 능력을 향상시킬 수 있고, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류가 높아진 결과, 트랜지스터(150)의 소형화가 가능해진다. 또한 트랜지스터(150)는, 산화물 반도체막(108)이 도전막(106)과 도전막(112)에 의하여 둘러싸인 구조를 갖기 때문에, 트랜지스터(150)의 기계적 강도를 높일 수 있다.
트랜지스터(150)의 채널 폭 방향에서 보았을 때, 개구(143)가 형성되지 않은 산화물 반도체막(108) 측에 개구(143)와 상이한 개구를 형성하여도 좋다.
트랜지스터(150)와 같이, 반도체막이 사이에 제공된 한 쌍의 게이트 전극을 트랜지스터가 가지면, 게이트 전극 중 하나에 신호 A가 공급되고, 게이트 전극 중 다른 하나에 고정 전위 V b가 공급되어도 좋다. 또는, 게이트 전극 중 한쪽에 신호 A가 공급되고, 게이트 전극 중 다른 쪽에 신호 B가 공급되어도 좋다. 또는, 게이트 전극 중 한쪽에 고정 전위 V a가 공급되고, 게이트 전극 중 다른 쪽에 고정 전위 V b가 공급되어도 좋다.
신호 A는 예를 들어, 온/오프 상태를 제어하기 위한 신호이다. 신호 A는 전위 V1 및 전위 V2(V1>V2)의 2종류의 전위를 갖는 디지털 신호이어도 좋다. 예를 들어, 전위 V1을 고전원 전위로 하고, 전위 V2를 저전원 전위로 할 수 있다. 신호 A는 아날로그 신호이어도 좋다.
고정 전위 V b는 예를 들어, 트랜지스터의 문턱 전압 V thA를 제어하기 위한 전위이다. 고정 전위 V b는 전위 V1 또는 전위 V2이어도 좋다. 이 경우, 고정 전위 V b를 생성하기 위한 전위 발생 회로가 필요 없으므로 바람직하다. 고정 전위 V b는 전위 V1 또는 전위 V2와 달라도 좋다. 고정 전위 V b가 낮으면, 문턱 전압 V thA를 높게 할 수 있는 경우가 있다. 이 결과, 게이트-소스 전압 V gs가 0V일 때 흐르는 드레인 전류를 저감시키고, 트랜지스터를 포함하는 회로의 누설 전류를 저감시킬 수 있는 경우가 있다. 고정 전위 V b는 예를 들어, 저전원 전위보다 낮게 하여도 좋다. 한편, 고정 전위 V b를 높게 함으로써 문턱 전압 V thA를 낮게 할 수 있는 경우가 있다. 이 결과, 게이트-소스 전압 V gs가 고전원 전위일 때 흐르는 드레인 전류를 증가시키고, 트랜지스터를 포함하는 회로의 동작 속도를 상승시킬 수 있는 경우가 있다. 예를 들어, 고정 전위 V b를 저전원 전위보다 높게 하여도 좋다.
신호 B는 예를 들어, 온/오프 상태를 제어하기 위한 신호이다. 신호 B는 전위 V3 및 전위 V4(V3>V4)의 2종류의 전위를 갖는 디지털 신호이어도 좋다. 예를 들어, 전위 V3을 고전원 전위로 하고, 전위 V4를 저전원 전위로 할 수 있다. 신호 B는 아날로그 신호이어도 좋다.
신호 A와 신호 B가 둘 다 디지털 신호인 경우, 신호 B는 신호 A와 같은 디지털 값을 가져도 좋다. 그 경우, 트랜지스터의 온 상태 전류 및 트랜지스터를 포함하는 회로의 동작 속도를 높일 수 있는 경우가 있다. 여기서, 신호 A의 전위 V1 및 전위 V2는 신호 B의 전위 V3 및 전위 V4와 달라도 좋다. 예를 들어, 신호 B가 입력되는 게이트를 위한 게이트 절연막이 신호 A가 입력되는 게이트를 위한 게이트 절연막보다 두꺼운 경우, 신호 B의 전위 진폭(V3-V4)을 신호 A의 전위 진폭(V1-V2)보다 크게 할 수 있다. 이러한 식으로, 트랜지스터의 온/오프 상태에 대하여 신호 A가 미치는 영향과 신호 B가 미치는 영향을 실질적으로 같게 할 수 있는 경우가 있다.
신호 A와 신호 B가 둘 다 디지털 신호인 경우, 신호 B는 신호 A와 다른 디지털 값을 가져도 좋다. 이 경우, 신호 A 및 신호 B에 의하여 트랜지스터를 따로 제어할 수 있으므로, 더 높은 성능을 실현할 수 있다. 예를 들어, n채널 트랜지스터인 트랜지스터는, 신호 A가 전위 V1을 갖고 신호 B가 전위 V3을 가질 때만 트랜지스터가 온이 되거나, 또는 신호 A가 전위 V2를 갖고 신호 B가 전위 V4를 가질 때만 트랜지스터가 오프가 되는 경우에, 그 트랜지스터 스스로 NAND 회로 또는 NOR 회로 등으로서 기능할 수 있다. 신호 B는 문턱 전압 V thA를 제어하는 신호이어도 좋다. 예를 들어, 트랜지스터를 포함하는 회로가 동작하는 기간의 신호 B의 전위는 이 회로가 동작하지 않는 기간의 신호 B의 전위와 달라도 좋다. 신호 B의 전위는 회로의 동작 모드에 따라 달라져도 좋다. 이 경우, 신호 B의 전위는 신호 A의 전위만큼 자주 변화되지 않는 경우가 있다.
신호 A와 신호 B가 둘 다 아날로그 신호인 경우, 신호 B는 신호 A와 같은 전위를 갖는 아날로그 신호이어도 좋고, 신호 A의 전위를 상수배한 전위의 아날로그 신호이어도 좋고, 또는 신호 A의 전위보다 상수만큼 높거나 낮은 전위의 아날로그 신호 등이어도 좋다. 이 경우, 트랜지스터의 온 상태 전류 및 트랜지스터를 포함하는 회로의 동작 속도를 높일 수 있는 경우가 있다. 신호 B는 신호 A와는 다른 아날로그 신호이어도 좋다. 이 경우, 신호 A 및 신호 B에 의하여 트랜지스터를 따로 제어할 수 있으므로, 더 높은 성능을 실현할 수 있다.
신호 A가 디지털 신호이고 신호 B가 아날로그 신호이어도 좋다. 또는, 신호 A가 아날로그 신호이고 신호 B가 디지털 신호이어도 좋다.
트랜지스터의 양쪽 게이트 전극에 고정 전위를 공급하는 경우, 트랜지스터는 저항 소자와 동등한 소자로서 기능할 수 있는 경우가 있다. 예를 들어, 트랜지스터가 n채널 트랜지스터인 경우, 고정 전위 V a 또는 고정 전위 V b가 높아지면(낮아지면), 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위 V a와 고정 전위 V b가 둘 다 높으면(낮으면), 게이트를 하나만 갖는 트랜지스터보다 실효 저항을 낮게(높게) 할 수 있는 경우가 있다.
트랜지스터(150)의 다른 구성 요소는 상술한 트랜지스터(100)의 구성 요소와 비슷하고 비슷한 효과를 갖는다.
트랜지스터(150) 위에 절연막을 더 형성하여도 좋다. 이런 경우의 예를, 도 3의 (A) 및 (B)에 도시하였다. 도 3의 (A) 및 (B)는 트랜지스터(160)의 단면도이다. 또한 트랜지스터(160)의 상면도는 도 2의 (A)의 트랜지스터(150)의 상면도와 비슷하기 때문에 도시하지 않았다.
도 3의 (A) 및 (B)에 도시된 트랜지스터(160)는 도전막(120a 및 120b) 및 절연막(118) 위에 절연막(122)을 포함한다. 트랜지스터(160)의 다른 구성 요소는 트랜지스터(150)의 구성 요소와 비슷하고 비슷한 효과를 갖는다.
절연막(122)은 트랜지스터 등에 의하여 생긴 요철 등을 덮는 기능을 갖는다. 절연막(122)은 절연성을 갖고, 무기 재료 또는 유기 재료를 사용하여 형성된다. 무기 재료의 예에는 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 및 질화 알루미늄막이 포함된다. 유기 재료의 예에는 아크릴 수지 및 폴리이미드 수지 등의 감광성 수지 재료가 포함된다.
<1-4. 트랜지스터의 구조예 3>
다음에, 도 2의 (A) 내지 (C)에서의 트랜지스터(150)와는 다른 트랜지스터의 구조에 대하여, 도 4의 (A) 및 (B)를 참조하여 설명한다.
도 4의 (A) 및 (B)는 트랜지스터(170)의 단면도이다. 또한 트랜지스터(170)의 상면도는 도 2의 (A)의 트랜지스터(150)의 상면도와 비슷하기 때문에 도시하지 않았다.
도 4의 (A) 및 (B)에 도시된 트랜지스터(170)는 도전막(112)의 적층 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(150)와 상이하다.
트랜지스터(170)의 도전막(112)은, 절연막(110) 위의 도전막(112_1) 및 도전막(112_1) 위의 도전막(112_2)을 포함한다. 예를 들어, 도전막(112_1)으로서 산화물 도전막을 사용함으로써, 절연막(110)에 과잉 산소를 첨가할 수 있다. 이 산화물 도전막은 산소 가스를 함유하는 분위기에서 스퍼터링법에 의하여 형성할 수 있다. 이 산화물 도전막으로서는, 예를 들어, 인듐 및 주석을 포함하는 산화물, 텅스텐 및 인듐을 포함하는 산화물, 텅스텐, 인듐, 및 아연을 포함하는 산화물, 타이타늄 및 인듐을 포함하는 산화물, 타이타늄, 인듐, 및 주석을 포함하는 산화물, 인듐 및 아연을 포함하는 산화물, 실리콘, 인듐, 및 주석을 포함하는 산화물, 또는 인듐, 갈륨, 및 아연을 포함하는 산화물 등을 사용할 수 있다.
도 4의 (B)에 도시된 바와 같이, 도전막(112_2)은 개구(143)를 통하여 도전막(106)에 접속된다. 도전막(112_1)이 되는 도전막을 형성한 후에 개구(143)를 형성함으로써, 도 4의 (B)에 도시된 형상을 얻을 수 있다. 산화물 도전막을 도전막(112_1)으로서 사용한 경우에는, 도전막(112_2)이 도전막(106)과 접속된 구조에 의하여 도전막(112)과 도전막(106) 사이의 접촉 저항을 낮출 수 있다.
트랜지스터(170)의 도전막(112) 및 절연막(110)은 테이퍼 형상을 갖는다. 더 구체적으로는, 도전막(112)의 하단부는 도전막(112)의 상단부 외부에 위치한다. 절연막(110)의 하단부는 절연막(110)의 상단부 외부에 위치한다. 또한, 도전막(112)의 하단부는 절연막(110)의 상단부와 실질적으로 같은 위치에 형성된다.
도전막(112)과 절연막(110)이 직사각형을 갖는 트랜지스터(170)에 비하여, 도전막(112)과 절연막(110)이 테이퍼 형상을 갖는 트랜지스터(170)는, 절연막(116)의 피복성이 더 좋기 때문에 바람직하다.
트랜지스터(170)의 다른 구성 요소는 상술한 트랜지스터(150)의 구성 요소와 비슷하고 비슷한 효과를 갖는다.
<1-5. 트랜지스터의 구조예 4>
다음에는, 도 1의 (A) 내지 (C) 내지 도 4의 (A) 및 (B)에 나타낸 트랜지스터의 변형예에 대하여 설명한다.
도 1의 (A) 내지 (C) 내지 도 4의 (A) 및 (B)에서의 트랜지스터(100, 150, 160, 및 170)는 산화물 반도체막(108_1 내지 108_3)의 3층 구조를 갖는 산화물 반도체막(108)을 각각 포함하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 산화물 반도체막(108)은 도 5의 (A) 및 (B) 내지 도 8의 (A) 및 (B)에 나타낸 바와 같이, 산화물 반도체막(108_2 및 108_3)의 2층 구조를 가져도 좋다.
도 5의 (A) 및 (B)는 트랜지스터(100A)의 단면도이다. 도 5의 (A)는 채널 길이 방향에서의 단면도이다. 도 5의 (B)는 채널 폭 방향에서의 단면도이다. 또한, 트랜지스터(100A)는 산화물 반도체막(108)이 2층 구조를 갖는 점을 제외하고, 트랜지스터(100)와 비슷한 구조를 갖는다.
도 6의 (A) 및 (B)는 트랜지스터(150A)의 단면도이다. 도 6의 (A)는 채널 길이 방향에서의 단면도이다. 도 6의 (B)는, 채널 폭 방향에서의 단면도이다. 또한, 트랜지스터(150A)는, 산화물 반도체막(108)이 2층 구조를 갖는 점을 제외하고, 트랜지스터(150)와 비슷한 구조를 갖는다.
도 7의 (A) 및 (B)는 트랜지스터(160A)의 단면도이다. 도 7의 (A)는 채널 길이 방향에서의 단면도이다. 도 7의 (B)는 채널 폭 방향에서의 단면도이다. 또한, 트랜지스터(160A)는, 산화물 반도체막(108)이 2층 구조를 갖는 점을 제외하고, 트랜지스터(160)와 비슷한 구조를 갖는다.
도 8의 (A) 및 (B)는 트랜지스터(170A)의 단면도이다. 도 8의 (A)는 채널 길이 방향에서의 단면도이다. 도 8의 (B)는 채널 폭 방향에서의 단면도이다. 또한, 트랜지스터(170A)는, 산화물 반도체막(108)이 2층 구조를 갖는 점을 제외하고, 트랜지스터(170)와 비슷한 구조를 갖는다.
위에서 나타낸 바와 같이, 본 발명의 일 형태에 따른 반도체 장치에서, 결정성이 상이한 2층 구조를 갖는 산화물 반도체막을 포함하여도, 도 1의 (A) 내지 (C) 내지 도 4의 (A) 및 (B)에 나타낸 반도체 장치와 동등한 특성을 얻을 수 있다. 이와 같이, 본 발명의 일 형태에 따른 반도체 장치에서는 트랜지스터의 전계 효과 이동도 및 신뢰성을 둘 다 향상시킬 수 있다.
<1-6. 반도체 장치의 제작 방법>
다음에, 도 2의 (A) 내지 (C)에 도시된 트랜지스터(150)의 제작 방법의 예에 대하여 도 9의 (A) 내지 (D) 내지 도 11의 (A) 내지 (C)를 참조하여 설명한다. 또한, 도 9의 (A) 내지 (D) 내지 도 11의 (A) 내지 (C)는 트랜지스터(150)의 제작 방법을 도시한 채널 길이 방향 및 채널 폭 방향의 단면도이다.
우선, 기판(102) 위에 도전막(106)을 형성한다. 다음으로, 기판(102) 및 도전막(106) 위에 절연막(104)을 형성한다. 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막을 절연막(104) 위에 형성한다. 그 후, 제 1 내지 제 3 산화물 반도체막을 섬 형상으로 가공하여 산화물 반도체막(108_1a, 108_2a, 및 108_3a)을 형성한다(도 9의 (A) 참조).
도전막(106)은 상술한 재료들 중에서 선택되는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는, 도전막(106)으로서 두께 50㎚의 텅스텐막 및 두께 400㎚의 구리막의 적층막을 스퍼터링 장치를 사용하여 형성한다.
도전막(106)이 되는 도전막을 가공하기 위해서는 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다. 본 실시형태에서는, 도전막을 도전막(106)으로 기공할 때, 구리막을 웨트 에칭법에 의하여 에칭한 다음, 텅스텐막을 드라이 에칭법에 의하여 에칭한다.
절연막(104)은 스퍼터링법, CVD법, 증착법, PLD법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 본 실시형태에서는, 절연막(104)으로서 두께 400㎚의 질화 실리콘막 및 두께 50㎚의 산화 질화 실리콘막을 PECVD 장치를 사용하여 형성한다.
절연막(104)을 형성한 후에 절연막(104)에 산소를 첨가하여도 좋다. 절연막(104)에 첨가하는 산소로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 또는 산소 분자 이온 등을 사용하여도 좋다. 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등에 의하여 산소를 첨가할 수 있다. 또는, 절연막(104) 위에 산소 방출을 억제하는 막을 형성한 다음, 이 막을 통하여 절연막(104)에 산소를 첨가하여도 좋다.
산소 방출을 억제하는 막은, 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중 하나 이상을 함유하는 도전막 또는 반도체막을 사용하여 형성할 수 있다.
마이크로파에 의하여 산소를 여기시켜 고밀도 산소 플라스마를 발생시키는 플라스마 처리에 의하여 산소를 첨가하는 경우, 절연막(104)에 첨가되는 산소량을 증가시킬 수 있다.
산화물 반도체막(108_1a, 108_2a, 및 108_3a,)은, 스퍼터링 장치를 사용하여 진공에서 연속적으로 형성되는 것이 바람직하다. 스퍼터링 장치를 사용한 진공에서의 산화물 반도체막(108_1a, 108_2a, 및 108_3a)을 연속적으로 형성함으로써, 그들의 계면에 부착할 수 있는 불순물(수소 및 물 등)을 저감할 수 있다.
산화물 반도체막(108_2a)의 산소 분압은 산화물 반도체막(108_1a) 및/또는 산화물 반도체막(108_3a)의 산소 분압보다 낮은 것이 바람직하다.
산화물 반도체막(108_1a, 108_2a, 및 108_3a,)을 형성할 때, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 또는 제논 가스)와 산소 가스를 혼합하여도 좋다. 또한, 산화물 반도체막(108_1a)의 형성에 있어서 퇴적 가스 전체에서의 산소 가스의 비율(이하, 산소 유량비라고도 함)은 70% 이상 100% 이하, 바람직하게는 80% 이상 100% 이하, 더 바람직하게는 90% 이상 100% 이하이다. 산화물 반도체막(108_2a)의 형성에 있어서의 산소 유량비는 0%보다 크고 20% 이하, 바람직하게는 5% 이상 15% 이하이다. 산화물 반도체막(108_3a)의 형성에 있어서의 산소 유량비는 70% 이상 100% 이하, 바람직하게는 80% 이상 100% 이하, 더 바람직하게는 90% 이상 100% 이하이다.
또한, 산화물 반도체막(108_2a)은 산화물 반도체막(108_1a) 및/또는 산화물 반도체막(108_3a)보다 낮은 기판 온도로 형성되어도 좋다.
구체적으로는, 산화물 반도체막(108_2a)은 실온 이상 150℃ 미만, 바람직하게는 실온 이상 140℃ 이하의 기판 온도로 형성된다. 또한, 산화물 반도체막(108_1a) 및 산화물 반도체막(108_3a)은 실온 이상 300℃ 이하, 바람직하게는 실온 이상 200℃ 이하의 기판 온도로 형성된다. 또한, 생산성이 향상되기 때문에, 산화물 반도체막(108_1a, 108_2a, 및 108_3a,)을 형성할 때의 기판 온도는 같은(예를 들어, 실온 이상 150℃ 미만) 것이 바람직하다.
상술한 조건하에서, 산화물 반도체막(108_2a)은 금속 산화물(108_1a 및 108_3a)보다 결정성이 낮은 영역을 가질 수 있다.
산화물 반도체막(108_1a)의 두께는 1㎚ 이상 20㎚ 미만, 바람직하게는 5㎚ 이상 10㎚ 이하이다. 산화물 반도체막(108_2a)의 두께는 20㎚ 이상 100㎚ 이하, 바람직하게는 20㎚ 이상 50㎚ 이하이다. 산화물 반도체막(108_3a)의 두께는 1㎚ 이상 20㎚ 미만, 바람직하게는 5㎚ 이상 15㎚ 이하이다.
산화물 반도체막(108)을 가열하면서 형성하면 산화물 반도체막(108)의 결정성을 높일 수 있다. 한편, 기판(102)으로서 대형의 유리 기판(예를 들어, 6세대 내지 10세대)을 사용하고 산화물 반도체막(108)을 200℃ 이상 300℃ 이하의 기판 온도로 형성하는 경우, 기판(102)이 변형될 수 있다(비틀어지거나 또는 휠 수 있다). 대형 유리 기판을 사용하는 경우에는, 100℃ 이상 200℃ 미만의 기판 온도로 산화물 반도체막(108)을 형성함으로써, 유리 기판의 변형을 억제할 수 있다.
또한, 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스로서 사용하는 산소 가스 또는 아르곤 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 또는 더욱 바람직하게는 -120℃ 이하가 되도록 고순도화된 가스를 사용함으로써, 수분 등이 산화물 반도체막에 들어가는 것을 최소화할 수 있다.
산화물 반도체막을 스퍼터링 장치에 의하여 퇴적하는 경우, 스퍼터링 장치에서의 체임버는, 산화물 반도체막에 대하여 불순물로서 기능하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프(cryopump) 등의 흡착 진공 배기 펌프를 사용하여 고진공 상태(약 5×10-7Pa 내지 1×10-4Pa 정도)가 되도록 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 모드에서의, 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압은 바람직하게는 1×10-4Pa 이하이고, 더 바람직하게는 5×10-5Pa 이하이다.
본 실시형태에서, 산화물 반도체막(108_1a, 108_2a, 및 108_3a)은 이하의 조건에서 형성된다.
In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 산화물 반도체막(108_1a)을 형성한다. 산화물 반도체막(108_1a)을 형성할 때, 기판 온도는 실온이고, 퇴적 가스로서 유량 200sccm의 산소 가스를 사용한다(산소 유량비 100%).
In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 산화물 반도체막(108_2a)을 형성한다. 산화물 반도체막(108_2a)을 형성할 때, 기판 온도는 실온이고, 성막 가스로서 유량 20sccm의 산소 가스 및 유량 180sccm의 아르곤 가스를 사용한다(산소 유량비 10%).
In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 산화물 반도체막(108_3a)을 형성한다. 산화물 반도체막(108_3a)을 형성할 때, 기판 온도는 실온이고, 성막 가스로서 유량 200sccm의 산소 가스를 사용한다(산소 유량비 100%).
제 1 내지 제 3 산화물 반도체막을 각각 산화물 반도체막(108_1a 내지 108_3a)으로 가공하기 위하여 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다.
산화물 반도체막(108_1a, 108_2a, 및 108_3a)을 형성한 후, 가열 처리에 의하여 산화물 반도체막(108_1a, 108_2a, 및 108_3a)을 탈수소화 또는 탈수화하여도 좋다. 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하이다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 크립톤 등의 희가스, 또는 질소를 함유하는 불활성 가스 분위기에서 수행할 수 있다. 또는, 먼저 불활성 가스 분위기에서 가열 처리를 수행한 후, 산소 분위기에서 가열 처리하여도 좋다. 상기 불활성 가스 분위기 및 상기 산소 분위기에 수소 및 물 등이 함유되지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 하면 좋다.
전기로 또는 RTA 장치 등은 상기 가열 처리에 사용될 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧으면 기판의 변형점 이상의 온도로 가열 처리를 수행할 수 있다. 따라서, 가열 처리 시간을 짧게 할 수 있다.
가열하면서 산화물 반도체막을 퇴적시키거나, 산화물 반도체막의 형성 후에 가열 처리를 수행함으로써, SIMS에 의하여 측정되는 산화물 반도체막의 수소 농도를 5×1019atoms/cm3 이하, 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 1×1018atoms/cm3 이하, 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 할 수 있다.
다음으로, 절연막(104) 및 산화물 반도체막(108) 위에 절연막(110_0)을 형성한다(도 9의 (B) 참조).
절연막(110_0)으로서, 플라스마 강화 CVD 장치(PECVD 장치 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서 실리콘을 함유하는 퇴적 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예로서는 산소, 오존, 일산화이질소, 및 이산화질소를 들 수 있다.
절연막(110_0)으로서, 산화성 가스의 유량을 퇴적 가스의 유량의 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리 체임버 내의 압력을 100Pa 미만 또는 50Pa 이하로 하는 조건하에서, PECVD 장치를 사용하여 결함이 적은 산화 질화 실리콘막을 형성할 수 있다.
절연막(110_0)으로서, PECVD 장치의 진공 배기된 처리 체임버에 배치된 기판을 280℃ 이상 400℃ 이하의 온도로 유지하고, 원료 가스가 도입된 처리 체임버 내의 압력을 20Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 고주파 전력을 공급하는 조건하에서 치밀한 산화 실리콘막 또는 치밀한 산화 질화 실리콘막을 형성할 수 있다.
절연막(110_0)은 마이크로파를 사용한 PECVD법에 의하여 형성하여도 좋다. 마이크로파란 300MHz 내지 300GHz의 주파수 범위의 파를 말한다. 마이크로파에서는, 전자 온도 및 전자 에너지가 낮다. 또한, 공급된 전력에서, 전자의 가속에 사용되는 전력 비율이 적고, 따라서 보다 많은 전력이 분자의 해리 및 전리에 사용될 수 있다. 따라서, 밀도가 높은 플라스마(고밀도 플라스마)를 여기할 수 있다. 이 방법은 퇴적면 또는 퇴적물에 대한 플라스마 대미지가 적기 때문에, 결함이 적은 절연막(110_0)을 형성할 수 있다.
또는 절연막(110_0)은, 유기 실레인 가스를 사용한 CVD법에 의하여 형성할 수도 있다. 유기 실레인 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실레인(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실레인(SiH(OC2H5)3), 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다. 유기 실레인 가스를 사용한 CVD법에 의하여 피복성이 높은 절연막(110_0)을 형성할 수 있다.
본 실시형태에서는 절연막(110_0)으로서 두께 100㎚의 산화 질화 실리콘막을 PECVD 장치를 사용하여 형성한다.
다음으로, 절연막(110_0) 위의 원하는 위치에 리소그래피로 마스크를 형성하고, 절연막(110_0) 및 절연막(104)을 부분적으로 에칭하여, 도전막(106)에 도달하는 개구(143)를 형성한다(도 9의 (C) 참조).
개구(143)를 형성하기 위해서는 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 개구(143)를 형성한다.
다음으로, 개구(143)를 덮도록 도전막(106) 및 절연막(110_0) 위에 도전막(112_0)을 형성한다. 예를 들어, 도전막(112_0)으로서 금속 산화막을 사용하는 경우, 도전막(112_0)의 형성 중에 도전막(110_0)에 산소가 첨가되는 경우가 있다(도 9의 (D) 참조).
도 9의 (D)에서는, 절연막(110_0)에 첨가되는 산소를 화살표로 모식적으로 나타내었다. 또한 개구(143)를 덮도록 형성되는 도전막(112_0)은 도전막(106)에 전기적으로 접속된다.
도전막(112_0)으로서 금속 산화막을 사용하는 경우, 도전막(112_0)은 산소 가스를 함유하는 분위기에서 스퍼터링법에 의하여 형성되는 것이 바람직하다. 산소 가스를 함유하는 분위기에서의 도전막(112_0)의 형성에 의하여 절연막(110_0)으로 산소가 적합하게 첨가된다. 또한, 도전막(112_0)의 형성 방법은 스퍼터링법에 한정되지 않고, ALD법 등 다른 방법을 사용하여도 좋다.
본 실시형태에서는, 도전층(112_0)으로서, 스퍼터링법에 의하여 In-Ga-Zn 산화물을 함유하는 두께 100㎚의 IGZO막(In:Ga:Zn=4:2:4.1[원자수비])을 형성한다. 또한, 도전막(112_0)의 형성 전후에 절연막(110_0)에 산소 첨가 처리를 수행하여도 좋다. 상기 산소 첨가 처리는, 절연막(104)의 형성 후에 수행할 수 있는 산소 첨가와 비슷한 방법에 의하여 수행할 수 있다.
이어서, 도전막(112_0) 위의 원하는 위치에 리소그래피 공정에 의하여 마스크(140)를 형성한다(도 10의 (A) 참조).
다음으로, 마스크(140) 상방에서 에칭을 수행하여 도전막(112_0) 및 절연막(110_0)을 가공한다. 도전막(112_0) 및 절연막(110_0)을 가공한 후, 마스크(140)를 제거한다. 도전막(112_0) 및 절연막(110_0)을 가공한 결과, 섬 형상의 도전막(112) 및 섬 형상의 절연막(110)이 형성된다(도 10의 (B) 참조).
본 실시형태에서는 도전막(112_0) 및 절연막(110_0)을 드라이 에칭법에 의하여 가공한다.
도전막(112) 및 절연막(110)으로의 가공에서, 도전막(112)과 중첩되지 않는 영역에서의 산화물 반도체막(108)의 두께는, 얇아지는 경우가 있다. 다른 경우에는, 도전막(112) 및 절연막(110)으로의 가공에서, 절연막(104)의 두께는 산화물 반도체막(108)과 중첩되지 않는 영역에서 얇아진다. 도전막(112_0) 및 절연막(110_0)의 가공에 있어서, 에천트(etchant) 또는 에칭 가스(예를 들어, 염소)가 산화물 반도체막(108)에 첨가되거나, 도전막(112_0) 또는 절연막(110_0)의 구성 원소가 산화물 반도체막(108)에 첨가될 수 있는 경우가 있다.
다음으로, 절연막(104), 산화물 반도체막(108), 및 도전막(112) 위에 절연막(116)을 형성함으로써, 절연막(116)과 접촉되는 산화물 반도체막(108)의 일부는 영역(108n)이 된다. 또한, 도전막(112)과 중첩되는 산화물 반도체막(108)은 산화물 반도체막(108_1, 108_2, 및 108_3)을 포함한다(도 10의 (C) 참조).
절연막(116)은 상술한 재료들 중에서 선택되는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(116)으로서 두께 100㎚의 질화 산화 실리콘막을 PECVD 장치를 사용하여 형성한다. 이 질화 산화 실리콘막의 형성에서는, 플라스마 처리 및 퇴적 처리를 220℃에서 수행한다. 플라스마 처리는, 퇴적 전에 유량비 100sccm의 아르곤 가스 및 유량비 1000sccm의 질소 가스를 체임버 내로 도입하고, 체임버 내의 압력을 40Pa로 설정하고, 1000W의 전력을 RF 전원(27.12MHz)에 공급하는 조건하에서 수행된다. 퇴적 처리는 유량비 50sccm의 실레인 가스, 유량비 5000sccm의 질소 가스, 및 유량비 100sccm의 암모니아 가스를 체임버 내로 도입하고, 체임버 내의 압력을 100Pa로 설정하고, 1000W의 전력을 RF 전원(27.12MHz)에 공급하는 조건하에서 수행된다.
절연막(116)이 질화 산화 실리콘막을 포함하면, 질화 산화 실리콘막 내의 질소 또는 수소는 절연막(116)과 접촉하는 영역(108n)에 공급될 수 있다. 또한, 절연막(116)을 형성할 때의 온도를 상술한 온도로 하면, 절연막(110)에 함유되는 과잉 산소의 외부로의 방출을 억제할 수 있다.
다음으로, 절연막(116) 위에 절연막(118)을 형성한다(도 11의 (A) 참조).
절연막(118)은 상술한 재료들 중에서 선택되는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(118)으로서 두께 300㎚의 산화 질화 실리콘막을 PECVD 장치를 사용하여 형성한다.
절연막(118)의 원하는 위치 위에 리소그래피에 의하여 마스크를 형성한 후, 절연막(118) 및 절연막(116)을 부분적으로 에칭한다. 따라서, 영역(108n)에 도달하는 개구(141a 및 141b)가 형성된다(도 11의 (B) 참조).
절연막(118 및 116)을 에칭하기 위해서는, 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 절연막(118 및 116)을 가공한다.
다음에, 개구(141a) 및 개구(141b)를 덮도록 영역(108n) 및 절연막(118) 위에 도전막을 형성하고, 원하는 형상으로 가공함으로써 도전막(120a) 및 도전막(120b)을 형성한다(도 11의 (C) 참조).
도전막(120a 및 120b)은 상술한 재료들 중에서 선택되는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는, 도전막(120a 및 120b)으로서, 스퍼터링 장치를 사용하여 두께 50㎚의 텅스텐막 및 두께 400㎚의 구리막을 포함하는 적층막을 형성한다.
도전막(120a 및 120b)이 되는 도전막을 가공하기 위해서는, 웨트 에칭법 및/또는 드라이 에칭법을 사용할 수 있다. 본 실시형태에서는, 도전막의 도전막(120a 및 120b)으로의 기공에 있어서, 구리막을 웨트 에칭법에 의하여 에칭한 다음, 텅스텐막을 드라이 에칭법에 의하여 에칭한다.
상술한 공정을 거쳐, 도 2의 (A) 내지 (C)의 트랜지스터(150)를 제작할 수 있다.
또한, 트랜지스터(150)에 포함되는 막(절연막, 금속 산화물막, 산화물 반도체막, 및 도전막 등)은 상술한 방법 이외에 스퍼터링법, CVD법, 진공 증착법, PLD법, 또는 ALD법에 의하여 형성할 수 있다. 또는, 도포법 또는 인쇄법을 사용할 수 있다. 스퍼터링법 및 PECVD법이 막 형성 방법의 대표적인 예이지만, 열 CVD법을 사용하여도 좋다. 열 CVD법의 예로서, MOCVD법을 들 수 있다.
열 CVD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 원료 가스 및 산화제를 동시에 체임버로 공급하고 기판 부근 또는 기판 위에서 서로 반응시키는 식으로 수행하여도 좋다. 따라서, 퇴적에 있어서 플라스마가 발생되지 않기 때문에 열 CVD법은 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 갖는다.
상술한 도전막, 절연막, 산화물 반도체막, 및 금속 산화막 등의 막은 MOCVD법 등의 열 CVD법에 의하여 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 형성하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용한다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신에 다이에틸아연(Zn(C2H5)2)을 사용할 수 있다.
ALD법을 채용한 퇴적 장치를 사용하여 산화 하프늄막을 형성하는 경우에는, 2종의 가스, 즉 용매와 하프늄 전구체가 포함된 액체(하프늄알콕사이드 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH, Hf[N(CH3)2]4) 또는 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시켜 얻은 원료 가스와, 산화제로서 오존(O3)을 사용한다.
ALD법을 채용한 퇴적 장치를 사용하여 산화 알루미늄막을 형성하는 경우에는, 2종류의 가스, 즉, 용매와 알루미늄 전구체가 함유되는 액체(예를 들어, 트라이메틸알루미늄(TMA, Al(CH3)3))를 기화시켜 얻은 원료 가스와, 산화제로서 H2O를 사용한다. 다른 재료의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
ALD법을 채용한 퇴적 장치를 사용하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 막이 퇴적되는 면에 흡착시키고, 산화성 가스(O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
ALD법을 채용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
ALD법을 채용한 퇴적 장치를 사용하여 In-Ga-Zn-O막 등의 산화물 반도체막을 형성하는 경우에는, In(CH3)3 가스 및 O3 가스를 사용하여 In-O층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 사용하여 Ga-O층을 형성하고, Zn(CH3)2 가스 및 O3 가스를 사용하여 Zn-O층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 사용함으로써 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, Ar 등의 불활성 가스를 사용하여 물을 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다.
본 발명의 일 형태는, 트랜지스터가 산화물 반도체막을 포함하는 본 실시형태에서 설명한 예에 한정되지 않는다. 본 발명의 일 형태에서 트랜지스터는 산화물 반도체막을 반드시 포함할 필요는 없다. 예를 들어, 트랜지스터의 채널 영역, 채널 영역 근방, 소스 영역, 또는 드레인 영역은 실리콘(Si), 저마늄(Ge), 실리콘 저마늄(SiGe), 또는 갈륨 비소(GaAs) 등을 함유하는 재료를 사용하여 형성하여도 좋다.
본 실시형태의 적어도 일부를, 본 명세서에서 설명하는 다른 실시형태 및 다른 실시예 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 산화물 반도체막에 대하여 도 13의 (A) 및 (B) 내지 도 32의 (A) 내지 (C)를 참조하여 설명한다.
본 발명의 일 형태의 산화물 반도체막은 적어도 인듐 및 아연을 함유하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 함유하는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 하나 이상의 원소를 함유하여도 좋다.
여기서, 산화물 반도체막이 인듐, 원소 M, 및 아연을 함유하는 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 또는, 원소 M은 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등일 수 있다. 단, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋은 경우가 있다.
<2-1. 산화물 반도체막의 상면 및 단면의 개략도>
도 13의 (A) 및 (B), 도 14의 (A) 및 (B), 도 15의 (A) 및 (B), 및 도 16의 (A) 및 (B)는 본 발명의 형태에 따른 산화물 반도체막의 개략도이다. 또한, 도 13의 (A), 도 14의 (A), 도 15의 (A), 및 도 16의 (A)는 산화물 반도체막의 상면(a-b면 방향)의 개략도이고, 도 13의 (B), 도 14의 (B), 도 15의 (B), 및 도 16의 (B)는 기판(Sub.) 위에 각각 형성되는 산화물 반도체막의 단면(c축 방향)의 개략도이다.
우선, 도 13의 (A) 및 (B)를 참조하여 설명한다.
도 13의 (A) 및 (B)에 나타낸 바와 같이, 본 발명의 일 형태의 산화물 반도체막은 영역(A) 및 영역(B)을 포함한다. 즉, 본 발명의 일 형태에 따른 산화물 반도체막은 영역(A) 및 영역(B)이 혼합된 복합 산화물 반도체이다. 또한, 영역(A)은 In x Zn y O z (x, y, 및 z는 각각 임의의 수를 나타냄)로 나타내어지고, 영역(B)은 In a M b Zn c O d (M은 Al, Ga, Y, 또는 Sn을 나타내고, a, b, c, 및 d는 각각 임의의 수를 나타냄)로 나타내어진다. 또한, 영역(A)이 M을 함유하여도 좋다.
또한, 영역(A)에서의 In의 농도는 영역(B)의 In의 농도보다 높다. 바꿔 말하면, 영역(A)은 In-rich이고, 영역(B)은 In-poor이다. 예를 들어, 영역(A)에서의 In의 농도는, 영역(B)에서의 In의 농도의 1.1배 이상인 것이 바람직하고, 2배 이상 10배 이하인 것이 더 바람직하다.
도 13의 (A)에 나타낸 바와 같이, 영역(A)은 기본적으로 a-b면 방향에서 거의 원형을 갖도록 형성된다. 도 13의 (B)에 나타낸 바와 같이, 영역(A)은 기본적으로 c축 방향에서 거의 타원형을 갖도록 형성된다. 바꿔 말하면, 영역(A)은 섬 형상을 갖고, 영역(B)에 의하여 둘러싸여 있다. 도 13의 (A) 및 (B)에 나타낸 바와 같이, 영역(A)은 영역(B)에서 고르지 않게 분포된다. 이러한 이유로 2개 이상의 영역(A)은 연결된 원 또는 연결된 타원과 같은 형상이 되도록 연결되어도 좋다. 또한, 모든 영역(A)이 c축 방향에서 연결되는 경우, 트랜지스터의 스위칭 특성이 악화되므로(예를 들어, 트랜지스터의 오프 상태 전류가 상승됨), 즉, 도 13의 (A) 및 (B)에 나타낸 바와 같이, 영역(A)은 점재하는 것이 바람직하다.
또한, 점재하는 영역(A)의 비율은 예를 들어 복합 산화물 반도체의 형성 조건 또는 조성을 변경함으로써 조정될 수 있다. 예를 들어, 도 14의 (A) 및 (B)에 나타낸 바와 같이, 영역(A)의 비율이 낮은 복합 산화물 반도체 또는 도 15의 (A) 및 (B)에 나타낸 바와 같이, 영역(A)의 비율이 높은 복합 산화물 반도체를 형성할 수 있다. 복합 산화물 반도체에 있어서, 영역(A)의 비율이 영역(B)의 비율보다 늘 낮다는 것은 아니다. 영역(A)의 비율이 현저히 높은 복합 산화물 반도체에 있어서, 관찰 범위에 따라 영역(A)에 영역(B)이 형성되는 경우도 있다.
영역(A)의 섬 형상의 크기는 예를 들어 복합 산화물 반도체의 형성 조건 또는 조성을 변경함으로써 조정될 수 있다. 도 13의 (A) 및 (B), 도 14의 (A) 및 (B), 및 도 15의 (A) 및 (B)의 개략도에서 섬 형상 영역은 다양한 크기를 갖지만, 도 16의 (A) 및 (B)에 나타낸 바와 같이, 대략 같은 크기의 영역(A)이 점재하는 경우도 있다.
도 13의 (A) 및 (B)에 나타낸 바와 같이, 영역(A) 및 영역(B) 사이의 경계는 명확하지 않거나, 또는 관찰할 수 없는 경우가 있다. 영역(A) 및 영역(B) 각각의 두께는, 단면 사진의 EDX 매핑 이미지를 사용하여 평가할 수 있다. 또한, 영역(A)은 단면 사진의 EDX 매핑 이미지에서 0.1㎚ 이상 5㎚ 이하, 0.3㎚ 이상 3㎚ 이하의 크기를 갖는 것으로 관찰되는 경우가 있다.
영역(A)은 In-rich이기 때문에 캐리어 이동도를 증가시키는 기능을 갖는다. 따라서, 영역(A)을 포함하는 산화물 반도체막을 사용한 트랜지스터는 온 상태 전류 및 전계 효과 이동도가 증가될 수 있다. 한편으로, 영역(B)은 In-poor이기 때문에 캐리어 이동도를 저감시키는 기능을 갖는다. 따라서, 영역(B)을 포함하는 산화물 반도체막을 사용한 트랜지스터는 오프 상태 전류가 저감될 수 있다. 바꿔 말하면, 영역(A)은 트랜지스터의 온 상태 전류 및 전계 효과 이동도에 기여하고, 영역(B)은 트랜지스터의 스위칭 특성에 기여한다.
상술한 바와 같이, 본 발명의 일 형태에 따른 산화물 반도체막은 영역(A) 및 영역(B)이 혼합된 복합 산화물 반도체이고, 영역(A) 및 영역(B)은 다른 기능을 가져 상보적이다. 예를 들어, 본 발명의 일 형태에 따른 산화물 반도체막이 원소 M으로서 Ga을 사용한 In-Ga-Zn 산화물(이하, IGZO라고 함)인 경우, 이 산화물 반도체막을 C/IGZO(complementary IGZO)라고 부를 수 있다.
한편으로, 영역(A) 및 영역(B)이 층상으로 적층된 경우, 예를 들어 영역(A) 및 영역(B) 사이에 상호 작용이 일어나지 않거나 또는 일어나기 어렵기 때문에, 영역(A)의 기능 및 영역(B)의 기능은 독립적으로 수행되는 경우가 있다. 이 경우, 영역(A)에 의하여 전계 효과 이동도가 증가되더라도 트랜지스터의 오프 상태 전류가 증가될 수 있다. 따라서, 본 발명의 일 형태에 따른 산화물 반도체막을 상술한 복합 산화물 반도체 또는 C/IGZO로 하는 경우, 높은 전계 효과 이동도를 달성하는 기능 및 우수한 스위칭 특성을 달성하는 기능을 동시에 얻을 수 있다. 이것은 본 발명의 일 형태에 따른 산화물 반도체막을 사용함으로써 얻어지는 유리한 효과이다.
도 13의 (A) 및 (B)는 기판 위에 산화물 반도체막이 형성되는 예를 도시한 것이지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 기판과 산화물 반도체막 사이에 하지막 또는 층간막 등의 절연막, 또는 산화물 반도체막 등의 다른 반도체막이 형성되어도 좋다.
<2-2. 산화물 반도체막의 원자수비>
다음으로, 본 발명의 일 형태에 따른 산화물 반도체막의 원자수비에 대하여 도 17을 참조하여 설명한다.
도 17의 상도(phase diagram)는 물질 중의 원소 X, 원소 Y, 원소 Z의 원자수비를 나타내기 위하여 사용될 수 있다. 원소 X, 원소 Y, 원소 Z의 원자수비는 x:y:z로 나타낸다. 도 17에서는 이 원자수비를 좌표(x:y:z)로서 나타낼 수 있다. 또한 산소 원자의 비율은 도 17에 나타내지 않았다.
도 17에서, 파선은 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):1(-1≤α≤1)인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):2인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):3인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):4인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):5인 라인을 나타낸다.
일점쇄선은 원자수비 [In]:[M]:[Zn]이 1:1:β(β≥0)인 라인, 원자수비 [In]:[M]:[Zn]이 1:2:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:3:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:4:β인 라인, 원자수비 [In]:[M]:[Zn]이 2:1:β인 라인, 원자수비 [In]:[M]:[Zn]이 5:1:β인 라인, 그리고 [In]:[M]:[Zn]이 1:7:β인 라인을 나타낸다.
[In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방의 원자수비를 갖는 도 17에 나타낸 산화물 반도체막은 스피넬 결정 구조를 갖기 쉽다.
도 17의 영역(A)은 In의 비율이 높은 영역([In]:[M]:[Zn]=x:y:z(x>0, y≥0, z≥0)인 영역)에서 In, M, Zn의 원자수비의 바람직한 범위의 예이다. 또한, 영역(A)은 원자수비 [In]:[M]:[Zn]이 (1+γ):0:(1-γ)(-1<γ≤1)인 라인을 포함한다.
도 17의 영역(B)은 영역(A)보다 In을 낮은 비율로 함유하는 영역([In]:[M]:[Zn]=m:n:l(m>0, n≥0, l≥0))에서의 In, M, Zn의 원자수비의 바람직한 범위의 예이다. 또한, 영역(B)은 [In]:[M]:[Zn]=4:2:3 내지 4.1 및 그 근방의 원자수비를 포함한다. 그 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비를 포함한다. 또한, 영역(B)은 [In]:[M]:[Zn]=5:1:6 및 그 근방의 원자수비를 포함한다. 영역(B)으로 나타내어지는 원자수비를 갖는 산화물 반도체막은 결정성이 높은 산화물 반도체막이다.
스퍼터링 장치를 사용하여 산화물 반도체막을 형성하는 경우, 타깃의 원자수비와 다른 원자수비를 갖는 막이 형성되는 경우가 있다. 특히 퇴적 중의 기판 온도에 따라서는, 퇴적된 막에서의 [Zn]의 원자수비가 타깃의 [Zn]의 원자수비보다 낮게 되는 경우가 있다.
<2-3. 스퍼터링 장치>
여기서, 스퍼터링 장치의 예에 대하여 도 18의 (A) 및 (B)를 참조하여 설명한다.
도 18의 (A)는 스퍼터링 장치의 퇴적 체임버(2501)의 단면도이다. 도 18의 (B)는 스퍼터링 장치의 마그넷 유닛(2530a) 및 마그넷 유닛(2530b)의 평면도이다.
도 18의 (A)에 도시된 퇴적 체임버(2501)는 타깃 홀더(2520a), 타깃 홀더(2520b), 백킹 플레이트(2510a), 백킹 플레이트(2510b), 타깃(2500a), 타깃(2500b), 부재(2542), 및 기판 홀더(2570)를 포함한다. 또한 타깃(2500a)은 백킹 플레이트(2510a) 위에 배치된다. 백킹 플레이트(2510a)는 타깃 홀더(2520a) 위에 배치된다. 마그넷 유닛(2530a)은 백킹 플레이트(2510a)를 개재하여 타깃(2500a) 아래에 배치된다. 타깃(2500b)은 백킹 플레이트(2510b) 위에 배치된다. 백킹 플레이트(2510b)는 타깃 홀더(2520b) 위에 배치된다. 마그넷 유닛(2530b)은 백킹 플레이트(2510b)를 개재하여 타깃(2500b) 아래에 배치된다.
도 18의 (A) 및 (B)에 도시된 바와 같이, 마그넷 유닛(2530a)은 마그넷(2530N1), 마그넷(2530N2), 마그넷(2530S), 및 마그넷 홀더(2532)를 포함한다. 마그넷 유닛(2530a)에서, 마그넷(2530N1), 마그넷(2530N2), 및 마그넷(2530S)은 마그넷 홀더(2532) 위에 배치된다. 마그넷(2530N1), 마그넷(2530N2) 및 마그넷(2530S)은 간격을 두고 배치된다. 또한 마그넷 유닛(2530b)은 마그넷 유닛(2530a)과 비슷한 구조를 갖는다. 기판(2560)을 퇴적 체임버(2501)로 이동시킬 때, 기판(2560)은 기판 홀더(2570)와 접촉하여 배치된다.
타깃(2500a), 백킹 플레이트(2510a), 및 타깃 홀더(2520a)는 부재(2542)에 의하여 타깃(2500b), 백킹 플레이트(2510b), 및 타깃 홀더(2520b)와 분리된다. 또한 부재(2542)는 절연체인 것이 바람직하다. 부재(2542)가 도전체 또는 반도체이어도 좋다. 부재(2542)는 표면이 절연체로 덮인 도전체 또는 반도체이어도 좋다.
타깃 홀더(2520a) 및 백킹 플레이트(2510a)는 나사(예를 들어, 볼트)에 의하여 서로 고정되며, 같은 전위를 갖는다. 타깃 홀더(2520a)는 백킹 플레이트(2510a)를 개재하여 타깃(2500a)을 지지하는 기능을 갖는다. 타깃 홀더(2520b) 및 백킹 플레이트(2510b)는 나사(예를 들어, 볼트)에 의하여 서로 고정되며, 같은 전위를 갖는다. 타깃 홀더(2520b)는 백킹 플레이트(2510b)를 개재하여 타깃(2500b)을 지지하는 기능을 갖는다.
백킹 플레이트(2510a)는 타깃(2500a)을 고정하는 기능을 갖는다. 백킹 플레이트(2510b)는 타깃(2500b)을 고정하는 기능을 갖는다.
마그넷 유닛(2530a)에 의하여 형성된 자력선(2580a 및 2580b)은 도 18의 (A)에 도시된 것이다.
도 18의 (B)에 도시된 바와 같이, 마그넷 유닛(2530a)은, 직사각형 형상 또는 실질적으로 직사각형 형상을 갖는 마그넷(2530N1), 직사각형 형상 또는 실질적으로 직사각형 형상을 갖는 마그넷(2530N2), 및 직사각형 형상 또는 실질적으로 직사각형 형상을 갖는 마그넷(2530S)이 마그넷 홀더(2532)에 고정된 구성을 갖는다. 마그넷 유닛(2530a)은 도 18의 (B)에서의 화살표에 의하여 나타낸 바와 같이 수평으로 진동시킬 수 있다. 예를 들어, 마그넷 유닛(2530a)을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다.
타깃(2500a) 위의 자기장은 마그넷 유닛(2530a)이 진동함에 따라 변화된다. 자기장이 강한 영역은 고밀도 플라스마 영역이기 때문에, 이 영역 근방에 타깃(2500a)의 스퍼터링이 일어나기 쉽다. 이는 마그넷 유닛(2530b)에도 동일하게 적용된다.
여기서, 타깃(2500a) 및 타깃(2500b)이 각각 In-Ga-Zn 산화물 타깃인 경우를 생각한다. 예를 들어, 타깃(2500a) 및 타깃(2500b)은 각각 In:Ga:Zn=4:2:4.1의 원자수비를 갖는다. 상기 타깃이 제공된 스퍼터링 장치를 사용하는 경우, 본 발명의 일 형태에 따른 산화물 반도체막의 퇴적 모델을 이하와 같이 추정할 수 있다.
또한, 스퍼터링 장치에 도입되는 가스는 아르곤 가스 및 산소 가스이다. 또한, 타깃 홀더(2520a)에 접속되는 단자(V1)에 인가되는 전위는 기판 홀더(2570)에 접속되는 단자(V2)에 인가되는 전위보다 낮다. 타깃 홀더(2520b)에 접속되는 단자(V4)에 인가되는 전위는 기판 홀더(2570)에 접속되는 단자(V2)에 인가되는 전위보다 낮다. 기판 홀더(2570)에 접속되는 단자(V2)에 인가되는 전위는 접지 전위이다. 마그넷 홀더(2532)에 접속되는 단자(V3)에 인가되는 전위는 접지 전위이다.
또한, 단자(V1, V2, V3, 및 V4)에 인가되는 전위는 상술한 전위에 한정되지 않는다. 또한, 타깃 홀더(2520), 기판 홀더(2570), 및 마그넷 홀더(2532) 모두에 전위가 공급될 필요는 없다. 예를 들어, 기판 홀더(2570)는 전기적으로 부유 상태이어도 좋다. 또한, 단자(V1)에 인가되는 전위를 제어할 수 있는 전원이 단자(V1)에 전기적으로 접속되는 것으로 한다. 전원으로서는 DC 전원, AC 전원, 또는 RF 전원을 사용하여도 좋다.
우선, 퇴적 체임버(2501)에서 아르곤 가스 또는 산소 가스는 양이온 및 전자로 분리되도록 전리되고 플라스마가 생성된다. 또한, 플라스마 중의 양이온은 타깃 홀더(2520a)에 인가된 전위(V1) 및 타깃 홀더(2520b)에 인가된 전위(V4)에 의하여 타깃(2500a) 및 타깃(2500b)을 향하여 가속된다. 양이온이 타깃(2500a) 및 타깃(2500b)에 충돌되면, 스퍼터링 입자가 생성되어, 스퍼터링 입자가 기판(2560) 위에 퇴적된다.
타깃(2500a) 및 타깃(2500b)이 각각 In-Ga-Zn 산화물 타깃인 경우, 양이온이 타깃(2500a) 및 타깃(2500b)에 충돌됨으로써 상대 원자 질량이 In보다 작은 Ga 및 Zn은 각각 타깃(2500a 및 2500b)으로부터 우선적으로 스퍼터링되어, 기판(2560) 위에 퇴적된다. Ga 및 Zn의 방출 때문에, In은 타깃(2500a 및 2500b)의 표면 위에 편석된다. 그 후, 타깃(2500a 및 2500b)의 표면 위에 편석된 In은, 타깃(2500a 및 2500b)으로부터 스퍼터링되어, 기판(2560) 위에 퇴적된다.
상술한 퇴적 모델의 뒤에, 도 13의 (A) 및 (B), 도 14의 (A) 및 (B), 도 15의 (A) 및 (B), 또는 도 16의 (A) 및 (B)에 도시된 바와 같이, 영역(A) 및 영역(B)이 혼합된 복합 산화물 반도체가 형성된다고 추정된다.
<2-4. 산화물 반도체막의 캐리어 밀도>
다음으로, 산화물 반도체막의 캐리어 밀도에 대하여 아래에서 설명한다.
산화물 반도체막의 캐리어 밀도에 영향을 미치는 인자의 예에는 산화물 반도체막 내의 산소 결손(Vo) 및 불순물이 포함된다.
산화물 반도체막 내의 산소 결손의 양이 많아지면, 수소가 상기 산소 결손과 결합될 때(이 상태를 VoH라고도 함) 결함 준위의 밀도가 높아진다. 산화물 반도체막 내의 불순물의 양이 증가되면 결함 준위의 밀도도 증가된다. 따라서, 산화물 반도체막 내의 결함 준위의 밀도를 제어함으로써, 산화물 반도체막의 캐리어 밀도를 제어할 수 있다.
채널 영역에 산화물 반도체막을 사용한 트랜지스터에 대하여 아래에서 설명한다.
트랜지스터의 문턱 전압의 음의 방향으로의 변동을 억제하거나 트랜지스터의 오프 상태 전류를 저감시키기 위해서는, 산화물 반도체막의 캐리어 밀도를 저감시키는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 저감시키기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감시켜 결함 준위의 밀도를 저감시킬 수 있다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위의 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 고순도 진성의 산화물 반도체막의 캐리어 밀도는 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고 1×10-9cm-3 이상이다.
한편, 트랜지스터의 온 상태 전류를 향상시키거나 트랜지스터의 전계 효과 이동도를 향상시키기 위해서는, 산화물 반도체막의 캐리어 밀도를 증가시키는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 증가시키기 위해서는, 산화물 반도체막 내의 불순물 농도 또는 결함 준위의 밀도를 약간 증가시킨다. 또는, 산화물 반도체막의 밴드 갭을 좁히는 것이 바람직하다. 예를 들어, 트랜지스터의 I d-V g 특성의 양호한 온/오프비가 얻어지는 범위에서 불순물 농도가 약간 높거나 결함 준위의 밀도가 약간 높은 산화물 반도체막을 실질적으로 진성으로 간주할 수 있다. 또한, 전자 친화력이 높으므로 밴드 갭이 좁아져 열적으로 여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체막을 실질적으로 진성으로 간주할 수 있다. 또한, 전자 친화력이 더 높은 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 더 낮아진다.
실질적으로 진성의 산화물 반도체막의 캐리어 밀도는 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더욱 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더욱더 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 보다 바람직하다.
실질적으로 진성의 산화물 반도체막을 사용하면 트랜지스터의 신뢰성이 향상될 수 있다. 여기서는, 채널 영역에 산화물 반도체막을 사용하는 트랜지스터의 신뢰성이 향상되는 이유에 대하여, 도 19를 참조하여 설명한다. 도 19는 산화물 반도체막을 채널 영역에 포함하는 트랜지스터의 에너지 밴드도이다.
도 19에서, GE, GI, OS, 및 SD는 각각 게이트 전극, 게이트 절연막, 산화물 반도체막, 및 소스/드레인 전극을 말한다. 바꿔 말하면, 도 19는 게이트 전극, 게이트 절연막, 산화물 반도체막, 및 산화물 반도체막과 접촉하는 소스/드레인 전극의 에너지 밴드의 예를 나타낸 것이다.
도 19에서는, 산화 실리콘막 및 In-Ga-Zn 산화물을 각각 게이트 절연막 및 산화물 반도체막으로서 사용한다. 산화 실리콘막 내에 형성될 수 있는 결함의 전이 레벨(εf)은 게이트 절연막의 전도대 하단으로부터 약 3.1eV 떨어진 위치에 형성되는 것으로 가정한다. 또한, 게이트 전압(V g)이 30V일 때의 산화물 반도체막과 산화 실리콘막 사이의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는, 게이트 절연막의 전도대 하단으로부터 약 3.6eV 떨어진 위치에 형성되는 것으로 가정한다. 또한, 산화 실리콘막의 페르미 준위는 게이트 전압에 따라 변화된다. 예를 들어, 게이트 전압이 높아지면, 산화물 반도체막과 산화 실리콘막 사이의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는 낮아진다. 도 19에서의 흰색 동그라미 및 X는 각각 전자(캐리어) 및 산화 실리콘막 내의 결함 준위를 나타낸다.
도 19에 나타낸 바와 같이, 게이트 전압이 인가되는 동안 캐리어의 열 여기가 일어나면, 결함 준위(도면에서 X)에 의하여 캐리어가 트랩되고, 결함 준위의 각 전하 상태가 양("+")으로부터 중성("0")으로 변화된다. 바꿔 말하면, 산화 실리콘막의 페르미 준위(Ef)에 열 여기 에너지를 가함으로써 얻어진 값이 결함의 전이 레벨(εf)보다 커지는 경우, 산화 실리콘막 내의 결함 준위의 전하 상태는 양으로부터 중성으로 변화되기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
전자 친화력이 상이한 산화물 반도체막을 사용하면, 게이트 절연막과 산화물 반도체막 사이의 계면의 페르미 준위가 변화될 수 있다. 전자 친화력이 더 큰 산화물 반도체막을 사용하면, 게이트 절연막과 산화물 반도체막 사이의 계면 또는 이 계면의 근방에서 게이트 절연막의 전도대 하단이 상대적으로 높아진다. 이 경우, 게이트 절연막에 형성될 수 있는 결함 준위(도 19에서 X)도 상대적으로 높아지기 때문에, 게이트 절연막의 페르미 준위와 산화물 반도체막의 페르미 준위의 에너지 차이가 커진다. 에너지 차이가 커짐으로써, 게이트 절연막에 트랩되는 전하량이 저감된다. 예를 들어, 산화 실리콘막에 형성될 수 있는 결함 준위의 전하 상태의 변화가 작아지기 때문에, GBT(gate bias temperature) 스트레스에 의한 트랜지스터의 문턱 전압의 변화를 저감시킬 수 있다.
또한 산화물 반도체막을 트랜지스터의 채널 영역에 사용하면, 결정립계에서의 캐리어 산란 등을 저감시킬 수 있어, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다. 또한, 트랜지스터는 높은 신뢰성을 가질 수 있다.
산화물 반도체막의 결함 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서, 결함 준위의 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정해질 수 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감시키는 것이 효과적이다. 산화물 반도체막 내의 불순물 농도를 저감시키기 위해서는, 산화물 반도체막에 인접한 막 내의 불순물 농도를 저감시키는 것이 바람직하다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 있다.
여기서, 산화물 반도체막에서의 불순물의 영향에 대하여 설명한다.
제 14족 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막에 함유되면, 산화물 반도체막에서 결함 준위가 형성된다. 따라서, 산화물 반도체막에서의, 그리고 산화물 반도체막과의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체막이 알칼리 금속 또는 알칼리 토금속을 함유하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 함유된 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막에서의 알칼리 금속 또는 알칼리 토금속의 농도를 감소시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
산화물 반도체막에 함유되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 산소 결손에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 함유한 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물 농도가 충분히 저감된 산화물 반도체막을 트랜지스터의 채널 형성 영역에 사용하면, 상기 트랜지스터는 안정된 전기 특성을 가질 수 있다.
산화물 반도체막의 에너지 갭은 2eV 이상, 또는 2.5eV 이상인 것이 바람직하다.
<2-5. 산화물 반도체의 구조>
다음으로, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
예를 들어, 비정질 구조는 일반적으로, 등방적이고 불균질 구조를 갖지 않고, 준안정 상태에 있고 원자 배치가 고정되어 있지 않고, 결합 각도가 유연하고, 단거리 질서를 갖지만 장거리 질서를 갖지 않는 등으로 생각되고 있다.
바꿔 말하면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동(void)을 함유하는 불안정한 구조이다. 불안정하기 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
[CAAC-OS]
먼저, CAAC-OS를 설명한다.
CAAC-OS는 산화물 반도체 중 하나이고, c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 적은 불순물 및 결함(예를 들어, 산소 결손)을 갖는 것을 의미한다.
또한 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로는 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 큰 원자 반경(또는 분자 반경)을 갖기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
[nc-OS]
다음으로, nc-OS에 대하여 기재한다.
XRD에 의한 nc-OS의 분석에 대하여 기재한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면 배향을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향을 갖지 않는다.
nc-OS는 비정질 산화물 반도체보다 높은 규칙성을 갖는 산화물 반도체이다. 따라서 nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 준위의 밀도가 낮다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 준위의 밀도가 높아지는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS의 구조와 비정질 산화물 반도체의 중간의 구조를 갖는다.
a-like OS는 공동 또는 밀도가 낮은 영역을 함유한다. a-like OS는 공동을 함유하기 때문에 불안정한 구조를 갖는다.
a-like OS는 공동을 함유하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적하기 어렵다.
예를 들어 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우에는 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 예를 들어 5.0g/cm3 이상 5.9g/cm3 미만이다. 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 예를 들어 5.9g/cm3 이상 6.3g/cm3 미만이다.
특정의 조성을 갖는 산화물 반도체가 단결정 상태로 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체를 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체의 조합비율에 대하여 가중 평균을 사용하여 계산할 수 있다. 또한, 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하여 밀도를 계산하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 본 발명의 일 형태에 따른 산화물 반도체막에는, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 혼합되어도 좋다. 이 경우의 예를 이하에서 설명한다.
본 발명의 일 형태에 따른 산화물 반도체막은 2종류의 결정부를 포함할 수 있다. 즉, 2종류의 결정부는 산화물 반도체막에서 혼합되어 있다. 하나는 두께 방향(막 표면 방향, 또는 형성 표면 또는 막 표면에 수직인 방향이라고도 함)으로 배향을 갖는, 즉, c축 배향을 갖는 결정부(제 1 결정부라고도 함)이다. 다른 하나는 c축 배향을 갖지 않고, 랜덤 배향을 갖는 결정부(제 2 결정부라고도 함)이다.
단순화를 위하여, 결정부를 c축 배향을 갖는 제 1 결정부 및 c축 배향을 갖지 않는 제 2 결정부의 2종류로 분류하였지만, 결정성 및 결정 크기 등에 큰 차이가 없기 때문에 제 1 결정부 및 제 2 결정부를 서로 구별할 수 없는 경우가 있다. 따라서, 본 발명의 일 형태에 따른 산화물 반도체막을 제 1 결정부와 제 2 결정부간의 구분 없이 설명할 수 있다.
예를 들어, 본 발명의 일 형태에 따른 산화물 반도체막은 복수의 결정부를 포함하고, 결정부 중 적어도 하나는 c축 배향을 가져도 좋다. 또한, 막 내에 존재하는 결정부에서, c축 배향을 갖지 않는 결정부의 비율이 c축 배향을 갖는 결정부보다 더 높을 수 있다. 예를 들어, 본 발명의 일 형태에 따른 산화물 반도체막의 두께 방향에서의 단면의 투과형 전자 현미경 이미지에서 복수의 결정부가 관찰되고, c축 배향을 갖지 않는 제 2 결정부가 c축 배향을 갖는 제 1 결정부보다 높은 비율로 관찰되는 경우가 있다. 바꿔 말하면, 본 발명의 일 형태에 따른 산화물 반도체막은, c축 배향을 갖지 않는 제 2 결정부의 비율이 높다.
산화물 반도체막에 c축 배향을 갖지 않는 제 2 결정부의 비율이 높은 경우, 다음과 같은 효과가 얻어질 수 있다.
산화물 반도체막의 근방에서, 충분한 산소 공급원이 제공되는 경우, c축 배향을 갖지 않는 제 2 결정부는 산소 확산 경로로서 기능할 수 있다. 따라서, 산화물 반도체막의 근방에 충분한 산소 공급원이 제공되는 경우, c축 배향을 갖지 않는 제 2 결정부를 통하여 c축 배향을 갖는 제 1 결정부에 공급원으로부터 산소가 공급될 수 있다. 그에 따라, 산화물 반도체막 내의 산소 결손의 양은 줄어들 수 있다. 이와 같은 산화물 반도체막을 트랜지스터의 반도체막으로서 사용하면, 높은 신뢰성 및 높은 전계 효과 이동도를 얻을 수 있다.
제 1 결정부에서는, 특정한 결정면이 두께 방향으로 배향된다. 따라서, 제 1 결정부를 포함하는 산화물 반도체막의 상면에 실질적으로 수직인 방향으로 XRD 측정을 수행하면, 소정의 회절각(2θ)에 상기 제 1 결정부에서 유래하는 회절 피크가 관찰된다. 한편으로, 산화물 반도체막이 제 1 결정부를 포함하더라도, 지지 기판으로 인한 X선의 산란 또는 백그라운드의 증가 때문에 회절 피크가 충분히 관찰되지 않는 경우도 있다. 또한, 산화물 반도체막 내의 제 1 결정부의 비율이 높아질수록 회절 피크가 높아지기 때문에, 회절 피크의 높이(강도)는 산화물 반도체막의 결정성의 지표가 될 수 있다.
산화물 반도체막의 결정성의 평가 방법의 예로서, 전자선 회절이 있다. 예를 들어, 본 발명의 일 형태에 따른 산화물 반도체막의 단면에 전자선 회절 측정을 수행하고, 그 전자선 회절 패턴을 관찰한 경우, 제 1 결정부에 기인하는 회절 스폿을 포함하는 제 1 영역 및 제 2 결정부에 기인하는 회절 스폿을 포함하는 제 2 영역이 관찰된다.
제 1 결정부에 기인한 회절 스폿을 포함하는 제 1 영역은, c축 배향을 갖는 결정부에 기인한다. 제 2 결정부에 기인한 회절 스폿을 포함하는 제 2 영역은, 배향을 갖지 않는 결정부 또는 랜덤 배향을 갖는 결정부에 기인한다. 따라서, 전자선의 직경, 즉 관찰된 영역의 면적에 따라 상이한 패턴이 관찰되는 경우가 있다. 또한, 본 명세서 등에서, 1㎚φ 내지 100㎚φ의 직경을 갖는 전자선을 사용한 전자선 회절을 나노빔 전자선 회절(NBED)이라고 한다.
또한, 본 발명의 일 형태에 따른 산화물 반도체막의 결정성을 NBED과 다른 방법으로 평가하여도 좋다. 산화물 반도체막의 결정성의 평가 방법의 예로서는 전자선 회절, x선 회절, 및 중성자 회절 등이 있다. 전자선 회절 중에서 상술한 NBED에 더하여 투과형 전자 현미경(TEM: Transmission Electron Microscopy), 주사형 전자 현미경(SEM: Scanning Electron Microscopy), 수렴성 빔 전자선 회절(CBED: Convergent Beam Electron Diffraction), 제한 시야 전자선 회절(SAED: Selected Area Electron Diffraction) 등을 바람직하게 사용할 수 있다.
NBED에 있어서, 큰 직경(예를 들어, 25㎚Φ 이상 100㎚Φ 이하, 또는 50㎚Φ 이상 100㎚Φ 이하)을 갖는 전자선을 사용하여 얻어진 나노빔 전자선 회절 패턴에서는, 링 형상의 패턴이 관찰된다. 이 링 형상의 패턴은 반지름 방향(radial direction)으로 휘도 분포를 갖는 경우가 있다. 한편, 충분히 작은 직경(예를 들어, 1㎚Φ 이상 10㎚Φ 이하)을 갖는 전자선을 사용하여 얻어진 NBED의 전자선 회절 패턴에서는, 링 형상의 패턴의 위치에 원주 방향(θ방향이라고도 함)으로 분포된 복수의 스폿이 관찰된다. 즉, 큰 직경을 갖는 전자선을 사용함으로써 얻어진 링 형상의 패턴은 상기 복수의 스폿의 집합체로 형성된다.
<2-6. 산화물 반도체막의 결정성의 평가>
산화물 반도체막을 포함하는 3개의 시료(시료 X1 내지 X3) 각각을 제작하고, 시료들 각각의 결정성을 평가하였다. 3종류의 산화물 반도체막을 다른 조건에서 형성하였다. 먼저, 시료 X1 내지 X3의 제작 방법에 대하여 설명한다.
[시료 X1]
시료 X1은 두께 약 100㎚의 산화물 반도체막이 유리 기판 위에 형성된 시료이다. 산화물 반도체막은 인듐, 갈륨, 및 아연을 함유한다. 시료 X1의 산화물 반도체막은, 기판 온도가 170℃이고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 스퍼터링 장치의 체임버 내로 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 함유하는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1의 원자수비)에 2.5kW의 교류 전력을 인가하는 조건하에서 형성되었다. 또한, 시료 X1의 형성 조건하에서의 산소 유량비는 30%였다.
[시료 X2]
시료 X2는 두께 약 100㎚의 산화물 반도체막이 유리 기판 위에 형성된 시료이다. 시료 X2의 산화물 반도체막은, 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하는 조건하에서 형성되었다. 시료 X2의 형성 조건하에서의 산소 유량비는 10%였다. 또한, 기판 온도 및 산소 유량비 이외의 조건은 시료 X1과 같다.
[시료 X3]
시료 X3은 두께 약 100㎚의 산화물 반도체막이 유리 기판 위에 형성된 시료이다. 시료 X3의 산화물 반도체막은, 기판 온도를 실온으로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하는 조건하에서 형성되었다. 시료 X3의 형성 조건하에서의 산소 유량비는 10%였다. 또한, 기판 온도 및 산소 유량비 이외의 조건은 시료 X1과 같다.
시료 X1 내지 시료 X3의 형성 조건을 표 1에 나타낸다.
[표 1]
Figure pct00001
다음에, 시료 X1 내지 X3의 결정성을 평가하였다. 본 실시형태에서, 결정성을 평가하기 위하여 단면 TEM 관찰, XRD 측정, 및 전자선 회절을 수행하였다.
[단면 TEM 관찰]
도 20의 (A) 내지 (C), 도 21의 (A) 내지 (C), 및 도 22의 (A) 내지 (C)는 시료 X1 내지 시료 X3의 단면 TEM 관찰 결과를 나타낸 것이다. 도 20의 (A) 및 (B)는 시료 X1의 단면 TEM상이다. 도 21의 (A) 및 (B)는 시료 X2의 단면 TEM상이다. 도 22의 (A) 및 (B)는 시료 X3의 단면 TEM상이다.
도 20의 (C), 도 21의 (C) 및 도 22의 (C)는 각각 시료 X1, 시료 X2 및 시료 X3의 단면 HR-TEM(high resolution transmission electron microscope)상이다. 단면 HR-TEM상은 구면 수차 보정 기능을 사용하여 얻을 수 있다. 구면 수차 보정 기능에 의하여 얻은 고분해능 TEM상을 특히 Cs 보정 고분해능 TEM상이라고 한다. Cs 보정 고분해능 TEM상은 예를 들어, JEOL Ltd.가 제작한 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 관찰할 수 있다.
도 20의 (A) 내지 (C) 및 도 21의 (A) 내지 (C)에 나타낸 바와 같이, 시료 X1 및 시료 X2에서는, 원자가 두께 방향으로 층상으로 배열되어 있는 결정부가 관찰된다. 특히, HR-TEM상에 있어서 원자가 층상으로 배열되어 있는 결정부가 쉽게 관찰된다. 도 22의 (A) 내지 (C)에 나타낸 바와 같이, 시료 X3에서는 원자가 두께 방향으로 층상으로 배열되어 있는 상태가 관찰되기 어렵다.
[XRD 측정]
다음에, 시료들의 XRD 측정 결과에 대하여 설명한다.
도 23의 (A), 도 24의 (A), 및 도 25의 (A)는 각각 시료 X1, 시료 X2, 및 시료 X3의 XRD 측정 결과를 나타낸 것이다.
XRD 측정은 out-of-plane법의 한 종류인 분말법(θ-2θ법이라고도 함)에 의하여 실시되었다. 또한, θ-2θ법에서 X선 회절 강도는, X선의 입사각을 변경하고 X선원을 마주 보는 검출기의 각도를 입사각과 같게 하여 측정된다. 또한, GIXRD(grazing-incidence XRD)법(박막법 또는 Seemann-Bohlin법이라고도 함)을 사용하여도 좋다. GIXRD법은, 검출기의 가변 각도를 이용하여 막 표면에서 약 0.40°의 각도로 X선을 입사시키는 X선 회절 강도를 측정하기 위한 out-of-plane법의 한 종류이다. 도 25의 (A), 도 24의 (A), 도 25의 (A)에서, 세로축은 회절 강도를 임의 단위로 나타내고, 가로축은 각도 2θ를 나타낸다.
도 25의 (A) 및 도 24의 (A)에 나타낸 바와 같이, 시료 X1 및 시료 X2 각각에서 회절 강도의 피크가 2θ=31° 부근에서 관찰된다. 한편으로, 도 25의 (A)에 나타낸 바와 같이, 시료 X3에서 회절 강도의 피크가 2θ=31° 부근에서 관찰되기 어렵다. 또는 회절 강도의 피크가 2θ=31° 부근에서 현저히 낮거나, 또는 존재하지 않는다.
회절 강도의 피크가 관찰된 회절각(2θ=31° 부근)은, 단결정 InGaZnO4의 구조 모델에서의 (009)면의 회절각에 대응한다. 따라서, 상술한 피크는, 시료 X1 및 X2 각각이 두께 방향으로 c축이 배향된 결정부(이후, c축 배향을 갖는 결정부 또는 제 1 결정부라고도 함)를 포함하는 것을 나타낸다. 또한, 시료 X3에 c축 배향을 갖는 결정부가 포함되는지를 XRD 측정에 의하여 판단하는 것은 어렵다.
[전자선 회절]
다음으로, 시료 X1 내지 시료 X3의 전자선 회절 측정의 결과에 대하여 아래에서 설명한다. 전자선 회절 측정에서는, 시료 각각을 그 단면에 수직인 방향으로 전자선을 입사시켜 조사하는 식으로 전자선 회절 패턴을 얻었다. 전자선의 직경은 1㎚φ 및 100㎚φ로 하였다.
전자선 회절에서, 입사되는 전자선의 직경이 커지고, 시료의 두께가 두꺼워질수록, 깊이 방향의 사료의 정보가 전자선 회절 패턴에 나타나기 쉬워진다. 따라서, 전자선의 직경뿐만 아니라 깊이 방향의 시료의 두께도 줄임으로써, 국소적인 영역의 정보를 얻을 수 있다. 한편, 깊이 방향의 시료의 두께가 지나치게 얇은 경우(예를 들어, 깊이 방향의 시료의 두께가 5㎚ 이하)에는, 초현미경적인 영역만의 정보가 얻어진다. 따라서, 초현미경적인 영역에 결정이 존재할 때 얻어지는 전자선 회절 패턴은, 단결정의 전자선 회절 패턴과 비슷한 경우가 있다. 목적이 초현미경적인 영역을 분석하는 것이 아닌 경우에는, 깊이 방향의 시료의 두께는 10㎚ 이상 100㎚ 이하, 대표적으로는 10㎚ 이상 50㎚ 이하인 것이 바람직하다.
도 23의 (B) 및 (C)는 시료 X1의 전자선 회절 패턴을 나타낸 것이다. 도 24의 (B) 및 (C)는 시료 X2의 전자선 회절 패턴을 나타낸 것이다. 도 25의 (B) 및 (C)는 시료 X3의 전자선 회절 패턴을 나타낸 것이다.
도 23의 (B) 및 (C), 도 24의 (B) 및 (C), 및 도 25의 (B) 및 (C)에 나타낸 전자선 회절 패턴의 콘트라스트는 명료화를 위하여 조정된다. 도 23의 (B) 및 (C), 도 24의 (B) 및 (C), 및 도 25의 (B) 및 (C)에서, 패턴의 중앙에서의 가장 밝은 휘점은 입사되는 전자선에 기인하고, 전자선 회절 패턴의 중심(다이렉트 스폿 또는 투과파라고도 함)이다.
도 23의 (B)에 나타낸 바와 같이, 입사되는 전자선의 직경이 1㎚φ로 설정되는 경우에는, 원주 형상으로 분포된 복수의 스폿이 관찰될 수 있다. 이에 의하여, 산화물 반도체막이 랜덤 표면 배향을 갖는 복수의 초현미경적인 결정부를 함유하는 것이 시사된다. 도 23의 (C)에 나타낸 바와 같이, 입사되는 전자선의 직경이 100㎚φ로 설정되는 경우에는, 이들 복수의 결정부에 기인하는 복수의 회절 스폿의 연속된 휘도가 평균화되어 링 형상의 회절 패턴이 된다. 도 23의 (C)에서는 반경이 상이한 2개의 링 형상의 회절 패턴이 관찰된다. 이 링은 반경이 작은 순서로 제 1 링 및 제 2 링이라고 한다. 제 1 링의 휘도는 제 2 링의 휘도보다 높은 것으로 관찰된다. 또한, 휘도가 높은 2개의 스폿(제 1 영역이라고 함)이 제 1 링과 중첩되는 위치에 관찰된다.
반지름 방향에서의 중심에서 제 1 링까지의 거리는, 반지름 방향에서의 중심에서 단결정 InGaZnO4의 구조 모델의 (009)면의 회절 스폿까지의 거리에 상당한다. 제 1 영역은 c축 배향에 기인하는 회절 스폿이다.
도 23의 (C)에 나타낸 바와 같이, 링 형상의 회절 패턴이 관찰되는 것에 의하여, 랜덤 배향을 갖는 결정부(이후, c축 배향을 갖지 않는 결정부 또는 제 2 결정부라고도 함)가 산화물 반도체막에 존재하는 것이 나타난다.
또한, 2개의 제 1 영역은, 영역들이 전자선 회절 패턴의 중심부에 대하여 대칭으로 배치되고, 영역들의 휘도가 서로 실질적으로 같기 때문에, 2회전 대칭성을 갖는 것으로 추정된다. 상술한 바와 같이, 2개의 제 1 영역은 c축 배향에 기인하는 회절 스폿이기 때문에, 2개의 제 1 영역과 중심을 통과하는 직선의 방향은 결정부의 c축의 방향과 일치한다. 두께 방향은 도 23의 (C)의 세로 방향이며, 산화물 반도체막에서 c축이 두께 방향으로 배향되어 있는 결정부의 존재를 시사한다.
상술한 바와 같이, 시료 X1의 산화물 반도체막은 c축 배향을 갖는 결정부와 c축 배향을 갖지 않는 결정부를 둘 다 포함하는 막인 것으로 확인된다.
도 24의 (B) 및 (C), 및 도 25의 (B) 및 (C)에 나타낸 전자선 회절 패턴의 결과는, 도 23의 (B) 및 (C)에 나타낸 전자선 회절 패턴의 결과와 실질적으로 같다. c축 배향에 기인하는 2개의 스폿(제 1 영역)의 휘도는, 시료 X1, 시료 X2, 및 시료 X3의 순서로 높다. 이에 의하여, c축 배향을 갖는 결정부의 비율은 이 순서대로 높은 것이 시사된다.
[산화물 반도체막의 결정성의 정량화 방법]
다음에, 산화물 반도체막의 결정성의 정량화 방법의 예에 대하여 도 26의 (A) 및 (B), 도 27 및 도 28을 참조하여 설명한다.
우선, 전자선 회절 패턴을 준비한다(도 26의 (A) 참조).
도 26의 (A)는, 직경 100㎚φ의 전지선을 사용하여 두께 100㎚의 산화물 반도체막을 측정함으로써 얻은 전자선 회절 패턴을 나타낸 것이다. 도 26의 (B)는 도 26의 (A)에 나타낸 전자선 회절 패턴의 콘트라스트를 조정함으로써 얻은 전자선 회절 패턴을 나타낸 것이다.
도 26의 (B)에서, 2개의 명확한 스폿(제 1 영역)이 다이렉트 스폿 상하에 관찰된다. 2개의 스폿(제 1 영역)은 InGaZnO4의 구조 모델에서의 (00l)에 대응하는 회절 스폿, 즉 c축 배향을 갖는 결정부에 기인한다. 제 1 영역 외에, 제 1 영역과 대략 동심원 위에 위치한 휘도가 낮은 링 형상의 패턴(제 2 영역)이 관찰된다. 링 형상의 패턴은, c축 배향을 갖지 않는 결정부(제 2 결정부)의 구조에 기인한 스폿의 휘도를 직경이 100㎚φ의 전자선을 사용함으로써 평균화되는 경우에 관찰된다.
여기서, 전자선 회절 패턴에서, c축 배향을 갖는 결정부에 기인하는 회절 스폿을 포함하는 제 1 영역과, 제 2 결정부에 기인하는 회절 스폿을 포함하는 제 2 영역이 서로 중첩되어 관찰된다. 따라서, 제 1 영역을 포함하는 라인 프로파일과 제 2 영역을 포함하는 라인 프로파일을 취득하고 서로 비교함으로써, 산화물 반도체막의 결정성을 정량화할 수 있다.
제 1 영역을 포함하는 라인 프로파일 및 제 2 영역을 포함하는 라인 프로파일에 대하여, 도 27을 참조하여 설명한다.
도 27은 InGaZnO4의 구조 모델의 (100)면에 전자선을 조사하였을 때 얻어지는 전자선 회절의 시뮬레이션 패턴을 나타낸 것이다. 시뮬레이션 패턴에는, 영역A-A', 영역B-B', 및 영역C-C'의 보조선을 긋는다.
도 27의 영역A-A'는, c축 배향을 갖는 제 1 결정부에 기인하는 2개의 회절 스폿과 다이렉트 스폿을 통과하는 직선을 포함한다. 또한, 도 27의 영역B-B' 및 영역C-C'는, c축 배향을 갖는 제 1 결정부에 기인하는 회절 스폿이 관찰되지 않는 영역과, 다이렉트 스폿을 통과하는 직선을 각각 포함한다. 영역A-A'과 영역B-B' 또는 영역C-C' 사이의 각도는 약 34°, 구체적으로는, 30° 이상 38° 이하, 바람직하게는 32° 이상 36° 이하, 더 바람직하게는 33° 이상 35° 이하이다.
라인 프로파일은 산화물 반도체막의 구조에 따라 도 28에 나타낸 경향을 갖는다. 도 28에는 라인 프로파일을 도시하고, 상대 휘도(R), 및 각 라인 프로파일의 반치폭(FWHM: Full Width at Half Maximum)을 나타낸다.
도 28의 상대 휘도(R)란, 영역A-A'의 휘도의 적분 강도를 영역B-B'의 휘도의 적분 강도 또는 영역C-C'의 휘도의 적분 강도로 나눔으로써 얻어진다. 또한, 영역A-A', B-B', 및 C-C' 각각의 휘도의 적분 강도는, 중앙에서 나타나는 다이렉트 스폿에 기인하는 백그라운드의 휘도를 제거함으로써 얻어진다.
상대 휘도(R)를 계산하면, c축 배향의 강도를 정량적으로 규정할 수 있다. 예를 들어, 도 28에 나타낸 바와 같이 단결정 산화물 반도체막에서는 영역A-A'의 c축 배향을 갖는 제 1 결정부에 기인하는 회절 스폿의 피크 강도가 높고, 영역B-B' 및 C-C'에는 c축 배향을 갖는 제 1 결정부에 기인하는 회절 스폿이 없기 때문에, 상대 휘도(R)는 1보다 훨씬 크다. 상대 휘도(R)는 단결정, CAAC(CAAC의 상세에 대해서는 후술함)만, CAAC+nanocrystal, nanocrystal, amorphous의 순서로 낮아진다. 특히, 특정의 배향을 갖지 않는 nanocrystal 및 amorphous에서는, 상대 휘도(R)는 1이 된다.
또한, 결정의 주기성이 높을수록, c축 배향을 갖는 제 1 결정부에 기인하는 스펙트럼의 강도는 높아지고, 상기 스펙트럼의 반치폭은 작아진다. 따라서, 단결정의 반치폭이 가장 작고, CAAC만, CAAC+nanocrystal, nanocrystal의 순서로 반치폭이 커진다. amorphous의 반치폭은 굉장히 크고, 그 프로파일은 "헤일로"라고 불린다.
[라인 프로파일을 사용한 해석]
상술한 바와 같이, 제 1 영역에 있어서의 휘도의 적분 강도와, 제 2 영역에 있어서의 휘도의 적분 강도의 비율은, 배향을 갖는 결정부의 비율을 추측하기 위한 중요한 정보이다.
그러므로, 상술한 시료 X1 내지 시료 X3의 전자선 회절 패턴으로부터 라인 프로파일을 사용한 분석을 수행하였다.
도 29의 (A1) 및 (A2)는 시료 X1의 라인 프로파일의 분석 결과를 나타낸 것이다. 도 29의 (B1) 및 (B2)는 시료 X2의 라인 프로파일의 분석 결과를 나타낸 것이다. 도 29의 (C1) 및 (C2)는 시료 X3의 라인 프로파일의 분석 결과를 나타낸 것이다.
또한, 도 29의 (A1)은, 도 23의 (C)의 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'가 그려진 전자선 회절 패턴을 나타낸 것이고, 도 29의 (B1)은 도 24의 (C)의 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'가 그려진 전자선 회절 패턴을 나타낸 것이고, 도 29의 (C1)은 도 25의 (C)의 전자선 회절 패턴에 영역A-A', 영역B-B', 및 영역C-C'가 그려진 전자선 회절 패턴을 나타낸 것이다.
영역A-A', 영역B-B', 및 영역C-C'는 각각 참조로 다이렉트 스폿의 휘도를 사용하여 라인 프로파일을 정규화함으로써 얻을 수 있다. 또한, 다이렉트 스폿은 전자선 회절 패턴의 중심에 나타난다. 이들 영역을 사용하여 시료 X1 내지 X3은 상대적으로 비교될 수 있다.
휘도의 프로파일을 계산할 때, 상기 시료로부터의 비탄성 산란 등에 기인하는 휘도의 성분을 백그라운드로서 뺌으로써, 더 높은 정확성으로 비교를 수행할 수 있다. 비탄성 산란에 기인하는 휘도의 성분은 반지름 방향에서 매우 넓은 프로파일을 나타내기 때문에, 백그라운드의 휘도를 선형 근사로 얻어도 좋다. 예를 들어, 대상 피크의 테일(tail)을 따라 직선을 긋고, 그 직선보다 휘도가 낮은 측에 위치하는 영역을 백그라운드로서 뺄 수 있다.
여기서는, 상술한 방법에 의하여 백그라운드를 뺀 데이터로부터, 영역A-A', 영역B-B', 및 영역C-C' 각각의 휘도의 적분 강도를 산출하였다. 그리고, 영역A-A'의 휘도의 적분 강도를, 영역B-B'의 휘도의 적분 강도, 또는 영역C-C'의 휘도의 적분 강도로 나눔으로써, 상대 휘도(R)가 얻어진다.
도 30은 시료 X1 내지 시료 X3의 상대 휘도(R)를 나타낸 것이다. 또한, 도 30에 있어서는, 도 29의 (A2), (B2), 및 (C2)에서의 휘도의 프로파일 중, 다이렉트 스폿의 좌우에 위치하는 스펙트럼에 있어서, 영역A-A'의 휘도의 적분 강도를, 영역B-B'의 휘도의 적분 강도로 나눔으로써 얻은 값, 및 영역A-A'의 휘도의 적분 강도를, 영역C-C'의 휘도의 적분 강도로 나눔으로써 얻은 값을 각각 구하였다.
도 30에 나타낸 바와 같이, 시료 X1 내지 X3의 상대 휘도는 이하와 같다. 시료 X1의 상대 휘도(R)는 25.00이다. 시료 X2의 상대 휘도(R)는 3.04이다. 시료 X3의 상대 휘도(R)는 1.05이다. 또한, 상대 휘도(R)는 4개의 포인트에서의 상대 휘도의 평균값으로 하였다. 상술한 바와 같이, 상대 휘도(R)는 시료 X1, 시료 X2, 및 시료 X3의 순서로 높다.
본 발명의 일 형태에 따른 산화물 반도체막을 트랜지스터의 채널이 형성되는 반도체막으로서 사용하는 경우에, 상대 휘도(R)가 1을 초과하여 40 이하, 바람직하게는 1을 초과하여 10 이하, 더 바람직하게는 1을 초과하여 3 이하가 되는 것이 바람직하다. 이러한 산화물 반도체막을 반도체막으로서 사용함으로써, 전기 특성의 높은 안정성 및 게이트 전압이 낮은 영역에서의 높은 전계 효과 이동도를 둘 다 달성할 수 있다.
<2-7. 결정부의 비율>
산화물 반도체막에서의 결정부의 비율은 단면 TEM상을 분석함으로써 추정할 수 있다.
이미지의 분석 방법에 대하여 설명한다. 이미지는 다음과 같이 분석된다. 먼저, 고분해능 TEM상에 대하여 2차원 FFT(fast Fourier transform)를 실시하여 FFT상을 얻는다. 얻어진 FFT상에 대하여, 주기 구조를 갖는 영역 이외의 영역이 제거되도록 마스크 처리를 수행한다. 마스크 처리 후, FFT상에 대하여 2차원 IFFT(inverse fast Fourier transform)를 실시함으로써 FFT 필터링 이미지를 얻는다.
이런 식으로, 결정부만을 추출한 현실 공간 이미지를 얻을 수 있다. 다음으로, 남은 이미지의 면적의 비율로부터 결정부의 비율을 추정할 수 있다. 또한, 계산에 사용한 영역의 면적(원래의 이미지의 면적이라고도 함)으로부터, 남은 영역을 뺌으로써 결정부 이외의 부분의 면적의 비율을 추산할 수 있다.
도 31의 (A1)은 시료 X1의 단면 TEM상을 나타낸 것이다. 도 31의 (A2)는 시료 X1의 단면 TEM상의 분석을 통하여 얻은 이미지를 나타낸 것이다. 도 31의 (B1)은 시료 X2의 단면 TEM상을 나타낸 것이다. 도 31의 (B2)는 시료 X2의 단면 TEM상의 분석을 통하여 얻은 이미지를 나타낸 것이다. 도 31의 (C1)은 시료 X3의 단면 TEM상을 나타낸 것이다. 도 31의 (C2)는 시료 X3의 단면 TEM상의 분석을 통하여 얻은 이미지를 나타낸 것이다.
분석을 통하여 얻어진 이미지에 있어서, 산화물 반도체막 중의 백색 영역이, 배향을 갖는 결정부를 포함하는 영역에 대응한다. 흑색 영역은, 배향을 갖지 않는 결정부, 또는 랜덤 방향을 갖는 결정부를 포함하는 영역에 대응한다.
도 31의 (A2)에 나타낸 결과로부터, 시료 X1에서의 배향을 갖는 결정부를 포함하는 영역 이외의 면적의 비율은 약 43.1%였다. 도 31의 (B2)에 나타낸 결과로부터, 시료 X2에서의 배향을 갖는 결정부를 포함하는 영역 이외의 면적의 비율은 약 61.7%였다. 도 31의 (C2)에 나타낸 결과로부터, 시료 X3에서의 배향을 갖는 결정부를 포함하는 영역 이외의 면적의 비율은 약 89.5%였다.
상술한 식으로 추정된, 산화물 반도체막 내에서 배향을 갖는 결정부 이외의 영역의 비율이 5% 이상 40% 미만이면, 상기 산화물 반도체막은 결정성이 매우 높고, 전기 특성의 안정성이 높고, 그리고 산소 결손이 발생되기 어렵기 때문에 바람직하다. 한편, 산화물 반도체막 내에서 배향을 갖는 결정부 이외의 영역의 비율이 40% 이상 100% 미만, 바람직하게는 60% 이상 90% 이하인 경우, 상기 산화물 반도체막은 배향을 갖는 결정부 및 배향을 갖지 않는 결정부를 둘 다 적절한 비율로 포함하기 때문에, 전기 특성의 높은 안정성 및 높은 이동도를 둘 다 달성할 수 있다.
여기서, 단면 TEM상, 또는 분석을 통하여 얻어진 단면 TEM상에서 쉽게 관찰할 수 있는 결정부 이외의 영역을 LGBR(Lateral Growth Buffer Region)이라고 할 수 있다.
<2-8. 산화물 반도체막으로의 산소 확산>
다음에, 산화물 반도체막으로의 산소 확산의 용이성의 평가 결과를 설명한다.
이하의 3개의 시료(시료 Y1 내지 Y3)를 제작하였다.
[시료 Y1]
먼저, 시료 X1과 비슷한 식으로, 유리 기판 위에 두께 약 50㎚의 산화물 반도체막을 형성하였다. 다음으로, 산화물 반도체막 위에, 두께 약 30㎚의 산화 질화 실리콘막, 두께 약 100㎚의 산화 질화 실리콘막, 및 두께 약 20㎚의 산화 질화 실리콘막을 PECVD법에 의하여 적층하였다. 또한, 이하의 설명에 있어서, 산화물 반도체막 및 산화 질화 실리콘막을 각각 OS 및 GI라고 하는 경우가 있다.
그 후, 질소 분위기에 있어서 350℃로 1시간 동안 가열 처리를 수행하였다.
다음으로, 두께 5㎚의 In-Sn-Si 산화물막을 스퍼터링법에 의하여 형성하였다.
다음으로, 산화 질화 실리콘막에 산소를 첨가하였다. 산소 첨가 처리는, 애싱 장치를 사용하여 기판 온도를 40℃로 하고, 유량 150sccm의 산소 가스(16O) 및 유량 100sccm의 산소 가스(18O)를 체임버 내로 도입하고, 압력을 15Pa로 하고, 기판 측에 바이어스가 인가되도록 애싱 장치 내에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 600sec 공급하는 조건하에서 수행하였다. 산화 질화 실리콘막은 주성분 레벨로 산소(16O)를 함유하기 때문에, 산소 첨가 처리에 의하여 첨가되는 산소량을 정확히 측정하기 위하여 산소 가스(18O)를 사용하였다.
그리고, 두께 약 100㎚의 질화 실리콘막을 PECVD법에 의하여 형성하였다.
[시료 Y2]
시료 Y2는 산화물 반도체막을 시료 Y1과 다른 조건에서 형성한 시료이다. 시료 Y2에서는, 시료 X2와 비슷한 식으로 두께 약 50㎚의 산화물 반도체막을 형성하였다.
[시료 Y3]
시료 Y3은 산화물 반도체막을 시료 Y1과 다른 조건에서 형성한 시료이다. 시료 Y3에서는, 시료 X3과 비슷한 식으로 두께 약 50㎚의 산화물 반도체막을 형성하였다.
상술한 공정을 거쳐, 시료 Y1 내지 Y3을 제작하였다.
[SIMS 분석]
시료 Y1 내지 Y3의 18O의 농도를 SIMS(secondary ion mass spectrometry) 분석에 의하여 측정하였다. 또한, SIMS 분석은, 시료 Y1 내지 Y3에 열 처리를 수행하지 않는 조건과, 시료 Y1 내지 Y3을 질소 분위기하에서 350℃, 1시간의 열 처리를 수행하는 조건과, 시료 Y1 내지 Y3을 질소 분위기하에서 450℃, 1시간의 열 처리를 수행하는 조건의 3개의 조건하에서 수행하였다.
도 32의 (A) 내지 (C)는 SIMS 측정의 결과를 나타낸 것이다. 도 32의 (A), 도 32의 (B), 및 도 32의 (C)는 각각 시료 Y1, 시료 Y2, 및 시료 Y3의 SIMS 측정의 결과를 나타낸 것이다.
도 32의 (A) 내지 (C)는 GI 및 OS를 포함하는 영역의 분석 결과를 나타낸 것이다. 또한, 도 32의 (A) 내지 (C)는 기판 측으로부터 SIMS(SSDP(Substrate Side Depth Profile)-SIMS라고도 함) 분석한 결과를 나타낸 것이다.
또한, 도 32의 (A) 내지 (C)에서, 회색의 파선은 열 처리를 수행하지 않는 시료의 프로파일을 나타내고, 흑색의 파선이 350℃의 열 처리를 수행한 시료의 프로파일을 나타내고, 흑색의 실선은 450℃의 열 처리를 수행한 시료의 프로파일을 나타낸 것이다.
시료 Y1 내지 시료 Y3 각각에서, 18O가 GI, 그리고 OS로도 확산되어 있는 것을 알았다. 또한, 18O가 확산되어 있는 위치는, 시료 Y1, 시료 Y2, 및 시료 Y3의 순서로 더 깊어진다. 또한, 350℃ 또는 450℃의 열 처리를 수행하면, 18O가 더 깊게 확산된다.
상술한 결과로부터, 배향을 갖는 결정부 및 배향을 갖지 않는 결정부를 둘 다 포함하고, 배향을 갖는 결정부의 비율이 낮은 산화물 반도체막은, 산소가 투과되기 쉬운 막, 바꿔 말하면, 산소가 확산되기 쉬운 막인 것을 알았다. 또한, 350℃ 또는 450℃의 열 처리를 수행하면, GI막 중의 산소가 OS 중으로 확산된다.
상술한 결과는, 배향을 갖는 결정부의 비율(밀도)이 높을수록 두께 방향으로 산소가 확산되기 어려워지고, 이 밀도가 낮을수록 두께 방향으로 산소가 확산되기 쉬워지는 것을 나타낸다. 이 산화물 반도체막으로의 산소 확산의 용이성에 대하여 다음과 같이 고찰할 수 있다.
배향을 갖는 결정부 및 배향을 갖지 않는 초현미경적인 결정부를 둘 다 함유하는 산화물 반도체막에 있어서, 단면 관찰상에서 명확하게 관찰될 수 있는 결정부 이외의 영역(LGBR)은, 산소가 확산되기 쉬운 영역이 될 수 있고, 즉 산소 확산의 경로로서 기능할 수 있다. 결과적으로, 산화물 반도체막의 근방에 충분한 산소 공급원이 제공된 경우, 산소는 배향을 갖는 결정부에 LGBR을 통하여 쉽게 공급될 수 있고, 막 내의 산소 결손의 양을 저감시킬 수 있다.
예를 들어, 산소를 방출하기 쉬운 산화물막을 산화물 반도체막과 접촉하여 형성하고 가열 처리를 수행함으로써, 상기 산화물막으로부터 방출되는 산소는 LGBR을 통하여 산화물 반도체막으로 두께 방향으로 확산된다. LGBR을 통하여, 배향을 갖는 결정부에 가로로 산소가 공급될 수 있다. 이로써, 산화물 반도체막의 배향을 갖는 결정부, 그리고 이 결정부 이외의 영역에 산소가 쉽게 충분히 공급되기 때문에, 막 내의 산소 결손이 효과적으로 저감된다.
예를 들어, 산화물 반도체막 중에 금속 원자와 결합되지 않는 수소 원자가 존재하면 산소 원자는 상기 수소 원소와 결합하고, OH가 형성되어, 고정화되는 경우가 있다. 저온의 퇴적에서 산화물 반도체막 중의 산소 결손(VO)에 수소 원자가 트랩된 상태(이러한 수소 원자를 VOH라고 함)를 일정한 양(예를 들어, 1×1017cm-3 정도) 형성함으로써, OH의 형성이 억제된다. VoH는 캐리어를 생성하기 때문에 일정한 양의 캐리어가 산화물 반도체막에 존재한다. 따라서, 캐리어 밀도가 증가된 산화물 반도체막을 형성할 수 있다. 퇴적에 의하여 산소 결손도 동시에 형성되지만, 상기 산소 결손은 상술한 바와 같이 LGBR을 통하여 산소를 도입함으로써 저감될 수 있다. 이런 식으로, 캐리어 농도가 비교적 높고 산소 결손의 양이 충분히 저감된 산화물 반도체막을 형성할 수 있다.
배향을 갖는 결정부 이외의 영역에서, 퇴적 시에 배향을 갖지 않는 초현미경적인 결정부를 형성하기 때문에, 산화물 반도체막에는 명료한 결정립계는 관찰되지 않는다. 또한, 상기 초현미경적인 결정부는 배향을 갖는 복수의 결정부 사이에 위치한다. 이 초현미경적인 결정부는, 퇴적 시의 열에 의하여 가로 방향으로 성장함으로써, 배향을 갖는 인접한 결정부와 결합된다. 초현미경적인 결정부는 캐리어가 생성되는 영역으로서 기능한다. 이러한 구조를 갖는 산화물 반도체막은, 트랜지스터에 사용되면 전계 효과 이동도가 상당히 향상되는 것이 기대된다.
또한, 산화물 반도체막을 형성하고, 이 산화물 반도체막 위에 산화 실리콘막 등의 산화물 절연막을 형성한 후, 산소 분위기에서 플라스마 처리를 수행하는 것이 바람직하다. 이 처리에 의하여, 막 중에 산소를 공급할 수 있고, 수소 농도를 저감할 수 있다. 예를 들어, 플라스마 처리 중에, 체임버 내에 남는 플루오린이 산화물 반도체막 내에 동시에 도핑되는 경우가 있다. 플루오린은 음의 전하를 갖는 플루오린 원자로서 존재하고, 양의 전하를 갖는 수소 원자와 쿨롱힘에 의하여 결합된 다음, HF가 생성된다. HF는 플라스마 처리 중에 산화물 반도체막의 외부로 방출되고, 결과적으로 산화물 반도체막 내의 수소 농도를 저감시킬 수 있다. 플라스마 처리에서는, 산소 원자와 수소 원자가 결합된 H2O가 막의 외부로 방출되는 경우가 있다.
산화물 반도체막 위에 산화 실리콘막(또는 산화 질화 실리콘막)이 적층된 구조에 대하여 생각한다. 산화 실리콘막 내의 플루오린은, 막 내의 수소와 결합되고 전기적으로 중성인 HF로서 존재할 수 있기 때문에, 산화물 반도체막의 전기 특성에 영향을 미치지 않는다. 또한, Si-F 결합이 생성되는 경우에 이것도 전기적으로 중성이다. 또한, 산화 실리콘막 내의 HF는 산소의 확산에 영향을 미치지 않는다.
상술한 메커니즘에 따라, 산화물 반도체막 내의 산소 결손이 저감될 수 있고, 막 내의 금속 원자와 결합되지 않는 수소가 저감될 수 있어, 신뢰성이 향상된다. 산화물 반도체막의 캐리어 밀도가 일정한 양 이상이기 때문에 전기 특성이 향상되는 것이 기대된다.
<2-9. 산화물 반도체막의 퇴적 방법>
다음에 본 발명의 일 형태에 따른 산화물 반도체막의 퇴적 방법에 대하여 설명한다.
본 발명의 일 형태에 따른 산화물 반도체막은, 산소를 함유하는 분위기하에서 스퍼터링법에 의하여 형성될 수 있다.
산화물 반도체막의 형성에 사용할 수 있는 산화물 타깃은 In-Ga-Zn계 산화물에 한정되지 않고, 예를 들어 In-M-Zn계 산화물(M은 Al, Ga, Y, 또는 Sn)을 사용할 수 있다.
복수의 결정립을 갖는 다결정 산화물을 함유하는 스퍼터링 타깃을 사용하여, 결정부를 함유하는 산화물 반도체막을 산화물 반도체막으로서 형성하면, 다결정 산화물을 함유하지 않는 스퍼터링 타깃을 사용하는 경우보다 결정성을 갖는 산화물 반도체막을 얻기 쉬워진다.
산화물 반도체막의 퇴적 메커니즘에 대하여 아래에서 생각한다.
층상 구조와, 결정립이 쉽게 벽개(劈開)되는 계면을 각각 갖는 복수의 결정립을 스퍼터링 타깃이 함유하는 경우, 이 스퍼터링 타깃에 이온이 충돌되면 결정립이 벽개되어 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 얻어진다. 얻어진 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판 위에 퇴적되면, 나노 결정을 함유하는 산화물 반도체막이 형성될 수 있다. 기판을 가열하면 기판 표면에서 나노 결정이 서로 결합되거나 재배열되기 때문에, 배향을 갖는 결정부를 함유하는 산화물 반도체막이 형성되기 쉬워진다.
또한, 스퍼터링법을 사용하는 것으로 상정하여 상술한 생각을 하였지만, 스퍼터링법은 결정성을 쉽게 조정할 수 있기 때문에 특히 바람직하다. 스퍼터링법 대신에, PLD(pulsed laser deposition)법, PECVD(plasma-enhanced chemical vapor deposition)법, 열 CVD(thermal chemical vapor deposition)법, ALD(atomic layer deposition)법, 또는 진공 증착법 등을 사용하여도 좋다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태에 기재된 트랜지스터를 포함하는 표시 장치의 예에 대하여 도 33 내지 도 40을 참조하여 이하에서 기재한다.
도 33은 표시 장치의 예를 도시한 상면도이다. 도 33의 표시 장치(700)는 제 1 기판(701) 위에 제공된 화소부(702), 상기 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706), 상기 화소부(702), 상기 소스 드라이버 회로부(704), 및 상기 게이트 드라이버 회로부(706)를 둘러싸여 제공된 실란트(712), 및 상기 제 1 기판(701)을 향하도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 실란트(712)로 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 실란트(712), 및 제 2 기판(705)으로 둘러싸여 있다. 도 33에 도시되지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에 있어서, 제 1 기판(701) 위에 있고 실란트(712)에 의하여 둘러싸여 있는 영역과는 상이한 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC 단자부(708)가 제공된다. 또한, FPC(716)는 FPC 단자부(708)에 접속되고, 다양한 신호 등이 FPC(716)로부터 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한, 신호선(710)은 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)와 접속한다. 신호선(710)을 통하여 다양한 신호 등이 FPC(716)로부터 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
복수의 게이트 드라이버 회로부(706)를 표시 장치(700)에 제공하여도 좋다. 표시 장치(700)의 구조는 여기서 나타낸 예, 즉 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가 화소부(702)와 마찬가지로 제 1 기판(701) 위에 형성되는 예에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 위에 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701) 위에 형성하여도 좋다. 또한, 별도로 준비된 구동 회로 기판의 접속 방법에 특별한 제한은 없으며, COG(chip on glass)법 또는 와이어 본딩법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다.
표시 장치(700)는 다양한 소자를 포함할 수 있다. 상기 소자의 예로서는, 일렉트로루미네선스(EL) 소자(예를 들어, 유기 및 무기 재료를 함유하는 EL 소자, 유기 EL 소자, 무기 EL 소자, 또는 LED), 발광 트랜지스터 소자(전류에 따라 광을 발하는 트랜지스터), 전자 방출체(electron emitter), 액정 소자, 전자 잉크 디스플레이, 전기 영동 소자, 일렉트로웨팅 소자, PDP(plasma display panel), MEMS(micro electro mechanical systems) 디스플레이(예를 들어 GLV(grating light valve), DMD(digital micromirror device), DMS(digital micro shutter), 또는 IMOD(interferometric modulator display) 소자), 및 압전 세라믹 디스플레이를 들 수 있다.
EL 소자를 포함하는 표시 장치의 예는 EL 디스플레이이다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)이다. 전자 잉크 디스플레이 또는 전기 영동 소자를 포함하는 표시 장치의 예는 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이에서, 화소 전극의 일부 또는 모두는 반사 전극으로서 기능하는 경우가 있다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 함유하여도 좋다. 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있어 소비전력 저감으로 이어진다.
표시 장치(700)의 표시 시스템으로서, 프로그레시브 시스템, 또는 인터레이스 시스템 등을 채용할 수 있다. 또한, 컬러 표시 시에 화소에서 제어되는 색 요소는, R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)의 3색에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 사용하여도 좋다. 또는, 색 요소는, 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2색으로 구성되어도 좋다. 색 요소에 따라 2색이 상이하여도 좋다. 또는, RGB에 황색, 시안, 및 마젠타(magenta) 등 중 하나 이상의 색을 추가하여도 좋다. 또한 표시 영역의 크기는 색 요소의 도트들마다 상이하여도 좋다. 개시된 발명의 일 형태는 컬러 표시 장치에 한정되지 않고, 개시된 발명은 흑백 표시 장치에 적용할 수도 있다.
백라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색의 광(W)을 사용한 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 예를 들어, 적색(R) 착색층, 녹색(G) 착색층, 청색(B) 착색층, 및 황색(Y) 착색층을 적절히 조합할 수 있다. 착색층을 사용함으로써, 착색층이 없는 경우에 비하여 높은 색 재현성을 얻을 수 있다. 여기서, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 밝은 화상의 휘도 저하를 억제할 수 있고, 소비전력을 약 20% 내지 30% 저감시킬 수 있는 경우가 있다. 또한 풀 컬러 표시가 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 수행되는 경우, 소자는 R, G, B, Y, 및 W 각 색의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력이 더 저감될 수 있다.
착색 시스템으로서는, 백색광의 일부를 컬러 필터를 통하여 적색광, 녹색광, 및 청색광으로 변환하는 상술한 착색 필터 시스템, 적색광, 녹색광, 및 청색광을 사용하는 3색 시스템, 및 청색광의 일부를 적색광 또는 녹색광으로 변환하는 색 변환 시스템 또는 퀀텀닷(quantum dot) 시스템 중 임의의 시스템을 사용하여도 좋다.
본 실시형태에서는, 표시 소자로서 액정 소자를 포함하는 구조 및 EL 소자를 포함하는 구조에 대하여 도 34 내지 도 36을 참조하여 설명한다. 또한, 도 34 및 도 35는 각각 도 33에서의 일점쇄선 Q-R을 따른 단면도이고, 표시 소자로서 액정 소자를 포함하는 구조를 도시한 것이다. 도 36은 도 33에서의 일점쇄선 Q-R을 따른 단면도이고, 표시 소자로서 EL 소자를 포함하는 구조를 도시한 것이다.
도 34, 도 35, 및 도 36의 공통 부분에 대하여 먼저 설명한 다음, 상이한 부분에 대하여 설명한다.
<3-1. 표시 장치에 공통된 부분>
도 34, 도 35, 및 도 36의 표시 장치(700)는 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
트랜지스터(750) 및 트랜지스터(752)는 각각 트랜지스터(150A)의 구조와 비슷한 구조를 갖는다. 또한, 트랜지스터(750) 및 트랜지스터(752)는 각각 상술한 실시형태에서 기재된 다른 트랜지스터들 중 어느 것의 구조를 가져도 좋다.
본 실시형태에서 사용되는 트랜지스터는, 고순도화되며 산소 결손의 형성이 억제된 산화물 반도체막을 포함한다. 상기 트랜지스터는 오프 상태 전류가 낮아질 수 있다. 따라서, 화상 신호 등의 전기 신호가 오랫동안 유지될 수 있고, 온 상태에서 기록 간격을 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감시킬 수 있어 소비전력을 억제할 수 있다.
또한, 본 실시형태에서 사용되는 트랜지스터는, 비교적 높은 전계 효과 이동도를 가질 수 있고, 따라서 고속 동작이 가능하다. 예를 들어, 고속 동작이 가능한 이러한 트랜지스터를 포함하는 액정 표시 장치에서는 화소부의 스위칭 트랜지스터와 드라이버 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등을 사용하여 형성된 추가적인 반도체 장치를 구동 회로로서 필요로 하지 않아, 반도체 장치의 구성 요소 수를 저감시킬 수 있다. 또한, 고속 동작이 가능한 트랜지스터를 화소부에도 사용함으로써, 고품질의 화상을 제공할 수 있다.
용량 소자(790)는 하부 전극 및 상부 전극을 포함한다. 하부 전극은 트랜지스터(750)의 제 1 게이트 전극으로서 기능하는 도전막이 되는 도전막을 가공하는 단계를 통하여 형성된다. 상부 전극은 트랜지스터(750)의 소스 전극 및 드레인 전극, 또는 제 2 게이트 전극으로서 기능하는 도전막이 되는 도전막을 가공하는 단계를 통하여 형성된다. 하부 전극 및 상부 전극 사이에는, 트랜지스터(750)의 제 1 게이트 절연막으로서 기능하는 절연막이 되는 절연막을 형성하는 단계를 통하여 형성되는 절연막, 및 트랜지스터(750)의 보호 절연막으로서 기능하는 절연막이 되는 절연막을 형성하는 단계를 통하여 형성되는 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 위치하는 적층 구조를 갖는다.
도 34, 도 35, 및 도 36에서는, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공된다.
도 34, 도 35, 및 도 36은 각각 화소부(702)에 포함되는 트랜지스터(750)와, 소스 드라이버 회로부(704)에 포함되는 트랜지스터(752)가 같은 구조를 갖는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)는 상이한 트랜지스터를 포함하여도 좋다. 구체적으로는, 화소부(702)에 톱 게이트 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 보텀 게이트 트랜지스터를 사용하는 구조, 또는 화소부(702)에 보텀 게이트 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 톱 게이트 트랜지스터를 사용하는 구조를 채용하여도 좋다. 또한, "소스 드라이버 회로부(704)"라는 용어는 "게이트 드라이버 회로부"라는 용어와 치환할 수 있다.
신호선(710)은, 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 구리를 함유하는 재료를 사용하여 신호선(710)을 형성하는 경우에, 배선 저항으로 인한 신호 지연 등이 저감되고, 이는 대형 화면 표시를 가능하게 한다.
FPC 단자부(708)는, 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한, 접속 전극(760)은 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 접속 전극(760)은, 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서, 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서, 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판의 예는 플라스틱 기판이다.
제 1 기판(701)과 제 2 기판(705) 사이에 구조체(778)가 제공된다. 구조체(778)는, 절연막의 선택적 에칭에 의하여 얻어지는 기둥형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또는, 구조체(778)로서, 구(球)형 스페이서를 사용하여도 좋다.
제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접촉되는 절연막(734)이 제공된다.
<3-2. 액정 소자를 포함한 표시 장치의 구조예>
도 34에서의 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은 제 2 기판(705) 측에 제공되며 대향 전극으로서 기능한다. 도 34에서의 표시 장치(700)는, 도전막(772)과 도전막(774) 사이에 인가되는 전압에 따라 변화되는 액정층(776)의 배향 상태에 의하여 광의 투과 또는 비투과가 제어됨으로써, 화상을 표시할 수 있다.
도전막(772)은, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막에 전기적으로 접속된다. 도전막(772)은, 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다.
가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을 도전막(772)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택되는 원소를 함유하는 재료를, 가시광을 투과시키는 도전막에 사용할 수 있다. 예를 들어, 알루미늄 또는 은을 함유하는 재료를, 가시광을 반사시키는 도전막에 사용할 수 있다.
가시광을 반사시키는 도전막을 도전막(772)으로서 사용하는 경우, 표시 장치(700)는 반사형 액정 표시 장치이다. 가시광을 투과시키는 도전막을 도전막(772)으로서 사용하는 경우, 표시 장치(700)는 투과형 표시 장치이다.
도전막(772) 위의 구조를 변화시킴으로써, 액정 소자의 구동 방법을 변화시킬 수 있고, 이런 경우의 예를 도 35에 도시하였다. 도 35에 도시된 표시 장치(700)는 액정 소자의 구동 모드로서 수평 전계 모드(예를 들어, FFS 모드)를 채용하는 예이다. 도 35에 도시된 구조에서는, 도전막(772) 위에 절연막(773)이 제공되고 절연막(773) 위에 도전막(774)이 제공된다. 이러한 구조에서는, 도전막(774)이 공통 전극으로서 기능하고, 절연막(773)을 통하여, 도전막(772)과 도전막(774) 사이에 발생하는 전계는 액정층(776)에서 배향 상태를 제어할 수 있다.
도 34 및 도 35에 도시되지 않았지만, 도전막(772) 및/또는 도전막(774)은 액정층(776)과 접촉되는 측에 배향막을 제공하여도 좋다. 도 34 및 도 35에 도시되어 있지 않지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써 원형 편광을 얻어도 좋다. 또한, 광원으로서 백라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
수평 전계 모드를 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승될 때 콜레스테릭상이 등방상으로 전이하기 직전에 발현하는 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여, 수 중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 함유하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 갖고, 이에 의하여 배향 처리가 불필요하게 된다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 필요하지 않고, 이에 따라 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소할 수 있다. 또한, 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(anti-ferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한, 수직 배향(VA: vertical alignment) 모드의 투과형 액정 표시 장치 등의 노멀리 블랙형 액정 표시 장치를 사용하여도 좋다. 수직 배향 모드에는 몇 가지 예가 있고, 예를 들어 멀티-도메인 수직 배향(MVA: multi-domain vertical alignment) 모드, 패턴 수직 배향(PVA: patterned vertical alignment) 모드, 또는 ASV 모드 등을 채용할 수 있다.
<3-3. 발광 소자를 포함하는 표시 장치>
도 36에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 포함한다. 도 36에 도시된 표시 장치(700)는 발광 소자(782)의 EL층(786)으로부터의 발광을 이용함으로써 화상을 표시할 수 있다. 또한, EL층(786)은 유기 화합물, 또는 퀀텀닷 등의 무기 화합물을 함유한다.
유기 화합물에 사용할 수 있는 재료의 예에는 형광 재료 및 인광 재료가 포함된다. 퀀텀닷에 사용할 수 있는 재료의 예에는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 및 코어형 퀀텀닷 재료가 포함된다. 제 12족 및 제 16족에 속하는 원소, 제 13족 및 제 15족에 속하는 원소, 또는 제 14족 및 제 16족에 속하는 원소를 포함하는 퀀텀닷을 사용하여도 좋다. 또는, 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 또는 알루미늄(Al) 등의 원소를 함유하는 퀀텀닷 재료를 사용하여도 좋다.
증착법(진공 증착법을 포함함), 액적 토출법(잉크젯법이라고도 함), 코팅법, 또는 그라비어 인쇄법 등의 방법에 의하여 상술한 유기 화합물 및 무기 화합물을 퇴적할 수 있다. EL층(786)에는 저분자 재료, 중분자 재료(올리고머 및 덴드리머를 포함함), 또는 고분자 재료가 포함되어도 좋다.
여기서, 액적 토출법에 의하여 EL층(786)을 형성하는 방법에 대하여 도 39의 (A) 내지 (D)를 참조하여 설명한다. 도 39의 (A) 내지 (D)는 EL층(786)을 형성하는 방법을 도시한 단면도이다.
먼저, 평탄화 절연막(770) 위에 도전막(772)을 형성하고, 도전막(772)의 일부를 덮도록 절연막(730)을 형성한다(도 39의 (A) 참조).
그 다음에, 절연막(730)의 개구인 도전막(772)의 노출된 부분에, 액적 토출 장치(783)로부터 액적(784)을 토출하여, 조성물을 함유하는 층(785)을 형성한다. 액적(784)은 용매를 함유하는 조성물이고, 도전막(772)에 부착된다(도 39의 (B) 참조).
또한, 액적(784)을 토출하는 단계는 감압하에서 수행하여도 좋다.
다음으로, 조성물을 함유하는 층(785)으로부터 용매를 제거하고, 그 층을 고체화함으로써 EL층(786)을 형성한다(도 39의 (C) 참조).
용매를 건조 또는 가열에 의하여 제거하여도 좋다.
다음으로, EL층(786) 위에 도전막(788)을 형성하여, 발광 소자(782)를 형성한다(도 39의 (D) 참조).
상술한 바와 같이 액적 토출법에 의하여 EL층(786)을 형성하면, 조성물을 선택적으로 토출할 수 있고, 이에 따라 재료의 손실을 저감할 수 있다. 또한, 성형을 위한 리소그래피 공정 등이 필요하지 않으므로 공정을 간략화할 수 있고, 저비용화를 실현할 수 있다.
상술한 액적 토출법은 조성물의 토출구를 갖는 노즐을 포함하는 수단, 또는 하나 또는 복수의 노즐을 갖는 헤드 등의 액적 토출 수단의 총칭이다.
다음으로, 액적 토출법에 사용하는 액적 토출 장치에 대하여 도 40을 참조하여 설명한다. 도 40은 액적 토출 장치(1400)를 도시한 개념도이다.
액적 토출 장치(1400)는 액적 토출 수단(1403)을 포함한다. 또한, 액적 토출 수단(1403)은 헤드(1405) 및 헤드(1412)를 구비한다.
헤드(1405 및 1412)는 제어 수단(1407)에 접속되고, 이 제어 수단(1407)이 컴퓨터(1410)로 제어되어, 미리 프로그램된 패턴을 묘화할 수 있다.
묘화는 예를 들어, 기판(1402) 위에 형성되는 마커(1411)에 기초한 타이밍에 수행되어도 좋다. 또는, 기판(1402)의 외단부에 기초하여 기준점을 결정하여도 좋다. 여기서는, 촬상 수단(1404)에 의하여 마커(1411)를 검출하고, 화상 처리 수단(1409)에 의하여 디지털 신호로 변환한다. 그리고, 디지털 신호를 컴퓨터(1410)로 인식한 다음에, 제어 신호를 생성하고 제어 수단(1407)으로 전송한다.
묘화는 예를 들어, 기판(1402) 위에 형성되는 마커(1411)에 기초한 타이밍에 수행되어도 좋다. 또는, 기판(1402)의 외단부에 기초하여 기준점을 결정하여도 좋다. 여기서는, 촬상 수단(1404)에 의하여 마커(1411)를 검출하고, 화상 처리 수단(1409)에 의하여 디지털 신호로 변환한다. 그리고, 디지털 신호를 컴퓨터(1410)로 인식한 다음에, 제어 신호를 생성하고 제어 수단(1407)으로 전송한다.
촬상 수단(1404)으로서는 전하 결합 소자(CCD) 또는 상보형 금속 산화물 반도체(CMOS)를 사용한 이미지 센서 등을 사용할 수 있다. 기판(1402) 위에 형성될 패턴에 관한 정보는 기억 매체(1408)에 저장되고, 이 정보에 기초하여 제어 신호가 제어 수단(1407)으로 전송됨으로써, 액적 토출 수단(1403)의 헤드(1405 및 1412)가 각각 독립적으로 제어될 수 있다. 헤드(1405 및 1412)에는, 각각 배관을 통하여 재료 공급원(1413 및 1414)으로부터 토출될 재료가 공급된다.
헤드(1405) 내부에는, 액체 재료로 충전될 점선(1406)으로 나타내는 공간과, 토출구인 노즐이 제공되어 있다. 나타내지 않았지만, 헤드(1412)의 내부 구조는 헤드(1405)와 비슷하다. 헤드(1405 및 1412)의 노즐 크기가 서로 상이하면, 상이한 폭을 갖는 상이한 재료를 동시에 토출할 수 있다. 각 헤드는 복수의 발광 재료를 토출하고 묘화할 수 있다. 넓은 영역에 묘화하는 경우에는, 스루풋을 향상시키기 위한 복수의 노즐로부터 같은 재료를 동시에 토출하여 묘화할 수 있다. 대형 기판을 사용하는 경우, 헤드(1405 및 1412)는 도 40에서 화살표 X, Y, 및 Z로 나타낸 방향으로 기판을 자유로이 주사할 수 있고, 패턴을 묘화하는 영역을 자유로이 설정할 수 있다. 따라서, 복수의 같은 패턴을 하나의 기판 위에 묘화할 수 있다.
또한, 조성물을 토출하는 단계는 감압하에서 수행하여도 좋다. 조성물을 토출할 때에 기판을 가열하여도 좋다. 조성물을 토출한 후, 건조 및 베이킹 중 한쪽 또는 양쪽 모두를 수행한다. 건조와 베이킹은 둘 다 가열 처리이지만, 목적, 온도, 및 시간이 상이하다. 건조 및 베이킹의 단계는 상압하 또는 감압하에서 레이저 조사, RTA(rapid thermal annealing), 또는 가열로를 사용한 가열 등에 의하여 수행한다. 또한, 이 가열 처리의 타이밍 및 단계 수에 대한 특별한 한정은 없다. 건조 및 베이킹의 단계 각각을 양호하게 수행하기 위한 온도는 기판의 재료 및 조성물의 성질에 의존한다.
상술한 식으로, 액적 토출 장치를 사용하여 EL층(786)을 형성할 수 있다.
도 36에 도시된 표시 장치(700)의 설명으로 돌아가기로 한다.
도 36의 표시 장치(700)에서는, 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조를 갖는다. 따라서, 도전막(788)은 투광성을 가지며, EL층(786)으로부터 방출되는 광을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예시하였지만, 구조는 이에 한정되지 않는다. 예를 들어, 광이 도전막(772) 측으로 방출되는 보텀 이미션 구조, 또는 광이 도전막(772) 측과 도전막(788) 측의 양쪽으로 방출되는 듀얼 이미션 구조도 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되도록 리드 배선부(711) 및 소스 드라이버 회로부(704)에 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워진다. 표시 장치(700)의 구조는 착색막(736)이 제공된 도 36의 예에 한정되지 않는다. 예를 들어, EL층(786)이 분리 착색에 의하여 형성되는 경우에는 착색막(736)이 없는 구조를 채용하여도 좋다.
<3-4. 입출력 장치가 제공된 표시 장치의 구조예>
도 35 및 도 36에 도시된 표시 장치(700)에는 입출력 장치를 제공하여도 좋다. 입출력 장치의 예로서는, 터치 패널 등을 들 수 있다.
도 37은 도 35에 도시된 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이다. 도 38은 도 36에 도시된 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이다.
도 37은, 도 35에 도시된 표시 장치(700)에 터치 패널(791)이 제공된 구조의 단면도이고, 도 38은 도 36에 도시된 표시 장치(700)에 터치 패널(791)이 제공된 구조의 단면도이다.
먼저, 도 37 및 도 38에 도시된 터치 패널(791)에 대하여 아래에서 설명한다.
도 37 및 도 38에 도시된 터치 패널(791)은 기판(705)과 착색막(736) 사이에 제공되는 소위 인셀 터치 패널이다. 터치 패널(791)은 착색막(736)을 형성하기 전에 기판(705) 위에 형성한다.
또한, 터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 포함한다. 예를 들어, 손가락 또는 스타일러스 등의 물체가 접근될 때 전극(793) 및 전극(794)에서 상호 용량의 변화를 검출할 수 있다.
도 37 및 도 38에 도시된 트랜지스터(750)의 상부에서, 전극(793)이 전극(794)과 교차되는 부분을 도시하였다. 전극(796)은, 절연막(795)에 제공된 개구를 통하여, 전극(794)이 사이에 위치하는 2개의 전극(793)에 전기적으로 접속된다. 또한, 전극(796)이 제공된 영역이 화소부(702)에 제공되는 구조를 예로서 도 37 및 도 38에 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 전극(796)이 제공된 영역을 소스 드라이버 회로부(704)에 제공하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 도 37에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않는 것이 바람직하다. 도 38에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않는 것이 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구를 갖는다. 즉, 전극(793)은 메시 형상을 갖는다. 이러한 구조로 함으로써 전극(793)은 발광 소자(782)로부터 사출되는 광을 차단하지 않고, 또는 액정 소자(775)를 통하여 투과하는 광을 차단하지 않는 구조를 가질 수 있다. 따라서, 터치 패널(791)을 제공하더라도 휘도가 저감되기 어렵기 때문에, 시인성이 높고 소비전력이 낮은 표시 장치를 달성할 수 있다. 또한, 전극(794)은 전극(793)의 구조와 비슷한 구조를 가질 수 있다.
전극(793) 및 전극(794)이 발광 소자(782)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에, 가시광에 대한 투과율이 낮은 금속 재료를 사용할 수 있다. 또한, 전극(793) 및 전극(794)이 액정 소자(775)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에, 가시광에 대한 투과율이 낮은 금속 재료를 사용할 수 있다.
따라서, 가시광 투과율이 높은 산화물 재료를 사용하는 경우에 비하여 전극(793 및 794)의 저항이 저감될 수 있기 때문에 터치 패널의 센서의 감도를 증가할 수 있다.
예를 들어, 도전성 나노와이어는, 전극(664, 665, 및 667)에 사용되어도 좋다. 나노와이어는 1㎚ 이상 100㎚ 이하, 바람직하게는 5㎚ 이상 50㎚ 이하, 더 바람직하게는 5㎚ 이상 25㎚ 이하의 평균 직경을 가져도 좋다. 상기 나노와이어로서는, 카본 나노튜브, 또는 Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 나노와이어를 사용할 수 있다. 예를 들어, 전극(793, 794, 및 796) 중 어느 하나 또는 모두에 Ag 나노와이어를 사용하는 경우, 가시광의 투과율을 89% 이상으로 할 수 있고, 시트 저항률을 40Ω/square 이상 100Ω/square 이하로 할 수 있다.
도 37 및 도 38에는 인셀형 터치 패널의 구조를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 온셀형 터치 패널이라고 불리는, 표시 장치(700) 위에 형성된 터치 패널, 또는 아웃셀형 터치 패널이라고 불리는, 표시 장치(700)에 장착되는 터치 패널이 사용되어도 좋다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
또한 본 실시형태에 기재된 구조는 다른 실시형태에 기재된 구조들 중 어느 것과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치에 대하여 도 41의 (A) 내지 (C)를 참조하여 설명한다.
<4. 표시 장치의 회로 구성>
도 41의 (A)에 도시된 표시 장치는, 표시 소자의 화소들을 포함하는 영역(이후, 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소들을 구동시키기 위한 회로를 포함하는 회로부(이후, 이 회로부를 드라이버 회로부(504)라고 함), 소자를 보호하는 기능을 갖는 회로(이후, 이 회로를 보호 회로(506)라고 함), 및 단자부(507)를 포함한다. 또한, 보호 회로(506)를 반드시 제공할 필요는 없다.
드라이버 회로부(504)의 일부 또는 전체는, 화소부(502)가 형성된 기판 위에 형성되는 것이 바람직하다. 이로써, 구성 요소의 개수 및 단자의 개수를 줄일 수 있다. 드라이버 회로부(504)의 일부 또는 전체가, 화소부(502)가 형성된 기판 위에 형성되지 않는 경우, 드라이버 회로부(504)의 일부 또는 전체는 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수임) Y열(Y는 2 이상의 자연수임)로 배치된 표시 소자를 구동시키기 위한 복수의 회로(이하, 이 회로를 화소 회로(501)라고 함)를 포함한다. 드라이버 회로부(504)는, 화소를 선택하는 신호(주사 신호)를 공급하기 위한 회로(이후, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키는 신호(데이터 신호)를 공급하기 위한 회로(이후, 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호를 공급받는 배선(이후, 주사선(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 주사선(GL_1 내지 GL_X)을 개별적으로 제어하기 위하여, 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 게이트 드라이버(504a)로부터는 다른 신호가 공급될 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호가 생성되는 신호(image signal)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될, 화상 신호로부터 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 대하여, 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 데이터 신호가 공급되는 배선(이하에서 데이터선(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 소스 드라이버(504b)로부터는 다른 신호가 공급될 수 있다.
소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치를 포함한다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써 얻어지는 시분할 화상 신호를 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
주사 신호가 공급되는 복수의 주사선(GL) 중 하나 및 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에서의 데이터 신호의 기록 및 유지는, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, 제 m 행 및 제 n 열(m은 X 이하의 자연수 및 n은 Y 이하의 자연수)에서의 화소 회로(501)에, 펄스 신호가 주사 라인(GL_m)을 통하여 게이트 드라이버(504a)로부터 입력되고, 주사 라인(GL_m)의 전위에 따라 데이터 신호가 데이터 라인(DL_n)을 통하여 소스 드라이버(504b)로부터 입력된다.
도 41의 (A)의 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한, 단자부(507)는, 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 갖는 부분을 말한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 특정한 범위 외의 전위가 인가되었을 때에, 이 보호 회로에 접속된 해당 배선을 다른 배선에 전기적으로 접속시킨다.
도 41의 (A)에 도시된 바와 같이, 화소부(502) 및 드라이버 회로부(504)에 제공되는 보호 회로(506)는, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 게이트 드라이버(504a) 또는 소스 드라이버(504b)에 보호 회로(506)가 접속될 수 있다. 또는, 보호 회로(506)는 단자부(507)에 접속될 수 있다.
본 발명의 일 형태는 드라이버 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 도 41의 (A)의 예에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을 실장하여도 좋다.
도 41의 (A)의 복수의 화소 회로(501) 각각은 예를 들어 도 41의 (B)에 도시된 구성을 가질 수 있다.
도 41의 (B)의 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 트랜지스터(550)로서는 상술한 실시형태에서 설명한 트랜지스터를 사용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 의존한다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는 행마다 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예에는, TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드가 포함된다. 표시 장치의 구동 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer-dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트-호스트 모드가 포함된다. 이에 한정되지 않고, 다양한 액정 소자 및 구동 방법을 사용할 수 있다.
m행 n열째 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터선(DL_n)에 전기적으로 접속되고, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는, 온 상태 또는 오프 상태가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL)이라고 함)에 전기적으로 접속되고, 용량 소자(560)의 한 쌍의 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급선(VL)의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
예를 들어, 도 41의 (B)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 41의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(550)를 온 상태로 하여, 데이터 신호가 기록된다.
트랜지스터(550)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또는, 도 41의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어 도 41의 (C)에 도시된 구성을 가질 수 있다.
도 41의 (C)의 화소 회로(501)는 트랜지스터(552 및 554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552) 및/또는 트랜지스터(554)로서, 상술한 실시형태에서 설명된 트랜지스터를 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이후, 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는, 온 상태 또는 오프 상태가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 용량 소자(562)의 한 쌍의 전극 중 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는, 기록된 데이터를 저장하기 위한 저장 용량 소자로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 양극 및 음극 중 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 발광 소자(572)의 양극 및 음극 중 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함)를 사용할 수 있다. 또한, 발광 소자(572)는 이에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자이어도 좋다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(V DD)가 공급되고, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 다른 쪽에 저전원 전위(V SS)가 공급된다.
도 41의 (C)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 41의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(552)를 온 상태로 하여, 데이터 신호가 기록된다.
트랜지스터(552)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류량에 대응하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명되는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 각각 포함하는 표시 모듈 및 전자 기기에 대하여 도 42, 도 43의 (A) 내지 (E), 도 44의 (A) 내지 (G), 및 도 45의 (A) 및 (B)를 참조하여 설명한다.
<5-1. 표시 모듈>
도 42에 도시된 표시 모듈(7000)에는, 상부 커버(7001)와 하부 커버(7002) 사이에, FPC(7003)에 접속된 터치 패널(7004), FPC(7005)에 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 인쇄 기판(7010), 및 배터리(7011)가 제공되어 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(7006)에 사용될 수 있다.
상부 커버(7001) 및 하부 커버(7002)의 형상 및 크기는, 터치 패널(7004) 및 표시 패널(7006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(7004)은, 저항막 방식 터치 패널 또는 정전 용량 방식 터치 패널일 수 있고, 표시 패널(7006)과 중첩될 수 있다. 또는, 표시 패널(7006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 또는, 표시 패널(7006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백라이트(7007)는 광원(7008)을 포함한다. 본 발명의 일 형태는, 광원(7008)이 백라이트(7007) 위에 제공된 도 42의 구조에 한정되지 않는다. 예를 들어, 백라이트(7007)의 단부에 광원(7008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백라이트(7007)를 제공할 필요는 없다.
프레임(7009)은 표시 패널(7006)을 보호하고, 또한 인쇄 기판(7010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(7009)은 방열판(radiator plate)으로서도 기능하여도 좋다.
인쇄 기판(7010)은, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 포함한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원 또는 별도의 배터리(7011)를 사용하여도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(7000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<5-2. 전자 기기 1>
다음에, 도 43의 (A) 내지 (E)는 전자 기기의 예를 도시한 것이다.
도 43의 (A)는 파인더(8100)가 장착된 카메라(8000)의 외관도이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 및 셔터 버튼(8004) 등을 포함한다. 또한, 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
여기서 카메라(8000)의 렌즈(8006)는 교환을 위하여 하우징(8001)에서 떼어낼 수 있지만, 렌즈(8006)는 하우징(8001)에 포함되어도 좋다.
셔터 버튼(8004)을 눌러 카메라(8000)로 촬상할 수 있다. 또한 터치 패널로서 기능하는 표시부(8002)를 터치하여 촬상할 수 있다.
카메라(8000)의 하우징(8001)은 전극을 포함하는 마운트를 포함하기 때문에, 파인더(8100) 또는 스트로보스코프 등을 하우징(8001)에 접속시킬 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 연결되는 마운트를 포함하기 때문에, 파인더(8100)를 카메라(8000)에 접속시킬 수 있다. 이 마운트는 전극을 포함하고, 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼으로서 기능한다. 표시부(8102)의 온/오프 상태는 버튼(8103)으로 온 및 오프될 수 있다.
본 발명의 일 형태에 따른 표시 장치를 카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 사용할 수 있다.
도 43의 (A)에서 카메라(8000)와 파인더(8100)는 분리되어 있고 탈착 가능한 전자 기기이지만, 카메라(8000)의 하우징(8001)은 표시 장치를 갖는 파인더를 포함하여도 좋다.
도 43의 (B)는 헤드 마운트 디스플레이(8200)의 외관도이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 포함한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하여 화상 데이터 등의 영상 데이터를 수신하고 그것을 표시부(8204)에 표시한다. 본체(8203)의 카메라에 의하여 사용자의 눈알 및 눈꺼풀의 움직임을 파악한 다음, 그 파악한 데이터를 사용하여 사용자의 시점의 좌표를 산출하여 사용자의 눈을 입력 수단으로서 이용한다.
장착부(8201)는 사용자와 접촉하는 복수의 전극을 포함하여도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극을 흐르는 전류를 검지함으로써 사용자의 눈의 방향을 인식하도록 구성되어도 좋다. 본체(8203)는 상기 전극을 흐르는 전류를 검지함으로써 사용자의 맥박을 모니터링하도록 구성되어도 좋다. 장착부(8201)는 사용자의 생체 정보를 표시부(8204)에 표시할 수 있도록, 온도 센서, 압력 센서, 또는 가속도 센서 등의 센서를 포함하여도 좋다. 본체(8203)는 사용자의 머리 등의 움직임을 검지하여, 사용자의 머리 등의 움직임에 맞추어 표시부(8204)에 표시하는 화상을 바꾸도록 구성되어도 좋다.
본 발명의 일 형태에 따른 표시 장치를 표시부(8204)에 사용할 수 있다.
도 43의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관도이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 디스플레이를 고정하기 위한 고정 밴드(8304), 및 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 볼 수 있다. 표시부(8302)는 휘어져 있는 것이 바람직하다. 표시부(8302)가 휘어져 있으면, 사용자는 화상의 높은 현실감을 느낄 수 있다. 본 실시형태에서, 예로서 설명한 구조는 하나의 표시부(8302)를 갖지만, 제공되는 표시부(8302)의 수는 하나에 한정되지 않는다. 예를 들어, 2개의 표시부(8302)를 제공하여도 좋고, 이 경우 사용자의 한쪽 눈에 대응하여 하나의 표시부가 제공되어 시차를 사용한 3차원 표시 등도 가능해진다.
본 발명의 일 형태에 따른 표시 장치를 표시부(8302)에 사용할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치는, 매우 높은 정세(精細)도를 갖기 때문에, 도 43의 (E)에 도시된 바와 같이, 렌즈(8305)를 사용하여 화상을 확대하더라도 사용자에게 화소가 시인되지 않고, 더 현실감이 높은 화상을 표시할 수 있다.
<5-3. 전자 기기 2>
다음에, 도 44의 (A) 내지 (G)는 도 43의 (A) 내지 (E)에 도시된 전자 기기의 예와 상이한 전자 기기의 예를 도시한 것이다.
도 44의 (A) 내지 (G)에 도시된 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 및 마이크로폰(9008) 등을 포함한다.
도 44의 (A) 내지 (G)에 도시된 전자 기기는, 다양한 정보(예를 들어, 정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 프로그램 또는 데이터를 표시하는 기능 등의 다양한 기능을 갖는다. 또한, 도 44의 (A) 내지 (G)에 도시된 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 44의 (A) 내지 (G)에 도시되지 않았지만, 전자 기기는 복수의 표시부를 각각 가져도 좋다. 또한, 전자 기기 각각에 카메라 등이 제공되어도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 메모리 매체(외부 메모리 매체 또는 카메라에 내장되는 메모리 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 갖는다.
도 44의 (A) 내지 (G)의 전자 기기에 대하여 이하에서 자세히 설명한다.
도 44의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어, 50인치 이상 또는 100인치 이상의 화면 크기가 큰 표시부(9001)를 포함할 수 있다.
도 44의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어, 전화기, 노트, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말기(9101)를 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)는 스피커, 접속 단자, 또는 센서를 포함하여도 좋다. 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001)의 일 표면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 또는 전화의 수신을 알리는 표시, 이메일 또는 SNS 메시지의 제목 및 송신자, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 또는, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 44의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 갖는다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말기(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않아도 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 44의 (D)는 손목시계형 휴대 정보 단말기(9200)의 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 휘어져 있고, 휘어진 표시면에 표시가 수행해질 수 있다. 휴대 정보 단말기(9200)는 통신 표준에 맞는 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말기(9200)와 무선 통신이 가능한 헤드셋 간의 상호 통신에 의하여 핸즈프리 통화를 실현할 수 있다. 또한, 휴대 정보 단말기(9200)는 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말기와의 직접 데이터 통신을 수행할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한, 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 실시하여도 좋다.
도 44의 (E), (F), 및 (G)는 각각, 펼친 상태, 펼친 상태로부터 접힌 상태로 시프트되거나 접힌 상태로부터 펼친 상태로 시프트되는 도중 상태, 그리고 접힌 상태인 폴더블 휴대 정보 단말기(9201)의 사시도이다. 휴대 정보 단말기(9201)는, 접었을 때의 휴대성이 높다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역은 일람성이 높다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 인접한 2개의 하우징(9000) 사이의 힌지(9055)에서 접힘으로써, 휴대 정보 단말기(9201)를, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1㎜ 이상 150㎜ 이하로 구부릴 수 있다.
다음에, 도 43의 (A) 내지 (E), 및 도 44의 (A) 내지 (G)에 도시된 전자 기기와 상이한 전자 기기의 예에 대하여 도 45의 (A) 및 (B)에 도시되었다. 또한, 도 45의 (A)의 사시도에서 복수의 표시 패널은 만 상태이고, 도 45의 (B)의 사시도에서는 편 상태이다.
도 45의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501), 힌지(9511), 및 베어링(9512)을 포함한다. 복수의 표시 패널(9501)은 표시 영역(9502) 및 광 투과 영역(9503)을 각각 포함한다.
복수의 표시 패널(9501)은 각각 플렉시블하다. 인접한 2개의 표시 패널(9501)은 서로 부분적으로 중첩되도록 제공된다. 예를 들어, 인접한 2개의 표시 패널(9501)의 광 투과 영역(9503)을 서로 중첩시킬 수 있다. 복수의 표시 패널(9501)을 사용하여 화면이 큰 표시 장치를 얻을 수 있다. 이 표시 장치는 용도에 따라 표시 패널(9501)을 말 수 있기 때문에 범용성이 높다.
또한, 도 45의 (A) 및 (B)에서는 인접한 표시 패널(9501)의 표시 영역(9502)이 서로 분리되어 있지만 이 구조에 한정되지 않고, 예를 들어 인접한 표시 패널(9501)의 표시 영역(9502)을 틈 없이 서로 중첩시켜 연속적인 표시 영역(9502)을 얻어도 좋다.
본 실시형태에서 설명된 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 가짐으로써 특징지어진다. 또한, 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 갖지 않는 전자 기기에도 사용될 수 있다.
본 실시형태의 적어도 일부는, 본 명세서에서 설명하는 다른 실시형태 및 다른 실시예 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 상기 실시형태에서 설명된 방법 중 어느 것을 사용하여 형성된 In-Ga-Zn 산화물막(이하, IGZO막이라고 함)의 원소 분석 및 결정성 평가의 결과에 대하여 설명한다.
본 실시예의 시료 A1의 IGZO막은, In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용하는 스퍼터링법에 의하여 목적의 두께를 100㎚로 설정하여 유리 기판 위에 형성되었다. IGZO막은, 아르곤 가스 180sccm 및 산소 가스 20sccm를 포함하는 분위기에서, 압력을 0.6Pa로 제어하고, 기판 온도는 실온으로 하고, 2.5kW의 교류 전력을 인가하여 형성되었다.
시료 A1의 IGZO막의 단면은 EDX(energy dispersive X-ray spectroscopy)를 사용하여 측정을 수행하였다. EDX 측정은 원자 분해능 분석 전자 현미경(JEOL Ltd. 제조, JEM-ARM200F)을 사용하고, 가속 전압 200kV, 전자선 직경 약 0.1㎚φ의 조사를 행하는 조건하에서 수행되었다. 원소 분석 장치로서는 에너지 분산형 X선 분석 장치 JED-2300T가 사용되었다. 시료 A1로부터 방출된 X선의 검출에는 Si 드리프트 검출기가 사용되었다.
EDX 측정에서는, 시료 A1의 분석 대상 영역의 한 포인트에 전자선 조사를 실시하고, 이 조사에 의하여 발생되는 시료의 특성 X선의 에너지와 그 빈도를 측정하는 식으로, 상기 포인트의 EDX 스펙트럼을 얻는다. 이 실시예에서, 상기 포인트의 EDX 스펙트럼의 피크는 In 원자, Ga 원자, Zn 원자, 및 O 원자에서의, 전자 전이(electron transition)에 귀속되고, 상기 포인트에서의 원자의 비율을 산출하였다. 시료 A1의 분석 대상 영역에서 이 공정을 통하여, 원자의 비율의 분포를 나타낸 EDX 매핑 이미지를 얻을 수 있다.
도 46은 시료 A1의 IGZO막의 단면에서 In 원자의 EDX 매핑 이미지를 나타낸 것이다. 도 46의 EDX 매핑 이미지는 IGZO막의 어느 포인트에서의 In 원자의 비율[atomic%]을 나타낸 것이다. 도 46의 상대적으로 어두운 영역에서의 In 원자의 비율은 낮고, 가장 낮은 비율은 10.85atomic%이다. 도 46의 상대적으로 밝은 영역에서의 In 원자의 비율은 높고, 가장 높은 비율은 25.21atomic%이다.
도 46의 EDX 매핑 이미지는, 밝음과 어둠의 분포를 나타내고, IGZO막의 단면에서의 In 원자의 편석을 나타낸다. 여기서, EDX 매핑 이미지에서 상대적으로 밝은 영역의 대부분은 실질적으로 원형 또는 타원형을 갖는다. 또한, 실질적으로 원형 또는 타원형을 갖는 복수의 영역이 연결됨으로써 형성된 영역이 관찰된다. 바꿔 말하면, 실질적으로 원형 또는 타원형을 갖는 복수의 영역은 그물 형태로 형성된다. 상술한 바와 같이, 상대적으로 밝은 영역은 In이 높은 농도로 존재하는 영역이고, 상기 실시형태에서 설명한 영역(A)에 대응한다. 또한, 영역(A)은 각각 분석 대상 영역을 세로로 또는 가로로 건널 정도로 크지 않고, 상대적으로 어두운 영역(상기 실시형태에서 설명한 영역(B)에 대응함)에 의하여 둘러싸여 섬 형상으로 형성된다. 영역(A) 및 영역(B) 사이에는 간색(intermediate shade)의 영역이 형성되고, 어느 포인트에서 영역(A)과 영역(B) 사이의 경계는 명확하지 않다. 실질적으로 원형 또는 타원형을 갖는 영역(A)의 대부분은, 약 0.1㎚ 내지 5㎚의 범위의 크기를 갖는다.
상술한 바와 같이, 시료 A1의 IGZO막은 In-rich 영역(A) 및 In-poor 영역(B)이 형성된 복합 산화물 반도체이다. 영역(A)은 트랜지스터의 온 상태 전류 및 전계 효과 이동도에 기여하고, 영역(B)은 트랜지스터의 스위칭 특성에 기여한다. 따라서 복합 산화물 반도체막을 사용함으로써 양호한 전기 특성을 갖는 트랜지스터를 제작할 수 있다.
또한, 영역(A)은 영역(B)에 의하여 둘러싸여 섬 형상으로 형성되기 때문에, 영역(A)을 통하여 트랜지스터의 소스 및 드레인이 서로 접속되는 것으로 인한 오프 상태 전류의 증가를 억제할 수 있다.
시료 A1의 IGZO막과 달리, 시료 B1의 IGZO막은 아르곤 가스를 140sccm, 산소 가스를 60sccm를 포함하는 분위기에서 기판 온도 170℃로 형성되었다. 또한, 시료 B1의 IGZO막을 형성하기 위한 다른 조건은 시료 A1의 IGZO막을 형성하기 위한 것과 유사하다.
시료 A1 및 시료 B1의 단면의 BF-STEM(Bright-field scanning transmission electron microscopy)상은 2000000배의 배율로 촬영되었다. 도 47의 (A)는 시료 A1의 BF-STEM상을 나타낸 것이고, 도 47의 (B)는 시료 B1의 BF-STEM상을 나타낸 것이다.
도 47의 (A)에 나타낸 바와 같이, 시료 A1의 IGZO막에서는 면적은 작지만, 층상의 결정부가 형성되고, c축 배향을 갖는 결정부도 관찰된다. 한편, 도 47의 (B)에 나타낸 시료 B1의 IGZO막에서는, 시료 A1의 IGZO막보다 넓은 면적에서 층상의 결정부가 형성된다. 따라서, In 원자의 편석을 나타낸 시료 A1의 IGZO막에서도 이러한 층상의 결정부는 관찰된다. 또한, IGZO막의 성막 시에 산소의 유량비를 증가시키고, 기판 온도를 높임으로써, IGZO막의 결정성을 향상시킬 수 있을 가능성도 제안되었다.
상이한 산소 유량 및 상이한 기판 온도에서 IGZO막을 형성하여 더 많은 시료를 제작하고, 결정성 평가를 수행하였다. 이들 시료의 IGZO막은, 산소 유량비가 10%(20sccm의 산소 가스 및 180sccm의 아르곤 가스), 30%(60sccm의 산소 가스 및 140sccm의 아르곤 가스), 50%(100sccm의 산소 가스 및 100sccm의 아르곤 가스), 70%(140sccm의 산소 가스 및 60sccm의 아르곤 가스), 또는 100%(200sccm의 산소 가스), 그리고 기판 온도가 실온, 130℃ 또는 170℃로 각각 형성되었다. 또한, 각 시료의 IGZO막을 형성하기 위한 다른 조건은 시료 A1의 IGZO막을 형성하기 위한 것과 유사하다.
XRD 측정에 의하여 각 시료의 IGZO막의 결정성을 평가하였다. out-of-plane법의 한 종류인 분말법(θ-2θ법이라고도 함)을 사용하여 XRD 측정을 수행하였다. θ-2θ법에서, X선 회절 강도는 X선의 입사각을 변경하고 X선원을 마주 보는 검출기의 각도를 입사각과 같게 하여 측정된다.
도 48의 (A)는 시료의 XRD 측정 결과를 나타낸 것이다. 도 48의 (B)에 나타낸 바와 같이, 각 시료의 유리 기판 중의 3개의 포인트에 대하여 측정을 수행하였다.
도 48의 (A)에서, 세로축은 회절 강도를 임의 단위로 나타내고, 가로축은 각도 2θ를 나타낸다. 또한, 도 48의 (A)에서, 도 48의 (B)의 3개의 포인트에 대응하는 3개의 XRD 프로파일을 각 그래프에 같이 나타낸다.
도 48의 (A)에 나타낸 바와 같이, 시료 A1의 IGZO막의 조건과 비슷한 조건하에서 형성된 IGZO막으로부터는, 회절 강도의 피크가 2θ=31° 부근에서 명확하게 관찰되지 않거나, 현저히 낮은 회절 강도의 피크가 2θ=31° 부근에서 관찰되거나, 회절 강도의 피크가 2θ=31° 부근에서 관찰되지 않는다. 한편으로, 시료 B1의 IGZO막의 조건과 비슷한 조건하에서 형성된 IGZO막으로부터는, 회절 강도의 피크가 2θ=31° 부근에서 명확하게 관찰된다.
또한, 회절 강도의 피크가 관찰된 회절각(2θ=31° 부근)은, 단결정 InGaZnO4의 구조 모델에서의 (009)면의 회절각에 대응한다. 따라서, 시료 B1의 IGZO막의 조건과 비슷한 조건하에서 형성된 IGZO막으로부터 상술한 피크가 관찰되므로, 막이 c축 배향을 갖는 결정부를 포함하는 것이 확인된다.
한편으로, 시료 A1의 IGZO막의 조건과 비슷한 조건하에서 형성된 IGZO막은 c축 배향을 갖는 결정부를 포함하는지 여부를, XRD 측정에 의하여 판정하는 것은 어렵다. 그러나, 도 47의 (A)에 나타낸 바와 같이, BF-STEM상 등을 촬상함으로써 미소한 영역에서 c축 배향을 갖는 결정부를 확인할 수 있다.
도 48의 (A)에 나타낸 바와 같이, IGZO막의 형성 시의 산소 유량비 또는 기판 온도가 높을수록 XRD 프로파일의 피크가 예리해진다. 이것으로 IGZO막의 형성 시의 산소 유량비 또는 기판 온도가 높을수록, 결정성이 높은 IGZO막을 형성할 수 있다는 것이 시사된다.
또한, 본 실시예에서 상술한 구조는 상술한 실시형태와 적절히 조합될 수 있다.
100: 트랜지스터, 100A: 트랜지스터, 102: 기판, 104: 절연막, 106: 도전막, 108: 산화물 반도체막, 108_1: 산화물 반도체막, 108_1a: 산화물 반도체막, 108_2: 산화물 반도체막, 108_2a: 산화물 반도체막, 108_3: 산화물 반도체막, 108_3a: 산화물 반도체막, 108i: 영역, 108n: 영역, 110: 절연막, 110_0: 절연막, 112: 도전막, 112_0: 도전막, 112_1: 도전막, 112_2: 도전막, 116: 절연막, 118: 절연막, 120a: 도전막, 120b: 도전막, 122: 절연막, 140: 마스크, 141a: 개구, 141b: 개구, 143: 개구, 150: 트랜지스터, 150A: 트랜지스터, 160: 트랜지스터, 160A: 트랜지스터, 170: 트랜지스터, 170A: 트랜지스터, 501: 화소 회로, 502: 화소부, 504: 드라이버 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 664: 전극, 665: 전극, 667: 전극, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 실란트, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 770: 평탄화 절연막, 772: 도전막, 773: 절연막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 783: 액적 토출 장치, 784: 액적, 785: 층, 786: EL층, 788: 도전막, 790: 용량 소자, 791: 터치 패널, 792: 절연막, 793: 전극, 794: 전극, 795: 절연막, 796: 전극, 797: 절연막, 1400: 액적 토출 장치, 1402: 기판, 1403: 액적 토출 수단, 1404: 촬상 수단, 1405: 헤드, 1406: 점선, 1407: 제어 수단, 1408: 기억 매체, 1409: 화상 처리 수단, 1410: 컴퓨터, 1411: 마커, 1412: 헤드, 1413: 재료 공급원, 1414: 재료 공급원, 2500a: 타깃, 2500b: 타깃, 2501: 퇴적 체임버, 2510a: 백킹 플레이트, 2510b: 백킹 플레이트, 2520: 타깃 홀더, 2520a: 타깃 홀더, 2520b: 타깃 홀더, 2530a: 마그넷 유닛, 2530b: 마그넷 유닛, 2530N1: 마그넷, 2530N2: 마그넷, 2530S: 마그넷, 2532: 마그넷 홀더, 2542: 부재, 2560: 기판, 2570: 기판 홀더, 2580a: 자력선, 2580b: 자력선, 7000: 표시 모듈, 7001: 상부 커버, 7002: 하부 커버, 7003: FPC, 7004: 터치 패널, 7005: FPC, 7006: 표시 패널, 7007: 백라이트, 7008: 광원, 7009: 프레임, 7010: 인쇄 기판, 7011: 배터리, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정 밴드, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기, 9500: 표시 장치, 9501: 표시 패널, 9502: 표시 영역, 9503: 영역, 9511: 축부, 9512: 베어링.
본 출원은 2016년 3월 11일에 일본 특허청에 출원된 일련 번호 2016-048704의 일본 특허 출원, 및 2016년 6월 24일에 일본 특허청에 출원된 일련 번호 2016-125378의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (23)

  1. 반도체 장치로서,
    제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막;
    상기 산화물 반도체막 위의 제 3 절연막; 및
    상기 제 2 절연막 위의 게이트 전극을 포함하고,
    상기 산화물 반도체막은,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막; 및
    상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 같은 원소를 포함하고,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽의 결정성보다 결정성이 낮은 영역을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 독립적으로 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 In, 상기 M, 및 상기 Zn 간의 원자수비는 In:M:Zn=4:2:3 또는 그 근방이고,
    In이 4일 때, M은 1.5 이상 2.5 이하이고, Zn은 2 이상 4 이하인, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 In, 상기 M, 및 상기 Zn 간의 원자수비는 In:M:Zn=5:1:6 또는 그 근방이고,
    In이 5일 때, M은 0.5 이상 1.5 이하이고, Zn은 5 이상 7 이하인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하는 복합 산화물 반도체이고,
    상기 제 1 영역은 In a M b Zn c O d 를 포함하고,
    M은 Al, Ga, Y, 또는 Sn을 나타내고,
    a, b, c, 및 d는 각각 임의의 수를 나타내고,
    상기 제 2 영역은 In x Zn y O z 를 나타내고,
    x, y, 및 z는 각각 임의의 수를 나타내는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 두꺼운 영역을 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽은 결정부를 포함하고,
    상기 결정부는 c축 배향을 갖는 것이 바람직한, 반도체 장치.
  8. 반도체 장치로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막;
    상기 산화물 반도체막 위의 제 3 절연막; 및
    상기 제 2 절연막 위의 제 2 게이트 전극을 포함하고,
    상기 산화물 반도체막은,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막; 및
    상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 같은 원소를 포함하고,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽의 결정성보다 결정성이 낮은 영역을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 독립적으로 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 In, 상기 M, 및 상기 Zn 간의 원자수비는 In:M:Zn=4:2:3 또는 그 근방이고,
    In이 4일 때, M은 1.5 이상 2.5 이하이고, Zn은 2 이상 4 이하인, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 In, 상기 M, 및 상기 Zn 간의 원자수비는 In:M:Zn=5:1:6 또는 그 근방이고,
    In이 5일 때, M은 0.5 이상 1.5 이하이고, Zn은 5 이상 7 이하인, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 제 2 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하는 복합 산화물 반도체이고,
    상기 제 1 영역은 In a M b Zn c O d 를 포함하고,
    M은 Al, Ga, Y, 또는 Sn을 나타내고,
    a, b, c, 및 d는 각각 임의의 수를 나타내고,
    상기 제 2 영역은 In x Zn y O z 를 나타내고,
    x, y, 및 z는 각각 임의의 수를 나타내는, 반도체 장치.
  13. 제 8 항에 있어서,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 두꺼운 영역을 포함하는, 반도체 장치.
  14. 제 8 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽은 결정부를 포함하고,
    상기 결정부는 c축 배향을 갖는 것이 바람직한, 반도체 장치.
  15. 반도체 장치로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막;
    상기 산화물 반도체막 위의 제 3 절연막; 및
    상기 제 2 절연막 위의 제 2 게이트 전극을 포함하고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 제 1 절연막 및 상기 제 2 절연막에 제공된 개구를 통하여 접속되고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 산화물 반도체막의 단부 외측에 위치한 영역을 각각 포함하고,
    상기 산화물 반도체막은,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막; 및
    상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 같은 원소를 포함하고,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽의 결정성보다 결정성이 낮은 영역을 포함하는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 독립적으로 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 In, 상기 M, 및 상기 Zn 간의 원자수비는 In:M:Zn=4:2:3 또는 그 근방이고,
    In이 4일 때, M은 1.5 이상 2.5 이하이고, Zn은 2 이상 4 이하인, 반도체 장치.
  18. 제 16 항에 있어서,
    상기 In, 상기 M, 및 상기 Zn 간의 원자수비는 In:M:Zn=5:1:6 또는 그 근방이고,
    In이 5일 때, M은 0.5 이상 1.5 이하이고, Zn은 5 이상 7 이하인, 반도체 장치.
  19. 제 15 항에 있어서,
    상기 제 2 산화물 반도체막은 제 1 영역 및 제 2 영역을 포함하는 복합 산화물 반도체이고,
    상기 제 1 영역은 In a M b Zn c O d 를 포함하고,
    M은 Al, Ga, Y, 또는 Sn을 나타내고,
    a, b, c, 및 d는 각각 임의의 수를 나타내고,
    상기 제 2 영역은 In x Zn y O z 를 나타내고,
    x, y, 및 z는 각각 임의의 수를 나타내는, 반도체 장치.
  20. 제 15 항에 있어서,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 두꺼운 영역을 포함하는, 반도체 장치.
  21. 제 15 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽은 결정부를 포함하고,
    상기 결정부는 c축 배향을 갖는 것이 바람직한, 반도체 장치.
  22. 반도체 장치의 제작 방법으로서,
    제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 제 2 절연막을 형성하는 단계;
    상기 산화물 반도체막 위에 제 3 절연막을 형성하는 단계; 및
    상기 제 2 절연막 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 산화물 반도체막의 형성 방법은,
    제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계; 및
    상기 제 2 산화물 반도체막 위에 3 산화물 반도체막을 형성하는 단계를 포함하고,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 진공 중에서 스퍼터링 장치를 사용하여 연속적으로 형성되는, 반도체 장치의 제작 방법.
  23. 제 22 항에 있어서,
    상기 제 2 산화물 반도체막의 산소 분압은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽의 산소 분압보다 낮은, 반도체 장치의 제작 방법.
KR1020187025833A 2016-03-11 2017-03-06 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치 KR20180123028A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2016048704 2016-03-11
JPJP-P-2016-048704 2016-03-11
JPJP-P-2016-125378 2016-06-24
JP2016125378 2016-06-24
PCT/IB2017/051280 WO2017153882A1 (en) 2016-03-11 2017-03-06 Semiconductor device, manufacturing method thereof, and display device including the semiconductor device

Publications (1)

Publication Number Publication Date
KR20180123028A true KR20180123028A (ko) 2018-11-14

Family

ID=59788022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187025833A KR20180123028A (ko) 2016-03-11 2017-03-06 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치

Country Status (4)

Country Link
US (3) US10134914B2 (ko)
JP (2) JP6971593B2 (ko)
KR (1) KR20180123028A (ko)
WO (1) WO2017153882A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11482626B2 (en) 2018-03-29 2022-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11532687B2 (en) 2019-07-30 2022-12-20 Samsung Display Co., Ltd. Thin film transistor, display panel having the same, and method of manufacturing the display panel
US11552111B2 (en) 2018-04-20 2023-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768254B2 (en) 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
CN108780819B (zh) 2016-03-11 2022-06-14 株式会社半导体能源研究所 复合体及晶体管
WO2017153882A1 (en) * 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
WO2017168283A1 (ja) 2016-04-01 2017-10-05 株式会社半導体エネルギー研究所 複合酸化物半導体、当該複合酸化物半導体を用いた半導体装置、当該半導体装置を有する表示装置
CN109791949B (zh) * 2016-09-27 2022-02-25 夏普株式会社 半导体装置及其制造方法
US11545581B2 (en) * 2019-08-02 2023-01-03 South China University Of Technology Metal oxide (MO) semiconductor and thin-film transistor and application thereof
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107611085B (zh) * 2017-10-24 2019-12-24 深圳市华星光电半导体显示技术有限公司 Oled背板的制作方法
US11545580B2 (en) * 2017-11-15 2023-01-03 South China University Of Technology Metal oxide (MO semiconductor and thin-film transistor and application thereof
US10593807B2 (en) * 2017-12-26 2020-03-17 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and fabricating method thereof
KR102639769B1 (ko) * 2018-11-22 2024-02-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN110034178B (zh) * 2019-04-19 2022-12-06 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN110190066A (zh) * 2019-05-14 2019-08-30 深圳市华星光电技术有限公司 阵列基板和阵列基板的制备方法
CN112703604A (zh) 2019-08-23 2021-04-23 京东方科技集团股份有限公司 显示装置及其制备方法
US11600681B2 (en) * 2019-08-23 2023-03-07 Boe Technology Group Co., Ltd. Display device and manufacturing method thereof
CN113838801A (zh) * 2020-06-24 2021-12-24 京东方科技集团股份有限公司 半导体基板的制造方法和半导体基板
CN113809163B (zh) * 2021-09-17 2023-11-24 武汉天马微电子有限公司 金属氧化物晶体管、显示面板及显示装置

Family Cites Families (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459347A (en) * 1991-12-30 1995-10-17 Nippon Telegraph And Telephone Corporation Method of making field-effect semiconductor device on SOI
JP3921363B2 (ja) * 2001-08-20 2007-05-30 松下電器産業株式会社 不揮発性半導体記憶装置の製造方法
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
KR20090124527A (ko) * 2008-05-30 2009-12-03 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI633605B (zh) 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JPWO2010058528A1 (ja) * 2008-11-20 2012-04-19 シャープ株式会社 半導体層およびその形成方法
TWI508304B (zh) 2008-11-28 2015-11-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI437697B (zh) * 2009-07-27 2014-05-11 Kobe Steel Ltd Wiring structure and a display device having a wiring structure
KR101967480B1 (ko) 2009-07-31 2019-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101824124B1 (ko) 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011074409A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20120106873A (ko) 2009-12-28 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101977152B1 (ko) 2010-04-02 2019-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101706081B1 (ko) * 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI613824B (zh) 2011-12-23 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
JP5917385B2 (ja) 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5946318B2 (ja) 2012-05-02 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
WO2013168748A1 (ja) 2012-05-09 2013-11-14 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
KR102164990B1 (ko) 2012-05-25 2020-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자의 구동 방법
US8785928B2 (en) 2012-05-31 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102388690B1 (ko) 2012-05-31 2022-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190525B2 (en) 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
KR20140009023A (ko) 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN108987416B (zh) 2012-07-20 2023-07-04 株式会社半导体能源研究所 显示装置及具有该显示装置的电子设备
US20140027762A1 (en) 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
IN2015DN01663A (ko) 2012-08-03 2015-07-03 Semiconductor Energy Lab
CN108305895B (zh) 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
US9245958B2 (en) * 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
WO2014024808A1 (en) 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US8981372B2 (en) 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
TWI595659B (zh) 2012-09-14 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI746200B (zh) 2012-09-24 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置
US9166021B2 (en) 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5951442B2 (ja) 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
KR102168987B1 (ko) 2012-10-17 2020-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로컨트롤러 및 그 제조 방법
WO2014061567A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102130184B1 (ko) 2012-10-24 2020-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI637517B (zh) 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9287411B2 (en) 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220641B2 (ja) 2012-11-15 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
TWI620323B (zh) 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
WO2014084152A1 (en) 2012-11-30 2014-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153649B2 (en) 2012-11-30 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for evaluating semiconductor device
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9349593B2 (en) 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20150325439A1 (en) * 2012-12-14 2015-11-12 Board Of Regents, The University Of Texas System Growing crystalline semiconductor oxide thin films on a substrate at a low temperature using microwave radiation
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
WO2014104267A1 (en) 2012-12-28 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9391096B2 (en) 2013-01-18 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9837575B2 (en) * 2013-02-06 2017-12-05 Panasonic Production Engineering Co., Ltd. Method of manufacturing solar battery cell
TWI618252B (zh) 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9373711B2 (en) 2013-02-27 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102238682B1 (ko) 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
KR102153110B1 (ko) 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
US9368636B2 (en) 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6401483B2 (ja) 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN105190902B (zh) 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102442752B1 (ko) 2013-05-20 2022-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
WO2014188893A1 (en) 2013-05-20 2014-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US20150001533A1 (en) 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
US9443592B2 (en) 2013-07-18 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI632688B (zh) 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP6410496B2 (ja) 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
JP2015053477A (ja) * 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6345544B2 (ja) 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
KR102294507B1 (ko) 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9805952B2 (en) 2013-09-13 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2015079946A (ja) 2013-09-13 2015-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6467171B2 (ja) 2013-09-17 2019-02-06 株式会社半導体エネルギー研究所 半導体装置
TWI677989B (zh) 2013-09-19 2019-11-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI633668B (zh) 2013-09-23 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
JP6386323B2 (ja) 2013-10-04 2018-09-05 株式会社半導体エネルギー研究所 半導体装置
US9293592B2 (en) 2013-10-11 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
JP2015109422A (ja) 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置の評価方法
TW201523877A (zh) 2013-11-29 2015-06-16 Semiconductor Energy Lab 半導體裝置、半導體裝置的製造方法以及顯示裝置
JP6537264B2 (ja) 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
US9349751B2 (en) 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI642186B (zh) 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
WO2015097589A1 (en) 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015097596A1 (en) 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6446258B2 (ja) 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
US9397149B2 (en) 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9401432B2 (en) 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
TWI658597B (zh) 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
CN111524967A (zh) 2014-02-21 2020-08-11 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
US10096489B2 (en) 2014-03-06 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI772799B (zh) 2014-05-09 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI672804B (zh) 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR102373263B1 (ko) 2014-05-30 2022-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102398950B1 (ko) 2014-05-30 2022-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
KR102437450B1 (ko) 2014-06-13 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치를 포함하는 전자 기기
US9461179B2 (en) 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
DE112015003266T5 (de) 2014-07-15 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür und Anzeigevorrichtung mit der Halbleitervorrichtung
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9991393B2 (en) 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
WO2016063159A1 (en) 2014-10-20 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof, module, and electronic device
CN107004602A (zh) 2014-10-20 2017-08-01 株式会社半导体能源研究所 半导体装置、其制造方法、显示装置以及显示模块
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
US20160155759A1 (en) 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6647846B2 (ja) 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
CN107004722A (zh) 2014-12-10 2017-08-01 株式会社半导体能源研究所 半导体装置及其制造方法
TWI686874B (zh) 2014-12-26 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置、顯示模組、電子裝置、氧化物及氧化物的製造方法
US10396210B2 (en) 2014-12-26 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with stacked metal oxide and oxide semiconductor layers and display device including the semiconductor device
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9954113B2 (en) 2015-02-09 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Transistor including oxide semiconductor, semiconductor device including the transistor, and electronic device including the transistor
JP2016154225A (ja) 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9818880B2 (en) 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US9991394B2 (en) 2015-02-20 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US10403646B2 (en) 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6711642B2 (ja) 2015-02-25 2020-06-17 株式会社半導体エネルギー研究所 半導体装置
US9653613B2 (en) 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6744108B2 (ja) 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
CN113223967A (zh) 2015-03-03 2021-08-06 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
TWI718125B (zh) 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6705663B2 (ja) 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10147823B2 (en) 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9842938B2 (en) 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20230098354A (ko) 2015-04-13 2023-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20240014632A (ko) 2015-05-22 2024-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US11189736B2 (en) 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9825177B2 (en) 2015-07-30 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor device using multiple etching mask
WO2017037564A1 (en) 2015-08-28 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, transistor, and semiconductor device
WO2017149428A1 (en) * 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
WO2017153882A1 (en) * 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11482626B2 (en) 2018-03-29 2022-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11552111B2 (en) 2018-04-20 2023-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11532687B2 (en) 2019-07-30 2022-12-20 Samsung Display Co., Ltd. Thin film transistor, display panel having the same, and method of manufacturing the display panel

Also Published As

Publication number Publication date
US20170263783A1 (en) 2017-09-14
JP2022022213A (ja) 2022-02-03
US10134914B2 (en) 2018-11-20
JP2018006734A (ja) 2018-01-11
US20190103497A1 (en) 2019-04-04
US11557612B2 (en) 2023-01-17
JP6971593B2 (ja) 2021-11-24
US10796903B2 (en) 2020-10-06
US20210028014A1 (en) 2021-01-28
WO2017153882A1 (en) 2017-09-14

Similar Documents

Publication Publication Date Title
US11557612B2 (en) Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US11869981B2 (en) Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
JP7209774B2 (ja) 半導体装置の作製方法
US20200321454A1 (en) Semiconductor device and method for manufacturing the same
KR102399893B1 (ko) 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR102391754B1 (ko) 반도체 장치 또는 이를 포함하는 표시 장치
US20220059705A1 (en) Semiconductor device and display device
KR102358088B1 (ko) 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
US20180331228A1 (en) Semiconductor device, manufacturing method of the semiconductor device, or display device including the semiconductor device
US10205008B2 (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application