TW201624708A - 半導體裝置及記憶體裝置 - Google Patents

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Abstract

本發明提供一種通態電流高的電晶體。本發明的一個實施方式是一種電晶體，包括多個鰭、第一氧化物半導體、閘極絕緣膜及閘極電極。相鄰的兩個鰭中的一個包含第二及第三氧化物半導體，另一個包含第三及第四氧化物半導體。第二氧化物半導體與第四氧化物半導體包括隔著閘極電極互相相對的區域。閘極電極與第二氧化物半導體隔著閘極絕緣膜及第一氧化物半導體互相重疊。閘極電極與第四氧化物半導體隔著閘極絕緣膜及第一氧化物半導體互相重疊。

Description

半導體裝置及記憶體裝置
本發明的一個實施方式係關於一種半導體裝置或記憶體裝置。
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。另外，本發明的一個實施方式係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、它們的驅動方法或製造方法。
注意，本說明書等中的半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
使用半導體材料構成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(簡稱為顯示裝置)等電子裝置。作為可以用於電晶體的半導體材料，矽類半導體材料被廣泛地周知，而作為其他 材料，氧化物半導體受到關注。
在專利文獻1中，公開了將通道形成區域中包括氧化物半導體的電晶體(Oxide Semiconductor電晶體，以下稱為“OS電晶體”)用於DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)的例子。OS電晶體在關閉狀態(off-state)時的洩漏電流(關態電流(off-state current))極小，因此能夠製造更新頻率低且功耗小的DRAM。
另外，在專利文獻2中，公開了使用OS電晶體的非揮發性記憶體。這些非揮發性記憶體與快閃記憶體不同，對能夠進行改寫的次數沒有限制，所以可以更容易地實現高速的工作，而且功耗小。
〔專利文獻1]日本專利申請公開第2013-168631號公報
[專利文獻2]日本專利申請公開第2012-069932號公報
本發明的一個實施方式的目的之一是提供一種通態電流(on-state current)高的電晶體。另外，本發明的一個實施方式的目的之一是提供一種工作頻率高的記憶體。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，多個目的的記載不妨礙彼此的目的的存在。此外，本發明的一 個實施方式並不需要實現所有上述目的。上述列舉的目的以外的目的是從說明書、圖式、申請專利範圍等的記載中自然得知的，而有可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種電晶體，包括第一至第N鰭(N是2以上的自然數)、第一氧化物半導體、閘極絕緣膜及閘極電極。在第一至第N鰭中，相鄰的兩個鰭中的一個包含第二及第三氧化物半導體。相鄰的兩個鰭中的另一個包含第四氧化物半導體及第三氧化物半導體。第二氧化物半導體與第四氧化物半導體包括隔著閘極電極互相相對的區域。閘極絕緣膜包括與第一氧化物半導體的頂面接觸的區域。第二氧化物半導體包括設置在第一氧化物半導體與第三氧化物半導體之間的第一部分。閘極電極與第一部分隔著閘極絕緣膜互相重疊。第四氧化物半導體包括設置在第一氧化物半導體與第三氧化物半導體之間的第二部分。閘極電極與第二部分隔著閘極絕緣膜互相重疊。
本發明的一個實施方式是一種電晶體，包括第一至第N鰭(N是2以上的自然數)、第一氧化物半導體、閘極絕緣膜及閘極電極。在第一至第N鰭中，相鄰的兩個鰭中的一個包含第二及第三氧化物半導體。相鄰的兩個鰭中的另一個包含第四氧化物半導體及第三氧化物半導體。第二氧化物半導體與第四氧化物半導體包括隔著閘極電極互相相對的區域。相鄰的兩個鰭中的一個所包含的第三氧化物半導體與相鄰的兩個鰭的另一個所包含的第三氧化物半導體包括隔著閘極電極互相相對的區域。閘極絕緣膜包括與第 一氧化物半導體的頂面接觸的區域。第二氧化物半導體包括設置在第一氧化物半導體與第三氧化物半導體之間的第一部分。閘極電極與第一部分隔著閘極絕緣膜互相重疊。第四氧化物半導體包括設置在第一氧化物半導體與第三氧化物半導體之間的第二部分。閘極電極與第二部分隔著閘極絕緣膜互相重疊。
在上述方式中，第一至第四氧化物半導體包含銦、鋅、M(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。
在上述方式中，第一及第三氧化物半導體中的M相對於In的原子個數比較佳為比第二及第四氧化物半導體大。
本發明的一個實施方式是一種電晶體，包括第一至第N鰭(N是2以上的自然數)、第一氧化物半導體、閘極絕緣膜及閘極電極。在第一至第N鰭中，相鄰的兩個鰭中的一個包含第二及第三氧化物半導體。相鄰的兩個鰭中的另一個包含第四及第五氧化物半導體。第二氧化物半導體與第四氧化物半導體包括隔著閘極電極互相相對的區域。第三氧化物半導體與第五氧化物半導體包括隔著閘極電極互相相對的區域。閘極絕緣膜包括與第一氧化物半導體的頂面接觸的區域。第二氧化物半導體包括設置在第一氧化物半導體與第三氧化物半導體之間的第一部分。閘極電極與第一部分隔著閘極絕緣膜互相重疊。第四氧化物半導體包括設置在第一氧化物半導體與第五氧化物半導體之間的第二部分。閘極電極與第二部分隔著閘極絕緣膜互 相重疊。
在上述方式中，第一至第五氧化物半導體包含銦、鋅、M(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。
在上述方式中，第一、第三及第四氧化物半導體中的M相對於In的原子個數比較佳為比第二及第五氧化物半導體大。
本發明的一個實施方式是一種記憶體，包括上述方式中記載的電晶體及電容器，其中N除以負載電容而得到的值為2×1012F-1以上且200×1015F-1以下。
本發明的一個實施方式是一種電子裝置，包括：上述方式中記載的電晶體；以及麥克風、揚聲器、顯示部及操作鍵中的至少一個。
在本說明書等中，電晶體是半導體元件的一種，可以進行電流或電壓的放大、控制導通或非導通的切換工作等。本說明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor：絕緣閘場效電晶體)和薄膜電晶體(TFT：Thin Film Transistor)。
另外，電晶體的“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中電流方向變化的情況等下，有時互相調換。因此， 在本說明書中，“源極”和“汲極”可以互相調換。
注意，“膜”和“層”根據情形或狀況可以相互調換。例如，有時可以將“導電層”更換為“導電膜”。此外，有時可以將“絕緣膜”更換為“絕緣層”。
在本說明書等中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中為相同的值。換言之，一個電晶體的通道長度有時不侷限於一個值。因此，在本說明書中，通道長度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外，例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有區域中都是相同的值。換言之，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成有通道的區域中的通道寬 度(下面稱為實效的通道寬度)不同於電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體側面的通道區域的比例大。在此情況下，實際上形成有通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
然而，在具有立體結構的電晶體中，有時難以藉由實測來估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假設半導體的形狀是已知的。因此，當不確定半導體的形狀時，難以正確地測定實效的通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體與閘極電極重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地表示“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對該影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值 等時，有時使用圍繞通道寬度進行計算。在此情況下，該求得的值有時不同於使用實效的通道寬度計算求得的值。
在本說明書等中，顯示元件、作為包含顯示元件的裝置的顯示裝置、發光元件以及作為包含發光元件的裝置的發光裝置能夠採用各種模式或者能夠包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如具有EL(電致發光)元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器(PDP)、利用MEMS(微機電系統)的顯示元件、數位微鏡裝置(DMD)、DMS(數位微快門)、MIRASOL(在日本註冊的商標)、IMOD(干涉調變)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電濕潤(electrowetting)元件、壓電陶瓷顯示器、使用碳奈米管的顯示元件等中的至少一種。除了上述以外，還可以具有對比度、亮度、反射率、透射率等因電效應或磁效應而產生變化的顯示媒體。作為使用EL元件的顯示裝置的例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置，有液晶顯示器(透射型液晶顯示器、半透射型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水、電子液態粉末(electronic liquid powder)(在日本的註冊商標)或電泳元件的顯示裝置的例子，可以舉出電子 紙等。注意，當要實現半透射型液晶顯示器或反射型液晶顯示器時，使像素電極的一部分或全部具有反射電極的功能，即可。例如，使像素電極的一部分或全部含有鋁、銀等，即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。因而，可以進一步降低功耗。此外，在使用LED的情況下，也可以在LED電極或氮化物半導體下設置石墨烯或石墨。作為石墨烯或石墨也可以層疊多個層，而成為多層膜。如此藉由設置石墨烯或石墨，可以容易在其上形成氮化物半導體，例如具有晶體的n型GaN半導體層等。還有，也可以在其上設置具有晶體的p型GaN半導體層等來構成LED。此外，也可以在石墨烯或石墨與具有晶體的n型GaN半導體層之間設置AlN層。注意，也可以利用MOCVD形成LED所包括的GaN半導體層。注意，當設置石墨烯時，也可以利用濺射法形成LED所包括的GaN半導體層。
另外，本說明書中的以下實施方式及實施例可以適當地組合。另外，當在一個實施方式或實施例中示出多個結構例子時，可以適當地組合各結構例子。
藉由本發明的一個實施方式可以提供一種通態電流高的電晶體。另外，藉由本發明的一個實施方式可以提供一種工作頻率高的記憶體。另外，藉由本發明的一個實施方式可以提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，可以從說明書、圖式、申請 專利範圍等的記載得知並衍生上述以外的效果。
C0‧‧‧電容器
CINV‧‧‧時脈反相器
DE‧‧‧電極
GE‧‧‧電極
GI‧‧‧絕緣膜
FN‧‧‧節點
M0-M2‧‧‧電晶體
M70‧‧‧電晶體
M71‧‧‧電晶體
N5‧‧‧節點
N7‧‧‧節點
P1‧‧‧絕緣膜
S1‧‧‧半導體
S1a‧‧‧半導體
S1b‧‧‧半導體
S2‧‧‧半導體
S2a‧‧‧半導體
S2b‧‧‧半導體
S3‧‧‧半導體
SE‧‧‧電極
Sig1‧‧‧輸入端子
Sig2‧‧‧輸入端子
Tp1-Tp5‧‧‧期間
W1-W9‧‧‧佈線層
10A-10E‧‧‧電晶體
11‧‧‧基板
12‧‧‧絕緣膜
12a‧‧‧絕緣膜
12b‧‧‧絕緣膜
13‧‧‧絕緣膜
14‧‧‧絕緣膜
15‧‧‧導電膜
15a‧‧‧導電膜
15aa‧‧‧導電膜
15b‧‧‧導電膜
15c‧‧‧導電膜
15d‧‧‧導電膜
15i‧‧‧硬遮罩
16‧‧‧導電膜
16a‧‧‧導電膜
16aa‧‧‧導電膜
16b‧‧‧導電膜
16c‧‧‧導電膜
16d‧‧‧導電膜
17‧‧‧絕緣膜
18‧‧‧絕緣膜
19‧‧‧絕緣膜
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23‧‧‧半導體
24‧‧‧導電膜
25‧‧‧導電膜
26a‧‧‧鰭
26b‧‧‧鰭
26c‧‧‧鰭
26d‧‧‧鰭
27‧‧‧接觸孔
130‧‧‧記憶單元
131‧‧‧電容器
140‧‧‧記憶體裝置
150‧‧‧暫存器電路
151‧‧‧反相器
152‧‧‧反相器
153‧‧‧正反器電路
154‧‧‧電容器
170‧‧‧像素
171‧‧‧電容器
172‧‧‧顯示元件
180‧‧‧顯示裝置
230‧‧‧邏輯部
260‧‧‧層
261‧‧‧層
262‧‧‧層
270‧‧‧基板
271‧‧‧井
272‧‧‧通道形成區域
273‧‧‧低濃度雜質區域
274‧‧‧高濃度雜質區域
275‧‧‧導電性區域
276‧‧‧閘極絕緣膜
277‧‧‧閘極電極
278‧‧‧側壁絕緣膜
279‧‧‧側壁絕緣膜
280‧‧‧導電層
281‧‧‧導電層
282‧‧‧導電層
291‧‧‧絕緣膜
293‧‧‧絕緣膜
300‧‧‧記憶體電路
300_A‧‧‧記憶體電路
360‧‧‧控制單元
361‧‧‧行解碼器電路
362‧‧‧行驅動電路
363‧‧‧列驅動電路
364‧‧‧AD轉換器
370‧‧‧記憶單元陣列
372‧‧‧記憶單元陣列
373‧‧‧記憶單元陣列
380‧‧‧記憶單元
700‧‧‧半導體裝置
701‧‧‧半導體裝置
740‧‧‧光電二極體
741‧‧‧導電層
742‧‧‧導電層
743‧‧‧導電層
761‧‧‧層
762‧‧‧層
770‧‧‧基板
777‧‧‧分隔壁
780‧‧‧導電層
781‧‧‧光電轉換層
782‧‧‧透光導電層
784‧‧‧光電二極體
786‧‧‧電極
791‧‧‧絕緣膜
793‧‧‧絕緣膜
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧麥克風
913‧‧‧外部連接埠
914‧‧‧操作按鈕
916‧‧‧顯示部
917‧‧‧揚聲器
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
4000‧‧‧RF標籤
5100‧‧‧顆粒
5120‧‧‧基板
5161‧‧‧區域
5200‧‧‧顆粒
5201‧‧‧離子
5203‧‧‧粒子
5220‧‧‧基板
5230‧‧‧靶材
5240‧‧‧電漿
5260‧‧‧加熱機構
在圖式中：圖1A至圖1D是示出電晶體的結構例子的俯視圖及剖面圖；圖2A至圖2D是示出電晶體的結構例子的俯視圖及剖面圖；圖3A至圖3D是示出電晶體的結構例子的俯視圖及剖面圖；圖4A至圖4D是示出電晶體的結構例子的俯視圖及剖面圖；圖5A至圖5D是示出電晶體的結構例子的俯視圖及剖面圖；圖6A至圖6D是示出電晶體的結構例子的俯視圖及剖面圖；圖7A和圖7B是示出電晶體的能帶結構的剖面圖及能帶圖；圖8A至圖8D是示出電晶體的製造方法的一個例子的剖面圖；圖9A至圖9D是示出電晶體的製造方法的一個例子的剖面圖；圖10A至圖10C是示出電晶體的結構例子的剖面圖；圖11A和圖11B是示出非揮發性記憶體的結構例子的方塊圖；圖12是示出非揮發性記憶體的結構例子的電路圖；圖13是示出非揮發性記憶體的結構例子的電路圖；圖14是示出非揮發性記憶體的結構例子的電路圖；圖15是示出非揮發性記憶體的工作例子的時序圖；圖16是示出非揮發性記憶體的結構例子的電路圖；圖17是示出非揮發性記憶體的工作例子的時序圖；圖18是示出非揮發性記憶體的結構例子的剖面圖； 圖19A和圖19B是示出DRAM的結構例子的電路圖；圖20是示出暫存器的結構例子的電路圖；圖21A和圖21B是示出顯示裝置的結構例子的電路圖；圖22是示出CPU的結構例子的方塊圖；圖23A至圖23F是示出電子裝置的一個例子的透視圖；圖24A至圖24F是示出RF標籤的使用例子的透視圖；圖25A至圖25D是在元件模擬中使用的電晶體的俯視圖及剖面圖；圖26A至圖26D是在元件模擬中使用的電晶體的俯視圖及剖面圖；圖27A至圖27D是在元件模擬中使用的電晶體的俯視圖及剖面圖；圖28A和圖28B是示出藉由元件模擬得到的電晶體的VG-ID特性的圖；圖29是示出藉由元件模擬得到的電晶體的頻率特性的圖；圖30示出記憶體的工作頻率與電晶體的鰭數的關係；圖31A至圖31D是CAAC-OS的剖面中的Cs校正高解析度TEM影像以及CAAC-OS的剖面示意圖；圖32A至圖32D是CAAC-OS的平面的Cs校正高解析度TEM影像；圖33A至圖33C是說明藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析的圖；圖34A和圖34B是示出CAAC-OS的電子繞射圖案的圖；圖35是示出電子照射所引起的In-Ga-Zn氧化物的結晶部的變化的圖；圖36A至圖36D是說明CAAC-OS的成膜方法的圖；圖37是InMZnO4的結晶的圖；圖38A至圖38E是說明CAAC-OS的成膜方法的圖； 圖39A至圖39C是說明CAAC-OS的成膜方法的圖；圖40是說明nc-OS的成膜方法的圖；圖41是半導體裝置的剖面圖；圖42是半導體裝置的剖面圖；圖43A至圖43D是示出電晶體的結構例子的俯視圖及剖面圖；圖44A至圖44D是示出電晶體的結構例子的俯視圖及剖面圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
在本說明書等中使用的“第一”、“第二”等序數詞是為了避免構成要素的混淆而附記的，而不是為了在數目方面上進行限定的。
注意，在下面說明的發明結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
注意，在本說明書所說明的各個圖式中，有時為了容易理解，誇大表示各構成要素的大小、層的厚度或區域。因此，本發明並不一定限定於該尺度。
實施方式1
在本實施方式中，參照圖1A至圖10C說明本發明的一個實施方式的半導體裝置(電晶體)。
〈〈半導體裝置的結構例子1〉〉
圖1A至圖1D是電晶體10A的俯視圖及剖面圖。圖1A是俯視圖，圖1A所示的點劃線Y1-Y2方向的剖面相當於圖1B，圖1A所示的點劃線X1-X2方向的剖面相當於圖1C，圖1A所示的點劃線X3-X4方向的剖面相當於圖1D。注意，在圖1A至圖1D中，為了明確起見，有時放大、縮小或省略一部分的構成要素。另外，有時將點劃線Y1-Y2方向稱為通道長度方向，將點劃線X1-X2方向稱為通道寬度方向。
電晶體10A包括：基板11；基板11上的絕緣膜12；在絕緣膜12上形成的導電膜25；在絕緣膜12及導電膜25上形成的絕緣膜13；在絕緣膜13上形成的絕緣膜14；在絕緣膜14上形成的半導體21；與半導體21的頂面接觸的半導體22a至22d；與半導體22a的頂面接觸的導電膜15a、16a；與半導體22b的頂面接觸的導電膜15b、16b；與半導體22c的頂面接觸的導電膜15c、16c；與半導體22d的頂面接觸的導電膜15d、16d；與半導體 21、半導體22a至22d、導電膜15a至15d及導電膜16a至16d接觸的半導體23；在半導體23上形成的絕緣膜17；在絕緣膜17上形成的導電膜24；在絕緣膜17及導電膜24上形成的絕緣膜18；以及在絕緣膜18上形成的絕緣膜19。
注意，將半導體21、22a、23總稱為半導體20a，將半導體21、22b、23總稱為半導體20b，將半導體21、22c、23總稱為半導體20c，將半導體21、22d、23總稱為半導體20d。
半導體22a包括設置在半導體21與半導體23之間的第一部分，導電膜24與第一部分隔著絕緣膜17互相重疊。
半導體22b包括設置在半導體21與半導體23之間的第二部分，導電膜24與第二部分隔著絕緣膜17互相重疊。
半導體22c包括設置在半導體21與半導體23之間的第三部分，導電膜24與第三部分隔著絕緣膜17互相重疊。
半導體22d包括設置在半導體21與半導體23之間的第四部分，導電膜24與第四部分隔著絕緣膜17互相重疊。
從圖1C及圖1D可知，半導體20a至20d具有凸形。在本說明書中， 將該凸形的半導體稱為鰭。例如，如圖1C所示，電晶體10A具有鰭26a至26d的四個鰭。如此，在本說明書將具有多個鰭的電晶體成為多通道FET。尤其是，當採用形成鰭的半導體為氧化物半導體的電晶體時，在本說明書中將該電晶體稱為多通道OS-FET。
注意，當採用鰭數為一個的FET時，在本說明書中將該FET稱為單通道FET或單通道OS-FET。
鰭26a包括半導體21、22a。
鰭26b包括半導體21、22b。
鰭26c包括半導體21、22c。
鰭26d包括半導體21、22d。
在電晶體10A中，在形成鰭26a至26d時，存在於鰭與鰭之間的半導體21的一部分藉由蝕刻被去除(圖1C及圖1D)。
當考慮相鄰的兩個鰭(例如鰭26a和鰭26b)時，鰭26a所包括的半導體22a與鰭26b所包括的半導體22b包括隔著導電膜24互相相對的區域。
作為其他的相鄰的兩個鰭，也可適用上述結構。
注意，雖然圖1A至圖1D所示的電晶體10A具有四個鰭，但是鰭數並不侷限於此。電晶體10A所具有的鰭數例如可以是兩個以上且小於四個，還可以是四個以上。
導電膜15a至15d具有源極及汲極中的一個的功能。另外，導電膜16a至16d具有源極及汲極中的另一個的功能。
導電膜24具有第一閘極電極的功能。
絕緣膜17具有第一閘極絕緣膜的功能。
導電膜25具有第二閘極電極的功能。
絕緣膜13及絕緣膜14具有第二閘極絕緣膜的功能。
導電膜24及導電膜25既可以被供應相同的電位，又可以被供應不同的電位。例如，圖43A及圖43C示出藉由接觸孔27將電晶體10A的導電膜24與導電膜25連接的例子。
另外，根據情況，也可以省略導電膜25。例如，圖44A至圖44D示出 省略電晶體10A的導電膜25的例子。
如圖1C所示，半導體22a至22d的側面被導電膜24圍繞。藉由採用上述結構，可以由導電膜24的電場電圍繞半導體22a至22d。因此，有時在半導體22a至22d的整體(bulk)形成通道。可以使大電流流過電晶體10A的源極與汲極間，由此可以提高導通時的電流(通態電流)。
尤其是，越增加電晶體10A中的鰭數，越能夠提高通態電流。
電晶體10A可以得到高通態電流且可以抑制短通道效果，所以可以說是其具有適於微型化的結構。例如，電晶體10A的通道長度較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步較佳為10nm以上且小於70nm，更進一步較佳為10nm以上且小於60nm，還進一步較佳為10nm以上且小於30nm。
另外，通道寬度方向上的每一個鰭的寬度w(圖1C)較佳為10nm以上且小於1μm，更佳為10nm以上且小於100nm，進一步較佳為10nm以上且小於70nm，更進一步較佳為10nm以上且小於60nm，還進一步較佳為10nm以上且小於30nm。
〈半導體〉
接下來，說明可用於半導體20a至20d的半導體。
作為電晶體10A，較佳為使用在處於非導通狀態時流動在源極與汲極之間的電流(關態電流)較低的電晶體。在此，關態電流低是指：室溫下的每通道寬度1μm的標準化的關態電流為10×10-21A以下。作為這樣的關態電流低的電晶體可以舉出作為半導體包含氧化物半導體的電晶體。
注意，在本說明書中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態(也稱為非導通狀態、遮斷狀態)的汲極電流。在沒有特別的說明的情況下，在n通道電晶體中，關閉狀態是指閘極與源極間的電壓差(Vgs)低於臨界電壓Vth的狀態，在p通道電晶體中，關閉狀態是指Vgs高於Vth的狀態。例如，n通道電晶體的關態電流有時指Vgs低於Vth時的汲極電流。電晶體的關態電流有時取決於Vgs。因此，“電晶體的關態電流為10-21A以下”有時是指存在使電晶體的關態電流成為10-21A以下的Vgs的值。
此外，電晶體的關態電流有時取決於汲極與源極間的電壓(Vds)。在沒有特別的說明的情況下，在本說明書中，關態電流可能是指Vds的絕對值為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流。或者，有時表示包括該電晶體的半導體裝置等所使用的Vds下的關態電流。
半導體22a至22d較佳為使用包含銦(In)的氧化物半導體。包含銦 的半導體的載子移動率(電子移動率)高。此外，半導體22a至22d較佳為包含元素M。元素M較佳是鋁(Al)、鈦(Ti)、鎵(Ga)、釔(Y)、鋯(Zr)、鑭(La)、鈰(Ce)、釹(Nd)或給(Hf)等。注意，作為元素M，有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體22a至22d較佳為包含鋅(Zn)。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體22a至22d不侷限於包含銦的氧化物半導體。半導體22a至22d例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為半導體22a至22d例如使用能隙大的氧化物。半導體22a至22d的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
此外，作為半導體22a至22d較佳為使用載子密度低的氧化物半導體膜。例如，半導體22a至22d的載子密度為1×1017個/cm3以下，較佳為1×1015個/cm3以下，更佳為1×1013個/cm3以下，更佳為8×1011個/cm3以下，更佳為1×1011個/cm3以下，進一步較佳為1×1010個/cm3以下，並且為1×10-9個/cm3以上。
藉由作為半導體22a至22d使用雜質濃度低且缺陷態密度低的氧化物半導體膜，可以製造具有更優良的電特性的電晶體，所以是較佳的。在此，將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為高純度本質或實質上高純度本質。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，在該氧化物半導體膜中形成有通道區域的電晶體很少具有負臨界電壓(也稱為常開啟(normally-on)特性)。因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。此外，高純度本質或實質上高純度本質的氧化物半導體膜的關態電流顯著小。
半導體22a至22d較佳是後面所述的CAAC-OS膜。
半導體21及半導體23較佳為使用包含一種以上或兩種以上的構成半導體22a至22d的除了氧之外的元素的氧化物半導體。因為半導體21及半導體23包含一種以上或兩種以上的構成半導體22a至22d的除了氧之外的元素，所以不容易在半導體21與半導體22a至22d的介面以及半導體22a至22d與半導體23的介面處形成介面能階。
另外，在作為半導體21使用In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%且M高於50atomic%，更佳的是：In低於25atomic%且M高於75atomic%。當利用濺射法形成半導體21時，較佳為使用滿足上述組成的濺射靶材。例如，較佳為 In：M：Zn=1：3：2。
此外，在作為半導體22a至22d使用In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In高於25atomic%且M低於75atomic%，更佳的是：In高於34atomic%且M低於66atomic%。當利用濺射法形成半導體22a至22d時，較佳為使用滿足上述組成的濺射靶材。例如，較佳為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1。尤其是，當作為濺射靶材使用原子個數比為In：Ga：Zn=4：2：4.1的靶材時，所形成的半導體22a至22d的原子個數比有時接近於In：Ga：Zn=4：2：3。
此外，在作為半導體23使用In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%且M高於50atomic%，更佳的是：In低於25atomic%且M高於75atomic%。另外，半導體23也可以使用與半導體21相同的種類的氧化物。注意，半導體21或/及半導體23有時也可以不包含銦。例如，半導體21或/及半導體23也可以包含氧化鎵。
另外，也可以使用絕緣體或具有絕緣性的半導體代替半導體23。此時，半導體23具有閘極絕緣膜的功能。
接著，使用圖7B所示的能帶結構圖說明由半導體21、半導體22a及半 導體23的疊層構成的半導體20a的功能及效果。圖7A是將圖1B所示的電晶體10A的通道部分放大的圖，圖7B示出圖7A中的A1-A2的虛線所示的部分的能帶結構。
下面說明半導體20a的疊層結構，半導體20b至20d也可以適用相同的說明。
在圖7B中，EcI1、EcS1、EcS2、EcS3、EcI2分別示出絕緣膜14、半導體21、半導體22a、半導體23、絕緣膜17的導帶底能量。
這裡，真空能階和導帶底之間的能量差(也稱為“電子親和力”)是真空能階與價帶頂之間的能量差(也稱為游離電位)減去能隙的值。另外，可以利用光譜橢圓偏光計測定能隙。另外，真空能階與價帶頂的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置測定。
絕緣膜14及絕緣膜17是絕緣體，所以EcI1及EcI2比EcS1、EcS2及EcS3更近於真空能階(電子親和力小)。
作為半導體22a使用其電子親和力大於半導體21及半導體23的電子親和力的氧化物。例如，作為半導體22a使用如下氧化物：電子親和力比半導體21及半導體23大0.07eV以上且1.3eV以下，較佳為大0.1eV以上 且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是真空能階與導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小且氧阻擋性高。因此，半導體23較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
此時，若施加閘極電壓，通道則形成在半導體21、半導體22a和半導體23中的電子親和力最大的半導體22a中。
在此，有時在半導體21與半導體22a之間具有半導體21和半導體22a的混合區域。另外，有時在半導體22a與半導體23之間具有半導體22a和半導體23的混合區域。混合區域的介面態密度較低。因此，在半導體21、半導體22a和半導體23的疊層體的能帶結構中，各層之間的介面的能量連續地變化(也稱為連續接合)。
此時，電子主要在半導體22a中移動不是在半導體21及半導體23中。如上所述，藉由降低半導體21與半導體22a的介面處的介面態密度、半導體22a與半導體23的介面處的介面態密度，在半導體22a中電子移動受到妨礙的情況減少，從而可以提高電晶體10A的通態電流。
越減少妨礙電子移動的因素，越能夠提高電晶體的通態電流。例如， 在沒有妨礙電子移動的因素的情況下，假定電子高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下也會發生電子移動的妨礙。
為了提高電晶體的通態電流，例如，半導體22a的頂面或底面(被形成面，在此為半導體21)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由日本精工電子奈米科技(SII Nano Technology)有限公司製造的掃描探針顯微鏡SPA-500等測定。
或者，例如，在形成有通道的區域中的缺陷態密度高的情況下電子移動也會受到妨礙。
例如，在半導體22a具有氧缺陷(也記為“V0”)的情況下，有時因為氫進入該氧缺陷部分而形成施體能階。下面，有時將氫進入該氧缺陷部分的狀態記為“V0H”。由於V0H使電子散射，所以會成為降低電晶體的通態電流的原因。另外，氧進入氧缺陷部分的情況比氫進入氧缺陷部分的情況更加穩定。因此，藉由減少半導體22a中的氧缺陷，有時能夠提高電晶體的通態電流。
例如，在半導體22a的某個深度或某個區域中，使利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測定出的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016etoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下。
為了減少半導體22a的氧缺陷，例如採用使包含於絕緣膜14中的過量氧透過半導體21移動到半導體22a的方法等。此時，半導體21較佳為具有氧透過性的層(使氧穿過或透過的層)。
注意，在整個半導體22a中形成有通道。因此，半導體22a的厚度越大，通道區域越大。亦即，半導體22a越厚，越能夠提高電晶體的通態電流。
此外，為了提高電晶體的通態電流，半導體23的厚度越小越好。例如，半導體23可以具有厚度低於10nm，較佳為5nm以下，更佳為3nm以下的區域。另一方面，半導體23具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體22a中的功能。因此，半導體23較佳為具有一定程度的厚度。例如，半導體23可以具有厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域。另外，為了抑制從絕緣膜14等釋放的氧向外擴散，半導體23較佳為具有阻擋氧的性質。
此外，為了提高可靠性，較佳的是，半導體21較厚且半導體23較薄。例如，半導體21可以具有厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域。藉由將半導體21形成得厚，可以拉開從相鄰的絕緣體與半導體21的介面到形成有通道的半導體22a的距離。注意，因為半導體裝置的生產率可能會下降，所以半導體21具有厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
例如在半導體22a與半導體21之間具有藉由SIMS得到的矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3，較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3，更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3的區域。此外，在半導體22a與半導體23之間具有藉由SIMS得到的矽濃度為1×1016atoms/cm3以上且低於1×1019atoms/cm3，較佳為1×1016atoms/cm3以上且低於5×1018atoms/cm3，更佳為1×1016atoms/cm3以上且低於2×1018atoms/cm3的區域。
此外，為了降低半導體22a的氫濃度，較佳為降低半導體21及半導體23的氫濃度。半導體21及半導體23具有藉由SIMS得到的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下的區域。
此外，為了降低半導體22a的氮濃度，較佳為降低半導體21及半導體23的氮濃度。半導體21及半導體23具有藉由SIMS得到的氮濃度為1×1016atoms/cm3以上且低於5×1019atoms/cm3，較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1018atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1017atoms/cm3以下的區域。
半導體21、22a及23的三層結構是一個例子。例如，也可以採用沒有半導體21或半導體23的兩層結構。或者，也可以採用在半導體21上或下、或者在半導體23上或下設置作為半導體21、半導體22a和半導體23例示的半導體中的任一個的四層結構。或者，也可以採用在半導體21上、半導體21下、半導體23上、半導體23下中的兩處以上設置作為半導體21、半導體22a和半導體23例示的半導體中的任一個的n層結構(n為5以上的整數)。
返回圖1A至圖1D的說明。
〈基底絕緣膜〉
在圖1A至圖1D中，絕緣膜12具有使基板11與導電膜25電隔離的功能。
絕緣膜14較佳為包含氧化物。尤其是，較佳為包含藉由加熱使一部分氧脫離的氧化物材料。較佳為使用其氧含量超過化學計量組成的氧化物。 在其氧含量超過化學計量組成的氧化物膜中，藉由加熱使一部分氧脫離。從絕緣膜14脫離的氧被供應到為氧化物半導體的半導體20a至20d，由此可以減少氧化物半導體中的氧缺陷。其結果是，可以抑制電晶體的電特性變動，而可以提高可靠性。
例如在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中，其膜的表面溫度為100℃以上且700℃以下，氧含量超過化學計量組成的氧化物膜的換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
絕緣膜13具有防止絕緣膜14中的氧因與導電膜25中的金屬鍵合而減少的功能。
絕緣膜13具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣膜13，可以防止氧從半導體20a至20d擴散到外部並防止氫、水等從外部進入到半導體20a至20d中。
〈〈半導體裝置的結構例子2〉〉
圖2A至圖2D是電晶體10B的俯視圖及剖面圖。圖2A是俯視圖，圖2A所示的點劃線Y1-Y2方向的剖面相當於圖2B，圖2A所示的點劃線X1-X2方向的剖面相當於圖2C，圖2A所示的點劃線X3-X4方向的剖面相當於圖2D。 注意，在圖2A至圖2D中，為了容易理解，有時放大、縮小或省略一部分的構成要素。另外，有時將點劃線Y1-Y2方向稱為通道長度方向，將點劃線X1-X2方向稱為通道寬度方向。
在圖2A至圖2D的電晶體10B中，在形成鰭26a至26d時，存在於鰭與鰭之間的半導體21的一部分藉由蝕刻被去除(圖2C及圖2D)。電晶體10B在半導體21被蝕刻得更深這一點上與電晶體10A不同。
當考慮相鄰的兩個鰭(例如鰭26a和鰭26b)時，鰭26a所包括的半導體22a與鰭26b所包括的半導體22b包括隔著導電膜24互相相對的區域。另外，鰭26a所包括的半導體21與鰭26b所包括的半導體21包括隔著導電膜24互相相對的區域。
作為其他的相鄰的兩個鰭，也可適用上述結構。
在電晶體10B中，導電膜24完全圍繞用作通道區域的半導體22a至22d的側面，因此能夠更有效地對半導體22a至22d施加閘極電場。其結果是，電晶體10B能夠獲得比電晶體10A高的通態電流。
電晶體10B的其他結構與電晶體10A相同，而可以參照電晶體10A的說明。
〈〈半導體裝置的結構例子3〉〉
圖3A至圖3D是電晶體10C的俯視圖及剖面圖。圖3A是俯視圖，圖3A所示的點劃線Y1-Y2方向的剖面相當於圖3B，圖3A所示的點劃線X1-X2方向的剖面相當於圖3C，圖3A所示的點劃線X3-X4方向的剖面相當於圖3D。注意，在圖3A至圖3D中，為了明確起見，有時放大、縮小或省略一部分的構成要素。另外，有時將點劃線Y1-Y2方向稱為通道長度方向，將點劃線X1-X2方向稱為通道寬度方向。
鰭26a包括半導體21a、22a。
鰭26b包括半導體21b、22b。
鰭26c包括半導體21c、22c。
鰭26d包括半導體21d、22d。
在電晶體10C中，在形成鰭26a至26d時，存在於鰭與鰭之間的半導體21全部被蝕刻，這一點與電晶體10A及電晶體10B不同(圖3C)。
當考慮相鄰的兩個鰭(例如鰭26a和鰭26b)時，例如，鰭26a所包括的半導體22a與鰭26b所包括的半導體22b包括隔著導電膜24互相相對的區域。同樣地，鰭26a所包括的半導體21a與鰭26b所包括的半導體21b 包括隔著導電膜24互相相對的區域。
作為其他的相鄰的兩個鰭，也可適用上述結構。
半導體21a至21d的詳細結構可參照圖1A至圖1D的半導體21的記載。
在電晶體10C中，導電膜24不僅圍繞半導體22a至22d，還圍繞半導體21a至21d。其結果是，可以有效地對半導體21a至21d施加閘極電場，而可以抑制流過半導體21a至21d的洩漏電流。
電晶體10C的其他結構與電晶體10A相同，而可以參照電晶體10A的說明。
〈〈半導體裝置的結構例子4〉〉
圖4A至圖4D是電晶體10D的俯視圖及剖面圖。圖4A是俯視圖，圖4A所示的點劃線Y1-Y2方向的剖面相當於圖4B，圖4A所示的點劃線X1-X2方向的剖面相當於圖4C，圖4A所示的點劃線X3-X4方向的剖面相當於圖4D。注意，在圖4A至圖4D中，為了明確起見，有時放大、縮小或省略一部分的構成要素。另外，有時將點劃線Y1-Y2方向稱為通道長度方向，將點劃線X1-X2方向稱為通道寬度方向。
圖4A至圖4D所示的電晶體10D中的鰭26a至26d的頂端各具有頂點。 電晶體10D中的鰭26a至26d的頂端具有向著頂點逐漸變細的形狀，這一點與電晶體10C不同(圖4C及圖4D)。
藉由使電晶體10D採用上述形狀，可以有效地對半導體22a至22d施加閘極電場。另外，鰭的微型化變得容易，而可以在通道寬度方向上配置更多的鰭。其結果是，電晶體10D能夠獲得高通態電流。
電晶體10D的其他結構與電晶體10C相同，而可以參照電晶體10C的說明。
注意，電晶體10D也可以如電晶體10A、10B那樣，不使存在於鰭與鰭之間的半導體21的全部藉由蝕刻被去除，而使半導體21的一部分殘留(參照圖5A至圖5D)。
〈〈半導體裝置的結構例子5〉〉
圖6A至圖6D是電晶體10E的俯視圖及剖面圖。圖6A是俯視圖，圖6A所示的點劃線Y1-Y2方向的剖面相當於圖6B，圖6A所示的點劃線X1-X2方向的剖面相當於圖6C，圖6A所示的點劃線X3-X4方向的剖面相當於圖6D。注意，在圖6A至圖6D中，為了明確起見，有時放大、縮小或省略一部分的構成要素。另外，有時將點劃線Y1-Y2方向稱為通道長度方向，將點劃線X1-X2方向稱為通道寬度方向。
圖6A至圖6D所示的電晶體10E與圖3A至圖3D所示的電晶體10C的不同之處在於：在圖6A至圖6D所示的電晶體10E中，圖3A至圖3D所示的導電膜15a至15d由一個導電膜15形成，圖3A至圖3D所示的導電膜16a至16d由一個導電膜16形成(圖6A及圖6D)。
電晶體10E的其他結構與電晶體10C相同，而可以參照電晶體10C的說明。
在電晶體10E中，用作源極電極及汲極電極的導電膜15、16還被形成在半導體22a至22d的側面(圖6D)，所以能夠獲得高通態電流。
注意，電晶體10E也可以如電晶體10A、10B那樣不使存在於鰭與鰭之間的半導體21的全部藉由蝕刻被去除，而使半導體21的一部分殘留。
注意，電晶體10E也可以如電晶體10D那樣具有鰭的頂端向著頂點逐漸變細的形狀。
〈〈半導體裝置的製造方法〉〉
下面，參照8A至圖9D說明圖4A至圖4D所示的電晶體10D的製造方法。注意，8A至圖9D的左側示出電晶體的通道長度方向的剖面圖(圖4A中的點劃線Y1-Y2方向的剖面圖)，8A至圖9D的右側示出電晶體的通道寬度方向的剖面圖(圖4A中的點劃線X1-X2方向的剖面圖)。
首先，在基板11上形成絕緣膜12a。然後，在形成導電膜25之後，形成絕緣膜12b(圖8A)。
作為基板11，例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。作為半導體基板，例如有由矽或鍺等構成的單一材料半導體基板或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且，還有在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator：絕緣層上覆矽)基板等。作為導電體基板，有石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，有包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還有設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，有電容器、電阻元件、切換元件、發光元件、記憶元件等。
此外，作為基板11也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，也可以舉出如下方法：在非撓性基板上形成電晶體之後，將該電晶體剝離並轉置到撓性基板的基板11上。在此情況下，較佳為在非撓性基板與電晶體之間設置剝離層。此外，作為基板11，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板11也可以具有伸縮性。此外，基板 11可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，也可以具有不恢復為原來的形狀的性質。基板11的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。藉由將基板11形成得薄，可以實現半導體裝置的輕量化。另外，藉由將基板11形成得薄，即便在使用玻璃等的情況下有時也會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩解因掉落等而基板11上的半導體裝置受到的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。
作為撓性基板的基板11，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。撓性基板的基板11的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為撓性基板的基板11，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材質即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂、聚四氟乙烯(PTFE)等。尤其是芳族聚醯胺的線性膨脹係數較低，因此適合用於撓性基板的基板11。
作為用於絕緣膜12a及絕緣膜12b的材料，較佳為使用包含氧化矽、氮化矽、氧氮化矽或氮氧化矽的材料。或者，可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等金屬氧化物。注意，在本說明書中，“氧氮化物”是指在其組成中氧含量多於氮含量的材料，而“氮氧化物”是指在其組成中氮含量多於氧含量的材料。
另外，作為絕緣膜12a及絕緣膜12b，也可以使用使TEOS(Tetra-Ethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或一氧化二氮起反應而形成的步階覆蓋性良好的氧化矽。
絕緣膜12a及絕緣膜12b也可以藉由濺射法、CVD(Chemical Vapor Deposition：化學氣相沉積)法(包括熱CVD法、MOCVD(Metal Organic CVD：有機金屬CVD)法、PECVD(Plasma Enhanced CVD：電漿CVD)法等)、MBE(Molecular Beam Epitaxy：分子束磊晶)法、ALD(Atomic Layer Deposition：原子層沉積)法或PLD(Pulsed Laser Deposition：脈衝雷射沉積)法等形成。尤其是，因為可以提高覆蓋性，所以較佳為藉由CVD法，更佳為藉由電漿CVD法形成該絕緣膜。另外，為了減少由電漿造成的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
另外，當對基板11使用半導體基板時，也可以使用熱氧化膜形成絕緣膜12a。
導電膜25較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、總(Sr)的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的單層或疊層。尤其是，較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外，較佳為使用鋁 或銅等低電阻導電材料形成。並且，當使用Cu-Mn合金時，在與包含氧的絕緣體的介面形成氧化錳，該氧化錳能夠抑制Cu的擴散，所以是較佳的。
例如可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成導電膜25。
接著，利用CMP(Chemical Mechanical Polishing：化學機械拋光)法對絕緣膜12b的表面進行平坦化(參照圖8B)。
另外，作為絕緣膜12b也可以使用平坦化膜。在此情況下，不一定必須要利用CMP法等進行平坦化。例如可以利用常壓CVD法或塗佈法等形成平坦化膜。作為可以利用常壓CVD法形成的膜，例如可以舉出BPSG(Boron Phosphorus Silicate Glass：硼磷矽玻璃)等。另外，作為可以利用塗佈法形成的膜，例如可以舉出HSQ(Hydrogen Silsesquioxane：氫倍半矽氧烷)等。
下面，將絕緣膜12a及絕緣膜12b總稱為絕緣膜12。
接著，形成絕緣膜13、絕緣膜14、半導體21i及半導體22i(參照圖8C)。
絕緣膜13及絕緣膜14可以藉由濺射法、CVD法(包括熱CVD法、MOCVD 法、PECVD法等)、MBE法、ALD法或PLD法等形成。
絕緣膜13較佳為對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果。作為絕緣膜13，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。還可以設置氧化物絕緣膜代替氮化物絕緣膜。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
絕緣膜14較佳為包含能夠對半導體21i及半導體22i供應氧的氧化物。例如，作為絕緣膜14，較佳為使用包含氧化矽或氧氮化矽的材料。或者，也可以使用金屬氧化物，如氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿等。
為了使絕緣膜14含有過量氧，例如，在氧氛圍下形成絕緣膜14即可。或者，可以對成膜後的絕緣膜14引入氧而形成含有過量氧的區域。或者，還可以組合上述兩種方法。
例如，對成膜之後的絕緣膜14引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過量氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體，例如可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外，在氧的引入處理中，也可以使含有氧的氣體包含稀有氣體。或者，也可以使其包含氫等。例如，較佳為使用二氧化碳、氫、氬的混合氣體。
另外，在形成絕緣膜14後，為了提高頂面的平坦性，也可以進行使用CMP法等的平坦化處理。
較佳為以不接觸於大氣的方式連續地形成半導體21i及半導體22i。半導體21i及半導體22i可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、PLD法或ALD法等形成。
能夠用於半導體21i的材料可以參照圖1A至圖1D的半導體21的記載。同樣地，能夠用於半導體22i的材料可以參照圖1A至圖1D的半導體22a至22d的記載。
在作為半導體21i及半導體22i藉由MOCVD法形成In-Ga-Zn氧化物層時，作為源氣體可以使用三甲基銦、三甲基鎵及二甲基鋅等。注意，源氣體不侷限於上述組合，也可以使用三乙基銦等代替三甲基銦。另外，也可以使用三乙基鎵等代替三甲基鎵。另外，還可以使用二乙基鋅等代替二甲基鋅。
在此，也可以在形成半導體層21i之後對半導體層21i引入氧。例如，對成膜之後的半導體層21i引入氧(至少包含氧自由基、氧原子、氧離子中的任一個)而形成包含過量氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體，例如可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外，在氧的引入處理中，也可以使含有氧的氣體包含稀有氣體。或者，也可以使其包含氫等。例如，較佳為使用二氧化碳、氫、氬的混合氣體。
較佳為在形成半導體21i及半導體22i之後進行加熱處理。加熱處理在250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態下進行即可。另外，在惰性氣體氛圍下進行加熱處理之後，為了填補脫離的氧，也可以在包含10ppm以上的氧化氣體的氛圍下進行另一個加熱處理。加熱處理既可以在形成半導體21i及半導體22i之後立即進行，又可以在對半導體21i及半導體22i進行加工而形成島狀的半導體21a至22d及半導體22a至22d之後進行。藉由進行加熱處理，氧從絕緣膜14或氧化物膜被供應到半導體21i及半導體22i，而可以降低半導體21i及半導體22i的氧缺陷。
然後，使用硬遮罩15i對半導體21i及半導體22i進行加工，形成島狀的半導體21a至21d及島狀的半導體22a至22d(參照圖8D)。注意，在 對半導體21i及半導體22i進行蝕刻時，有時絕緣膜14的一部分被蝕刻而厚度變薄。因此，為了避免絕緣膜14因該蝕刻而消失，較佳為預先將絕緣膜14形成得較厚。
硬遮罩15i較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)的低電阻材料、上述低電阻材料的合金、或以上述材料為主成分的化合物的單層或疊層。尤其是，較佳為使用兼有耐熱性和導電性的鎢或鉬等高熔點材料。另外，較佳為使用鋁或銅等低電阻導電材料形成。並且，當使用Cu-Mn合金時，在與包含氧的絕緣體的介面形成氧化錳，該氧化錳能夠抑制Cu的擴散，所以是較佳的。
另外，硬遮罩15i較佳為使用氧化銥、氧化釕、釕酸鍶(strontium ruthenate)等包含貴金屬的導電氧化物。上述導電氧化物即使與氧化物半導體接觸也很少從氧化物半導體奪取氧，而不容易在氧化物半導體中形成氧缺陷。
例如可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成硬遮罩15i。
接著，形成光阻遮罩，藉由蝕刻將硬遮罩15i加工成導電膜15a至15d及導電膜16a至16d(參照圖9A)。在此，在對硬遮罩15i進行蝕刻時，有 時半導體22a至22d及絕緣膜14的上部的一部分被蝕刻，而使不與導電膜15a至15d及導電膜16a至16d重疊的部分變薄。因此，較佳的是，考慮到被蝕刻的深度，預先將半導體22a至22d形成得較厚。
接著，形成半導體23及絕緣膜17。然後，形成光阻遮罩，藉由進行蝕刻來對半導體23及絕緣膜17進行加工，然後去除光阻遮罩(參照圖9B)。
接著，形成導電膜，並且形成光阻遮罩，藉由進行蝕刻來對該導電膜進行加工，然後去除光阻遮罩，由此形成導電膜24(參照圖9C)。
半導體23、絕緣膜17及導電膜24可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、PLD法或ALD法等形成。尤其是，因為可以提高覆蓋性，所以較佳為藉由CVD法，更佳為藉由電漿CVD法形成。另外，為了減少由電漿造成的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
也可以在形成導電膜24後對半導體23及絕緣膜17進行蝕刻。蝕刻例如可以使用光阻遮罩進行。或者，可以以導電膜24為遮罩對絕緣膜17及半導體23進行蝕刻。
另外，也可以在形成半導體層23之後對半導體層23引入氧。例如，對成膜之後的半導體層23引入氧(至少包含氧自由基、氧原子、氧離子中 的任一個)而形成包含過量氧的區域。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。
引入氧的處理可以使用含有氧的氣體進行。作為含有氧的氣體，例如可以使用氧、一氧化二氮、二氧化氮、二氧化碳及一氧化碳等。此外，在氧的引入處理中，也可以使含有氧的氣體包含稀有氣體。或者，也可以使其包含氫等。例如，較佳為使用二氧化碳、氫、氬的混合氣體。
能夠用於半導體23的材料可以參照圖1A至圖1D的半導體23的記載。
作為絕緣膜17，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。另外，絕緣膜17也可以是上述材料的疊層。絕緣膜17也可以包含鑭(La)、氮、鋯(Zr)等作為雜質。
另外，說明絕緣膜17的疊層結構的一個例子。絕緣膜17例如包含氧、氮、矽、鉿等。明確而言，較佳為包含氧化鉿及氧化矽或氧氮化矽。
氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，可以使絕緣膜17的厚度比使用氧化矽的情況大，由此，可以減少穿隧電流引起的洩漏電流。亦即，可以實現關態電流小的電晶體。
接著，形成絕緣膜18及絕緣膜19(參照圖9D)。
例如可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成絕緣膜18。尤其是，因為可以提高覆蓋性，所以較佳為藉由CVD法，更佳為藉由電漿CVD法形成該絕緣膜。另外，為了減少由電漿造成的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
絕緣膜18較佳為對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果。作為絕緣膜18，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，使用氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等形成。還可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替氮化物絕緣膜。作為氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
因為氧化鋁膜的不使氫、水分等雜質及氧透過的阻擋效果高，所以較佳為用於絕緣膜18。另外，也可以將包含於氧化鋁膜中的氧擴散到半導體20a至20d。
較佳為在形成絕緣膜18之後進行加熱處理。藉由該加熱處理，可以將氧從絕緣膜14等供應到半導體20a至20d，由此可以減少半導體20a至20d中的氧缺陷。此時，從絕緣膜14脫離的氧被絕緣膜13及絕緣膜18阻擋，所以能夠有效地封閉該氧。因此，能夠增加可供應到半導體20a至20d的 氧的量，而可以有效地減少半導體20a至20d中的氧缺陷。
絕緣膜19例如也可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，因為可以具有良好的覆蓋性，所以較佳為藉由CVD法，更佳為藉由電漿CVD法形成。另外，為了減少由電漿造成的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。此外，在作為絕緣膜19使用有機樹脂等有機絕緣材料形成時，也可以利用旋塗法等塗佈法。另外，在形成絕緣膜19之後，較佳為對其頂面進行平坦化處理。
作為絕緣膜19，可以使用包含一種以上選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等的絕緣體。另外，絕緣膜19也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等有機樹脂。另外，絕緣膜19也可以是上述材料的疊層。
藉由上述製造方法可以製造電晶體10D。注意，本實施方式所示的其他電晶體也可以藉由與上述製造方法同樣的製造方法製造。
〈〈半導體裝置的其他結構例子〉〉
在圖1A至圖6D所示的電晶體中，在藉由進行蝕刻來形成導電膜24時，也可以同時對半導體23及絕緣膜17進行蝕刻。圖10A示出其一個例子。
圖10A示出在圖4B的電晶體10D中半導體23及絕緣膜17只存在於導電膜24下的情況。
另外，在圖6A至圖6D所示的電晶體10E中，導電膜15、16也可以與半導體21a至21d的側面及半導體22a及22d的側面接觸。圖10B示出其一個例子。
另外，在圖1A至圖4D所示的電晶體中，導電膜15a至15d及導電膜16a至16d也可以是包括兩個導電膜的疊層結構。另外，在圖6A至圖6D所示的電晶體10E中，導電膜15及導電膜16也可以是包括兩個導電膜的疊層結構。圖10C示出其一個例子。
圖10C是示出對圖4B所示的電晶體10D中的導電膜15a採用導電膜15a與導電膜15aa的疊層結構，並對導電膜16a採用導電膜16a與導電膜16aa的疊層結構時的剖面圖。
作為導電膜15aa、16aa，例如可以使用透明導電體、氧化物半導體、氮化物半導體或氧氮化物半導體。作為導電膜15aa、16aa，例如可以使用包含銦、錫及氧的膜、包含銦及鋅的膜、包含銦、鎢及鋅的膜、包含錫及鋅的膜、包含鋅及鎵的膜、包含鋅及鋁的膜、包含鋅及氟的膜、包含鋅及硼的膜、包含錫及銻的膜、包含錫及氟的膜或包含鈦及鈮的膜等。另外， 這些膜也可以包含氫、碳、氮、矽、鍺或氬。
導電膜15aa、16aa也可以具有使可見光線透過的性質。或者，導電膜15aa、16aa也可以具有藉由將可見光線、紫外線、紅外線或X射線反射或吸收而不使其透過的性質。藉由具有上述性質，有時可以抑制雜散光導致的電晶體的電特性變動。
另外，作為導電膜15aa、16aa，有時較佳為使用不在與半導體22a等之間形成肖特基能障的層。由此，可以提高電晶體的導通特性。
作為導電膜15aa、16aa，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金膜或化合物膜，可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
導電膜15aa、16aa有時較佳為使用電阻高於導電膜15a、16a的膜。另外，作為導電膜15aa、16aa，有時較佳為使用電阻低於電晶體的通道的膜。例如，可以將導電膜15aa、16aa的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下。藉由將導電膜15aa、16aa的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降低電晶體的電特性變動。另外，也可以降 低起因於從汲極產生的電場的衝穿電流。因此，在通道長度短的電晶體中也能夠實現良好的飽和特性。注意，在不調換源極與汲極的電路結構中，有時較佳為只配置導電膜15aa、16aa中的一個(例如，位於汲極一側的導電膜)。
以上的說明可以適用於圖1A至圖4D所示的導電膜15a至15d及導電膜16a至16d。另外，還可以適用於圖6A至圖6D所示的導電膜15、16。
實施方式2
在本實施方式中，說明實施方式1所示的使用電晶體的非揮發性記憶體、DRAM、暫存器及顯示裝置。
〈〈非揮發性記憶體〉〉
圖11A為示出記憶體電路300的結構實例的方塊圖。記憶體電路300包括控制單元360、行解碼器電路361、行驅動電路362、列驅動電路363及記憶單元陣列370。
控制單元360為記憶體電路300的控制電路，具有根據邏輯部230的訪問要求生成用來控制行解碼器電路361、行驅動電路362及列驅動電路363的控制信號的功能。行解碼器電路361、行驅動電路362及列驅動電路363具有根據控制單元360的控制信號生成用來驅動記憶單元陣列370的驅動信號的功能。
當在記憶單元陣列370中儲存多值資料時，如圖11B所示，也可以採用具備AD轉換器364的記憶體電路300_A的結構。AD轉換器364可以是快速型、Delta-Sigma(Σ-△)型、管線型、積分型、逐次逼近型。
記憶單元陣列370是以陣列狀配置有多個記憶單元的電路。圖12是示出記憶單元陣列370的結構實例的電路圖。在圖12中，典型地示出[2j-1,2k-1〕至[2j,2k](j和k是1以上的整數)中的4個記憶單元380。
記憶單元380包括電晶體M0至電晶體M2和電容器C0。在此，電晶體M0是n通道型OS電晶體。電晶體M1和電晶體M2是p通道型Si電晶體。節點FN是將資料作為電荷保持的記憶單元陣列370的資料記憶部，在該例子中，相當於電晶體M2的閘極。
注意，M1和M2也可以是n通道電晶體。圖13示出此時的記憶單元的電路圖的一個例子。當M1和M2為n通道電晶體時，也可以省略與電容器C0連接的佈線CWL而將電容器C0連接到佈線SL。圖14示出此時的電路圖。圖14所示的記憶單元陣列372可以省略佈線CWL，所以可以縮小電路面積。
在記憶單元陣列370中，對應於記憶單元380的排列而配置有佈線(WWL、RWL、CWL、SL、WBL、RBL)。記憶單元380與相對應的列及行的佈線連接。另外，設置有佈線BGL作為記憶單元陣列370的公共佈線。佈線 BGL與記憶單元380中的電晶體M0的背閘極連接。
佈線WWL和佈線RWL分別被用作寫入字線、讀出字線，並且它們都與行驅動電路362連接。佈線CWL被用作供應對電容器C0施加的電壓的佈線。
佈線SL被用作源極線，並且每2列設置佈線SL。佈線WBL被用作寫入位元線，對記憶單元380寫入的存儲資料從列驅動電路363供應到佈線WBL。佈線RBL被用作讀出位元線，從記憶單元380讀出的存儲資料輸出到佈線RBL。佈線SL、佈線WBL及佈線RBL與列驅動電路363連接。
佈線RBL的輸出與時脈反相器CINV連接。設置時脈反相器CINV是因為從佈線RBL讀出的信號的電壓位準與被寫入的資料的電壓位準相反。在圖12的例子中，在被寫入的資料的電壓為低位準時佈線RBL的電壓處於高位準，並且在被寫入的資料的電壓為高位準時佈線RBL的電壓為低位準。佈線OE和佈線OEB是供應用來控制時脈反相器CINV的輸出信號的信號的佈線。時脈反相器CINV的輸出信號(存儲資料)從佈線D0輸出。
電容器C0被用作保持節點FN的電荷的電容器。電容器C0的一個端子與節點FN連接，另一個端子與佈線CWL連接。佈線CWL與行驅動電路362連接。在可以由記憶單元380的佈線間電容器而保持節點FN的電荷的情況下，也可以不設置電容器C0和佈線CWL。
藉由使電晶體M0導通，對應於資料值(“0”、“1”)的電壓施加到節點FN。藉由使電晶體M0關閉，節點FN處於電浮動狀態，記憶單元380處於資料保持狀態。因為電晶體M0是OS電晶體，所以電晶體M0在關閉狀態下流過源極與汲極之間的洩漏電流極低。因此，記憶單元380可以在不進行更新工作的情況下將資料保持幾年(例如10年左右)，所以可以將記憶單元380用作非揮發性記憶單元。藉由對背閘極施加VBG使電晶體M0的Vth向正方向漂移，因此在資料保持狀態下，可以進一步確實地對電晶體M0的閘極施加小於Vth的電壓，而可以得到資料保持錯誤少的記憶單元380。
以下，參照圖15詳細地說明記憶單元陣列370(記憶體電路300)的工作。
在OS電晶體中，在利用關態電流極低的特性的記憶體電路的情況下，在保持資料期間有時對電晶體持續供應預定的電壓。例如，有時對電晶體的閘極持續供應完全使電晶體關閉的電壓。或者，有時對電晶體的背閘極持續供應使電晶體的臨界電壓漂移而使電晶體處於常關閉(normally-off)狀態的電壓。在此情況下，在保持資料期間，對記憶體電路供應電壓，但是幾乎沒有電流流過，因此幾乎不消耗功率。因為幾乎不消耗功率，所以即使對記憶體電路供應預定的電壓，也可以說該記憶體電路實質上是非揮發性的。
圖15是示出記憶單元陣列370(記憶體電路300)的工作的一個例子的時序圖。明確而言，在圖15中示出輸入到記憶單元陣列370的信號波形，還示出記憶單元陣列370中的佈線及節點的高位準(“H”)和低位準(“L”)的電壓。在該例子中，佈線CWL、佈線SL和佈線BGL被施加固定電壓。
在期間Tp1，記憶體電路300處於待命狀態(Stdby)。待命狀態是指在記憶體電路300中資料被保持的狀態。佈線WWL、佈線WBL及佈線RBL處於低位準，並且佈線RWL處於高位準。當記憶單元380被寫入“1”時節點FN的電壓是“H”，並且在記憶單元380被寫入“0”時FN的電壓是“L”。
期間Tp2是寫入工作期間。要寫入資料的行的佈線WWL變為“H”，由此使電晶體M0導通，節點FN與佈線WBL連接。當寫入“1”時，佈線WBL變為“H”，節點FN也變為“H”。另一方面，當寫入“0”時，佈線WBL是“L”，節點FN也變為“L”。藉由使佈線WWL變為“L”而使電晶體M0關閉，資料寫入工作結束，記憶單元380處於待命狀態。
在期間Tp3(待命期間)，電晶體M0從導通狀態切換為關閉狀態，而節點FN與電晶體M0的閘極的電容耦合導致節點FN的電壓降低。如上所述，藉由對背閘極施加負電壓VBG，使電晶體M0的Vth向正方向漂移，因此其洩漏電流變極低，在節點FN中，可以保持可識別為“1”的電壓幾年(例如，10年左右)。
期間Tp4是讀出工作期間。讀出資料的行的佈線RWL變為“L”，使該行的電晶體M1導通。其他行的佈線RWL維持“H”。在記憶單元380中儲存“1”時，電晶體M2處於關閉狀態，佈線RBL維持“L”。在記憶單元380中儲存“0”時，電晶體M2也處於導通狀態，因此佈線RBL藉由電晶體M1和電晶體M2與佈線SL連接，佈線RBL的電壓位準變為“H”。讀出到佈線RBL的信號的電壓位準被時脈反相器CINV反轉並輸出到佈線D0。
在期間Tp5，記憶體電路300處於待命狀態，節點FN和佈線的電壓位準與期間Tp1相同。
圖16示出記憶單元陣列的其他結構實例。圖16所示的記憶單元陣列373是記憶單元陣列370的變形例子。記憶單元陣列373與記憶單元陣列370的不同之處在於一個佈線BL具有佈線WBL和佈線RBL的功能。就是說，在圖12的例子中設置有寫入用位元線和讀出用位元線的兩個位元線，而在圖16的例子中設置有一個位元線。
圖17是示出記憶單元陣列373的工作例子的時序圖。如圖17所示那樣，可以與記憶單元陣列370同樣地驅動記憶單元陣列373。BL具有佈線WBL和佈線RBL這兩者的功能。在寫入工作期間(Tp2)，在對記憶單元380寫入“1”時佈線BL變為“H”，在對記憶單元380寫入“0”時佈線BL變為“L”。在讀出工作期間(Tp4)，在記憶單元380儲存“1”時，電晶體 M2處於關閉狀態，因此佈線BL維持“L”。在儲存單元380儲存“0”時，電晶體M2也處於導通狀態，因此佈線BL藉由電晶體M1和電晶體M2與佈線SL連接，佈線BL的電壓位準變為“H”。讀出到佈線BL的信號的邏輯值被時脈反相器CINV反轉並輸出到佈線D0。
〈晶片的裝置結構例子〉
圖18是更具體地示出記憶單元380的結構的圖。圖18示出構成記憶單元380的電晶體M0、M1、M2及電容器C0形成於一個晶片中的例子。
晶片形成在基板270中。作為基板270，可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺為材料的化合物半導體基板、SOI(Silicon on Insulator：絕緣層上覆矽)基板等。
另外，作為基板270，例如可以使用玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜等。作為玻璃基板的例子，有鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板的例子，有以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠或丙烯酸樹脂等具有撓性的合成樹脂等。作為貼合薄膜的例子，有聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等。作為基材薄膜的例子，有聚酯、聚醯胺、聚醯亞胺、芳族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙類等。
另外，也可以使用某個基板形成半導體元件，然後將半導體元件轉置於其他基板。作為被轉置半導體元件的基板的例子，不僅可以使用上述基板，還可以使用紙基板、玻璃紙基板、芳族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡膠基板等。藉由使用上述基板，可以實現特性良好的電晶體的形成、功耗低的電晶體的形成、不易損壞的裝置的製造、耐熱性的提高、輕量化或薄型化。
圖18作為一個例子示出將單晶矽晶圓用於基板270的例子。
層260中設置有電晶體、電容器等半導體元件。圖18作為代表示出電晶體M1、電晶體M2。層260上層疊有佈線層W1至W4。佈線層W4上層疊有層261。
電晶體M1、M2包括：設置在井271中的通道形成區域272；以夾著通道形成區域272的方式設置的低濃度雜質區域273及高濃度雜質區域274(將它們總稱為雜質區域)；以與該雜質區域接觸的方式設置的導電性區域275；設置在通道形成區域272上的閘極絕緣膜276；以及設置在閘極絕緣膜276上的閘極電極277。閘極電極277的側面設置有側壁絕緣膜278、279。導電性區域275可以使用金屬矽化物等。
層261是形成有OS電晶體的層，其中形成有電晶體M0。電晶體M0可以使用實施方式1所示的電晶體。作為電晶體M0的第二閘極(背閘極)，佈線層W4中形成有導電層280。
層261上層疊有佈線層W5至W7，佈線層W7上層疊有層262，層262上層疊有佈線層W8、W9。層262中形成有電容器C0。電容器C0包括導電層281、282。藉由將電容器C0設置在位於層261上的層中，電容器C0的電容的增大變得容易。另外，根據電容器C0的電容，還可以將電容器C0設置在層261中。此時，可以形成兩個電極，亦即與電晶體M0的源極電極及汲極電極在同一層的導電層及與電晶體M0的閘極電極在同一層的導電層。藉由在層261中設置電容器C0，可以削減製程數，由此可以削減製造成本。
絕緣膜291至293較佳為包括至少一個由對氫、水等具有阻擋效果的絕緣物形成的層。水、氫等是使氧化物半導體中產生載子的因素之一，因此，藉由設置對氫、水等的阻擋層，可以提高電晶體M0的可靠性。作為對氫、水等具有阻擋效果的絕緣物，例如有氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
圖18中的沒有符號及陰影圖案的區域由絕緣體構成。作為上述絕緣體，可以使用包含選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、 氧化鉿、氧化鉭等中的一種以上的材料的絕緣體。另外，該區域也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等有機樹脂。
〈〈DRAM〉〉
圖19A示出具有記憶元件的功能的記憶單元130的電路結構。
圖19A的記憶單元130包括：包括第一閘極及第二閘極的電晶體M0；電容器131；佈線BL；佈線WL；佈線CL；以及佈線BGL。
在圖19A的記憶單元130中，電晶體M0的第一閘極與佈線WL電連接，電晶體M0的第二閘極與佈線BGL電連接，電晶體M0的源極及汲極中的一個與佈線BL電連接，電晶體M0的源極及汲極中的另一個與電容器131的第一電極電連接。另外，電容器131的第二電極與佈線CL電連接。
電晶體M0是OS電晶體，並且是n通道電晶體。藉由將OS電晶體用於電晶體M0，電晶體M0的關態電流低，所以是較佳的。電晶體M0可以使用實施方式1所示的電晶體。
佈線WL具有供應控制電晶體M0的導通狀態及關閉狀態的信號的功能，佈線BL具有藉由電晶體M0將電荷供應給電容器131的功能。藉由在將電荷供應給電容器131之後使電晶體M0關閉，可以保持供應給電容器131 的電荷。
供應給電容器131的電荷藉由電晶體M0洩漏到外部，因此需要定期性地再次進行將電荷供應給電容器131(更新)的工作，但因為電晶體M0的關態電流極低，從電容器131洩漏的電荷少，所以更新的次數也少。另外，電容器131的電容不需要較大，所以能夠減小電容器131的佔有面積。
圖19B示出包括配置為矩陣狀的記憶單元130的記憶體裝置140的電路結構。記憶體裝置140具有DRAM的功能。
記憶體裝置140包括配置為m行n列的矩陣狀的記憶單元130。在此，m及n表示2以上的自然數。另外，配置在第m行的記憶單元130與佈線WL[m]電連接，配置在第n列的記憶單元130與佈線BL[n]電連接。另外，佈線CL與被供應固定的低電位的端子VC電連接。
當記憶體裝置140為上述結構時，可以提供一種更新次數少且能夠以低功耗工作的記憶體裝置。
〈〈暫存器〉〉
圖20示出1位的暫存器電路150的結構例子。
暫存器電路150包括：包括第一閘極及第二閘極的電晶體M0；電容器 154；節點N5；以及正反器電路153。
正反器電路153包括反相器151及反相器152。反相器151以並聯的方式連接於與其方向相反的反相器152，反相器151的輸出一側所連接的節點相當於暫存器電路150的輸出端子OUT。
電晶體M0的第二閘極與輸入端子VBG電連接，電晶體M0的第一閘極與輸入端子Sig1電連接，電晶體M0的源極及汲極中的一個與輸入端子Sig2電連接，電晶體M0的源極及汲極中的另一個與節點N5電連接。電晶體M0被來自輸入端子Sig1、Sig2的輸入信號控制。
電容器154的第一電極與節點N5電連接，電容器154的第二電極被供應固定的低電位。作為該低電位，也可以供應接地電位。另外，節點N5與正反器電路153電連接。
電晶體M0是OS電晶體，並且是n通道電晶體。藉由將OS電晶體用於電晶體M0，電晶體M0的關態電流低，所以是較佳的。電晶體M0可以使用實施方式1所示的電晶體。
暫存器電路150根據來自輸入端子Sig1及輸入端子Sig2的輸入信號進行資料的儲存及輸出。例如，當將高位準電壓供應到輸入端子Sig1及輸入端子Sig2時，電晶體M0成為導通狀態，而節點N5被輸入高位準電壓。 其結果是，在從暫存器電路150的輸出端子OUT輸出由反相器151反轉的低位準電壓的同時，低位準電壓的資料被儲存到正反器電路153。另一方面，當將低位準電壓輸入到輸入端子Sig2時，同樣地，在從輸出端子OUT輸出高位準電壓的同時，高位準電壓的資料被儲存到正反器電路153。
電容器154具有保持節點N5的電壓的功能。
在暫存器電路150中，藉由在從輸入端子Sig2將電位施加到節點N5之後使電晶體M0關閉，即使停止電源電壓的供應，也可以保持節點N5的電位。這是因為電晶體M0的關態電流極低。換言之，藉由使用暫存器電路150，可以提供即使停止電源電壓的供應也能夠保持資料的記憶體裝置。
注意，雖然在本實施方式中作為正反器電路153的例子示出使用兩個反相器電路的簡易的結構，但是並不侷限於此，也可以適當地採用使用能夠進行時脈工作的時脈反相器的結構或者組合NAND電路與反相器的結構。例如，可以適當地使用RS型、JK型、D型、T型等已知的正反器電路。
〈〈顯示裝置〉〉
在圖21A及圖21B中，說明顯示裝置的一個例子。
圖21A及圖21B示出能夠適用於顯示裝置的像素170的結構例子。像素170包括：包括第一閘極及第二閘極的電晶體M0；電容器171；顯示元 件172；節點N7；佈線GL；佈線SL；以及佈線BGL。
電晶體M0的第一閘極與佈線GL電連接，電晶體M0的第二閘極與佈線BGL電連接，電晶體M0的源極及汲極中的一個與佈線SL電連接，電晶體M0的源極及汲極中的另一個與節點N7電連接。
電容器171的第一電極與節點N7電連接，電容器171的第二電極被供應固定的低電位。
電容器171可以根據需要設置，在電極或佈線等的寄生電容可被用作驅動像素170所需的電容時，也可以省略電容器171。
電晶體M0是OS電晶體，並且是n通道電晶體。藉由將OS電晶體用於電晶體M0，電晶體M0的關態電流低，所以是較佳的。電晶體M0可以使用實施方式1所示的電晶體。
顯示元件172的第一電極與節點N7電連接，顯示元件172的第二電極被供應固定的低電位。作為該低電位可以供應接地電位。顯示元件172可以使用藉由對其兩端的電極施加電壓，而使其光學特性產生變化的非傳導性的元件。例如，可以使用液晶元件、用於電子紙等的電泳元件及旋轉球元件等。
佈線GL具有供應控制電晶體M0的導通及關閉的信號的功能，佈線SL具有藉由電晶體M0供應對顯示元件172施加的電壓的功能。
由於電晶體M0的關態電流極小，因此當使電晶體M0關閉時，節點N7能夠保持之前被施加的電壓。在節點N7的電壓被保持的期間中，顯示元件172可以保持顯示狀態。
像素170可以長時間保持節點N7的電壓。因此，即使停止供應電源電壓，顯示元件172的光學特性也不會變化。例如，即使在使用如TN(Twisted Nematic：扭轉向列)型液晶等不具有存儲性的液晶元件時，也可以保持一直對該元件施加電壓的狀態，因此能夠省略寫入工作，或使寫入工作的次數極少。
圖21B示出包括配置為矩陣狀的像素170的顯示裝置180的電路結構。
顯示裝置180包括配置為m行n列的矩陣狀的像素170。在此，m及n表示2以上的自然數。另外，配置在第m行的像素170與佈線GL[m]電連接，配置在第n列的像素170與佈線SL[n]電連接。
當顯示裝置180為上述結構時，可以提供一種更新次數少且能夠以低功耗工作的顯示裝置。另外，可以提供一種包括多個能夠更容易地進行更新工作的像素的顯示裝置。另外，可以實現一種即使停止電源的供應也能 夠保持顯示影像的顯示裝置。
在本說明書等中，當明確地記載為“X與Y連接”時，如下情況也包括在本說明書等的公開範圍內：X與Y電連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也包含於圖式或文中所記載的內容中。
在此，X和Y都是物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)，並且X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)連接的情況。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件、負載等)。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路 徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
實施方式3
在本實施方式中，對在實施方式1中說明的能夠使用電晶體的CPU進行說明。
圖22是示出CPU的一個例子的結構的塊圖。
圖22所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖22所示的CPU只不過是簡化其結構而所示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖22所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號來生成內部時脈信號的內部時脈生成器，並將內部時脈信號供應到上述各種電路。
在圖22所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用實施方式1所示的電晶體。
在圖22所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容器保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容器保持資料的情況下，對電容器進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
實施方式4
根據本發明的一個實施方式的電晶體可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠播放儲存媒體如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個實施方式的電晶體的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖23A至圖23F示出這種電子裝置的具體例子。
圖23A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖23A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖23B是行動電話機，該行動電話機包括外殼911、顯示部916、操作按鈕914、外部連接埠913、揚聲器917、麥克風912等。在圖23B所示的行動電話機中，藉由用手指等觸摸顯示部916可以輸入資訊。另外，藉由用手指等觸摸顯示部916可以進行打電話或輸入文字等所有操作。另外，藉由操作按鈕914的操作，可以進行電源的ON、OFF工作或切換顯示在顯 示部916的影像的種類。例如，可以將電子郵件的編寫畫面切換為主功能表畫面。
圖23C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖23D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼931、冷藏室門932、冷凍室門933等。
圖23E是視頻攝影機，包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖23F是汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。
實施方式5
在本實施方式中，參照圖24A至圖24F說明能夠包括本發明的一個實施方式的電晶體的RF標籤的使用例子。RF標籤的用途廣泛，例如可以設置 於物品諸如鈔票、硬幣、有價證券類、不記名債券類、證件類(駕駛執照、居民卡等，參照圖24A)、儲存媒體(DVD、錄影帶等，參照圖24B)、包裝用容器類(包裝紙、瓶子等，參照圖24C)、車輛類(自行車等，參照圖24D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣物類、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖24E和圖24F)等。
根據本發明的一個實施方式的RF標籤4000以附著到物品表面上或者嵌入物品的方式固定。例如，當物品為書本時，RF標籤4000以嵌入在書本的紙張裡的方式被固定到書本中，而當物品為有機樹脂的包裝時，RF標籤4000以嵌入在有機樹脂中的方式被固定到有機樹脂的包裝中。根據本發明的一個實施方式的RF標籤4000實現了小型、薄型以及輕量，所以即使被固定到物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個實施方式的RF標籤4000設置於鈔票、硬幣、有價證券類、不記名債券類或證件類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存媒體、個人物品、食物類、衣物類、生活用品類或電子裝置等中設置根據本發明的一個實施方式的RF標籤，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個實施方式的RF標籤，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個實施方式的RF標籤應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等工作的功耗， 因此能夠使最大通信距離長。另外，即使在不供應電力的狀態下，也可以在極長的期間保持資料，所以上述RF標籤適用於寫入或讀出的頻率低的用途。
實施方式6
在本實施方式中，說明能夠適用於OS電晶體的氧化物半導體的結晶結構及成膜方法。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
〈氧化物半導體的結構〉
下面說明氧化物半導體的結構。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous like Oxide Semiconductor)以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：處於介穩狀態並沒有被固定化；具有各向同性且不具有不均勻結構等。也可以換句話說為非晶結構具有靈活鍵角並具有短距離秩序性，而不具有長距秩序性。
從相反的觀點來看，不能將實質上穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，並具有不穩定結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
〈CAAC-OS〉
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖31A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖31B示出將圖31A中的區域(1)放大的Cs校正高解析度TEM影像。由圖31B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS的面(也稱為被形成面)或CAAC-OS的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖31B所示，CAAC-OS具有特有的原子排列。圖31C是以輔助線示出 特有的原子排列的圖。由圖31B和圖31C可知，一個顆粒的尺寸為1nm以上且3nm以下左右，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為堆積磚塊或塊體的結構(參照圖31D)。在圖31C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖31D所示的區域5161。
圖32A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖32B、圖32C和圖32D分別示出將圖32A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖32B、圖32C和圖32D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖33A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖33B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖33C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖34A所示的繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂 直於被形成面或頂面的方向。另一方面，圖34B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖34B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖34B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖34B中的第二環起因於(110)面等。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，所以從相反的觀點來看，可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8×1011/cm3、較佳為小於1×1011/cm3、更佳為小於1×1010/cm3、且是1×10-9/cm3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
接著說明nc-OS。
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半 導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
準備a-like OS、nc-OS和CAAC-OS這三個樣本，並分別進行電子照射。上述每個樣本都是In-Ga-Zn氧化物。
首先，獲取各樣本的高解析度剖面TEM影像。藉由高解析度剖面TEM影像可知每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖35示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖35可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖35中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖35中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。明確而言，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個 數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
〈〈成膜方法〉〉
下面，對CAAC-OS的成膜方法的一個例子進行說明。
圖36A是沉積室內的示意圖。CAAC-OS可以利用濺射法形成。
如圖36A所示，基板5220與靶材5230彼此相對地配置。在基板5220 與靶材5230之間有電漿5240。另外，在基板5220下部設置有加熱機構5260。雖然未圖示，但是靶材5230被貼合到底板上。在隔著底板與靶材5230相對的位置配置有多個磁鐵。利用磁鐵的磁場提高沉積速度的濺射法被稱為磁控濺射法。
基板5220與靶材5230的距離d(也稱為靶材與基板之間的距離(T-S間距離))為0.01m以上且1m以下，較佳為0.02m以上且0.5m以下。沉積室內幾乎被沉積氣體(例如，氧、氬或包含5vol%以上的氧的混合氣體)充滿，並且沉積室內的壓力被控制為0.01Pa以上且100Pa以下，較佳為0.1Pa以上且10Pa以下。在此，藉由對靶材5230施加一定程度以上的電壓，開始放電且確認到電漿5240。由磁場在靶材5230附近形成高密度電漿區域。在高密度電漿區域中，因沉積氣體的離子化而產生離子5201。離子5201例如是氧的陽離子(O+)或氬的陽離子(Ar+)等。
靶材5230具有包括多個晶粒的多晶結構，其中至少一個晶粒包括劈開面。作為一個例子，圖37示出靶材5230所包含的InMZnO4(元素M例如是鋁、鎵、釔或錫)的結晶結構。圖37是從平行於b軸的方向觀察時的InMZnO4的結晶結構。在InMZnO4結晶中，由於氧原子具有負電荷，在靠近的兩個M-Zn-O層之間產生斥力。因此，InMZnO4結晶在靠近的兩個M-Zn-O層之間具有劈開面。
在高密度電漿區域產生的離子5201由電場向靶材5230一側被加速而 碰撞到靶材5230。此時，作為平板狀或顆粒狀的濺射粒子的顆粒5200從劈開面剝離(參照圖36A)。顆粒5200是被圖37所示的兩個劈開面夾著的部分。因此，可知若只將顆粒5200抽出，其剖面則成為如圖36B所示的那樣，其頂面則成為如圖36C所示的那樣。另外，顆粒5200的結構有時會因離子5201碰撞的衝擊而產生畸變。此外，隨著顆粒5200的剝離，粒子5203也從靶材5230被彈出。粒子5203具有一個原子或幾個原子的集合體。由此，粒子5203也可以稱為原子狀粒子(atomic particles)。
顆粒5200是具有三角形(例如正三角形)的平面的平板狀或顆粒狀的濺射粒子。或者，顆粒5200是具有六角形(例如正六角形)的平面的平板狀或顆粒狀的濺射粒子。注意，顆粒5200的形狀不侷限於三角形或六角形。例如，有時為組合多個三角形的形狀。例如，有時也成為組合兩個三角形(例如，正三角形)而成的四角形(例如，菱形)。
顆粒5200的厚度取決於沉積氣體的種類等。例如，顆粒5200的厚度為0.4nm以上且1nm以下，較佳為0.6nm以上且0.8nm以下。另外，例如，顆粒5200的寬度為1nm以上且3nm以下，較佳為1.2nm以上且2.5nm以下。例如，使離子5201碰撞到具有In-M-Zn氧化物的靶材5230。由此，具有M-Zn-O層、In-O層及M-Zn-O層的三層的顆粒5200剝離。此外，隨著顆粒5200的剝離，粒子5203也從靶材5230被彈出。
顆粒5200有時在經過電漿5240時其表面帶負電或正電。例如，顆粒 5200有時從電漿5240中的O2-接收負電荷。其結果，有時顆粒5200的表面的氧原子帶負電。此外，顆粒5200有時在經過電漿5240時，藉由與電漿5240中的銦、元素M、鋅或氧等鍵合而生長。
經過電漿5240的顆粒5200及粒子5203到達基板5220的表面。此外，粒子5203的一部分由於質量小所以有時藉由真空泵等排出到外部。
接著，參照圖38A至圖38E說明在基板5220的表面沉積的顆粒5200及粒子5203。
首先，第一個顆粒5200沉積在基板5220上。由於顆粒5200是平板狀，所以以其平面一側朝向基板5220的表面的方式沉積(參照圖38A)。此時，顆粒5200的基板5220一側的表面的電荷穿過基板5220釋放。
接著，第二個顆粒5200到達基板5220。此時，由於第一個顆粒5200的表面及第二個顆粒5200的表面帶電荷，所以互相排斥(參照圖38B)。
其結果，第二個顆粒5200避開第一個顆粒5200上，而在基板5220的表面的離第一個顆粒5200較遠的部分沉積(參照圖38C)。藉由反復進行上述沉積，在基板5220的表面沉積無數個顆粒5200，該沉積的厚度相當於一層。此外，在顆粒5200與另一個顆粒5200之間產生未沉積顆粒5200的區域。
接著，粒子5203到達基板5220的表面(參照圖38D)。
粒子5203不能沉積在顆粒5200的表面等活性區域。由此，以填入未沉積顆粒5200的區域的方式沉積。在顆粒5200之間粒子5203在橫向方向上生長(也稱為橫向生長)，由此將顆粒5200之間連接。如此，粒子5203沉積到填滿未沉積顆粒5200的區域為止。該機制類似於原子層沉積(ALD：Atomic Layer Deposition)法的沉積機制。
此外，在顆粒5200之間粒子5203橫向生長的機制有可能有多個。例如，如圖38E所示，有從第一層M-Zn-O層的側面連接的機制。此時，在形成第一層M-Zn-O層後，依次連接In-O層、第二層M-Zn-O層的每一層(第一機制)。
或者，有時會出現如下情況：如圖39A所示，首先第一層M-Zn-O層的每一個側面都鍵合於一個粒子5203。接著，如圖39B所示，In-O層的每一個側面都鍵合於一個粒子5203。接著，如圖39C所示，第二層M-Zn-O層的每一個側面都鍵合於一個粒子5203而連接(第二機制)。此外，有時由於同時發生圖39A、圖39B及圖39C所示的情況而發生連接(第三機制)。
如上所述，顆粒5200間的粒子5203的橫向生長機制有上述的三種。注意，粒子5203有可能根據其他機制在顆粒5200間橫向生長。
因此，當多個顆粒5200朝向彼此不同的方向時，藉由粒子5203一邊橫向生長一邊填入多個顆粒5200間，可以抑制晶界的形成。此外，由於在多個顆粒5200間粒子5203平滑地連接，所以形成與單晶及多晶都不同的結晶結構。換言之，形成在微小的結晶區域(顆粒5200)間具有應變的結晶結構。如此，由於填入結晶區域間的區域為應變的結晶區域，所以可以認為將該區域稱為非晶結構是不適當的。
在粒子5203結束填入顆粒5200間時，形成具有與顆粒5200大致相同的厚度的第一層。在第一層上沉積新的第一個顆粒5200。然後，形成第二層。並且，藉由反復進行上述沉積，形成具有疊層體的薄膜結構(參照圖36D)。
此外，顆粒5200的沉積機制根據基板5220的表面溫度等而變化。例如，在基板5220的表面溫度較高時，顆粒5200在基板5220的表面發生遷移。其結果，由於顆粒5200與其他顆粒5200直接連接而不夾著粒子5203的比例增加，所以成為配向性高的CAAC-OS。在形成CAAC-OS時的基板5220的表面溫度為100℃以上且低於500℃，較佳為140℃以上且低於450℃，更佳為170℃以上且低於400℃。因此，即使作為基板5220使用第八世代以上的大面積基板，也幾乎不產生翹曲等。
另一方面，在基板5220的表面溫度較低時，顆粒5200在基板5220的 表面不容易發生遷移。其結果，由於顆粒5200的堆積而成為配向性低的nc-OS(ranocrystalline Oxide Semiconductor：奈米晶氧化物半導體)等(參照圖40)。在nc-OS中，由於顆粒5200帶負電，有可能顆粒5200以彼此隔有一定間隔的方式沉積。因此，雖然nc-OS的配向性較低，但因其略有規律性，所以與非晶氧化物半導體相比具有緻密的結構。
在CAAC-OS中，當顆粒彼此之間的間隙極小時，有時形成有一個大顆粒。在一個大顆粒內具有單晶結構。例如，從頂面看來顆粒的尺寸有時為10nm以上且200nm以下、15nm以上且100nm以下或20nm以上且50nm以下。
如上述模型那樣，可以認為顆粒5200沉積於基板5220的表面。即使被形成面不具有結晶結構，也能夠形成CAAC-OS，由此可知這是與磊晶生長不同的生長機制。此外，CAAC-OS及nc-OS在大面積的玻璃基板等上也能夠均勻地進行成膜。例如，即使基板5220的表面(被形成面)結構為非晶結構(例如非晶氧化矽)，也能夠形成CAAC-OS。
此外，可知即使在基板5220的表面(被形成面)為凹凸狀的情況下，顆粒5200也根據其形狀排列。
實施方式7
在本實施方式中，參照圖41及圖42說明實施方式1所示的利用電晶體的半導體裝置的一個例子。
圖41所示的半導體裝置700包括：設置在基板770中的電晶體M71及光電二極體740；設置在層761中的電晶體M70；絕緣膜791至793；以及設置在電晶體M71及光電二極體740上的佈線層W1至W4。層761層疊在佈線層W3上。
電晶體M70可以使用實施方式1所示的電晶體。作為電晶體M70的第二閘極(背閘極)，在佈線層W3中形成有導電層780。
基板770的詳細結構可以參照圖18所示的基板270的記載。作為一個例子，在圖41中，將矽晶圓用於基板770。另外，與圖18所示的電晶體M1、M2同樣，電晶體M71是矽電晶體。
光電二極體740包括：具有陽極及陰極中的一個的功能的導電層741；具有陽極及陰極中的另一個的功能的導電層742；以及與導電層742電連接的導電層743。導電層741至743可以藉由對基板770注入雜質來製造。
在圖41中，雖然以電流流在相對於基板770的縱方向的方式設置光電二極體740，但是也可以以電流流在相對於基板770的橫方向的方式設置光電二極體740。
絕緣膜791至793的詳細結構可以參照圖18所示的絕緣膜291至293 的記載。
在圖41中，可以以互相重疊的方式形成光電二極體740與電晶體M70。因此，使用半導體裝置700的影像感測器可以提高像素的集成度。換言之，可以提高成像裝置的解析度。
注意，雖然在圖41中示出了光電二極體740與電晶體M71設置在同一基板770中的結構，但是並不侷限於此，例如，也可以將電晶體M71設置在基板770中，並將在其他基板中製造的光電二極體貼合於此。另外，也可以不將電晶體M71設置在基板770中，並與電晶體M70同樣地使用OS電晶體作為電晶體M71。另外，也可以在基板770中設置電容器、二極體、電阻元件等。
圖42所示的半導體裝置701示出在圖41所示的半導體裝置700中設置在基板770中的光電二極體被設置在層761上的例子。
在半導體裝置701中，在層761上形成有佈線層W4至W6。另外，在佈線層W5上層疊有層762。
在層762中形成有光電二極體784。光電二極體784包括電極786、光電轉換層781及透光導電層782。另外，在不包括電極786的區域設置有分隔壁777。
光電轉換層781可以使用硒類材料。使用硒類材料的光電二極體784具有對可見光的外部量子效率高的特性。另外，光電二極體784可以是因突崩潰現象而使電子放大量相對於入射光量大的高靈敏度的感測器。另外，由於硒類材料的光吸收係數高，因此具有易於將光電轉換層781形成得較薄的優點。
作為硒類材料，可以使用非晶硒或結晶硒。例如，藉由在形成非晶硒之後進行加熱處理，可以得到結晶硒。藉由使結晶硒的粒徑小於像素間距，可以降低各像素間的特性偏差。另外，與非晶硒相比，結晶硒具有對可見光的光譜靈敏度及光吸收係數更高的特性。
注意，雖然圖式示出光電轉換層781為單層的情況，但是也可以採用在硒類材料的受光面一側作為電洞阻擋層設置氧化鎵或氧化鈰等，並在電極786一側作為電子阻擋層設置氧化鎳或硫化銻等的結構。
另外，光電轉換層781也可以是包含銅、銦和硒的化合物(CIS)的層。或者，也可以是包含銅、銦、鎵和硒的化合物(CIGS)的層。在CIS及CIGS中，可以與硒的單層同樣地形成能夠利用突崩潰現象的光電轉換元件。另外，CIS及CIGS是p型半導體，為了形成接合也可以以與p型半導體接觸的方式設置n型半導體的硫化鎘或硫化鋅等。
為了使突崩潰現象發生，較佳為對光電轉換元件施加較高的電壓(例如，10V以上)。由於電晶體M70(OS電晶體)具有其汲極耐壓高於矽電晶體的特性，因此可以更容易地對光電轉換元件施加較高的電壓。因此，藉由組合汲極耐壓高的OS電晶體與包括使用硒類材料的光電轉換層的光電二極體，可以實現高靈敏度且高可靠性的成像裝置。
分隔壁777可以使用無機絕緣體或絕緣有機樹脂等形成。另外，分隔壁777也可以著色成黑色等以遮蔽照射到電晶體等的光及/或確定受光部的面積。
半導體裝置701的其他構成要素的詳細結構可以參照半導體裝置700的記載。
圖41及圖42中的沒有符號及陰影圖案的區域由絕緣體構成。作為上述絕緣體，可以使用包含選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等中的一種以上的材料的絕緣體。另外，該區域也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等有機樹脂。
實施例1
在本實施例中，藉由元件模擬對實施方式1所示的OS電晶體的電特性進行計算。
使用元件模擬軟體Atlas(Silvaco公司)對三維結構的電晶體的電特性進行計算。圖25A至圖27D示出由元件模擬假定的電晶體結構。將圖25A至圖25D所示的電晶體稱為FET-A，將圖26A至圖26D所示的電晶體稱為FET-B，將圖27A至圖27D所示的電晶體稱為FET-C。
圖25A是FET-A的俯視圖。圖25B是圖25A中的點劃線Y1-Y2的剖面圖。同樣地，圖25C是點劃線X1-X2的剖面圖。同樣地，圖25D是點劃線X3-X4的剖面圖。
圖25A至圖25D所示的FET-A示意性地示出圖6A至圖6D的電晶體10E。在圖25A至圖25D中，半導體S1a相當於半導體21a，半導體S1b相當於半導體21b，半導體S2a相當於半導體22a，半導體S2b相當於半導體22b，半導體S3相當於半導體23。除此之外，電極GE具有閘極電極的功能，電極SE具有源極電極的功能，電極DE具有汲極電極的功能，絕緣膜GI具有閘極絕緣膜的功能，絕緣膜P1具有基底絕緣膜的功能。在FET-A中，沒有假定背閘極等第二閘極電極。注意，由於使用元件模擬，FET-A的鰭數為兩個，而省略層間絕緣膜等不對元件模擬的結果產生影響的部分。
圖26A表示FET-B的俯視圖。圖26B表示圖26A中的點劃線Y1-Y2的 剖面圖。同樣地，圖26C表示點劃線X1-X2的剖面圖。同樣地，圖26D表示點劃線X3-X4的剖面圖。
圖26A至圖26D所示的FET-B是設置一個半導體S1代替FET-A的半導體S1a、S1b的情況。如圖1A至圖1D及圖2A至圖2D的半導體21那樣，半導體S1被多個鰭共同使用。
圖27A表示FET-C的俯視圖。圖27B表示圖27A中的點劃線Y1-Y2的剖面圖。同樣地，圖27C表示點劃線X1-X2的剖面圖。同樣地，圖27D表示點劃線X3-X4的剖面圖。
圖27A至圖27D所示的FET-C是FET-A的鰭數為一個的情況。
除此之外，表1示出藉由元件模擬假定的各參數。
假定半導體S3是由具有In：Ga：Zn=1：3：2的組成的靶材形成的 In-Ga-Zn氧化物半導體。
同樣地，假定半導體S1、S1a、S1b是由具有In：Ga：Zn=1：3：2的組成的靶材形成的In-Ga-Zn氧化物半導體。半導體S1、S1a、S1b的各物理常數可以參照半導體S3的值。
假定半導體S2、S2a、S2b是由具有In：Ga：Zn=1：1：1的組成的靶材形成的In-Ga-Zn氧化物半導體。
另外，在半導體S2、S2a、S2b中，假定電極SE及電極DE下的包含5×1018cm-3的施體的n+區域。
圖28A及圖28B示出元件模擬的結果。圖28A示出WOS(鰭寬度)為50nm時的VG-ID特性(閘極電壓及汲極電流)。另外，圖28B示出WOS為30nm時的VG-ID特性。
藉由圖28A和圖28B的結果，具有兩個鰭的FET-A及FET-B的通態電流(汲極電流)的值是具有一個鰭的FET-C的通態電流的值的兩倍左右。這是因為，鰭數越多，能夠使通態電流流過的通道的數量越多，而使通態電流增大。
另外，在比較FET-A與FET-B時，在圖28A和圖28B中，確認到FET-A 的通態電流較大。在FET-A中，用作通道的半導體S2a、S2b的側面完全被GE圍繞，而在FET-B中，半導體S2a、S2b的側面的一部分沒有被GE圍繞。因此可以認為FET-A比FET-B的通態電流增大。
由此，確認到具有多個鰭的多通道FET的通態電流比具有一個鰭的單通道FET的通態電流大。另外，確認到在將相鄰的鰭完全分離時，通態電流的增大更顯著。
實施例2
在本實施例中，對當將實施方式1所示的電晶體適用於記憶體時的記憶體的工作頻率進行計算。
首先，在計算記憶體的工作頻率之前，考慮電晶體的頻率特性。電晶體的截止頻率fT可以以如下數式表示。在數式(1)中，gm表示互導，CG表示閘極電容。
接著，使用元件模擬對在實施例1中假定的FET-A及FET-C的頻率特 性進行計算。圖29示出其結果。圖29示出VD=1V、VG=3V、WOS=30nm時的FET-A及FET-C的頻率特性。藉由圖29的結果，確認到FET-A及FET-C的頻率特性幾乎一致。這是因為在FET-C的gm是FET-A的gm的兩倍的同時，其CG也是FET-A的CG的兩倍，而在以數式(1)表示的截止頻率fT中FET-A與FET-C之間觀察不到差異。藉由圖29的結果，計算出FET-A及FET-C的截止頻率fT(Current Gain(電流增益)成為0dB的頻率)大約為10GHz。
接著，對記憶體的工作頻率進行計算。例如，當對圖12至圖19B所示的包括電容器的電荷積累型的記憶體使用單通道FET時，記憶體的工作頻率fsingle可以以如下數式表示。在數式(2)中，CL表示負載電容。
注意，在本說明書中，負載電容CL表示為了保持資料而具有在記憶單元中積蓄電荷的功能的電容器的電容。例如，表示圖12、圖13、圖14及圖16中的電容器C0或圖19A及圖19B中的電容器131的電容。
接著，考慮使用實施方式1所示的多通道FET時的記憶體的工作頻率fmulti。根據圖29所示的元件模擬的結果，當鰭數為n時，多通道FET中的gm及CG是單通道FET中的gm及CG的n倍。多通道FET的工作頻率fmulti可以 以如下數式表示。
在從數式(2)導出數式(3)的過程中，假定負載電容CL是固定的。
藉由比較數式(2)與數式(3)可知，藉由將多通道FinFET用於記憶體，與使用單通道FinFET的情況相比，其負載電容CL成為1/n倍，且記憶體的工作速度得到提高。
使用數式(3)對使用多通道FinFET時的記憶體的工作頻率fmulti進行計算。圖30示出計算結果。
在圖30的圖表中，縱軸示出記憶體的工作頻率fmulti，橫軸示出鰭數n除以負載電容CL而得到的值(n/CL)。
注意，在用數式(3)計算時，從圖28B的FET-C的VG-ID特性(VD=1V，VG=3V，WOS=30nm)計算出互導gm。另外，閘極電容CG是藉由將從圖29求得的FET-C的截止頻率fT的值代入數式(1)中而計算出的。
從圖30的計算結果可知，在增加n/CL的值時，工作頻率fmulti增加，而在進一步增加n/CL的值時，在截止頻率為fT時飽和。尤其是，可知當假定負載電容CL為固定時，在增加n的值時，工作頻率fmulti增加，而在進一步增加n的值時，在截止頻率為fT時飽和。
為了提高記憶體的工作速度，較佳為在不使工作頻率fmulti飽和的範圍內增加n/CL的值。
從圖30可知，n/CL為200×1015F-1以下，較佳為50×1015F-1以下，更佳為25×1015F-1以下。
另外，在考慮n/CL的下限值時，n必須是2以上，負載電容CL至多為1pF，所以n/CL較佳為2/10-12F-1=2×1012F-1以上。
由此，可知藉由將記憶體適用於多通道FET，能夠提高記憶體的工作速度。
10A‧‧‧電晶體
11‧‧‧基板
12‧‧‧絕緣膜
13‧‧‧絕緣膜
14‧‧‧絕緣膜
17‧‧‧絕緣膜
18‧‧‧絕緣膜
19‧‧‧絕緣膜
21‧‧‧半導體
22a‧‧‧半導體
22b‧‧‧半導體
22c‧‧‧半導體
22d‧‧‧半導體
23‧‧‧半導體
24‧‧‧導電膜
25‧‧‧導電膜
26a‧‧‧鰭
26b‧‧‧鰭
26c‧‧‧鰭
26d‧‧‧鰭

Claims (17)

  1. 一種電晶體，包括：絕緣體上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；該第一氧化物半導體膜上的第三氧化物半導體膜；該第一氧化物半導體膜、該第二氧化物半導體膜及該第三氧化物半導體膜上的第四氧化物半導體膜；該第四氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，其中，該第二氧化物半導體膜及該第三氧化物半導體膜包括隔著該閘極電極互相相對的區域。
  2. 根據申請專利範圍第1項之電晶體，其中該第一至第三氧化物半導體膜包括銦、鋅及金屬，並且該金屬為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf。
  3. 根據申請專利範圍第2項之電晶體，其中該第一氧化物半導體膜及該第四氧化物半導體膜具有大於該第二氧化物半導體膜及該第三氧化物半導體膜的該金屬相對於銦的原子個數比。
  4. 根據申請專利範圍第1項之電晶體，其中該第四氧化物半導體膜與該第一氧化物半導體膜接觸。
  5. 根據申請專利範圍第1項之電晶體，其中該第四氧化物半導體膜與該絕緣體接觸。
  6. 一種電子裝置，包括：申請專利範圍第1項之電晶體；以及麥克風、揚聲器、顯示部及操作鍵中的至少一個。
  7. 一種電晶體，包括：絕緣體上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；該第一氧化物半導體膜上的第三氧化物半導體膜；該第一氧化物半導體膜、該第二氧化物半導體膜及該第三氧化物半導體膜上的第四氧化物半導體膜；該第四氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，其中，該第二氧化物半導體膜及該第三氧化物半導體膜包括隔著該閘極電極互相相對的區域，該閘極絕緣膜包括與該第四氧化物半導體膜的頂面接觸的區域，該第一氧化物半導體膜包括隔著該第二氧化物半導體膜與該閘極電極重疊的第一部分，並且，該第一氧化物半導體膜包括隔著該第三氧化物半導體膜與該閘極電極重疊的第二部分。
  8. 根據申請專利範圍第7項之電晶體，其中該第一至第三氧化物半導體膜包括銦、鋅及金屬，並且該金屬為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf。
  9. 根據申請專利範圍第8項之電晶體， 其中該第一氧化物半導體膜及該第四氧化物半導體膜具有大於該第二氧化物半導體膜及該第三氧化物半導體膜的該金屬相對於銦的原子個數比。
  10. 根據申請專利範圍第7項之電晶體，其中該第四氧化物半導體膜與該第一氧化物半導體膜接觸。
  11. 根據申請專利範圍第7項之電晶體，其中該第四氧化物半導體膜與該絕緣體接觸。
  12. 一種電子裝置，包括：申請專利範圍第7項之電晶體；以及麥克風、揚聲器、顯示部及操作鍵中的至少一個。
  13. 一種電晶體，包括：第一至第N鰭，該N是2以上的自然數，其中該第一鰭包括第一氧化物半導體膜及第二氧化物半導體膜，第二鰭包括第三氧化物半導體膜及第四氧化物半導體膜；該第一鰭及該第二鰭上的第五氧化物半導體膜；該第五氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，其中，該第一氧化物半導體膜及該第三氧化物半導體膜包括隔著該閘極電極互相相對的區域，該第二氧化物半導體膜及該第四氧化物半導體膜包括隔著該閘極電極互相相對的區域，該第二氧化物半導體膜包括該第一氧化物半導體膜與該第五氧化物半 導體膜之間的第一部分，該閘極電極與該第一部分隔著該閘極絕緣膜互相重疊，該第四氧化物半導體膜包括該第三氧化物半導體膜與該第五氧化物半導體膜之間的第二部分，並且，該閘極電極與該第二部分隔著該閘極絕緣膜互相重疊。
  14. 根據申請專利範圍第13項之電晶體，其中該第一至第三氧化物半導體膜包括銦、鋅及金屬，並且該金屬為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf。
  15. 根據申請專利範圍第14項之電晶體，其中該第一、第三及第五氧化物半導體膜具有大於該第二及第四氧化物半導體膜的該金屬相對於銦的原子個數比。
  16. 一種記憶體，包括：申請專利範圍第13項之電晶體；以及連接於該電晶體的電極的電容器，其中，該N除以該電容器的負載電容而得到的值為2×1012F-1以上且200×1015F-1以下。
  17. 一種電子裝置，包括：申請專利範圍第13項之電晶體；以及麥克風、揚聲器、顯示部及操作鍵中的至少一個。
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