KR20200132917A - 금속 산화물 및 금속 산화물을 포함한 트랜지스터 - Google Patents

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슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 금속 산화물을 제공한다. 결정성 금속 산화물이고, 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 캐리어가 전송된다. 또한 제 1 층은 원소 M(M은 Al, Ga, Y, 및 Sn 중에서 선택된 하나 또는 복수)과 Zn을 포함하고, 제 2 층은 In을 포함한다.

Description

금속 산화물 및 금속 산화물을 포함한 트랜지스터
본 발명의 일 형태는 금속 산화물 및 금속 산화물을 포함한 트랜지스터에 관한 것이다. 또는 본 발명의 일 형태는 반도체 장치, 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 전자 기기 등은 반도체 장치를 갖는다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
산화물 반도체에서 단결정도 비정질도 아닌 CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 및 비특허문헌 2 참조).
비특허문헌 1 및 비특허문헌 2에는, CAAC 구조를 갖는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다.
또한 1980년대 후반에는, 트랜지스터의 채널 형성 영역으로서 에너지 밴드 폭이 큰 층과, 에너지 밴드 폭이 작은 반도체층이 양자론적으로 상호 작용하는 다층 구성의 기술이 개시되었다(특허문헌 1 참조).
특허문헌 1에서는, 트랜지스터의 채널 형성 영역에 반도체층-절연체층-반도체층으로 반복되는 다층 구조로 이루어진 초격자(supper lattice) 구조가 제공되어 있고, 각 층은 상기 층의 면이 캐리어의 이동 방향을 따르도록 적층되어 있다.
일본 공개특허공보 특개소63-94680호
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, pp.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, pp.04ED18-1-04ED18-10
본 발명의 일 형태는 신규 금속 산화물을 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 신규 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 주파수 특성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태는 장기간 데이터를 유지할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 결정성 금속 산화물이고, 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 캐리어가 전송(傳送)된다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물이고, 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층 및 제 2 층의 각각은 결정성 금속 산화물의 피형성면에 대하여 실질적으로 평행하게 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 캐리어가 전송된다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물이고, 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층은 원소 M(M은 Al, Ga, Y, 및 Sn 중에서 선택된 하나 또는 복수)과 Zn을 포함하고, 제 2 층은 In을 포함하고, 제 1 층 및 제 2 층의 각각은 결정성 금속 산화물의 피형성면에 대하여 실질적으로 평행하게 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 캐리어가 전송된다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물이고, 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층 및 제 2 층의 각각은 결정성 금속 산화물의 피형성면에 대하여 실질적으로 수직으로 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 캐리어가 전송된다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물이고, 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층은 원소 M(M은 Al, Ga, Y, 및 Sn 중에서 선택된 하나 또는 복수)과 Zn을 포함하고, 제 2 층은 In을 포함하고, 제 1 층 및 제 2 층의 각각은 결정성 금속 산화물의 피형성면에 대하여 실질적으로 수직으로 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 캐리어가 전송된다.
상기 결정성 금속 산화물에서, 제 1 층과 제 2 층 사이의 거리는 1nm 이하인 것이 바람직하다. 또한 상기 결정성 금속 산화물에서는, 결정성 금속 산화물을 c축 방향에서 TEM 관찰한 경우에, 결정성 금속 산화물이 육각형의 격자점을 갖는 것이 바람직하다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터이고, 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층 및 제 2 층은 각각 상기 트랜지스터의 채널 길이 방향에 대하여 실질적으로 평행하게 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 게이트에 전압을 인가하여 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 소스로부터 드레인으로 캐리어가 전송된다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터이고, 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층 및 제 2 층의 각각은 결정성 금속 산화물의 피형성면에 대하여 실질적으로 평행하게 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 게이트에 전압을 인가하여 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 소스로부터 드레인으로 캐리어가 전송된다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터이고, 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층 및 제 2 층의 각각은 결정성 금속 산화물의 피형성면에 대하여 실질적으로 수직으로 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 게이트에 전압을 인가하여 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 소스로부터 드레인으로 캐리어가 전송된다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터이고, 결정성 금속 산화물은 제 1 금속 산화물과, 제 1 금속 산화물 위의 제 2 금속 산화물과, 제 2 금속 산화물 위의 제 3 금속 산화물을 갖고, 제 1 금속 산화물, 제 2 금속 산화물, 및 제 3 금속 산화물은 각각 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 1 층 및 제 2 층은 각각 상기 트랜지스터의 채널 길이 방향에 대하여 실질적으로 평행하게 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 게이트에 전압을 인가하여 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 소스로부터 드레인으로 캐리어가 전송된다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터이고, 결정성 금속 산화물은 제 1 금속 산화물과, 제 1 금속 산화물 위의 제 2 금속 산화물과, 제 2 금속 산화물 위의 제 3 금속 산화물을 갖고, 제 1 금속 산화물, 제 2 금속 산화물, 및 제 3 금속 산화물은 각각 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 2 금속 산화물이 갖는 제 1 층 및 제 2 금속 산화물이 갖는 제 2 층의 각각은 제 2 금속 산화물의 피형성면에 대하여 실질적으로 평행하게 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 게이트에 전압을 인가하여 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 소스로부터 드레인으로 캐리어가 전송된다.
상기 트랜지스터에서는, 트랜지스터의 채널 폭 방향에서, 제 3 금속 산화물은 제 2 금속 산화물의 상면 및 측면을 덮고, 게이트는 제 2 금속 산화물의 상면 및 측면을 덮고, 제 2 금속 산화물의 측면에서 제 3 금속 산화물의 c축 방향과 제 2 금속 산화물의 c축 방향은 다른 것이 바람직하다.
또한 본 발명의 다른 일 형태는 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터이고, 결정성 금속 산화물은 제 1 금속 산화물과, 제 1 금속 산화물 위의 제 2 금속 산화물과, 제 2 금속 산화물 위의 제 3 금속 산화물을 갖고, 제 1 금속 산화물, 제 2 금속 산화물, 및 제 3 금속 산화물은 각각 제 1 층과 제 2 층을 갖고, 제 1 층은 제 2 층보다 밴드 갭이 넓고, 제 2 금속 산화물이 갖는 제 1 층 및 제 2 금속 산화물이 갖는 제 2 층의 각각은 제 2 금속 산화물의 피형성면에 대하여 실질적으로 수직으로 배치되고, 제 1 층 및 제 2 층으로 결정 격자가 형성되고, 게이트에 전압을 인가하여 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 제 2 층을 통하여 소스로부터 드레인으로 캐리어가 전송된다.
상기 트랜지스터에서는, 게이트에서 제 2 금속 산화물과 중첩되지 않는 제 1 영역의 밑면은 제 2 금속 산화물의 밑면보다 위치가 낮고, 게이트에서 제 1 영역과 제 2 금속 산화물을 끼워 대향하여 위치하는 제 2 영역의 밑면은 제 2 금속 산화물의 밑면보다 위치가 낮은 것이 바람직하다.
또한 상기 트랜지스터는 제 1 금속 산화물 아래에 제 2 금속 산화물과 게이트가 중첩되는 영역의 적어도 일부와 중첩하여 제 2 게이트를 갖는 것이 바람직하다.
또한 상기 트랜지스터에서, 트랜지스터의 채널 길이 및 채널 폭 중 어느 한쪽 또는 양쪽은 100nm 이하의 영역을 갖는 것이 바람직하다.
또한 상기 트랜지스터에서, 제 1 층은 원소 M(M은 Al, Ga, Y, 및 Sn 중에서 선택된 하나 또는 복수)과 Zn을 포함하고, 제 2 층은 In을 포함하는 것이 바람직하다.
본 발명의 일 형태에 의하여 신규 금속 산화물을 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신규 트랜지스터를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 주파수 특성이 높은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다.
또한 본 발명의 일 형태에 의하여 장기간 데이터를 유지할 수 있는 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 정보의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 트랜지스터의 단면도, 밴드 다이어그램을 설명하는 도면, 본 발명의 일 형태에 따른 금속 산화물이 갖는 결정을 설명하는 도면, 및 상기 결정의 전도대 하단의 에너지를 설명하는 도면.
도 2는 금속 산화물의 결정의 층 구조, 및 금속 산화물의 원자의 격자 진동과 캐리어 전송을 설명하는 도면.
도 3은 금속 산화물의 원자의 격자 진동과 캐리어 전송을 설명하는 도면.
도 4는 본 발명의 일 형태에 따른 트랜지스터의 사시도.
도 5는 본 발명의 일 형태에 따른 트랜지스터의 단면도 및 본 발명의 일 형태에 따른 금속 산화물이 갖는 결정을 설명하는 도면.
도 6은 본 발명의 일 형태에 따른 트랜지스터의 단면도.
도 7은 본 발명의 일 형태에 따른 트랜지스터의 사시도.
도 8은 본 발명의 일 형태에 따른 트랜지스터의 단면도.
도 9는 본 발명의 일 형태에 따른 트랜지스터의 사시도.
도 10은 본 발명의 일 형태에 따른 트랜지스터의 단면도, 밴드 다이어그램을 설명하는 도면, 및 본 발명의 일 형태에 따른 금속 산화물이 갖는 결정을 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 13은 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 그리고 그 화상 해석 이미지.
도 14는 산화물 반도체의 단면 TEM 이미지 및 국소적인 푸리에 변환 이미지.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 18은 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도.
도 19는 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도.
도 20은 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도 및 모식도.
도 21은 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 회로도.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 모식도.
도 23은 본 발명의 일 형태에 따른 기억 장치의 모식도.
도 24는 본 발명의 일 형태에 따른 전자 기기를 나타낸 도면.
도 25는 본 발명의 실시예에 따른 단면 TEM 이미지.
도 26은 본 발명의 실시예에 따른 단면 TEM 이미지.
도 27은 실시예에 따른 시료의 단면 TEM 이미지 및 EDX 선 분석을 설명하는 도면.
도 28은 트랜지스터의 VG-ID 특성의 온도 의존성을 설명하는 도면.
도 29는 동작 주파수의 산출 방법을 설명하는 도면.
도 30은 동작 주파수의 산출 결과를 나타낸 도면.
도 31은 동작 주파수의 산출 결과를 나타낸 도면.
도 32는 본 발명의 일 형태에서의 산화물 반도체의 캐리어 농도 및 Hall 이동도를 설명하는 도면.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 도면에 반영하지 않은 경우가 있다. 또한 도면에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도("평면도"라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한 본 명세서 등에 기재되는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 그러므로 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어, 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다.
여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)을 갖고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흐르게 할 수 있는 것이다. 또한 본 명세서 등에서 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 경우가 있다.
또한 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서 등에서 채널 길이는 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 채널 길이 방향에 수직인 방향의 채널 형성 영역의 길이를 말한다. 또한 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서 등에서 채널 폭은 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 본 명세서 등에서 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 "실효적인 채널 폭"이라고도 함)과 트랜지스터의 상면도에서 나타내는 채널 폭(이하 "외관상 채널 폭"이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 더 크다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 추정하기 어려운 경우가 있다. 예를 들어, 설곗값으로부터 실효적인 채널 폭을 추정하기 위해서는, 반도체의 형상이 이미 알려져 있다는 가정이 필요하다. 따라서 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서 등에서 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서 등에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
또한 본 명세서 등에서 산화질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 또한 질화산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다.
또한 본 명세서 등에서 "절연체"라는 용어를 절연막 또는 절연층이라고 바꿔 말할 수 있다. 또한 "도전체"라는 용어를 도전막 또는 도전층이라고 바꿔 말할 수 있다. 또한 "반도체"라는 용어를 반도체막 또는 반도체층이라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 본 명세서 등에서 배리어막이란, 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 막이고, 상기 배리어막이 도전성을 갖는 경우에는 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉, OS 트랜지스터라고 기재하는 경우에는, 산화물 또는 산화물 반도체를 갖는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 인가하였을 때, 트랜지스터를 흐르는 채널 폭 1μm당 전류가 실온에서 1Х10-20A 이하, 85℃에서 1Х10-18A 이하, 또는 125℃에서 1Х10-16A 이하인 것을 말한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 금속 산화물 및 상기 금속 산화물을 갖는 트랜지스터에 대하여 도 1 내지 도 10을 사용하여 설명한다.
<트랜지스터의 구성예>
도 1의 (A)는 본 발명의 일 형태에 따른 트랜지스터(10)의 채널 길이 방향의 단면도이다.
도 1의 (A)에 도시된 바와 같이, 트랜지스터(10)는 기판(도시하지 않았음) 위에 배치된 산화물(230)과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)를 갖는다. 또한 산화물(230)은 트랜지스터(10)의 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)으로서 기능하는 영역(234)과, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b))을 갖는다. 절연체(250)는 게이트 절연막으로서 기능한다. 또한 도전체(260)는 게이트 전극으로서 기능한다.
또한 도 1의 (B)는, 도 1의 (A)에 도시된 트랜지스터에서, X1-X2로 나타낸 일점쇄선에서의 밴드 다이어그램의 모델이다. 도 1의 (B)에서는 k 공간을 무시하였다. 또한 도 1의 (B)에서는 게이트와 소스 사이에 전압을 인가하지 않는 상태를 나타내었다. 도전체(260)에 위치하는 실선은 도전체(260)의 페르미면의 위치를 나타낸다. 또한 절연체(250)에 위치하는 실선은 절연체(250)의 전도대 하단의 위치를 나타낸다. 또한 산화물(230)에 위치하는 실선은 산화물(230)의 전도대 하단의 위치를 나타낸다.
트랜지스터(10)에서는 게이트에 인가하는 전위에 의하여 채널부의 저항을 제어할 수 있다. 즉, 게이트에 인가하는 전위에 의하여 소스와 드레인 사이의 도통(트랜지스터가 온 상태)·비도통(트랜지스터가 오프 상태)을 제어할 수 있다.
트랜지스터(10)에서는, 채널 형성 영역을 포함하는 산화물(230)에, 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 산화물 반도체는 실리콘 등으로 이루어지는 반도체와 비교하여, 트랜지스터의 스위칭 특성이 양호하고, 오프 전류가 매우 작기 때문에 바람직하다.
또한 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류(오프 전류)가 매우 작기 때문에 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체 내의 채널 형성 영역에 불순물 및 산소 결손이 존재하면, 전기 특성이 변동되기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서 채널 형성 영역 내의 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 절연체(250) 등을 통하여 산화물(230)에 산소를 공급하여, 산소 결손을 보전(補塡)하면 좋다. 이로써, 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한 산화물(230)에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
예를 들어 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 특히 원소 M에는 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 또는 주석(Sn)을 사용하는 것이 좋다. 또한 산화물(230)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
또한 산화물(230) 위에서 접하도록 소스 전극이나 드레인 전극으로서 기능하는 도전막을 제공하여도 좋다. 이때, 상기 도전막에 포함되는 원소가 산화물(230)의 산소를 흡수하는 기능을 갖는 경우, 산화물(230)과 상기 도전막 사이 또는 산화물(230)의 표면 근방에 저저항 영역이 부분적으로 형성되는 경우가 있다. 이 경우, 상기 저저항 영역에서는 산소 결손에 들어간 불순물(수소, 질소, 금속 원소 등)이 도너로서 기능하여, 캐리어 밀도가 증가하는 경우가 있다. 또한 상기 저저항 영역의 적어도 일부는, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)에 포함된다.
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
트랜지스터의 채널 형성 영역에는, 상기 트랜지스터의 온 전류를 높이는 금속 산화물을 사용하는 것이 바람직하다. 상기 트랜지스터의 온 전류를 높이기 위해서는, 상기 트랜지스터에 사용하는 금속 산화물의 이동도를 높이는 것이 좋다. 금속 산화물의 이동도를 높이기 위해서는, 캐리어 전송을 향상시키거나, 또는 캐리어 전송에 영향을 미치는 산란원을 저감할 필요가 있다.
그래서 채널 형성 영역을 포함하는 산화물(230)에, 결정성 금속 산화물을 사용하는 것이 바람직하다. 또한 금속 산화물이 갖는 결정은 제 1 층과 제 2 층을 갖고, 상기 제 1 층 및 상기 제 2 층이 번갈아 적층된 결정 구조를 갖는 것이 바람직하다. 또한 상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓은 것이 바람직하다. 또한 본 명세서 등에서는, 제 1 층이 제 2 층보다 밴드 갭이 넓다는 것을 "제 1 층은 와이드 갭을 갖는다"라고 표현하는 경우가 있다. 또한 제 2 층이 제 1 층보다 밴드 갭이 좁다는 것을 "제 2 층은 내로 갭을 갖는다"라고 표현하는 경우가 있다. 즉, 결정성 금속 산화물은, 내로 갭을 갖는 제 2 층이, 와이드 갭을 갖는 제 1 층에 끼워진 결정을 갖는 것이 바람직하다.
산화물(230)이 갖는 제 1 층과 제 2 층은 각각 트랜지스터(10)의 채널 길이 방향에 대하여 실질적으로 평행하게 배치된다. 또한 산화물(230)이 갖는 제 1 층과 제 2 층의 연장 방향이 각각 트랜지스터(10)의 채널 길이 방향에 대하여 실질적으로 평행하다고도 할 수 있다. 또한 산화물(230)이 갖는 제 1 층과 제 2 층의 각각은, 산화물(230)의 피형성면에 대하여 실질적으로 평행하게 배치되는 것이 바람직하다.
결정성 금속 산화물로서는, 예를 들어 단결정 산화물 반도체, CAAC-OS가 있다. 결정성 금속 산화물은 캐리어 전송을 향상시킬 수 있다. 따라서 상기 금속 산화물의 이동도가 높아지고, 상기 금속 산화물을 사용한 트랜지스터의 온 전류가 높아지므로, 상기 트랜지스터의 전기 특성을 향상시킬 수 있다.
[캐리어 전송 모델]
이하에서는, 결정성 금속 산화물의 캐리어 전송 모델에 대하여 설명한다. 여기서는 결정성 금속 산화물의 예로서 CAAC-OS를 제시한다. 또한 상기 금속 산화물은 인듐, 원소 M, 아연, 및 산소로 구성된 금속 산화물(In-M-Zn 산화물이라고도 함)이다.
CAAC-OS는 c축 배향성을 갖고, a-b면 방향에서 복수의 나노 결정(최대 직경이 10nm 미만인 결정 영역)이 연결되고, 변형을 갖는 결정 구조이다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
CAAC-OS를 c축 방향에서 본 경우, 나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제된다는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한 결정성 금속 산화물에서의 육각형은, 상기 금속 산화물의 c축 방향에서의 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰 이미지에서 확인할 수 있다.
도 1의 (A)에 도시된 산화물(230)의 영역(51)의 확대도를 도 1의 (C)에 도시하였다. 여기서 산화물(230)은 CAAC 구조를 갖는 In-M-Zn 산화물이다. 또한 원소 M은 Ga이고, 산화물(230)의 조성은 In:M:Zn=1:1:1[원자수비]이다. 또한 도 1의 (C)에서, CAAC 구조를 갖는 In-M-Zn 산화물의 c축(c-axis) 방향은 지면(紙面)의 상하 방향이고, a-b면 방향은 지면의 좌우 방향 및 법선 방향이다. 또한 도 1의 (C)에서는 산화물(230)로서 조성이 In:M:Zn=1:1:1[원자수비]인 CAAC 구조를 갖는 In-M-Zn 산화물을 도시하였지만 이에 한정되지 않는다. 산화물(230)은 결정성 금속 산화물이기만 하면 좋고, 예를 들어 조성식이 In(1+α)M(1-α)O3(ZnO)m(α는 0 이상 1 이하의 실수(實數), m은 0 이상의 실수)으로 나타내어지고, CAAC 구조 또는 단결정 구조를 갖는 In-M-Zn 산화물이어도 좋다.
도 1의 (C)에 도시된 바와 같이, CAAC 구조를 갖는 In-M-Zn 산화물은 인듐 및 산소를 포함한 층(이하 InO층)과, 원소 M, 아연, 및 산소를 포함한 층(이하 (M,Zn)O층)이 적층된 층상의 결정 구조(층상 결정, 층상 구조라고도 함)를 갖는 경향이 있다. 또한 본 명세서 등에서 (M,Zn)O층이란 InO층과, 상기 InO층과 c축 방향으로 인접한 InO층 사이에 위치하고, 원소 M, 아연, 및 산소를 포함하는 층을 말한다. 또한 인듐과, 원소 M 및 아연은 서로 치환될 수 있기 때문에, 인듐의 일부가 (M,Zn)O층에 포함되는 경우가 있다. 또한 원소 M의 일부 또는 아연의 일부가 InO층에 포함되는 경우가 있다.
또한 본 명세서 등에서는, 제 1 층 및 제 2 층이 번갈아 적층된 구조를 결정 구조라고 하고, 상기 결정 구조의 단위포를 어떤 공간군으로 나타낼 수 있는 경우, 상기 적층된 구조를 결정 격자라고 하는 경우가 있다. 예를 들어 CAAC 구조를 갖는 In-M-Zn 산화물의 경우, 제 1 층은 (M,Zn)O층이고, 제 2 층은 InO층이다. 또한 결정 격자는 2개의 층으로 형성되지 않아도 되고, 3개 이상의 층으로 형성되어도 좋다.
또한 제 1 층과 제 2 층 사이의 거리가 커질수록 제 1 층과 제 2 층 사이의 상호 작용이 약해져, 결정 격자는 구조적으로 불안정해진다. 따라서 상기 거리는 결정 격자를 구성하는 원자 사이의 거리에 가까운 것이 바람직하다. 예를 들어 제 1 층과 제 2 층 사이의 거리는 1nm 이하인 것이 바람직하고, 0.7nm 이하인 것이 더 바람직하고, 0.5nm 이하인 것이 더욱 바람직하다. 이로써, 제 1 층 및 제 2 층으로 형성되는 결정 격자가 구조적으로 안정된다.
또한 도 1의 (C)에 도시된 바와 같이, CAAC-OS가 갖는 결정의 c축은 산화물(230)의 피형성면 또는 막 표면에 대한 법선 방향으로 배향된다. 따라서 트랜지스터(10)의 단면도에서 CAAC-OS가 갖는 결정의 c축의 방향은 지면의 상하 방향이다. 또한 CAAC-OS가 갖는 결정의 a-b면은 산화물(230)의 피형성면 또는 막 표면에 실질적으로 평행하다. 즉, InO층 및 (M,Zn)O층의 각각은 산화물(230)의 피형성면에 대하여 실질적으로 평행하게 배치된다. 따라서 CAAC-OS가 갖는 결정의 a-b면은 지면의 좌우 방향 및 지면의 법선 방향에 평행하다.
여기서 도 1의 (B)에 나타낸 밴드 다이어그램의 모델에서의 산화물(230)의 전도대 하단의 영역(52)의 확대도를 도 1의 (D)에 도시하였다. 도 1의 (D)에서는 k 공간을 무시하였다. 또한 영역(52)은 실공간에서의 영역(51)에 상당한다.
InO층과 (M,Zn)O층은 각 층에 포함되는 구성 원소의 비율이 다르다. 따라서 InO층과 (M,Zn)O층은 밴드 갭이 다르다. 또는 InO층과 (M,Zn)O층은 전자 친화력이 다르다. 또는 InO층과 (M,Zn)O층은 진공 준위의 에너지와 전도대 하단의 에너지(Ec)의 차이가 다르다.
갈륨의 산화물은 인듐의 산화물에 비하여 밴드 갭이 넓은 것이 알려져 있다. 따라서 원소 M이 Ga인 경우, (M,Zn)O층의 밴드 갭은 InO층의 밴드 갭보다 넓은 것으로 추정된다. 또한 (M,Zn)O층의 전자 친화력은 InO층의 전자 친화력보다 작은 것으로 추정된다. 바꿔 말하면, InO층에서의 진공 준위의 에너지와 전도대 하단의 에너지의 차이는, (M,Zn)O층에서의 진공 준위의 에너지와 전도대 하단의 에너지의 차이보다 큰 것으로 추정된다. 따라서 InO층의 전도대 하단은, (M,Zn)O층의 전도대 하단보다 위치가 낮은 것으로 추정된다. 또한 (M,Zn)O층은 InO층보다 밴드 갭이 넓기 때문에, "(M,Zn)O층은 와이드 갭을 갖는다"라고 표현하는 경우가 있다. 또한 InO층은 (M,Zn)O층보다 밴드 갭이 좁기 때문에, "InO층은 내로 갭을 갖는다"라고 표현하는 경우가 있다.
또한 InO층과 (M,Zn)O층은 결정 격자를 형성하기 때문에, InO층의 전도대 하단과 (M,Zn)O층의 전도대 하단은 InO층과 (M,Zn)O층의 경계에서 연속적으로 변화되는 것으로 추측된다. 따라서 도 1의 (D)에 도시된 바와 같이, 산화물(230)의 전도대 하단은 InO층의 전도대 하단과 (M,Zn)O층의 전도대 하단이 반복적으로 나타나는 준위인 것으로 추측된다. 따라서 도 1의 (D)에 나타낸 밴드 다이어그램에서 (M,Zn)O층의 전도대 하단 근방은 볼록부이고, InO층의 전도대 하단 근방은 오목부이다. 또한 InO층 및 (M,Zn)O층은 a-b면 방향으로 형성되기 때문에, a-b면 방향의 전도대 하단은 일정하다. 따라서 캐리어는 전도대 하단이 더 낮은 InO층의 a-b면 방향을 따라 전송되기 쉽다.
소스로부터 주입된 캐리어는 와이드 갭을 갖는 (M,Zn)O층에 끼워져 있고 내로 갭을 갖는 InO층에 집중한다. 또한 도 1의 (C) 및 (D)에서의 캐리어 전송 방향, 즉 소스로부터 드레인으로의 방향은 InO층의 a-b면 방향(지면의 좌우 방향 및 지면의 법선 방향)과 실질적으로 일치한다. 그러므로 주된 캐리어 전송 경로는 InO층이다. 즉, 결정성 금속 산화물에서 캐리어를 여기시킨 경우, InO층을 통하여 캐리어가 전송된다.
또한 캐리어는 채널 형성 영역을 통하여 소스로부터 드레인으로 흐른다. 캐리어 전송 속도를 높이기 위해서는, 캐리어가 채널 길이 방향으로 흐르기 쉬운 채널 형성 영역을 제공하는 것이 좋다. 또한 상술한 바와 같이, In-M-Zn 산화물이 갖는 결정에서 캐리어는 a-b면 방향으로 흐르기 쉽다. 그래서 In-M-Zn 산화물이 갖는 결정의 a-b면을 캐리어가 흐르는 방향과 같게 하는 것이 바람직하다.
또한 층상 구조는 산화물(230)이 갖는 영역(231)으로도 연장되어 있는 것이 바람직하다. 이에 의하여, 채널 형성 영역을 통한 영역(231a)과 영역(231b) 사이의 캐리어 전송을 용이하게 할 수 있다.
양자화되어 a-b면 방향으로 전자가 움직이는 것으로 추정된다. InO층에 포함되는 전자는 (M,Zn)O층으로 차단되고, 격자 산란이 없기 때문에 상기 전자는 InO층의 a-b면 방향으로 움직이기 쉽다. 즉, a-b면 방향의 이동도는 c축 방향에 비하여 높은 것으로 추정된다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 트랩 준위 밀도가 낮은 전도대 하단이 a-b면 방향으로 확장되어 있는(본 명세서 등에서는 준위가 증가되어 있다고도 함) 것으로 추측된다. 따라서 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 갖는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 갖는 금속 산화물은 열에 강하고 신뢰성이 높다.
또한 금속 산화물은 온도가 높을수록 이동도가 높아지는 경향이 있다. 이는 격자 산란으로 인한 것으로 추측된다. 열에 의한 원자의 격자 진동 및 캐리어 전송에 대하여 도 2 및 도 3을 사용하여 설명한다.
도 2의 (A)는 CAAC 구조를 갖는 In-M-Zn 산화물의 결정 구조를 도시한 것이다. 도 2의 (A)에서 W_(M,Zn)O는 (M,Zn)O층의 c축 방향의 두께를 나타낸다. 또한 W_(M,Zn)O는 도 1의 (D)에 나타낸 밴드 다이어그램에서의 (M,Zn)O층의 전도대 하단의 볼록부의 폭이라고 할 수도 있다. W_InO는 InO층의 c축 방향의 두께를 나타낸다. 또한 W_InO는 도 1의 (D)에 나타낸 밴드 다이어그램에서의 InO층의 전도대 하단의 오목부의 폭이라고 할 수도 있다.
또한 도 2의 (B)에 나타낸 Wa_(M,Zn)O는 온도 T가 기준이 되는 온도(예를 들어 실온(R.T.))와 거의 같은 경우일 때의 (M,Zn)O층의 c축 방향의 두께를 나타내고, 도 2의 (B)에 나타낸 Wa_InO는 온도 T가 기준이 되는 온도(예를 들어 실온(R.T.))와 거의 같은 경우일 때의 InO층의 c축 방향의 두께를 나타낸다. 또한 도 2의 (C)에 나타낸 Wb_(M,Zn)O는 온도 T가 기준이 되는 온도(예를 들어 실온(R.T.))보다 높은 온도일 때의 (M,Zn)O층의 c축 방향의 두께를 나타내고, 도 2의 (C)에 나타낸 Wb_InO는 온도 T가 기준이 되는 온도(예를 들어 실온(R.T.))보다 높은 온도일 때의 InO층의 c축 방향의 두께를 나타낸다. 또한 도 2의 (B) 및 (C)에서, 도면의 오른쪽에 나타낸 파선은 캐리어가 InO층을 전송하는 상태를 나타낸다.
열에 의한 원자의 격자 진동은 원자의 질량수가 클수록 작아진다. 금속 산화물이 In-Ga-Zn 산화물인 경우, 원자의 질량수는 In이 가장 크고, 이어서 Ga 및 Zn이 크고, O가 가장 작다. 따라서 Ga 및 Zn은 In보다 열에 의한 격자 진동이 크다. 그러므로 온도가 높아지면, InO층에 비하여 (Ga,Zn)O층을 구성하는 원자의 진동이 커진다. 또한 (Ga,Zn)O층 내의 원자의 결합에 비하여 InO층과 (Ga,Zn)O층 사이의 원자의 결합은 약하기 때문에, Ga 및 Zn의 c축 방향에서의 격자 진동은 a-b면 방향에서의 격자 진동보다 크다. 따라서 Wb_(Ga,Zn)는 Wa_(Ga,Zn)O보다 크다(도 2의 (C) 참조). 또한 층상 결정의 c축 방향에서의 격자 상수가 온도에 따라 변화되지 않는다고 가정할 때, Wb_(Ga,Zn)O층이 커지면, Wb_InO는 상대적으로 작아진다(도 2의 (C) 참조). 즉, 온도가 높아질수록 InO층의 c축 방향에서의 두께는 감소된다.
도 3의 (A) 내지 (C)는 도 2의 (A)에 도시된 결정 구조에서의 밴드 다이어그램과, 캐리어가 InO층을 통하여 전송되는 상태를 모식적으로 나타낸 도면이다. 도 3의 (A) 내지 (C)에서 지면의 위쪽이 소스(source)에 대응하고, 지면의 아래쪽이 드레인(drain)에 대응하고, 지면의 좌우 방향이 CAAC-OS의 c축(c-axis) 방향에 대응하고, 도면 중의 파도 형상의 곡면은 CAAC-OS의 전도대 하단을 나타낸다. 또한 도 3의 (A) 내지 (C)에서, 검은색 동그라미는 캐리어(예를 들어 전자)를 나타내고, 점선은 캐리어의 모식적인 궤적을 나타낸다.
도 3의 (A)는 기준이 되는 온도(예를 들어 실온(R.T.))와 거의 같은 온도 Ta의 모델을 나타낸 것이고, Wa_(M,Zn)O는 (M,Zn)O층의 전도대 하단의 볼록부의 폭이고, Wa_InO는 InO층의 전도대 하단의 오목부의 폭이다. 또한 도 3의 (B)는 기준이 되는 온도(예를 들어 실온(R.T.))보다 높은 온도 Tb의 모델을 나타낸 것이고, Wb_(M,Zn)O는 (M,Zn)O층의 전도대 하단의 볼록부의 폭이고, Wb_InO는 InO층의 전도대 하단의 오목부의 폭이다. 또한 도 3의 (C)는 온도 Tb보다 높은 온도 Tc의 모델을 나타낸 것이고, Wc_(M,Zn)O는 (M,Zn)O층의 전도대 하단의 볼록부의 폭이고, Wc_InO는 InO층의 전도대 하단의 오목부의 폭이다.
상술한 바와 같이, 온도가 높아지면, InO층에 비하여 (Ga,Zn)O층을 구성하는 원자의 진동이 커진다. 또한 (Ga,Zn)O층 내의 원자의 결합에 비하여 InO층과 (Ga,Zn)O층 사이의 결합은 약하기 때문에, Ga 및 Zn의 c축 방향에서의 격자 진동은 a-b면 방향에서의 격자 진동보다 크다. 그러므로 도 3의 (A) 내지 (C)에 나타낸 바와 같이, Wc_(Ga,Zn)O>Wb_(Ga,Zn)O>Wa_(Ga,Zn)O가 된다. 또한 층상 결정의 c축 방향에서의 격자 상수가 온도에 따라 변화되지 않는다고 가정할 때, W_(Ga,Zn)O가 커지면, W_InO는 상대적으로 작아진다. 따라서 도 3의 (A) 내지 (C)에 나타낸 바와 같이, Wa_InO>Wb_InO>Wc_InO가 된다. 즉, 온도가 높아질수록 밴드 다이어그램에서의 InO층의 c축 방향에서의 두께는 감소된다.
상술한 바와 같이, 캐리어의 주된 전송 경로는 InO층이다. 온도가 높아질수록 밴드 다이어그램에서의 InO층의 c축 방향에서의 두께가 감소되기 때문에, 캐리어는 InO층의 a-b면을 따라 더 평면적으로 전송된다. 그러므로 캐리어가 소스로부터 드레인으로 더 직선적으로 전송되기 때문에, 금속 산화물은 이동도가 높아진다. 따라서 트랜지스터의 채널 형성 영역에 금속 산화물을 사용하면, 온도가 높아질수록 주파수 특성이 향상된다.
상술한 바와 같이, 온도가 높을수록 캐리어는 InO층의 a-b면을 따라 더 평면적으로 전송된다. 바꿔 말하면, 결정성 금속 산화물에서는 격자 진동에 의한 캐리어의 산란(소위 포논 산란)이 일어나기 어려운 것으로 추측된다. 또한 트랜지스터의 채널 길이 방향을 짧게 함으로써(단채널화라고도 함), 드레인 전계가 강해지고, 캐리어의 드리프트 속도가 향상된다. 단채널화에 의한 드리프트 속도의 향상은 포논 산란에 의하여 억제된다. 그러나 결정성 금속 산화물에서는 포논 산란이 일어나기 어렵기 때문에, 단채널화에 의한 드리프트 속도의 향상은 억제되기 어려워진다. 바꿔 말하면, 결정성 금속 산화물에서는 단채널 효과가 나타나기 어려운 것으로 예상된다. 따라서 결정성 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 미세화를 도모할 수 있다. 예를 들어 상기 트랜지스터의 채널 길이 및 채널 폭 중 어느 한쪽 또는 양쪽을 100nm 이하의 영역으로 할 수 있다.
본 명세서 등에서는 와이드 갭을 갖는 제 1 층에 끼워져 있고, 내로 갭을 갖는 제 2 층의 a-b면을 따르는 캐리어 전송을 다원자층 전도(MALT: Multi-Atomic Layers Transport)라고 부르는 경우가 있다. 또한 MALT가 일어나는 재료는, 내로 갭을 갖는 제 2 층이 와이드 갭을 갖는 제 1 층에 끼워진 반도체 재료에 한정되지 않는다. 제 1 층과 제 2 층이 같은 원소로 구성되어도 좋고, 캐리어가 제 1 층 및 제 2 층 중 어느 한쪽을 통하여 선택적으로 또는 우선적으로 전송되어도 좋다. MALT가 일어나는 재료로서는, 예를 들어 그래핀의 적층 구조인 그래파이트 등이 있다.
<트랜지스터의 변형예 1>
도 4는 본 발명의 일 형태에 따른 트랜지스터(10a)의 사시도이다. 또한 도 4의 사시도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다. 또한 도 5의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터(10a)의 단면도이다. 도 5의 (A)는 도 4에 A1-A2로 나타낸 방향에서의 트랜지스터(10a)의 단면도이고, 트랜지스터(10a)의 채널 길이 방향의 단면도이기도 하다. 또한 도 5의 (B)는 도 4에 A3-A4로 나타낸 방향에서의 트랜지스터(10a)의 단면도이고, 트랜지스터(10a)의 채널 폭 방향의 단면도이기도 하다.
도 5의 (A)에 도시된 바와 같이, 트랜지스터(10a)는 기판(도시하지 않았음) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치된 산화물(230c)과, 산화물(230c) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)를 갖는다.
또한 도 5의 (B)에 도시된 바와 같이, 트랜지스터(10a)의 채널 폭 방향에서, 산화물(230c)은 산화물(230b)의 상면 및 측면을 덮도록 제공되어 있다. 또한 절연체(250)는 산화물(230c)을 개재(介在)하여 산화물(230b)의 상면 및 측면을 덮도록 제공되어 있다. 또한 도전체(260)는 산화물(230c) 및 절연체(250)를 개재하여 산화물(230b)의 상면 및 측면을 덮도록 제공되어 있다.
절연체(250)는 게이트 절연막으로서 기능한다. 또한 도전체(260)는 게이트 전극으로서 기능한다. 또한 산화물(230b)은 트랜지스터(10a)의 채널 형성 영역으로서 기능하는 영역(234)과, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b))을 갖는다. 또한 채널 형성 영역은 산화물(230c)에 형성되어도 좋다.
트랜지스터(10a)는 도 5의 (B)에 도시된 바와 같이, 산화물(230b)이 갖는 제 1 층과 제 2 층의 각각이, 산화물(230b)의 피형성면(절연체(224)의 상면)에 대하여 실질적으로 수직으로 배치된다는 점에서 트랜지스터(10)와 다르다. 또한 트랜지스터(10a)의 산화물(230b)이 갖는 제 1 층과 제 2 층의 배열 방향이 산화물(230b)의 피형성면에 평행하다는 점에서도 트랜지스터(10)와 다르다고 할 수 있다. 다만 트랜지스터(10a)에서도 산화물(230b)이 갖는 제 1 층과 제 2 층은 각각 트랜지스터(10)의 채널 길이 방향에 대하여 실질적으로 평행하게 배치된다. 또한 트랜지스터(10a)의 산화물(230b)은, 제 1 층과 제 2 층의 각각이 산화물(230b)의 피형성면에 대하여 실질적으로 수직으로 배치되어 있다는 점을 제외하고는 트랜지스터(10)의 산화물(230)과 같은 구성을 갖는다.
여기서 도 5의 (B)에 도시된 산화물(230b)의 영역(53)의 확대도를 도 5의 (C)에 도시하였다. 도 5의 (C)에 도시된 산화물(230b)은 CAAC 구조를 갖는 In-M-Zn 산화물이다.
도 5의 (C)에 도시된 바와 같이, 트랜지스터(10a)의 산화물(230b)에서, CAAC-OS가 갖는 결정의 c축(c-axis)은 산화물(230b)의 피형성면 또는 막 표면에 실질적으로 평행한 방향으로 배향된다. 따라서 도 5의 (B)에서 CAAC-OS가 갖는 결정의 c축의 방향은 지면의 좌우 방향이다. 또한 CAAC-OS가 갖는 결정의 a-b면은 산화물(230b)의 피형성면 또는 막 표면에 대한 법선 방향에 실질적으로 평행하다. 즉, InO층 및 (M,Zn)O층은 각각 피형성면에 대하여 실질적으로 수직으로 배치된다. 따라서 도 5의 (B)에서, CAAC-OS가 갖는 결정의 a-b면은 지면의 상하 방향 및 지면의 법선 방향에 평행하다.
이와 같은 산화물(230b)을 제공하는 경우, 예를 들어 절연체(224) 위에 구조체를 형성하고, 상기 구조체의 측면을 피형성면으로 하여 산화물(230b)을 성막하고, 상기 구조체를 제거하면 좋다. 여기서 상기 구조체의 측면은 절연체(224)의 상면에 대하여 실질적으로 수직인 것이 바람직하다.
또한 트랜지스터(10a)의 채널 폭 방향에서, 절연체(224)의 밑면을 기준으로 하였을 때, 산화물(230b)과 중첩되지 않는 영역에서의 도전체(260)의 밑면은 산화물(230b)의 밑면보다 낮은 것이 바람직하다. 특히 도전체(260)에서 산화물(230b)과 중첩되지 않는 제 1 영역의 밑면(A3 측의 밑면이라고 할 수도 있음), 및 도전체(260)에서 산화물(230b)을 개재하여 제 1 영역과 대향하여 위치하는 제 2 영역의 밑면(A4 측의 밑면이라고 할 수도 있음)은, 산화물(230b)의 밑면보다 위치가 낮은 것이 바람직하다. 여기서 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 밑면의 높이와 산화물(230b)의 밑면의 높이의 차이는 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하로 한다.
게이트 전극으로서 기능하는 도전체(260)가 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 개재하여 덮는 구성으로 함으로써, 도 5의 (B)에 도시된 바와 같이 도전체(260)의 전계를 산화물(230b)의 영역(234) 전체에 작용시키기 쉬워진다. 특히 도전체(260)의 밑면이 산화물(230b)의 밑면보다 아래에 있으면, 도전체(260)의 전계를 산화물(230b)의 밑면에도 작용시킬 수 있다.
이러한 식으로, 트랜지스터(10a)의 채널 폭 방향의 단면에서는, 실질적으로 모든 주위에서 게이트 전계를 산화물(230b)의 영역(234)에 인가할 수 있다. 이에 의하여 산화물(230b)의 영역(234) 전체에 채널을 형성할 수 있기 때문에, 트랜지스터(10a)의 온 전류를 증대시키고, 주파수 특성을 향상시킬 수 있다. 또한 이와 같이 산화물(230b)의 영역(234) 전체에 채널을 형성함으로써, 트랜지스터(10a)의 오프 전류를 저감할 수도 있다.
여기서 산화물(230b)은 막 두께 및 채널 폭 방향의 길이가 수nm 내지 수십nm 정도의 가늘고 긴 와이어상으로 하는 것이 바람직하다. 이와 같은 산화물(230b)을 나노 와이어라고 부를 수 있다. 또한 도 4 및 도 5에 도시된 바와 같이, 산화물(230b), 산화물(230c), 절연체(250), 및 도전체(260)를 포함하여 가늘고 긴 와이어상의 구조체로 할 수 있기 때문에, 이들을 포함하여 나노 와이어라고 부를 수도 있다. 또한 트랜지스터(10a)는 상술한 바와 같이 도전체(260)의 전계를 산화물(230b)의 영역(234) 전체에 작용시킬 수 있기 때문에, 나노 와이어 트랜지스터라고 부를 수도 있다.
트랜지스터(10a)의 산화물(230b)에서는, 트랜지스터(10)의 산화물(230)과 비교하여 금속 산화물층이 채널 길이 방향을 축으로 90° 회전되어 있다. 그러나 트랜지스터(10a)를 나노 와이어상으로 함으로써, 즉 산화물(230b)의 영역(234) 전체에 도전체(260)의 전계를 작용시킴으로써, 도전체(260)에 대하여 금속 산화물층이 어떤 각도로 제공되어도 전계가 등가가 된다. 따라서 산화물(230b)의 피형성면에 대한 금속 산화물층의 각도가 달라도 트랜지스터(10a)와 트랜지스터(10)는 동등한 특성을 갖는 것으로 간주할 수 있다.
또한 산화물(230c)에는 산화물(230b)보다 밴드 갭이 넓은 금속 산화물을 사용하여도 좋다. 또는 전자 친화력이 작은 금속 산화물을 사용하여도 좋다. 또는 진공 준위의 에너지와 전도대 하단의 에너지의 차이가 작은 금속 산화물을 사용하여도 좋다. 이로써, 캐리어가 게이트 전극 및 게이트 절연막으로 이동될 확률을 저감할 수 있다.
또한 산화물(230c)이 산소의 확산을 억제하는 기능을 갖는 경우, 산화물(230b)의 산소가 게이트 절연막 또는 게이트 전극으로 확산되는 것을 억제할 수 있다. 또한 산화물(230c)이 불순물의 확산을 억제하는 기능을 갖는 경우, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로 불순물이 확산되는 것을 억제할 수 있다.
또한 도 4 및 도 5에서는 산화물(230c)을 단층으로 도시하였지만, 산화물(230c)은 적층 구조를 가져도 좋다.
<트랜지스터의 변형예 2>
도 6에 트랜지스터(10a)의 변형예로서 트랜지스터(10b)를 도시하였다. 도 6의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터(10b)의 단면도이다. 도 6의 (A)는 트랜지스터(10b)의 채널 길이 방향의 단면도이다. 또한 도 6의 (B)는 트랜지스터(10b)의 채널 폭 방향의 단면도이다.
또한 트랜지스터(10b)에서, 트랜지스터(10) 및 트랜지스터(10a)를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기한다. 또한 본 항목에서 트랜지스터(10b)의 구성 재료로서는, 트랜지스터(10) 및 트랜지스터(10a)에서 자세하게 설명한 재료를 사용할 수 있다.
트랜지스터(10b)는 절연체(224) 아래에, 산화물(230b)과 도전체(260)가 중첩되는 영역의 적어도 일부와 중첩하여 도전체(205)를 갖는다는 점에서 트랜지스터(10a)와 다르다. 또한 트랜지스터(10b)에서는 트랜지스터(10a)에서 제공한 산화물(230c)을 제공하지 않았다.
여기서, 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(10b)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(10b)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
또한 도전체(205)는 산화물(230b)에서의 채널 형성 영역보다 크게 제공되는 것이 좋다. 특히 도 6의 (B)에 도시된 바와 같이, 도전체(205)는 산화물(230b)에서 채널 폭 방향과 교차되는 단부보다 외측의 영역으로도 연장되는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서, 도전체(205)와 도전체(260)는 절연체(224)를 개재하여 중첩되는 것이 바람직하다.
상기 구성을 가짐으로써, 도 6의 (B)에 도시된 바와 같이, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와, 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로, 산화물(230b)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 특히 도전체(205)의 전계에 의하여, 산화물(230b)의 밑면에 작용시키는 전계를 더 강하게 할 수 있다.
이러한 식으로, 트랜지스터(10b)의 채널 폭 방향의 단면에서는, 실질적으로 모든 주위에서 게이트 전계를 산화물(230b)의 영역(234)에 인가할 수 있다. 이에 의하여 산화물(230b)의 영역(234) 전체에 채널을 형성할 수 있기 때문에, 트랜지스터(10b)의 온 전류를 증대시키고, 주파수 특성을 향상시킬 수 있다. 또한 이와 같이 산화물(230b)의 영역(234) 전체에 채널을 형성함으로써, 트랜지스터(10b)의 오프 전류를 저감할 수도 있다.
또한 트랜지스터(10b)에서는 트랜지스터(10a)와 마찬가지로 도전체(260) 및 도전체(205)의 전계를 산화물(230b)의 영역(234) 전체에 작용시킬 수 있기 때문에, 나노 와이어 또는 나노 와이어 트랜지스터라고 부를 수 있다.
또한 본 명세서 등에서, 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부를 수도 있다.
<트랜지스터의 변형예 3>
도 7 및 도 8에 트랜지스터(10a)의 변형예로서 트랜지스터(10c)를 도시하였다. 도 7은 본 발명의 일 형태에 따른 트랜지스터(10c)의 사시도이다. 또한 도 7의 사시도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다. 또한 도 8의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터(10c)의 단면도이다. 도 8의 (A)는 도 7에 A1-A2로 나타낸 방향에서의 트랜지스터(10c)의 단면도이고, 트랜지스터(10c)의 채널 길이 방향의 단면도이기도 하다. 또한 도 8의 (B)는 도 7에 A3-A4로 나타낸 방향에서의 트랜지스터(10c)의 단면도이고, 트랜지스터(10c)의 채널 폭 방향의 단면도이기도 하다.
또한 트랜지스터(10c)에서, 트랜지스터(10), 트랜지스터(10a), 및 트랜지스터(10b)를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기한다. 또한 본 항목에서 트랜지스터(10c)의 구성 재료로서는 트랜지스터(10), 트랜지스터(10a), 및 트랜지스터(10b)에서 자세하게 설명한 재료를 사용할 수 있다.
트랜지스터(10c)는 절연체(224)와 산화물(230b) 사이에 산화물(230a)을 갖는다는 점에서 트랜지스터(10a)와 다르다. 즉, 산화물(230)은 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 갖는다.
산화물(230a)로서는 산화물(230c)과 같은 산화물을 사용하는 것이 바람직하다. 예를 들어 산화물(230a)에는 산화물(230b)보다 밴드 갭이 넓은 금속 산화물을 사용하여도 좋다. 또는 전자 친화력이 작은 금속 산화물을 사용하여도 좋다. 또는 진공 준위의 에너지와 전도대 하단의 에너지의 차이가 작은 금속 산화물을 사용하여도 좋다. 이로써, 캐리어가 절연체(224)로 이동될 확률을 저감할 수 있다.
산화물(230a)은 적어도 영역(234)에서, 도 8의 (B)에 도시된 바와 같이 상면이 산화물(230b)과 접하고, 측면이 산화물(230c)과 접하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 영역(234)에서 산화물(230b)을 산화물(230a)과 산화물(230c)로 덮을 수 있다. 따라서 산화물(230b)을 영역(234)에서, 절연체(224) 및 절연체(250)로부터 이격할 수 있다. 이로써, 산화물(230b)에서 캐리어가 외부로 이동될 확률을 저감하고, 산소의 외부로의 확산 및 외부로부터의 불순물의 확산을 억제할 수 있다.
<트랜지스터의 변형예 4>
도 9는 본 발명의 일 형태에 따른 트랜지스터(10d)의 사시도이다. 또한 도 9의 사시도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다. 또한 도 10의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터(10d)의 단면도이다. 도 10의 (A)는 도 9에 A1-A2로 나타낸 방향에서의 트랜지스터(10d)의 단면도이고, 트랜지스터(10d)의 채널 길이 방향의 단면도이기도 하다. 또한 도 10의 (B)는 도 9에 A3-A4로 나타낸 방향에서의 트랜지스터(10d)의 단면도이고, 트랜지스터(10d)의 채널 폭 방향의 단면도이기도 하다.
또한 트랜지스터(10d)에서, 트랜지스터(10), 트랜지스터(10a), 트랜지스터(10b), 및 트랜지스터(10c)를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기한다. 또한 본 항목에서 트랜지스터(10d)의 구성 재료로서는 트랜지스터(10), 트랜지스터(10a), 트랜지스터(10b), 및 트랜지스터(10c)에서 자세하게 설명한 재료를 사용할 수 있다.
도 10의 (A)에 도시된 바와 같이, 트랜지스터(10d)는 기판(도시하지 않았음) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치된 산화물(230c)과, 산화물(230c) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)를 갖는다.
또한 도 10의 (B)에 도시된 바와 같이, 트랜지스터(10d)의 채널 폭 방향에서, 산화물(230c)은 산화물(230b)의 상면 및 측면을 덮도록 제공되어 있다. 또한 절연체(250)는 산화물(230c)을 개재하여 산화물(230b)의 상면 및 측면을 덮도록 제공되어 있다. 또한 도전체(260)는 산화물(230c) 및 절연체(250)를 개재하여 산화물(230b)의 상면 및 측면을 덮도록 제공되어 있다.
절연체(250)는 게이트 절연막으로서 기능한다. 또한 도전체(260)는 게이트 전극으로서 기능한다. 또한 산화물(230b)은 트랜지스터(10d)의 채널 형성 영역으로서 기능하는 영역(234)과, 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b))을 갖는다. 또한 채널 형성 영역은 산화물(230c)에 형성되어도 좋다.
또한 트랜지스터(10d)의 채널 폭 방향에서, 절연체(224)의 밑면을 기준으로 하였을 때, 산화물(230b)과 중첩되지 않는 영역에서의 도전체(260)의 밑면은 산화물(230b)의 밑면보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(260)가 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 개재하여 덮는 구성으로 함으로써, 도전체(260)의 전계를 산화물(230b)의 영역(234) 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(10d)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다. 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 밑면의 높이와 산화물(230b)의 밑면의 높이의 차이는 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하로 한다.
산화물(230b) 및 산화물(230c) 중 적어도 한쪽에는 결정성 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는, 산화물(230b) 및 산화물(230c) 중 적어도 한쪽은 단결정 산화물 반도체 또는 CAAC-OS인 것이 바람직하다.
또한 산화물(230b)을 단층으로 도시하였지만, 적층 구조로 하여도 좋다. 예를 들어 산화물(230b)을 2층의 적층 구조로 하는 경우, 산화물(230b)의 아래층은 절연체(224)와 접하고, 산화물(230b)의 위층은 산화물(230c)과 접하는 것으로 한다. 이와 같은 구성으로 함으로써, 산화물(230b)의 아래층보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
여기서 도 10의 (B)에 도시된 산화물(230b)의 영역(54)의 확대도를 도 10의 (D)에 도시하였다. 또한 도 10의 (B)에 도시된 산화물(230c)의 영역(55)을 도 10의 (E)에 도시하였다. 또한 산화물(230b) 및 산화물(230c)은 CAAC 구조를 갖는 In-M-Zn 산화물이다.
상술한 바와 같이, 산화물(230b)이 CAAC-OS인 경우, 산화물(230b)이 갖는 결정의 c축은 산화물(230b)의 피형성면 또는 막 표면에 대한 법선 방향으로 배향되고, a-b면은 산화물(230b)의 피형성면 또는 막 표면에 실질적으로 평행하다. 따라서 도 10의 (D)에 도시된 산화물(230b)의 영역(54)에서 산화물(230b)이 갖는 결정의 c축(c-axis)의 방향은 지면의 상하 방향이다. 또한 산화물(230b)이 갖는 결정의 a-b면은 지면의 좌우 방향 및 지면의 법선 방향에 평행하다.
또한 CAAC-OS가 갖는 결정의 c축은 CAAC-OS의 피형성면에 대하여 실질적으로 수직 방향으로 배향되고, a-b면은 CAAC-OS의 피형성면에 실질적으로 평행하다. 따라서 산화물(230c)에 결정성 금속 산화물을 사용한 경우, 도 10의 (E)에 도시된 산화물(230c)의 영역(55)에서 산화물(230c)이 갖는 결정의 c축(c-axis)의 방향은 지면의 좌우 방향이다. 또한 산화물(230c)이 갖는 결정의 a-b면은 지면의 상하 방향 및 지면의 법선 방향에 평행하다.
따라서 도 10의 (B)에 X5-X6으로 나타낸 일점쇄선에서, 산화물(230b)이 갖는 결정의 c축 방향과 산화물(230c)이 갖는 결정의 c축 방향은 다르다.
[캐리어 전송 모델 2]
여기서는, 산화물(230b)과 산화물(230c)이 적층된 트랜지스터에서의 캐리어 전송에 대하여 앞에서 설명한 캐리어 전송 모델을 사용하여 설명한다.
도 10의 (C)에, 도 10의 (A) 및 (B)에 도시된 트랜지스터(10d)에서, X5-X6으로 나타낸 일점쇄선에서의 밴드 다이어그램의 모델을 나타내었다. 또한 도 10의 (C)에는 게이트 전극에 양의 전위를 인가한 상태를 나타내었다. 또한 도 10의 (C)에는 산화물(230b)과 산화물(230c)에 전도대 하단의 에너지가 같은 금속 산화물을 사용한 예를 나타내었다.
도 10의 (B)에 나타낸 일점쇄선 X5-X6에서, 산화물(230b)의 내부에서는 산화물(230b)이 갖는 결정의 a-b면은 기판면에 실질적으로 평행하다. 따라서 X5-X6으로 나타낸 일점쇄선에서의 산화물(230b)의 전도대 하단의 에너지는 일정하다. 또한 산화물(230b)의 내부에서는 산화물(230b)이 갖는 결정의 a-b면 방향에서 전계가 발생한다. 또한 산화물(230b)의 내부에는 산화물(230b)의 표면보다 작은 전계가 인가된다. 따라서 산화물(230b)의 내부에서의 전도대 하단의 커브는 완만하다.
한편, 산화물(230c)에서는, 산화물(230c)이 갖는 결정의 c축 방향에서 전계가 발생한다. 또한 산화물(230c)에서 발생하는 전계는, 산화물(230b)의 내부에 인가되는 전계보다 크다. 따라서 산화물(230c)에서의 밴드의 커브는 급격하다(도 10의 (C)의 점선을 참조). 또한 X5-X6으로 나타낸 일점쇄선에서, 산화물(230c)이 갖는 결정의 a-b면은 기판면에 실질적으로 수직이다. 따라서 도 10의 (C)에 도시된 바와 같이, X5-X6으로 나타낸 일점쇄선에 있어서, 산화물(230c)의 전도대 하단에서는 InO층에서 유래하는 전도대 하단과 (M,Zn)O층에서 유래하는 전도대 하단이 번갈아 나타난다.
이때 소스로부터 주입된 캐리어는, 전도대 하단이 더 낮은 산화물(230c)의 InO층에 집중한다. 또한 캐리어는 소스와 드레인 사이에서 전송, 즉 a-b면 방향으로 전송된다. 따라서 X5-X6으로 나타낸 일점쇄선에서, 주된 캐리어 전송 경로는 산화물(230b)의 InO층 또는 산화물(230c)의 InO층이다.
캐리어가 지나치게 집중하면, 캐리어 사이에서 쿨롱 힘에 의한 반발이 발생하여 캐리어 전송이 억제된다. 층상 결정을 갖는 금속 산화물에서는 도 10의 (C)에 도시된 바와 같이 주된 캐리어 전송 경로인 InO층이 복수로 존재하기 때문에, 복수로 존재하는 InO층으로 캐리어가 분산된다. 따라서 캐리어의 집중이 완화되고, 캐리어 사이에서 쿨롱 힘에 의한 반발이 발생하기 어렵기 때문에, 캐리어 전송이 억제되지 않는다.
또한 산화물(230c)에는 산화물(230b)보다 밴드 갭이 넓은 금속 산화물을 사용하여도 좋다. 또는 전자 친화력이 작은 금속 산화물을 사용하여도 좋다. 또는 진공 준위의 에너지와 전도대 하단의 에너지의 차이가 작은 금속 산화물을 사용하여도 좋다. 이로써, 캐리어가 게이트 전극 및 게이트 절연막으로 이동될 확률을 저감할 수 있다.
도 9 및 도 10에서는 산화물(230c)을 단층으로 도시하였지만, 적층 구조로 하여도 좋다. 예를 들어 산화물(230c)을 2층의 적층 구조로 하는 경우, 산화물(230c)의 아래층은 산화물(230b)과 접하고, 산화물(230c)의 위층은 절연체(250)와 접하는 것으로 한다. 이때 산화물(230c)의 아래층에는 산화물(230b)과 같은 조성을 갖는 금속 산화물을 사용하고, 산화물(230c)의 위층에는 산화물(230b)보다 밴드 갭이 넓은 금속 산화물을 사용하는 것이 좋다. 이와 같은 구성으로 함으로써, 캐리어가 게이트 전극 및 게이트 절연막으로 이동될 확률을 저감할 수 있다. 또는 산화물(230c)의 위층이 산소의 확산을 억제하는 기능을 갖는 경우, 산화물(230b) 및 산화물(230c)의 아래층의 산소가 게이트 절연막 또는 게이트 전극으로 확산되는 것을 억제할 수 있다. 또는 산화물(230c)의 위층이 불순물의 확산을 억제하는 기능을 갖는 경우, 산화물(230c)의 위층보다 위쪽에 형성된 구조물로부터 산화물(230c)의 아래층 및 산화물(230b)로 불순물이 확산되는 것을 억제할 수 있다.
상술한 트랜지스터의 구성예 및 변형예의 구성은 서로 적절히 조합하여 사용할 수 있다.
이로써, 온 전류가 큰 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한 주파수 특성이 높은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한 오프 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태나 실시예에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
이하에서는, 앞의 실시형태에서 설명한 반도체 장치의 구체적인 구성의 일례에 대하여 도 11 내지 도 17을 사용하여 설명한다.
<반도체 장치의 구성예 1>
도 11의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터(200) 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 11의 (A)는 트랜지스터(200)를 갖는 반도체 장치의 상면도이다. 또한 도 11의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 11의 (B)는 도 11의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 11의 (C)는 도 11의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 11의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
본 발명의 일 형태의 반도체 장치는 트랜지스터(200)와, 층간막으로서 기능하는 절연체(214), 절연체(280), 절연체(274), 및 절연체(281)를 갖는다. 또한 트랜지스터(200)에 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 갖는다. 또한 플러그로서 기능하는 도전체(240)의 측면과 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다.
또한 절연체(254), 절연체(280), 절연체(274), 및 절연체(281)의 개구의 측벽과 접하여 절연체(241)가 제공되고, 그 측면과 접하여 도전체(240)의 제 1 도전체가 제공되고, 더 내측에 도전체(240)의 제 2 도전체가 제공되어 있다. 여기서, 도전체(240)의 상면의 높이와 절연체(281)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서 도전체(240)의 제 1 도전체 및 도전체(240)의 제 2 도전체가 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(240)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다. 구조체가 적층 구조를 갖는 경우에는, 형성 순서대로 서수를 붙여 구별하는 경우가 있다.
[트랜지스터(200)]
도 11에 도시된 바와 같이, 트랜지스터(200)는 기판(도시하지 않았음) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 위 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 산화물(230b)의 상면의 일부와 접하는 도전체(242a) 및 도전체(242b)와, 절연체(222)의 상면의 일부, 절연체(224)의 측면, 산화물(230a)의 측면, 산화물(230b)의 측면, 도전체(242a)의 측면, 도전체(242a)의 상면, 도전체(242b)의 측면, 및 도전체(242b)의 상면과 접하여 배치된 절연체(254)를 갖는다.
도전체(260)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(242a) 및 도전체(242b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 트랜지스터(200)에서는 게이트 전극으로서 기능하는 도전체(260)가 절연체(280) 등에 형성된 개구를 메우도록 자기 정합(self-aligned)적으로 형성된다. 도전체(260)를 이와 같이 형성함으로써, 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 도전체(260)는 도전체(260a)와, 도전체(260a) 위에 배치된 도전체(260b)를 갖는 것이 바람직하다. 예를 들어 도전체(260a)는 도전체(260b)의 밑면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한 도 11의 (B)에 도시된 바와 같이, 도전체(260)의 상면과 절연체(250)의 상면 및 산화물(230c)의 상면은 실질적으로 정렬된다. 또한 트랜지스터(200)에서는 도전체(260)를 2층의 적층 구조로 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 도전체(260)는 단층 구조를 가져도 좋고, 3층 이상의 적층 구조를 가져도 좋다.
절연체(222), 절연체(254), 및 절연체(274)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 또한 절연체(222), 절연체(254), 및 절연체(274)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(222), 절연체(254), 및 절연체(274)는 각각 절연체(224)보다 수소 및 산소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다. 절연체(222), 절연체(254), 및 절연체(274)는 각각 절연체(250)보다 수소 및 산소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다. 절연체(222), 절연체(254), 및 절연체(274)는 각각 절연체(280)보다 수소 및 산소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다.
산화물(230)은 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치되고 적어도 일부가 산화물(230b)의 상면과 접하는 산화물(230c)을 갖는 것이 바람직하다. 또한 도 11의 (C)에 도시된 바와 같이, 트랜지스터(200)의 채널 폭 방향에서, 산화물(230c)은 산화물(230b)의 상면 및 측면을 덮도록 제공되는 것이 바람직하다.
여기서 산화물(230), 절연체(250), 도전체(260), 절연체(224), 및 도전체(205)는 앞의 실시형태에서 설명한 트랜지스터(10) 또는 트랜지스터(10a) 내지 트랜지스터(10d)가 갖는 구성에 대응한다.
또한 트랜지스터(200)에서 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)과 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층이 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(230b)의 단층, 산화물(230a)과 산화물(230b)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 산화물(230a), 산화물(230b), 및 산화물(230c)의 각각이 2층 이상의 적층 구조를 가져도 좋다.
예를 들어 산화물(230c)이 제 1 산화물과, 제 1 산화물 위의 제 2 산화물로 이루어지는 적층 구조를 갖는 경우에는, 상기 제 1 산화물은 산화물(230b)과 같은 조성을 갖고, 상기 제 2 산화물은 산화물(230a)과 같은 조성을 가져도 좋다.
또한 트랜지스터(200)에서는, 채널 형성 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))에, 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(200)는 비도통 상태에서 누설 전류(오프 전류)가 매우 작기 때문에 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(200)에 사용할 수 있다.
예를 들어 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 특히 원소 M에는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하는 것이 좋다. 또한 산화물(230)로서 In-Ga 산화물, In-Zn 산화물, 또는 Ga-Zn을 사용하여도 좋다.
상술한 바와 같이, 산화물(230)은 앞의 실시형태에서 설명한 산화물(230)에 대응한다. 따라서 트랜지스터(200)에서 채널 형성 영역을 포함하는 산화물(230)에, 결정성 금속 산화물을 사용하는 것이 바람직하다. 또한 금속 산화물이 갖는 결정은 제 1 층과 제 2 층을 갖고, 상기 제 1 층 및 상기 제 2 층이 번갈아 적층된 결정 구조를 갖는 것이 바람직하다. 또한 상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓은 것이 바람직하다. 결정성 금속 산화물로서는, 예를 들어 단결정 산화물 반도체, CAAC-OS가 있다. 결정성 금속 산화물은 캐리어 전송을 향상시킬 수 있다. 따라서 상기 금속 산화물의 이동도가 높아지고, 상기 금속 산화물을 사용한 트랜지스터의 온 전류가 높아지므로, 상기 트랜지스터의 전기 특성을 향상시킬 수 있다.
또한 상술한 바와 같이, 산화물(230b) 및 산화물(230c) 중 적어도 한쪽에는 결정성 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는, 산화물(230b) 및 산화물(230c) 중 적어도 한쪽은 단결정 산화물 반도체 또는 CAAC-OS인 것이 바람직하다. 여기서 도 11의 (C)는 도 10의 (B)와 마찬가지로 트랜지스터(200)의 채널 폭 방향의 단면도이다. 따라서 도 10의 (B)에 도시된 산화물(230b)의 영역(54)에 대응하는 영역은 도 10의 (D)에 도시된 결정 구조를 갖고, 도 10의 (B)에 도시된 산화물(230c)의 영역(55)에 대응하는 영역은 도 10의 (E)에 도시된 결정 구조를 갖는다. 따라서 트랜지스터(200)는 도 10의 (C)에 나타낸 밴드 다이어그램의 모델을 실질적으로 만족시키기 때문에, 캐리어 전송의 억제를 방지할 수 있다.
또한 도 11의 (B)에 도시된 바와 같이, 산화물(230c)과 절연체(274)의 계면 근방에 위치하는 영역과, 산화물(230)의 채널 형성 영역은 물리적 거리가 떨어져 있는 것이 바람직하다. 산화물(230c)과 절연체(274)의 계면 근방에서는 트랩 준위 밀도가 높은 경우가 있다. 따라서 산화물(230c)과 절연체(274)의 계면 근방에 위치하는 영역과, 산화물(230)의 채널 형성 영역의 물리적 거리가 떨어짐으로써, 트랜지스터(200)의 전기 특성의 변동을 억제함과 함께, 신뢰성을 향상시킬 수 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체 내의 채널 형성 영역에 불순물 및 산소 결손이 존재하면, 전기 특성이 변동되기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서 채널 형성 영역 내의 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 산화물(230c) 또는 절연체(250) 등을 통하여 산화물(230)에 산소를 공급하여, 산소 결손을 보전하면 좋다. 이로써, 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한 산화물(230) 위에서 접하도록 제공되고, 소스 전극이나 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))에 포함되는 원소가 산화물(230)의 산소를 흡수하는 기능을 갖는 경우, 산화물(230)과 도전체(242) 사이 또는 산화물(230)의 표면 근방에 저저항 영역이 부분적으로 형성되는 경우가 있다. 이 경우, 상기 저저항 영역에서는 산소 결손에 들어간 불순물(수소, 질소, 금속 원소 등)이 도너로서 기능하여, 캐리어 밀도가 증가하는 경우가 있다.
또한 도 11의 (B)에 도시된 트랜지스터(200)의 일부 영역의 확대도를 도 12의 (A)에 도시하였다. 도 12의 (A)에 도시된 바와 같이, 산화물(230) 위에서 접하도록 도전체(242)가 제공되고, 산화물(230)과 도전체(242)의 계면과 그 근방에는 저저항 영역으로서 영역(243)(영역(243a) 및 영역(243b))이 형성되는 경우가 있다. 산화물(230)은 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역(234)과, 영역(243)의 적어도 일부를 포함하고 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b))을 갖는다. 또한 이후의 도면에 있어서 확대도 등에서 영역(243)을 도시하지 않아도, 같은 영역(243)이 형성되어 있는 경우가 있다.
또한 영역(243a) 및 영역(243b)이 산화물(230b)의 도전체(242) 근방에서 깊이 방향으로 확산되도록 제공되는 예를 나타내었지만, 본 발명은 이에 한정되지 않는다. 영역(243a) 및 영역(243b)은 요구되는 트랜지스터의 전기 특성에 따라 적절히 형성하면 좋다. 또한 산화물(230)에서, 각 영역의 경계를 명확하게 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 원소의 농도는 영역마다 단계적으로 변화되는 것에 한정되지 않고, 각 영역 내에서도 연속적으로 변화(그러데이션이라고도 함)되어도 좋다.
또한 도 11의 (B)에 도시된 바와 같이 절연체(254)는, 도전체(242a) 및 도전체(242b)의 상면과, 도전체(242a) 및 도전체(242b)에서 서로 대향하는 측면 이외의 도전체(242a) 및 도전체(242b)의 측면과, 산화물(230a) 및 산화물(230b)의 측면과, 절연체(224)의 측면과, 절연체(222)의 상면의 일부와 접하는 것이 바람직하다. 이에 의하여, 절연체(280)는 절연체(254)에 의하여 절연체(224), 산화물(230a), 및 산화물(230b)로부터 이격된다. 따라서 절연체(280) 등에 포함되는 수소 등의 불순물이 절연체(224), 산화물(230a), 및 산화물(230b)에 혼입되는 것을 억제할 수 있다.
절연체(274)는 도전체(260), 절연체(250), 및 산화물(230c)의 각각의 상면과 접한다. 또한 본 발명의 일 형태인 트랜지스터(200)는 도 12의 (A)에 도시된 바와 같이 절연체(274)와 절연체(250)가 접하는 구조를 갖는다. 이와 같은 구조로 함으로써, 절연체(281) 등에 포함되는 수소 등의 불순물이 절연체(250)에 혼입되는 것을 억제할 수 있다. 따라서 트랜지스터의 전기 특성 및 트랜지스터의 신뢰성에 대한 악영향을 억제할 수 있다.
또한 도 12의 (A)에 도시된 바와 같이, 절연체(224)의 밑면을 기준으로 하였을 때, 영역(234)과 중첩되는 영역에서의 도전체(260)의 밑면의 높이는 도전체(242a) 및 도전체(242b)의 각각의 상면의 높이보다 낮은 경우가 있다. 예를 들어 영역(234)과 중첩되는 영역에서의 도전체(260)의 밑면의 높이와, 도전체(242a) 및 도전체(242b)의 각각의 상면의 높이의 차이는 0nm 이상 30nm 이하, 또는 0nm 이상 15nm 이하로 한다.
또한 도 11의 (C)에 도시된 트랜지스터(200)의 일부 영역의 확대도를 도 12의 (B)에 나타내었다. 앞의 실시형태와 마찬가지로, 트랜지스터(200)의 채널 폭 방향에서, 절연체(222)의 밑면을 기준으로 하였을 때, 도전체(260)와 산화물(230b)이 중첩되지 않는 영역의 도전체(260)의 밑면의 높이는, 산화물(230b)의 밑면의 높이보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(260)가 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 개재하여 덮는 구성으로 함으로써, 도전체(260)의 전계를 산화물(230b)의 영역(234) 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(200)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다. 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 밑면의 높이와 산화물(230b)의 밑면의 높이의 차이를 T2로 하면, T2는 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하이다.
또한 도 12의 (B)에 도시된 바와 같이, 트랜지스터(200)의 채널 폭 방향에서, 산화물(230b), 산화물(230a), 및 절연체(224)와 중첩되지 않는 영역에서의 산화물(230c)의 적어도 일부는 절연체(222)와 접하는 것이 바람직하다. 상기 구성으로 함으로써, 산화물(230c)에 포함되는 산소가 절연체(224)를 경유하여 트랜지스터(200)의 외측으로 확산되는 것을 방지할 수 있다. 또한 산화물(230b) 및 산화물(230a)에 포함되는 산소가 절연체(224)를 경유하여 트랜지스터(200)의 외측으로 확산되는 것을 방지할 수 있다. 또한 절연체(224)의 면적이 축소되면, 절연체(224)에 들어가는 산소량이 감소되기 때문에, 산화물(230)에 공급되는 산소량의 감소를 억제할 수 있다. 따라서 산화물(230c)에 포함되는 산소를 산화물(230b) 및 산화물(230a)에 효율적으로 공급할 수 있고, 영역(234)에서의 산화물(230)의 저저항화를 억제할 수 있다. 그러므로 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터로 할 수 있다.
또한 상기 구성으로 함으로써, 절연체(224) 등에 포함되는 수소 등의 불순물이 산화물(230)에 혼입되는 것을 억제할 수 있다. 즉, 산화물(230)의 저저항화를 억제할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터로 할 수 있다. 또한 상기 구성은 산화물(230b) 및 산화물(230a)과 중첩되지 않는 영역의 절연체(224)를 제거함으로써 형성할 수 있다.
또한 산화물(230b) 및 산화물(230a)과 중첩되지 않는 영역의 절연체(224)를 제거함으로써, 도 12의 (B)에 도시된 바와 같이, 트랜지스터(200)의 채널 폭 방향에서 절연체(222)의 밑면을 기준으로 하였을 때, 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 밑면의 높이는, 산화물(230b)의 밑면의 높이보다 낮아지기 쉽다. 따라서 트랜지스터(200)의 온 전류를 증대시키고, 주파수 특성을 향상시킬 수 있다.
이로써, 온 전류가 큰 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한 주파수 특성이 높은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한 오프 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
이하에서는 본 발명의 일 형태에 따른 트랜지스터(200)를 갖는 반도체 장치의 자세한 구성에 대하여 설명한다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 절연체(214) 및 절연체(216)에 매립되어 제공되는 것이 바람직하다. 여기서 도전체(205)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어, 도전체(205)의 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써, 도전체(205) 위에 형성되는 절연체(224)의 평탄성을 양호하게 하고, 산화물(230a), 산화물(230b), 및 산화물(230c)의 결정성 향상을 도모할 수 있다.
여기서, 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트(백 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
또한 도전체(205)는 도 11의 (A)에 도시된 바와 같이, 산화물(230)에서의 채널 형성 영역보다 크게 제공되는 것이 좋다. 특히 도 11의 (C)에 도시된 바와 같이, 도전체(205)는 산화물(230)에서 채널 폭 방향과 교차되는 단부보다 외측의 영역으로도 연장되는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서, 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되는 것이 바람직하다.
상기 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와, 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로, 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
또한 도 11의 (C)에 도시된 바와 같이, 도전체(205)는 연장되어 배선으로서도 기능한다. 다만 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(205)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(205)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한 도전체(205)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205)를 단층으로 도시하였지만 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한 도전체(205) 아래에 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 도전체를 제공하여도 좋다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 도전체를 제공하는 것이 바람직하다. 또한 본 명세서 등에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능을 말한다.
도전체(205) 아래에 산소의 확산을 억제하는 기능을 갖는 도전체를 사용함으로써, 도전체(205)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전체로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(205)의 아래층의 도전체를 상기 도전성 재료의 단층 또는 적층으로 하면 좋다.
또한 도전체(205)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205)로서 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐의 순서대로 도전막을 성막한 적층막을 사용할 수 있다.
기판(도시하지 않았음) 위에 배치된 절연체(214)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(214)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(214)에 산화 알루미늄, 질화 실리콘 등을 사용하는 것이 바람직하다. 이 경우, 물, 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(224) 등에 포함되는 산소가 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다.
또한 절연체(214)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(214)에 예를 들어 스퍼터링법에 의하여 성막된 산화 알루미늄을 사용할 수 있다.
절연체(214) 위에 배치되는 절연체(216)는 층간막으로서 기능한다. 또한 절연체(254) 위에 배치되는 절연체(280) 및 절연체(281)도 마찬가지로 층간막으로서 기능한다. 여기서 층간막으로서 기능하는 절연체(216), 절연체(280), 및 절연체(281)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 예를 들어 절연체(216), 절연체(280), 및 절연체(281)에 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 갖는 산화 실리콘 등을 적절히 사용하면 좋다.
또한 절연체(216)를 적층 구조로 하여도 좋다. 예를 들어 절연체(216)에서 적어도 도전체(205)의 측면과 접하는 부분에 절연체(214)와 같은 절연체를 제공하는 구성으로 하여도 좋다. 이러한 구성으로 함으로써, 절연체(216)에 포함되는 산소로 인하여 도전체(205)가 산화되는 것을 억제할 수 있다. 또는 도전체(205)에 의하여 절연체(216)에 포함되는 산소가 흡수되는 것을 억제할 수 있다.
또한 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(216)에 예를 들어 CVD법에 의하여 성막된 산화질화 실리콘을 사용할 수 있다.
절연체(222) 및 절연체(224)는 게이트 절연체로서의 기능을 갖는다.
여기서, 산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서 등에서는, 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어, 절연체(224)에는 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하고 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화막을 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화막이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0Х1018atoms/cm3 이상, 바람직하게는 1.0Х1019atoms/cm3 이상, 더 바람직하게는 2.0Х1019atoms/cm3 이상 또는 3.0Х1020atoms/cm3 이상인 산화막이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(224)에 예를 들어 CVD법에 의하여 성막된 산화질화 실리콘을 사용할 수 있다. 또한 도 11에 도시된 트랜지스터(200)는 절연체(224)가 섬 형상을 갖는 구성을 갖지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어 절연체(224)가 절연체(222)의 면 전체를 덮는 구성으로 할 수도 있다.
절연체(222)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(222)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(222) 및 절연체(254)로 절연체(224), 산화물(230) 등을 둘러쌈으로써, 물, 수소 등의 불순물이 외부로부터 절연체(224) 및 산화물(230)로 확산되는 것을 억제할 수 있다.
또한 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(222)는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가지면, 산화물(230)에 포함되는 산소가 기판 측으로 확산되는 것을 저감할 수 있기 때문에 바람직하다. 또한 도전체(205)가 절연체(224)나 산화물(230)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
절연체(222)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 또한 절연체(222)에는, 상술한 재료 중에서도 특히 산화 하프늄을 사용하는 것이 적합하다. 예를 들어 절연체(222)를 게이트 절연막으로서 사용하는 경우, 절연체(222)에 산화 하프늄을 사용함으로써, 산화 알루미늄보다 계면 준위 밀도를 감소시킬 수 있는 경우가 있다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
또한 절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
또한 절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(222)에 예를 들어 ALD법에 의하여 성막된 산화 하프늄을 사용할 수 있다.
또한 도 11의 (C)에 도시된 바와 같이, 절연체(222)는 산화물(230b)과 중첩되지 않는 영역의 막 두께가, 그 이외의 영역의 막 두께보다 얇은 경우가 있다. 절연체(222)에서 산화물(230b)과 중첩되지 않는 영역의 막 두께는, 절연체(280) 등에 제공되는 개구를 형성할 때 에칭 스토퍼막으로서 기능할 수 있는 막 두께이거나, 또는 절연체(216) 또는 도전체(205)의 표면이 노출되지 않을 정도로 충분히 두꺼운 막 두께인 것이 바람직하다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 예를 들어 절연체(222) 아래에 절연체(224)와 같은 절연체를 제공하는 구성으로 하여도 좋다.
산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 갖는다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(230)은 각 금속 원자의 원자수비가 상이한 산화물의 적층 구조를 갖는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230a)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230c)에는 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(230b) 및 산화물(230c)은 결정성을 갖는 것이 바람직하다. 예를 들어 후술하는 CAAC-OS를 사용하는 것이 바람직하다. CAAC-OS 등 결정성을 갖는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 갖는다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(230b)로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 열처리를 수행한 경우에도 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
또한 산화물(230a) 및 산화물(230c)의 전도대 하단이 산화물(230b)의 전도대 하단보다 진공 준위에 가까운 것이 바람직하다. 또한 바꿔 말하면, 산화물(230a) 및 산화물(230c)의 전자 친화력이 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(230c)에는 산화물(230a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는 산화물(230c)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230c)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230c)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
또한 산화물(230c)이 산화물(230c1), 및 산화물(230c1) 위의 산화물(230c2)을 포함한 적층 구조를 갖는 경우에는, 산화물(230a) 및 산화물(230c2)의 전도대 하단이 산화물(230b) 및 산화물(230c1)의 전도대 하단보다 진공 준위에 가까운 것이 바람직하다. 또한 바꿔 말하면, 산화물(230a) 및 산화물(230c2)의 전자 친화력이 산화물(230b) 및 산화물(230c1)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(230c2)에는 산화물(230a)에 사용할 수 있는 금속 산화물을 사용하고, 산화물(230c1)에는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다.
여기서, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서 전도대 하단은 완만하게 변화된다. 바꿔 말하면, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(230a)과 산화물(230b), 산화물(230b)과 산화물(230c)이 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물(230a) 및 산화물(230c)에 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다. 또한 산화물(230c)을 산화물(230c1)과 산화물(230c2)의 적층 구조로 하는 경우, 예를 들어 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 바꿔 말하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 산화물(230c)에 사용하여도 좋다.
구체적으로는 산화물(230a)로서, In:Ga:Zn=1:3:4[원자수비] 또는 In:Ga:Zn=1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230b)로서, In:Ga:Zn=4:2:3[원자수비] 또는 In:Ga:Zn=3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)로서, In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는 In:Ga:Zn=4:2:3[원자수비]과 In:Ga:Zn=1:3:4[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
이때, 캐리어의 주된 경로는 산화물(230b) 또는 산화물(230c)이다. 또는 산화물(230c)이 산화물(230c1) 및 산화물(230c2)을 포함한 적층 구조를 갖는 경우, 산화물(230b)뿐만 아니라 산화물(230c1)도 캐리어의 주된 경로인 경우가 있다. 산화물(230a), 산화물(230c)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 따라서 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지므로, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한 산화물(230c)을 적층 구조로 한 경우, 상술한 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 산화물(230c)에 포함되는 구성 원소가 절연체(250) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는 산화물(230c)을 적층 구조로 하고, 적층 구조의 위쪽에 In을 포함하지 않는 산화물을 위치하게 하기 때문에, In이 절연체(250) 측으로 확산되는 것을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 절연체(250) 등에 혼입된 경우, 트랜지스터는 특성 불량을 일으킨다. 따라서 산화물(230c)을 적층 구조로 함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물(230)에는 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어 영역(234)이 되는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이 밴드 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 저소비전력의 반도체 장치를 제공할 수 있다.
또한 산화물(230a), 산화물(230b), 및 산화물(230c)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 또한 스퍼터링법을 사용하여 성막하는 경우, 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용하는 것이 바람직하다. 또한 기판을 가열하면서 성막함으로써, 상기 산화막의 결정성을 향상시킬 수 있다.
본 실시형태에서는, 산화물(230a)로서 예를 들어 In:Ga:Zn=1:3:4[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 스퍼터링법에 의하여 성막된 금속 산화물을 사용할 수 있다. 또한 산화물(230b)로서 예를 들어 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 스퍼터링법에 의하여 성막된 금속 산화물을 사용할 수 있다. 또한 산화물(230c1)로서 예를 들어 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 스퍼터링법에 의하여 성막된 금속 산화물을 사용할 수 있다. 또한 산화물(230c2)로서 예를 들어 In:Ga:Zn=1:3:4[원자수비]의 In-Ga-Zn 산화물 타깃을 사용하여 스퍼터링법에 의하여 성막된 금속 산화물을 사용할 수 있다.
산화물(230b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)의 막 두께는 예를 들어 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 25nm 이하로 하면 좋다.
도전체(242)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한 도전체(242)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 도전체(242)에 예를 들어 스퍼터링법에 의하여 성막된 질화 탄탈럼을 사용할 수 있다.
절연체(254)는 절연체(214) 등과 마찬가지로 물, 수소 등의 불순물이 절연체(280) 측으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(254)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 또한 도 11의 (B)에 도시된 바와 같이, 절연체(254)는 도전체(242a)의 상면 및 측면, 도전체(242b)의 상면 및 측면, 산화물(230a) 및 산화물(230b)의 측면, 그리고 절연체(224)의 측면과 접하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(280)는 절연체(254)에 의하여 절연체(224) 및 산화물(230)로부터 이격된다. 이로써, 절연체(280)에 포함되는 수소가 도전체(242a), 도전체(242b), 산화물(230a), 산화물(230b), 및 절연체(224)의 상면 또는 측면으로부터 산화물(230)로 확산되는 것을 억제할 수 있기 때문에, 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
또한 절연체(254)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(254)는 절연체(280) 또는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다.
절연체(254)는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 절연체(254)를, 산소를 포함한 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(224)에서 절연체(254)와 접하는 영역 근방에 산소를 첨가할 수 있다. 이로써, 상기 영역으로부터 절연체(224)를 통하여 산화물(230) 내에 산소를 공급할 수 있다. 여기서 절연체(254)가 위쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)로부터 절연체(280)로 확산되는 것을 방지할 수 있다. 또한 절연체(222)가 아래쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)로부터 기판 측으로 확산되는 것을 방지할 수 있다. 이러한 실으로, 산화물(230)의 채널 형성 영역에 산소가 공급된다. 이로써, 산화물(230)의 산소 결손이 저감되기 때문에, 트랜지스터가 노멀리 온이 되는 것을 억제할 수 있다.
절연체(254)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 또한 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이 경우, 절연체(254)는 ALD법을 사용하여 성막되는 것이 바람직하다. ALD법은 피복성이 양호한 성막법이기 때문에, 절연체(254)의 요철로 인하여 단절 등이 형성되는 것을 방지할 수 있다.
이와 같이, 수소에 대하여 배리어성을 갖는 절연체(254)로 절연체(224) 및 산화물(230)을 덮음으로써, 절연체(280)는 절연체(224) 및 산화물(230)로부터 이격된다. 이로써, 수소 등의 불순물이 트랜지스터(200)의 외부로부터 혼입되는 것을 억제할 수 있기 때문에, 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
또한 절연체(254)로서 예를 들어 질화 알루미늄을 포함한 절연체를 사용하면 좋다. 절연체(254)로서는 조성식이 AlNx(x는 0보다 크고 2 이하의 실수, 바람직하게는 x는 0.5보다 크고 1.5 이하의 실수)를 만족시키는 질화물 절연체를 사용하는 것이 바람직하다. 이로써, 절연성이 우수하고, 또한 열전도성이 우수한 막으로 할 수 있기 때문에, 트랜지스터(200)를 구동하였을 때 발생하는 열의 방열성을 높일 수 있다. 또한 절연체(254)에 질화 알루미늄 타이타늄, 질화 타이타늄 등을 사용할 수도 있다. 이 경우, 스퍼터링법을 사용하여 성막함으로써, 성막 가스로서 산소 또는 오존 등 산화성이 강한 가스를 사용하지 않고 성막할 수 있기 때문에 바람직하다. 또한 질화 실리콘 또는 질화산화 실리콘 등을 사용할 수도 있다.
또한 절연체(254)는 2층 이상의 다층 구조로 할 수 있다. 예를 들어 절연체(254)로서, 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 제 1 층을 성막하고, 다음으로 ALD법을 사용하여 제 2 층을 성막하여 2층 구조로 하여도 좋다. ALD법은 피복성이 양호한 성막법이기 때문에, 제 1 층의 요철로 인하여 단절 등이 형성되는 것을 방지할 수 있다. 또한 절연체(254)를 2층 이상의 다층 구조로 하는 경우, 상이한 재료로 이루어지는 다층 구조로 하여도 좋다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 또는 질화 실리콘과, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체의 적층 구조로 하여도 좋다. 또한 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 상면과 접하여 배치되는 것이 바람직하다. 절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 등을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 상면과 접하여 제공함으로써, 산화물(230b)의 영역(234)에 산소를 효과적으로 공급할 수 있다. 또한 절연체(224)와 마찬가지로 절연체(250) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(250)에 예를 들어 CVD법에 의하여 성막된 산화 질화 실리콘을 사용할 수 있다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 갖는 경우가 있다. 따라서 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이고, 또한 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능해진다.
또한 상기 금속 산화물은 제 1 게이트의 일부로서의 기능을 가져도 좋다. 예를 들어 산화물(230)로서 사용할 수 있는 산화물 반도체를 상기 금속 산화물로서 사용할 수 있다. 이 경우, 도전체(260)를 스퍼터링법에 의하여 성막함으로써, 상기 금속 산화물의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
상기 금속 산화물을 가짐으로써, 도전체(260)로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(200)의 온 전류의 향상을 도모할 수 있다. 또한 절연체(250)와 상기 금속 산화물의 물리적인 두께에 의하여 도전체(260)와 산화물(230) 사이의 거리를 유지함으로써, 도전체(260)와 산화물(230) 사이의 누설 전류를 억제할 수 있다. 또한 절연체(250) 및 상기 금속 산화물의 적층 구조를 제공함으로써, 도전체(260)와 산화물(230) 사이의 물리적인 거리, 및 도전체(260)로부터 산화물(230)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 또한 산화물(230)에 사용할 수 있는 산화물 반도체를 저저항화함으로써, 상기 금속 산화물에 사용할 수 있다.
도전체(260)는 도 11에서는 2층 구조로 도시하였지만, 단층 구조이어도 좋고 3층 이상의 적층 구조이어도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
또한 도전체(260)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 도전체(260a)에 예를 들어 CVD법에 의하여 성막된 질화 타이타늄을 사용하고, 도전체(260b)에 예를 들어 CVD법에 의하여 성막된 질화 타이타늄을 사용할 수 있다.
절연체(280)는 절연체(254)를 개재하여 절연체(222), 절연체(224), 산화물(230), 및 도전체(242) 위에 제공된다. 예를 들어 절연체(280)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 등을 포함하는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 공공을 갖는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(280) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
또한 절연체(280)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(280)에 예를 들어 CVD법에 의하여 성막된 산화질화 실리콘을 사용할 수 있다.
절연체(274)는 절연체(214) 등과 마찬가지로 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(274)로서는 예를 들어 절연체(214), 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다.
또한 절연체(274)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(274)에 예를 들어 스퍼터링법에 의하여 성막된 산화 알루미늄을 사용할 수 있다.
또한 절연체(274) 위에 층간막으로서 기능하는 절연체(281)를 제공하는 것이 바람직하다. 절연체(281)는 절연체(224) 등과 마찬가지로 막 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(281)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(281)에 예를 들어 CVD법에 의하여 성막된 질화 실리콘을 사용할 수 있다.
또한 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)에 형성된 개구에 도전체(240a) 및 도전체(240b)를 배치한다. 도전체(240a) 및 도전체(240b)는 도전체(260)를 개재하여 대향하여 제공된다. 또한 도전체(240a) 및 도전체(240b)의 상면의 높이는 절연체(281)의 상면과 동일 평면상에 있어도 좋다.
또한 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)의 개구의 측벽과 접하여 절연체(241a)가 제공되고, 그 측면과 접하여 도전체(240a)의 제 1 도전체가 형성되어 있다. 상기 개구의 밑부분의 적어도 일부에는 도전체(242a)가 위치하고, 도전체(240a)가 도전체(242a)와 접한다. 마찬가지로 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)의 개구의 측벽과 접하여 절연체(241b)가 제공되고, 그 측면과 접하여 도전체(240b)의 제 1 도전체가 형성되어 있다. 상기 개구의 밑부분의 적어도 일부에는 도전체(242b)가 위치하고, 도전체(240b)가 도전체(242b)와 접한다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다.
또한 도전체(240)를 적층 구조로 하는 경우, 산화물(230a), 산화물(230b), 도전체(242), 절연체(254), 절연체(280), 절연체(274), 및 절연체(281)와 접하는 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다. 또한 절연체(281)보다 위에 있는 층에 포함되는 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)로 확산되는 것을 억제할 수 있다.
절연체(241a) 및 절연체(241b)로서는 예를 들어 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(254)와 접하여 제공되기 때문에, 절연체(280) 등에 포함되는 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)로 확산되는 것을 억제할 수 있다. 또한 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다. 또한 절연체(241a) 및 절연체(241b)의 형성에는 ALD법이나 CVD법을 사용할 수 있다.
또한 도시하지 않았지만, 도전체(240a)의 상면 및 도전체(240b)의 상면과 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성되어도 좋다.
또한 도시하지 않았지만, 상기 도전체를 덮도록 저항률이 1.0Х1013Ωcm 이상 1.0Х1015Ωcm 이하, 바람직하게는 5.0Х1013Ωcm 이상 5.0Х1014Ωcm 이하의 절연체를 제공하는 것이 바람직하다. 상기 도전체 위에 상술한 저항률을 갖는 절연체를 제공하면, 상기 절연체는 절연성을 유지하면서 트랜지스터(200), 상기 도전체 등의 배선들 사이에 축적되는 전하를 분산시키고, 상기 전하로 인한 트랜지스터나 상기 트랜지스터를 갖는 전자 기기의 특성 불량이나 정전 파괴를 억제할 수 있기 때문에 바람직하다.
상술한 바와 같이 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 주파수 특성이 높은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
<반도체 장치의 구성 재료>
이하에서는 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
이하에서 설명하는 구성 재료의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법에 의하여, 비교적 낮은 온도에서 고품질의 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 억제할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 시에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한 ALD법도 피처리물에 대한 플라스마 대미지를 억제할 수 있는 성막 방법이다. 따라서 결함이 적은 막을 얻을 수 있다. 또한 ALD법에서 사용하는 전구체는 탄소 등의 불순물을 포함하는 경우가 있다. 그러므로 ALD법에 의하여 제공된 막은, 다른 성막법에 의하여 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 양호한 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 갖기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용되는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성을 갖는 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우와 비교하여, 반송이나 압력 조정에 걸리는 시간이 불필요하기 때문에, 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한 상기 구성 재료의 가공은 리소그래피법을 사용하여 수행하면 좋다. 또한 상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
리소그래피법에서는, 먼저 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 그리고 상기 레지스트 마스크를 통하여 에칭 처리를 함으로써, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채우고 노광하는 액침 기술을 사용하여도 좋다. 또한 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한 전자 빔이나 이온 빔을 사용하는 경우에는, 레지스트 위에 직접 묘화하기 때문에 상술한 레지스트 노광용 마스크가 불필요하다. 또한 레지스트 마스크는 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행하는 등에 의하여 제거할 수 있다.
또한 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 상기 구성 재료 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 상기 구성 재료의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 남긴 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 상기 구성 재료의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 미치지 않거나, 또는 후공정에서 이용될 수 있는 경우에는 하드 마스크를 반드시 제거할 필요는 없다.
드라이 에칭 장치로서는 평행 평판형 전극을 갖는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 갖는 용량 결합형 플라스마 에칭 장치는, 평행 평판형 전극 중 한쪽에 고주파 전원을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극 중 한쪽에 복수의 상이한 고주파 전원을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 주파수가 같은 고주파 전원을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 주파수가 다른 고주파 전원을 인가하는 구성을 가져도 좋다. 또는 고밀도 플라스마원을 갖는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 갖는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
<<기판>>
트랜지스터(200)를 형성하는 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등으로 이루어지는 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는, 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 또는 수지 등이 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체(절연체(214), 절연체(222), 절연체(254), 및 절연체(274) 등)로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘 또는 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 게이트 절연체로서 기능하는 절연체는, 가열에 의하여 이탈되는 산소를 포함한 영역을 갖는 절연체인 것이 바람직하다. 예를 들어, 가열에 의하여 이탈되는 산소를 포함한 영역을 갖는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화물(230)이 갖는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체에, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<<금속 산화물>>
산화물(230)로서는, 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서는, 질소를 포함한 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함한 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS, a-like OS, 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 갖는 결정 구조이다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(VO: oxygen vacancy라고도 함) 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 갖는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 갖는 금속 산화물은 열에 강하고 신뢰성이 높다.
여기서 도 13의 (A)에, 시료면에 실질적으로 평행한 방향에서 TEM에 의하여 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타내었다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어 JEOL Ltd.가 제조한 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의하여 관찰할 수 있다.
도 13의 (A)에서, 금속 원자가 층상으로 배열된 영역인 나노 결정을 확인할 수 있다. 나노 결정 하나의 크기가 1nm 이상의 것이나 3nm 이상의 것이 있다는 것을 알 수 있다. 나노 결정은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면에 평행하다.
또한 도 13의 (B) 및 (C)에, 시료면에 실질적으로 수직인 방향에서 관찰한CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 13의 (D) 및 (E)는 각각 도 13의 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는 화상 처리의 방법에 대하여 설명한다. 먼저, 도 13의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음으로, 취득한 FFT 이미지에서 원점을 기준으로 하여 2.8nm-1 내지 5.0nm-1의 범위가 남도록 마스크 처리를 한다. 다음으로, 마스크 처리를 실시한 FFT 이미지에 역 고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리를 실시함으로써, 화상 처리한 이미지를 취득한다. 이러한 식으로 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고, 격자 배열을 나타낸다.
도 13의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 나노 결정이다. 그리고 파선으로 나타낸 부분이 나노 결정과 나노 결정의 연결부이다. 파선은 육각형이기 때문에, 나노 결정이 육각형을 갖는다는 것을 알 수 있다. 그러므로 CAAC-OS에서는 c축 방향에서 TEM에 의하여 관찰한 경우에, 육각형의 격자점이 관찰된다. 따라서 CAAC-OS는, 앞의 실시형태에서 도 1의 (C)에 도시된 층상의 결정 구조를 갖는다고 할 수 있다. 또한 나노 결정의 형상은 정육각형에 한정되지 않고, 비정육각형인 경우도 있다.
도 13의 (E)에서는, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 점선으로 나타내고, 격자 배열의 방향의 변화를 파선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 변형된 육각형이나 오각형 또는 칠각형 등을 형성할 수 있다. 즉, 격자 배열이 변형되면 결정립계의 형성이 억제된다는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한 도 14의 (A)에는, 도 13과는 다른 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타내었다. 또한 도 14의 (B)는 도 14의 (A)를 더 확대한 단면의 고분해능 TEM 이미지이고, 이해를 용이하게 하기 위하여 원자 배열을 강조하여 표시하였다.
도 14의 (C)는, 도 14의 (A)의 A-O-A'에서, 동그라미로 둘러싼 영역(직경 약 4nm)의 국소적인 푸리에 변환 이미지이다. 도 14의 (C)의 각 영역에서 c축 배향성을 확인할 수 있다. 또한 A-O와 O-A'는 c축의 방향이 다르기 때문에, 그레인이 다른 것이 시사된다. 또한 A-O에서는 c축의 각도가 14.3°, 16.6°, 26.4°와 같이 조금씩 연속적으로 변화된다는 것을 알 수 있다. 마찬가지로, O-A'에서는 c축의 각도가 -18.3°, -17.6°, -15.9°와 같이 조금씩 연속적으로 변화된다는 것을 알 수 있다.
단면의 고분해능 TEM 이미지 및 평면의 고분해능 TEM 이미지에서, CAAC-OS의 나노 결정은 배향성을 갖는다는 것을 알 수 있다.
따라서 CAAC-OS는 앞의 실시형태에서 설명한 바와 같이, c축 배향성을 갖고, 또한 c축이 CAAC-OS의 피형성면 또는 CAAC-OS의 막 표면의 법선 벡터에 평행한 방향을 향하고 있다는 것을 알 수 있다. 따라서 상술한 단면의 고분해능 TEM 관찰에서 확인된 층상으로 배열된 금속 원자의 각 층은 나노 결정의 a-b면에 평행한 면이다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서 막 전체에서 배향성이 보이지 않는다. 그러므로 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한 인듐과 갈륨과 아연을 포함한 금속 산화물의 한 종류인 인듐-갈륨-아연 산화물(이하 IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 갖는 경우가 있다. 특히, IGZO는 대기 중에서 결정 성장하기 어려운 경향이 있기 때문에, 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)으로 이루어지는 경우보다 작은 결정(예를 들어 상술한 나노 결정)으로 이루어지는 경우에 구조적으로 더 안정되는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하고, 각각이 상이한 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도(SIMS에 의하여 얻어지는 농도)를 1Х1018atoms/cm3 이하, 바람직하게는 2Х1016atoms/cm3 이하로 한다.
또한 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다.
그러므로 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1Х1020atoms/cm3 미만, 바람직하게는 1Х1019atoms/cm3 미만, 더 바람직하게는 5Х1018atoms/cm3 미만, 더욱 바람직하게는 1Х1018atoms/cm3 미만으로 한다. 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정적인 전기 특성을 부여할 수 있다.
<반도체 장치의 구성예 2>
도 15는 본 발명의 일 형태에 따른 트랜지스터(200A) 및 트랜지스터(200A) 주변의 상면도 및 단면도이다.
도 15의 (A)는 트랜지스터(200A)를 갖는 반도체 장치의 상면도이다. 또한 도 15의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 15의 (B)는 도 15의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200A)의 채널 길이 방향의 단면도이기도 하다. 또한 도 15의 (C)는 도 15의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200A)의 채널 폭 방향의 단면도이기도 하다. 또한 도 15의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
또한 도 15에 도시된 반도체 장치에서, <반도체 장치의 구성예 1>에서 설명한 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기하였다.
이하에서는 반도체 장치의 구성에 대하여 도 15를 사용하여 설명한다. 또한 본 항목에서 반도체 장치의 구성 재료로서는 <반도체 장치의 구성예 1>에서 자세히 설명한 재료를 사용할 수 있다.
[트랜지스터(200A)]
도 15에 도시된 바와 같이, 트랜지스터(200A)는 기판(도시하지 않았음) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 위 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 산화물(230c1), 및 산화물(230c2))과, 산화물(230) 위에 배치된 250과, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 산화물(230b)의 상면의 일부와 접하는 도전체(242a) 및 도전체(242b)와, 도전체(242a) 위에 배치된 배리어막(244a)과, 도전체(242b) 위에 배치된 배리어막(244b)과, 절연체(222)의 상면의 일부, 절연체(224)의 측면, 산화물(230a)의 측면, 산화물(230b)의 측면, 도전체(242a)의 측면, 배리어막(244a)의 상면, 도전체(242b)의 측면, 및 배리어막(244b)의 상면과 접하여 배치된 절연체(254)(절연체(254a) 및 절연체(254b))를 갖는다.
절연체(254)가 절연체(254a) 및 절연체(254b)의 2층을 적층하는 구성을 갖고, 또한 산화물(230c)이 산화물(230c1) 및 산화물(230c2)의 2층을 적층하는 구성을 갖는다는 점에서 상술한 트랜지스터(200)와 다르다. 이하에서는 트랜지스터(200)와의 차이점에 대하여 설명한다.
도 15에 도시된 바와 같이, 절연체(254)는 절연체(254a)와, 절연체(254a) 위에 배치된 절연체(254b)를 갖는다. 예를 들어 절연체(254a)는 물, 수소 등의 불순물이 절연체(280) 측으로부터 트랜지스터(200A)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 또한 예를 들어 절연체(254b)는 산화물(230) 내의 산소가 절연체(280) 측으로 확산되는 것을 억제하는 것이 바람직하다. 이와 같은 2층을 적층하는 구성으로 함으로써, 산화물(230)의 채널 형성 영역에 대한 수소의 혼입을 방지할 수 있다. 또한 산화물(230)의 채널 형성 영역으로부터의 산소의 방출을 방지할 수 있다. 구체적으로는, 절연체(254a)에 스퍼터링법을 사용하여 성막된 질화 실리콘을 사용하고, 절연체(254b)에 ALD법을 사용하여 성막된 산화 알루미늄을 사용하면 좋다.
또한 예를 들어 절연체(254a)에 과잉 산소 영역을 갖는 절연성 재료 또는 과잉 산소 영역이 형성되기 쉬운 절연성 재료를 사용하고, 절연체(254b)에 피형성막에 과잉 산소 영역을 형성하기 쉬운 절연성 재료를 사용하는 것이 바람직하다. 구체적으로는, 절연체(254a)에 스퍼터링법을 사용하여 성막된 산화 실리콘을 사용하고, 절연체(254b)에 스퍼터링법을 사용하여 성막된 산화 알루미늄을 사용하면 좋다. 이와 같은 2층을 적층하는 구성으로 함으로써, 절연체(254a)에 포함되는 과잉 산소를 산화물(230)에 효율적으로 공급할 수 있다.
또한 절연체(254a)가 과잉 산소를 포함하는 경우, 도전체(242a)의 상면과 접하여 배리어막(244a)이 제공되고, 도전체(242b)의 상면과 접하여 배리어막(244b)이 제공되는 것이 바람직하다. 배리어막(244a) 및 배리어막(244b)은 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는다. 이에 의하여, 산화물(230c) 및 절연체(250) 내의 과잉 산소가 도전체(242a) 및 도전체(242b)로 확산되는 것을 방지할 수 있다. 즉, 도전체(242a) 및 도전체(242b)의 산화에 주위의 과잉 산소가 사용되는 것을 방지할 수 있다. 또한 도전체(242a) 및 도전체(242b)의 산화로 인하여 도전체(242a) 및 도전체(242b)의 전기 저항값이 증가되는 것을 방지할 수 있다. 또한 도전체의 전기 저항값은 2단자법(two-terminal method) 등을 사용하여 측정할 수 있다.
배리어막(244a) 및 배리어막(244b)에는 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용하면 좋다.
또한 배리어막(244a) 및 배리어막(244b)에 불순물이 투과하기 어려운 도전성 재료를 사용하여도 좋다. 배리어막(244a) 및 배리어막(244b)에 도전성 재료를 사용하는 경우에는, 산소가 방출되기 어렵거나 또는 흡수되기 어려운 도전성 재료를 사용하는 것이 바람직하다. 또한 배리어막(244a) 및 배리어막(244b)을 제공하지 않는 구성으로 하여도 좋다.
또한 절연체(254)는 절연체(254a) 및 절연체(254b)를 적층하는 구성에 한정되지 않고, 단층으로 하여도 좋고, 절연체(254a), 절연체(254b), 및 절연체(254c)의 3층을 적층하는 구성으로 하여도 좋다. 3층을 적층하는 구성으로 하는 경우에는, 예를 들어 절연체(254a)에 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하고, 절연체(254b)에 과잉 산소 영역을 갖는 절연성 재료를 사용하고, 절연체(254c)에 산소의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 이와 같은 3층을 적층하는 구성으로 함으로써, 절연체(254b)에 포함되는 과잉 산소가 절연체(254a) 및 절연체(254c)의 외측으로 확산되는 것을 억제할 수 있다. 따라서 절연체(254b)에 포함되는 과잉 산소를 산화물(230)에 효율적으로 공급할 수 있다.
또한 절연체(254)를 2층 이상 적층하는 구성으로 하는 경우, 절연체(254)에 사용하는 절연성 재료의 조합 및 적층 순서는 요구하는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
또한 도 15에 도시된 바와 같이, 산화물(230c)은 산화물(230c1)과, 산화물(230c1) 위에 배치된 산화물(230c2)을 갖는다. 산화물(230c1)은 산화물(230b)에 사용되는 금속 산화물을 구성하는 금속 원소 중 적어도 하나를 포함하는 것이 바람직하고, 상기 금속 원소를 모두 포함하는 것이 더 바람직하다. 이에 의하여, 산화물(230b)과 산화물(230c1)의 계면에서의 결함 준위 밀도를 낮게 할 수 있다. 또한 산화물(230c2)은 산화물(230c1)보다 산소의 확산 또는 투과를 억제하는 금속 산화물인 것이 바람직하다. 절연체(250)와 산화물(230c1) 사이에 산화물(230c2)을 제공함으로써, 절연체(280)에 포함되는 산소가 절연체(250)로 확산되는 것을 억제할 수 있다. 따라서 상기 산소는 산화물(230c1)을 통하여 산화물(230)에 공급되기 쉬워진다.
또한 산화물(230c1) 및 산화물(230c2)은 결정성을 갖는 것이 바람직하고, 산화물(230c2)은 산화물(230c1)보다 결정성이 높은 것이 더 바람직하다. 특히 산화물(230c1) 및 산화물(230c2)로서 CAAC-OS를 사용하는 것이 바람직하고, 산화물(230c1) 및 산화물(230c2)이 갖는 결정의 c축이 산화물(230c1) 및 산화물(230c2)의 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것이 바람직하다. CAAC-OS는 c축 방향으로 산소를 이동시키기 어려운 성질을 갖는다. 따라서 산화물(230c1)과 절연체(250) 사이에 산화물(230c2)을 제공함으로써, 산화물(230c1)에 포함되는 산소가 절연체(250)로 확산되는 것이 억제되므로, 상기 산소를 산화물(230)에 효율적으로 공급할 수 있다.
구체적으로는, 산화물(230c1)로서 In:Ga:Zn=4:2:3[원자수비]의 금속 산화물을 사용하고, 산화물(230c2)로서 In:Ga:Zn=1:3:4[원자수비]의 금속 산화물을 사용하면 좋다. 산화물(230c2)에 사용되는 금속 산화물에서, 구성 원소 내의 In의 원자수비를 산화물(230c1)에 사용되는 금속 산화물에서의 구성 원소 내의 In의 원자수비보다 작게 함으로써, In이 절연체(250) 측으로 확산되는 것을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 절연체(250) 등에 혼입된 경우, 트랜지스터는 특성 불량을 일으킨다. 따라서 산화물(230c)을 적층 구조로 함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 절연체(280)를 2층의 적층 구조로 제공하는 구성으로 하여도 좋다. 도 15에 도시된 바와 같이, 절연체(280)가 절연체(280a)와, 절연체(280a) 위에 배치된 절연체(280b)를 갖는 경우, 절연체(280a)는 과잉 산소 영역을 갖는 것이 바람직하다. 절연체(280a)는 절연체(280b)보다 산화물(230)의 채널 형성 영역까지의 물리적 거리가 짧기 때문에, 절연체(280)에 포함되는 산소를 산화물(230)의 채널 형성 영역에 효율적으로 공급할 수 있다.
구체적으로는, 절연체(280a)에 스퍼터링법을 사용하여 성막된 산화 실리콘을 사용하고, 절연체(280b)에 CVD법을 사용하여 성막된 산화질화 실리콘을 사용하면 좋다. 또한 트랜지스터(200A)에서 절연체(280)가 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 절연체(280)를 단층 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다.
또한 도 15에 도시된 바와 같이, 절연체(274)와 절연체(281) 사이에 절연체(282)를 제공하는 구성으로 하여도 좋다. 절연체(282)로서는 수소 등의 불순물이나 산소의 확산을 억제하는 기능을 갖는 절연막을 사용하는 것이 바람직하다. 예를 들어 스퍼터링법이나 ALD법을 사용하여 질화 실리콘, 산화 알루미늄 등을 성막하는 것이 바람직하다. 절연체(282)를 제공함으로써, 절연체(280), 절연체(250) 등에 포함되는 산소가 절연체(281) 측으로 확산되는 것을 억제할 수 있다.
<반도체 장치의 구성예 3>
도 16은 본 발명의 일 형태에 따른 트랜지스터(200B) 및 트랜지스터(200B) 주변의 상면도 및 단면도이다.
도 16의 (A)는 트랜지스터(200B)를 갖는 반도체 장치의 상면도이다. 또한 도 16의 (B) 내지 (D)는 상기 반도체 장치의 단면도이다. 여기서, 도 16의 (B)는 도 16의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200B)의 채널 길이 방향의 단면도이기도 하다. 또한 도 16의 (C)는 도 16의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200B)의 채널 폭 방향의 단면도이기도 하다. 또한 도 16의 (D)는 도 16의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분의 단면도이고, 트랜지스터(200B)의 저저항 영역으로서 기능하는 영역(243b) 근방의 단면도이기도 하다. 또한 도 16의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
또한 도 16에 도시된 반도체 장치에서, <반도체 장치의 구성예 1> 또는 <반도체 장치의 구성예 2>에서 설명한 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기하였다.
이하에서는 반도체 장치의 구성에 대하여 도 16을 사용하여 설명한다. 또한 본 항목에서 반도체 장치의 구성 재료로서는 <반도체 장치의 구성예 1> 또는 <반도체 장치의 구성예 2>에서 자세히 설명한 재료를 사용할 수 있다.
[트랜지스터(200B)]
도 16에 도시된 바와 같이, 트랜지스터(200B)는 기판(도시하지 않았음) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 위 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 산화물(230c1), 및 산화물(230c2))과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 절연체(222)의 상면의 일부, 절연체(224)의 측면, 산화물(230a)의 측면, 산화물(230b)의 측면, 및 산화물(230b)의 상면과 접하여 배치된 절연체(254)(절연체(254a) 및 절연체(254b))를 갖는다. 여기서, 산화물(230b)의 상면에는 영역(243a) 및 영역(243b)이 서로 이격되어 형성되어 있다.
트랜지스터(200B)는 도전체(242)가 제공되지 않는다는 점에서 상술한 트랜지스터(200) 등과 다르다. 이하에서는 상술한 트랜지스터(200) 등과의 차이점에 대하여 설명한다.
도 16의 (B)에 도시된 바와 같이, 영역(243a) 및 영역(243b)은 도전체(260)를 개재하여 대향하여 형성되어 있고, 상면이 절연체(254)와 접하는 것이 바람직하다. 상면에서 보았을 때, 영역(243a) 및 영역(243b)의 도전체(260) 측의 측면은 도전체(260)의 측면과 정렬되거나, 또는 영역(243a) 및 영역(243b)의 일부가 도전체(260)와 중첩되는 것이 바람직하다.
도 16에 도시된 트랜지스터(200B)에서는, 예를 들어 산화물(230)의 캐리어 밀도를 증가시키고 저항을 저감할 수 있는 원소를 도펀트로서 첨가함으로써, 영역(243)(영역(243a) 및 영역(243b))을 형성하면 좋다.
도펀트로서는 산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소 등을 사용하면 좋다. 이와 같은 원소로서는, 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 또한 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 또한 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등의 금속 원소 중에서 선택되는 어느 하나 또는 복수의 금속 원소를 첨가하여도 좋다. 상술한 것 중에서도, 도펀트로서는 붕소 및 인이 바람직하다. 붕소, 인을 도펀트로서 사용하는 경우, 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 상기 원소의 농도는 SIMS 등을 사용하여 측정하면 좋다.
특히 영역(243)에 첨가하는 원소로서 산화물을 형성하기 쉬운 원소를 사용하는 것이 바람직하다. 이와 같은 원소로서는, 대표적으로는 붕소, 인, 알루미늄, 마그네슘 등이 있다. 영역(243)에 첨가된 상기 원소는 산화물(230) 내의 산소를 빼앗아 산화물을 형성할 수 있다. 이 결과, 영역(243)에는 많은 산소 결손이 생긴다. 상기 산소 결손과 산화물(230) 내의 수소가 결합됨으로써, 캐리어가 생겨, 저항이 매우 낮은 영역이 된다. 또한 영역(243)에 첨가된 원소는 안정적인 산화물의 상태로 영역(243)에 존재하기 때문에, 추후의 공정에서 높은 온도를 필요로 하는 처리가 수행되어도 영역(243)으로부터 이탈되기 어렵다. 즉 영역(243)에 첨가하는 원소로서 산화물을 형성하기 쉬운 원소를 사용함으로써, 고온 프로세스를 거쳐도 산화물(230) 내에 고저항화하기 어려운 영역을 형성할 수 있다.
여기서 영역(243)의 상기 원소의 농도는 산화물(230)에서 영역(243)이 형성되지 않은 부분의 상기 원소의 농도와 동등하거나, 또는 이보다 높은 것이 바람직하다. 또한 영역(243)에 포함되는 산소 결손의 양은 산화물(230)에서 영역(243)이 형성되지 않은 부분의 산소 결손의 양과 동등하거나, 또는 이보다 많은 것이 바람직하다. 이로써, 영역(243)은 산화물(230)에서 영역(243)이 형성되지 않은 부분과 비교하여 캐리어 밀도가 크고 저항이 낮아진다.
산화물(230)에 소스 영역 또는 드레인 영역으로서 기능하는 영역(243)을 형성함으로써, 금속으로 형성된 소스 전극 및 드레인 전극을 제공하지 않고, 영역(243)에 플러그로서 기능하는 도전체(240)를 접속할 수 있다.
또한 이와 같이 도펀트를 첨가하여 영역(243)을 형성하면, 절연체(254a) 및 절연체(254b)에도 도펀트가 첨가된다. 즉 산화물(230b), 절연체(254a), 및 절연체(254b)는 도펀트에 포함되는 원소를 포함한다. 또한 절연체(254a) 및 절연체(254b)가 과잉 산소를 포함하는 경우, 도펀트에 의하여 외부로의 과잉 산소의 확산을 억제할 수 있는 경우가 있다. 이와 같은 영역(243)을 형성함으로써, 트랜지스터(200B)의 온 전류를 크게 하고, S값(Subthreshold Swing, SS라고도 함)을 양호하게 하고, 주파수 특성의 향상을 도모할 수 있다.
도펀트의 첨가에 의하여 영역(243)을 형성하는 경우에는, 예를 들어 산화물(230c1), 산화물(230c2), 절연체(250), 및 도전체(260)를 제공하는 위치에 더미 게이트를 형성하고, 상기 더미 게이트를 마스크로서 사용하여 도펀트를 첨가하면 좋다. 이 경우, 산화물(230)에서 상기 더미 게이트와 중첩되지 않은 영역에, 상기 원소를 포함한 영역(243)을 형성할 수 있다.
도펀트의 첨가 방법으로서는, 이온화된 원료 가스를 질량 분리하고 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다. 질량 분리를 수행하는 경우, 첨가하는 이온종 및 그 농도를 엄밀하게 제어할 수 있다. 한편, 질량 분리를 수행하지 않는 경우, 단시간에 고농도의 이온을 첨가할 수 있다. 또한 원자 또는 분자의 클러스터를 생성하고 이온화하는 이온 도핑법을 사용하여도 좋다. 또한 도펀트를 이온, 도너, 억셉터, 불순물, 또는 원소 등으로 바꿔 말하여도 좋다.
또한 영역(243)에 산소 결손을 형성하는 원소를 첨가하고 열처리를 수행함으로써, 채널 형성 영역으로서 기능하는 영역(234)에 포함되는 수소를 영역(243)에 포함되는 산소 결손으로 포획할 수 있는 경우가 있다. 이로써, 트랜지스터(200B)에 안정적인 전기 특성을 부여하고 신뢰성의 향상을 도모할 수 있다.
또한 도 16에서는 트랜지스터(200A)와 마찬가지로 산화물(230c)을 산화물(230c1)과 산화물(230c2)의 적층으로 도시하고, 절연체(254)를 절연체(254a)와 절연체(254b)의 적층으로 도시하였지만, 이에 한정되는 것이 아니다. 산화물(230c) 및 절연체(254)는 단층으로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
<반도체 장치의 구성예 4>
도 17은 본 발명의 일 형태에 따른 트랜지스터(200C) 및 트랜지스터(200C) 주변의 상면도 및 단면도이다.
도 17의 (A)는 트랜지스터(200C)를 갖는 반도체 장치의 상면도이다. 또한 도 17의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 17의 (B)는 도 17의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200C)의 채널 길이 방향의 단면도이기도 하다. 또한 도 17의 (C)는 도 17의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200C)의 채널 폭 방향의 단면도이기도 하다. 또한 도 17의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
또한 도 17에 도시된 반도체 장치에서, <반도체 장치의 구성예 1>에서 설명한 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기하였다.
이하에서는 반도체 장치의 구성에 대하여 도 17을 사용하여 설명한다. 또한 본 항목에서 반도체 장치의 구성 재료로서는 <반도체 장치의 구성예 1>에서 자세히 설명한 재료를 사용할 수 있다.
[트랜지스터(200C)]
도 17에 도시된 바와 같이, 트랜지스터(200C)는 기판(도시하지 않았음) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 위 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 산화물(230b)의 상면의 일부와 접하는 도전체(242a) 및 도전체(242b)와, 절연체(222)의 상면의 일부, 절연체(224)의 측면, 산화물(230a)의 측면, 산화물(230b)의 측면, 도전체(242a)의 측면, 도전체(242a)의 상면, 도전체(242b)의 측면, 도전체(242b)의 상면, 및 산화물(230c)의 일부와 접하여 배치된 절연체(254)와, 도전체(260)를 덮어 배치된 절연체(273)를 갖는다.
절연체(273)를 갖고, 산화물(230c), 절연체(250), 및 도전체(260)의 일부가 도전체(242)와 중첩되고, 절연체(280)가 산화물(230c), 절연체(250), 및 도전체(260) 위에 제공되어 있다는 점에서 상술한 트랜지스터(200)와 다르다. 이하에서는 트랜지스터(200)와의 차이점에 대하여 설명한다.
트랜지스터(200C)에서 도전체(260)는 절연체(250)를 개재하여 도전체(242a)와 중첩되는 영역과, 절연체(250)를 개재하여 도전체(242b)와 중첩되는 영역을 갖는다. 도전체(260)를 이와 같은 형상으로 하면 도전체(260)는 정렬 마진을 가질 수 있기 때문에, 산화물(230)의 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)를 확실하게 중첩시켜, 오프셋 영역이 형성되는 것을 방지할 수 있다.
절연체(273)는 절연체(254) 등과 마찬가지로 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(273)는 절연체(280) 또는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다. 이와 같은 절연체(273)로 도전체(260)를 덮음으로써, 도전체(260)가 산화되는 것을 억제할 수 있다.
또한 절연체(273)는 절연체(254) 등과 마찬가지로 물, 수소 등의 불순물이 절연체(280) 측으로부터 도전체(260)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(273)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다.
또한 도 17에서 절연체(273)는 도전체(260)를 덮고, 절연체(250)의 상면과 접하는 구성을 갖지만, 이에 한정되는 것이 아니다. 예를 들어 절연체(273)가 도전체(260), 절연체(250), 및 산화물(230c)을 덮고, 절연체(254)와 접하는 구성으로 하여도 좋다.
상술한 바와 같이, 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태나 실시예에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 일 형태를 도 18 및 도 19를 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태인 용량 소자를 사용한 반도체 장치(기억 장치)의 일례를 도 18에 나타내었다. 본 발명의 일 형태의 반도체 장치에서, 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다. 또한 트랜지스터(200)로서는, 앞의 실시형태에서 설명한 트랜지스터(200) 등을 사용할 수 있다.
트랜지스터(200)는 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
도 18에 나타낸 반도체 장치에서, 배선(1001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 그리고 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다.
또한 도 18에 나타낸 기억 장치는 매트릭스상으로 배치됨으로써, 메모리 셀 어레이를 구성할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트 전극으로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 갖는다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다.
여기서, 도 18에 나타낸 트랜지스터(300)에서는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 갖는다. 또한 반도체 영역(313)의 측면 및 상면을, 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 또한 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부와 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 설명하였지만, SOI 기판을 가공하여 볼록 형상을 갖는 반도체막을 형성하여도 좋다.
또한 도 18에 나타낸 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<용량 소자(100)>
용량 소자(100)는 트랜지스터(200)의 위쪽에 제공된다. 용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110), 제 2 전극으로서 기능하는 도전체(120), 및 유전체로서 기능하는 절연체(130)를 갖는다.
또한 예를 들어 도전체(240) 위에 제공된 도전체(112)와 도전체(110)는 동시에 형성할 수 있다. 또한 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 갖는다.
도 18에서는 도전체(112) 및 도전체(110)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한 절연체(130)에는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하는 것이 바람직하다. 상기 구성으로 하면, 용량 소자(100)에서는 고유전율(high-k)의 절연체를 가지므로 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가지므로 절연 내력이 향상되기 때문에, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 질화물 등이 있다.
한편, 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 수지 등이 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 플러그 등이 제공된 배선층이 제공되어도 좋다. 또한 배선층은 설계에 따라 복수 층 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 갖는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어, 기판(311) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(315) 및 도전체(316)는 절연체(320)에 매립되도록 제공되어 있다. 또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)에 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 18에서는 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
절연체(354) 및 도전체(356) 위에는 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 또한 도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다.
층간막으로서 사용할 수 있는 절연체로서는, 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어 절연체(212), 절연체(352), 절연체(354) 등에는 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 수지 등을 포함하는 것이 바람직하다. 또는 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 갖는 산화 실리콘과, 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다.
또한 도전체(112) 또는 도전체(120) 위에 제공되는 절연체(130) 및 절연체(150) 중 한쪽 또는 양쪽을 저항률이 1.0Х1012Ωcm 이상 1.0Х1015Ωcm 이하, 바람직하게는 5.0Х1012Ωcm 이상 1.0Х1014Ωcm 이하, 더 바람직하게는 1.0Х1013Ωcm 이상 5.0Х1013Ωcm 이하의 절연체로 하는 것이 바람직하다. 절연체(130) 및 절연체(150) 중 한쪽 또는 양쪽을 상술한 저항률을 갖는 절연체로 하면, 상기 절연체는 절연성을 유지하면서 트랜지스터(200), 트랜지스터(300), 용량 소자(100), 및 도전체(112), 도전체(120) 등의 배선 사이에 축적되는 전하를 분산시키고, 트랜지스터, 상기 트랜지스터를 갖는 기억 장치의 상기 전하로 인한 특성 불량이나 정전 파괴를 억제할 수 있기 때문에 바람직하다. 이러한 절연체에는 질화 실리콘 또는 질화산화 실리콘을 사용할 수 있다.
또한 상술한 저항률을 갖는 절연체로서, 절연체(140)를 도전체(112)의 아래층에 제공하여도 좋다. 이 경우, 절연체(281) 위에 절연체(140)를 형성하고, 절연체(140), 절연체(281), 절연체(274), 절연체(280), 절연체(254) 등에 개구부를 형성하고, 상기 개구부 내에 절연체(241)를 형성하거나, 트랜지스터(200), 도전체(218) 등에 전기적으로 접속되는 도전체(240)를 형성하면 좋다. 절연체(140)에는 절연체(130) 또는 절연체(150)와 같은 재료를 사용할 수 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서 절연체(210), 절연체(350) 등에는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어 도전체(328), 도전체(330), 도전체(356), 도전체(218), 도전체(110), 도전체(112), 도전체(120) 등에는, 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 저감할 수 있다.
<<산화물 반도체가 제공된 층의 배선 또는 플러그>>
또한 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 산화물 반도체 근방에 과잉 산소 영역을 갖는 절연체가 제공되는 경우가 있다. 그 경우, 상기 과잉 산소 영역을 갖는 절연체와 상기 과잉 산소 영역을 갖는 절연체에 제공하는 도전체 사이에 배리어성을 갖는 절연체를 제공하는 것이 바람직하다.
예를 들어 도 18에서는 절연체(280) 및 절연체(281)와 도전체(240) 사이에 절연체(241)를 제공하는 것이 좋다. 절연체(241)가 절연체(280) 및 절연체(281)와 도전체(240) 사이에 존재함으로써, 도전체(240)로 인한 절연체(280) 및 절연체(281)에 포함되는 산소의 흡수, 즉 도전체(240)의 산화를 억제할 수 있다.
즉, 절연체(241)를 제공함으로써, 절연체(280)에 포함되는 과잉 산소가 도전체(240)에 흡수되는 것을 억제할 수 있다. 또한 절연체(241)를 가짐으로써, 불순물인 수소가 도전체(240)를 통하여 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
또한 절연체(241)에는, 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또한 온 전류가 큰 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한 오프 전류가 작은 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한 소비전력이 저감된 반도체 장치를 제공할 수 있다.
[기억 장치 2]
본 발명의 일 형태인 반도체 장치를 사용한 기억 장치의 일례를 도 19에 나타내었다. 도 19에 나타낸 기억 장치는 도 18에 나타낸 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 갖는 반도체 장치에 더하여 트랜지스터(400)를 갖는다.
트랜지스터(400)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어, 트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스에 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 제 2 게이트를 접속하는 구성으로 한다. 상기 구성에서 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지할 때, 트랜지스터(400)의 제 1 게이트-소스 사이의 전압 및 제 2 게이트-소스 사이의 전압은 0V가 된다. 트랜지스터(400)에서는, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류가 매우 작기 때문에, 트랜지스터(200) 및 트랜지스터(400)에 전원 공급을 하지 않아도, 트랜지스터(200)의 제 2 게이트의 음의 전위를 장시간 유지할 수 있다. 이로써, 트랜지스터(200) 및 트랜지스터(400)를 갖는 기억 장치는 장기간에 걸쳐 기억 내용을 유지할 수 있다.
따라서 도 19에서, 배선(1001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 그리고 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다. 배선(1007)은 트랜지스터(400)의 소스에 전기적으로 접속되고, 배선(1008)은 트랜지스터(400)의 제 1 게이트에 전기적으로 접속되고, 배선(1009)은 트랜지스터(400)의 제 2 게이트에 전기적으로 접속되고, 배선(1010)은 트랜지스터(400)의 드레인에 전기적으로 접속되어 있다. 여기서, 배선(1006), 배선(1007), 배선(1008), 및 배선(1009)이 전기적으로 접속되어 있다.
또한 도 19에 나타낸 기억 장치는, 도 18에 나타낸 기억 장치와 마찬가지로 매트릭스상으로 배치함으로써, 메모리 셀 어레이를 구성할 수 있다. 또한 하나의 트랜지스터(400)는 복수의 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 그러므로 트랜지스터(400)는 트랜지스터(200)보다 적게 제공되는 것이 좋다.
<트랜지스터(400)>
트랜지스터(400)는 트랜지스터(200)와 같은 층에 형성되고, 병행하여 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트 전극으로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b))와, 제 2 게이트 전극으로서 기능하는 도전체(405)와, 게이트 절연체로서 기능하는 절연체(222), 절연체(424a), 절연체(424b), 및 절연체(450)와, 채널이 형성되는 영역을 갖는 산화물(430c)과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(442a), 산화물(431a), 및 산화물(431b)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(442b), 산화물(432a), 및 산화물(432b)과, 도전체(440)(도전체(440a) 및 도전체(440b))를 갖는다.
트랜지스터(400)에서 도전체(405)는 도전체(205)와 같은 층에 형성된다. 절연체(424a) 및 절연체(424b)는 절연체(224)와 같은 층에 형성된다. 산화물(431a) 및 산화물(432a)은 산화물(230a)과 같은 층에 형성되고, 산화물(431b) 및 산화물(432b)은 산화물(230b)과 같은 층에 형성된다. 도전체(442)는 도전체(242)와 같은 층에 형성된다. 산화물(430c)은 산화물(230c)과 같은 층에 형성된다. 절연체(450)는 절연체(250)와 같은 층에 형성된다. 도전체(460)는 도전체(260)와 같은 층에 형성된다.
또한 같은 층에 형성된 구조체는 동시에 형성할 수 있다. 예를 들어, 산화물(430c)은 산화물(230c)이 되는 산화막을 가공함으로써 형성할 수 있다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)은, 산화물(230) 등과 마찬가지로, 산소 결손이 저감되고 물, 수소 등의 불순물이 저감되어 있다. 이로써, 트랜지스터(400)의 문턱 전압을 더 크게 하고, 오프 전류를 저감하고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
<<다이싱 라인>>
이하에서는, 대면적 기판을 반도체 소자마다 분단함으로써, 복수의 반도체 장치를 칩 형상으로 얻는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 부르는 경우가 있음)에 대하여 설명한다. 분단 방법으로서는, 예를 들어 먼저 기판에 반도체 소자를 분단하기 위한 홈(다이싱 라인)을 형성한 후, 다이싱 라인을 따라 절단하여, 복수의 반도체 장치로 분단(분할)하는 경우가 있다.
앞의 실시형태에서 설명한 트랜지스터(200) 및 본 실시형태에서 설명하는 트랜지스터(400)의 가장자리에서는, 도 19에 도시된 바와 같이 절연체(254)와 절연체(222)가 접한다. 따라서 절연체(254)와 절연체(222)가 접하는 영역이 다이싱 라인이 되도록 설계하면, 다이싱 라인의 설계 자유도를 높일 수 있다. 이때, 절연체(222)와 절연체(254)를 같은 재료 및 같은 방법을 사용하여 형성하여도 좋다. 절연체(222) 및 절연체(254)를 같은 재료 및 같은 방법으로 제공함으로써, 밀착성을 높일 수 있다. 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다.
상기 구조에 의하여, 절연체(222) 및 절연체(254)로 절연체(224), 트랜지스터(200), 및 트랜지스터(400)를 둘러쌀 수 있다. 절연체(222) 및 절연체(254)는 산소, 수소, 및 물의 확산을 억제하는 기능을 갖기 때문에, 본 실시형태에서 나타내는 반도체 소자가 형성된 회로 영역마다 기판을 분단함으로써, 복수의 칩으로 가공하여도, 분단된 기판의 측면 방향으로부터 물, 수소 등의 불순물이 혼입되고, 트랜지스터(200) 및 트랜지스터(400)로 확산되는 것을 방지할 수 있다.
또한 상기 구조에 의하여, 절연체(224)의 과잉 산소가 절연체(254) 및 절연체(222)의 외부로 확산되는 것을 방지할 수 있다. 따라서 절연체(224)의 과잉 산소는 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물에 효율적으로 공급된다. 상기 산소에 의하여 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물의 산소 결손을 저감할 수 있다. 이로써, 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물을 결함 준위 밀도가 낮고 안정적인 특성을 갖는 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200) 또는 트랜지스터(400)의 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다.
본 실시형태는 다른 실시형태 및 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 20 및 도 21을 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부르는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이하, OS 메모리 장치라고 부르는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 갖는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 유지 특성이 우수하고, 비휘발성 메모리로서 기능할 수 있다.
<기억 장치의 구성예>
도 20의 (A)에 OS 메모리 장치의 구성의 일례를 나타내었다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 갖는다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 및 컨트롤 로직 회로(1460)를 갖는다.
열 회로(1430)는 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 기록 회로 등을 갖는다. 프리차지 회로는 배선을 프리차지하는 기능을 갖는다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 갖는다. 또한 상기 배선은 메모리 셀 어레이(1470)가 갖는 메모리 셀에 접속되는 배선이고, 자세한 내용은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한 행 회로(1420)는, 예를 들어 행 디코더, 워드선 드라이버 회로 등을 갖고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, 데이터 신호(WDATA)는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터 입력되는 제어 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. 제어 신호(CE)는 칩 인에이블 신호이고, 제어 신호(WE)는 기록 인에이블 신호이고, 제어 신호(RE)는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
메모리 셀 어레이(1470)는 매트릭스상으로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 갖는다. 또한 메모리 셀 어레이(1470)와 행 회로(1420)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1열에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다. 또한 메모리 셀 어레이(1470)와 열 회로(1430)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1행에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다.
또한 도 20의 (A)에서는 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일한 평면에 형성하는 예를 나타내었지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 도 20의 (B)에 나타낸 바와 같이, 주변 회로(1411)의 일부 위에 중첩되도록 메모리 셀 어레이(1470)를 제공하여도 좋다. 예를 들어, 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
도 21은 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예를 설명하기 위한 것이다.
[DOSRAM]
도 21의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 나타내었다. 본 명세서 등에서는, 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM(등록 상표)(Dynamic Oxide Semiconductor Random Access Memory)이라고 부르는 경우가 있다. 도 21의 (A)에 나타낸 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 갖는다. 또한 트랜지스터(M1)는 게이트(톱 게이트라고 부르는 경우가 있음) 및 백 게이트를 갖는다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자에 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CA)의 제 2 단자는 배선(CAL)에 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성을 변경할 수 있다. 예를 들어, 메모리 셀(MC)은 도 21의 (B)에 나타낸 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 21의 (C)에 나타낸 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 갖지 않는 트랜지스터(M1)로 구성된 메모리 셀이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 작게 할 수 있다. 즉, 기록한 데이터가 트랜지스터(M1)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한 DOSRAM에서, 상술한 바와 같이 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아지고 메모리 셀의 유지 용량을 저감할 수 있다.
[NOSRAM]
도 21의 (D) 내지 (G)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 나타내었다. 도 21의 (D)에 나타낸 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 갖는다. 또한 트랜지스터(M2)는 톱 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 갖는다. 본 명세서 등에서는, 트랜지스터(M2)에 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 갖는 기억 장치를 NOSRAM(등록 상표)(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자에 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)에 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CB)의 제 2 단자는 배선(CAL)에 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)에 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)에 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자에 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터의 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로 구성을 적절히 변경할 수 있다. 예를 들어, 메모리 셀(MC)은 도 21의 (E)에 나타낸 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 21의 (F)에 나타낸 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 갖지 않는 트랜지스터(M2)로 구성된 메모리 셀이어도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 21의 (G)에 나타낸 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 합친 구성이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M2)의 누설 전류를 매우 작게 할 수 있다. 이에 의하여, 기록한 데이터가 트랜지스터(M2)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1474)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475) 내지 메모리 셀(1477)도 마찬가지이다.
또한 트랜지스터(M3)는 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형이어도 좋고, p채널형이어도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높은 경우가 있다. 따라서 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한 트랜지스터(M3)에 Si 트랜지스터를 사용함으로써, 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있기 때문에, 메모리 셀의 점유 면적을 축소하여, 기억 장치의 고집적화를 도모할 수 있다.
또한 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2) 및 트랜지스터(M3)로서 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
또한 도 21의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 나타내었다. 도 21의 (H)에 나타낸 메모리 셀(1478)은 트랜지스터(M4) 내지 트랜지스터(M6) 및 용량 소자(CC)를 갖는다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL), 배선(RWL), 배선(WWL), 배선(BGL), 및 배선(GNDL)에 전기적으로 접속되어 있다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한 메모리 셀(1478)을 배선(BIL) 대신에 배선(RBL), 배선(WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 갖는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 또한 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 갖지 않아도 된다.
또한 트랜지스터(M5), 트랜지스터(M6)는 각각, n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4) 내지 트랜지스터(M6)가 OS 트랜지스터이어도 좋고, 이 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5), 트랜지스터(M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M4)의 누설 전류를 매우 작게 할 수 있다.
또한 본 실시형태에서 설명한 주변 회로(1411), 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지 않는다. 이들 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 22를 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례를 설명한다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 22의 (A)에 나타낸 바와 같이, 칩(1200)은 CPU(Central Processing Unit)(1211), GPU(Graphics Processing Unit)(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 갖는다.
칩(1200)에는 범프(도시하지 않았음)가 제공되고, 도 22의 (B)에 나타낸 바와 같이, 인쇄 회로 기판(Printed Circuit Board: PCB)(1201)의 제 1 면에 접속된다. 또한 PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고, 마더보드(1203)에 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어, DRAM(1221)에 앞의 실시형태에서 설명한 DOSRAM을 사용할 수 있다. 또한 예를 들어 플래시 메모리(1222)에 앞의 실시형태에서 설명한 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 갖는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 갖는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통된 메모리가 칩(1200)에 제공되어도 좋다. 상기 메모리에는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비전력으로 실행할 수 있다.
또한 CPU(1211) 및 GPU(1212)가 동일한 칩에 제공되면, CPU(1211) 및 GPU(1212) 간의 배선을 짧게 할 수 있기 때문에, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 갖는 메모리 간의 데이터 전송, 그리고 GPU(1212)에서의 연산 후의, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 갖는다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 갖는다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 갖는다. 컨트롤러에는 마우스, 키보드, 게임용 컨트롤러 등이 포함된다. 이와 같은 인터페이스로서, USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 갖는다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 프로세스로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 프로세스를 증가시킬 필요가 없어, 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 갖는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)를 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 갖기 때문에, 그 크기를 작게 할 수 있다. 또한 화상 처리가 우수하기 때문에, 스마트폰, 태블릿 단말기, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대용 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여, 심층 신경망(DNN), 합성곱 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서, 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 앞의 실시형태에서 설명한 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서 컴퓨터에는, 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함된다. 또는 앞의 실시형태에서 설명한 반도체 장치는, 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 23에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 나타내었다. 예를 들어, 앞의 실시형태에서 설명한 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 23의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 갖는다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 메모리 칩(1105) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
도 23의 (B)는 SD 카드의 외관의 모식도이고, 도 23의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 갖는다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 갖는 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 메모리 칩(1114) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
도 23의 (D)는 SSD의 외관의 모식도이고, 도 23의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 갖는다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 작업 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 메모리 칩(1154) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 24에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 갖는 전자 기기의 구체적인 예를 도시하였다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다. 또한 본 발명의 일 형태에 따른 집적 회로 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 갖는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 24에 전자 기기의 예를 도시하였다.
[휴대 전화기]
도 24의 (A)에는 정보 단말기의 1종류인 휴대 전화기(스마트폰)를 도시하였다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 갖고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공된다.
정보 단말기(5500)는, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5511)에 표시하는 애플리케이션, 표시부(5511)에 갖는 터치 패널에 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5511)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
[정보 단말기]
도 24의 (B)에는 데스크톱형 정보 단말기(5300)를 도시하였다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와, 디스플레이(5302)와, 키보드(5303)를 갖는다.
데스크톱형 정보 단말기(5300)는 상술한 정보 단말기(5500)와 마찬가지로, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 데스크톱형 정보 단말기(5300)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 위에서는 전자 기기로서 스마트폰 및 데스크톱용 정보 단말기를 예로 들어 각각 도 24의 (A), (B)에 도시하였지만, 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기를 적용할 수도 있다. 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등이 있다.
[전자 제품]
도 24의 (C)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 도시한 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 갖는다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 갖는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 저장되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능이나, 전기 냉동 냉장고(5800)에 저장되어 있는 식재료에 적합한 온도로 자동적으로 조절하는 기능 등을 가질 수 있다.
본 일례에서는 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
[게임기]
도 24의 (D)는 게임기의 일례인 휴대용 게임기(5200)를 도시한 것이다. 휴대용 게임기(5200)는 하우징(5201), 표시부(5202), 버튼(5203) 등을 갖는다.
휴대용 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비전력의 휴대용 게임기(5200)를 실현할 수 있다. 또한 소비전력이 낮으므로, 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 휴대용 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 갖는 휴대용 게임기(5200)를 실현할 수 있다.
원래, 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 갖는 프로그램에 의하여 정해져 있지만, 휴대용 게임기(5200)에 인공 지능을 적용함으로써, 게임의 프로그램에 의하여 한정되지 않는 표현이 가능하게 된다. 예를 들어 플레이어가 질문하는 내용, 게임의 진행 상황, 게임 중에 이벤트가 발생하는 타이밍, 게임에 등장하는 인물의 언동 등은 게임의 프로그램에 의하여 한정되지 않고 변화시켜 표현할 수 있게 된다.
또한 휴대용 게임기(5200)로 복수의 플레이어를 필요로 하는 게임을 하는 경우에는, 인공 지능이 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 24의 (D)에서는, 게임기의 일례로서 휴대용 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는, 예를 들어 가정용 거치형 게임기, 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 24의 (E1)은 이동체의 일례인 자동차(5700)를 도시한 것이고, 도 24의 (E2)는 자동차의 실내에서의 앞유리 주변을 도시한 것이다. 도 24의 (E2)에서는 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은, 속도계나 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)의 외측에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시함으로써, 필러로 가려진 시계(사각(死角))를 보완할 수 있다. 즉, 자동차(5700)의 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차(5700)의 자동 운전 시스템에 사용할 수 있다. 또한 상기 칩을 도로 안내, 위험 예측 등을 하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[방송 시스템]
본 발명의 일 형태의 GPU 또는 칩은 방송 시스템에 적용할 수 있다.
도 24의 (F)는 방송 시스템에서의 데이터 전송을 모식적으로 나타낸 것이다. 구체적으로는, 도 24의 (F)는 방송국(5680)에서 송신된 전파(방송 신호)가, 각 가정의 텔레비전 수신 장치(TV)(5600)에 전달될 때까지의 경로를 나타낸 것이다. TV(5600)는 수신 장치(도시하지 않았음)를 갖고, 안테나(5650)로 수신된 방송 신호는 상기 수신 장치를 통하여 TV(5600)에 송신된다.
도 24의 (F)에서는, 안테나(5650)로서 UHF(Ultra High Frequency) 안테나를 도시하였지만, 안테나(5650)로서는 BS·110°CS 안테나, CS 안테나 등을 적용할 수도 있다.
전파(5675A), 전파(5675B)는 지상파 방송용 방송 신호이고, 전파탑(5670)은 수신한 전파(5675A)를 증폭시키고 전파(5675B)를 송신한다. 각 가정에서는 안테나(5650)로 전파(5675B)를 수신함으로써 TV(5600)로 지상파 TV 방송을 시청할 수 있다. 또한 방송 시스템은 도 24의 (F)에 나타낸 지상파 방송에 한정되지 않고, 인공 위성을 사용한 위성 방송, 광 회선에 의한 데이터 방송 등이어도 좋다.
상술한 방송 시스템은, 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 방송 시스템이어도 좋다. 방송국(5680)에서 각 가정의 TV(5600)로 방송 데이터를 송신할 때 인코더에 의하여 방송 데이터가 압축되고, 안테나(5650)가 상기 방송 데이터를 수신하였을 때 TV(5600)에 포함되는 수신 장치의 디코더에 의하여 상기 방송 데이터가 복원된다. 인공 지능을 이용함으로써, 예를 들어 인코더의 압축 방법의 하나인 움직임 보상 예측에서, 표시 화상에 포함되는 표시 패턴을 인식할 수 있다. 또한 인공 지능을 이용한 프레임 내 예측 등을 할 수도 있다. 또한 예를 들어 해상도가 낮은 방송 데이터를 수신하고, 해상도가 높은 TV(5600)에서 상기 방송 데이터를 표시하는 경우에는, 디코더에 의하여 방송 데이터를 복원할 때, 업 컨버트 등의 화상 보간 처리를 수행할 수 있다.
상술한 인공 지능을 이용한 방송 시스템은 방송 데이터양이 증대되는 초고정세(超高精細) 텔레비전(UHDTV: 4K, 8K) 방송에 적합하다.
또한 TV(5600)에 대한 인공 지능의 응용으로서 예를 들어 TV(5600)에 인공 지능을 갖는 녹화 장치를 제공하여도 좋다. 이와 같은 구성으로 하면, 사용자의 취향을 인공 지능에 학습시킴으로써, 사용자의 취향에 맞는 프로그램을 자동적으로 상기 녹화 장치로 녹화할 수 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태에 따른 반도체 장치로서, 도 9 및 도 10에 도시된 트랜지스터(10d)와 같은 구성을 갖는 트랜지스터(이하 시료 1이라고 함)를 제작하였다. 상기 반도체 장치를 주사 투과형 전자 현미경(STEM: Scanning Transmission Electron Microscope)을 사용하여 관찰한 결과에 대하여 설명한다.
먼저, 시료 1의 구성에 대하여 설명한다. 도 9 및 도 10에 도시된 바와 같이, 시료 1은 기판(도시하지 않았음) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치된 산화물(230c)과, 산화물(230c) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)를 갖는다. 또한 도 9 및 도 10에서는 도시하지 않았지만, 시료 1은 도 11에 도시된 트랜지스터(200)와 마찬가지로 절연체(224)와 산화물(230b) 사이에 산화물(230a)을 갖는다. 또한 도전체(260)는 도전체(260a)와 도전체(260b)의 적층막이다.
절연체(224)로서, 막 두께가 35nm인 산화질화 실리콘을 사용하였다.
산화물(230a)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230a)의 성막에서는 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa(CANON ANELVA CORPORATION이 제조한 Miniature Gauge MG-2에 의하여 계측하였음)로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃-기판 간 거리를 60mm로 하였다.
산화물(230b)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 15nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230b)의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm을 사용하고, 성막 압력을 0.7Pa(CANON ANELVA CORPORATION이 제조한 Miniature Gauge MG-2에 의하여 계측하였음)로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃-기판 간 거리를 60mm로 하였다.
산화물(230c)은 적층막이다. 산화물(230c)의 아래층의 막으로서는, DC 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230c)의 아래층의 막의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa(CANON ANELVA CORPORATION이 제조한 Miniature Gauge MG-2에 의하여 계측하였음)로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃-기판 간 거리를 60mm로 하였다.
또한 산화물(230c)의 위층의 막으로서는, DC 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230c)의 위층의 성막에서는 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하고, 다른 성막 조건은 산화물(230a)과 마찬가지로 하였다.
절연체(250)로서 막 두께가 10nm인 산화질화 실리콘을 사용하였다. 또한 도전체(260a)로서 막 두께가 5nm인 질화 타이타늄을 사용하였다. 또한 도전체(260b)로서 텅스텐을 사용하였다.
상술한 바와 같은 구성을 갖는 시료 1은, 채널 길이가 200nm이고, 채널 폭이 60nm인 트랜지스터이다. 또한 시료 1은 트랜지스터(200)와 마찬가지로 상기 구성에 더하여 절연체(214), 절연체(216), 도전체(205), 절연체(222), 도전체(242), 절연체(254), 도전체(240), 절연체(280), 절연체(274), 및 절연체(281) 등을 더 갖는다.
제작한 시료 1에 대하여, JEOL Ltd.가 제조한 "JEM-ARM200F"를 사용하여, 가속 전압 200kV에서 Cs-TEM 모드로 단면 TEM 이미지를 촬영하였다. 단면TEM 이미지의 촬영 결과를 도 25에 나타내었다. 도 25는 산화물(230)의 채널 형성 영역 근방의 채널 폭 방향에서의 단면 TEM 이미지이다.
또한 도 26에는, 도 25에 나타낸 영역 A 내지 영역 F의 확대 단면 TEM 이미지를 나타내었다. 여기서, 영역 A는 산화물(230b)의 상면과 접하는 산화물(230c)을 포함한다. 또한 영역 B는 산화물(230b)의 상면 단부와 접하는 산화물(230c)을 포함한다. 또한 영역 C는 산화물(230b)의 측면과 접하는 산화물(230c)을 포함한다. 또한 영역 D는 절연체(224)의 측면과 접하는 산화물(230c)을 포함한다. 또한 영역 E는 절연체(224)의 상면과 접하는 산화물(230c)을 포함한다. 또한 영역 F는 산화물(230b)을 포함한다.
도 25 및 도 26의 (A) 내지 (E)에 나타낸 영역 A 내지 영역 E에서, 산화물(230c)은 2nm 내지 5nm 정도로 매우 얇은 막 두께로 성막되었다. 그러나 도 26의 (A) 내지 (E)에 나타낸 바와 같이, 산화물(230c)에서는 어느 영역에서도 층상의 CAAC-OS가 형성되어 있다. 여기서, 도 26의 (A) 내지 (E)에 나타낸 화살표는 산화물(230c)의 막에 실질적으로 수직인 방향을 나타내지만, 상기 화살표는 산화물(230c)의 층상의 결정의 법선 방향, 즉 CAAC-OS의 c축 방향과 실질적으로 일치한다. 따라서 산화물(230c)의 CAAC-OS가 산화물(230c)의 피형성면 또는 산화물(230c)의 막 표면의 요철을 따라 배열되는 것을 알 수 있다.
또한 도 25 및 도 26의 (F)에 나타낸 바와 같이, 영역 F에서도 층상의 결정은 절연체(224)의 상면에 실질적으로 평행하게 배열된다. 즉, 산화물(230b)의 CAAC-OS가 산화물(230b)의 피형성면 또는 막 표면을 따라 배열되는 것을 알 수 있다.
따라서 시료 1에서 도 10의 (B)의 영역(54)에 대응하는 영역 F가 도 10의 (D)에 나타낸 결정 구조를 갖고, 도 10의 (B)의 영역(55)에 대응하는 영역 C가 도 10의 (E)에 나타낸 결정 구조를 갖는 것으로 추측된다. 따라서 시료 1은 도 10의 (C)에 나타낸 밴드 다이어그램의 모델을 실질적으로 만족시키기 때문에, 캐리어 전송의 억제를 방지할 수 있는 것으로 생각된다.
이상, 본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태인 금속 산화물의 결정 구조를 평가하였다. 구체적으로는 금속 산화물을 형성한 시료 2에 대하여, HAADF-STEM(High-Angle Annular Dark Field Scanning Transmission Electron Microscope) 이미지의 관찰 및 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용한 원소 분석을 수행하였다.
먼저, 시료 2의 제작 방법에 대하여 설명한다.
이트리아 안정화 지르코니아(YSZ) 기판 위에, 금속 산화물로서 스퍼터링법에 의하여 In-Ga-Zn 산화물을 100nm의 막 두께로 성막하였다. In-Ga-Zn 산화물의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 산소 가스 유량을 30sccm으로 하고, 압력을 0.4Pa로 하고, 직류 전원을 200W로 하고, 기판 온도를 300℃로 하였다.
다음으로, 가열 처리를 수행하였다. 상기 가열 처리로서는 산소를 포함하는 분위기에 있어서 1200℃의 온도에서 1시간의 처리를 수행하였다.
이러한 식으로 시료 2를 제작하였다.
제작한 시료 2의 HAADF-STEM 이미지를 취득하였다. HAADF-STEM 이미지의 취득에는 JEOL Ltd.가 제조한 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하였다.
HAADF-STEM 이미지에서 관찰되는 점의 휘도는, 상기 점에 대응하는 원자의 원자 번호의 2제곱에 비례하여 높아진다. 즉, 원자 번호가 큰 원자에 대응하는 점에서는 더 하얗게(휘도가 높게) 관찰된다. In-Ga-Zn 산화물에서 원자 번호는 In이 가장 크고, 이어서 Ga 및 Zn이 크고, O가 가장 작다. 따라서 In에 대응하는 점의 휘도는 높고, 더 하얗게 관찰된다. 또한 Ga 및 Zn에 대응하는 점의 휘도는 In보다 낮고, In에 대응하는 점보다 까맣게 관찰된다. 또한 O에 대응하는 점의 휘도는 매우 낮기 때문에, O의 위치를 특정하는 것이 어려운 경우가 있다.
도 27의 오른쪽에 시료 2의 단면 HAADF-STEM 이미지를 나타내었다. 지면의 상하 방향은 금속 산화물의 피형성면(YSZ 기판 표면)의 법선 방향이고, 지면의 좌우 방향 및 법선 방향은 금속 산화물의 피형성면(YSZ 기판 표면)에 평행한 방향이다.
도 27의 오른쪽에 나타낸 단면 HAADF-STEM 이미지로부터, 시료 2에 형성한 금속 산화물에서 층상 구조가 형성되어 있다는 것이 확인되었다. 또한 휘도가 다른 점들이 관찰되었다. 휘도가 비교적 높은 점은 In에 대응하는 점이고, 휘도가 비교적 낮은 점은 Ga 또는 Zn에 대응하는 점이라고 추정된다. 또한 휘도가 대략 같은 점들이 지면의 좌우 방향으로 정렬되는 것이 관찰되었다. 휘도가 비교적 높은 점들이 지면의 좌우 방향으로 정렬된 열은 InO층이고, 휘도가 비교적 낮은 점들이 지면의 좌우 방향으로 정렬된 열은 (Ga,Zn)O층이라고 추정된다. 또한 휘도가 비교적 높은 점들이 지면의 좌우 방향으로 정렬된 열과, 휘도가 비교적 낮은 점들이 지면의 좌우 방향으로 정렬된 열은 지면의 상하 방향으로 번갈아 관찰되었다. 따라서 시료 2에 형성한 금속 산화물에서는, InO층과 (Ga,Zn)O층이 적층된 층상 구조가 형성되어 있다는 것이 확인되었다.
다음으로, EDX를 사용하여 시료 2의 원소 분석을 수행하였다. EDX 측정에서, 영역 내를 주사하면서 측정하고, 영역 내를 2차원적으로 평가하는 것을 EDX 면 분석이라고 부르는 경우가 있다. 또한 EDX 면 분석에서 선상(線狀)의 영역의 데이터를 추출하고, 원자 농도에 대하여 영역 내의 분포를 평가하는 것을 EDX 선 분석이라고 부르는 경우가 있다.
또한 원소 분석 장치로서 JEOL Ltd.가 제조한 에너지 분산형 X선 분석 장치 JED-2300T를 사용하였다. 또한 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용하였다.
도 27의 오른쪽에 나타낸 단면 HAADF-STEM 이미지를 취득한 영역과 같은 영역에 수행한 EDX 선 분석의 측정 결과를 도 27의 왼쪽에 나타내었다. 도 27의 왼쪽의 도면에서, 세로축은 기준이 되는 위치(0nm)에서 금속 산화물의 피형성면(YSZ 기판 표면)까지의 법선 방향에서의 거리(Distance)[nm]를 나타낸다. 또한 가로축은 구성 원소 내의 각 원소의 비율(Composition ratio)[atomic%]을 나타낸다.
도 27로부터, 휘도가 비교적 높은 점들이 지면의 좌우 방향으로 정렬된 열은 In의 비율이 가장 높기 때문에 InO층인 것을 알 수 있었다. 또한 휘도가 비교적 낮은 점들이 지면의 좌우 방향으로 정렬된 열은 Ga 또는 Zn의 비율이 높기 때문에 (Ga,Zn)O층인 것을 알 수 있었다. 또한 휘도가 비교적 낮은 점들이 지면의 좌우 방향으로 정렬된 열에서도 15atomic% 정도의 In이 검출되었기 때문에, (Ga,Zn)O층에 In이 혼재되는 것이 확인되었다.
그러므로 In-Ga-Zn 산화물에서 InO층과 (Ga,Zn)O층이 적층된 층상 구조를 확인할 수 있었다.
본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 3)
본 실시예에서는, 실시형태 4에서 설명한 DOSRAM의 동작 주파수를 추정하였다.
DOSRAM에 요구되는 사양 중 하나인 "변동 허용 전압"이란, DOSRAM의 용량 소자에 가해지는 전압이 데이터 기록 후에 변동되는 양의 허용값을 말한다. 또한 DOSRAM의 "데이터 유지 시간"이란, DOSRAM이 갖는 용량 소자에 가해지는 전압의 변동량이 변동 허용 전압에 도달하는 데 걸리는 시간이다. 본 실시예에서는, "변동 허용 전압"을 0.2V로 하고, "데이터 유지 시간"을 용량 소자(유지 용량 3.5fF)에 가해지는 전압이 데이터 기록 후의 상태에서 0.2V 저하하는 데 걸리는 시간으로 하였다. 예를 들어 본 실시예에서 DOSRAM의 데이터 유지가 1시간이란, DOSRAM이 갖는 용량 소자에 가해지는 전위가, 데이터 기록 후 0.2V 저하하는 데 걸리는 시간이 1시간이라는 것을 의미한다.
DOSRAM의 데이터 유지 시간은 DOSRAM이 갖는 트랜지스터의 컷 오프 전류의 크기에 의존한다. 여기서 트랜지스터의 컷 오프 전류는, 트랜지스터의 게이트 전압 VG=0V에서의 드레인 전류(ID)(이하 Icut이라고 표기함)라고 바꿔 말할 수 있다. 예를 들어 DOSRAM의 데이터 유지 특성이 DOSRAM이 갖는 트랜지스터의 Icut의 크기에만 의존하는 경우, DOSRAM의 데이터 유지 시간은 DOSRAM이 갖는 트랜지스터의 Icut의 크기에 반비례한다.
DOSRAM이 갖는 트랜지스터의 Icut이 이미 알려져 있는 경우, DOSRAM의 데이터 유지 시간은, 데이터 유지 중에 용량 소자에서 소실되는 전하량(용량 소자의 유지 용량(3.5fF)과 용량 소자에 가해지는 전압의 저하량(0.2V)의 곱에 상당하는 0.7fC)을 Icut으로 나눔으로써 산출할 수 있다. 또한 목표로 하는 DOSRAM의 유지 시간을 설정하고, 상술한 전하량 0.7fC를 상기 유지 시간으로 나눔으로써, DOSRAM이 갖는 트랜지스터에 요구되는 Icut의 값(이하 Icut0이라고 표기함)을 추정할 수도 있다. 유지 시간의 목표를 1시간으로 하는 경우, 트랜지스터에 요구되는 Icut은 약 200zA(200Х10-21A)가 되었다. 도 28에 나타낸 Icut0이 200zA가 되도록 백 게이트 전압을 조정함으로써, 데이터 유지 특성이 높고, 넓은 온도 범위에서 동작 주파수가 높은 DOSRAM으로 할 수 있다. 본 실시예에서는 DOSRAM의 백 게이트 전압과 동작 주파수의 관계를 평가하였다.
DOSRAM의 동작 주파수를 추정하는 데 있어, 도 9 및 도 10에 도시된 트랜지스터(10d)와 같은 구성을 갖는 트랜지스터(이하 시료 3이라고 함)를 제작하고, 그 전기 특성에서 추정에 필요한 파라미터를 추출하였다. 본 실시예에서는, 도 21의 (A)의 트랜지스터(M1)로서 트랜지스터(10d)를 상정하고, DOSRAM의 동작 주파수를 추정하였다.
먼저, 시료 3의 구성에 대하여 설명한다. 도 9 및 도 10에 도시된 바와 같이, 시료 3은 기판(도시하지 않았음) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치된 산화물(230c)과, 산화물(230c) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)를 갖는다. 또한 도 9 및 도 10에서는 도시하지 않았지만, 시료 3은 도 11에 도시된 트랜지스터(200)와 마찬가지로 절연체(224)와 산화물(230b) 사이에 산화물(230a)을 갖는다. 또한 도전체(260)는 도전체(260a)와 도전체(260b)의 적층막이다.
절연체(224)로서, 막 두께가 35nm인 산화질화 실리콘을 사용하였다.
산화물(230a)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230a)의 성막에서는 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판의 간격을 60mm로 하였다.
산화물(230b)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 20nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230b)의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판의 간격을 60mm로 하였다.
산화물(230c)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230c)의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 130℃로 하고, 타깃과 기판의 간격을 60mm로 하였다.
절연체(250)로서 막 두께가 8nm인 산화질화 실리콘을 사용하였다. 또한 도전체(260a)로서 막 두께가 10nm인 질화 타이타늄을 사용하였다. 또한 도전체(260b)로서 텅스텐을 사용하였다.
상술한 바와 같은 구성을 갖는 시료 3은, 채널 길이가 0.37μm이고, 채널 폭이 0.24μm인 트랜지스터이다. 또한 시료 3은 트랜지스터(200)와 마찬가지로 상기 구성에 더하여 절연체(214), 절연체(216), 도전체(205), 절연체(222), 도전체(242), 절연체(254), 도전체(240), 절연체(280), 절연체(274), 절연체(281) 등을 더 갖는다.
다음으로, 시료 3에서 트랜지스터(10d)의 ID-VG 측정을 수행하였다. ID-VG 측정은 트랜지스터의 드레인 전위(VD)를 +1.08V로, 소스 전위(VS)를 0V로 하고, 게이트 전위(VG)를 -1.0V에서 +3.3V까지 스위핑함으로써 수행하였다. 백 게이트 전압(VBG)은 -7.1V로 하였다. 측정 온도는 -40℃, 27℃, 85℃의 3레벨로 하였다. 구체적으로는, 측정 대상의 트랜지스터가 형성된 5인치Х5인치의 기판을 상기 각 온도로 설정한 서모 척(thermochuck) 위에 고정한 상태에서 트랜지스터의 ID-VG 측정을 실시하였다. 또한 각 측정 온도에서 3개의 소자를 측정하였다.
얻어진 ID-VG 커브로부터 트랜지스터의 시프트 전압(Vsh) 및 서브스레숄드 스윙값(Svalue)을 산출하였다. Vsh란 트랜지스터의 ID-VG 커브에서, 커브의 기울기가 최대인 점에서의 접선이 ID=1pA인 직선과 교차되는 VG로 정의된다. 또한 Svalue란, 드레인 전압이 일정한 상태에서 드레인 전류를 1자릿수 변화시키는 서브스레숄드 영역에서의 게이트 전압의 변화량을 말한다.
트랜지스터(10d)에서는 실시형태 2에서 설명한 바와 같이 채널 형성 영역에 금속 산화물을 사용한다. 채널 형성 영역에 금속 산화물을 사용한 트랜지스터는, 예를 들어 채널 형성 영역에 Si을 사용한 트랜지스터와 비교하여 비도통 상태에서의 누설 전류가 매우 작다. 그러므로 채널 형성 영역에 금속 산화물을 사용한 트랜지스터는 실측에 의하여 Icut을 검출하기가 어려운 경우가 있다. 트랜지스터(10d)에서도 Icut의 실측은 어려웠기 때문에, 상술한 ID-VG 커브로부터 얻어진 Vsh 및 Svalue에서, 식(1)을 사용한 외삽에 의하여 Icut을 추정하였다. 또한 식(1)에 나타낸 바와 같이, 트랜지스터의 오프 전류가 VG=0V에 도달할 때까지, Svalue에 따라 ID가 단조 감소되는 것으로 가정하였다.
[수학식 1]
Figure pct00001
다음으로, 트랜지스터(10d)의 ID-VS 측정을 수행하였다.
여기서, DOSRAM 동작 주파수를 추정하는 방법에 대하여 설명한다. DOSRAM 동작 주파수는 DOSRAM의 데이터 기록 사이클 시간의 역수이다. DOSRAM의 데이터 기록 사이클 시간은 DOSRAM이 갖는 용량 소자의 충전 시간 등에 의하여 설정되는 파라미터이다. 본 실시예에서는, DOSRAM의 데이터 기록 사이클 시간(DOSRAM 동작 주파수의 역수)의 40%에 상당하는 시간을 DOSRAM이 갖는 용량 소자의 충전 시간으로 설정하였다.
DOSRAM 동작 주파수는 DOSRAM이 갖는 용량 소자의 충전 시간에 의존한다. 따라서 DOSRAM 동작 주파수를 추정하는 데 있어, 우선 DOSRAM이 갖는 용량 소자의 충전 시간을 미리 알 필요가 있다. 본 실시예에서는, DOSRAM이 갖는 용량 소자(유지 용량 3.5fF)에 0.52V 이상의 전위가 인가된 상태를 상기 용량 소자가 "충전된 상태"라고 정의하였다. 따라서 본 실시예에서는 DOSRAM의 데이터 기록 동작을 시작하고 나서 상기 용량 소자에 인가되는 전위가 0.52V에 도달할 때까지의 시간이 DOSRAM이 갖는 용량 소자의 충전 시간에 상당한다.
DOSRAM이 갖는 용량 소자의 충전 시간은, DOSRAM 데이터 기록 시에 DOSRAM이 갖는 트랜지스터의 ID의 크기에 의존한다. 그러므로 본 실시예에서는, DOSRAM 데이터 기록 시에 DOSRAM이 갖는 트랜지스터에 인가되는 것이 상정되는 전위(도 29의 (A) 참조)를 본 발명의 일 형태에 따른 트랜지스터(L/W=0.37/0.24μm)에 실제로 인가함으로써 DOSRAM 데이터 기록 동작을 재현하고, 이때의 트랜지스터의 ID를 측정하였다. 도 29의 (A)에서는 도 21의 (A)의 용량 소자(CA)에 트랜지스터(M1)를 통하여 데이터를 기록하는 경우를 상정하였다. D는 드레인을 나타내고, G는 게이트를 나타내고, S는 소스를 나타낸다. 트랜지스터(Tr1)의 소스의 전위(용량 소자(Cs)에 인가되는 전압)를 VS로 한다. 트랜지스터(Tr1)를 온으로 함으로써, 전류(ID)가 흐르고 용량 소자(Cs)가 충전된다. 구체적으로는, 트랜지스터의 게이트 전위(Vg)를 +2.97V로, 드레인 전위(Vd)를 +1.08V로 하고, 소스 전위(VS)를 0V에서 +1.2V까지 스위핑함으로써 트랜지스터의 ID 측정을 수행하였다. 백 게이트 전압(VBG)은 -7.1V로 하였다. 측정 온도는 -40℃, 27℃, 85℃의 3레벨로 하였다.
또한 DOSRAM으로서는 채널 길이(L)가 60nm이고 채널 폭(W)이 60nm인 트랜지스터와, 유지 용량이 3.5fF인 용량 소자를 갖는 구성을 상정하였다. 그래서 트랜지스터(10d)(L/W=0.37μm/0.24μm)에서 얻어진 ID의 값을 DOSRAM이 갖는 것으로 상정한 트랜지스터(L/W=60/60nm)의 크기로 보정하였다.
DOSRAM의 충전이 시작되고 VS가 기록 판정 전압(VCS)에 도달하였을 때 충전이 완료되었다고 간주한다. 이때의 시간을 충전 시간(tW)으로 한다(도 29의 (B) 참조). DOSRAM이 갖는 유지 용량(Cs[F])의 용량 소자에 충전되는 전하를 Q[C], 충전 시간을 tW[sec], 충전에 의하여 용량 소자에 인가되는 전위를 VCS(=Vs)[V], DOSRAM이 갖는 트랜지스터의 드레인 전류를 ID[A]로 한 경우, 각 파라미터 간에서는 이하의 식(2)의 관계가 이루어진다.
[수학식 2]
Figure pct00002
식(2)을 변형함으로써, DOSRAM이 갖는 용량 소자의 충전 시간(tW)을 이하의 식(3)으로 나타낼 수 있다(도 29의 (C) 참조).
[수학식 3]
Figure pct00003
본 실시예에서는, 식(3)의 Cs에 3.5fF를 대입하고, VCS에 +0.52V를 대입하고, 상술한 ID-VS 측정에서 얻어진 ID를 대입하여, DOSRAM이 갖는 용량 소자의 충전 시간(tW)을 산출하였다.
기억 장치(1400)의 동작 주파수(f)와 충전 시간(tW)의 관계를 식(4)으로 나타낼 수 있다.
[수학식 4]
Figure pct00004
식(4)에서 A는 계수이다. 기억 장치(1400)에서는 한 번의 동작의 시간 중, 기록에 걸리는 시간은 40%로 상정되기 때문에, 본 실시예에서는 계수 A를 0.4로 하여 동작 주파수(f)를 산출하였다.
시료 3에서 전원 전압을 3.3V로 하고, 백 게이트 전압을 -7.1V로 한 경우의 DOSRAM의 동작 주파수를 도 30 및 도 31에 나타내었다. 도 30에서 가로축은 온도(Temperature)[℃]를 나타내고, 세로축은 동작 주파수[MHz]를 나타낸다. 또한 도 31에서 가로축은 온도의 역수(1000/Temperature)[K-1]를 나타내고, 가로축은 동작 주파수[MHz]를 나타낸다. 도 30 및 도 31에 나타낸 바와 같이, 온도가 높아질수록 동작 주파수가 높아지는 것을 확인할 수 있었다. 또한 도 31에 나타낸 바와 같이, 산출한 동작 주파수를 외삽함으로써, 200℃에서의 동작 주파수가 1GHz 이상이 되는 것이 추정되었다.
앞의 내용으로부터 DOSRAM이 갖는 트랜지스터의 채널 형성 영역에 금속 산화물을 사용함으로써, 온도가 높아질수록 DOSRAM의 동작 주파수가 높아지는 것을 알 수 있었다.
본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 4)
본 실시예에서는, 금속 산화물의 캐리어 농도 및 Hall 이동도의 온도 의존성을 평가하였다. 구체적으로는, 금속 산화물을 성막한 시료 4에 대하여 각각 다른 온도에서 Hall 효과 측정을 수행하고, 상기 결과를 사용하여 각 온도에서의 금속 산화물의 캐리어 농도 및 Hall 이동도를 산출하였다.
여기서 Hall 효과 측정이란, 전류가 흐르는 것에, 전류의 방향에 대하여 수직으로 자기장을 인가함으로써 전류와 자기장의 양쪽에 수직인 방향으로 기전력이 발생하는 Hall 효과를 이용하여, 캐리어 밀도, 이동도, 저항률 등의 전기 특성을 측정하는 방법이다. 여기서는 Van der Pauw법을 사용한 Hall 효과 측정을 수행하였다. 또한 Hall 효과 측정에는 TOYO Corporation이 제조한 ResiTest를 사용하였다.
먼저, 시료 4의 제작 방법에 대하여 설명한다.
유리 기판 위에 질화 실리콘을 400nm의 막 두께로 성막하고, 상기 질화 실리콘 위에 산화질화 실리콘을 50nm의 막 두께로 성막하였다.
다음으로, 상기 산화질화 실리콘 위에 평가 대상의 금속 산화물로서, 스퍼터링법에 의하여 In-Ga-Zn 산화물을 35nm의 막 두께로 성막하였다. In-Ga-Zn 산화물의 성막에서는 In:Ga:Zn=1:1:1[원자수비]의 산화물 타깃을 사용하고, 아르곤 가스 유량을 20sccm로 하고, 산소 가스 유량을 10sccm로 하고, 압력을 0.4Pa로 하고, 직류 전원을 200W로 하고, 기판 온도를 300℃로 하였다.
다음으로, 가열 처리를 수행하였다. 상기 가열 처리로서는 질소를 포함하는 분위기에 있어서 450℃의 온도에서 1시간의 처리를 수행하고, 이어서 산소 및 질소를 포함하는 분위기에 있어서 450℃의 온도에서 1시간의 처리를 수행하였다.
이러한 식으로 시료 4를 제작하였다.
제작한 시료 4에 대하여 159℃에서 239℃까지의 온도 범위에 있어서 약 10℃의 스텝으로 Hall 효과 측정을 수행하였다.
도 32의 (A)에 측정 온도에 대한 금속 산화물의 캐리어 농도의 추이(推移)를 나타내었다. 가로축은 측정 온도의 역수(1000/Temperature)[K-1]를 나타내고, 세로축은 금속 산화물의 캐리어 농도[cm-3]를 나타낸다.
도 32의 (A)로부터, 측정 온도의 역수가 작을수록(측정 온도가 높을수록), 금속 산화물의 캐리어 농도가 높아지는 것을 알 수 있었다.
또한 도 32의 (B)에 측정 온도에 대한 금속 산화물의 Hall 이동도의 추이를 나타내었다. 가로축은 측정 온도의 역수(1000/Temperature)[K-1]를 나타내고, 세로축은 금속 산화물의 Hall 이동도[cm2/(V·s)]를 나타낸다.
도 32의 (B)로부터, 측정 온도의 역수가 작을수록(측정 온도가 높을수록), 금속 산화물의 Hall 이동도가 높아지는 것을 알 수 있었다.
앞의 내용으로부터 금속 산화물은 온도가 높을수록 이동도가 높아지는 경향이 있다는 것이 확인되었다.
본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
10: 트랜지스터, 10a: 트랜지스터, 10b: 트랜지스터, 10c: 트랜지스터, 10d: 트랜지스터, 51: 영역, 52: 영역, 53: 영역, 54: 영역, 55: 영역, 100: 용량 소자, 110: 도전체, 112: 도전체, 120: 도전체, 130: 절연체, 140: 절연체, 150: 절연체, 200: 트랜지스터, 200A: 트랜지스터, 200B: 트랜지스터, 200C: 트랜지스터, 205: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 230c1: 산화물, 230c2: 산화물, 231: 영역, 231a: 영역, 231b: 영역, 234: 영역, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 242: 도전체, 242a: 도전체, 242b: 도전체, 243: 영역, 243a: 영역, 243b: 영역, 244a: 배리어막, 244b: 배리어막, 250: 절연체, 254: 절연체, 254a: 절연체, 254b: 절연체, 254c: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 273: 절연체, 274: 절연체, 280: 절연체, 280a: 절연체, 280b: 절연체, 281: 절연체, 282: 절연체, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 400: 트랜지스터, 405: 도전체, 424a: 절연체, 424b: 절연체, 430c: 산화물, 431a: 산화물, 431b: 산화물, 432a: 산화물, 432b: 산화물, 440: 도전체, 440a: 도전체, 440b: 도전체, 442: 도전체, 442a: 도전체, 442b: 도전체, 450: 절연체, 460: 도전체, 460a: 도전체, 460b: 도전체, 1001: 배선, 1002: 배선, 1003: 배선, 1004: 배선, 1005: 배선, 1006: 배선, 1007: 배선, 1008: 배선, 1009: 배선, 1010: 배선

Claims (18)

  1. 결정성 금속 산화물로서,
    상기 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 캐리어가 전송(傳送)되는, 결정성 금속 산화물.
  2. 결정성 금속 산화물로서,
    상기 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층 및 상기 제 2 층의 각각은 상기 결정성 금속 산화물의 피형성면에 대하여 실질적으로 평행하게 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 캐리어가 전송되는, 결정성 금속 산화물.
  3. 결정성 금속 산화물로서,
    상기 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층은 원소 M(M은 Al, Ga, Y, 및 Sn 중에서 선택된 하나 또는 복수)과 Zn을 포함하고,
    상기 제 2 층은 In을 포함하고,
    상기 제 1 층 및 상기 제 2 층의 각각은 상기 결정성 금속 산화물의 피형성면에 대하여 실질적으로 평행하게 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 캐리어가 전송되는, 결정성 금속 산화물.
  4. 결정성 금속 산화물로서,
    상기 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층 및 상기 제 2 층의 각각은 상기 결정성 금속 산화물의 피형성면에 대하여 실질적으로 수직으로 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 캐리어가 전송되는, 결정성 금속 산화물.
  5. 결정성 금속 산화물로서,
    상기 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층은 원소 M(M은 Al, Ga, Y, 및 Sn 중에서 선택된 하나 또는 복수)과 Zn을 포함하고,
    상기 제 2 층은 In을 포함하고,
    상기 제 1 층 및 상기 제 2 층의 각각은 상기 결정성 금속 산화물의 피형성면에 대하여 실질적으로 수직으로 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 캐리어가 전송되는, 결정성 금속 산화물.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 층과 상기 제 2 층 사이의 거리는 1nm 이하인, 결정성 금속 산화물.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 결정성 금속 산화물을 c축 방향에서 TEM 관찰한 경우에, 상기 결정성 금속 산화물은 육각형의 격자점을 갖는, 결정성 금속 산화물.
  8. 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터로서,
    상기 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층 및 상기 제 2 층은 각각 상기 트랜지스터의 채널 길이 방향에 대하여 실질적으로 평행하게 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 게이트에 전압을 인가하여 상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 상기 소스로부터 상기 드레인으로 캐리어가 전송되는, 트랜지스터.
  9. 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터로서,
    상기 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층 및 상기 제 2 층의 각각은 상기 결정성 금속 산화물의 피형성면에 대하여 실질적으로 평행하게 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 게이트에 전압을 인가하여 상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 상기 소스로부터 상기 드레인으로 캐리어가 전송되는, 트랜지스터.
  10. 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터로서,
    상기 결정성 금속 산화물은 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층 및 상기 제 2 층의 각각은 상기 결정성 금속 산화물의 피형성면에 대하여 실질적으로 수직으로 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 게이트에 전압을 인가하여 상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 상기 소스로부터 상기 드레인으로 캐리어가 전송되는, 트랜지스터.
  11. 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터로서,
    상기 결정성 금속 산화물은 제 1 금속 산화물과, 상기 제 1 금속 산화물 위의 제 2 금속 산화물과, 상기 제 2 금속 산화물 위의 제 3 금속 산화물을 갖고,
    상기 제 1 금속 산화물, 상기 제 2 금속 산화물, 및 상기 제 3 금속 산화물은 각각 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 1 층 및 상기 제 2 층은 각각 상기 트랜지스터의 채널 길이 방향에 대하여 실질적으로 평행하게 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 게이트에 전압을 인가하여 상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 상기 소스로부터 상기 드레인으로 캐리어가 전송되는, 트랜지스터.
  12. 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터로서,
    상기 결정성 금속 산화물은 제 1 금속 산화물과, 상기 제 1 금속 산화물 위의 제 2 금속 산화물과, 상기 제 2 금속 산화물 위의 제 3 금속 산화물을 갖고,
    상기 제 1 금속 산화물, 상기 제 2 금속 산화물, 및 상기 제 3 금속 산화물은 각각 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 2 금속 산화물이 갖는 상기 제 1 층 및 상기 제 2 금속 산화물이 갖는 상기 제 2 층의 각각은 상기 제 2 금속 산화물의 피형성면에 대하여 실질적으로 평행하게 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 게이트에 전압을 인가하여 상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 상기 소스로부터 상기 드레인으로 캐리어가 전송되는, 트랜지스터.
  13. 제 12 항에 있어서,
    상기 트랜지스터의 채널 폭 방향에서, 상기 제 3 금속 산화물은 상기 제 2 금속 산화물의 상면 및 측면을 덮고,
    상기 게이트는 상기 제 2 금속 산화물의 상면 및 측면을 덮고,
    상기 제 2 금속 산화물의 측면에서 상기 제 3 금속 산화물의 c축 방향과 상기 제 2 금속 산화물의 c축 방향은 다른, 트랜지스터.
  14. 결정성 금속 산화물, 게이트, 소스, 및 드레인을 갖는 트랜지스터로서,
    상기 결정성 금속 산화물은 제 1 금속 산화물과, 상기 제 1 금속 산화물 위의 제 2 금속 산화물과, 상기 제 2 금속 산화물 위의 제 3 금속 산화물을 갖고,
    상기 제 1 금속 산화물, 상기 제 2 금속 산화물, 및 상기 제 3 금속 산화물은 각각 제 1 층과 제 2 층을 갖고,
    상기 제 1 층은 상기 제 2 층보다 밴드 갭이 넓고,
    상기 제 2 금속 산화물이 갖는 상기 제 1 층 및 상기 제 2 금속 산화물이 갖는 상기 제 2 층의 각각은 상기 제 2 금속 산화물의 피형성면에 대하여 실질적으로 수직으로 배치되고,
    상기 제 1 층 및 상기 제 2 층으로 결정 격자가 형성되고,
    상기 게이트에 전압을 인가하여 상기 결정성 금속 산화물에서 캐리어를 여기시킨 경우, 상기 제 2 층을 통하여 상기 소스로부터 상기 드레인으로 캐리어가 전송되는, 트랜지스터.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 게이트에서 상기 제 2 금속 산화물과 중첩되지 않는 제 1 영역의 밑면은 상기 제 2 금속 산화물의 밑면보다 위치가 낮고,
    상기 게이트에서 상기 제 1 영역과 상기 제 2 금속 산화물을 끼워 대향하여 위치하는 제 2 영역의 밑면은 상기 제 2 금속 산화물의 밑면보다 위치가 낮은, 트랜지스터.
  16. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 1 금속 산화물 아래에 상기 제 2 금속 산화물과 상기 게이트가 중첩되는 영역의 적어도 일부와 중첩하여 제 2 게이트를 갖는, 트랜지스터.
  17. 제 11 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 트랜지스터의 채널 길이 및 채널 폭 중 어느 한쪽 또는 양쪽은 100nm 이하의 영역을 갖는, 트랜지스터.
  18. 제 11 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 층은 원소 M(M은 Al, Ga, Y, 및 Sn 중에서 선택된 하나 또는 복수)과 Zn을 포함하고,
    상기 제 2 층은 In을 포함하는, 트랜지스터.
KR1020207029191A 2018-03-12 2019-02-28 금속 산화물 및 금속 산화물을 포함한 트랜지스터 KR20200132917A (ko)

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