KR102556718B1 - 반도체 장치, 그 제작 방법, 및 전자 기기 - Google Patents

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다이스케 마츠바야시
마사하루 나가이
요시야키 야마모토
타카시 하마다
유타카 오카자키
신야 아가와
모토무 쿠라타
나오토 야마데
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치는 기판 위의 제 1 절연층, 제 1 절연층 위의 제 1 금속 산화물층, 제 1 금속 산화물층 위의 산화물 반도체층, 산화물 반도체층 위의 제 2 금속 산화물층, 제 2 금속 산화물층 위의 게이트 절연층, 제 2 금속 산화물층 위의 제 2 절연층, 및 게이트 절연층 위의 게이트 전극층을 포함한다. 게이트 절연층은 게이트 전극층의 측면과 접촉되는 영역을 포함한다. 제 2 절연층은 게이트 절연층과 접촉되는 영역을 포함한다. 산화물 반도체층은 제 1 영역 내지 제 3 영역을 포함한다. 제 1 영역은 게이트 전극층과 중첩되는 영역을 포함한다. 제 1 영역과 제 3 영역 사이에 있는 제 2 영역은 게이트 절연층 또는 제 2 절연층과 중첩되는 영역을 포함한다. 제 2 영역 및 제 3 영역은 각각 원소 N(N은 인, 아르곤, 또는 제논임)을 포함하는 영역을 포함한다.

Description

반도체 장치, 그 제작 방법, 및 전자 기기
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들어 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치 또는 이 반도체 장치의 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 일반적으로 의미한다. 트랜지스터 및 반도체 회로는 반도체 장치의 일 형태이다. 기억 장치, 표시 장치, 또는 전자 기기는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(표시 장치) 등의 광범위한 전자 기기에 사용된다. 트랜지스터에 사용될 수 있는 반도체 박막의 재료로서, 실리콘계 반도체 재료가 널리 알려져 있다. 또 다른 재료로서는 산화물 반도체가 주목을 받고 있다.
예를 들어, 특허문헌 1에는, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물 반도체층이 활성층에 포함되는 트랜지스터가 기재되어 있다.
일본 공개특허공보 특개2006-165528호
고집적화된 트랜지스터를 갖는 반도체 장치의 제작에는 트랜지스터의 미세화가 요구된다. 그러나, 트랜지스터의 미세화에서는, 트랜지스터의 기생 용량 증가가 문제가 된다.
기생 용량이 트랜지스터의 채널 및 채널 근방(예를 들어 소스 전극과 드레인 전극 사이)에 존재하는 경우, 예를 들어 트랜지스터의 동작에 있어서 기생 용량을 충전하는 시간이 필요하다. 따라서, 트랜지스터의 응답성뿐만 아니라 반도체 장치의 응답성이 저하된다.
또한, 트랜지스터의 미세화가 진행되면서, 트랜지스터 형상의 제어는 더 어려워진다. 제작 공정으로 인한 변동이 트랜지스터 특성 및 신뢰성에 크게 영향을 미친다.
따라서, 본 발명의 일 형태의 목적은 트랜지스터의 기생 용량을 저감시키는 것이다. 다른 목적은 고속 동작이 가능한 반도체 장치를 제공하는 것이다. 다른 목적은 전기 특성이 양호한 반도체 장치를 제공하는 것이다. 다른 목적은 신뢰성이 높은 반도체 장치를 제공하는 것이다. 다른 목적은 제작 공정에 의하여 발생되는 트랜지스터 또는 반도체 장치의 특성의 변동을 저감시키는 것이다. 다른 목적은 산소 빈자리가 적은 산화물 반도체층을 포함하는 반도체 장치를 제공하는 것이다. 다른 목적은 단순한 공정으로 제작할 수 있는 반도체 장치를 제공하는 것이다. 다른 목적은 산화물 반도체층과의 계면에서 계면 상태 밀도가 저감될 수 있는 구조를 갖는 반도체 장치를 제공하는 것이다. 다른 목적은 소비전력이 낮은 반도체 장치를 제공하는 것이다. 다른 목적은 신규 반도체 장치 등을 제공하는 것이다. 다른 목적은 상기 반도체 장치의 제작 방법을 제공하는 것이다.
또한, 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 모든 목적을 달성할 필요는 없다. 다른 목적은 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
(1)
본 발명의 일 형태는 기판 위의 제 1 절연층, 제 1 절연층 위의 제 1 금속 산화물층, 제 1 금속 산화물층 위의 산화물 반도체층, 산화물 반도체층 위의 제 2 금속 산화물층, 제 2 금속 산화물층 위의 게이트 절연층, 및 게이트 절연층 위의 게이트 전극층을 포함하는 반도체 장치이다. 산화물 반도체층은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 1 영역 및 제 2 영역 각각은 게이트 전극층과 중첩되는 영역을 포함한다. 제 2 영역은 제 1 영역과 제 3 영역 사이에 있다. 제 2 영역은 제 1 영역보다 저항이 낮은 영역을 포함한다. 제 3 영역은 제 2 영역보다 저항이 낮은 영역을 포함한다. 제 2 영역 및 제 3 영역 각각은 원소 N(N은 인, 아르곤, 또는 제논임)을 포함하는 영역을 포함한다.
본 발명의 다른 일 형태는 기판 위의 제 1 절연층, 제 1 절연층 위의 제 1 금속 산화물층, 제 1 금속 산화물층 위의 산화물 반도체층, 제 1 절연층 및 산화물 반도체층 위의 제 2 금속 산화물층, 제 2 금속 산화물층 위의 제 1 게이트 절연층, 및 제 1 게이트 절연층 위의 게이트 전극층을 포함하는 반도체 장치이다. 제 2 금속 산화물층 및 제 1 게이트 절연층 각각은 제 1 금속 산화물층 및 산화물 반도체층의 측면과 대향하는 영역을 포함한다. 산화물 반도체층은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 1 영역 및 제 2 영역 각각은 게이트 전극층과 중첩되는 영역을 포함한다. 제 2 영역은 제 1 영역과 제 3 영역 사이에 있다. 제 2 영역은 제 1 영역보다 저항이 낮은 영역을 포함한다. 제 3 영역은 제 2 영역보다 저항이 낮은 영역을 포함한다. 제 2 영역 및 제 3 영역 각각은 원소 N(N은 인, 아르곤, 또는 제논임)을 포함하는 영역을 포함한다.
(3)
본 발명의 다른 일 형태는 (2)에서 제시한 반도체 장치이고, 제 2 게이트 절연층은 제 1 게이트 절연층과 게이트 전극층 사이에 있다.
(4)
본 발명의 다른 일 형태는 (1) 내지 (3) 중 어느 하나에서 제시한 반도체 장치이고, 제 2 영역은 제 1 영역보다 높은 농도로 원소 N을 포함하는 영역을 포함하고, 제 3 영역은 제 2 영역보다 높은 농도로 원소 N을 포함하는 영역을 포함한다.
(5)
본 발명의 다른 일 형태는 (1) 내지 (4) 중 어느 하나에서 제시한 반도체 장치이고, 제 3 영역은 1×1018atoms/cm3 이상 1×1022atoms/cm3 이하의 농도로 원소 N을 포함하는 영역을 포함한다.
(6)
본 발명의 일 형태는 기판 위의 제 1 절연층, 제 1 절연층 위의 제 1 금속 산화물층, 제 1 금속 산화물층 위의 산화물 반도체층, 산화물 반도체층 위의 제 2 금속 산화물층, 제 2 금속 산화물층 위의 게이트 절연층, 제 2 금속 산화물층 위의 제 2 절연층, 및 게이트 절연층 위의 게이트 전극층을 포함하는 반도체 장치이다. 게이트 절연층은 게이트 전극층의 측면과 접촉되는 영역을 포함한다. 제 2 절연층은 게이트 절연층과 접촉되는 영역을 포함한다. 산화물 반도체층은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 제 1 영역은 게이트 전극층과 중첩되는 영역을 포함한다. 제 2 영역은 게이트 절연층 또는 제 2 절연층과 중첩되는 영역을 포함한다. 제 2 영역은 제 1 영역과 제 3 영역 사이에 있다. 제 2 영역 및 제 3 영역 각각은 원소 N(N은 인, 아르곤, 또는 제논임)을 포함하는 영역을 포함한다.
(7)
본 발명의 다른 일 형태는 (6)에서 제시한 반도체 장치이고, 제 2 영역은 제 1 영역보다 저항이 낮은 영역을 포함하고, 제 3 영역은 제 2 영역보다 저항이 낮은 영역을 포함한다.
(8)
본 발명의 다른 일 형태는 기판의 하면과 게이트 전극층의 측면의 접선 사이의 각도가 60° 이상 85° 이하인 영역을 포함하는 (6) 또는 (7)에서 제시한 반도체 장치이다.
(9)
본 발명의 다른 일 형태는 반도체 장치의 제작 방법이다. 이 방법에서, 제 1 절연층을 기판 위에 형성하고, 제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 제 1 절연층 위에 형성하고, 제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 제 1 마스크를 사용하여 섬 형상으로 에칭하여 제 2 금속 산화물층 및 제 2 산화물 반도체층을 형성하고, 제 3 금속 산화물층을 제 2 산화물 반도체층 및 제 1 절연층 위에 형성하고, 제 2 절연층을 제 3 금속 산화물층 위에 형성하고, 제 2 절연층을 평탄화 처리하여 제 3 절연층을 형성하고, 제 3 절연층의 일부를 제 2 마스크를 사용하여 에칭하여 제 3 금속 산화물층에 도달하는 홈부를 갖는 제 4 절연층을 형성하고, 제 5 절연층을 제 4 절연층 및 제 3 금속 산화물층 위에 형성하고, 제 1 도전층을 제 5 절연층 위에 형성하고, 제 4 절연층이 노출될 때까지 제 1 도전층 및 제 5 절연층에 평탄화 처리를 수행하여 게이트 전극층 및 제 6 절연층을 형성하고, 게이트 절연층이 형성되도록 마스크로서 게이트 전극층을 사용하여 제 4 절연층 및 제 6 절연층을 에칭하고, 마스크로서 게이트 전극층을 사용하여 제 2 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성한다.
(10)
본 발명의 다른 일 형태는 반도체 장치의 제작 방법이다. 이 방법에서, 제 1 절연층을 기판 위에 형성하고, 제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 제 1 절연층 위에 형성하고, 제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 제 1 마스크를 사용하여 섬 형상으로 에칭하여 제 2 금속 산화물층 및 제 2 산화물 반도체층을 형성하고, 제 3 금속 산화물층을 제 2 산화물 반도체층 및 제 1 절연층 위에 형성하고, 제 1 게이트 절연층을 제 3 금속 산화물층 위에 형성하고, 제 2 절연층을 제 1 게이트 절연층 위에 형성하고, 제 2 절연층을 평탄화 처리하여 제 3 절연층을 형성하고, 제 3 절연층의 일부를 제 2 마스크를 사용하여 에칭하여 제 1 게이트 절연층에 도달하는 홈부를 갖는 제 4 절연층을 형성하고, 제 1 도전층을 제 4 절연층 및 제 1 게이트 절연층 위에 형성하고, 제 4 절연층이 노출될 때까지 제 1 도전층에 평탄화 처리를 수행하여 게이트 전극층을 형성하고, 마스크로서 게이트 전극층을 사용하여 제 4 절연층을 에칭하여 제 1 게이트 절연층이 노출되는 영역을 제공하고, 마스크로서 게이트 전극층을 사용하여 제 1 게이트 절연층을 에칭하여 제 2 게이트 절연층을 형성하고, 제 2 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성한다.
(11)
본 발명의 다른 일 형태는 반도체 장치의 제작 방법이다. 이 방법에서, 제 1 절연층을 기판 위에 형성하고, 제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 제 1 절연층 위에 형성하고, 제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 제 1 마스크를 사용하여 섬 형상으로 에칭하여 제 2 금속 산화물층 및 제 2 산화물 반도체층을 형성하고, 제 3 금속 산화물층을 제 2 산화물 반도체층 및 제 1 절연층 위에 형성하고, 제 1 게이트 절연층을 제 3 금속 산화물층 위에 형성하고, 제 2 절연층을 제 1 게이트 절연층 위에 형성하고, 제 2 절연층을 평탄화 처리하여 제 3 절연층을 형성하고, 제 3 절연층의 일부를 제 2 마스크를 사용하여 에칭하여 제 1 게이트 절연층에 도달하는 홈부를 갖는 제 4 절연층을 형성하고, 제 5 절연층을 제 4 절연층 및 제 1 게이트 절연층 위에 형성하고, 제 1 도전층을 제 5 절연층 위에 형성하고, 제 4 절연층이 노출될 때까지 제 1 도전층 및 제 5 절연층에 평탄화 처리를 수행하여 게이트 전극층 및 제 6 절연층을 형성하고, 마스크로서 게이트 전극층을 사용하여 제 4 절연층 및 제 6 절연층을 에칭하여 제 1 게이트 절연층이 노출되는 영역을 제공하고, 제 2 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성한다.
(12)
본 발명의 다른 일 형태는 (9) 내지 (11) 중 어느 하나에서 제시한 반도체 장치를 제작하는 방법이고, 인, 아르곤, 또는 제논이 이온으로서 첨가된다.
(13)
본 발명의 다른 일 형태는 (9) 내지 (12) 중 어느 하나에서 제시한 반도체 장치를 제작하는 방법이고, 첨가된 이온의 도즈양은 1×1014ions/cm2 이상 5×1016ions/cm2 이하이다.
(14)
본 발명의 다른 일 형태는 반도체 장치의 제작 방법이다. 이 방법에서, 제 1 절연층을 기판 위에 형성하고, 제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 제 1 절연층 위에 형성하고, 제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 제 1 마스크를 사용하여 섬 형상으로 에칭하여 제 2 금속 산화물층 및 제 2 산화물 반도체층을 형성하고, 제 3 금속 산화물층을 제 2 산화물 반도체층 및 제 1 절연층 위에 형성하고, 제 2 절연층을 제 3 금속 산화물층 위에 형성하고, 제 2 절연층을 평탄화 처리하여 제 3 절연층을 형성하고, 제 3 절연층의 일부를 제 2 마스크를 사용하여 에칭하여 제 3 금속 산화물층에 도달하는 홈부를 갖는 제 4 절연층을 형성하고, 제 5 절연층을 제 4 절연층 및 제 3 금속 산화물층 위에 형성하고, 제 1 도전층을 제 5 절연층 위에 형성하고, 제 4 절연층이 노출될 때까지 제 1 도전층 및 제 5 절연층에 평탄화 처리를 수행하여 게이트 전극층 및 제 6 절연층을 형성하고, 마스크로서 게이트 전극층을 사용하여 제 4 절연층 및 제 6 절연층을 에칭하여, 게이트 전극층의 측면과 접촉되는 영역을 포함하는 게이트 절연층 및 게이트 절연층과 접촉되는 영역을 포함하는 제 7 절연층을 형성하고, 제 2 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성한다.
(15)
본 발명의 다른 일 형태는 (14)에서 제시한 반도체 장치를 제작하는 방법이고, 인, 아르곤, 또는 제논이 이온으로서 첨가된다.
(16)
본 발명의 다른 일 형태는 (14) 또는 (15)에서 제시한 반도체 장치를 제작하는 방법이고, 첨가된 이온의 도즈양은 1×1014ions/cm2 이상 5×1016ions/cm2 이하이다.
(17)
본 발명의 다른 일 형태는 (14) 내지 (16) 중 어느 하나에서 제시한 반도체 장치의 제작 방법이고, 이 반도체 장치는 기판의 하면과 게이트 전극층의 측면의 접선 사이의 각도가 60° 이상 85° 이하인 영역을 포함한다.
(18)
본 발명의 다른 일 형태는 하우징, 스피커, 및 (1) 내지 (8) 중 어느 하나에서 제시한 반도체 장치를 포함하는 전자 기기이다.
본 발명의 일 형태에 따라 트랜지스터의 기생 용량을 저감시킬 수 있고, 고속 동작이 가능한 반도체 장치를 제공할 수 있다. 또는 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 제작 공정에 의하여 발생되는 트랜지스터 또는 반도체 장치의 특성의 변동을 저감시킬 수 있다. 또는 산소 빈자리가 적은 산화물 반도체층을 포함하는 반도체 장치를 제공할 수 있다. 또는 단순한 공정으로 제작할 수 있는 반도체 장치를 제공할 수 있다. 또는 산화물 반도체층과의 계면에서 계면 상태 밀도가 저감될 수 있는 구조를 갖는 반도체 장치를 제공할 수 있다. 또는 소비전력이 낮은 반도체 장치를 제공할 수 있다. 또는 신규 반도체 장치 등을 제공할 수 있다. 또는 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 2의 (A) 및 (B)는 트랜지스터의 단면도 및 밴드 다이어그램.
도 3의 (A) 내지 (D)는 ALD 메커니즘을 도시한 것.
도 4의 (A) 및 (B)는 ALD 장치의 개략도.
도 5의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 6의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 7의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 8의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 9의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 10의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 11의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 12의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 13의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 14의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 15의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 16의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 17의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 18의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 19의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 20의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 21의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 22의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 23의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 24의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 25의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 26의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 27의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 28의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 29의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 30의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 31의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 32의 (A) 내지 (C)는 트랜지스터의 제작 방법을 도시한 상면도 및 단면도.
도 33의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 34의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 35의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 36의 (A) 내지 (C)는 트랜지스터를 도시한 상면도 및 단면도.
도 37의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석 결과, 그리고 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것.
도 38의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 그리고 그 분석을 통하여 얻은 이미지를 나타낸 것.
도 39의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 이미지를 나타낸 것.
도 40의 (A) 및 (B)는 a-like OS의 단면 TEM 이미지를 나타낸 것.
도 41은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 42의 (A) 내지 (D)는 반도체 장치의 단면도 및 회로도.
도 43의 (A) 내지 (C)는 반도체 장치의 단면도 및 회로도.
도 44의 (A) 및 (B)는 촬상 장치를 각각 도시한 평면도.
도 45의 (A) 및 (B)는 촬상 장치의 화소를 도시한 평면도.
도 46의 (A) 및 (B)는 촬상 장치를 각각 도시한 단면도.
도 47의 (A) 및 (B)는 촬상 장치를 각각 도시한 단면도.
도 48의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치를 도시한 회로도 및 타이밍 차트.
도 49의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치를 도시한 그래프 및 회로도.
도 50의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 도시한 회로도 및 타이밍 차트.
도 51의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치를 도시한 회로도 및 타이밍 차트.
도 52는 RF 태그의 구성예를 도시한 것.
도 53은 CPU의 구성예를 도시한 것.
도 54는 기억 소자의 회로도.
도 55의 (A) 내지 (C)는 표시 장치의 구성예 및 화소의 회로도.
도 56의 (A) 및 (B)는 액정 표시 장치의 상면도 및 단면도.
도 57의 (A) 및 (B)는 표시 장치의 상면도 및 단면도.
도 58은 표시 모듈을 도시한 것.
도 59의 (A)는 리드 프레임 인터포저를 사용한 패키지의 단면 구조를 도시한 사시도, 도 59의 (B)는 모듈의 구조를 도시한 것.
도 60의 (A) 내지 (E)는 전자 기기를 도시한 것.
도 61의 (A) 내지 (D)는 전자 기기를 도시한 것.
도 62의 (A) 내지 (C)는 전자 기기를 도시한 것.
도 63의 (A) 내지 (F)는 전자 기기를 도시한 것.
도 64는 측정 시료의 단면도.
도 65는 이온 주입 후의 측정 시료의 시트 저항 측정 결과를 나타낸 것.
도 66은 이온 주입 후의 측정 시료의 시트 저항 측정 결과를 나타낸 것.
도 67은 이온 주입 후의 측정 시료의 시트 저항 측정 결과를 나타낸 것.
도 68은 시료의 측정된 XRD 스펙트럼을 나타낸 것.
도 69의 (A) 및 (B)는 시료의 TEM 이미지, 도 69의 (C) 내지 (L)은 그 전자 회절 패턴.
도 70의 (A) 내지 (C)는 시료의 EDX 매핑 이미지를 나타낸 것.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 또한, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위에서 벗어나지 않고 본 발명의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 용이하게 이해될 것이다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다. 이하에서 설명하는 발명의 구조에서는, 같은 부분 또는 유사한 기능을 갖는 부분은 상이한 도면에서 같은 부호에 의하여 나타내어지고, 그 설명을 반복하지 않는 경우가 있다. 같은 구성 요소는 상이한 도면에서 상이한 해칭 패턴에 의하여 나타내어지거나 또는 해칭 패턴이 생략되는 경우가 있다.
예를 들어, 본 명세서 등에서, "X와 Y가 접속된다"라는 명확한 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 및 X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않으며, 도면 또는 문장에는 다른 접속 관계가 포함된다.
여기서, X 및 Y 각각은 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는, X와 Y 사이의 전기적 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속되지 않는 경우, X와 Y 사이의 전기적 접속을 가능하게 하는 상기 소자를 개재(介在)하지 않고 X와 Y가 접속되는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 사이를 전기적으로 접속시킬 수 있는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)를 X와 Y 사이에 접속시킬 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도통 또는 비도통(온 또는 오프)이 되어, 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우가 포함된다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y 사이를 기능적으로 접속시킬 수 있는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어 스텝업 회로 또는 스텝다운 회로) 또는 신호의 전위 레벨을 변화시키는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 또한, 예를 들어, 다른 회로가 X와 Y 사이에 제공되더라도 X로부터 출력된 신호가 Y로 전송되는 경우에는 X와 Y는 기능적으로 접속된다. X와 Y가 기능적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우 및 X와 Y가 전기적으로 접속되는 경우가 포함된다.
또한, 본 명세서 등에서, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, 본 명세서 등에서, "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 명시적인 기재와 동일하다.
예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고 Z2의 다른 일부가 Y와 직접 접속되는 동안에 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고 Z1의 다른 일부가 X와 직접 접속되는 경우는, 이하의 표현 중 어느 것을 사용하여 표현될 수 있다.
표현으로서는, 예를 들어, "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속된다"가 포함된다. 회로 구조에서의 접속 순서를 상술한 예와 비슷한 표현에 의하여 규정하면, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 특정할 수 있다.
표현의 다른 예에는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1은 제 1 접속 경로 상에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않고, Z2는 제 3 접속 경로 상에 있다"가 포함된다. "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 Z1을 통하여 제 1 접속 경로에서 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 Z2를 통하여 제 3 접속 경로에서 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다"라는 표현을 사용할 수도 있다. "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 Z1을 통하여 제 1 전기적 경로에서 X와 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)까지의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)는 적어도 Z2를 통하여 제 3 전기적 경로에서 Y와 전기적으로 접속되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)까지의 전기적 경로이다"가 표현의 또 다른 예이다. 회로 구조에서의 접속 경로를 상술한 예와 비슷한 표현에 의하여 규정하면, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 특정할 수 있다.
또한, 이들 표현은 예이고, 이 표현에 제한은 없다. 여기서, X, Y, Z1, 및 Z2는 각각 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
회로도에서 독립적인 구성 요소가 서로 전기적으로 접속되더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막은 배선 및 전극으로서 기능한다. 그러므로, 본 명세서에서 "전기적 접속"이라는 용어는 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우도 의미한다.
<도면의 설명에 관한 부기>
본 명세서에 있어서, "위" 및 "아래" 등 배치를 나타내는 용어는 구성 요소들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용되고 있다. 또한, 구성 요소의 위치 관계는 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 용어에 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
또한, "위" 또는 "아래"라는 용어는 구성 요소가 다른 구성 요소 바로 위 또는 바로 아래에 위치하고, 또 다른 구성 요소와 직접 접촉되는 것을 반드시 의미할 필요는 없다. 예를 들어, "절연층 A 위의 전극 B"라는 표현은, 전극 B가 절연층 A 위에 있고 절연층 A에 직접 접촉되는 것을 반드시 뜻할 필요는 없고 절연층 A와 전극 B 사이에 다른 구성 요소를 제공하는 경우를 뜻할 수 있다.
본 명세서에서 "평행"이라는 용어는, 두 개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. "수직"이란 용어는, 2개의 직선 사이에서 형성된 각도가 80° 이상 100° 이하인 것을 나타내고, 따라서 그 각도가 85° 이상 95° 이하인 경우도 포함된다. "실질적으로 수직"이라는 용어는, 2개의 직선 사이에서 형성되는 각도가 60° 이상 120° 이하인 것을 나타낸다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
도면에 있어서, 크기, 층의 두께, 또는 영역은, 설명의 편의를 위하여 임의로 결정되는 것이다. 따라서, 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한, 도면은 명확성을 위하여 모식적으로 도시한 것이며, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다.
상면도(평면도 또는 레이아웃 도면이라고도 함) 및 사시도 등의 도면에 있어서, 도면의 명확성을 위하여 일부의 구성 요소를 도시하지 않는 경우가 있다.
"동일하다"라는 표현은 동일한 면적을 갖는 것, 또는 동일한 형상을 갖는 것을 말하여도 좋다. 또한 "동일하다"라는 표현은 제작 공정에 의하여 약간의 차이가 생길 수 있어 "실질적으로 동일하다"라는 경우를 포함한다.
<바꿔 말할 수 있는 표현에 관한 부기>
본 명세서 등에서는 트랜지스터의 접속을 설명함에 있어서, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자)이라는 표현 및 "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표현이 사용된다. 이는, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스 또는 드레인은 상황에 따라 적절히 소스(또는 드레인) 단자 또는 소스(또는 드레인) 전극 등이라고 할 수도 있다.
또한, 본 명세서 등에 있어서 "전극" 또는 "배선" 등의 용어는 그 구성 요소의 기능을 한정하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극" 또는 "배선"이란 용어는 일체로 형성된 복수의 "전극" 및 "배선"의 조합을 의미할 수도 있다.
본 명세서 등에서 트랜지스터는, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 드레인, 채널 영역, 및 소스를 통하여 전류가 흐를 수 있다.
트랜지스터의 소스와 드레인은 트랜지스터의 구조 및 동작 조건 등에 따라 바뀌기 때문에 어느 쪽이 소스 또는 드레인지를 정의하는 것이 어렵다. 따라서, 소스로서 기능하는 부분 또는 드레인으로서 기능하는 부분은 소스 또는 드레인이라고 말하지 않는 경우가 있다. 이 경우, 소스 및 드레인 중 한쪽을 제 1 전극이라고 하고 소스 및 드레인 중 다른 쪽을 제 2 전극이라고 할 수 있다.
본 명세서에서, 제 1, 제 2, 및 제 3 등의 서수는 구성 요소의 혼동을 피하기 위하여 사용되고, 구성 요소의 수를 한정하지 않는다.
본 명세서 등에서는 표시 패널의 기판에 FPC(flexible printed circuit) 또는 TCP(tape carrier package) 등이 접착된 구조, 또는 기판에 COG(chip on glass)법에 의하여 IC(집적 회로)가 직접 실장된 구조를 표시 장치라고 하는 경우가 있다.
또한, "막" 및 "층"이라는 용어를 경우 또는 상황에 따라 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
<용어의 정의에 관한 부기>
다음은 본 명세서 등에서의 용어의 정의이다.
본 명세서에서 "트렌치" 및 "홈"이라는 용어는 좁은 띠 형상의 오목을 말한다.
<접속>
본 명세서에서 "A와 B가 서로 접속된다"라고 기재되어 있는 경우, A와 B가 서로 직접 접속되는 경우에 더하여, A와 B가 서로 전기적으로 접속되는 경우도 포함된다. 여기서, "A와 B가 전기적으로 접속된다"라는 표현은, A와 B 사이에 어떤 전기적 작용을 갖는 대상물이 존재할 때, A와 B 사이에서 전기 신호를 송신 및 수신할 수 있다는 경우를 의미한다.
또한, 일 형태에서 설명한 내용(또는 그 일부)은, 그 실시형태에서 설명한 다른 내용(또는 그 일부) 및/또는 하나 또는 복수의 다른 실시형태에서 설명한 내용(또는 그 일부)에 적용, 조합, 또는 치환될 수 있다.
또한 각 실시형태에서, 실시형태에서 설명하는 내용은 다양한 도면을 사용하여 설명하는 내용 또는 본 명세서에서 설명하는 문장이 기재된 내용이다.
또한, 하나의 실시형태에서 설명하는 도면(또는 그 일부)을, 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(또는 그 일부), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(또는 그 일부)과 조합함으로써 더 많은 도면을 형성할 수 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치 및 이 반도체 장치의 제작 방법에 대하여 도면을 참조하여 설명한다.
<트랜지스터(10)의 구조>
도 1의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터(10)를 도시한 상면도 및 단면도이다. 도 1의 (A)는 상면도이고, 도 1의 (B) 및 (C)는 각각 도 1의 (A)의 일점쇄선 A1-A2를 따라 취하는 단면도 및 일점쇄선 A3-A4를 따라 취하는 단면도이다. 도 1의 (A)에서, 도면을 단순화하기 위하여 일부의 구성 요소를 확대, 축소, 또는 생략한다. 일점쇄선 A1-A2의 방향을 채널 길이 방향이라고 하고, 일점쇄선 A3-A4의 방향을 채널 폭 방향이라고 하는 경우가 있다.
트랜지스터(10)는 기판(100), 절연층(110), 금속 산화물층(121), 산화물 반도체층(122), 금속 산화물층(123), 저저항 영역(125), 게이트 절연층(150), 게이트 전극층(160), 절연층(180), 도전층(190), 및 도전층(195)을 포함한다.
절연층(110)은 기판(100) 위에 제공된다.
금속 산화물층(121)은 절연층(110) 위에 제공된다.
산화물 반도체층(122)은 금속 산화물층(121) 위에 제공된다. 산화물 반도체층(122)은 저저항 영역(125)을 포함한다. 저저항 영역은 수소, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 붕소, 인, 텅스텐, 및 알루미늄 중 하나 이상을 포함한다. 저저항 영역(125)은 소스 또는 드레인으로서 기능한다.
금속 산화물층(123)은 산화물 반도체층(122) 위에 제공된다.
게이트 절연층(150)은 금속 산화물층(123) 위에 제공된다.
게이트 전극층(160)은 게이트 절연층(150) 위에 제공된다. 또한, 게이트 전극층(160), 게이트 절연층(150), 금속 산화물층(123), 및 산화물 반도체층(122)은 서로 중첩된다.
절연층(180)은 절연층(110) 위에 제공된다.
도전층(190)은 저저항 영역(125) 위에 제공된다. 도전층(190)은 저저항 영역(125)에 전기적으로 접속되는 영역을 포함한다.
도전층(195)은 도전층(190) 위에 제공된다.
저저항 영역(125)의 일부는 게이트 전극층(160) 아래에 있을 수 있다. 게이트 전극층(160)과 중첩되는 채널 영역, 게이트 전극층(160)과 중첩되고 이온이 확산되는 저저항 영역(125)의 일부, 및 게이트 전극층(160)과 중첩되지 않는 저저항 영역이 각각 제 1 영역, 제 2 영역, 및 제 3 영역일 때, 제 2 영역은 제 1 영역보다 저항이 낮은 영역을 포함하고, 제 3 영역은 제 2 영역보다 저항이 낮은 영역을 포함한다. 저항은 저항(예를 들어 시트 저항) 측정으로 얻어질 수 있고 불순물 농도로 제어될 수 있다. 또한, 제 3 영역은 상술한 원소의 농도가 1×1018atoms/cm3 이상 1×1022atoms/cm3 이하인 영역을 포함한다.
<금속 산화물층>
금속 산화물층(예를 들어 금속 산화물층(121) 또는 금속 산화물층(123))은 기본적으로 절연성을 갖고, 게이트 전계 또는 드레인 전계가 증가될 때 반도체와의 계면 및 그 근방을 전류가 흐를 수 있는 층을 말한다.
상기 구조로 함으로써 게이트-소스의 기생 용량 또는 게이트-드레인의 기생 용량을 낮게 할 수 있다. 결과적으로, 트랜지스터는 고속으로 동작할 수 있고; 예를 들어 트랜지스터(10)의 차단 주파수 특성이 향상될 수 있다.
또한, 트랜지스터(10)의 게이트, 소스, 및 드레인을 자기정렬로 형성할 수 있으므로, 용이하게 정렬시킬 수 있다. 따라서, 미세화된 트랜지스터를 용이하게 제작할 수 있다.
트랜지스터(10)에서, 도 1의 (C)의 선 A3-A4를 따라 취하는 단면도에 도시된 바와 같이, 게이트 전극층(160)은 게이트 절연층(150)을 개재하여 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)의 측면과 대향하는 영역을 포함한다. 즉, 게이트 전극층(160)에 전압이 인가되면, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)은 채널 폭 방향에 있어서 게이트 전극층(160)의 전계에 의하여 둘러싸인다. 반도체를 게이트 전극층의 전계에 의하여 둘러싸는 트랜지스터 구조를 s-channel(surrounded channel) 구조라고 한다.
여기서, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)을 종합적으로 산화물이라고 한다. 트랜지스터(10)가 온 상태일 때, 산화물 전체(벌크)에 채널이 형성됨으로써, 온 전류가 증가된다. 트랜지스터가 오프 상태일 때, 넓은 밴드 갭을 갖는 산화물 반도체층(122)에 형성된 채널 영역은 전위 장벽으로서 기능하고; 결과적으로 오프 전류가 더 저감될 수 있다.
<채널 길이>
또한, 트랜지스터의 채널 길이란 예를 들어, 트랜지스터의 상면도에 있어서 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서 모든 영역의 채널 길이가 같은 값을 가질 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
<채널 폭>
또한 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 폭이 반드시 같은 값을 가질 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터의 구조에 따라서는, 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)이 트랜지스터의 상면도에 나타내어지는 채널 폭(이하, 외견상 채널 폭이라고 함)과 다른 경우가 있다. 예를 들어, 삼차원 구조를 갖는 트랜지스터에서 실효적인 채널 폭은 트랜지스터의 상면도에 나타내어진 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 삼차원 구조를 가지는 미세화된 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 실효적인 채널 폭은, 상면도에 나타내어진 외견상 채널 폭보다 크다.
삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하기에는, 반도체의 형상을 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상에 대한 확실한 정보가 없으면, 실효적인 채널 폭을 정확하게 측정하는 것은 어렵다.
<SCW>
그러므로, 본 명세서에서, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 서로 중첩되는 영역에서의 외견상 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서, 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 또는 외견상 채널 폭을 가리킬 수 있다. 또는, 본 명세서에서, "채널 폭"이라는 용어를 단순히 사용하는 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 얻고 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산으로 얻는 경우, SCW를 계산에 사용하여도 좋다. 이 경우, 실효적인 채널 폭을 사용한 계산에 의하여 얻어진 값과 다른 값이 얻어지는 경우가 있다.
<미세화에서의 특성 향상>
반도체 장치의 고집적화에는 트랜지스터의 미세화가 요구된다. 그러나, 트랜지스터의 미세화가 트랜지스터의 전기 특성의 열화를 일으키는 것이 알려져 있다. 채널 폭의 축소가 온 전류의 저하를 일으킨다.
도 1의 (A) 내지 (C)에 도시된 본 발명의 일 형태의 트랜지스터에서, 예를 들어 상술한 바와 같이, 채널이 형성되는 산화물 반도체층(122)을 덮도록 금속 산화물층(123)이 형성되고, 채널 형성 영역과 게이트 절연층은 서로 접촉되지 않는다. 따라서, 채널 형성 영역과 게이트 절연층 사이의 계면에서의 캐리어 산란을 억제할 수 있고, 트랜지스터의 온 전류를 증가시킬 수 있다.
본 발명의 일 형태의 트랜지스터에서, 게이트 전극층(160)은 채널이 되는 산화물 반도체층(122)을 채널 폭 방향에 있어서 전기적으로 둘러싸도록 형성되기 때문에, 수직 방향에 더하여 측면 방향에 있어서도 산화물 반도체층(122)에 게이트 전계가 인가된다. 바꿔 말하면, 산화물 반도체층(122)에 전체적으로 게이트 전계가 인가되므로, 산화물 반도체층(122) 전체를 전류가 흘러 온 전류가 더 증가된다.
본 발명의 일 형태의 트랜지스터는 예를 들어, 금속 산화물층(123)이 금속 산화물층(121) 및 산화물 반도체층(122) 위에 형성되기 때문에 계면 상태를 형성시키기 어렵게 하는 효과를 갖는다. 또한, 산화물 반도체층(122)이 금속 산화물층(121)과 금속 산화물층(123) 사이에 위치하기 때문에, 위 및 아래로부터 산화물 반도체층(122)으로 불순물이 들어가는 것을 방지할 수 있다. 따라서, 트랜지스터는 온 전류의 증가뿐만 아니라, 문턱 전압의 안정화 및 S값(subthreshold value)의 저감도 실현할 수 있다. 따라서, I cut(게이트 전압(VG)이 0V일 때의 전류)을 저감시킬 수 있어, 소비전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정적으로 되기 때문에, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
본 발명의 일 형태의 트랜지스터에서, 게이트 전극층(160)은 채널이 되는 산화물 반도체층(122)을 채널 폭 방향에 있어서 전기적으로 둘러싸도록 형성되기 때문에, 수직 방향에 더하여 측면 방향에 있어서도 산화물 반도체층(122)에 게이트 전계가 인가된다. 즉, 게이트 전계가 산화물 반도체층(122) 전체에 인가됨으로써, 드레인 전계의 영향을 저감시킬 수 있고 단채널 효과를 충분히 억제할 수 있다. 따라서, 트랜지스터는 미세화된 경우에도 양호한 특성을 가질 수 있다.
또는, 본 발명의 일 형태의 트랜지스터가 채널이 되는 산화물 반도체층(122)으로서 넓은 밴드 갭 재료를 포함할 때, 높은 소스-드레인 브레이크다운 전압 및 다양한 온도 환경에서 안정적인 전기 특성을 가질 수 있다.
채널 등이 산화물 반도체층 등에 형성되는 예를 본 실시형태에서 설명하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 경우 또는 조건에 따라, 채널, 채널 근방, 소스 영역, 또는 드레인 영역 등을 실리콘(왜곡 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체 등을 포함한 재료를 사용하여 형성하여도 좋다.
<트랜지스터의 구성>
본 실시형태의 트랜지스터의 구성에 대하여 아래에서 설명한다.
<<기판(100)>>
기판(100)으로서 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 사용할 수 있다. 또는, 실리콘 또는 탄소화 실리콘의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄의 화합물 반도체 기판, 또는 SOI(silicon on insulator) 기판 등을 사용할 수 있다. 또는, 반도체 소자가 제공된 이들 기판 중 어느 것을 사용하여도 좋다. 기판(100)은 단순한 지지 기판에 한정되지 않고, 트랜지스터와 같은 디바이스가 형성된 기판이어도 좋다. 이 경우, 트랜지스터의 게이트, 소스, 및 드레인 중 적어도 하나는 상기 디바이스에 전기적으로 접속되어도 좋다.
또는, 기판(100)으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판 위에 트랜지스터를 제공하는 방법으로서는, 비(非)플렉시블 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하고 플렉시블 기판인 기판(100)으로 전치(轉置)하는 방법이 있다. 이 경우, 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판(100)으로서는 예를 들어 섬유를 포함하는 시트, 필름, 또는 포일을 사용하여도 좋다. 기판(100)은 탄성을 가져도 좋다. 기판(100)은 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판(100)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(100)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하이다. 기판(100)의 두께가 작으면, 반도체 장치의 중량을 저감시킬 수 있다. 기판(100)의 두께가 작으면, 유리 등을 사용한 경우에도, 기판(100)이 탄성을 가지거나, 또는 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 따라서, 낙하 등에 의하여 기판(100) 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
플렉시블 기판인 기판(100)에는 예를 들어, 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 플렉시블 기판(100)의 선 팽창계수가 낮으면, 환경에 기인한 변형이 억제되므로 바람직하다. 플렉시블 기판(100)은 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성한다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 아크릴, 및 폴리테트라플루오로에틸렌(PTFE)이 포함된다. 특히, 아라미드는 선 팽창계수가 낮기 때문에 플렉시블 기판(100)에 바람직하게 사용된다.
<<절연층(110)>>
절연층(110)으로서, 실리콘(Si), 질소(N), 산소(O), 플루오린(F), 수소(H), 알루미늄(Al), 갈륨(Ga), 저마늄(Ge), 이트륨(Y), 지르코늄(Zr), 란타넘(La), 네오디뮴(Nd), 하프늄(Hf), 및 탄탈럼(Ta) 중 하나 이상을 포함하는 절연막을 사용할 수 있다.
절연층(110)은 기판(100)으로부터의 불순물 확산을 방지하는 기능에 더하여 산화물 반도체층(122)(또는 금속 산화물층(121) 또는 금속 산화물층(123))에 산소를 공급하는 기능을 가질 수 있다. 이 때문에, 절연층(110)은 산소를 포함하는 절연막인 것이 바람직하고, 화학량론적 조성보다 산소 함유량이 높은 절연막인 것이 더 바람직하다. 예를 들어, 절연층(110)은 TDS 분석에서 산소 원자로 환산될 때의 산소 방출량이 1.0×1019atoms/cm3 이상인 막이다. 또한, TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다. 상술한 바와 같이 다른 디바이스가 기판(100)에 제공되는 경우, 절연층(110)은 층간 절연막의 기능도 갖는다. 이 경우, 평면을 갖도록 절연층(110)에 CMP(chemical mechanical polishing) 처리 등의 평탄화 처리를 수행하는 것이 바람직하다.
절연층(110)이 플루오린을 포함할 때, 상기 절연층으로부터 가스화된 플루오린이 산화물 반도체층(122)의 산소 빈자리를 안정화시킬 수 있다.
<<금속 산화물층(121), 산화물 반도체층(122), 금속 산화물층(123)>>
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)은 In 또는 Zn을 포함하는 산화물 반도체막이고 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-Mg 산화물, Zn-Mg 산화물, 또는 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)을 포함한다.
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123) 각각에 사용할 수 있는 산화물은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는 In 및 Zn의 양쪽을 포함하는 것이 바람직하다. 산화물 반도체층을 포함하는 트랜지스터의 전기 특성의 변동을 저감시키기 위하여, 산화물은 In 및 Zn에 더하여 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저의 예로서, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및 지르코늄(Zr) 등을 들 수 있다. 또 다른 스태빌라이저의 예로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 또는 루테튬(Lu) 등의 란타노이드를 들 수 있다.
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)에서의 인듐과 갈륨의 함유량은 TOF-SIMS(time-of-flight secondary ion mass spectrometry), XPS(X-ray photoelectron spectrometry), 또는 ICP-MS(inductively coupled plasma mass spectrometry)에 의하여 서로 비교할 수 있다.
산화물 반도체층(122)이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상의 에너지 갭을 갖기 때문에, 트랜지스터(10)의 오프 전류를 낮게 할 수 있다.
산화물 반도체층(122)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체층(122)의 두께는 적어도 금속 산화물층(121)에 비하여 커도, 같아도, 작아도 좋다. 산화물 반도체층(122)의 두께가 크면, 트랜지스터의 온 전류를 증가시킬 수 있다. 금속 산화물층(121)의 두께는, 산화물 반도체층(122)과의 계면에서의 계면 상태의 형성을 억제할 수 있기만 하면 적절히 결정할 수 있다. 예를 들어, 산화물 반도체층(122)의 두께는 금속 산화물층(121)보다 크고, 바람직하게는 금속 산화물층(121)에 비하여 2배 이상, 더 바람직하게는 4배 이상, 더욱 바람직하게는 6배 이상이다. 트랜지스터의 온 전류를 증가시킬 필요가 없는 경우에는, 금속 산화물층(121)의 두께가 산화물 반도체층(122) 이상이어도 좋다. 절연층(110) 또는 절연층(180)에 산소를 첨가하면, 가열 처리에 의하여 산화물 반도체층(122)의 산소 빈자리를 저감시킬 수 있어, 반도체 장치의 전기 특성이 안정화된다.
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)의 조성이 각각 상이한 경우, STEM(scanning transmission electron microscope)에 의하여 그 계면을 관찰할 수 있는 경우가 있다.
산화물 반도체층(122)에서의 인듐 함유량은 금속 산화물층(121) 및 금속 산화물층(123)보다 높은 것이 바람직하다. 산화물 반도체에서, 주로 중금속의 s궤도가 캐리어 이동에 기여하고, 산화물 반도체층에서의 In의 비율이 증가되면, s궤도의 중첩이 증가되기 쉽다. 그러므로, In의 비율이 M의 비율보다 높은 조성을 갖는 산화물은 In의 비율이 M의 비율 이하인 조성을 갖는 산화물보다 높은 이동도를 갖는다. 따라서, 산화물 반도체층(122)에 인듐의 함유량이 높은 산화물을 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
산화물 반도체층(122)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)인 경우, 스퍼터링법으로 산화물 반도체층(122)을 형성하기 위하여 원자수비 In:M:Zn=x 2:y 2:z 2의 금속 원소를 갖는 타깃을 사용하면, x 2/(x 2+y 2+z 2)는 1/3 이상인 것이 바람직하다. 산화물 반도체층(122)은 그 타깃과 같은 금속 원소의 원자수비를 갖는다. 또한, x 2/y 2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, z 2/y 2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 이런 식으로, CAAC-OS(c-axis aligned crystalline oxide semiconductor)막을 산화물 반도체층(122)으로서 형성하기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예에는, In:M:Zn=1:1:1, 1:1:1.2, 2:1:1.5, 2:1:2.3, 2:1:3, 3:1:2, 4:2:3, 및 4:2:4.1이 포함된다.
금속 산화물층(121) 및 금속 산화물층(123) 각각에서 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, 또는 Nd의 원자수비가 In의 원자수비보다 높으면, 이하 효과 중 어느 것을 얻을 수 있다.
(1) 금속 산화물층(121) 및 금속 산화물층(123) 각각의 에너지 갭을 넓게 한다.
(2) 금속 산화물층(121) 및 금속 산화물층(123) 각각의 전자 친화력을 저감시킨다.
(3) 외부로부터의 불순물을 차폐한다.
(4) 금속 산화물층(121) 및 금속 산화물층(123) 각각의 절연성은 산화물 반도체층(122)보다 높다.
(5) Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, 및 Nd은 산소와 강하게 결합할 수 있는 금속 원소이기 때문에, 금속 산화물층(121) 및 금속 산화물층(123)에 산소 빈자리가 생기기 어렵다.
금속 산화물층(121) 및 금속 산화물층(123) 각각은 산화물 반도체층(122)에 포함되는 하나 이상의 원소를 포함한다. 그러므로, 산화물 반도체층(122)과 금속 산화물층(121) 사이 및 산화물 반도체층(122)과 금속 산화물층(123) 사이의 계면에서 계면 산란이 일어나기 어렵다. 계면에서 캐리어의 이동이 저해되지 않기 때문에, 트랜지스터(10)는 높은 전계 효과 이동도를 가질 수 있다.
금속 산화물층(121) 및 금속 산화물층(123)은 각각 대표적으로 In-Ga 산화물, In-Zn 산화물, In-Mg 산화물, Ga-Zn 산화물, Zn-Mg 산화물, 또는 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)이고, 산화물 반도체층(122)의 전도대 하단보다 진공 준위에 가까운 전도대 하단을 갖는다. 대표적으로는, 산화물 반도체층(122)의 전도대 하단과 금속 산화물층(121) 및 금속 산화물층(123) 각각의 전도대 하단의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.2eV 이상이고, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉, 산화물 반도체층(122)의 전자 친화력과 금속 산화물층(121) 및 금속 산화물층(123) 각각의 전자 친화력의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.2eV 이상이고, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 또한, 전자 친화력이란 진공 준위와 전도대 하단의 차이를 말한다.
금속 산화물층(121) 및 금속 산화물층(123)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)이고, 금속 산화물층(121) 및 금속 산화물층(123)은 스퍼터링법으로 형성된 산화물 반도체층(122)보다 M(Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, 또는 Nd)의 원자수비가 높은 경우, M으로 나타내어지는 원소는 인듐보다 산소에 더 강하게 결합되므로, 금속 산화물층(121) 및 금속 산화물층(123)의 산소 빈자리의 발생이 억제될 수 있다. 즉, 금속 산화물층(121) 및 금속 산화물층(123)은 산소 빈자리가 산화물 반도체층(122)보다 발생되기 어려운 산화물 반도체막이다. 금속 산화물층(121) 및 금속 산화물층(123) 각각의 금속 원소의 원자수비는 타깃과 같다.
금속 산화물층(121)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)이고 금속 원소의 원자수비가 In:M:Zn=x 1:y 1:z 1인 타깃을 금속 산화물층(121)을 형성하기 위하여 사용하는 경우, x 1/y 1은 바람직하게는 z 1 /y 1이고, z 1 /y 1은 바람직하게는 1/10 이상 6 이하, 더 바람직하게는 0.2 이상 3 이하이다.
금속 산화물층(121) 및 금속 산화물층(123)은 산화물 반도체층(122)보다 절연성이 높기 때문에, 각각은 게이트 절연층의 기능을 갖는다.
또는, 금속 산화물층(123)은 산화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 실리콘, 산화 저마늄, 또는 산화 지르코니아 등의 금속 산화물로 할 수 있고, 또는 금속 산화물층(123) 위에 상기 금속 산화물을 제공하여도 좋다.
금속 산화물층(123)의 두께는 산화물 반도체층(122)과의 계면에서의 계면 상태의 형성이 억제되기만 하면 적절히 결정할 수 있다. 예를 들어, 금속 산화물층(123)의 두께는 금속 산화물층(121)의 두께 이하로 할 수 있다. 금속 산화물층(123)의 두께가 큰 경우, 게이트 전극층(160)으로부터의 전계가 산화물 반도체층(122)에 도달하기 어려워질 수 있다. 이러한 이유로, 금속 산화물층(123)의 두께는 작은 것이 바람직하다. 예를 들어, 금속 산화물층(123)의 두께는 산화물 반도체층(122)의 두께보다 작다. 또한 금속 산화물층(123)의 두께는 상술한 것에 한정되지 않고, 게이트 절연층(150)의 내압을 고려하여 트랜지스터의 구동 전압에 따라 적절히 결정할 수 있다.
예를 들어 금속 산화물층(123)의 두께는 바람직하게는 1nm 이상 20nm 이하 또는 3nm 이상 10nm 이하이다.
금속 산화물층(121) 및 금속 산화물층(123)은 각각 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)이고 금속 원소의 원자수비가 In:M:Zn=x 3:y 3:z 3인 타깃을 금속 산화물층(121) 및 금속 산화물층(123)을 형성하기 위하여 사용하는 경우, x 3/y 3은 바람직하게는 x 2/y 2보다 작고, z 3 /y 3은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한, z 3/y 3이 1 이상 6 이하이면, CAAC-OS막을 금속 산화물층(121) 및 금속 산화물층(123)으로서 형성하기 쉽다. 타깃의 금속 원소의 원자수비의 대표적인 예는 In:M:Zn=1:3:2, 1:3:4, 1:3:6, 1:3:8, 1:4:4, 1:4:5, 1:4:6, 1:4:7, 1:4:8, 1:5:5, 1:5:6, 1:5:7, 1:5:8, 1:6:8, 1:6:4, 및 1:9:6이다. 원자수비는 상술한 것에 한정되지 않고, 필요한 반도체 특성에 따라 적절히 설정하면 좋다.
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123) 각각에서, 상술한 원자수비에서 각 원자의 비율은 오차로서 ±40 %의 범위내에서 변동하는 경우가 있다.
예를 들어, 산화물 반도체층(122)이 되는 산화물 반도체막을, 금속 원소의 원자수비가 In:Ga:Zn＝1:1:1인 타깃을 사용하여 형성하면, 상기 산화물 반도체막의 금속 원소의 원자수비는 In:Ga:Zn＝1:1:0.6 정도이고, 이는 아연의 원자수비가 변화되지 않거나 또는 저감되는 것을 뜻하는 경우가 있다. 따라서, 본 명세서에서 설명한 원자수비는 그 근방의 원자수비를 포함한다.
<수소 농도>
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)에 포함되는 수소는 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리가 형성된다. 산소 빈자리에 수소가 들어감으로 인하여 또는 금속 원자에 결합한 산소에 수소의 일부가 결합함으로 인하여, 캐리어로서 기능하는 전자가 발생할 수 있다. 따라서, 수소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
따라서, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면들에서 산소 빈자리뿐만 아니라, 수소도 가능한 한 저감되는 것이 바람직하다. SIMS(secondary ion mass spectrometry)에 의하여 얻어지는, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면들에서의 수소 농도는 바람직하게는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하이다. 그 결과, 트랜지스터(10)는 양의 문턱 전압(노멀리 오프 특성)을 가질 수 있다.
<탄소 및 실리콘의 농도>
14족에 속하는 원소인 실리콘 및 탄소가 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면들에 포함되면, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)에서 산소 빈자리가 증가되고 n형 영역이 형성된다. 따라서, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면들에서 실리콘 및 탄소의 농도를 저감시키는 것이 바람직하다. SIMS에 의하여 얻어지는, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면들에서의 실리콘 및 탄소의 농도는 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 이하이다. 그 결과, 트랜지스터(10)는 양의 문턱 전압을 가질 수 있다.
<알칼리 금속 및 알칼리 토금속의 농도>
알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합하면 캐리어를 생성시킬 수 있고, 이로써 트랜지스터의 오프 전류를 증가시킬 수 있다. 따라서, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면에서 알칼리 금속 및 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. SIMS에 의하여 얻어지는, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면들에서의 알칼리 금속 및 알칼리 토금속의 농도는 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하이다. 그 결과, 트랜지스터(10)는 양의 문턱 전압을 가질 수 있다.
<질소 농도>
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면에 질소가 포함되면, 캐리어로서 기능하는 전자가 발생하여 캐리어 밀도가 증가되므로, n형 영역이 형성된다. 따라서, 질소를 포함하는 산화물 반도체층을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면들에서 질소를 가능한 한 저감시키는 것이 바람직하다. 예를 들어, SIMS에 의하여 얻어지는, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123), 그리고 금속 산화물층(121)과 산화물 반도체층(122)과 금속 산화물층(123)의 계면들에서의 질소 농도는 바람직하게는 1×1015atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1015atoms/cm3 이상 5×1018atoms/cm3 이하, 더욱 바람직하게는 1×1015atoms/cm3 이상 1×1018atoms/cm3 이하, 더더욱 바람직하게는 1×1015atoms/cm3 이상 5×1017atoms/cm3 이하이다. 그 결과, 트랜지스터(10)는 양의 문턱 전압을 가질 수 있다.
그러나, 산화물 반도체층(122)에 과잉 아연이 존재하는 경우에는, 질소의 농도는 상술한 범위에 한정되지 않는다. 과잉 아연은 산화물 반도체층(122)에서 산소 빈자리를 발생시킬 가능성이 있고, 또한 과잉 아연을 포함하는 산화물 반도체층(122)이 0.001atomic% 내지 3atomic%에서 질소를 포함할 때, 과잉 아연에 의하여 발생되는 산소 빈자리를 비활성화시킬 수 있는 경우가 있다. 따라서, 질소가 트랜지스터 특성의 변동을 저감시킬 수 있고 신뢰성을 향상시킬 수 있다.
<캐리어 밀도>
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)의 캐리어 밀도는 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)에서의 불순물을 저감시킴으로써 저하될 수 있다. 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)의 캐리어 밀도는 1×1015/cm3 이하, 바람직하게는 1×1013/cm3 이하, 더 바람직하게는 8×1011/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만, 더욱더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상이다.
불순물 농도가 낮고 결함 상태 밀도가 낮은 산화물 반도체막을 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123) 각각으로서 사용할 때, 트랜지스터는 더 우수한 전기 특성을 가질 수 있다. 여기서, 불순물 농도가 낮고 결함 상태 밀도가 낮은(산소 빈자리의 양이 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 기재한다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체층은 캐리어 발생원이 적기 때문에 캐리어 밀도가 낮은 경우가 있다. 따라서, 채널 영역이 형성된 산화물 반도체층을 포함하는 트랜지스터는, 양의 문턱 전압을 가지기 쉽다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 결함 상태의 밀도가 낮아서 트랩 상태의 밀도가 낮은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층을 사용한 트랜지스터는 오프 전류가 매우 낮고, 오프 전류는 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V의 범위일 때 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 따라서, 채널 영역이 산화물 반도체층에 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 경우가 있다.
고순도화된 산화물 반도체층이 채널 형성 영역에 사용되는 트랜지스터는 매우 낮은 오프 전류를 나타낸다. 예를 들어, 소스와 드레인 사이의 전압이 0.1V, 5V, 또는 10V 정도로 설정되는 경우, 트랜지스터의 채널 폭으로 정규화된 오프 전류는 수yA/μm 내지 수zA/μm까지 저감될 수 있다.
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 상태의 밀도가 가장 높은 한편, CAAC-OS는 결함 상태의 밀도가 가장 낮다.
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)은 예를 들어 미결정 구조를 가져도 좋다. 미결정 구조를 갖는 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123) 각각은 예를 들어 사이즈 1nm 이상 10nm 미만의 미결정을 포함한다. 또는, 예를 들어, 미결정 구조를 갖는 산화물막 및 산화물 반도체막 각각은 결정부(각각 1nm 이상 10nm 미만의 사이즈)가 비정질상으로 분포되는 혼상 구조를 갖는다.
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)은 예를 들어 비단결정 구조를 가져도 좋다. 비정질 구조를 갖는 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123) 각각은 예를 들어 원자 배열이 무질서이며 결정 성분을 갖지 않는다. 또는, 비정질 구조를 갖는 산화물막 및 산화물 반도체막은 예를 들어 완전한 비정질 구조를 갖고, 결정부를 갖지 않는다.
또한, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123) 각각은, CAAC-OS, 미결정 구조, 및 비정질 구조 중 2개 이상을 갖는 영역을 포함하는 혼합막이어도 좋다. 혼합막은 예를 들어 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 및 CAAC-OS의 영역을 포함하는 단층 구조를 갖는다. 또는 혼합막은 예를 들어 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 및 CAAC-OS의 영역을 포함하는 적층 구조를 가져도 좋다.
또한, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)은 예를 들어 비단결정 구조를 가져도 좋다.
산화물 반도체층(122)보다 산소 빈자리가 생기기 어려운 산화물막을 산화물 반도체층(122) 위 및 아래에 접촉하도록 제공함으로써, 산화물 반도체층(122)의 산소 빈자리를 저감시킬 수 있다. 또한, 산화물 반도체층(122)은 산화물 반도체층(122)을 형성하는 하나 이상의 금속 원소를 포함하는 금속 산화물층(121 및 123)과 접촉하기 때문에, 금속 산화물층(121)과 산화물 반도체층(122) 사이의 계면 및 산화물 반도체층(122)과 금속 산화물층(123) 사이의 계면에서의 계면 상태 밀도가 매우 낮다. 예를 들어, 금속 산화물층(121), 금속 산화물층(123), 게이트 절연층(150), 절연층(110), 및 절연층(180)에 산소를 첨가한 후에, 가열 처리에 의하여 산소는 금속 산화물층(121 및 123)을 통과하여 산화물 반도체층(122)으로 이동하지만, 이때 계면 상태에 의하여 산소가 트랩되기 어렵고, 금속 산화물층(121 및 123)의 산소를 산화물 반도체층(122)으로 효율적으로 이동시킬 수 있다. 따라서 산화물 반도체층(122)의 산소 빈자리를 저감시킬 수 있다. 금속 산화물층(121 및 123)에 산소를 첨가하기 때문에, 금속 산화물층(121 및 123)의 산소 빈자리를 저감시킬 수 있다. 바꿔 말하면, 적어도 산화물 반도체층(122)의 국재 상태(localized state)의 밀도를 저감시킬 수 있다.
또한, 산화물 반도체층(122)이 상이한 구성 원소를 포함하는 절연막(예를 들어, 산화 실리콘막을 포함하는 게이트 절연층)과 접촉될 때, 계면 상태가 형성되는 경우가 있고 이 계면 상태가 채널을 형성한다. 이때, 문턱 전압이 상이한 제 2 트랜지스터가 나타나, 트랜지스터의 외견상 문턱 전압이 변동된다. 그러나, 산화물 반도체층(122)을 형성하는 금속 원소를 1종 이상 포함하는 금속 산화물층(121 및 123)이 산화물 반도체층(122)과 접촉되기 때문에, 금속 산화물층(121)과 산화물 반도체층(122) 사이의 계면 및 금속 산화물층(123)과 산화물 반도체층(122) 사이의 계면에는 계면 상태가 형성되기 어렵다.
금속 산화물층(121 및 123)은 절연층(110) 및 게이트 절연층(150)의 구성 원소가 산화물 반도체층(122)에 침입하여 불순물 상태를 형성하는 것을 방지하는 배리어막으로서 기능한다.
예를 들어, 절연층(110) 또는 게이트 절연층(150)으로서 실리콘-함유 절연막을 사용하는 경우, 게이트 절연층(150)의 실리콘 또는 절연층(110) 또는 게이트 절연층(150)에 포함될 수 있는 탄소가, 금속 산화물층(121 및 123)에 계면으로부터 수 nm의 깊이까지 침입하는 경우가 있다. 산화물 반도체층(122)에 침입하는 실리콘 또는 탄소 등의 불순물은 불순물 상태를 형성한다. 불순물 상태는 도너로서 기능하여 전자를 발생시키므로, 산화물 반도체층(122)은 n형화될 수 있다.
하지만, 금속 산화물층(121 및 123)의 각 두께가 수 nm보다 크면, 실리콘 또는 탄소 등의 불순물이 산화물 반도체층(122)까지 도달하지 않아, 불순물 상태의 영향이 저감된다.
따라서, 금속 산화물층(121 및 123)을 제공함으로써, 문턱 전압 등, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
게이트 절연층(150) 및 산화물 반도체층(122)이 서로 접촉하고 그 계면에 채널이 형성되는 경우, 그 계면에서 개면 산란이 일어나 트랜지스터의 전계 효과 이동도가 저하된다. 그러나, 산화물 반도체층(122)을 형성하는 금속 원소를 1종류 이상 포함하는 금속 산화물층(121 및 123)이 산화물 반도체층(122)에 접촉하여 제공되기 때문에, 산화물 반도체층(122)과 금속 산화물층(121) 사이의 계면, 산화물 반도체층(122)과 금속 산화물층(123) 사이의 계면에서는 캐리어의 산란이 일어나기 어려워, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
본 실시형태에서, 산화물 반도체층(122)에서의 산소 빈자리의 양, 또한, 산화물 반도체층(122)과 접촉하는 금속 산화물층(121 및 123)에서의 산소 빈자리의 양을 저감시킬 수 있어, 산화물 반도체층(122)의 국재 상태 밀도를 저감시킬 수 있다. 그 결과, 본 실시형태의 트랜지스터(10)는 문턱 전압의 변동이 작고 신뢰성이 높다. 또한, 본 실시형태에서의 트랜지스터(10)는 우수한 전기 특성을 갖는다.
트랜지스터의 게이트 절연층으로서 실리콘을 포함하는 절연막을 사용하는 경우가 많다. 상술한 이유로, 본 발명의 일 형태의 트랜지스터와 같이, 채널로서 기능하는 산화물 반도체층의 영역이 게이트 절연층과 접촉하지 않는 것이 바람직하다. 게이트 절연층과 산화물 반도체층 사이의 계면에 채널이 형성되는 경우, 상기 계면에서 캐리어 산란이 일어나, 트랜지스터의 전계 효과 이동도가 저감되는 경우가 있다. 상술한 관점에서 봐도, 채널로서 기능하는 산화물 반도체층의 영역은 게이트 절연층으로부터 분리되어 있는 것이 바람직하다.
따라서, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)을 포함하는 적층 구조에 의하여, 산화물 반도체층(122)에 채널이 형성될 수 있어, 트랜지스터는 높은 전계 효과 이동도 및 안정적인 전기 특성을 가질 수 있다.
또한 3층 구조를 사용할 필요는 없고, 단층, 2층, 4층, 또는 5층 이상을 사용하여도 좋다. 단층의 경우에는, 본 실시형태에서 설명하는 산화물 반도체층(122)에 상당하는 층을 사용할 수 있다.
<밴드 다이어그램>
여기서 도 2의 (A) 및 (B)를 참조하여 본 발명의 일 형태의 트랜지스터의 밴드 다이어그램에 대하여 설명한다. 이해를 쉽게 하기 위하여, 도 2의 (B)에 도시된 밴드 다이어그램은 절연층(110), 금속 산화물층(121), 산화물 반도체층(122), 금속 산화물층(123), 및 게이트 절연층(150)의 전도대 하단(Ec) 및 가전자대 상단(Ev)을 도시한 것이다.
도 2의 (B)에 도시된 바와 같이, 전도대 하단은 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123) 내에서 연속적으로 변화한다. 이것은 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123) 간에서 구성 원소가 공통이고, 이들 사이를 산소가 쉽게 확산되는 것으로부터도 이해할 수 있다. 따라서, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)은 상이한 조성을 갖는 막의 적층이지만 연속된 물성을 갖는다.
동일한 주성분을 함유하고 적층되는 산화물 반도체막들은, 단순히 적층되는 것은 아니라, 연속 접합(여기서는 특히 층들 사이에서 전도대 하단이 연속적으로 변화되는 U형(U shape) 웰 구조)을 갖도록 형성한다. 바꿔 말하면, 트랩 중심 또는 재결합 중심 등의 결함 상태를 형성하는 불순물이 각 계면에 존재하지 않도록 적층 구조를 형성한다. 다층막의 적층된 막들 사이에 불순물이 혼합되면, 에너지 밴드의 연속성이 없어지고 계면에서 캐리어가 트랩 또는 재결합에 의하여 소멸된다.
도 2의 (B)에서 금속 산화물층(121) 및 금속 산화물층(123)의 Ec는 서로 같지만, 이들은 상이하여도 좋다.
도 2의 (B)에 도시된 바와 같이, 산화물 반도체층(122)은 웰로서 기능하고, 트랜지스터(10)의 채널이 산화물 반도체층(122)에 형성된다. 또한 산화물 반도체층(122)에서 형성된 것과 같이 전도대 하단이 연속적으로 변화되는 U형 웰 구조를 갖는 채널을 매몰 채널이라고 할 수도 있다.
또한 산화 실리콘막 등의 절연막과 금속 산화물층(121 및 123) 사이의 계면 근방에 불순물 또는 결함으로 인한 트랩 상태가 형성될 수 있다. 금속 산화물층(123)이 존재하기 때문에, 산화물 반도체층(122)은 트랩 상태로부터 떨어져 있을 수 있다. 그러나, 금속 산화물층(121) 또는 금속 산화물층(123)의 Ec와 산화물 반도체층(122)의 Ec 사이의 에너지 차이가 작은 경우, 산화물 반도체층(122)의 전자가 에너지 차이를 넘어가 트랩 상태에 도달할 가능성이 있다. 음의 전하가 되는 전자가 트랩 상태에 의하여 포획되면, 절연막과의 계면에 음의 고정 전하가 생겨, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 또한, 트랜지스터의 장기 보존 시험에서 트랩이 고정되지 않고 특성이 변화될 가능성이 있다.
따라서, 트랜지스터의 문턱 전압의 변화를 저감시키기 위하여, 산화물 반도체층(122)의 Ec와 금속 산화물층(121 및 123) 각각의 Ec 사이에 에너지 차이가 있을 필요가 있다. 이 에너지 차이는 0.1eV 이상인 것이 바람직하고, 0.2eV 이상인 것이 더 바람직하다.
금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)은 결정부를 포함하는 것이 바람직하다. 특히, c축 배향된 결정을 사용하면, 트랜지스터는 안정적인 전기 특성을 가질 수 있다.
도 2의 (B)에 도시된 밴드도에서는, 금속 산화물층(123)을 제공하지 않고, 산화물 반도체층(122)과 게이트 절연층(150) 사이에 In-Ga 산화물(예를 들어 원자수비 In:Ga=7:93의 In-Ga 산화물) 또는 산화 갈륨 등을 제공하여도 좋다. 또는, In-Ga 산화물 또는 산화 갈륨 등은 금속 산화물층(123)과 게이트 절연층(150) 사이에 제공하여도 좋다.
산화물 반도체층(122)으로서, 금속 산화물층(121 및 123)보다 전자 친화력이 높은 산화물을 사용한다. 산화물 반도체층(122)에 사용할 수 있는 산화물은 예를 들어, 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.2eV 이상 0.4eV 이하의 금속 산화물층(121 및 123) 각각보다 전자 친화력이 높다.
본 실시형태에서 설명한 트랜지스터는 산화물 반도체층(122)에 포함되는 1종 이상의 금속 원소를 각각 포함하는 금속 산화물층(121 및 123)을 포함하기 때문에, 금속 산화물층(121)과 산화물 반도체층(122) 사이의 계면 및 금속 산화물층(123)과 산화물 반도체층(122) 사이의 계면에 계면 상태가 형성되기 어렵다. 따라서, 금속 산화물층(121 및 123)을 제공함으로써, 문턱 전압 등 트랜지스터의 전기 특성의 변동 또는 변화를 저감시킬 수 있다.
<<게이트 절연층(150)>>
게이트 절연층(150)은 산소(O), 질소(N), 플루오린(F), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 갈륨(Ga), 저마늄(Ge), 이트륨(Y), 지르코늄(Zr), 란타넘(La), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 또는 타이타늄(Ti) 등을 포함할 수 있다. 예를 들어, 게이트 절연층(150)은 산화 알루미늄(AlO x ), 산화 마그네슘(MgO x ), 산화 실리콘(SiO x ), 산화질화 실리콘(SiO x N y ), 질화산화 실리콘(SiN x O y ), 질화 실리콘(SiN x ), 산화 갈륨(GaO x ), 산화 저마늄(GeO x ), 산화 이트륨(YO x ), 산화 지르코늄(ZrO x ), 산화 란타넘(LaO x ), 산화 네오디뮴(NdO x ), 산화 하프늄(HfO x ), 및 산화 탄탈럼(TaO x ) 중 하나 이상을 포함할 수 있다. 게이트 절연층(150)은 상술한 재료 중 어느 것의 적층이어도 좋다. 게이트 절연층(150)은 불순물로서 란타넘(La), 질소, 또는 지르코늄(Zr) 등을 포함하여도 좋다.
게이트 절연층(150)의 적층 구조의 일례에 대하여 설명한다. 게이트 절연층(150)은 예를 들어 산소, 질소, 실리콘, 또는 하프늄을 포함한다. 구체적으로, 게이트 절연층(150)은 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 유전율이 높다. 따라서, 산화 하프늄을 사용하는 절연층(150)은 산화 실리콘을 사용하는 절연층(150)보다 두께를 크게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 저감시킬 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 유전율이 높다. 그러므로, 오프 전류가 낮은 트랜지스터를 제공하기 위하여, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 또한, 본 발명의 일 형태는 상기 예에 한정되지 않는다.
결정 구조를 갖는 산화 하프늄이 형성되는 표면은 결함으로 인한 계면 상태를 갖는 경우가 있다. 계면 상태는 트랩 중심으로서 기능하는 경우가 있다. 따라서, 트랜지스터의 채널 영역에 가깝게 산화 하프늄이 제공되면, 계면 상태 때문에 트랜지스터의 전기 특성이 열화될 수 있다. 계면 상태의 역효과를 저감시키기 위하여, 트랜지스터의 채널 영역과 산화 하프늄을 그 사이에 다른 막을 제공함으로써 서로 분리시키는 것이 바람직한 경우가 있다. 이 막은 완충 기능을 갖는다. 완충 기능을 갖는 막은 게이트 절연층(150)에 포함되거나 또는 산화물 반도체막에 포함되어도 좋다. 즉, 완충 기능을 갖는 막은 산화 실리콘, 산화질화 실리콘, 또는 산화물 반도체층 등을 사용하여 형성할 수 있다. 또한, 완충 기능을 갖는 막은, 예를 들어, 채널 영역이 되는 반도체보다 큰 에너지 갭을 갖는 반도체 또는 절연체를 사용하여 형성된다. 또는, 완충 기능을 갖는 막은, 예를 들어, 채널 영역이 되는 반도체보다 낮은 전자 친화력을 갖는 반도체 또는 절연체를 사용하여 형성된다. 또는, 완충 기능을 갖는 막은, 예를 들어, 채널 영역이 되는 반도체보다 높은 이온화 에너지를 갖는 반도체 또는 절연체를 사용하여 형성된다.
결정 구조를 갖는 산화 하프늄이 형성되는 표면에서 계면 상태(트랩 중심)에 전하를 트랩시킴으로써, 트랜지스터의 문턱 전압을 제어할 수 있는 경우가 있다. 이 전하를 안정적으로 존재시키기 위해서는, 예를 들어 채널 영역과 산화 하프늄 사이에 산화 하프늄보다 에너지 갭이 큰 절연체를 제공할 수 있다. 또는, 산화 하프늄보다 전자 친화력이 낮은 반도체 또는 절연체를 제공할 수 있다. 완충 기능을 갖는 막은 산화 하프늄보다 이온화 에너지가 높은 반도체 또는 절연체를 사용하여 형성할 수 있다. 이러한 절연체를 사용함으로써, 계면 상태에 트랩된 전하가 방출되기 어려워지므로, 전하를 오랫동안 유지할 수 있다.
이러한 절연체의 예에는 산화 실리콘 및 산화질화 실리콘이 포함된다. 게이트 절연층(150) 내의 계면 상태에 전하를 트랩시키기 위해서는, 산화물 반도체막으로부터 게이트 전극층(160)을 향하여 전자를 이동시킬 수 있다. 구체적인 예로서는, 높은 온도(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하의 온도)에서 1초 이상, 대표적으로는 1분 이상 게이트 전극층(160)의 전위를 소스 전극층(130) 또는 드레인 전극층(140)의 전위보다 높게 유지한다.
게이트 절연층(150) 등의 계면 상태에 소정의 양의 전자가 트랩된 트랜지스터의 문턱 전압은 양의 방향으로 변동된다. 게이트 전극층(160)의 전압 또는 전압을 인가하는 시간을 조정함으로써, 트랩되는 전자의 양(문턱 전압의 변동량)을 제어할 수 있다. 또한, 전하가 트랩될 수 있기만 하면, 전하가 트랩되는 위치는 게이트 절연층(150) 내에 반드시 한정되지는 않는다. 같은 구조를 갖는 적층막을 다른 절연층으로서 사용하여도 좋다.
트랜지스터(10) 아래에 도전층을 제공하는 경우, 예를 등러, 절연층(110)은 게이트 절연층(150)과 같은 구조 및 기능을 가질 수 있다.
<<게이트 전극층(160)>>
게이트 전극층(160)은 예를 들어 알루미늄(Al), 타이타늄(Ti), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 구리(Cu), 이트륨(Y), 지르코늄(Zr), 몰리브데넘(Mo), 루테늄(Ru), 은(Ag), 탄탈럼(Ta), 텅스텐(W), 또는 실리콘(Si)을 포함할 수 있다. 게이트 전극층(160)은 적층 구조를 가져도 좋다. 적층 구조를 채용하는 경우, 상술한 재료를, 상술한 재료 중 어느 것의 질화물 등 질소를 포함하는 재료와 조합하여도 좋다. 예를 들어 상술한 재료는 단독으로 또는 조합하여 사용되어도 좋고, 또는 상술한 재료 중 어느 것의 질화물 등 질소를 포함하는 상술한 재료 중 어느 것과 조합되어도 좋다.
<<절연층(180)>>
절연층(180)은 산화 마그네슘(MgOx), 산화 실리콘(SiOx), 산화질화 실리콘(SiOxNy), 질화산화 실리콘(SiNxOy), 질화 실리콘(SiNx), 산화 갈륨(GaOx), 산화 저마늄(GeOx), 산화 이트륨(YOx), 산화 지르코늄(ZrOx), 산화 란타넘(LaOx), 산화 네오디뮴(NdOx), 산화 하프늄(HfOx), 산화 탄탈럼(TaOx), 및 산화 알루미늄(AlOx) 중 하나 이상을 포함하는 절연막을 사용하여 형성할 수 있다. 절연층(180)은 상술한 재료 중 어느 것의 적층이어도 좋다. 절연층은 화학량론적 조성보다 많은 산소를 포함하는 것이 바람직하다. 절연층(180)으로부터 방출된 산소는 게이트 절연층(150)을 통하여 산화물 반도체층(122)의 채널 형성 영역으로 확산될 수 있으므로, 채널 형성 영역에 형성된 산소 빈자리를 산소로 채울 수 있다. 이런 식으로, 트랜지스터의 안정적인 전기 특성을 달성할 수 있다.
<<도전층(190)>>
도전층(190)은 게이트 전극층(160)과 같은 재료를 사용하여 형성할 수 있다.
<<도전층(195)>>
도전층(195)은 게이트 전극층(160)과 같은 재료를 사용하여 형성할 수 있다.
<트랜지스터의 제작 방법>
다음에 본 실시형태의 반도체 장치의 제작 방법에 대하여, 도 5의 (A) 내지 (C), 도 6의 (A) 내지 (C), 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 도 9의 (A) 내지 (C), 도 10의 (A) 내지 (C), 도 11의 (A) 내지 (C), 도 12의 (A) 내지 (C), 및 도 13의 (A) 내지 (C)를 참조하여 설명한다. 또한 상술한 트랜지스터 구조와 같은 부분에 대해서는 여기서는 설명하지 않는다. 도 5의 (A) 내지 (C), 도 6의 (A) 내지 (C), 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 도 9의 (A) 내지 (C), 도 10의 (A) 내지 (C), 도 11의 (A) 내지 (C), 도 12의 (A) 내지 (C), 및 도 13의 (A) 내지 (C)의 A1-A2 방향 및 A3-A4 방향은 각각 도 1의 (A) 및 (B)의 채널 길이 방향 및 도 1의 (A) 및 (C)의 채널 폭 방향이라고 하는 경우가 있다.
본 실시형태에서, 트랜지스터에 포함되는 층(즉, 절연층, 산화물 반도체층, 및 도전층 등)은 스퍼터링법, CVD(chemical vapor deposition)법, 진공 증착법, 및 PLD(pulsed laser deposition)법 중 어느 것에 의하여 형성할 수 있다. 또는, 코팅법 또는 인쇄법을 사용할 수 있다. 스퍼터링법 및 플라스마 CVD법이 막 형성 방법의 대표적인 예이지만, 열 CVD법을 이용하여도 좋다. 열 CVD법으로서, 예를 들어 MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 사용하여도 좋다. 스퍼터링법으로서, 롱 스로 스퍼터링(long throw sputtering)법과 콜리메이트 스퍼터링(collimated sputtering)법을 조합함으로써, 매립성을 향상시킬 수 있다.
<열 CVD법>
열 CVD법은, 막을 형성하는 데 플라스마를 이용하지 않기 때문에 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 가진다.
열 CVD법에 의한 퇴적은, 원료 가스와 산화제를 동시에 체임버 내에 공급하고 체임버 내의 압력을 대기압 또는 감압으로 설정하며, 기판 근방 또는 기판 위에서 반응시킴으로써 수행하여도 좋다.
상술한 금속막, 반도체막, 및 무기 절연막 등의 다양한 막을 MOCVD법 또는 ALD법 등의 열 CVD법에 의하여 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 형성하는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용할 수 있다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
<ALD법>
CVD법을 이용한 종래의 퇴적 장치에서, 퇴적 시에 반응을 위한 1종 이상의 원료 가스(프리커서)가 체임버에 동시에 공급된다. ALD법을 이용한 퇴적 장치에서는, 반응을 위한 프리커서를 체임버에 순차적으로 도입하고 나서, 그 가스 도입 순서를 반복한다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 프리커서를 순차적으로 체임버에 공급한다. 예를 들어, 제 1 프리커서를 도입하고, 복수종의 프리커서가 섞이지 않도록 불활성 가스(예를 들어 아르곤 또는 질소) 등을 제 1 프리커서의 도입 후에 도입하고 나서, 제 2 프리커서를 도입한다. 또는, 불활성 가스 도입 대신에 진공 배기에 의하여 제 1 프리커서를 배출한 후, 제 2 프리커서를 도입하여도 좋다.
도 3의 (A) 내지 (D)는 ALD법에 의한 퇴적 공정을 도시한 것이다. 제 1 프리커서(601)가 기판 표면에 흡착되어(도 3의 (A) 참조), 제 1 단일층이 형성된다(도 3의 (B) 참조). 이때, 프리커서 내에 포함되는 금속 원자 등이 기판 표면에 존재하는 수산기와 결합될 수 있다. 금속 원자는 메틸기나 에틸기 등의 알킬기에 결합되어 있어도 좋다. 제 1 단일층은 제 1 프리커서(601)를 배출한 후에 도입되는 제 2 프리커서(602)와 반응하여(도 3의 (C) 참조), 제 2 단일층이 제 1 단일층 위에 적층된다. 따라서, 박막이 형성된다(도 3의 (D) 참조). 예를 들어, 제 2 프리커서에 산화제가 포함되어 있는 경우, 그 산화제는 제 1 프리커서 내에 포함되는 금속 원자 또는 금속 원자에 결합된 알킬기와 반응하여, 산화막을 형성할 수 있다.
ALD법은 표면 화학 반응을 기초로 한 퇴적법이며, 프리커서가 표면에 흡착되고 자기 정지 기구에 의하여 흡착이 정지됨으로써, 층이 형성된다. 예를 들어 트라이메틸알루미늄 등의 프리커서는 표면에 존재하는 수산기(OH기)와 반응한다. 이때, 열에 의한 표면 반응만이 일어나기 때문에, 프리커서가 상기 표면과 접촉하게 되고 열 에너지를 통하여 프리커서 중의 금속 원자 등이 상기 표면에 흡착될 수 있다. 프리커서는 예를 들어 증기압이 높고, 퇴적 전에는 열적으로 안정적이고 분해되지 않고, 기판에 고속으로 화학 흡착된다는 특징을 갖는다. 프리커서는 가스 상태에서 도입되기 때문에, 교체로 도입되는 프리커서가 확산되는 시간이 충분하면, 종횡비가 높은 요철을 갖는 영역에도 높은 피복성으로 막을 형성할 수 있다.
ALD법에서, 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 스텝 커버리지가 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서의 반복 횟수에 의하여 조절할 수 있기 때문에, ALD법은 두께를 정확하게 조절할 수 있다. 배기 능력을 향상시킴으로써 퇴적 속도를 높일 수 있고 막 내의 불순물 농도를 저감시킬 수 있다.
ALD법은 열을 사용한 ALD법(열 ALD법) 및 플라스마를 사용한 ALD법(플라스마 ALD법)을 포함한다. 열 ALD법에서는 열 에너지를 사용하여 프리커서들이 반응하고, 플라스마 ALD법에서는 프리커서들이 라디칼 상태에서 반응한다.
ALD법을 사용하면, 매우 얇은 막을 정밀도 높게 형성할 수 있다. 또한, 그 막과 요철면의 피복성이 높고 그 막의 밀도가 높다.
<플라스마 ALD법>
또는, 플라스마 ALD법을 채용하면, 열 ALD법을 채용할 때보다 낮은 온도에서 막을 형성할 수 있다. 플라스마 ALD법을 이용하여, 예를 들어, 100℃ 이하에서도 퇴적 속도를 저하시키지 않고 막을 형성할 수 있다. 또한, 플라스마 ALD법에서, 플라스마는 질소를 라디칼화할 수 있으므로, 산화물막뿐만 아니라 질화물막도 형성할 수 있다.
또한, 플라스마 ALD법에 의하여 산화제의 산화력을 높일 수 있다. 이로써, 플라스마 ALD법에 의하여 형성되는 막에 잔존하는 프리커서 또는 프리커서로부터 방출된 유기 성분을 저감시킬 수 있다. 또한, 막 내의 탄소, 염소, 및 수소 등을 저감시킬 수 있다. 따라서, 불순물 농도가 낮은 막을 형성할 수 있다.
플라스마 ALD법을 사용하는 경우, 라디칼종(radical species)을 발생시킬 때, ICP(inductively coupled plasma) 등과 같이 기판으로부터 떨어진 상태에서 플라스마를 생성시킬 수 있어, 기판, 또는 보호막이 형성되는 막에 대한 플라스마 대미지를 억제할 수 있다.
상술한 바와 같이, 플라스마 ALD법을 사용함으로써, 다른 퇴적법에 비하여, 공정 온도를 저하시킬 수 있고 표면 피복성을 높일 수 있는 상태에서 막을 퇴적시킬 수 있다. 이로써, 외부로부터의 물 및 수소의 침입을 억제할 수 있어, 트랜지스터 특성의 신뢰성 향상으로 이어진다.
<ALD 장치>
도 4의 (A)는 ALD법을 이용하는 퇴적 장치의 예를 도시한 것이다. ALD법을 이용한 퇴적 장치는 퇴적실(체임버(1701)), 원료 공급부(1711a 및 1711b), 유량 제어기인 고속 밸브(1712a 및 1712b), 원료 도입구(1713a 및 1713b), 원료 배출구(1714), 및 배기 유닛(1715)을 포함한다. 체임버(1701)에 제공된 원료 도입구(1713a 및 1713b)는 각각 공급관 및 밸브를 통하여 원료 공급부(1711a 및 1711b)와 접속된다. 원료 배출구(1714)는 배출관, 밸브, 및 압력 제어기를 통하여 배기 유닛(1715)과 접속된다.
히터를 갖는 기판 홀더(1716)가 체임버에 제공되고, 기판 홀더 위에는 막이 형성되는 기판(1700)을 제공한다.
원료 공급부(1711a) 및 원료 공급부(1711b)에서는 기화기 또는 가열 유닛 등을 사용하여 고체 원료 또는 액체 원료로 원료 가스를 형성한다. 또는, 원료 공급부(1711a) 및 원료 공급부(1711b)는 가스 상태의 원료 가스를 공급하여도 좋다.
본 예로서 2개의 원료 공급부(1711a) 및 원료 공급부(1711b)를 제공하지만, 원료 공급부의 개수는 이에 한정되지 않고, 3개 이상의 원료 공급부를 제공하여도 좋다. 고속 밸브(1712a) 및 고속 밸브(1712b)는 시간에 의하여 정밀하게 제어될 수 있고, 원료 가스와 불활성 가스 중 하나를 공급한다. 고속 밸브(1712a 및 1712b)는 원료 가스의 유량 제어기이고, 불활성 가스의 유량 제어기라고 할 수도 있다.
도 4의 (A)에 도시된 퇴적 장치에서, 다음과 같이 기판(1700)의 표면 위에 박막을 형성한다: 기판(1700)을 기판 홀더(1716)에 옮겨 놓고; 체임버(1701)를 밀봉하고; 기판 홀더(1716)를 히터로 가열하여 기판(1700)을 원하는 온도(예를 들어, 100℃ 이상 또는 150℃ 이상)까지 가열하고, 원료 가스의 공급, 배기 유닛(1715)에 의한 배기, 불활성 가스의 공급, 및 배기 유닛(1715)에 의한 배기를 반복한다.
도 4의 (A)에 도시된 퇴적 장치에서, 원료 공급부(1711a) 및 원료 공급부(1711b)에서 사용되는 원료(예를 들어 휘발성 유기 금속 화합물)를 적절히 선택함으로써, 하프늄, 알루미늄, 탄탈럼, 및 지르코늄 등으로부터 선택된 하나 이상의 원소를 포함하는 산화물(복합 산화물을 포함함)을 사용하여 형성되는 절연층을 형성할 수 있다. 구체적으로는 산화 하프늄을 포함하는 절연층, 산화 알루미늄을 포함하는 절연층, 하프늄 실리케이트를 포함하는 절연층, 또는 알루미늄 실리케이트를 포함하는 절연층을 형성할 수 있다. 또는, 원료 공급부(1711a 및 1711b)에서 사용되는 원료(예를 들어 휘발성 유기 금속 화합물)를 적절히 선택함으로써, 박막(예를 들어, 텅스텐층 또는 타이타늄층 등의 금속층, 또는 질화 타이타늄층 등의 질화물층)을 형성할 수 있다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 하프늄층을 형성하는 경우에는, 2종류의 가스, 즉, 용매와 하프늄 프리커서 화합물을 포함하는 액체(하프늄 알콕사이드 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시켜 얻어진 원료 가스 및 산화제로서 오존(O3)을 사용한다. 이 경우, 원료 공급부(1711a)로부터 공급되는 제 1 원료 가스가 TDMAH이고, 원료 공급부(1711b)로부터 공급되는 제 2 원료 가스가 오존이다. 또한, 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료의 예로서는 테트라키스(에틸메틸아마이드)하프늄이 포함된다. 또한, 질소는 전하 트랩 상태를 없애는 기능을 갖는다. 따라서, 원료 가스가 질소를 포함하면, 전하 트랩 상태의 밀도가 낮은 산화 하프늄막을 형성할 수 있다.
ALD법을 이용한 퇴적 장치에 의하여 산화 알루미늄층을 형성하는 경우, 2종류의 가스, 즉, 용매와 알루미늄 프리커서 화합물을 포함하는 액체(예를 들어 TMA(trimethylaluminum))를 기화시켜 얻어지는 원료 가스 및 산화제로서 H2O를 사용한다. 이 경우, 원료 공급부(1711a)로부터 공급되는 제 1 원료 가스는 TMA이고, 원료 공급부(1711b)로부터 공급되는 제 2 원료 가스는 H2O이다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD법을 사용하는 퇴적 장치를 사용하여 산화 실리콘막이 형성되는 경우, 헥사클로로다이실레인이은 막이 형성될 표면에 흡착되고, 그 흡착질에 포함된 염소가 제거되고, 산화성 가스(예를 들어 O2 또는 일산화 이질소)의 라디칼들이 공급되어 흡착질과 반응한다.
예를 들어, ALD법을 사용하는 퇴적 장치를 사용하여 텅스텐막이 형성되는 경우, 초기 텅스텐막을 형성하기 위하여 WF6 가스 및 B2H6 가스가 순차적으로 복수회 도입되고, 이후 WF6 가스 및 H2 가스가 순차적으로 복수회 도입되어, 텅스텐막이 형성된다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 사용하는 퇴적 장치를 이용하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 복수회 도입하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 순차적으로 복수회 도입하여 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 복수회 도입하여 ZnO층을 형성한다. 또한 이들 층의 순서는 본 예에 한정되지 않는다. 이들 가스를 혼합하여, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한 Ar 등의 불활성 가스를 사용하여 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. Zn(CH3)2 가스를 사용하여도 좋다.
<<멀티 체임버 제작 장치>>
도 4의 (B)는 도 4의 (A)에 도시된 적어도 하나의 퇴적 장치를 포함하는 멀티 체임버 제조 장치의 예를 도시한 것이다.
도 4의 (B)에 도시된 제조 장치에서, 대기에 노출되지 않고 적층막을 연속하여 형성할 수 있고, 불순물의 침입을 방지하고 스루풋이 향상된다.
도 4의 (B)에 도시된 제조 장치는 로드실(1702), 반송실(1720), 전처리실(1703), 퇴적실인 체임버(1701), 및 언로드실(1706)을 적어도 포함한다. 또한, 수분의 부착을 방지하기 위하여, 제조 장치의 체임버(로드실, 처리실, 반송실, 퇴적실, 및 언로드실 등을 포함함)는 이슬점이 제어된 불활성 가스(질소 가스 등)로 채워지는 것이 바람직하고, 더 바람직하게는 감압을 유지시킨다.
체임버(1704 및 1705)는 체임버(1701)와 같은 ALD법을 이용한 퇴적 장치, 플라스마 CVD법을 이용한 퇴적 장치, 스퍼터링법을 이용한 퇴적 장치, 또는 MOCVD(metal organic chemical vapor deposition)법을 이용한 퇴적 장치이어도 좋다.
예를 들어, 체임버(1704)가 플라스마 CVD법을 이용한 퇴적 장치이고 체임버(1705)가 MOCVD법을 이용한 퇴적 장치인 조건하에서 적층막을 형성하는 예를 이하에 나타낸다.
도 4의 (B)는 반송실(1720)의 상면도가 6각형인 예를 도시한 것이지만, 적층 수에 따라 상면 형상을 6개 이상의 모서리를 갖는 다각형으로 하고 더 많은 체임버를 연결시킨 제조 장치를 사용하여도 좋다. 도 4의 (B)에서 기판의 상면 형상이 직사각형이지만, 기판의 상면 형상에 특별히 한정은 없다. 도 4의 (B)는 매엽식의 예를 도시한 것이지만, 복수의 기판에 막들이 퇴적되는 배치식(batch-type) 퇴적 장치를 사용하여도 좋다.
<절연층(110)의 형성>
우선, 기판(100) 위에 절연층(110)을 형성한다. 절연층(110)은 플라스마 CVD법, 열 CVD법(MOCVD법, ALD법), 또는 스퍼터링법 등에 의하여, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물막; 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등의 질화물 절연막; 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성할 수 있다. 또는 이들 재료를 적층시켜도 좋고, 이 경우에는 나중에 금속 산화물층(121)이 되는 제 1 금속 산화물과 접촉하는 적층의 적어도 위쪽의 층은 산화물 반도체층(122)으로의 산소 공급원으로서 기능할 수 있는 과잉 산소를 포함하는 재료를 사용하여 형성하는 것이 바람직하다.
절연층(110)에 수소를 포함하지 않는 재료 또는 수소를 1% 이하 포함하는 재료를 사용함으로써, 산화물 반도체층에 산소 빈자리가 발생되는 것을 방지할 수 있어, 트랜지스터의 동작이 안정화된다.
예를 들어 절연층(110)으로서, 두께 100nm의 산화질화 실리콘막을 플라스마 CVD법에 의하여 형성할 수 있다.
다음에, 절연층(110)에 포함되는 물 또는 수소 등을 방출시키기 위하여 제 1 가열 처리를 수행하여도 좋다. 이 결과, 절연층(110)에 포함되는 물 또는 수소 등의 농도를 저감시킬 수 있다. 가열 처리는 나중에 형성되는 제 1 금속 산화물막으로 확산되는 물 또는 수소 등의 양을 저감시킬 수 있다.
<제 1 금속 산화물막, 및 산화물 반도체층(122)이 되는 산화물 반도체막의 형성>
다음에, 나중에 금속 산화물층(121)이 되는 제 1 금속 산화물막 및 나중에 산화물 반도체층(122)이 되는 산화물 반도체막을 절연층(110) 위에 형성한다. 제 1 금속 산화물막 및 산화물 반도체층(122)이 되는 산화물 반도체막은 스퍼터링법, MOCVD법, 또는 PLD법 등에 의하여 형성할 수 있고, 특히 스퍼터링법이 바람직하다. 스퍼터링법으로서는, RF 스퍼터링법, DC 스퍼터링법, 또는 AC 스퍼터링법 등을 사용할 수 있다. 또한, 대향 타깃 방식 스퍼터링법(대향 전극 방식 스퍼터링법, 기상 스퍼터링법, 및 VDSP(vapor deposition sputtering)법이라고도 함)을 사용함으로써, 퇴적 시의 플라스마 대미지를 저감시킬 수 있다.
산화물 반도체층(122)이 되는 산화물 반도체막을 스퍼터링법에 의하여 형성할 때, 예를 들어, 스퍼터링 장치의 각 체임버는, 산화물 반도체막에서 불순물로서 작용하는 물 등을 가능한 한 제거할 수 있도록, 크라이오펌프(cryopump) 등의 흡착 진공 펌프에 의하여 고진공(약 5×10-7Pa 내지 1×10-4Pa)으로 배기할 수 있고, 체임버는 막이 퇴적되는 기판을 100℃ 이상, 바람직하게는 400℃ 이상까지 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩의 조합을 사용하여, 배기계로부터 체임버 내로 탄소 성분 또는 수분 등을 포함하는 가스가 역류되는 것을 방지하는 것이 바람직하다. 또는, 터보 분자 펌프와 크라이오펌프의 조합을 배기계로서 사용하여도 좋다.
고순도 진성 산화물 반도체막을 얻기 위하여 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스의 고순도화도 요구된다. 스퍼터링 가스로서 사용한 산소 가스 또는 아르곤 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하인 고순도화된 가스를 사용하면, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 증가시키는 것이 바람직하다.
또한 예를 들어, 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 420℃ 이하의 기판 온도에서 스퍼터링법에 의하여, 산화물 반도체층(122)이 되는 산화물 반도체막을 형성하는 경우, 산화물 반도체막은 CAAC-OS막이 될 수 있다.
제 1 금속 산화물막의 재료는, 산화물 반도체층(122)이 되는 산화물 반도체막보다 낮은 전자 친화력을 제 1 금속 산화물막이 가질 수 있도록 선택한다.
제 1 금속 산화물막 및 산화물 반도체층(122)이 되는 산화물 반도체막을 형성하기 위하여 스퍼터링법을 사용할 때, 제 1 금속 산화물막 및 산화물 반도체층(122)이 되는 산화물 반도체막을 멀티 체임버 스퍼터링 장치를 사용하여 공기에 노출시키지 않고 연속적으로 형성할 수 있다. 이 경우, 제 1 금속 산화물막과 산화물 반도체층(122)이 되는 산화물 반도체막 사이의 계면에 불필요한 불순물 등이 들어가는 것을 방지할 수 있기 때문에, 계면 상태 밀도를 저감시킬 수 있다. 이로써, 특히 신뢰성 시험에 있어서 트랜지스터의 전기 특성을 안정화시킬 수 있다.
절연층(110)이 대미지를 받으면, 금속 산화물층(121)이 존재함으로써, 주된 도전 패스인 산화물 반도체층(122)을, 대미지를 받은 부분에서 멀리할 수 있다. 이로써, 특히 신뢰성 시험에 있어서 트랜지스터의 전기 특성을 안정화시킬 수 있다.
예를 들어, 제 1 금속 산화물막으로서, 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용하여 스퍼터링법에 의하여 형성되는 두께 20nm의 절연막을 사용할 수 있다. 또한 산화물 반도체막으로서, 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 스퍼터링법에 의하여 형성되는 두께 15nm의 산화물 반도체막을 사용할 수 있다.
제 1 금속 산화물막 및 산화물 반도체층(122)이 되는 산화물 반도체막을 형성한 후에 제 2 가열 처리를 수행함으로써, 제 1 금속 산화물막 및 산화물 반도체층(122)이 되는 산화물 반도체막 내의 산소 빈자리의 양을 저감시킬 수 있다.
제 2 가열 처리의 온도는 250℃ 이상 기판 변형점 미만, 바람직하게는 300℃ 이상 650℃ 이하, 더 바람직하게는 350℃ 이상 550℃ 이하이다.
제 2 가열 처리는 헬륨, 네온, 아르곤, 제논, 또는 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기하에서 수행한다. 또한, 가열 처리를 불활성 가스 분위기에서 수행한 후, 산소 분위기 또는 건조 공기 분위기(이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하, 더 바람직하게는 -120℃ 이하인 공기)에서 가열 처리를 추가적으로 수행하여도 좋다. 이 처리는 감압하에서 수행하여도 좋다. 또한 건조 공기와 같이, 불활성 가스 및 산소에 수소 및 물 등이 포함되지 않는 것이 바람직하고, 이슬점이 -80℃ 이하인 것이 바람직하고, -100℃ 이하인 것이 더 바람직하다. 처리 시간은 3분 내지 24시간이다.
가열 처리에서, 전기로 대신에, 저항 발열체 등, 발열체로부터의 열전도 또는 열복사에 의하여 물체를 가열하는 장치 중 어느 것을 사용하여도 좋다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치를 사용할 수 있다. LRTA 장치는 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의하여 처리되는 물체를 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용한 가열 처리를 위한 장치이다. 고온 가스로서, 질소, 또는 아르곤 등의 희가스 등의 불활성 가스가 사용된다.
또한 나중에 설명하는 금속 산화물층(121) 및 산화물 반도체층(122)을 형성하기 위한 에칭 후에 제 2 가열 처리를 수행하여도 좋다.
예를 들어, 450℃의 질소 분위기에서 1시간 가열 처리를 수행한 후, 450℃의 산소 분위기에서 1시간 가열 처리를 수행한다.
상술한 단계를 거쳐, 제 1 금속 산화물막 및 산화물 반도체층(122)이 되는 산화물 반도체막 내의 산소 빈자리 및 수소와 물 등의 불순물을 저감시킬 수 있다. 제 1 금속 산화물막 및 산화물 반도체층(122)이 되는 산화물 반도체막은 낮은 국재 상태의 밀도를 가질 수 있다.
또한, 산소를 사용한 고밀도 플라스마 조사에 의하여, 가열 처리에 의하여 생긴 것과 같은 효과를 얻을 수 있다. 조사 시간은 1분 이상 3시간 이하, 바람직하게는 3분 이상 2시간 이하, 더 바람직하게는 5분 이상 1시간 이하이다.
<제 1 도전막의 형성>
다음에, 하드 마스크로서 사용되는 제 1 도전막을 산화물 반도체층(122) 위에 형성한다. 제 1 도전막은 스퍼터링법, MOCVD(metal organic chemical vapor deposition)법, 금속 화학 기상 퇴적법, ALD(atomic layer deposition)법, 또는 PECVD(plasma-enhanced chemical vapor deposition)법 등의 CVD(chemical vapor deposition)법, 증착법, 또는 PLD(pulsed laser deposition)법 등에 의하여 형성할 수 있다.
제 1 도전막은 예를 들어, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 및 스트론튬(Sr)으로부터 선택되는 재료, 이러한 재료의 합금, 또는 이러한 재료를 주성분으로서 포함하는 화합물을 포함하며 단층 구조 또는 적층 구조를 갖는 도전막인 것이 바람직하다.
제 1 도전막으로서, 예를 들어 두께 20nm 내지 100nm의 텅스텐막을 스퍼터링법에 의하여 형성할 수 있다.
본 실시형태에서 제 1 도전막을 하드 마스크로서 형성하지만, 본 발명의 일 형태는 이에 한정되지 않고; 대신에 절연막을 형성하여도 좋다.
<금속 산화물층(121) 및 산화물 반도체층(122)의 형성>
다음에, 리소그래피 공정을 거쳐 레지스트 마스크를 형성한다. 이 레지스트 마스크를 사용하여 제 1 도전막을 선택적으로 에칭함으로써, 도전층(130b)을 형성한다. 하드 마스크 위의 레지스트를 제거한 후, 산화물 반도체층(122)이 되는 산화물 반도체막 및 제 1 금속 산화물막을 선택적으로 에칭하여, 섬 형상의 산화물 반도체층(122) 및 금속 산화물층(121)을 형성한다(도 5의 (A) 내지 (C) 참조). 여기서는 드라이 에칭을 사용할 수 있다. 또한 산화물 반도체층의 에칭에 하드 마스크로서 도전층(130b)을 사용함으로써, 레지스트 마스크를 사용하는 경우에 비하여, 에칭된 후의 산화물 반도체층의 가장자리 거칠기(edge roughness)를 저감시킬 수 있다.
<금속 산화물막(123a)의 형성>
다음에, 금속 산화물층(123)이 되는 금속 산화물막(123a)을 산화물 반도체층(122) 및 절연층(110) 위에 형성한다. 산화물 반도체막 및 제 1 금속 산화물막과 같은 식으로 금속 산화물막(123a)을 형성할 수 있다. 금속 산화물막(123a)의 전자 친화력이 산화물 반도체막보다 작게 되도록 재료를 선택할 수 있다.
또한 금속 산화물막(123a)을 롱 스로(long throw) 스퍼터링법에 의하여 형성하면, 홈부(174)에서의 금속 산화물막(123a)의 매립성을 향상시킬 수 있다.
예를 들어, 금속 산화물막(123a)으로서, 원자수비 In:Ga:Zn=1:3:2인 타깃을 사용한 스퍼터링법에 의하여 형성되는 두께 5nm의 산화물 반도체막을 사용할 수 있다.
<제 1 절연막의 형성>
다음에, 절연층(175)이 되는 제 1 절연막을 금속 산화물막(123a) 위에 형성한다. 제 1 절연막은 절연층(110)과 같은 식으로 형성할 수 있다.
제 1 절연막은 플라스마 CVD법, 열 CVD법(MOCVD법, ALD법), 또는 스퍼터링법 등에 의하여, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화플루오린화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물막; 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등의 질화물 절연막; 또는 이들 중 어느 것의 혼합 재료를 사용하여 형성할 수 있다. 또는, 상술한 재료 중 어느 것의 적층을 사용하여도 좋다.
<제 1 절연막의 평탄화>
다음에, 제 1 절연막에 대하여 평탄화 처리를 수행하여 절연층(175b)을 형성한다(도 6의 (A) 내지 (C) 참조). 평탄화 처리는 화학 기계 연마(CMP)법, 드라이 에칭법, 또는 리플로(reflow)법 등에 의하여 수행할 수 있다. CMP법을 사용하는 경우, 제 1 절연막과는 조성이 다른 막을 제 1 절연막 위에 형성함으로써, CMP 처리 후의 기판 표면 내의 절연층(175b)의 두께를 균일하게 할 수 있다.
<홈부의 형성>
다음에, 리소그래피 공정에 의하여 평탄화 절연층(175b) 위에 레지스트 마스크를 형성한다. 또한 유기막을 절연층에 도포한 후 또는 유기막을 레지스트 마스크에 도포한 후에 리소그래피 공정을 수행하여도 좋다. 상기 유기막은 프로필렌글라이콜모노메틸에터(propylene glycolmonomethyl ether) 또는 에틸락테이트(ethyl lactate) 등을 포함할 수 있다. 유기막을 사용함으로써, 노광 시의 반사 방지 효과에 더하여, 레지스트 마스크와 막 사이의 접착성 향상 및 해상도 향상 등으로 이어진다. 상기 유기막은 다른 공정에도 사용할 수 있다.
또한 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 전자빔 노광, 액침 노광, 또는 EUV(extreme ultraviolet) 노광 등 미세 패터닝에 적합한 방법에 의하여 가공되는 레지스트 마스크를 사용하여 에칭한다. 또한 전자빔 노광에 의하여 레지스트 마스크를 형성하는 경우에는, 포지티브형 레지스트 마스크를 사용하여, 노광 영역을 최소화할 수 있고 스루풋을 향상시킬 수 있다. 상술한 식으로, 채널 길이 100nm 이하, 30nm 이하, 또는 20nm 이하의 트랜지스터를 형성할 수 있다. 또는, X선 등을 사용하는 노광 기술에 의하여 미세 가공을 수행하여도 좋다.
레즈스트 마스크를 사용하여, 금속 산화물막(123a)이 노출될 때까지 드라이 에칭법에 의하여 절연층(175b)에 홈가공을 수행한다. 이 가공의 결과, 절연층(175) 및 홈부(174)를 형성한다.
또한, 홈부(174)는 기판 표면에 수직인 것이 바람직하다.
또한 홈부(174)의 가공 방법은 상술한 방법에 한정되지 않는다. 예를 들어, 레지스트 마스크뿐만 아니라 하드마스크를 사용하여도 좋고, 또는 리소그래피 공정에서 하프톤 마스크(half-tone mask)를 사용하여 레지스트 마스크의 형상을 제어하여도 좋다. 또는, 나노임프린트 리소그래피 등에 의하여 마스크의 형상을 제어하여도 좋다. 나노임프린트 리소그래피는 다른 공정에서도 사용할 수 있다.
<제 2 절연막(150a)의 형성>
다음에, 게이트 절연층(150)이 되는 제 2 절연막(150a)을 금속 산화물막(123a) 및 절연층(175) 위에 형성한다. 제 2 절연막(150a)은 산화 알루미늄(AlO x ), 산화 마그네슘(MgO x ), 산화 실리콘(SiO x ), 산화질화 실리콘(SiO x N y ), 질화산화 실리콘(SiN x O y ), 질화 실리콘(SiN x ), 산화 갈륨(GaO x ), 산화 저마늄(GeO x ), 산화 이트륨(YO x ), 산화 지르코늄(ZrO x ), 산화 란타넘(LaO x ), 산화 네오디뮴(NdO x ), 산화 하프늄(HfO x ), 또는 산화 탄탈럼(TaO x ) 등을 사용하여 형성할 수 있다. 제 2 절연막(150a)은 이들 재료 중 어느 것을 포함한 적층이어도 좋다. 제 2 절연막(150a)은 스퍼터링법, CVD법(예를 들어 플라스마 CVD법, MOCVD법, 또는 ALD법), 또는 MBE법 등에 의하여 형성할 수 있다. 제 2 절연막(150a)은 절연층(110)과 같은 방법에 의하여 적절히 형성할 수 있다.
예를 들어, 제 2 절연막(150a)으로서, 산화질화 실리콘을 플라스마 CVD법으로 두께 10nm가 되도록 퇴적할 수 있다.
<도전막(160a)의 형성>
다음에, 게이트 전극층(160)이 되는 도전막(160a)을 제 2 절연막(150a) 위에 형성한다(도 7의 (A) 내지 (C) 참조). 예를 들어, 알루미늄(Al), 타이타늄(Ti), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 구리(Cu), 이트륨(Y), 지르코늄(Zr), 몰리브데넘(Mo), 루테늄(Ru), 은(Ag), 탄탈럼(Ta), 및 텅스텐(W) 중 어느 것, 또는 이들 중 어느 것을 주성분으로서 포함하는 합금 재료를 도전막(160a)에 사용할 수 있다. 도전막(160a)은 스퍼터링법, CVD법(예를 들어 플라스마 CVD법, MOCVD법, 또는 ALD법), MBE법, 증착법, 또는 도금법 등에 의하여 형성할 수 있다. 도전막(160a)은 질소를 포함하는 도전막, 또는 상술한 도전막과 질소를 포함하는 도전막의 적층을 사용하여 형성하여도 좋다.
예를 들어, ALD법에 의하여 퇴적되는 두께 10nm의 질화 타이타늄과 금속 CVD법에 의하여 퇴적되는 두께 150nm의 텅스텐의 적층을 도전막(160a)에 사용할 수 있다.
<평탄화 처리>
다음에, 평탄화 처리를 수행한다. 평탄화 처리는 CMP법 또는 드라이 에칭법 등에 의하여 수행할 수 있다. 평탄화 처리는 제 2 절연막(150a)이 노출될 때 종료하여도 좋고, 절연층(175)이 노출될 때 종료하여도 좋다. 따라서, 게이트 전극층(160) 및 게이트 절연층(150)을 형성할 수 있다(도 8의 (A) 내지 (C) 참조).
<절연층(175)의 에치 백 처리>
다음에, 드라이 에칭 방법으로 절연층(175)에 대하여 에치 백 처리를 수행하여, 금속 산화물막(123a)을 노출시킨다. 또한, 게이트 전극층(160)과 중첩되지 않는 부분을 제거하기 위하여 금속 산화물막(123a)을 에칭함으로써, 금속 산화물층(123)을 형성한다(도 9의 (A) 내지 (C) 참조).
또한, 도 9의 (A) 내지 (C)에 도시된 구조를 형성하기 위한 방법은 상기에 한정되지 않는다.
예를 들어, 도 10의 (A) 내지 (C)에 도시된 바와 같이 금속 산화물층(123b), 게이트 절연층(150b), 및 게이트 전극층(160)을 홈부(174)에 제공하는 구조를 채용하여도 좋다. 또는, 도 11의 (A) 내지 (C)에 도시된 바와 같이, 제 2 절연막(150a)이 금속 산화물막(123a) 위에 형성되는 구조를 채용하여도 좋다.
<이온 첨가 처리>
다음에, 이온(167)을 산화물 반도체층(122)에 첨가한다(도 12의 (A) 내지 (C) 참조). 첨가되는 재료로서는, 수소(H), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe), 붕소(B), 인(P), 텅스텐(W), 또는 알루미늄(Al) 등을 사용할 수 있다. 이온 도핑법, 이온 주입법, 플라스마 잠입 이온 주입법, 또는 고밀도 플라스마 처리 등으로 첨가할 수 있다. 또한, 이온 주입법은 소정의 이온 외의 불순물의 첨가를 억제할 수 있기 때문에 미세화에 적합하다. 이온 도핑법 또는 플라스마 잠입 이온 주입법은 대면적의 경우에 유효하다.
이온 첨가 처리에서, 이온종 및 주입 깊이에 따라 가속 전압을 조정하는 것이 바람직하고, 예를 들어 1kV 이상 100kV 이하, 또는 3kV 이상 60kV 이하로 할 수 있다. 이온의 도즈양을 1×1012ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하로 하는 것이 바람직하다.
이온 첨가 처리에 의하여, 산소 빈자리가 산화물 반도체층(122)에 형성됨으로써, 저저항 영역(125)을 제공한다(도 13의 (A) 내지 (C) 참조). 또한, 산화물 반도체층(122)에서 게이트 전극층과 중첩되는 영역으로 이온이 확산되는 경우가 있어, 저저항 영역(125)이 게이트 전극층과 중첩되는 영역에도 형성된다.
이온 첨가 처리 후에 가열 처리를 수행함으로써, 이온 첨가 처리 시에 막에 발생된 대미지를 수복(修復)할 수 있다.
다음에, 나중에 절연층(180)이 되는 제 3 절연막을 형성한다. 제 3 절연막은 절연층(110)과 같은 식으로 형성될 수 있다. 제 3 절연막의 형성 후에 평탄화를 수행하는 것이 바람직하다.
그 후, 제 3 절연막을 드라이 에칭법으로 에칭함으로써 개구를 형성한다.
그 후, 도전층(190)이 되는 제 3 도전막을 그 개구에 형성하고 나서, 평탄화 처리를 수행함으로써, 도전층(190)을 형성한다.
다음에, 도전층(195)이 되는 제 4 도전막을 도전층(190) 위에 형성한다. 도전층(195)을 형성하기 위하여, 포토리소그래피법 또는 나노임프린팅법 등으로 제 4 도전막을 가공한다.
트랜지스터(10)는 상술한 제작 방법으로 제작할 수 있다. 상술한 측정 방법으로, 채널 길이가 100nm 이하, 30nm 이하, 또는 20nm 이하인 매우 미세화된 트랜지스터를 안정적으로 제작할 수 있다.
또한, 트랜지스터(10)는 게이트 절연층(150)이 게이트 전극층의 측면과 접촉되는 영역을 가져도 좋다(도 14의 (A) 내지 (C) 참조).
<트랜지스터(10)의 변형예 1: 트랜지스터(11)>
도 1의 (A) 내지 (C)에 도시된 트랜지스터(10)와 다른 형상의 트랜지스터(11)에 대하여 도 15의 (A) 내지 (C)를 참조하여 설명한다.
도 15의 (A) 내지 (C)는 트랜지스터(11)의 상면도 및 단면도이다. 도 15의 (A)는 트랜지스터(11)의 상면도이고, 도 15의 (B) 및 (C)는 각각 도 15의 (A)의 일점쇄선 B1-B2를 따라 취하는 단면도 및 일점쇄선 B3-B4를 따라 취하는 단면도이다.
트랜지스터(11)는 절연층(170) 및 절연층(172)이 포함되는 트랜지스터(10)와 다르다.
<<절연층(170)>>
절연층(170)은 산소, 질소, 플루오린, 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 갈륨(Ga), 저마늄(Ge), 이트륨(Y), 지르코늄(Zr), 란타넘(La), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 또는 타이타늄(Ti) 등을 포함할 수 있다. 절연층(170)은 산화 알루미늄(AlO x ), 산화 마그네슘(MgO x ), 산화 실리콘(SiO x ), 산화질화 실리콘(SiO x N y ), 질화산화 실리콘(SiN x O y ), 질화 실리콘(SiN x ), 산화 갈륨(GaO x ), 산화 저마늄(GeO x ), 산화 이트륨(YO x ), 산화 지르코늄(ZrO x ), 산화 란타넘(LaO x ), 산화 네오디뮴(NdO x ), 산화 하프늄(HfO x ), 및 산화 탄탈럼(TaO x ) 중 하나 이상을 포함할 수 있다.
절연층(170)에는 산화 알루미늄(AlO x )막이 포함되는 것이 바람직하다. 산화 알루미늄막은 산소, 및 수소와 수분 등의 불순물 양쪽의 통과를 방지할 수 있다. 따라서, 트랜지스터의 제작 공정 중 및 공정 후에, 산화 알루미늄막은, 트랜지스터의 전기 특성의 변동을 일으키는 수소 및 수분 등의 불순물이 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)으로 들어가는 것을 방지하고, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)으로부터 주성분인 산소가 방출되는 것을 방지하고, 절연층(110)으로부터의 산소의 불필요한 방출을 방지하는 효과를 갖는 보호막으로서 적절히 기능할 수 있다.
절연층(170)은 산소 공급 능력을 갖는 막인 것이 바람직하다. 절연층(170)의 형성에서, 다른 산화물층과의 계면에서 혼합층이 형성되고, 이 혼합층 또는 그 다른 산화물층에 산소가 공급된다. 그 후의 가열 처리에 의하여 산화물 반도체층으로 산소가 확산되고, 산화물 반도체층의 산소 빈자리를 산소로 채울 수 있으므로, 트랜지스터 특성(예를 들어 문턱 전압 및 신뢰성)이 향상될 수 있다.
또한 절연층(170)은 단층이어도 적층이어도 좋다. 또는, 절연층 위 또는 아래에 또 다른 절연층을 제공하여도 좋다. 예를 들어, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 포함하는 절연막을 사용할 수 있다. 절연층은 화학량론적 조성보다 많은 산소를 포함하는 것이 바람직하다. 절연층으로부터 방출된 산소는 게이트 절연층(150) 또는 절연층(110)을 통하여 산화물 반도체층(122)의 채널 형성 영역으로 확산될 수 있으므로, 채널 형성 영역에 형성된 산소 빈자리를 산소로 채울 수 있다. 이런 식으로, 트랜지스터의 안정적인 전기 특성을 달성할 수 있다.
<<절연층(172)>>
절연층(172)은 산소(O), 질소(N), 플루오린(F), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 갈륨(Ga), 저마늄(Ge), 이트륨(Y), 지르코늄(Zr), 란타넘(La), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 또는 타이타늄(Ti) 등을 포함할 수 있다. 예를 들어, 산화 알루미늄(AlO x ), 산화 마그네슘(MgO x ), 산화 실리콘(SiO x ), 산화질화 실리콘(SiO x N y ), 질화산화 실리콘(SiN x O y ), 질화 실리콘(SiN x ), 산화 갈륨(GaO x ), 산화 저마늄(GeO x ), 산화 이트륨(YO x ), 산화 지르코늄(ZrO x ), 산화 란타넘(LaO x ), 산화 네오디뮴(NdO x ), 산화 하프늄(HfO x ), 및 산화 탄탈럼(TaO x ) 중 하나 이상을 포함하는 절연막을 사용할 수 있다. 절연층(172)은 상술한 재료 중 어느 것의 적층이어도 좋다.
절연층(172)에는 산화 알루미늄막이 포함되는 것이 바람직하다. 산화 알루미늄막은 산소, 및 수소와 수분 등의 불순물 양쪽의 통과를 방지할 수 있다. 따라서, 트랜지스터의 제작 공정 중 및 공정 후에, 산화 알루미늄막은, 트랜지스터의 전기 특성의 변동을 일으키는 수소 및 수분 등의 불순물이 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)으로 들어가는 것을 방지하고, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)으로부터 주성분인 산소가 방출되는 것을 방지하고, 절연층(110)으로부터의 산소의 방출을 방지하는 효과를 갖는 보호막으로서 적절히 기능할 수 있다.
절연층(172)은 보호막으로서 기능할 수 있다. 절연층(172)은 플라스마 대미지로부터 게이트 절연층(150)을 보호할 수 있다. 결과적으로, 채널 근방에 전자 트랩이 형성되는 것을 방지할 수 있다.
<트랜지스터(11)의 제작 방법>
트랜지스터(11)의 제작 방법에 대하여, 도 16의 (A) 내지 (C), 도 17의 (A) 내지 (C), 및 도 18의 (A) 내지 (C)를 참조하여 설명한다. 트랜지스터(10)의 제작 방법과 같은 단계에는, 상기 제작 방법의 설명을 원용한다.
<절연층(172)의 형성>
절연층(172)은 절연층(110), 산화물 반도체층(122), 및 게이트 전극층(160) 위에 형성한다(도 16의 (A) 내지 (C) 참조). 산화물 반도체층(122) 및 게이트 절연층(150)에 플라스마 대미지를 발생시키지 않도록, 절연층(172)을 MOCVD법 또는 ALD법으로 형성하는 것이 바람직하다.
절연층(172)의 두께는 바람직하게는 1nm 이상 30nm 이하, 더 바람직하게는 3nm 이상 10nm 이하이다.
절연층(172)이 형성된 후에 산화물 반도체층(122)에 이온을 첨가하여도 좋다(도 16의 (A) 내지 (C) 참조). 따라서, 저저항 영역을 형성할 수 있으면서, 이온 첨가 처리 시의 산화물 반도체층(122)에 대한 대미지를 저감시킬 수 있다(도 17의 (A) 내지 (C) 참조).
절연층(172)은 리소그래피법, 나노임프린팅법, 또는 드라이 에칭법 등으로 가공하여도 좋고 퇴적하여도 좋다.
<절연층(170)의 형성>
다음에 절연층(170)을 절연층(172) 위에 형성한다. 절연층(170)은 단층 구조를 가져도 적층 구조를 가져도 좋다. 절연층(170)은 절연층(110)과 같은 재료 및 방법 등을 사용하여 형성할 수 있다.
절연층(170)은 스퍼터링법에 의하여 형성되는 산화 알루미늄막인 것이 바람직하다. 산화 알루미늄막을 형성하기 위하여 사용되는 스퍼터링 가스는 산소 가스를 포함하는 것이 바람직하다. 산소 가스는 1vol% 이상 100vol% 이하, 바람직하게는 4vol% 이상 100vol% 이하, 더 바람직하게는 10vol% 이상 100vol% 이하 포함된다. 산소가 1vol% 이상 포함되면, 절연층 또는 그 절연층에 접촉되는 절연층들에는 과잉 산소가 공급될 수 있다. 또한, 층에 접촉되는 층들에는 산소가 첨가될 수 있다.
예를 들어, 스퍼터링 타깃으로서 산화 알루미늄을 사용하고 산소 가스를 50vol% 포함하는 스퍼터링 가스를 사용하여 두께 20nm 내지 40nm의 절연층(170)을 형성할 수 있다.
다음에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리의 온도는 대표적으로 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 500℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하이다. 가열 처리에 의하여, 절연층(예를 들어 절연층(110))에 첨가된 산소(173)가 확산되고 산화물 반도체층(122)으로 이동하고, 산화물 반도체층(122)의 산소 빈자리를 산소로 채울 수 있다(도 18의 (A) 내지 (C) 참조).
본 실시형태에서, 가열 처리는 400℃의 산소 분위기에서 1시간 수행할 수 있다.
또한 가열 처리를 다른 공정에서 수행하여도 좋다. 가열 처리를 거쳐, 막 내의 결함을 수복할 수 있고, 계면 상태 밀도를 저감시킬 수 있다.
<산소 첨가>
절연층(170)을 통하여 산소를 반드시 첨가할 필요는 없다. 산소는 절연층(110) 및 절연층(175), 제 1 금속 산화물막 및 금속 산화물막(123a), 또는 다른 절연층에 첨가하여도 좋다. 첨가되는 산소로서, 산소 라디칼, 산소 원자, 산소 원자 이온, 및 산소 분자 이온 등에서 선택되는 적어도 하나를 사용한다. 산소를 첨가하는 방법으로서, 이온 도핑법, 이온 주입법, 또는 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
산소를 첨가하는 방법으로서 이온 주입법을 사용하는 경우, 산소 원자 이온 또는 산소 분자 이온을 사용할 수 있다. 산소 분자 이온을 사용하면 산소가 첨가되는 막에 대한 대미지를 저감시킬 수 있다. 산소 분자 이온은 산소가 첨가되는 막의 표면에서 산소 원자 이온으로 분해되고, 산소 원자 이온이 첨가된다. 산소 분자를 산소 원자로 분해하는 에너지를 사용하기 때문에, 산소가 첨가되는 막에 산소 분자 이온을 첨가하는 경우에는, 산소가 첨가되는 막에 산소 원자 이온을 첨가하는 경우에 비하여, 산소 원자 이온당 에너지가 낮다. 따라서, 산소가 첨가되는 막에 대한 대미지를 저감시킬 수 있다.
산소 분자 이온을 사용함으로써, 산소가 첨가되는 막에 주입되는 각 산소 원자 이온의 에너지가 저하되므로, 주입된 산소 원자 이온을 얕은 영역에 위치시킬 수 있다. 따라서, 산소 원자는 나중의 가열 처리로 이동하기 쉬워지므로, 금속 산화물층(121), 산화물 반도체층(122), 및 금속 산화물층(123)에 산소를 더 공급할 수 있다.
산소 분자 이온을 주입하는 경우, 산소 원자 이온을 주입하는 경우에 비하여, 산소 원자 이온당 에너지가 낮다. 따라서, 산소 분자 이온을 주입에 사용함으로써, 가속 전압을 높일 수 있고 스루풋을 높일 수 있다. 또한 산소 분자 이온을 주입에 사용함으로써, 도즈양은 산소 원자 이온을 사용하는 경우에 필요한 양의 절반으로 할 수 있다. 그 결과, 스루풋을 높일 수 있다.
산소가 첨가되는 막에 산소를 첨가하는 경우, 산소 원자 이온의 농도 프로파일의 피크가 산소가 첨가되는 막에 위치하도록, 산소가 첨가되는 막에 산소를 첨가하는 것이 바람직하다. 이 경우, 산소 원자 이온이 주입되는 경우에 비하여 주입을 위한 가속 전압을 저하시킬 수 있고, 산소가 첨가되는 막에 대한 대미지를 저감시킬 수 있다. 바꿔 말하면, 산소가 첨가되는 막의 결함을 저감시킬 수 있고, 트랜지스터의 전기 특성의 변동이 억제된다. 또한, 절연층(110)과 금속 산화물층(121) 사이의 계면에서의 첨가된 산소 원자의 양이 1×1021atoms/cm3 미만, 1×1020atoms/cm3 미만, 또는 1×1019atoms/cm3 미만이 되도록, 산소가 첨가되는 막에 산소를 첨가하면, 절연층(110)에 첨가되는 산소의 양을 저감시킬 수 있다. 그 결과, 산소가 첨가되는 막에 대한 대미지를 저감시킬 수 있고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
산소를 포함하는 분위기에서 생성된 플라스마에 산소가 첨가되는 막이 노출되는 플라스마 처리(플라스마 잠입 이온 주입법)를 수행하여, 산소가 첨가되는 막에 산소를 첨가하여도 좋다. 산소를 포함하는 분위기의 예로서, 산소, 오존, 일산화 이질소, 또는 이산화 질소 등의 산화성 가스를 포함하는 분위기를 들 수 있다. 또한 산소가 첨가되는 막에 대한 산소 첨가량을 증가시킬 수 있기 때문에, 기판(100) 측에 바이어스를 인가한 상태에서 생성된 플라스마에 산소가 첨가되는 막을 노출시키는 것이 바람직하다. 이러한 플라스마 처리가 수행되는 장치의 예로서 애싱 장치를 들 수 있다.
예를 들어, 가속 전압 60kV에서 도즈양 2×1016/cm2의 이온 주입법에 의하여 절연층(110)에 산소 분자 이온을 첨가할 수 있다.
상술한 공정은 트랜지스터(10) 및 다른 트랜지스터에 적합하다.
상술한 식으로, 산화물 반도체막의 국재 상태 밀도가 저하되며, 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 전기 특성 변동 또는 스트레스 시험으로 인한 전기 특성 변동이 저감된 신뢰성이 높은 트랜지스터를 제작할 수 있다.
<트랜지스터(10)의 변형예 2: 트랜지스터(12)>
도 1의 (A) 내지 (C)에 도시된 트랜지스터(10)와 다른 형상의 트랜지스터(12)에 대하여 도 19의 (A) 내지 (C)를 참조하여 설명한다.
도 19의 (A) 내지 (C)는 트랜지스터(12)의 상면도 및 단면도이다. 도 19의 (A)는 트랜지스터(12)의 상면도이고, 도 19의 (B) 및 (C)는 각각 도 19의 (A)의 일점쇄선 C1-C2를 따라 취하는 단면도 및 일점쇄선 C3-C4를 따라 취하는 단면도이다.
트랜지스터(12)는, 금속 산화물층(123)에 산화물 반도체층(122) 및 금속 산화물층(121)의 측단부에 접촉되는 영역이 포함되고 도전층(165)이 포함되는 트랜지스터(10)와 다르다. 또한, 트랜지스터(12)에서, 금속 산화물막(123a)은 에칭하지 않고 금속 산화물층(123)으로서 사용될 수 있다.
<<도전층(165)>>
도전층(165)은 알루미늄(Al), 타이타늄(Ti), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 구리(Cu), 이트륨(Y), 지르코늄(Zr), 몰리브데넘(Mo), 루테늄(Ru), 은(Ag), 탄탈럼(Ta), 텅스텐(W), 또는 실리콘(Si) 등의 재료를 포함할 수 있다. 도전층(165)은 적층 구조를 가져도 좋다. 적층 구조를 채용하는 경우, 상술한 재료는, 상술한 재료 중 어느 것의 질화물 등 질소를 포함하는 재료와 조합하여도 좋다.
도전층(165)은 게이트 전극층(160)과 같은 기능을 가질 수 있다. 도전층(165) 및 게이트 전극층(160)에는 같은 전위 또는 다른 전위가 인가되어도 좋다.
도전층(165)을 포함하는 트랜지스터(12)에서, 절연층(110)은 게이트 절연층(150)과 같은 구조 및 기능을 가질 수 있다.
상술한 구조는 이온 첨가 처리에 의하여 발생되는 산화물 반도체층에 대한 대미지를 방지할 수 있다(도 20의 (A) 내지 (C) 및 도 21의 (A) 내지 (C) 참조). 또한, 산화물 반도체층(122)의 측단부를 보호할 수 있다. 따라서, 트랜지스터는 안정적인 전기 특성을 가질 수 있다.
<트랜지스터(10)의 변형예 3: 트랜지스터(13)>
도 1의 (A) 내지 (C)에 도시된 트랜지스터(10)와 다른 형상의 트랜지스터(13)에 대하여 도 22의 (A) 내지 (C)를 참조하여 설명한다.
도 22의 (A) 내지 (C)는 트랜지스터(13)의 상면도 및 단면도이다. 도 22의 (A)는 트랜지스터(13)의 상면도이고, 도 22의 (B) 및 (C)는 각각 도 22의 (A)의 일점쇄선 D1-D2를 따라 취하는 단면도 및 일점쇄선 D3-D4를 따라 취하는 단면도이다.
트랜지스터(13)는 트랜지스터(12)와 같이, 금속 산화물층(123)이 채널 길이 방향 및 채널 폭 방향으로 산화물 반도체층(122) 및 금속 산화물층(121)의 측단부에 접촉되는 영역을 포함하고, 게이트 절연층(151) 및 게이트 절연층(152)이 포함되는 점에서, 트랜지스터(10)와 다르다.
<<게이트 절연층(151) 및 게이트 절연층(152)>>
게이트 절연층(151) 및 게이트 절연층(152)에, 게이트 절연층(150)과 같은 재료를 사용할 수 있다.
또한, 게이트 절연층(151) 및 게이트 절연층(152)은 다른 재료를 사용하여 형성하는 것이 바람직하다.
<트랜지스터(13)의 제작 방법>
트랜지스터(13)의 제작 방법에 대하여, 도 23의 (A) 내지 (C), 도 24의 (A) 내지 (C), 도 25의 (A) 내지 (C), 및 도 26의 (A) 내지 (C)를 참조하여 설명한다. 트랜지스터(10)의 제작 방법과 같은 단계에는, 상기 제작 방법의 설명을 원용한다.
<<게이트 절연층(151)의 형성>>
금속 산화물층(123)을 형성한 후, 게이트 절연층(151)을 형성한다. 게이트 절연층(151)은 스퍼터링법, CVD법(예를 들어 플라스마 CVD법, MOCVD법, 또는 ALD법), 또는 MBE법 등에 의하여 형성할 수 있다.
예를 들어, 게이트 절연층(151)으로서 ALD법으로 5nm 두께의 산화 알루미늄을 형성할 수 있다.
<절연막(152a)의 형성>
다음에, 홈부(174)의 형성 후에, 절연막(152a) 및 도전막(160a)을 게이트 절연층(151) 및 절연층(175) 위에 형성한다(도 23의 (A) 내지 (C) 참조).
절연막(152a)을 트랜지스터(10)의 제 2 절연막(150a)과 같은 재료 및 방법으로 형성할 수 있다. 예를 들어, 절연막(152a)으로서 CVD 플라스마법으로 5nm 두께의 산화 실리콘을 형성할 수 있다.
그 다음에, 절연막(152a) 및 도전막(160a)에 평탄화 처리를 수행함으로써, 게이트 전극층(160) 및 절연층(152b)을 형성한다(도 24의 (A) 내지 (C) 참조).
다음에, 게이트 절연층(151)이 노출될 때까지 절연층(175)을 에칭한다. 절연층(152b)에서 게이트 전극층(160)과 중첩되는 부분 이외를 에칭함으로써, 게이트 절연층(152)을 형성할 수 있다.
다음에, 산화물 반도체층(122)에 게이트 절연층(151) 및 금속 산화물층(123)을 통하여 이온(167)을 첨가함으로써(도 25의 (A) 내지 (C) 참조), 저저항 영역(125)을 형성한다(도 26의 (A) 내지 (C) 참조).
상술한 식으로, 예를 들어 미세화된 트랜지스터의 제작 시에 금속 산화물층(123) 등의 두께의 감소를 저감시킬 수 있다. 또한, 가공 시의 대미지를 저감시킬 수 있다. 따라서, 미세화된 트랜지스터는 안정적인 형상을 가질 수 있다. 또한, 트랜지스터의 전기 특성 및 신뢰성을 향상시킬 수 있다.
<트랜지스터(10)의 변형예 4: 트랜지스터(14)>
도 1의 (A) 내지 (C)에 도시된 트랜지스터(10)와 다른 형상을 갖는 트랜지스터(14)에 대하여 도 27의 (A) 내지 (C)를 참조하여 설명한다.
도 27의 (A) 내지 (C)는 트랜지스터(14)의 상면도 및 단면도이다. 도 27의 (A)는 트랜지스터(14)의 상면도이고 도 27의 (B) 및 (C)는 각각 도 27의 (A)의 일점쇄선 E1-E2를 따라 취하는 단면도 및 일점쇄선 E3-E4를 따라 취하는 단면도이다.
트랜지스터(14)의 금속 산화물층(123)의 형상은 트랜지스터(12)와 같다. 트랜지스터(14)는, 게이트 절연층(150)이 게이트 전극층(160)의 측면에 접촉되는 영역을 포함하고 게이트 절연층(150)의 측면에 접촉되는 영역을 포함하는 절연층(176)이 제공되는 점에서 트랜지스터(10)와 다르다.
또한, 기판의 하면과 게이트 전극층의 측면의 접선 사이의 각도(즉 구배)는 바람직하게는 30° 이상 90° 미만, 더 바람직하게는 60° 이상 85° 이하이다.
이런 구조로 함으로써 저저항 영역(125)의 크기를 제어할 수 있다. 따라서, 온 전류를 향상시킬 수 있다. 또한, 트랜지스터는 안정적인 전기 특성을 가질 수 있다.
<<절연층(176)>>
절연층(176)은 절연층(175)과 같은 재료를 사용하여 형성할 수 있다.
<트랜지스터(14)의 제작 방법>
트랜지스터(14)의 제작 방법에 대하여, 도 28의 (A) 내지 (C), 도 29의 (A) 내지 (C), 도 30의 (A) 내지 (C), 도 31의 (A) 내지 (C), 및 도 32의 (A) 내지 (C)를 참조하여 설명한다. 다른 트랜지스터 중 어느 것의 제작 방법과 같은 단계에는, 상기 제작 방법의 설명을 원용한다.
제 2 절연막(150a) 및 도전막(160a)은 금속 산화물막(123a) 위에 제공된 홈부(174)에 형성된다(도 28의 (A) 내지 (C) 참조).
도 28의 (A) 내지 (C)에 도시된 제작 공정은 도 7의 (A) 내지 (C)와 같다. 또한, 기판의 하면과 절연층(175)의 측면의 접선 사이의 각도(즉 구배)가 30° 이상 90° 미만, 바람직하게는 60° 이상 85° 이하가 되도록 홈부(174)를 제공하는 것이 바람직하다.
절연층(175)과 대향하는 도전막(160a)의 구배에도 또 같이 적용할 수 있다.
그 다음에, 제 2 절연막(150a) 및 도전막(160a)에 평탄화 처리를 수행함으로써, 게이트 전극층(160) 및 게이트 절연층(150)을 형성한다(도 29의 (A) 내지 (C) 참조).
그 후, 금속 산화물막(123a)이 노출될 때까지 마스크로서 게이트 전극층(160)을 사용하여 드라이 에칭법에 의하여 절연층(175) 및 게이트 절연층(150)을 에칭함으로써, 금속 산화물층(123) 및 절연층(176)을 형성한다(도 30의 (A) 내지 (C) 참조). 절연층(176)은 측벽으로서 기능할 수 있다. 상기 공정을 통하여, 자기정렬로 측벽을 형성할 수 있어, 공정을 간략화시킬 수 있다.
그리고, 이온(167)을 첨가함으로써(도 31의 (A) 내지 (C) 참조), 저저항 영역을 형성한다(도 32의 (A) 내지 (C) 참조).
예를 들어, 절연층(176)을 가짐으로써, 이온이 가열 처리에 의하여 횡방향으로 확산되고 이온이 첨가되지 않은 영역에 이온이 포함되더라도, 저저항 영역의 크기를 제어할 수 있다. 따라서, 100nm 이하, 60nm 이하, 30nm 이하, 또는 20nm 이하의 채널 길이를 가지더라도 트랜지스터를 안정적으로 동작시킬 수 있다.
또한, 트랜지스터(14)는 이하 구조 중 어느 것을 가져도 좋다: 절연층(170)이 제공되는 구조(도 33의 (A) 내지 (C) 참조), 금속 산화물층(123)이 가공되는 구조(도 34의 (A) 내지 (C) 참조), 홈부가 형성되기 전에 게이트 절연층(150)이 되는 제 2 절연막(150a)이 제공되는 구조(도 35의 (A) 내지 (C) 참조).
기판의 하면과 게이트 전극층(160)의 측면의 접선 사이의 각도(즉 구배)가 큰 경우, 절연층(176)이 제공되지 않는 영역이 있을 수 있다(도 36의 (A) 내지 (C) 참조).
본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 2)
<산화물 반도체의 구조>
산화물 반도체의 구조에 대하여 이하에서 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 가지지 않거나, 준안정 상태에 있고 원자의 배치가 고정되어 있지 않거나, 결합 각도가 유연하거나, 단거리 질서를 가지면서 장거리 질서를 가지지 않는 등으로 생각되고 있다.
바꿔 말하면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다는 것을 의미한다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동(void)을 포함하는 불안정한 구조를 갖는다. 불안정하기 때문에, a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체 중 하나이다.
X선 회절(XRD: X-Ray Diffraction)에 의한 CAAC-OS의 분석에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 out-of-plane법에 의하여 분석하면, 도 37의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하는 것으로, CAAC-OS의 결정이 c축 배향을 가지고 c축이 CAAC-OS막이 형성되는 면(형성면이라고도 함) 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다. 또한, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에서 유래하므로, 그 피크는 CAAC-OS에 나타나지 않는 것이 바람직하다.
한편, 형성면에 평행한 방향으로 CAAC-OS에 X선을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4 결정의 (110)면에서 유래한다. 2θ를 56° 근방에 고정하고, 시료면에 대하여 법선 벡터를 축(φ축)으로서 사용하여 회전시킨 시료를 사용하여 분석(φ스캔)을 수행하는 경우, 도 37의 (B)에 나타낸 바와 같이, 명료한 피크는 나타나지 않는다. 한편, 2θ를 56° 근방에 고정하고 단결정 InGaZnO4에 φ스캔을 수행한 경우, 도 37의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 분석으로부터, CAAC-OS에서 a축 및 b축의 방향이 불규칙한 것을 나타낸다.
이어서, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS에, 프로브 직경 300nm의 전자빔을 CAAC-OS의 형성면에 평행한 방향으로 입사시키면, 도 37의 (D)에 나타낸 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)을 얻을 수 있다. 이 회절 패턴에는, InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 시사된다. 한편, 도 37의 (E)는, 프로브 직경 300nm의 전자빔이 시료면에 수직인 방향으로 같은 시료에 입사하는 식으로 얻어지는 회절 패턴을 나타낸 것이다. 도 37의 (E)에 나타낸 바와 같이, 고리 형상 회절 패턴이 관찰된다. 따라서, 프로브 직경 300nm의 전자빔을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 규칙적인 배향성을 갖지 않는 것이 시사된다. 도 37의 (E)의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 37의 (E)의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
TEM(transmission electron microscope)을 사용하여 얻어지는, CAAC-OS의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는, 복수의 펠릿이 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서도 펠릿들의 경계, 즉 결정립계는 명확하게 관찰되지 않는다. 그러므로, CAAC-OS에서는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
도 38의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는, 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻는다. 구면 수차 보정 기능을 사용하여 얻은 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조)에 의하여 관찰할 수 있다.
도 38의 (A)는 금속 원자가 층상으로 배열되어 있는 펠릿을 나타낸 것이다. 도 38의 (A)는 펠릿의 크기가 1nm 이상 또는 3nm 이상인 것을 증명하고 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS를, CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다. 펠릿은 CAAC-OS의 형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 형성면 또는 상면에 평행하다.
도 38의 (B) 및 (C)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 38의 (D) 및 (E)는 도 38의 (B) 및 (C)의 화상 처리를 통하여 얻은 이미지이다. 화상 처리의 방법은 다음과 같다. 도 38의 (B)의 이미지를 고속 푸리에 변환(FFT: fast Fourier transform) 처리함으로써, FFT 이미지를 얻는다. 그리고, 얻어진 FFT 이미지에 있어서 원점으로부터 2.8nm-1에서 5.0nm-1까지의 범위가 남도록 마스크 처리를 행한다. 마스크 처리 후, FFT 이미지를 역고속 푸리에 변환(IFFT: inverse fast Fourier transform) 처리하여, 처리한 이미지를 얻는다. 이와 같이 얻어진 이미지를 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 주기 성분을 추출한 Cs 보정 고분해능 TEM 이미지이고, 격자 배열을 나타낸다.
도 38의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 파선으로 나타낸 부분이 펠릿들의 연결부이다. 파선은 육각형을 이루고 있기 때문에 펠릿이 육각형인 것을 의미한다. 또한, 펠릿의 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 많다.
도 38의 (E)에서는, 격자 배열이 규칙적인 영역과, 격자 배열이 규칙적인 다른 영역 사이의 부분을 점선으로 나타내고, 격자 배열의 방향를 파선으로 나타낸다. 점선 근방에서도 명확한 결정립계를 관찰할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 변형된(distorted) 육각형이 형성될 수 있다. 즉, 격자 배열이 변형됨으로써 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 원자 배열의 밀도가 낮은 것, 그리고 금속 원소의 대체에 기인하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS에서 변형이 허용될 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향을 가지고, 그 펠릿들(나노 결정들)은 a-b면 방향에서 연결되어 있고, 결정 구조는 변형을 가진다. 이러한 이유로, CAAC-OS를 CAA(c-axis-aligned a-b-plane-anchored) 결정을 포함하는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 빈자리)의 양이 적다는 것을 의미한다.
또한, 불순물이란, 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로는 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지고 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
불순물 또는 결함을 가지는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 예를 들어, 산화물 반도체에서의 산소 빈자리는, 캐리어 트랩으로서 기능하거나, 수소가 포획되면 캐리어 발생원으로서 기능한다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체를 사용할 수 있다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태 밀도가 낮다. 따라서, CAAC-OS는 안정적인 특성을 가지는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 가지지 않는다.
예를 들어, InGaZnO4 결정을 포함하는 박편화된 nc-OS의 두께가 34nm인 영역에, 프로브 직경 50nm의 전자짐을 형성면에 평행한 방향으로 입사시키면, 도 39의 (A)에 나타낸 고리 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관찰된다. 도 39의 (B)는 같은 시료에 프로브 직경 1nm의 전자빔을 입사시켜 얻은 회절 패턴을 나타낸 것이다. 도 39의 (B)에 나타낸 바와 같이, 고리 형상의 영역 내에 복수의 스폿이 관찰된다. 바꿔 말하면, nc-OS의 질서성은 프로브 직경 50nm의 전자빔을 이용하여도 관찰되지 않지만, 프로브 직경 1nm의 전자빔을 이용하면 관찰된다.
또한, 두께가 10nm 미만인 영역에 프로브 직경 1nm의 전자빔을 입사시키면, 도 39의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각형으로 배치된 전자 회절 패턴이 관찰되는 경우가 있다. 이는, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 가지는 것을 의미한다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 일부의 영역에서는 규칙성을 가지는 전자 회절 패턴이 관찰되지 않는다.
도 39의 (D)는 형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지에서, nc-OS는 도 39의 (D)에서 보조선으로 나타낸 부분과 같이, 결정부가 관찰되는 영역과 결정부가 명확하게 관찰되지 않는 영역을 가진다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 구체적으로는 1nm 이상 3nm 이하이다. 또한, 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서는 예를 들어, 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
상술한 바와 같이, nc-OS에서, 미소한 영역(예를 들어, 크기 1nm 이상 10nm 이하의 영역, 특히 크기 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향에 질서성이 없다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다.
상술한 바와 같이, 펠릿들(나노 결정들) 간에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮게 될 가능성이 있다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
도 40의 (A) 및 (B)는 a-like OS의 고분해능 단면 TEM 이미지이다. 도 40의 (A)는 전자 조사 개시(開始) 시의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 40의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 40의 (A) 및 (B)는 전자 조사 개시 시부터 a-like OS에서 세로 방향으로 연장되는 스트라이프 형상의 명(明) 영역이 관찰되는 것을 나타낸 것이다. 또한, 명 영역의 형상은 전자 조사 후에 변화되는 것도 알 수 있다. 또한, 명 영역은 공동 또는 밀도가 낮은 영역인 것으로 추측된다.
a-like OS는 공동을 포함하기 때문에 불안정한 구조를 가진다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여, 전자 조사로 인한 구조의 변화에 대하여 이하에서 설명한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 각 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는 모든 시료가 결정부를 가지는 것을 나타낸다.
InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 이하의 설명에서는 격자 줄무늬(lattice fringe) 사이의 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 41은 각 시료의 결정부(22지점 내지 30지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 41은 a-like OS에서의 결정부의 크기가 예를 들어 TEM 이미지 취득 시의 누적 전자 조사량의 증가에 따라 커지는 것을 나타낸다. 도 41에 나타낸 바와 같이, TEM 관찰 시작 시에 있어서 약 1.2nm인 결정부(초기 핵이라고도 함)는, 누적 전자(e-) 조사량이 4.2×108e-/nm2이 될 때에는 약 1.9nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사 시작부터 4.2×108e-/nm2의 누적 전자 조사량까지의 변화가 거의 없는 것을 나타낸다. 도 41에 나타낸 바와 같이 nc-OS 및 CAAC-OS의 결정부의 크기는 누적 전자 조사량에 상관없이 각각 약 1.3nm 및 약 1.8nm이다. 전자빔 조사 및 TEM 관찰에는 Hitachi H-9000NAR 투과 전자 현미경을 사용하였다. 전자빔 조사의 조건은 다음과 같다: 가속 전압 300kV; 전류 밀도 6.7×105e-/(nm2·s); 및 조사 영역의 직경 230nm.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 공동을 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 가지는 산화물 반도체가 단결정 구조에서 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 추산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층이어도 좋다.
<CAC의 구성>
본 발명의 일 형태에 적용할 수 있는 CAC-OS(cloud aligned complementary oxide semiconductor)의 구성에 대하여 이하에서 설명한다.
예를 들어 CAC는 산화물 반도체에 포함되는 원소가 고르지 않게 분포되는 재료의 한 구성이다. 고르지 않게 분포된 원소를 포함한 재료는 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이와 비슷한 크기를 갖는다. 또한, 이하에서 설명하는 산화물 반도체에서, 하나 이상의 금속 원소가 고르지 않게 분포되고 금속 원소(들)를 포함하는 영역이 혼합되는 상태를 모자이크 패턴 또는 패치상 패턴이라고 한다. 그 영역은 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이와 비슷한 크기를 갖는다.
예를 들어, In-Ga-Zn 산화물(아래에서 IGZO라고도 함)에서의 CAC-IGZO란, 인듐 산화물(InO X1 (X1은 0보다 큰 실수(實數))) 또는 인듐 아연 산화물(In X2 Zn Y2 O Z2 (X2, Y2, 및 Z2는 0보다 큰 실수))와, 갈륨 산화물(GaO X3 (X3은 0보다 큰 실수)) 또는 갈륨 아연 산화물(Ga X4 Zn Y4 O Z4 (X4, Y4, 및 Z4는 0보다 큰 실수)) 등으로 재료가 분리함으로써 모자이크 패턴이 형성되는 구성을 갖는다. 모자이크 패턴을 형성하는 InO X1 및 In X2 Zn Y2 O Z2 가 막 내에 균일하게 분포된다. 이 구성을 클라우드상(cloud-like) 구성이라고도 한다.
즉, CAC-IGZO는 GaO X3 을 주성분으로서 포함하는 영역과, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역이 혼합되는 구성을 갖는 복합 산화물 반도체이다. 또한, 본 명세서에서, 예를 들어, 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 클 때, 제 1 영역은 제 2 영역보다 In의 농도가 높다.
또한, IGZO로서, In, Ga, Zn, 및 O를 포함하는 하나의 화합물도 알려져 있다. 대표적인 IGZO의 예로서, InGaO3(ZnO) m1 (m1은 자연수) 및 In(1+ x0 )Ga(1- x0 )O3(ZnO) m0 (-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물이 포함된다.
상기 결정성 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한, CAAC 구조는 복수의 IGZO 나노 결정이 c축 배향을 갖고 a-b면에서는 배향하지 않고 연결된 결정 구조이다.
한편, CAC는 재료 구성에 관한 것이다. In, Ga, Zn, 및 O를 포함하는 CAC 재료에서, Ga을 주성분으로서 포함하는 나노 입자가 부분적으로 관찰되는 영역과, In을 주성분으로서 포함하는 나노 입자가 부분적으로 관찰되는 영역은 모자이크 패턴을 형성하기 위하여 무작위로 분산된다. 따라서, 이 결정 구조는 CAC 구성에서 부차적인 요소이다.
또한, CAC 구성에서, 원자수비가 다른 2종류 이상의 막을 포함하는 적층 구조는 포함되지 않는다. 예를 들어, In을 주성분으로서 포함하는 막과 Ga을 주성분으로서 포함하는 막의 2층 구조는 포함되지 않는다.
또한, GaO X3 을 주성분으로서 포함하는 영역과 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역 사이의 경계가 명확하게 관찰되지 않는 경우가 있다.
<CAC-IGZO의 분석>
이어서, 각종 방법에 의한 기판 위의 산화물 반도체의 측정 결과에 대하여 설명한다.
≪시료의 구조 및 그 형성 방법≫
이하에서는, 본 발명의 일 형태의 9개의 시료에 대하여 설명한다. 각 시료는 산화물 반도체 형성 시의 기판 온도 및 산소 가스 유량비가 상이한 조건으로 형성된다. 또한, 각 시료는 기판 및 기판 위의 산화물 반도체를 포함한다.
각 시료의 형성 방법에 대하여 설명한다.
기판으로서는 유리 기판을 사용한다. 스퍼터링 장치를 사용하여 유리 기판 위에 산화물 반도체로서 두께 100nm의 In-Ga-Zn 산화물을 형성한다. 형성 조건은 다음과 같다: 체임버 내의 압력이 0.6Pa이고, 타깃으로서 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한다. 스퍼터링 장치 내에 제공된 산화물 타깃에 2500W의 AC 전력을 공급한다.
9개의 시료의 산화물의 형성 조건으로서, 기판의 온도는, 의도적인 가열로 증가되지 않는 온도(이하, 이런 온도를 R.T.라고도 함), 130℃, 및 170℃로 설정한다. Ar과 산소의 혼합 가스의 유량비에 대한 산소 가스의 유량비(산소 가스 유량비라고도 함)를 10%, 30%, 및 100%로 설정한다.
≪X선 회절에 의한 분석≫
본 항목에서는, 9개의 시료에 대하여 수행된 X선 회절(XRD) 측정의 결과에 대하여 설명한다. XRD 장치로서 D8 ADVANCE(Bruker AXS사제)를 사용한다. 조건은 다음과 같다: out-of-plane법에 의하여 θ/2θ에서 주사하고, 주사 범위는 15deg. 내지 50deg.이고, 스텝 폭은 0.02deg.이고, 주사 속도는 3.0deg./min이다.
도 68에 out-of-plane법에 의하여 측정된 XRD 스펙트럼을 나타낸다. 도 68에서, 상단에는 기판 온도 170℃에서 형성된 시료의 측정 결과를 나타내고, 중단에는 기판 온도 130℃에서 형성된 시료의 측정 결과를 나타내고, 하단에는 기판 온도 R.T.에서 형성된 시료의 측정 결과를 나타낸다. 왼쪽 열에는 산소 가스 유량비 10%로 형성된 시료의 측정 결과를 나타내고, 중앙 열에는 산소 가스 유량비 30%로 형성된 시료의 측정 결과를 나타내고, 오른쪽 열에는 산소 가스 유량비 100%로 형성된 시료의 측정 결과를 나타낸다.
도 68에 나타낸 XRD 스펙트럼에서, 형성 시의 기판 온도를 높게 하거나, 또는 형성 시의 산소 가스 유량비가 높아질수록, 2θ=31° 부근의 피크 강도가 높게 된다. 또한, 2θ=31° 부근의 피크는, 결정성 IGZO 화합물의 형성면 또는 상면에 실질적으로 수직인 방향에 대하여 c축이 배향되는 결정성 IGZO 화합물(이런 화합물은 CAAC(c-axis aligned crystalline) IGZO라고도 함)인 것에서 유래하는 것이 알려져 있다.
도 68에서의 XRD 스펙트럼에 나타낸 바와 같이, 형성 시의 기판 온도가 낮을수록, 또는 형성 시의 산소 가스 유량비가 작을수록 명확한 피크가 나타나지 않는다. 따라서, 더 낮은 온도에서 또는 작은 산소 가스 유량비에서 형성되는 시료의 측정 영역의 a-b면 방향 및 c축 방향의 배향은 없는 것이 알려져 있다.
≪전자 현미경에 의한 분석≫
본 항목에서는, 기판 온도 R.T.에서, 그리고 산소 가스 유량비 10%로 형성된 시료를, HAADF-STEM(high-angle annular dark-field scanning transmission electron microscope)에 의하여 관찰 및 분석한 결과에 대하여 설명한다. HAADF-STEM에 의하여 취득한 이미지는 TEM 이미지라고도 한다.
HAADF-STEM에 의하여 취득한 평면 이미지(평면 TEM 이미지라고도 함) 및 단면 이미지(단면 TEM 이미지라고도 함)의 이미지 분석의 결과에 대하여 설명한다. TEM 이미지는 구면 수차 보정 기능을 사용하여 관찰한다. HAADF-STEM 이미지는 원자 분해능 분석 전자 현미경(JEOL Ltd. 제조, JEM-ARM200F)을 사용하여 다음 조건하에서 얻는다: 가속 전압 200kV, 전자빔 직경 약 0.1nm의 조사.
도 69의 (A)는 기판 온도 R.T.에서, 그리고 산소 가스 유량비 10%로 형성한 시료의 평면 TEM 이미지이다. 도 69의 (B)는 기판 온도 R.T.에서, 그리고 산소 가스 유량비 10%로 형성한 시료의 단면 TEM 이미지이다.
≪전자 회절 패턴의 분석≫
본 항목에서는, 프로브 직경이 1nm인 전자빔(나노빔이라고도 함)을 사용하여, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성한 시료의 조사에 의하여 얻은 전자 회절 패턴에 대하여 설명한다.
도 69의 (A)에서의, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성한 시료의 평면 TEM 이미지에서, 흑점 a1, 흑점 a2, 흑점 a3, 흑점 a4, 및 흑점 a5로 나타내는 전자 회절 패턴을 관찰한다. 또한, 전자 회절 패턴은 전자빔 조사를 35초 동안 일정한 속도로 수행하면서 관찰한다. 흑점 a1의 결과를 도 69의 (C)에, 흑점 a2의 결과를 도 69의 (D)에, 흑점 a3의 결과를 도 69의 (E)에, 흑점 a4의 결과를 도 69의 (F)에, 및 흑점 a5의 결과를 도 69의 (G)에 나타낸다.
도 69의 (C), (D), (E), (F), 및 (G)에서, 원(고리) 패턴의 휘도가 높은 영역이 관찰될 수 있다. 또한, 복수의 스폿이 고리 형상에서 관찰된다.
도 69의 (B)에서의, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성한 시료의 단면 TEM 이미지에서의 흑점 b1, 흑점 b2, 흑점 b3, 흑점 b4, 및 흑점 b5로 나타낸 전자 회절 패턴을 관찰한다. 흑점 b1로 나타낸 결과를 도 69의 (H)에, 흑점 b2로 나타낸 결과를 도 69의 (I)에, 흑점 b3으로 나타낸 결과를 도 69의 (J)에, 흑점 b4로 나타낸 결과를 도 69의 (K)에, 및 흑점 b5로 나타낸 결과를 도 69의 (L)에 나타낸다.
도 69의 (H), (I), (J), (K), 및 (L)에서, 고리 패턴의 휘도가 높은 영역이 관찰될 수 있다. 또한, 복수의 스폿이 고리 형상에서 관찰된다.
예를 들어, 시료면에 평행한 방향에서 300nm의 프로브 직경을 갖는 전자빔이 InGaZnO4 결정을 포함하는 CAAC-OS에 대하여 입사되면, InGaZnO4 결정의 (009)면에서 유래하는 스폿을 포함하는 회절 패턴이 얻어진다. 즉, CAAC-OS는 c축 배향을 갖고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향에서 배향된다. 한편, 같은 시료에 대하여 프로브 직경 300nm의 전자빔을 시료면에 수직인 방향으로 입사하면, 고리 형상의 회절 패턴이 확인된다. 즉, CAAC-OS는 a축 및 b축 배향을 갖지 않는 것이 알려져 있다.
또한, 나노 결정을 포함하는 산화물 반도체(nanocrystalline oxide semiconductor(nc-OS))에 대하여 프로브 직경이 큰(예를 들어, 50nm 이상) 전자빔을 사용하는 전자 회절을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 작은(예를 들어, 50nm 미만) 전자빔을 사용하여 얻어진 nc-OS의 나노빔 전자 회절 패턴에는 휘점이 나타내어진다. 또한, nc-OS의 나노빔 전자 회절 패턴에서, 원(고리) 패턴의 휘도가 높은 영역이 관찰되는 경우가 있다. 또한, nc-OS의 나노빔 전자 회절 패턴에서는, 고리 형상에 복수의 휘점이 관찰되는 경우가 있다.
기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 시료의 전자 회절 패턴은 고리 패턴의 휘도가 높은 영역을 갖고, 상기 고리 형상 패턴에 복수의 휘점이 나타난다. 따라서, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 시료는 nc-OS와 같은 전자 회절 패턴을 나타내고, 평면 방향 및 단면 방향에서 배향성을 나타내지 않는다.
상술한 바와 같이, 낮은 기판 온도 또는 낮은 산소 가스 유량비로 형성된 산화물 반도체는, 비정질 구조를 갖는 산화물 반도체막 및 단결정 구조를 갖는 산화물 반도체막과 명확히 다른 특성을 갖는다고 추정할 수 있다.
≪원소 분석≫
본 항목에서는, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 시료에 포함된 원소의 분석 결과에 대하여 설명한다. 이 분석에는, 에너지 분산형 X선 분광법(EDX: energy dispersive X-ray spectroscopy)에 의하여, EDX 매핑 이미지를 얻는다. EDX 측정에는, 원소 분석 장치로서 에너지 분산형 X선 분석 장치(JEOL Ltd. 제조, Analysis Station JED-2300T)를 사용한다. 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 시료의 검출 대상 영역의 점에 전자빔 조사를 실시하고, 이 조사에 의하여 발생되는 시료의 특성 X선의 에너지와 그 빈도를 측정하는 식으로, 점의 EDX 스펙트럼을 얻는다. 본 실시형태에서, 점의 EDX 스펙트럼의 피크는 In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질 및 O 원자의 K껍질로의 전자 전이에 귀속되고, 점에서의 원자의 비율을 산출한다. 시료의 분석 대상 영역에서 이 공정을 통하여, 원자의 비율의 분포를 나타낸 EDX 매핑을 얻을 수 있다.
도 70의 (A) 내지 3(C)는, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 시료의 단면에서의 EDX 매핑 이미지를 나타낸 것이다. 도 70의 (A)는 Ga 원자의 EDX 매핑 이미지를 나타낸 것이다. 모든 원자에서의 Ga 원자의 비율은 1.18atomic% 내지 18.64atomic%이다. 도 70의 (B)는 In 원자의 EDX 매핑 이미지를 나타낸 것이다. 모든 원자에서의 In 원자의 비율은 9.28atomic% 내지 33.74atomic%이다. 도 70의 (C)는 Zn 원자의 EDX 매핑 이미지를 나타낸 것이다. 모든 원자에서의 Zn 원자의 비율은 6.69atomic% 내지 24.99atomic%이다. 도 70의 (A) 내지 (C)는 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 시료의 단면에서의 같은 영역을 나타낸 것이다. EDX 매핑 이미지에서, 원소의 비율은 계조에 의하여 나타내어진다: 한 영역은 측정 원소가 많이 존재할수록 밝게 되고; 한 영역은 측정 원소가 적을수록 어두워진다. 도 70의 (A) 내지 (C)에서의 EDX 매핑의 배율은 720만배이다.
도 70의 (A) 내지 (C)에서의 EDX 매핑은 밝음의 상대적 분포를 나타내고, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 시료에서 각 원소가 분포를 갖는 것이 보인다. 도 70의 (A) 내지 (C)에서의 실선으로 둘러싸인 범위와 파선으로 둘러싸인 범위를 조사한다.
도 70의 (A)에서는, 실선으로 둘러싸인 범위에서는 상대적으로 어두운 영역이 많이 차지하고, 파선으로 둘러싸인 범위에서는 상대적으로 밝은 영역이 많이 차지한다. 도 70의 (B)에서는, 실선으로 둘러싸인 범위에서는 상대적으로 밝은 영역이 많이 차지하고, 파선으로 둘러싸인 범위에서는 상대적으로 어두운 영역이 많이 차지한다.
즉, 실선으로 둘러싸인 범위는 In 원자수가 상대적으로 많이 포함되는 영역이고, 파선으로 둘러싸인 범위는 In 원자수가 상대적으로 적게 포함되는 영역이다. 도 70의 (C)에서는, 실선으로 둘러싸인 범위의 오른쪽 부분은 상대적으로 밝고, 왼쪽 부분은 상대적으로 어둡다. 따라서, 실선으로 둘러싸인 범위는 In X2 Zn Y2 O Z2 및 InO X1 등을 주성분으로서 포함하는 영역이다.
실선으로 둘러싸인 범위는 Ga 원자수가 상대적으로 적게 포함되는 영역이고, 파선으로 둘러싸인 범위는 Ga 원자수가 상대적으로 많이 포함되는 영역이다. 도 70의 (C)에서는, 파선으로 둘러싸인 범위의 왼쪽 위의 부분은 상대적으로 밝고, 오른쪽 아래의 부분은 상대적으로 어둡다. 따라서, 파선으로 둘러싸인 범위는, GaO X3 및 Ga X4 Zn Y4 O Z4 등을 주성분으로서 포함하는 영역이다.
또한, 도 70의 (A) 내지 (C)에 나타낸 바와 같이, In 원자는 Ga 원자보다 상대적으로 균일하게 분포되고, InO X1 을 주성분으로서 포함하는 영역은 In X2 Zn Y2 O Z2 를 주성분으로서 포함하는 영역을 통하여 서로 외견상 연결된다. 따라서, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역은 클라우드상으로 연장된다.
GaO X3 을 주성분으로서 포함하는 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역이 고르지 않게 분포되고 혼합되는 구성을 갖는 In-Ga-Zn 산화물을 CAC-IGZO라고 부를 수 있다.
CAC-IGZO의 결정 구조는 nc 구조를 포함한다. nc 구조를 갖는 CAC-IGZO의 전자 회절 패턴에서, 단결정, 다결정, 또는 CAAC를 포함하는 IGZO에 기인하는 휘점에 더하여, 몇 군데 이상의 휘점이 나타난다. 또는, 몇 군데 이상의 휘점에 더하여, 고리 패턴으로 나타나는 휘도가 높은 영역으로서 결정 구조를 정의한다.
도 70의 (A) 내지 (C)에 나타낸 바와 같이, GaO X3 을 주성분으로서 포함하는 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역 각각은 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기를 갖는다. 또한, EDX 매핑 이미지에서, 각 금속 원소를 주성분으로서 포함하는 영역의 직경은 1nm 이상 2nm 이하인 것이 바람직하다.
상술한 바와 같이, CAC-IGZO는 금속 원소가 균일하게 분포된 IGZO 화합물과 다른 구조를 갖고, IGZO 화합물과 다른 특성을 갖는다. 즉, CAC-IGZO에서, GaO X3 등을 주성분으로서 포함하는 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역은 분리되어, 모자이크 패턴이 형성된다. 따라서, CAC-IGZO를 반도체 소자에 사용한 경우, GaO X3 등에 기인하는 성질과 In X2 Zn Y2 O Z2 또는 InO X1 에 기인하는 성질이 서로를 보완함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 달성할 수 있다.
CAC-IGZO를 포함하는 반도체 소자는 신뢰성이 높다. 따라서, CAC-IGZO는 디스플레이를 비롯한 다양한 반도체 장치에 적절히 사용된다.
본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서 본 발명의 일 형태의 트랜지스터를 포함하는 회로의 예를 도면을 참조하여 설명한다.
<단면 구조>
도 42의 (A)는 본 발명의 일 형태의 반도체 장치의 단면도이다. 도 42의 (A)에서, X1-X2 방향 및 Y1-Y2 방향은 각각 채널 길이 방향 및 채널 폭 방향을 나타낸다. 도 42의 (A)에 도시된 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(2200) 및 상부에 제 2 반도체 재료를 사용한 트랜지스터(2100)를 포함한다. 도 42의 (A)에서, 제 2 반도체 재료를 사용하는 트랜지스터(2100)로서, 상술한 실시형태에서 일례로서 기재한 트랜지스터를 사용한 예를 설명한다. 일점쇄선의 왼쪽에 트랜지스터의 채널 길이 방향의 단면도가 있고, 일점쇄선의 오른쪽에 트랜지스터의 채널 폭 방향의 단면도가 있다.
여기서, 제 1 반도체 재료 및 제 2 반도체 재료는 밴드 갭이 상이한 재료인 것이 바람직하다. 예를 들어, 제 1 반도체 재료는 산화물 반도체 외의 반도체 재료(이러한 반도체 재료의 예에는 실리콘(스트레인 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 및 유기 반도체가 포함됨)로 할 수 있고, 제 2 반도체 재료는 산화물 반도체로 할 수 있다. 단결정 실리콘 등 산화물 반도체 외의 재료를 사용한 트랜지스터는 쉽게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 사용하고 상술한 실시형태에서 예로서 설명한 트랜지스터는 작은 소브스레숄드(subthreshold)값(S값) 및 미세한 구조를 가질 수 있다. 또한 상기 트랜지스터는, 스위칭 속도가 빠르므로 고속으로 동작할 수 있고, 오프 전류가 낮으므로 누설 전류가 낮다.
트랜지스터(2200)는 n채널 트랜지스터 또는 p채널 트랜지스터 어느 쪽이어도 좋고, 회로에 따라 적절한 트랜지스터를 사용하여도 좋다. 또한, 산화물 반도체를 사용하는 본 발명의 일 형태에 따른 트랜지스터를 사용하는 것을 제외하고는, 반도체 장치에 사용하는 재료 또는 구조 등, 반도체 장치의 구체적인 구조는 여기서 기재된 것에 반드시 한정되는 것은 아니다.
도 42의 (A)는 절연체(2201) 및 절연체(2207)를 개재하여 트랜지스터(2200) 위에 트랜지스터(2100)가 제공되는 구조를 도시한 것이다. 트랜지스터(2200)와 트랜지스터(2100) 사이에는 복수의 배선(2202)이 제공되어 있다. 또한, 절연체들에 매립된 복수의 플러그(2203)를 통하여, 상기 절연체들 위 및 아래에 제공된 배선들 및 전극들이 서로 전기적으로 접속된다. 트랜지스터(2100)를 덮는 절연체(2204) 및 절연체(2204) 위의 배선(2205)이 제공된다.
2종류의 트랜지스터의 적층은 회로가 차지하는 면적을 저감시켜, 복수의 회로를 고집적화할 수 있다.
여기서, 하부에 제공되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용하는 경우, 트랜지스터(2200)의 반도체막 부근에 제공되는 절연체 내의 수소가 실리콘의 댕글링 본드(dangling bond)를 종단시키고, 이에 따라 트랜지스터(2200)의 신뢰성이 향상될 수 있다. 한편, 상부에 제공되는 트랜지스터(2100)에 산화물 반도체를 사용하는 경우, 트랜지스터(2100)의 반도체막 부근에 제공되는 절연체 내의 수소가 산화물 반도체 내에 캐리어를 생성시키는 요인이 되고, 이에 따라 트랜지스터(2100)의 신뢰성이 저하될 수 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터(2200) 위에 산화물 반도체를 사용한 트랜지스터(2100)를 제공하는 경우, 트랜지스터(2100)와 트랜지스터(2200) 사이에 수소의 확산을 방지하는 기능을 갖는 절연체(2207)를 제공하는 것이 특히 효과적이다. 절연체(2207)에 의하여 수소가 하부에 머무르게 되어, 트랜지스터(2200)의 신뢰성이 향상된다. 또한, 절연체(2207)는 하부에서 상부로의 수소 확산을 억제하기 때문에, 트랜지스터(2100)의 신뢰성도 향상될 수 있다.
절연체(2207)는 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 이트리아 안정화 지르코니아(YSZ)를 사용하여 형성할 수 있다.
또한, 산화물 반도체막을 포함하는 트랜지스터(2100)를 덮도록, 트랜지스터(2100) 위에, 수소의 확산을 방지하는 기능을 갖는 블로킹막을 형성하는 것이 바람직하다. 블로킹막에는, 절연체(2207)와 비슷한 재료를 사용할 수 있고, 특히 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물과 산소 양쪽의 투과를 방지하는 차단(블로킹) 효과가 높다. 그러므로, 트랜지스터(2100)를 덮는 블로킹막으로서 산화 알루미늄막을 사용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체막으로부터의 산소 방출을 방지할 수 있고, 산화물 반도체막으로의 물 및 수소의 침입을 방지할 수 있다. 또한 블로킹막으로서, 적층 구조를 갖는 절연체(2204)를 사용하여도 좋고, 또는 절연체(2204) 아래에 블로킹막을 제공하여도 좋다.
또한 트랜지스터(2200)는 플레이너(planar)형 트랜지스터에 한정되지 않고, 다양한 종류의 트랜지스터로 할 수 있다. 예를 들어, 핀(fin)형 트랜지스터 또는 트라이 게이트(tri-gate) 트랜지스터 등으로 할 수 있다. 이 경우의 단면도의 예를 도 42의 (D)에 도시하였다. 반도체 기판(2211) 위에 절연체(2212)가 제공된다. 반도체 기판(2211)은 첨단 부분이 가는 돌출부(핀이라고도 함)를 포함한다. 또한 돌출부 위에 절연체를 제공하여도 좋다. 돌출부는 반드시 첨단 부분이 가늘 필요는 없고, 예를 들어 직육면체 형상의 돌출부 및 첨단 부분이 굵은 돌출부를 사용하여도 좋다. 반도체 기판(2211)의 돌출부 위에는 게이트 절연체(2214)가 제공되고, 게이트 절연체(2214) 위에 게이트 전극(2213)이 제공되어 있다. 반도체 기판(2211)에는 소스 및 드레인 영역들(2215)이 형성되어 있다. 또한 여기서는 반도체 기판(2211)이 돌출부를 포함하는 예를 나타내었지만, 본 발명의 일 형태에 따른 반도체 장치는 이에 한정되지 않는다. 예를 들어, SOI 기판을 가공함으로써, 돌출부를 갖는 반도체 영역을 형성하여도 좋다.
<회로의 구성예>
상술한 구조에서, 트랜지스터(2100) 및 트랜지스터(2200)의 전극을 적절히 접속시킬 수 있기 때문에, 다양한 회로를 형성할 수 있다. 본 발명의 일 형태의 반도체 장치를 사용함으로써 실현 가능한 회로 구성의 예를 아래에 나타낸다.
<CMOS 인버터 회로>
도 42의 (B)의 회로도는 p채널 트랜지스터(2200)와 n채널 트랜지스터(2100)를 서로 직렬로 접속하고, 이들의 게이트를 서로 접속한 CMOS 인버터의 구성을 도시한 것이다.
<CMOS 아날로그 스위치>
도 42의 (C)의 회로도는 트랜지스터들(2100 및 2200)의 소스를 서로 접속하고 트랜지스터들(2100 및 2200)의 드레인을 서로 접속한 구성을 도시한 것이다. 이러한 구성에 의하여, 트랜지스터들은 CMOS 아날로그 스위치로서 기능할 수 있다.
<기억 장치의 예>
본 발명의 일 형태에 따른 트랜지스터를 포함하고, 전력이 공급되지 않을 때에도 저장된 데이터를 유지할 수 있고, 또한 기록 사이클 수에 제한이 없는 반도체 장치(기억 장치)의 예를 도 43의 (A) 내지 (C)에 도시하였다.
도 43의 (A)에 도시된 반도체 장치는 제 1 반도체 재료를 사용한 트랜지스터(3200), 제 2 반도체 재료를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 또한, 트랜지스터(3300)로서 상술한 실시형태에서의 트랜지스터를 사용할 수 있다.
도 43의 (B)는 도 43의 (A)에 도시된 반도체 장치의 단면도이다. 단면도에서의 반도체 장치는, 트랜지스터(3300)에 백 게이트가 제공되는 구조를 갖지만, 백 게이트가 없는 구조를 채용하여도 좋다.
트랜지스터(3300)는 산화물 반도체를 포함하는 반도체에 채널이 형성된 트랜지스터이다. 트랜지스터(3300)의 오프 전류가 낮기 때문에, 저장된 데이터가 오랫동안 유지될 수 있다. 바꿔 말하면, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 낮은 반도체 기억 장치를 제공할 수 있기 때문에 소비전력을 충분히 저감시킬 수 있다.
도 43의 (A)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극에 전기적으로 접속되어 있다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극에 전기적으로 접속되어 있다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되어 있다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극에 전기적으로 접속되어 있다. 트랜지스터(3200)의 게이트 전극은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽, 그리고 용량 소자(3400)의 제 1 단자에 전기적으로 접속되어 있다. 제 5 배선(3005)은 용량 소자(3400)의 제 2 단자에 전기적으로 접속되어 있다.
도 43의 (A)에서의 반도체 장치는, 트랜지스터(3200)의 게이트 전극의 전위가 유지될 수 있는 특징을 갖기 때문에 다음과 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 설정하여 트랜지스터(3300)를 온으로 한다. 이에 따라, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 용량 소자(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극에 소정의 전하가 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종류의 전하(이하 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 오프가 되는 전위로 설정하여, 트랜지스터(3300)를 오프로 한다. 이에 따라, 트랜지스터(3200)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 낮기 때문에, 트랜지스터(3200)의 게이트 전극의 전하가 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 공급하면서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(3200)의 게이트 전극에 유지된 전하의 양에 따라 제 2 배선(3002)의 전위가 변동된다. 이는, 트랜지스터(3200)로서 n채널 트랜지스터를 사용하면, 트랜지스터(3200)의 게이트 전극에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압(V th _H)이 트랜지스터(3200)의 게이트 전극에 로 레벨 전하가 주어질 때의 외견상 문턱 전압(V th _L)보다 낮기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(3200)를 온으로 하는 데 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 V th _H와 V th _L 사이의 전위(V 0)로 설정함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에 있어서 트랜지스터(3200)의 게이트 전극에 하이 레벨 전하가 공급되고, 제 5 배선(3005)의 전위가 V 0(>V th _H)이면, 트랜지스터(3200)는 온이 된다. 기록에 있어서 트랜지스터(3200)의 게이트 전극에 로 레벨 전하가 공급되는 경우에는, 제 5 배선(3005)의 전위가 V 0(<V th _L)이더라도 트랜지스터(3200)는 오프로 유지된다. 따라서, 제 2 배선(3002)의 전위를 판정함으로써, 트랜지스터(3200)의 게이트 전극에 유지된 데이터를 판독할 수 있다.
또한 메모리 셀이 배열되어 사용되는 경우, 원하는 메모리 셀의 데이터만을 판독할 수 있을 필요가 있다. 예를 들어, 데이터를 판독하지 않는 메모리 셀의 제 5 배선(3005)에, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 오프가 되는 전위, 즉 V th _H보다 낮은 전위를 공급함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 또는, 데이터를 판독하지 않는 메모리 셀의 제 5 배선(3005)에, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 온이 되는 전위, 즉 V th _L보다 높은 전위를 공급함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다.
도 43의 (C)에 도시된 반도체 장치는 트랜지스터(3200)가 제공되지 않은 점에서 도 43의 (A)에 도시된 반도체 장치와 다르다. 이 경우에도, 상술한 것과 마찬가지로 데이터의 기록 및 유지를 수행할 수 있다.
다음에, 데이터의 판독에 대하여 설명한다. 트랜지스터(3300)가 온이 되면, 플로팅 상태에 있는 제 3 배선(3003)과 용량 소자(3400)가 서로 전기적으로 접속되고, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 그 결과 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 제 1 단자의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 달라진다.
예를 들어, 용량 소자(3400)의 제 1 단자의 전위가 V이고, 용량 소자(3400)의 용량이 C이고, 제 3 배선(3003)의 용량 성분이 C B이고, 전하의 재분배 전의 제 3 배선(3003)의 전위가 V B0일 때, 전하의 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이다. 따라서 메모리 셀이 용량 소자(3400)의 제 1 단자의 전위가 V 1 및 V 0(V 1>V 0)인 두 가지 상태 중 어떤 쪽에 있는 것으로 가정하면, 전위(V 1)를 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))는 전위(V 0)를 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 데이터를 판독할 수 있다.
이 경우, 제 1 반도체 재료를 포함하는 트랜지스터를 메모리 셀을 구동시키기 위한 구동 회로에 사용하고, 제 2 반도체 재료를 포함하는 트랜지스터를 트랜지스터(3300)로서 구동 회로 위에 적층하여도 좋다.
채널 형성 영역이 산화물 반도체를 사용하여 형성되고 매우 낮은 오프 전류를 갖는 트랜지스터를 포함하면, 본 실시형태에 설명되는 반도체 장치는 저장된 데이터를 매우 오랫동안 유지할 수 있다. 바꿔 말하면 리프레시 동작이 필요 없게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어, 소비전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않더라도(또한, 전위는 고정되는 것이 바람직함) 저장된 데이터를 오랫동안 유지할 수 있다.
또한, 본 실시형태에서 설명한 반도체 장치에서, 데이터를 기록하기 위해서는 높은 전압이 필요하지 않아, 소자의 열화 문제가 없다. 예를 들어, 종래의 불휘발성 메모리와는 달리, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출이 필요하지 않기 때문에, 게이트 절연층의 열화 등의 문제가 발생하지 않는다. 즉, 기재된 발명의 반도체 장치는, 종래의 불휘발성 메모리의 문제인, 데이터를 재기록할 수 있는 횟수에 제한이 없어, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에, 고속 동작을 쉽게 달성할 수 있다.
본 실시형태에서 설명한 반도체 장치를 사용함으로써, 저소비전력 및 고용량의 기억 장치(예를 들어 1테라비트 이상)를 제작할 수 있다.
또한, 본 명세서 등에서 능동 소자(예를 들어, 트랜지스터 또는 다이오드) 또는 수동 소자(예를 들어, 용량 소자 또는 저항 소자) 등의 모든 단자가 접속되는 부분이 규정되지 않더라도, 통상의 기술자에게는 발명의 일 형태를 구성하는 것이 가능할 수 있다. 바꿔 말하면, 접속 부분이 규정되지 않더라도 발명의 일 형태가 명확할 수 있다. 또한 본 명세서 등에 접속 부분이 기재되어 있는 경우, 접속 부분이 규정되지 않은 발명의 일 형태가 본 명세서 등에 기재되어 있는 것으로 판단할 수 있는 경우가 있다. 특히, 단자가 접속되는 부분의 수가 복수일 수 있는 경우, 단자가 접속되는 부분을 반드시 규정할 필요는 없다. 그러므로, 능동 소자(예를 들어, 트랜지스터 또는 다이오드) 또는 수동 소자(예를 들어, 용량 소자 또는 저항 소자) 등의 일부의 단자가 접속되는 부분만을 규정함으로써 발명의 일 형태를 구성하는 것이 가능할 수 있다.
또한, 본 명세서 등에서 적어도 회로의 접속 부분이 특정되어 있으면 통상의 기술자에게는 발명을 특정하는 것은 가능한 경우가 있다. 또는, 적어도 회로의 기능이 특정되어 있으면 통상의 기술자에게는 발명을 특정하는 것은 가능한 경우가 있다. 바꿔 말하면, 회로의 기능이 특정되어 있으면 발명의 일 형태는 명확할 수 있다. 또한, 기능이 특정된 발명의 일 형태가 본 명세서 등에 기재되어 있는 것으로 판단할 수 있다. 그러므로, 회로의 접속 부분이 특정되어 있으면, 기능이 특정되지 않더라도 발명의 일 형태로서 회로가 기재되어 있는 것이고, 발명의 일 형태를 구성할 수 있다. 또는, 회로의 기능이 특정되어 있으면, 접속 부분이 특정되지 않더라도 본 발명의 일 형태로서 회로가 기재되어 있는 것이고, 본 발명의 일 형태를 구성할 수 있다.
또한 본 명세서 등에서, 하나의 실시형태에서 설명하는 도면 또는 문장에서, 도면 또는 문장의 일부를 추출하여 발명의 일 형태를 구성할 수 있다. 따라서, 어떤 부분에 관련된 도면 또는 문장이 기재되는 경우, 그 도면 또는 그 문장의 일부로부터 추출된 내용도 발명의 일 형태로서 기재되고, 발명의 일 형태를 구성할 수 있다. 따라서, 예를 들어 능동 소자(예를 들어 트랜지스터 또는 다이오드), 배선, 수동 소자(예를 들어 용량 소자 또는 저항 소자), 도전층, 절연층, 반도체, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 또는 제작 방법 등이 하나 이상 기재된 도면 또는 문장에서, 그 도면 또는 그 문장의 일부를 추출하여 발명의 일 형태를 구성할 수 있다. 예를 들어, N개의 회로 소자(예를 들어 트랜지스터 또는 용량 소자; N은 정수(整數))가 제공된 회로도로부터 M개의 회로 소자(예를 들어 트랜지스터 또는 용량 소자; M은 정수이고, M<N)를 추출하여 본 발명의 일 형태를 구성할 수 있다. 또 다른 예로서는, N층(N은 정수)이 제공된 단면도로부터 M층(M은 정수이고, M<N)을 추출하여 발명의 일 형태를 구성할 수 있다. 또 다른 예로서는, N개(N은 정수)의 요소가 제공된 흐름도로부터 M개(M은 정수이고, M<N)의 요소를 추출하여 발명의 일 형태를 구성할 수 있다.
<촬상 장치>
본 발명의 일 형태에 따른 촬상 장치에 대하여 이하에서 설명한다.
도 44의 (A)는 본 발명의 일 형태에 따른 촬상 장치(200)의 예를 도시한 평면도이다. 촬상 장치(200)는 화소부(210), 및 화소부(210)를 구동시키기 위한 주변 회로(주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290))를 포함한다. 화소부(210)는 p행 q열(p 및 q는 각각 2 이상의 정수)의 매트릭스로 배치된 복수의 화소(211)를 포함한다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속되고, 복수의 화소(211)를 구동시키기 위한 신호를 공급하는 기능을 갖는다. 본 명세서 등에서 "주변 회로" 또는 "구동 회로"는 주변 회로(260, 270, 280, 및 290) 모두를 가리키는 경우가 있다. 예를 들어, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
주변 회로는 논리 회로, 스위치, 버퍼, 증폭 회로, 및 변환 회로 중 적어도 하나를 포함한다. 주변 회로는 화소부(210)가 형성되는 기판 위에 제공되어도 좋다. 주변 회로의 일부 또는 전체에 IC칩 등의 반도체 장치를 사용하여도 좋다. 또한, 주변 회로로서는, 주변 회로(260, 270, 280, 및 290) 중 하나 이상을 생략하여도 좋다.
도 44의 (B)에 도시된 바와 같이, 촬상 장치(200)에 포함되는 화소부(210)에, 화소(211)를 기울여서 제공하여도 좋다. 화소(211)를 기울여서 배치함으로써, 행 방향 및 열 방향으로 화소들 사이의 간격(피치)을 짧게 할 수 있다. 이에 따라, 촬상 장치(200)에 의하여 촬상되는 화상의 질을 향상시킬 수 있다.
<화소의 구성예 1>
촬상 장치(200)에 포함되는 화소(211)를 복수의 부화소(212)로 형성하고, 각 부화소(212)와 특정한 파장 범위의 광을 투과시키는 필터(컬러 필터)를 조합함으로써, 컬러 화상 표시를 실현하기 위한 데이터를 얻을 수 있다.
도 45의 (A)는 컬러 화상이 얻어지는 화소(211)의 예를 도시한 평면도이다. 도 45의 (A)에 도시된 화소(211)는 적색(R)의 파장 범위의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212R)라고도 함), 녹색(G)의 파장 범위의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212G)라고도 함), 및 청색(B)의 파장 범위의 광을 투과시키는 컬러 필터가 제공된 부화소(212)(부화소(212B)라고도 함)를 포함한다. 부화소(212)는 포토센서로서 기능할 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 및 배선(250)에 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B)는 각각 서로 독립된 배선(253)들에 접속된다. 본 명세서 등에서는 예를 들어, n행째(n은 1 이상 p 이하의 정수) 화소(211)에 접속된 배선(248) 및 배선(249)을 배선(248[n]) 및 배선(249[n])이라고 한다. 예를 들어 m열째(m은 1 이상 q 이하의 정수) 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 한다. 또한, 도 45의 (A)에서 m열째 화소(211)의 부화소(212R), 부화소(212G), 및 부화소(212B)에 접속된 배선(253)을 배선(253[m]R), 배선(253[m]G), 및 배선(253[m]B)이라고 한다. 부화소(212)는 상술한 배선을 통하여 주변 회로에 전기적으로 접속된다.
촬상 장치(200)는, 부화소(212)가, 부화소(212)와 같은 파장 범위의 광을 투과시키는 컬러 필터가 제공된 인접한 화소(211)의 부화소(212)에 스위치를 통하여 전기적으로 접속되어 있는 구조를 갖는다. 도 45의 (B)는 부화소(212)의 접속의 예를 도시한 것이다: n행(n은 1 이상 p 이하의 정수) m열에 배치된 화소(211)의 부화소(212)와, (n+1)행 m열에 배치된 인접한 화소(211)의 부화소(212). 도 45의 (B)에서, n행 m열(m은 1 이상 q 이하의 정수)에 배치된 부화소(212R)와, (n+1)행 m열에 배치된 부화소(212R)는 스위치(201)를 통하여 서로 접속되어 있다. n행 m열에 배치된 부화소(212G)와, (n+1)행 m열에 배치된 부화소(212G)는 스위치(202)를 통하여 서로 접속되어 있다. n행 m열에 배치된 부화소(212B)와, (n+1)행 m열에 배치된 부화소(212B)는 스위치(203)를 통하여 서로 접속되어 있다.
부화소(212)에 사용하는 컬러 필터는 적색(R), 녹색(G), 및 청색(B)의 컬러 필터에 한정되지 않고, 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터를 사용하여도 좋다. 하나의 화소(211)에서 3개의 다른 파장 범위의 광을 검지하는 부화소(212)들을 제공함으로써 풀 컬러의 화상을 얻을 수 있다.
적색(R), 녹색(G), 및 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)들에 더하여, 황색(Y)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)를 포함하는 화소(211)를 제공하여도 좋다. 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)들에 더하여, 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)를 포함하는 화소(211)를 제공하여도 좋다. 하나의 화소(211)에 4개의 다른 파장 범위의 광을 검지하는 부화소(212)들을 제공하면, 얻어지는 화상의 색 재현성을 높일 수 있다.
예를 들어 도 45의 (A)에서 적색의 파장 범위의 광을 검지하는 부화소(212), 녹색의 파장 범위의 광을 검지하는 부화소(212), 및 청색의 파장 범위의 광을 검지하는 부화소(212)에 관하여, 그 화소수의 비(또는 수광 면적의 비)는 1:1:1이 아니라도 좋다. 예를 들어, 화소수의 비(수광 면적의 비)를 적색:녹색:청색=1:2:1로 하는 Bayer 배열을 채용하여도 좋다. 또는, 화소수의 비(수광 면적의 비)를 적색:녹색:청색=1:6:1로 하여도 좋다.
화소(211)에 제공하는 부화소(212)의 수는 하나라도 좋지만, 2개 이상의 부화소를 제공하는 것이 바람직하다. 예를 들어, 같은 파장 범위의 광을 검지하는 2개 이상의 부화소(212)를 제공하면 중복성(redundancy)이 높아지고, 촬상 장치(200)의 신뢰성을 높일 수 있다.
적외광을 투과시키며 가시광을 흡수 또는 반사하는 IR(infrared) 필터를 필터로서 사용하면, 적외광을 검지하는 촬상 장치(200)를 제공할 수 있다.
또한, ND(neutral density) 필터(감광(減光) 필터)를 사용하면, 광전 변환 소자(수광 소자)에 대량의 광이 들어갈 때에 일어나는 출력 포화를 방지할 수 있다. 감광 성능(dimming capability)이 상이한 ND 필터들을 조합하여 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
상술한 필터 외에, 화소(211)에 렌즈를 제공하여도 좋다. 도 46의 (A) 및 (B)의 단면도를 참조하여 화소(211), 필터(254), 및 렌즈(255)의 배치예에 대하여 설명한다. 렌즈(255)에 의하여, 광전 변환 소자는 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 46의 (A)에 도시된 바와 같이, 광(256)이 화소(211)에 제공된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통하여 광전 변환 소자(220)에 들어간다.
그러나, 일점쇄선으로 둘러싸인 영역으로 나타낸 바와 같이, 화살표로 나타낸 광(256)의 일부는 배선(257)의 일부에 의하여 차단될 수 있다. 그러므로, 도 46의 (B)에 도시된 바와 같이 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 제공함으로써 광전 변환 소자(220)가 광(256)을 효율적으로 수광할 수 있는 구조로 하는 것이 바람직하다. 광(256)이 광전 변환 소자(220) 측으로부터 광전 변환 소자(220)에 들어가면, 검출 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 46의 (A) 및 (B)에 도시된 광전 변환 소자(220)로서 p-n 접합 또는 p-i-n 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
방사선을 흡수하고 전하를 발생시키는 기능을 갖는 물질을 사용하여 광전 변환 소자(220)를 형성하여도 좋다. 방사선을 흡수하고 전하를 발생시키는 기능을 갖는 물질의 예에는 셀레늄, 아이오딘화 납, 아이오딘화 수은, 비소화 갈륨, 텔루륨화 카드뮴, 및 카드뮴 아연 합금이 포함된다.
예를 들어, 광전 변환 소자(220)에 셀레늄을 사용하면, 광전 변환 소자(220)는 가시광, 자외광, 적외광, X선, 및 감마선 등 넓은 파장 범위의 광 흡수 계수를 가질 수 있다.
촬상 장치(200)에 포함되는 하나의 화소(211)는 도 45의 (A) 및 (B)에 도시된 부화소(212)에 더하여, 제 1 필터를 갖는 부화소(212)를 포함하여도 좋다.
<화소의 구성예 2>
실리콘을 사용한 트랜지스터 및 산화물 반도체를 사용한 트랜지스터를 포함하는 화소의 예에 대하여 아래에 설명한다.
도 47의 (A) 및 (B)는 각각 촬상 장치에 포함되는 소자의 단면도이다.
도 47의 (A)에 도시된 촬상 장치는 실리콘 기판(300) 위의 실리콘을 포함하는 트랜지스터(351), 트랜지스터(351) 위에 적층되며 산화물 반도체를 포함하는 트랜지스터(353), 및 실리콘 기판(300)에 제공되며 애노드(361) 및 캐소드(362)를 포함하는 포토다이오드(360)를 포함한다. 트랜지스터 및 포토다이오드(360)는 각종 플러그(370) 및 배선(371), 배선(372), 및 배선(373)에 전기적으로 접속된다. 또한, 포토다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)에 전기적으로 접속되어 있다.
촬상 장치는 실리콘 기판(300)에 제공된 트랜지스터(351) 및 실리콘 기판(300)에 제공된 포토다이오드(360)를 포함하는 층(310), 층(310)과 접촉되며 배선(371)을 포함하는 층(320), 층(320)과 접촉되며 트랜지스터(353)를 포함하는 층(330), 및 층(330)과 접촉되며 배선(372) 및 배선(373)을 포함하는 층(340)을 포함한다.
또한 도 47의 (A)의 단면도의 예에서는 실리콘 기판(300)의 트랜지스터(351)가 형성되는 면과는 반대면에 포토다이오드(360)의 수광면이 제공되어 있다. 상기 구조에서, 트랜지스터 및 배선 등에 의한 영향 없이 광로를 얻을 수 있다. 따라서, 높은 개구율을 갖는 화소를 형성할 수 있다. 또한, 포토다이오드(360)의 수광면을 트랜지스터(351)가 형성되는 면과 같게 할 수 있다.
산화물 반도체를 사용한 트랜지스터를 사용하여 화소를 형성하는 경우, 층(310)은 산화물 반도체를 사용한 트랜지스터를 포함하여도 좋다. 또는, 층(310)을 생략하여도 좋고, 화소가 산화물 반도체를 사용한 트랜지스터만을 포함하여도 좋다.
또한, 도 47의 (A)의 단면도에서, 층(310)에서의 포토다이오드(360) 및 층(330)에서의 트랜지스터를 서로 중첩하도록 형성할 수 있다. 이로써, 화소의 집적도를 높일 수 있다. 바꿔 말하면, 촬상 장치의 해상도를 높일 수 있다.
도 47의 (B)에 도시된 촬상 장치는 층(340)에서 포토다이오드(365)를 트랜지스터 위에 포함한다. 도 47의 (B)에서, 층(310)은 실리콘을 사용한 트랜지스터(351)를 포함하고, 층(320)은 배선(371)을 포함하고, 층(330)은 산화물 반도체를 사용한 트랜지스터(353) 및 절연층(380)을 포함하고, 층(340)은 포토다이오드(365)를 포함한다. 포토다이오드(365)는 배선(373) 및 플러그(370)를 통하여 배선(374)에 전기적으로 접속된다.
도 47의 (B)에 도시된 소자 구조에 의하여 개구율을 높일 수 있다.
또는, 비정질 실리콘막 또는 미결정 실리콘막 등을 사용하여 형성된 PIN 다이오드 소자를 포토다이오드(365)로서 사용하여도 좋다. 포토다이오드(365)에서는, n형 반도체(368), i형 반도체(367), 및 p형 반도체(366)가 이 순서대로 적층된다. i형 반도체(367)는 비정질 실리콘을 사용하여 형성하는 것이 바람직하다. p형 반도체(366) 및 n형 반도체(368)는 각각 상당하는 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용하여 형성할 수 있다. 비정질 실리콘을 사용하여 광전 변환층이 형성된 포토다이오드(365)는 가시광 파장 영역에서의 감도가 높고, 그러므로 약한 가시광을 쉽게 검지할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태들 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서, 상기 실시형태에서 설명한 산화물 반도체층을 포함하는 트랜지스터(OS 트랜지스터)가 적용될 수 있는 회로 구성예에 대하여 도 48의 (A) 내지 (C), 도 49의 (A) 내지 (C), 도 50의 (A) 및 (B), 및 도 51의 (A) 및 (B)를 참조하여 설명한다.
도 48의 (A)는 메모리, FPGA, 또는 CPU 등에 적용할 수 있는 인버터의 회로도이다. 인버터(2800)는, 논리가 입력 단자 IN에 공급되는 신호의 논리로부터 반전되는 신호를 출력 단자 OUT로 출력한다. 인버터(2800)는 복수의 OS 트랜지스터를 포함한다. 신호 SBG는 OS 트랜지스터의 전기 특성을 전환할 수 있다.
도 48의 (B)는 인버터(2800)의 예를 도시한 회로도이다. 인버터(2800)는 OS 트랜지스터(2810) 및 OS 트랜지스터(2820)를 포함한다. 인버터(2800)는 n채널 트랜지스터를 사용하여 형성될 수 있고 모든 트랜지스터가 같은 도전성을 갖는 회로 구성을 가질 수 있다. 모든 트랜지스터가 같은 도전성을 갖는 회로 구성으로 함으로써, 인버터는 CMOS(complementary metal oxide semiconductor) 회로(즉 CMOS 인버터)를 사용하여 형성된 인버터보다 저비용으로 형성될 수 있다.
또한, OS 트랜지스터를 포함하는 인버터(2800)는 Si 트랜지스터를 포함하는 CMOS 회로 위에 제공될 수 있다. 인버터(2800)는 CMOS 회로와 중첩되도록 제공될 수 있기 때문에, 인버터(2800)에는 추가 면적은 필요 없으므로, 회로 면적의 증가를 억제할 수 있다.
OS 트랜지스터(2810) 및 OS 트랜지스터(2820)의 각각은 프런트 게이트로서 기능하는 제 1 게이트, 백 게이트로서 기능하는 제 2 게이트, 소스 및 드레인 중 하나로서 기능하는 제 1 단자, 및 소스 및 드레인 중 다른 하나로서 기능하는 제 2 단자를 포함한다.
OS 트랜지스터(2810)의 제 1 게이트는 제 2 단자에 접속된다. OS 트랜지스터(2810)의 제 2 게이트는 신호 SBG를 보내는 배선에 접속된다. OS 트랜지스터(2810)의 제 1 단자는 전압 VDD를 공급하는 배선에 접속된다. OS 트랜지스터(2810)의 제 2 단자는 출력 단자 OUT에 접속된다.
OS 트랜지스터(2820)의 제 1 게이트는 입력 단자 IN에 접속된다. OS 트랜지스터(2820)의 제 2 게이트는 입력 단자 IN에 접속된다. OS 트랜지스터(2820)의 제 1 단자는 출력 단자 OUT에 접속된다. OS 트랜지스터(2820)의 제 2 단자는 전압 VSS를 공급하는 배선에 접속된다.
도 48의 (C)는 인버터(2800)의 동작을 나타낸 타이밍 차트이다. 도 48의 (C)의 타이밍 차트는 입력 단자 IN의 신호 파형, 출력 단자 OUT의 신호 파형, 신호 SBG의 신호 파형, 및 OS 트랜지스터(2810)의 문턱 전압의 변화를 도시한 것이다.
OS 트랜지스터(2810)의 제 2 게이트에 공급된 신호 SBG는 OS 트랜지스터(2810)의 문턱 전압을 제어할 수 있다.
신호 SBG는 음의 방향으로 문턱 전압을 시프트하기 위한 전압 V BG_A 및 양의 방향으로 문턱 전압을 시프트하기 위한 전압 V BG_B를 포함한다. OS 트랜지스터(2810)의 문턱 전압은 전압 V BG_A가 제 2 게이트에 인가될 때 문턱 전압 V TH_A가 되도록 음의 방향으로 시프트될 수 있다. OS 트랜지스터(2810)의 문턱 전압은 전압 V BG_B가 제 2 게이트에 인가될 때 문턱 전압 V TH_B가 되도록 양의 방향으로 시프트될 수 있다.
상기 설명을 가시화하기 위하여, 도 49의 (A)에는 트랜지스터의 전기 특성 중 하나인 Vg-Id 커브를 나타내었다.
전압 V BG_A와 같은 고전압이 제 2 게이트에 인가될 때, OS 트랜지스터(2810)의 전기 특성이 도 49의 (A)의 파선(2840)으로 나타낸 커브와 일치하도록 시프트시킬 수 있다. 전압 V BG_B와 같은 저전압이 제 2 게이트에 인가될 때, OS 트랜지스터(2810)의 전기 특성이 도 49의 (A)의 실선(2841)으로 나타낸 커브와 일치하도록 시프트시킬 수 있다. 도 49의 (A)에 나타낸 바와 같이, 전압 V BG_A와 전압 V BG_B 사이에서 신호 SBG를 전환함으로써 OS 트랜지스터(2810)의 문턱 전압이 양의 방향 또는 음의 방향으로 시프트되는 것을 가능하게 한다.
문턱 전압의 문턱 전압 V TH _B로의 양 방향 시프트는 OS 트랜지스터(2810)에서 전류가 흐르기 어렵게 할 수 있다. 도 49의 (B)는 그 상태를 가시화한다. 도 49의 (B)에 도시된 바와 같이, OS 트랜지스터(2810)에서 흐르는 전류 I B는 매우 낮게 할 수 있다. 입력 단자 IN에 공급된 신호가 고레벨이고 OS 트랜지스터(2820)가 온(ON)일 때, 출력 단자 OUT의 전압을 날카롭게 하강시킬 수 있다.
도 49의 (B)에 도시된 바와 같이 OS 트랜지스터(2810)에서 전류가 흐르기 어려운 상태를 얻을 수 있기 때문에, 도 48의 (C)의 타이밍 차트의 출력 단자의 신호 파형(2831)을 가파르게 할 수 있다. 전압 VDD를 공급하는 배선과 전압 VSS를 공급하는 배선 사이의 슛-스루(shoot-through) 전류를 낮게 할 수 있어, 저전력으로 동작하게 된다.
문턱 전압의 문턱 전압 V TH _A로의 음의 방향 시프트는 OS 트랜지스터(2810)에서 전류가 흐르기 쉽게 할 수 있다. 도 49의 (C)는 그 상태를 가시화한다. 도 49의 (C)에 도시된 바와 같이, 이때 흐르는 전류 I A는 적어도 전류 I B보다 높아질 수 있다. 입력 단자 IN에 공급된 신호가 저레벨이고 OS 트랜지스터(2820)가 오프(OFF)일 때, 출력 단자 OUT의 전압은 날카롭게 증가될 수 있다.
도 49의 (C)에 도시된 바와 같이 OS 트랜지스터(2810)에서 전류가 흐르기 쉬운 상태를 얻을 수 있기 때문에, 도 48의 (C)의 타이밍 차트의 출력 단자의 신호 파형(2832)을 가파르게 할 수 있다.
또한, OS 트랜지스터(2810)의 문턱 전압은 OS 트랜지스터(2820)의 상태가 전환되기 전, 즉 시간 T1 또는 시간 T2 전에, 신호 SBG에 의하여 제어되는 것이 바람직하다. 예를 들어, 도 48의 (C)와 같이, OS 트랜지스터(2810)의 문턱 전압은, 입력 단자 IN에 공급되는 신호의 레벨이 고레벨로 전환되는 시간 T1 전에, 문턱 전압 V TH_A로부터 문턱 전압 V TH_B로 전환되는 것이 바람직하다. 또한, 도 48의 (C)와 같이, OS 트랜지스터(2810)의 문턱 전압은, 입력 단자 IN에 공급되는 신호의 레벨이 저레벨로 전환되는 시간 T2 전에, 문턱 전압 V TH_B로부터 문턱 전압 V TH_A로 전환되는 것이 바람직하다.
도 48의 (C)의 타이밍 차트는 신호 SBG의 레벨이 입력 단자 IN에 공급되는 신호에 따라 전환되는 구성을 도시한 것이지만, 예를 들어 문턱 전압을 제어하는 전압이 플로팅 상태에서 OS 트랜지스터(2810)의 제 2 게이트로 유지되는 다른 구성을 채용하여도 좋다. 도 50의 (A)는 이런 회로 구성의 예를 도시한 것이다.
도 50의 (A)의 회로 구성은 OS 트랜지스터(2850)가 추가되는 점을 제외하여, 도 48의 (B)와 같다. OS 트랜지스터(2850)의 제 1 단자는 OS 트랜지스터(2810)의 제 2 게이트에 접속된다. OS 트랜지스터(2850)의 제 2 단자는 전압 V BG_B(또는 전압 V BG_A)를 공급하는 배선에 접속된다. OS 트랜지스터(2850)의 제 1 게이트는 신호 SF를 공급하는 배선에 접속된다. OS 트랜지스터(2850)의 제 2 게이트는 전압 V BG_B(또는 전압 V BG_A)를 공급하는 배선에 접속된다.
도 50의 (A)의 회로 구성을 갖는 동작에 대해서는 도 50의 (B)의 타이밍 차트를 참조하여 설명한다.
OS 트랜지스터(2810)의 문턱 전압을 제어하기 위한 전압은 입력 단자 IN에 공급되는 신호의 레벨이 고레벨로 전환되는 시간 T3 전에 OS 트랜지스터(2810)의 제 2 게이트에 공급된다. 신호 SF가 고레벨로 설정되고 OS 트랜지스터(2850)가 온되어, 문턱 전압을 제어하기 위한 전압 V BG_B는 노드 NBG에 공급된다.
OS 트랜지스터(2850)는 노드 NBG의 전압이 V BG_B가 된 후에 오프된다. OS 트랜지스터(2850)의 오프 전류가 매우 낮기 때문에, OS 트랜지스터(2850)가 오프를 유지하는 동안 노드 NBG로 유지되는 전압 V BG_B는 유지될 수 있다. 따라서, 전압 V BG_B가 OS 트랜지스터(2850)의 제 2 게이트에 공급되는 횟수는 저감될 수 있어, 전압 V BG_B를 재기록하는 소비전력을 저감시킬 수 있다.
도 48의 (B) 및 도 50의 (A) 각각은 전압이 외부로부터의 제어에 의하여 OS 트랜지스터(2810)의 제 2 게이트에 공급되는 경우를 도시한 것이지만, 예를 들어 문턱 전압을 제어하기 위한 전압이 입력 단자 IN에 공급되는 신호에 기초하여 생성되고 OS 트랜지스터(2810)의 제 2 게이트에 공급되는 다른 구성을 채용하여도 좋다. 도 51의 (A)는 이런 회로 구성의 예를 도시한 것이다.
도 51의 (A)의 회로 구성은 CMOS 인버터(2860)가 입력 단자 IN과 OS 트랜지스터(2810)의 제 2 게이트 사이에 제공되는 점을 제외하여 도 48의 (B)와 같다. CMOS 인버터(2860)의 입력 단자는 입력 단자 IN에 접속된다. CMOS 인버터(2860)의 출력 단자는 OS 트랜지스터(2810)의 제 2 게이트에 접속된다.
도 51의 (A)의 회로 구성의 동작에 대해서는 도 51의 (B)의 타이밍 차트를 참조하여 설명한다. 도 51의 (B)의 타이밍 차트는 입력 단자 IN의 신호 파형, 출력 단자 OUT의 신호 파형, CMOS 인버터(2860)의 출력 파형 IN_B, 및 OS 트랜지스터(2810)의 문턱 전압의 변화를 도시한 것이다.
논리가 입력 단자 IN에 공급되는 신호의 논리로부터 반전되는 신호에 상당하는 출력 파형 IN_B는 OS 트랜지스터(2810)의 문턱 전압을 제어하는 신호로서 사용될 수 있다. 따라서, OS 트랜지스터(2810)의 문턱 전압은 도 49의 (A) 내지 (C)를 참조하여 설명한 바와 같이 제어될 수 있다. 예를 들어, 도 51의 (B)의 시간 T4에서, 입력 단자 IN에 공급되는 신호는 고레벨이고 OS 트랜지스터(2820)는 온된다. 이때, 출력 파형 IN_B는 저레벨이다. 따라서, 전류는 OS 트랜지스터(2810)에서 흐르기 어려워질 수 있기 때문에, 출력 단자 OUT의 전압의 강하는 가파르게 될 수 있다.
또한, 도 51의 (B)의 시간 T5에서, 입력 단자 IN에 공급되는 신호는 저레벨이고 OS 트랜지스터(2820)는 오프된다. 이때, 출력 파형 IN_B는 고레벨이다. 따라서, 전류는 OS 트랜지스터(2810)에서 흐르기 쉬워질 수 있기 때문에, 출력 단자 OUT의 전압의 상승은 가파르게 될 수 있다.
상술한 바와 같이, 본 실시형태에서 OS 트랜지스터를 포함하는 인버터의 구성에서, 백 게이트의 전압은 입력 단자 IN에 공급되는 신호의 논리에 따라 전환된다. 이런 구성에서, OS 트랜지스터의 문턱 전압을 제어할 수 있다. 입력 단자 IN에 공급되는 신호로 OS 트랜지스터의 문턱 전압을 제어함으로써, 출력 단자 OUT의 전압을 가파르게 변화시킬 수 있다. 또한, 전원 전압을 공급하는 배선들 사이의 슛-스루 전류를 저감시킬 수 있다. 따라서, 소비전력을 저감시킬 수 있다.
(실시형태 5)
<RF 태그>
본 실시형태에서 상기 실시형태에서 설명한 트랜지스터 또는 기억 장치를 포함하는 RF 태그에 대하여 도 52를 참조하여 설명한다.
본 실시형태에 따른 RF 태그는 기억 회로를 포함하고, 기억 회로에 필요한 데이터를 저장하고, 비접촉 수단, 예를 들어 무선 통신에 의하여 외부에 데이터를 송신하거나 외부로부터 데이터를 수신한다. 이들 특징에 의하여, 예를 들어 RF 태그는 각 정보를 판독함으로써 물체 등을 인식하는 개체 인증 시스템에 사용될 수 있다. 또한, RF 태그를 이 목적으로 사용하기 위해서는 매우 높은 신뢰성을 갖고 있는 것이 요구된다.
RF 태그의 구성에 대해서는 도 52를 참조하여 설명한다. 도 52는 RF 태그의 구성예를 도시한 블록도이다.
도 52에 나타낸 바와 같이, RF 태그(800)는 통신 장치(801)(질문기 또는 리더/라이터(reader/writer) 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 포함한다. RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), 및 ROM(811)을 포함한다. 복조 회로(807)에 포함되는 정류 기능을 갖는 트랜지스터는 역전류를 충분히 낮게 할 수 있는 재료, 예를 들어 산화물 반도체를 사용하여 형성되어도 좋다. 이에 의하여, 역전류의 발생으로 인하여 정류 기능이 약해지는 현상을 억제할 수 있고, 복조 회로로부터의 출력의 포화를 방지할 수 있다. 바꿔 말하면, 복조 회로에 대한 입력과 복조 회로로부터의 출력이 선형 관계에 가까운 관계가 될 수 있다. 또한, 데이터 전송 방식은 다음 3가지 방식으로 크게 분류된다: 한 쌍의 코일이 서로 마주 보도록 제공되며 상호 유도에 의하여 서로 통신을 하는 전자기 결합 방식, 유도 전자계를 사용하여 통신을 하는 전자기 유도 방식, 및 전파를 사용하여 통신을 하는 전파 방식이다. 본 실시형태에 기재된 RF 태그(800)에는 이들 중 어느 방식을 사용할 수 있다.
다음에, 각 회로의 구조에 대하여 설명한다. 안테나(804)는 통신 장치(801)에 접속된 안테나(802)와 무선 신호(803)를 주고받는다. 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어 반파 배전압 정류하고, 후단에 제공된 용량 소자에 의하여 정류 신호를 평활화함으로써, 입력 전위를 생성한다. 또한 정류 회로(805)의 입력 측 또는 출력 측에 리미터 회로를 제공하여도 좋다. 리미터 회로는, 입력 교류 신호의 진폭이 크고 내부 생성 전압이 높은 경우에, 특정의 전력 이상의 전력이 후단의 회로에 입력되지 않도록 전력을 제어한다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고 각 회로에 공급한다. 또한, 정전압 회로(806)는 리셋 신호 생성 회로를 포함하여도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하는 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검파에 의하여 복조하고, 복조 신호를 생성한다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 행한다.
논리 회로(809)는 복조 신호를 해석하여 처리한다. 기억 회로(810)는 입력된 데이터를 유지하며, 로 디코더(row decoder), 칼럼 디코더(column decoder), 및 메모리 영역 등을 포함한다. 또한, ROM(811)은 개체 번호(ID) 등을 저장하고, 처리에 따라 출력한다.
또한 상술한 각 회로를 제공할지 여부는 필요에 따라 적절히 결정할 수 있다.
여기서, 상기 실시형태에 기재된 반도체 장치를 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태에 따른 기억 회로는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있기 때문에 RF 태그에 적합하게 사용될 수 있다. 또한, 본 발명의 일 형태에 따른 기억 회로는 데이터의 기록에 필요한 전력(전압)이 종래의 불휘발성 메모리에서 필요한 전력보다 매우 낮기 때문에, 데이터의 판독과 데이터의 기록에서의 최대 통신 거리의 차를 방지할 수 있다. 또한, 데이터의 기록에서의 전력 부족에 기인하는 오동작 또는 부정확한 기록을 억제할 수 있다.
본 발명의 일 형태에 따른 기억 회로는 불휘발성 메모리로서 사용될 수 있기 때문에 ROM(811)으로서 사용될 수도 있다. 이 경우, 제작자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도로 준비하여, 사용자가 데이터를 자유로이 재기록하지 못하게 하는 것이 바람직하다. 제작자가 출하 전에 개체 번호를 부여하고 나서 제품의 출하를 시작하기 때문에, 제작된 모든 RF 태그에 개체 번호를 붙이는 대신에, 출하할 좋은 제품에만 개체 번호를 붙일 수 있다. 따라서, 출하된 제품의 개체 번호가 연속되고, 출하된 제품에 대응한 고객 관리가 용이하게 행해진다.
본 실시형태는 본 명세서에서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 상기 실시형태에 기재된 기억 장치를 포함하는 CPU에 대하여 설명한다.
도 53은 상기 실시형태에서 설명한 트랜지스터를 적어도 일부에 포함하는 CPU의 구성예를 한 구성으로서 도시한 블록도다.
<CPU의 회로도>
도 53에 도시된 CPU는, 기판(1190) 위에, ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), ROM(1199), 및 재기록 가능한 ROM 인터페이스(1189)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 다른 칩 위에 제공하여도 좋다. 물론, 도 53의 CPU는, 구성을 간략화한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다양한 구성을 가져도 좋다. 예를 들어, CPU는 다음 구성을 가져도 좋다: 도 53에 도시된 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 하고; 그 코어를 복수로 포함하며; 코어들을 병렬로 동작시킨다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는, 예를 들어 8, 16, 32, 또는 64로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어, 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도 또는 마스크 상태에 기초하여 판단하여, 그 요구를 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는, 기준 클럭 신호를 바탕으로 내부 클럭 신호를 생성하는 내부 클럭 생성부를 포함하고, 내부 클럭 신호를 상기 회로에 공급한다.
도 53에 도시된 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서, 실시형태 1에 기재된 트랜지스터를 사용할 수 있다.
도 53에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 인스트럭션에 따라, 레지스터(1196)에서의 데이터 유지 동작을 선택한다. 즉, 레지스터(1196)에 포함되는 메모리 셀에 있어서, 플립플롭에 의한 데이터의 유지를 행할지 또는 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되면, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터의 유지가 선택되면, 용량 소자에서 데이터가 재기록되어, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지한다.
<기억 회로>
도 54는, 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(1200)는 전력 공급이 정지될 때 기억 데이터가 휘발되는 회로(1201), 전력 공급이 정지될 때 기억 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 기억 소자(1200)는 필요에 따라, 다이오드, 저항 소자, 또는 인덕터 등 그 외의 소자를 더 포함하여도 좋다.
여기서, 회로(1202)로서는, 상기 실시형태에서 설명한 기억 장치를 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지될 때, 회로(1202)의 트랜지스터(1209)가 오프되는 전위 또는 접지 전위(0V)가 트랜지스터(1209)의 게이트에 계속 입력된다. 예를 들어, 트랜지스터(1209)의 제 1 게이트가 저항 소자 등의 부하를 통하여 접지된다.
여기서는, 스위치(1203)는 하나의 도전형(예를 들어, n채널 트랜지스터)의 트랜지스터(1213)이고 스위치(1204)는 하나의 도전형과는 반대의 도전형(예를 들어, p채널 트랜지스터)의 트랜지스터(1214)인 예를 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 대응하고, 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)이 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 대응하고, 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)이 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 제 1 단자 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)로 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속되고, 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 제 1 단자는 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)로 한다. 용량 소자(1207)의 제 2 단자는 일정한 전위가 공급될 수 있다. 예를 들어 용량 소자(1207)의 제 2 단자는 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)가 공급될 수 있다. 용량 소자(1207)의 제 2 단자는 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속된다. 용량 소자(1208)의 제 2 단자는 일정한 전위가 공급될 수 있다. 예를 들어, 용량 소자(1208)의 제 2 단자는 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)가 공급될 수 있다. 용량 소자(1208)의 제 2 단자는 저전원 전위를 공급할 수 있는 배선(예를 들어, GND선)에 전기적으로 접속된다.
용량 소자(1207) 및 용량 소자(1208)는, 트랜지스터 또는 배선 등의 기생 용량을 적극적으로 이용하기만 하면 반드시 제공될 필요는 없다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 관해서는, 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치 중 한쪽의 제 1 단자와 제 2 단자가 도통 상태일 때, 스위치 중 다른 쪽의 제 1 단자와 제 2 단자는 비도통 상태가 된다.
또한, 도 54에서의 트랜지스터(1209)는 제 2 게이트(제 2 게이트 전극: 백 게이트)를 가지는 구조를 갖는다. 제 1 게이트에는 제어 신호(WE)를 입력하고, 제 2 게이트에는 제어 신호(WE2)를 입력할 수 있다. 제어 신호(WE2)는 일정한 전위의 신호이다. 이 일정한 전위로서, 예를 들어 접지 전위(GND) 또는 트랜지스터(1209)의 소스 전위보다 작은 전위가 선택된다. 제어 신호(WE2)는 트랜지스터(1209)의 문턱 전압을 제어하기 위한 전위 신호이고, 게이트 전압(V G)이 0V일 때의 전류를 더 저감할 수 있다. 제어 신호(WE2)는 제어 신호(WE)와 같은 전위의 신호이어도 좋다. 또한, 트랜지스터(1209)로서는, 제 2 게이트를 가지지 않는 트랜지스터를 사용하여도 좋다.
트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에는, 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 54는 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 그 반전된 신호는 회로(1220)를 통하여 회로(1201)에 입력된다.
도 54의 예에서는, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가, 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는, 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 입력 단자로부터의 입력 신호의 논리값이 반전되어 얻어진 신호가 유지되는 노드를 회로(1201)가 포함하는 경우에, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 노드에 입력할 수 있다.
도 54에 있어서, 트랜지스터(1209) 이외의 기억 소자(1200)에 포함되는 트랜지스터는 각각, 산화물 반도체 이외의 반도체를 사용하여 형성된 층 또는 기판(1190)에 채널이 형성되는 트랜지스터가 될 수 있다. 예를 들어, 이 트랜지스터는 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터가 될 수 있다. 또는, 기억 소자(1200)의 트랜지스터 모두를, 채널이 산화물 반도체에서 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)에서, 트랜지스터(1209) 이외에도, 채널이 산화물 반도체에 형성되는 트랜지스터를 포함할 수 있고, 나머지 트랜지스터에는 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터가 사용될 수 있다.
도 54에서의 회로(1201)로서, 예를 들어 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서는, 예를 들어 인버터 또는 클럭드 인버터를 사용할 수 있다.
기억 소자(1200)에 전원 전압이 공급되지 않는 기간에는, 본 발명의 일 형태에서의 반도체 장치는 회로(1201)에 기억된 데이터를, 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
산화물 반도체에 채널이 형성되는 트랜지스터는 오프 전류가 매우 낮다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저히 낮다. 그러므로, 해당 트랜지스터를 트랜지스터(1209)로서 사용할 때, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호가 장기간에 걸쳐 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지되어 있는 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
상술한 기억 소자는 스위치(1203) 및 스위치(1204)로 프리차지 동작을 행하기 때문에, 전원 전압 공급 재개 후에 원래의 데이터를 다시 유지기 위하여 회로(1201)에 요구된 시간을 짧게 할 수 있다.
회로(1202)에 있어서, 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 그러므로, 기억 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의하여 유지된 신호를, 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 상당하는 한쪽으로 변환할 수 있어, 회로(1202)로부터 판독된다. 따라서, 용량 소자(1208)에 의하여 유지된 신호에 대응하는 전위가 다소 변동되더라도 원래의 신호를 정확하게 판독할 수 있다.
상술한 기억 소자(1200)를, 프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 기억 장치에 적용함으로써, 전원 전압의 공급 정지로 인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에, 전원 공급 정지 전의 상태와 같은 상태로 복귀할 수 있다. 따라서, 프로세서 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에 있어서 짧은 시간에도 전원 정지를 행할 수 있으므로, 이 결과 소비전력을 저감시킬 수 있다.
본 실시형태에서는 기억 소자(1200)를 CPU에 사용하지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, 또는 PLD(Programmable Logic Device) 등의 LSI, 및 RF(Radio Frequency) 태그에도 사용 가능하다.
본 실시형태는 본 명세서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터를 사용한 표시 장치의 구성예에 대하여 설명한다.
<표시 장치의 회로 구성예>
도 55의 (A)는 본 발명의 일 형태의 표시 장치의 상면도이다. 도 55의 (B)는 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 사용하는 경우에 사용 가능한 화소 회로를 도시한 회로도이다. 도 55의 (C)는 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 사용하는 경우에 사용 가능한 화소 회로를 도시한 회로도이다.
화소부의 트랜지스터는 실시형태 1에 따라 형성될 수 있다. 트랜지스터는 n채널 트랜지스터로서 용이하게 형성할 수 있기 때문에, n채널 트랜지스터를 사용하여 형성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일한 기판 위에 형성할 수 있다. 이와 같이 화소부 또는 구동 회로에 상술한 실시형태에서 설명한 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 55의 (A)는 액티브 매트릭스 표시 장치의 상면도의 예를 도시한 것이다. 표시 장치의 기판(700) 위에 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가 형성된다. 화소부(701)에는, 신호선 구동 회로(704)로부터 연장된 복수의 신호선이 배치되고, 제 1 주사선 구동 회로(702) 및 제 2 주사선 구동 회로(703)로부터 연장된 복수의 주사선이 배치된다. 또한 주사선과 신호선이 서로 교차하는 각 영역에는 표시 소자를 포함하는 화소들이 매트릭스로 제공된다. 표시 장치의 기판(700)은 FPC(flexible printed circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러 또는 컨트롤러 IC라고도 함)에 접속된다.
도 55의 (A)에서 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가, 화소부(701)가 형성된 기판(700) 위에 형성된다. 따라서, 구동 회로 등, 외부에 제공되는 부품 수를 줄일 수 있으므로 비용의 절감을 실현할 수 있다. 또한, 기판(700) 외부에 구동 회로를 제공하면 배선을 연장시킬 필요가 있고, 배선 접속 수가 늘어난다. 구동 회로를 기판(700) 위에 제공하면 배선 접속 수를 줄일 수 있다. 그 결과 신뢰성 또는 수율의 향상을 실현할 수 있다. 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704) 중 하나 이상은 기판(700)에 탑재되어도 좋고, 또는 기판(700) 외부에 제공되어도 좋다.
<액정 표시 장치>
도 55의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서는, VA 액정 표시 장치의 화소에 적용 가능한 화소 회로를 예로서 도시하였다.
이 화소 회로는 하나의 화소가 복수의 화소 전극층을 포함하는 구조에 적용될 수 있다. 화소 전극층은 상이한 트랜지스터에 접속되고, 트랜지스터는 상이한 게이트 신호로 구동될 수 있다. 따라서, 멀티 도메인 화소에서 개개의 화소 전극층에 인가되는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 주사선(712)과 트랜지스터(717)의 주사선(713)은 분리되어 있으므로, 이들에 상이한 게이트 신호가 공급될 수 있다. 한편, 데이터선(714)은 트랜지스터(716) 및 트랜지스터(717)에 의하여 공유된다. 트랜지스터(716) 및 트랜지스터(717) 각각으로서는 실시형태 1에 기재된 트랜지스터를 적절히 사용할 수 있다. 그러므로, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
제 1 화소 전극층이 트랜지스터(716)에 전기적으로 접속되고, 제 2 화소 전극층이 트랜지스터(717)에 전기적으로 접속된다. 제 1 화소 전극층과 제 2 화소 전극층은 분리되어 있다. 제 1 화소 전극층 및 제 2 화소 전극층의 형상에 대한 특별한 제한은 없다. 예를 들어, 제 1 화소 전극층은 V 모양이어도 좋다.
트랜지스터(716)의 게이트 전극은 주사선(712)에 접속되고, 트랜지스터(717)의 게이트 전극은 주사선(713)에 접속된다. 주사선(712) 및 주사선(713)에 상이한 게이트 신호를 공급하면 트랜지스터(716) 및 트랜지스터(717)의 동작의 타이밍을 다르게 할 수 있다. 그 결과, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(710), 유전체로서 기능하는 게이트 절연층, 및 제 1 화소 전극층 또는 제 2 화소 전극층에 전기적으로 접속된 커패시터 전극을 사용하여 저장 커패시터(storage capacitor)가 형성되어도 좋다.
멀티 도메인 화소는 제 1 액정 소자(718) 및 제 2 액정 소자(719)를 포함한다. 제 1 액정 소자(718)는 제 1 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(719)는 제 2 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다.
또한 본 발명의 화소 회로는 도 55의 (B)에 도시된 것에 한정되지 않는다. 예를 들어, 도 55의 (B)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
도 56의 (A) 및 (B)는 액정 표시 장치의 상면도 및 단면도의 예이다. 또한, 도 56의 (A)는 표시 장치(20), 표시 영역(21), 주변 회로(22), 및 FPCs(flexible printed circuits)(42)를 포함하는 대표적인 구조를 도시한 것이다. 도 56의 (A) 및 (B)에 도시된 표시 장치에는 반사 액정 소자가 사용된다.
도 56의 (B)는 도 56의 (A)의 파선 A-A', B-B', C-C', 및 D-D'를 따라 취하는 단면도이다. 파선 A-A'를 따라 취하는 단면은 주변 회로부를 도시한 것이고, 파선 B-B'를 따라 취하는 단면은 표시 영역을 도시한 것이고, 파선 C-C'를 따라 취하는 단면은 FPC에 접속되는 부분을 도시한 것이다.
액정 소자를 사용한 표시 장치(20)는 트랜지스터(50) 및 트랜지스터(52)(실시형태 1에서 설명한 트랜지스터(10))에 더하여 이하를 포함한다: 도전층(165), 도전층(197), 절연층(420), 액정층(490), 액정 소자(80), 용량 소자(60), 용량 소자(62), 절연층(430), 스페이서(440), 착색층(460), 접착층(470), 도전층(480), 차광층(418), 기판(400), 접착층(473), 접착층(474), 접착층(475), 접착층(476), 편광판(103), 편광판(403), 보호 기판(105), 보호 기판(402), 및 이방성 도전층(510).
<유기 EL 표시 장치>
도 55의 (C)는 화소의 회로 구성의 또 다른 예를 도시한 것이다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 도시하였다.
유기 EL 소자에서는, 발광 소자에 대한 전압의 인가에 의하여 한 쌍의 전극 중 한쪽으로부터 전자가, 한 쌍의 전극 중 다른 쪽으로부터 정공이, 발광성 유기 화합물을 함유하는 층에 주입되어 전류가 흐른다. 전자 및 정공이 재결합함으로써 발광성 유기 화합물이 여기(勵起)된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 되돌아감으로써 발광한다. 이러한 메커니즘 때문에, 이 발광 소자를 전류 여기형 발광 소자라고 한다.
도 55의 (C)는 적용 가능한 화소 회로의 예를 도시한 것이다. 여기서는 하나의 화소가 2개의 n채널 트랜지스터를 포함한다. 또한, 이 화소 회로에 디지털 시간 계조 구동을 채용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채용한 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724), 및 용량 소자(723)를 포함한다. 스위칭용 트랜지스터(721)의 게이트 전극층은 주사선(726)에 접속되고, 스위칭용 트랜지스터(721)의 제 1 전극(소스 전극층 및 드레인 전극층 중 한쪽)은 신호선(725)에 접속되고, 스위칭용 트랜지스터(721)의 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 쪽)은 구동용 트랜지스터(722)의 게이트 전극층에 접속된다. 구동용 트랜지스터(722)의 게이트 전극층은 용량 소자(723)를 통하여 전원선(727)에 접속되고, 구동용 트랜지스터(722)의 제 1 전극은 전원선(727)에 접속되고, 구동용 트랜지스터(722)의 제 2 전극은 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 공통 전극(728)과 동일한 기판 위에 형성된 공통 전위선에 전기적으로 접속된다.
스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)로서는 실시형태 1 내지 실시형태 3에서 설명한 트랜지스터 중 어느 것을 적절히 사용할 수 있다. 이와 같이 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(727)에 공급되는 고전원 전위보다 낮다. 예를 들어 저전원 전위는 GND 또는 0V 등일 수 있다. 고전원 전위와 저전원 전위를, 발광 소자(724)의 순방향의 문턱 전압 이상으로 설정하고 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 공급하여 발광시킨다. 발광 소자(724)의 순방향 전압이란 원하는 휘도가 얻어지는 전압을 말하며 적어도 순방향의 문턱 전압을 포함한다.
또한, 용량 소자(723) 대신에 구동용 트랜지스터(722)의 게이트 용량을 사용하여도 좋고, 이로써 용량 소자(723)를 생략할 수 있다.
다음에, 구동용 트랜지스터(722)에 입력되는 신호에 대하여 설명한다. 전압 입력 전압 구동 방법의 경우, 구동용 트랜지스터(722)를 충분히 온 또는 오프로 하기 위한 비디오 신호를 구동용 트랜지스터(722)에 입력한다. 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위해서는, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극층에 인가한다. 또한, 전원선 전압과 구동용 트랜지스터(722)의 문턱 전압(V th)의 합인 전압 이상의 전압을 신호선(725)에 인가한다.
아날로그 계조 구동을 행하는 경우, 발광 소자(724)의 순방향 전압과 구동용 트랜지스터(722)의 문턱 전압(V th)의 합인 전압 이상의 전압을 구동용 트랜지스터(722)의 게이트 전극층에 인가한다. 구동용 트랜지스터(722)를 포화 영역에서 동작시키는 비디오 신호를 입력함으로써 발광 소자(724)에 전류가 공급된다. 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위해서는, 전원선(727)의 전위를 구동용 트랜지스터(722)의 게이트 전위보다 높게 설정한다. 아날로그 비디오 신호를 사용하면, 비디오 신호에 따라 발광 소자(724)에 전류를 공급할 수 있어 아날로그 계조 구동을 행할 수 있다.
또한, 본 발명의 화소 회로의 구성은 도 55의 (C)에 도시된 것에 한정되지 않는다. 예를 들어, 도 55의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
상술한 실시형태에 기재된 트랜지스터를 도 55의 (C)에 도시된 회로에 사용하는 경우, 소스 전극(제 1 전극)은 저전위 측에 전기적으로 접속되고, 드레인 전극(제 2 전극)은 고전위 측에 전기적으로 접속된다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 위에서 설명한 전위, 예를 들어 소스 전극에 인가되는 전위보다 낮은 전위를, 도시되지 않은 배선을 통하여 제 2 게이트 전극에 입력하여도 좋다.
도 57의 (A) 및 (B)는 발광 소자를 사용한 표시 장치의 상면도 및 단면도의 예이다. 또한, 도 57의 (A)는 표시 장치(24), 표시 영역(21), 주변 회로(22), 및 FPC(flexible printed circuit)(42)를 포함하는 대표적 구조를 도시한 것이다.
도 57의 (B)는 도 57의 (A)의 파선 A-A', B-B', 및 C-C'를 따라 취하는 단면도이다. 파선 A-A'를 따라 취하는 단면은 주변 회로부를 도시한 것이고, 파선 B-B'를 따라 취하는 단면은 표시 영역을 도시한 것이고, 파선 C-C'를 따라 취하는 단면은 FPC에 접속되는 부분을 도시한 것이다.
발광 소자를 사용한 표시 장치(24)는 트랜지스터(50) 및 트랜지스터(52)(실시형태 1에서 설명한 트랜지스터(10))에 더하여 이하를 포함한다: 도전층(197), 도전층(410), 광학 조정층(530), EL층(450), 도전층(415), 발광 소자(70), 용량 소자(60), 용량 소자(62), 절연층(430), 스페이서(440), 착색층(460), 접착층(470), 격벽(445), 차광층(418), 기판(400), 및 이방성 도전층(510).
본 명세서 등에서 예를 들어, 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있거나, 또는 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, EL(electroluminescence) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems), DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(간섭 변조) 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노 튜브를 사용한 표시 소자 중 적어도 하나를 포함한다. 상술한 것 외에, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화하는 표시 매체를 포함하여도 좋다. 또한, EL 소자를 갖는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED형 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 종이가 포함된다.
본 실시형태는 본 명세서의 다른 실시형태 및 실시예 중 어느 것과 적절히 조합될 수 있다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 사용한 표시 모듈에 대하여 도 58을 참조하여 설명한다.
<표시 모듈>
도 58에서의 표시 모듈(6000)에는 상부 커버(6001)와 하부 커버(6002) 사이에, FPC(6003)에 접속된 터치 패널(6004), FPC(6005)에 접속된 표시 패널(6006), 백라이트 유닛(6007), 프레임(6009), 인쇄 회로 기판(6010), 및 배터리(6011)가 제공된다. 또한, 백라이트 유닛(6007), 배터리(6011), 및 터치 패널(6004) 등은 제공되지 않는 경우가 있다.
본 발명의 일 형태의 반도체 장치는 예를 들어, 표시 패널(6006) 및 인쇄 회로 기판에 실장된 집적 회로에 사용될 수 있다.
상부 커버(6001) 및 하부 커버(6002)의 형상 및 크기는, 터치 패널(6004) 및 표시 패널(6006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(6004)은 저항식 터치 패널 또는 정전식 터치 패널로 할 수 있고, 표시 패널(6006)과 중첩되도록 형성하여도 좋다. 표시 패널(6006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 표시 패널(6006)의 각 화소에 광 센서를 제공하여, 광학식 터치 패널 기능을 추가하여도 좋다. 표시 패널(6006)의 각 화소에 터치 센서용 전극을 제공하여, 정전식 터치 패널 기능을 추가하여도 좋다.
백라이트 유닛(6007)은 광원(6008)을 포함한다. 광원(6008)은 백라이트 유닛(6007)의 단부에 제공하여도 좋고, 광 확산판을 사용하여도 좋다.
프레임(6009)은 표시 패널(6006)을 보호하며, 인쇄 회로 기판(6010)에서 발생되는 전자기파를 차단하기 위한 전자기 실드로서도 기능한다. 프레임(6009)은 방열판으로서 기능하여도 좋다.
인쇄 회로 기판(6010)은 전원 회로, 및 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하기 위한 전원으로서는, 외부의 상용 전원 또는 별도로 제공되는 배터리(6011)를 사용하여도 좋다. 또한, 상용 전원을 사용하는 경우, 배터리(6011)는 반드시 필요한 것은 아니다.
표시 모듈(6000)에는 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태들 및 실시예들 중 어느 것과 적절히 조합될 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 응용예에 대하여 설명한다.
<리드 프레임 인터포저를 사용한 패키지>
도 59의 (A)는 리드 프레임 인터포저를 사용한 패키지의 단면 구조를 도시한 사시도이다. 도 59의 (A)에 도시된 패키지에서, 본 발명의 일 형태의 반도체 장치에 상당하는 칩(1751)이 와이어 본딩에 의하여 인터포저(1750) 위의 단자(1752)에 접속된다. 단자(1752)는 인터포저(1750) 중 칩(1751)이 실장된 표면에 배치된다. 칩(1751)은 몰드 수지(1753)에 의하여 밀봉되어도 좋고, 이 경우에 각 단자(1752)의 일부가 노출되도록 칩(1751)이 밀봉된다.
도 59의 (B)는 패키지가 회로 기판에 실장된 전자 기기(휴대 전화)의 모듈의 구조를 도시한 것이다. 도 59의 (B)의 휴대 전화의 모듈에서는, 인쇄 배선 기판(1801)에 패키지(1802) 및 배터리(1804)가 실장된다. 인쇄 배선 기판(1801)은 표시 소자를 포함하는 패널(1800)에 FPC(1803)에 의하여 실장된다.
본 실시형태는 본 명세서의 다른 실시형태들 및 실시예들 중 어느 것과 적절히 조합될 수 있다.
(실시형태 10)
본 실시형태에서는, 본 발명의 일 형태의 전자 기기 및 조명 장치에 대하여 도면을 참조하여 설명한다.
<전자 기기>
본 발명의 일 형태의 반도체 장치를 사용하여 전자 기기 및 조명 장치를 제작할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치를 사용하여 신뢰성이 높은 전자 기기 및 조명 장치를 제작할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치를 사용하여 검출 감도가 향상된 터치 센서를 포함하는 전자 기기 및 조명 장치를 제작할 수 있다.
전자 기기의 예에는, 텔레비전 장치(TV 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라 및 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화(휴대폰 또는 휴대 전화 장치라고도 함), 휴대 게임기, 휴대 정보 단말기, 오디오 재생 장치, 파친코기 등의 대형 게임기 등이 있다.
가요성을 갖는 경우, 본 발명의 일 형태의 전자 기기 또는 조명 장치를 집 또는 빌딩의 만곡된 내벽/외벽의 표면 또는 자동차의 만곡된 내장/외장의 표면을 따라 내장할 수 있다.
또한, 본 발명의 일 형태의 전자 기기는 이차 전지를 포함하여도 좋다. 이차 전지는 비접촉 전력 전송에 의하여 충전할 수 있는 것이 바람직하다.
이차 전지의 예에는 겔 전해질을 사용하는 리튬 폴리머 전지(리튬 이온 폴리머 전지) 등의 리튬 이온 이차 전지, 리튬 이온 전지, 니켈 수소 전지, 니켈 카드뮴 전지, 유기 라디칼 전지, 납 축전지, 공기 이차 전지, 니켈 아연 전지, 및 은 아연 전지가 포함된다.
본 발명의 일 형태의 전자 기기는 안테나를 포함하여도 좋다. 신호가 안테나에 의하여 수신되면, 전자 기기는 화상 또는 데이터 등을 표시부에 표시할 수 있다. 전자 기기가 이차 전지를 포함하는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
도 60의 (A)는 하우징(7101), 하우징(7102), 표시부(7103), 표시부(7104), 마이크로폰(7105), 스피커(7106), 조작 키(7107), 및 스타일러스(7108) 등을 포함하는 휴대용 게임기를 도시한 것이다. 본 발명의 일 형태의 반도체 장치는 하우징(7101)에 탑재된 집적 회로 또는 CPU 등에 사용할 수 있다. 노멀리 오프 CPU를 CPU로서 사용하면, 소비전력을 저감시킬 수 있어, 사용자는 이전보다 장기간 게임을 즐길 수 있다. 본 발명의 일 형태의 반도체 장치가 표시부(7103 또는 7104)로서 사용될 때, 품질이 열화되기 어려우며 사용하기 쉬운 휴대용 게임기를 제공할 수 있다. 도 60의 (A)에 도시된 휴대용 게임기는 2개의 표시부(표시부(7103) 및 표시부(7104))를 포함하지만, 휴대용 게임기에 포함되는 표시부 수는 2개에 한정되지 않는다.
도 60의 (B)는 하우징(7302), 표시부(7304), 조작 버튼(7311 및 7312), 접속 단자(7313), 밴드(7321), 및 클래스프(7322) 등을 포함하는 스마트 워치를 도시한 것이다. 본 발명의 일 형태의 반도체 장치는 하우징(7302)에 탑재된 메모리 또는 CPU 등에 사용할 수 있다. 또한, 도 60의 (B)에서 디스플레이는 반사형 액정 패널이고 CPU는 노멀리 오프 CPU인 경우, 소비전력을 저감시킬 수 있어, 매일의 충전 횟수를 저감시킬 수 있다.
도 60의 (C)는 하우징(7501)에 포함된 표시부(7502), 조작 버튼(7503), 외부 접속 포트(7504), 스피커(7505), 마이크로폰(7506), 및 표시부(7502) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 본 발명의 일 형태의 반도체 장치는 하우징(7501)에 탑재된 휴대용 메모리 또는 CPU 등에 사용할 수 있다. 또한, 노멀리 오프 CPU를 사용함으로써, 충전 횟수를 저감시킬 수 있다. 표시부(7502)는 소형 또는 주형이지만, 선명도가 대단히 높기 때문에 풀 하이비전, 4K, 또는 8K를 표시할 수 있어, 매우 선명한 화상을 얻을 수 있다.
도 60의 (D)는 제 1 하우징(7701), 제 2 하우징(7702), 표시부(7703), 조작 키(7704), 렌즈(7705), 및 연결부(7706) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(7704) 및 렌즈(7705)는 제 1 하우징(7701)에 제공되고, 표시부(7703)는 제 2 하우징(7702)에 제공된다. 제 1 하우징(7701)과 제 2 하우징(7702)은 연결부(7706)에 의하여 서로 접속되고, 제 1 하우징(7701)과 제 2 하우징(7702) 사이의 각도는 연결부(7706)에 의하여 변화될 수 있다. 표시부(7703)에 표시되는 화상을 제 1 하우징(7701)과 제 2 하우징(7702) 사이의 연결부(7706)에서의 각도에 따라 전환하여도 좋다. 본 발명의 일 형태의 촬상 장치는 렌즈(7705)의 초점에 상당하는 부분에 사용할 수 있다. 본 발명의 일 형태의 반도체 장치는 제 1 하우징(7701)에 탑재된 집적 회로 또는 CPU 등에 사용할 수 있다.
도 60의 (E)는 전신주(7901)에 제공된 표시부(7902)를 포함하는 디지털 사이니지를 도시한 것이다. 본 발명의 일 형태의 반도체 장치는 표시부(7902)의 표시 패널 및 내장된 제어 회로에 사용할 수 있다.
도 61의 (A)는 하우징(8121), 표시부(8122), 키보드(8123), 및 포인팅 디바이스(8124) 등을 포함하는 노트북형 퍼스널 컴퓨터를 도시한 것이다. 본 발명의 일 형태의 반도체 장치는 하우징(8121)에 탑재된 CPU 또는 메모리 등에 사용할 수 있다. 또한 표시부(8122)는 소형 또는 주형이지만, 선명도가 대단히 높기 때문에 8K를 표시할 수 있어, 매우 선명한 화상을 얻을 수 있다.
도 61의 (B)는 자동차(9700)의 외관도이다. 도 61의 (C)는 자동차(9700)의 운전석을 도시한 것이다. 자동차(9700)는 차체(9701), 차륜(9702), 대시보드(9703), 및 라이트(9704) 등을 포함한다. 본 발명의 일 형태의 반도체 장치는 자동차(9700)의 표시부 및 제어 집적 회로에 사용할 수 있다. 예를 들어, 본 발명의 일 형태의 반도체 장치를 도 61의 (C)에 도시된 표시부(9710 내지 9715)에 사용할 수 있다.
표시부(9710) 및 표시부(9711)는 자동차의 앞유리에 제공된 표시 장치 또는 입출력 장치이다. 본 발명의 일 형태의 표시 장치 또는 입출력 장치는 전극에 투광성을 갖는 도전 재료를 사용함으로써, 반대 측이 보이는 시스루 표시 장치 또는 입출력 장치로 할 수 있다. 이러한 시스루 표시 장치 또는 입출력 장치는 자동차(9700)의 운전 시에 운전자의 시계(視界)를 차단하지 않는다. 따라서, 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 자동차(9700)의 앞유리에 제공할 수 있다. 또한, 표시 장치 또는 입출력 장치를 구동하기 위한 트랜지스터 등을 표시 장치 또는 입출력 장치에 제공하는 경우에는, 유기 반도체 재료를 사용한 유기 트랜지스터 또는 산화물 반도체를 사용한 트랜지스터 등 투광성을 갖는 트랜지스터를 사용하는 것이 바람직하다.
표시부(9712)는 필러 부분에 제공된 표시 장치이다. 예를 들어 표시부(9712)는, 차체에 제공된 촬상 유닛이 촬영한 화상을 보여줌으로써, 필러 부분으로 차단된 시계를 보완할 수 있다. 표시부(9713)는 대시보드 부분에 제공된 표시 장치이다. 예를 들어 표시부(9713)는, 차체에 제공된 촬상 유닛이 촬영한 화상을 보여줌으로써, 대시보드 부분으로 차단된 시계를 보완할 수 있다. 즉, 차체의 외부에 제공된 촬상 유닛이 촬영한 화상을 보여줌으로써, 사각을 없애고 안전성을 높일 수 있다. 또한, 운전자가 보지 못하는 영역을 보완하기 위한 화상을 보여줌으로써, 운전자는 용이하게 그리고 편안하게 안전을 확인할 수 있다.
도 61의 (D)는 운전석과 조수석으로서 벤치 시트를 사용한 자동차 내부를 도시한 것이다. 표시부(9721)는 문 부분에 제공된 표시 장치 또는 입출력 장치이다. 예를 들어 표시부(9721)는, 차체에 제공된 촬상 유닛이 촬영한 화상을 보여줌으로써, 문 부분으로 차단된 시계를 보완할 수 있다. 표시부(9722)는 핸들에 제공된 표시 장치이다. 표시부(9723)는 벤치 시트의 착좌면의 중앙부에 제공된 표시 장치이다. 또한, 착좌면 또는 의자 등받이에 표시 장치를 제공함으로써 그리고 표시 장치의 발열을 열원으로서 사용함으로써 표시 장치를 시트 히터로서 사용할 수 있다.
표시부(9714), 표시부(9715), 및 표시부(9722)는 내비게이션 정보, 스피드미터, 태코미터(tachometer), 주행 거리, 급유량, 기어 시프트 인디케이터, 및 에어컨디셔너의 설정 등 여러 가지 정보를 표시할 수 있다. 표시부에서의 표시의 내용 또는 레이아웃 등은 사용자에 의하여 적절히 자유로이 변경할 수 있다. 상기 정보는 표시부(9710) 내지 표시부(9713), 표시부(9721), 및 표시부(9723)에 표시할 수도 있다. 표시부(9710) 내지 표시부(9715) 및 표시부(9721) 내지 표시부(9723)는 조명 장치로서 사용할 수도 있다. 표시부(9710) 내지 표시부(9715) 및 표시부(9721) 내지 표시부(9723)는 가열 장치로서 사용할 수도 있다.
도 62의 (A)는 카메라(8000)의 외관도이다. 카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004), 및 결합부(8005) 등을 포함한다. 카메라(8000)에는 렌즈(8006)를 장착할 수 있다.
결합부(8005)는 아래에서 설명하는 파인더(8100), 또는 스트로보 장치 등을 접속하는 전극을 포함한다.
여기서는, 카메라(8000)의 렌즈(8006)는 교환을 위하여 하우징(8001)으로부터 떼낼 수 있지만, 렌즈(8006)는 하우징(8001)에 포함되어 있어도 좋다.
셔터 버튼(8004)을 눌러서 촬상할 수 있다. 또한, 터치 패널로서 기능하는 표시부(8002)를 터치하여 촬상할 수 있다.
표시부(8002)에 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 사용할 수 있다.
도 62의 (B)는 파인더(8100)가 접속된 카메라(8000)를 도시한 것이다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 결합부(8005)와 연결되는 결합부를 포함하여, 파인더(8100)를 카메라(8000)에 접속시킬 수 있다. 상기 결합부는 전극을 포함하고, 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 갖고, 버튼(8103)에 의하여 표시부(8102)를 온/오프 상태로 할 수 있다.
본 발명의 일 형태의 반도체 장치를 하우징(8101)에 포함되는 집적 회로 및 이미지 센서에 사용할 수 있다.
도 62의 (A) 및 (B)에서 카메라(8000)와 파인더(8100)는 분리되어 있고 탈착 가능한 전자 기기이지만, 카메라(8000)의 하우징(8001)에 본 발명의 일 형태의 표시 장치 또는 입출력 장치를 갖는 파인더가 포함되어 있어도 좋다.
도 62의 (C)는 헤드 마운트 디스플레이(8200)의 외관도이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 포함한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하여, 화상 데이터 등의 영상 정보를 수신하고, 그것을 표시부(8204)에 표시한다. 본체(8203)의 카메라에 의하여 사용자의 눈알 및 눈꺼풀의 움직임을 파악하고, 그 파악한 정보를 사용하여 사용자의 시점의 좌표를 산출함으로써, 사용자의 시점을 입력 수단으로서 이용할 수 있다.
장착부(8201)는 사용자와 접촉하기 위하여 복수의 전극을 포함하여도 좋다. 본체(8203)는 사용자의 눈알의 움직임으로 전극을 흐르는 전류를 검지함으로써, 사용자의 눈의 방향을 인식하도록 구성되어도 좋다. 본체(8203)는 상기 전극을 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터하도록 구성되어도 좋다. 장착부(8201)는 온도 센서, 압력 센서, 또는 가속도 센서 등의 센서를 포함하여도 좋고, 이로써 사용자의 생체 정보를 표시부(8204)에 표시할 수 있다. 본체(8203)는 사용자의 머리의 움직임 등을 검지하여, 표시부(8204)에 표시하는 화상을 사용자의 머리의 움직임 등에 맞추어 움직이도록 구성되어도 좋다.
본 발명의 일 형태의 반도체 장치는 본체(8203)에 포함되는 집적 회로에 사용할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에 기재된 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 사용한 RF 태그의 응용예에 대하여 도 63의 (A) 내지 (F)를 참조하여 설명한다.
<RF 태그의 응용예>
RF 태그는 널리 사용되고 있으며, 예를 들어, 지폐, 동전, 유가 증권, 무기명 채권, 서류(예를 들어 운전 면허증 또는 주민등록증, 도 63의 (A) 참조), 탈 것들(예를 들어 자전거, 도 63의 (B) 참조), 포장 용기(예를 들어 포장지 또는 병, 도 63의 (C) 참조), 기록 매체(예를 들어 DVD 또는 비디오 테이프, 도 63의 (D) 참조), 개인 소지품(예를 들어 가방 또는 안경), 식품, 식물, 동물, 인체, 의류, 생활용품, 약 및 화학 약품 등의 의료품, 및 전자 기기(예를 들어 액정 표시 장치, EL 표시 장치, 텔레비전 수상기, 또는 휴대 전화) 등의 제품, 또는 제품의 태그(도 63의 (E) 및 (F) 참조)에 제공할 수 있다.
본 발명의 일 형태의 RF 태그(4000)는 표면에 붙이거나 또는 내장함으로써 제품에 고정된다. 예를 들어, RF 태그(4000)는 책의 종이에 내장함으로써, 또는 패키지의 유기 수지에 내장함으로써, 각 제품에 고정된다. 본 발명의 일 형태의 RF 태그(4000)는 크기, 두께, 및 무게를 줄일 수 있기 때문에 제품의 디자인을 망치지 않고 제품에 고정할 수 있다. 또한, 지폐, 동전, 유가 증권, 무기명 채권, 또는 서류 등에 본 발명의 일 형태의 RF 태그(4000)가 제공됨으로써 식별 기능을 가질 수 있고, 식별 기능은 위조를 방지하기 위하여 이용할 수 있다. 또한, 포장 용기, 기록 매체, 개인 소지품, 식품, 의류, 생활용품, 또는 전자 기기 등에 본 발명의 일 형태의 RF 태그를 제공함으로써, 검사 시스템 등의 시스템의 효율성을 향상시킬 수 있다. 탈 것들에도 본 발명의 일 형태의 RF 태그를 제공함으로써 도난 등에 대한 보안성을 높일 수도 있다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치를 포함하는 RF 태그를 본 실시형태에 제시된 각 용도로 사용하면, 정보의 기록 또는 판독 등의 동작을 위한 전력을 저감할 수 있기 때문에 최대 통신 거리의 증가로 이어진다. 또한, 전력이 공급되지 않는 상태에서도 정보를 매우 오랫동안 유지할 수 있기 때문에, 정보가 빈번하게 기록되거나 판독되지 않는 용도로 이 RF 태그를 바람직하게 사용할 수 있다.
본 실시형태는 본 명세서의 다른 실시형태들 및 실시예들 중 어느 것과 적절히 조합될 수 있다.
[실시예 1]
본 실시예에서는, 이온 첨가 처리 후의 산화물 반도체층(122)의 저항의 측정 결과에 대하여 설명한다.
도 64에 도시된 구조를 갖는 측정 시료를 제작하였다. 실시형태 1에서 설명한 방법으로 측정 시료를 제작하였지만, 한정되지는 않는다.
기판(100)으로서, 약 700μm의 두께를 갖는 Si 웨이퍼를 사용하였다.
절연층(110)으로서, 산화 실리콘막 및 산화질화 실리콘막을 포함하는 적층을 형성하였다.
Si 웨이퍼에 950℃에서 염산산화법을 실시하여 산화 실리콘막으로서 100nm 두께의 열산화막을 형성하였다.
플라스마 CVD법으로 300nm 두께를 갖도록 산화질화 실리콘막을 형성하였다. 퇴적 조건은 이하와 같다: 실레인 및 일산화 이질소의 가스 유량을 각각 2.3sccm 및 800sccm로 하고; 체임버 내의 압력을 다이어프램식(diaphragm-type) 바라트론 센서 및 APC 밸브를 사용하여 40Pa로 제어하고; RF 전원 주파수를 27MHz로 하고; 파워를 50W로 하고; 전극간의 거리를 15mm로 하고; 기판 가열 온도를 400℃로 하였다.
산화물 반도체층(122)으로서, 원자수비 In:Ga:Zn=1:1:1의 산화물을 사용한 50nm 두께를 갖도록 스퍼터링법으로 형성된 산화물 반도체막을 타깃으로서 사용하였다. 퇴적 조건은 이하와 같다: 체임버 내의 압력을 0.7Pa로 하고; DC 전원을 사용하고 파워를 0.5kW로 하고; Ar 가스 및 산소 가스의 스퍼터링 가스 유량을 각각 30sccm 및 15sccm로 하고; 시료와 타깃 사이의 거리를 60mm로 하고; 기판 가열 온도를 300℃로 하였다.
산화물 반도체층(122)을 형성한 후, 450℃에서 질소 분위기에서 1시간 동안 가열 처리를 수행하고 나서, 450℃에서 산소 분위기에서 1시간 동안 가열 처리를 수행하였다.
이온 첨가 처리는 이온 주입 방법으로 수행하였다. 표 1은 시료에 따라 다른 이온 주입 조건을 나타낸다.
[표 1]
Figure 112017126619568-pct00001
Hitachi Kokusai Electric Inc로 제작된 시트 저항 측정 장치 "VR-200"을 사용하여 시료에 대하여 저항 측정을 수행하였다. 도 65, 도 66, 및 도 67은 시트 저항 측정 결과를 나타낸 것이다.
도 65, 도 66, 및 도 67의 결과에서, 인, 아르곤, 또는 제논이 3.0×1014ions/cm2 이상의 도즈양으로 첨가되는 어느 시료에서도 안정적으로 저항률이 저감될 수 있다는 것이 확인된다.
10: 트랜지스터, 11: 트랜지스터, 12: 트랜지스터, 13: 트랜지스터, 14: 트랜지스터, 20: 표시 장치, 21: 표시 영역, 22: 주변 회로, 24: 표시 장치, 50: 트랜지스터, 52: 트랜지스터, 60: 용량 소자, 62: 용량 소자, 70: 발광 소자, 80: 액정 소자, 100: 기판, 103: 편광판, 105: 보호 기판, 110: 절연층, 121: 금속 산화물층, 122: 산화물 반도체층, 123: 금속 산화물층, 123a: 금속 산화물막, 123b: 금속 산화물층, 125: 저저항 영역, 130: 소스 전극층, 130b: 도전층, 140: 드레인 전극층, 150: 게이트 절연층, 150a: 절연막, 150b: 게이트 절연층, 151: 게이트 절연층, 152: 게이트 절연층, 152a: 절연막, 152b: 절연층, 160: 게이트 전극층, 160a: 도전막, 165: 도전층, 167: 이온, 170: 절연층, 172: 절연층, 173: 산소, 174: 홈부, 175: 절연층, 175b: 절연층, 176: 절연층, 180: 절연층, 190: 도전층, 195: 도전층, 197: 도전층, 200: 촬상 장치, 201: 스위치, 202: 스위치, 203: 스위치, 210: 화소부, 211: 화소, 212: 부화소, 212B: 부화소, 212G: 부화소, 212R: 부화소, 220: 광전 변환 소자, 230: 화소 회로, 231: 배선, 247: 배선, 248: 배선, 249: 배선, 250: 배선, 253: 배선, 254: 필터, 254B: 필터, 254G: 필터, 254R: 필터, 255: 렌즈, 256: 광, 257: 배선, 260: 주변 회로, 270: 주변 회로, 280: 주변 회로, 290: 주변 회로, 300: 실리콘 기판, 310: 층, 320: 층, 330: 층, 340: 층, 351: 트랜지스터, 353: 트랜지스터, 360: 포토다이오드, 361: 애노드, 362: 캐소드, 363: 저저항 영역, 365: 포토다이오드, 366: 반도체, 367: 반도체, 368: 반도체, 370: 플러그, 371: 배선, 372: 배선, 373: 배선, 374: 배선, 380: 절연층, 400: 기판, 402: 보호 기판, 403: 편광판, 410: 도전층, 415: 도전층, 418: 차광층, 420: 절연층, 430: 절연층, 440: 스페이서, 445: 격벽, 450: EL층, 460: 착색층, 470: 접착층, 473: 접착층, 474: 접착층, 475: 접착층, 476: 접착층, 480: 도전층, 490: 액정층, 510: 이방성 도전층, 530: 광학 조정층, 601: 프리커서, 602: 프리커서, 700: 기판, 701: 화소부, 702: 주사선 구동 회로, 703: 주사선 구동 회로, 704: 신호선 구동 회로, 710: 용량 배선, 712: 주사선, 713: 주사선, 714: 신호선, 716: 트랜지스터, 717: 트랜지스터, 718: 액정 소자, 719: 액정 소자, 720: 화소, 721: 스위칭용 트랜지스터, 722: 구동용 트랜지스터, 723: 용량 소자, 724: 발광 소자, 725: 신호선, 726: 주사선, 727: 전원선, 728: 공통 전극, 800: RF 태그, 801: 통신 장치, 802: 안테나, 803: 무선 신호, 804: 안테나, 805: 정류 회로, 806: 정전압 회로, 807: 복조 회로, 808: 변조 회로, 809: 논리 회로, 810: 기억 회로, 811: ROM, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 1200: 기억 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 용량 소자, 1208: 용량 소자, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 1700: 기판, 1701: 체임버, 1702: 로드 체임버, 1703: 전처리실, 1704: 체임버, 1705: 체임버, 1706: 언로드실, 1711a: 원료 공급부, 1711b: 원료 공급부, 1712a: 고속 밸브, 1712b: 고속 밸브, 1713a: 원료 도입구, 1713b: 원료 도입구, 1714: 원료 배출구, 1715: 배기 유닛, 1716: 기판 홀더, 1720: 반송실, 1750: 인터포저, 1751: 칩, 1752: 단자, 1753: 몰드 수지, 1800: 패널, 1801: 인쇄 배선 기판, 1802: 패키지, 1803: FPC, 1804: 배터리, 2100: 트랜지스터, 2200: 트랜지스터, 2201: 절연체, 2202: 배선, 2203: 플러그, 2204: 절연체, 2205: 배선, 2207: 절연체, 2211: 반도체 기판, 2212: 절연체, 2213: 게이트 전극, 2214: 게이트 절연체, 2215: 소스 및 드레인 영역들, 2800: 인버터, 2810: OS 트랜지스터, 2820: OS 트랜지스터, 2831: 신호 파형, 2832: 신호 파형, 2840: 파선, 2841: 실선, 2850: OS 트랜지스터, 2860: CMOS 인버터, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3200: 트랜지스터, 3300: 트랜지스터, 3400: 용량 소자, 4000: RF 태그, 6000: 표시 모듈, 6001: 상부 커버, 6002: 하부 커버, 6003: FPC, 6004: 터치 패널, 6005: FPC, 6006: 표시 패널, 6007: 백라이트 유닛, 6008: 광원, 6009: 프레임, 6010: 인쇄 기판, 6011: 배터리, 7101: 하우징, 7102: 하우징, 7103: 표시부, 7104: 표시부, 7105: 마이크로폰, 7106: 스피커, 7107: 조작 키, 7108: 스타일러스, 7302: 하우징, 7304: 표시부, 7311: 조작 버튼, 7312: 조작 버튼, 7313: 접속 단자, 7321: 밴드, 7322: 클래스프, 7501: 하우징, 7502: 표시부, 7503: 조작 버튼, 7504: 외부 접속 포트, 7505: 스피커, 7506: 마이크로폰, 7701: 하우징, 7702: 하우징, 7703: 표시부, 7704: 조작 키, 7705: 렌즈, 7706: 연결부, 7901: 전신주, 7902: 표시부, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8005: 결합부, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8121: 하우징, 8122: 표시부, 8123: 키보드, 8124: 포인팅 디바이스, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 9700: 자동차, 9701: 차체, 9702: 차륜, 9703: 대시보드, 9704: 라이트, 9710: 표시부, 9711: 표시부, 9712: 표시부, 9713: 표시부, 9714: 표시부, 9715: 표시부, 9721: 표시부, 9722: 표시부, 및 9723: 표시부.
본 출원은 2015년 06월 19일에 일본 특허청에 출원된 일련 번호 2015-123865의 일본 특허 출원, 2015년 06월 19일에 일본 특허청에 출원된 일련 번호 2015-124067의 일본 특허 출원, 2016년 05월 20일에 일본 특허청에 출원된 일련 번호 2016-101672의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (20)

  1. 반도체 장치로서,
    기판 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 금속 산화물층;
    상기 제 1 금속 산화물층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 2 금속 산화물층;
    상기 제 2 금속 산화물층 위의 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극층을 포함하고,
    상기 산화물 반도체층은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 제 1 영역 및 상기 제 2 영역 각각은 상기 게이트 전극층과 중첩되는 영역을 포함하고,
    상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있고,
    상기 제 2 영역은 상기 제 1 영역보다 저항이 낮은 영역을 포함하고,
    상기 제 3 영역은 상기 제 2 영역보다 저항이 낮은 영역을 포함하고,
    상기 제 2 영역 및 상기 제 3 영역 각각은 원소 N을 포함하는 영역을 포함하고,
    N은 인, 아르곤, 또는 제논인, 반도체 장치.
  2. 반도체 장치로서,
    기판 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 금속 산화물층;
    상기 제 1 금속 산화물층 위의 산화물 반도체층;
    상기 제 1 절연층 및 상기 산화물 반도체층 위의 제 2 금속 산화물층;
    상기 제 2 금속 산화물층 위의 제 1 게이트 절연층; 및
    상기 제 1 게이트 절연층 위의 게이트 전극층을 포함하고,
    상기 제 2 금속 산화물층 및 상기 제 1 게이트 절연층 각각은 상기 산화물 반도체층의 채널 폭 방향으로 상기 제 1 금속 산화물층의 측면 및 상기 산화물 반도체층의 측면과 대향하는 영역을 포함하고,
    상기 산화물 반도체층은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 제 1 영역 및 상기 제 2 영역 각각은 상기 게이트 전극층과 중첩되는 영역을 포함하고,
    상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있고,
    상기 제 2 영역은 상기 제 1 영역보다 저항이 낮은 영역을 포함하고,
    상기 제 3 영역은 상기 제 2 영역보다 저항이 낮은 영역을 포함하고,
    상기 제 2 영역 및 상기 제 3 영역 각각은 원소 N을 포함하는 영역을 포함하고,
    N은 인, 아르곤, 또는 제논인, 반도체 장치.
  3. 제 2 항에 있어서,
    제 2 게이트 절연층은 상기 제 1 게이트 절연층과 상기 게이트 전극층 사이에 있는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 영역은 상기 제 1 영역보다 높은 농도로 원소 N을 포함하는 영역을 포함하고, 상기 제 3 영역은 상기 제 2 영역보다 높은 농도로 원소 N을 포함하는 영역을 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 영역은 1×1018atoms/cm3 이상 1×1022atoms/cm3 이하의 농도로 원소 N을 포함하는 영역을 포함하는, 반도체 장치.
  6. 반도체 장치로서,
    기판 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 금속 산화물층;
    상기 제 1 금속 산화물층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 2 금속 산화물층;
    상기 제 2 금속 산화물층 위의 게이트 절연층;
    상기 제 2 금속 산화물층 위의 제 2 절연층; 및
    상기 게이트 절연층 위의 게이트 전극층을 포함하고,
    상기 게이트 절연층은 상기 게이트 전극층의 측면과 접촉되는 영역을 포함하고,
    상기 제 2 절연층은 상기 게이트 절연층과 접촉되는 영역을 포함하고,
    상기 산화물 반도체층은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 제 1 영역은 상기 게이트 전극층과 중첩되는 영역을 포함하고,
    상기 제 2 영역은 상기 게이트 절연층 또는 상기 제 2 절연층과 중첩되는 영역을 포함하고,
    상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있고,
    상기 제 2 영역 및 상기 제 3 영역 각각은 원소 N을 포함하는 영역을 포함하고,
    N은 인, 아르곤, 또는 제논인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 영역은 상기 제 1 영역보다 저항이 낮은 영역을 포함하고, 상기 제 3 영역은 상기 제 2 영역보다 저항이 낮은 영역을 포함하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 기판의 하면과 상기 게이트 전극층의 상기 측면의 접선 사이의 각도가 60° 이상 85° 이하인 영역을 더 포함하는, 반도체 장치.
  9. 반도체 장치의 제작 방법으로서,
    제 1 절연층을 기판 위에 형성하는 단계;
    제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층(stack)을 상기 제 1 절연층 위에 형성하는 단계;
    상기 제 1 금속 산화물층과 상기 제 1 산화물 반도체층을 포함하는 상기 적층을 제 1 마스크를 사용하여 섬 형상으로 에칭하여 제 2 금속 산화물층 및 제 2 산화물 반도체층을 형성하는 단계;
    제 3 금속 산화물층을 상기 제 2 산화물 반도체층 및 상기 제 1 절연층 위에 형성하는 단계;
    제 2 절연층을 상기 제 3 금속 산화물층 위에 형성하는 단계;
    상기 제 2 절연층을 평탄화 처리하여 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층의 일부를 제 2 마스크를 사용하여 에칭하여 상기 제 3 금속 산화물층에 도달하는 홈부를 갖는 제 4 절연층을 형성하는 단계;
    제 5 절연층을 상기 제 4 절연층 및 상기 제 3 금속 산화물층 위에 형성하는 단계;
    제 1 도전층을 상기 제 5 절연층 위에 형성하는 단계;
    상기 제 4 절연층이 노출될 때까지 상기 제 1 도전층 및 상기 제 5 절연층에 평탄화 처리를 수행하여 게이트 전극층 및 제 6 절연층을 형성하는 단계;
    게이트 절연층이 형성되도록 마스크로서 상기 게이트 전극층을 사용하여 상기 제 4 절연층 및 상기 제 6 절연층을 에칭하는 단계; 및
    마스크로서 상기 게이트 전극층을 사용하여 상기 제 2 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  10. 반도체 장치의 제작 방법으로서,
    제 1 절연층을 기판 위에 형성하는 단계;
    제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 상기 제 1 절연층 위에 형성하는 단계;
    상기 제 1 금속 산화물층과 상기 제 1 산화물 반도체층을 포함하는 상기 적층을 제 1 마스크를 사용하여 섬 형상으로 에칭하여 제 2 금속 산화물층 및 제 2 산화물 반도체층을 형성하는 단계;
    제 3 금속 산화물층을 상기 제 2 산화물 반도체층 및 상기 제 1 절연층 위에 형성하는 단계;
    제 1 게이트 절연층을 상기 제 3 금속 산화물층 위에 형성하는 단계;
    제 2 절연층을 상기 제 1 게이트 절연층 위에 형성하는 단계;
    상기 제 2 절연층을 평탄화 처리하여 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층의 일부를 제 2 마스크를 사용하여 에칭하여 상기 제 1 게이트 절연층에 도달하는 홈부를 갖는 제 4 절연층을 형성하는 단계;
    제 1 도전층을 상기 제 4 절연층 및 상기 제 1 게이트 절연층 위에 형성하는 단계;
    상기 제 4 절연층이 노출될 때까지 상기 제 1 도전층을 평탄화 처리하여 게이트 전극층을 형성하는 단계;
    마스크로서 상기 게이트 전극층을 사용하여 상기 제 4 절연층을 에칭하여 상기 제 1 게이트 절연층이 노출되는 영역을 제공하는 단계;
    마스크로서 상기 게이트 전극층을 사용하여 상기 제 1 게이트 절연층을 에칭하여 제 2 게이트 절연층을 형성하는 단계; 및
    상기 제 2 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  11. 반도체 장치의 제작 방법으로서,
    제 1 절연층을 기판 위에 형성하는 단계;
    제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 상기 제 1 절연층 위에 형성하는 단계;
    상기 제 1 금속 산화물층과 상기 제 1 산화물 반도체층을 포함하는 상기 적층을 제 1 마스크를 사용하여 섬 형상으로 에칭하여 제 2 금속 산화물층 및 제 2 산화물 반도체층을 형성하는 단계;
    제 3 금속 산화물층을 상기 제 2 산화물 반도체층 및 상기 제 1 절연층 위에 형성하는 단계;
    제 1 게이트 절연층을 상기 제 3 금속 산화물층 위에 형성하는 단계;
    제 2 절연층을 상기 제 1 게이트 절연층 위에 형성하는 단계;
    상기 제 2 절연층을 평탄화 처리하여 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층의 일부를 제 2 마스크를 사용하여 에칭하여 상기 제 1 게이트 절연층에 도달하는 홈부를 갖는 제 4 절연층을 형성하는 단계;
    제 5 절연층을 상기 제 4 절연층 및 상기 제 1 게이트 절연층 위에 형성하는 단계;
    제 1 도전층을 상기 제 5 절연층 위에 형성하는 단계;
    상기 제 4 절연층이 노출될 때까지 상기 제 1 도전층 및 상기 제 5 절연층을 평탄화 처리하여 게이트 전극층 및 제 6 절연층을 형성하는 단계;
    마스크로서 상기 게이트 전극층을 사용하여 상기 제 4 절연층 및 상기 제 6 절연층을 에칭하여 상기 제 1 게이트 절연층이 노출되는 영역을 제공하는 단계; 및
    상기 제 2 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  12. 반도체 장치의 제작 방법으로서,
    제 1 절연층을 기판 위에 형성하는 단계;
    제 1 금속 산화물층과 제 1 산화물 반도체층을 포함하는 적층을 상기 제 1 절연층 위에 형성하는 단계;
    상기 제 1 금속 산화물층과 상기 제 1 산화물 반도체층을 포함하는 상기 적층을 제 1 마스크를 사용하여 섬 형상으로 에칭하여 제 2 금속 산화물층 및 제 2 산화물 반도체층을 형성하는 단계;
    제 3 금속 산화물층을 상기 제 2 산화물 반도체층 및 상기 제 1 절연층 위에 형성하는 단계;
    제 2 절연층을 상기 제 3 금속 산화물층 위에 형성하는 단계;
    상기 제 2 절연층을 평탄화 처리하여 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층의 일부를 제 2 마스크를 사용하여 에칭하여 상기 제 3 금속 산화물층에 도달하는 홈부를 갖는 제 4 절연층을 형성하는 단계;
    제 5 절연층을 상기 제 4 절연층 및 상기 제 3 금속 산화물층 위에 형성하는 단계;
    제 1 도전층을 상기 제 5 절연층 위에 형성하는 단계;
    상기 제 4 절연층이 노출될 때까지 상기 제 1 도전층 및 상기 제 5 절연층을 평탄화 처리하여 게이트 전극층 및 제 6 절연층을 형성하는 단계;
    마스크로서 상기 게이트 전극층을 사용하여 상기 제 4 절연층 및 상기 제 6 절연층을 에칭하여 상기 게이트 전극층의 측면과 접촉되는 영역을 포함하는 게이트 절연층 및 상기 게이트 절연층과 접촉되는 영역을 포함하는 제 7 절연층을 형성하는 단계; 및
    상기 제 2 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  13. 제 12 항에 있어서,
    상기 반도체 장치는 상기 기판의 하면과 상기 게이트 전극층의 상기 측면의 접선 사이의 각도가 60° 이상 85° 이하인 영역을 포함하는, 반도체 장치의 제작 방법.
  14. 삭제
  15. 반도체 장치의 제작 방법으로서,
    절연층을 산화물 반도체층 위에 형성하는 단계;
    홈을 상기 절연층에 형성하는 단계;
    도전막의 일부가 상기 홈에 제공되도록 상기 도전막을 상기 절연층 위에 형성하는 단계;
    상기 도전막의 상기 일부가 상기 홈에 잔존되도록 상기 도전막을 부분적으로 제거하여 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층을 형성한 후에 상기 산화물 반도체층과 중첩되는 상기 절연층의 적어도 일부가 제거되도록 상기 절연층을 에칭하는 단계; 및
    상기 절연층을 에칭한 후에 상기 게이트 전극층을 마스크로서 사용하여 상기 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  16. 반도체 장치의 제작 방법으로서,
    산화물 반도체층을 형성하는 단계;
    금속 산화물막을 상기 산화물 반도체층 위에 형성하는 단계;
    절연층을 상기 금속 산화물막 위에 형성하는 단계;
    홈을 상기 절연층 위에 형성하는 단계;
    절연막의 일부가 상기 홈에 제공되도록 상기 절연층 위에 상기 절연막을 형성하는 단계;
    도전막의 일부가 상기 홈에 제공되도록 상기 절연막 위에 상기 도전막을 형성하는 단계;
    상기 도전막의 상기 일부가 상기 홈에 잔존되도록 상기 도전막을 부분적으로 제거하고 그리고 상기 절연막을 제거하여 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층을 형성한 후에 상기 절연층을 제거하는 단계; 및
    상기 절연층을 제거한 후에 상기 게이트 전극층을 마스크로서 사용하여 상기 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  17. 반도체 장치의 제작 방법으로서,
    절연층을 산화물 반도체층 위에 형성하는 단계;
    전자빔 노광에 의하여 레지스트 마스크를 형성하는 단계;
    상기 레지스트 마스크를 사용하여 상기 절연층을 에칭하여 홈을 상기 절연층에 형성하는 단계;
    도전막의 일부가 상기 홈에 제공되도록 상기 절연층 위에 상기 도전막을 형성하는 단계;
    상기 도전막을 평탄화 처리하여 상기 도전막의 상기 일부가 상기 홈에 잔존되도록 상기 도전막을 부분적으로 제거함으로써 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층을 형성한 후에 상기 절연층을 제거하는 단계; 및
    상기 절연층을 제거한 후에 상기 게이트 전극층을 마스크로서 사용하여 상기 산화물 반도체층에 이온을 첨가하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  18. 제 9 항 내지 제 12 항 및 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    인, 아르곤, 또는 제논이 상기 이온으로서 첨가되는, 반도체 장치의 제작 방법.
  19. 제 9 항 내지 제 12 항 및 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    첨가된 상기 이온의 도즈양은 1×1014ions/cm2 이상 5×1016ions/cm2 이하인, 반도체 장치의 제작 방법.
  20. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 기판 위에 형성되고,
    상기 반도체 장치는 상기 기판의 하면과 상기 게이트 전극층의 측면의 접선 사이의 각도가 60° 이상 85° 이하인 영역을 포함하는, 반도체 장치의 제작 방법.
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