TWI699835B - 半導體裝置、其製造方法以及電子裝置 - Google Patents

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Abstract

一種半導體裝置，包括：基板上的第一絕緣層；第一絕緣層上的第一金屬氧化物層；第一金屬氧化物層上的氧化物半導體層；氧化物半導體層上的第二金屬氧化物層；第二金屬氧化物層上的閘極絕緣層；第二金屬氧化物層上的第二絕緣層；以及閘極絕緣層上的閘極電極層，其中，閘極絕緣層包括與閘極電極層的側面接觸的區域，第二絕緣層包括與閘極絕緣層接觸的區域，氧化物半導體層包括第一區域至第三區域，第一區域包括與閘極電極層重疊的區域，第二區域包括與閘極絕緣層或第二絕緣層重疊的區域，第二區域在第一區域和第三區域之間，並且，第二區域及第三區域包括含有元素N(N為磷、氬、氙)的區域。

Description

半導體裝置、其製造方法以及電子裝置
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。尤其是，本發明例如係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、攝像裝置、這些裝置的驅動方法或製造方法。本發明的一個實施方式尤其涉及半導體裝置或其製造方法。
注意，本說明書等中的半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電晶體、半導體電路為半導體裝置的一個實施方式。另外，記憶體裝置、顯示裝置、電子裝置有時包括半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體膜來構成電晶體的技術受到關注。該電晶體被廣泛地應用於集成電路(IC)、影像顯示裝置(顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到關注。
例如，專利文獻1公開了一種電晶體，該電晶體的活性層包括包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物半導體層。
[專利文獻1]日本專利申請公開第2006-165528號公報
在製造將電晶體高集成化的半導體裝置時，電晶體的微型化是不可缺少的。然而，在使電晶體微型化時，電晶體的寄生電容的增加成為問題。
例如，當電晶體進行工作時，在電晶體的通道中(例如，源極電極和汲極電極之間)存在寄生電容的情況下，需要寄生電容的充電的時間。這導致電晶體的回應性的下降，甚至導致半導體裝置的回應性的下降。
另外，隨著電晶體的微型化的發展，控制電晶體的形狀變難。在製程中產生的電晶體形狀的不均勻給電晶體的特性、可靠性帶來很大的影響。
於是，本發明的一個實施方式的目的之一是減少電晶體的寄生電容。另外，本發明的一個實施方式的目的之一是提供一種能夠進行高速工作的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種電特性良好的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個實施方式的目的之一是降低起因於電晶體或半導體裝置的製程的特性偏差。另外，本發明的一個實施方式的目的之一是提供一種包括氧缺陷少的氧化物半導體層的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種可以以簡單的製程形成的半導體裝置。另外，本發明 的一個實施方式的目的之一是提供一種具有可以降低氧化物半導體層附近的介面能階密度的結構的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種上述半導體裝置的製造方法。
注意，這些目的的記載並不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，這些目的以外的目的從說明書、圖式、申請專利範圍等的記載中是顯而易見的，並且可以從所述記載中抽取。
(1)本發明的一個實施方式是一種半導體裝置，包括：基板上的第一絕緣層；第一絕緣層上的第一金屬氧化物層；第一金屬氧化物層上的氧化物半導體層；氧化物半導體層上的第二金屬氧化物層；第二金屬氧化物層上的閘極絕緣層；以及閘極絕緣層上的閘極電極層，其中，氧化物半導體層包括第一區域至第三區域，第一區域及第二區域包括與閘極電極層重疊的區域，第二區域在第一區域和第三區域之間，第二區域包括其電阻比第一區域低的區域，第三區域包括其電阻比第二區域低的區域，並且，第二區域及第三區域包括含有元素N(N為磷、氬、氙)的區域。
(2)本發明的另一個實施方式是一種半導體裝置，包括：基板上的第一絕緣層；第一絕緣層上的第一金屬氧化物層；第一金屬氧化物層上的氧化物半導體層；第一絕緣層；氧化物半導體層上的第二金屬氧化物層；第二金屬氧化物層上的第一閘極絕緣層；以及第一閘極絕緣層上的閘極電極層，其中，第二金屬氧化物層及第一閘極絕緣層包括與第一金屬氧化物層的側面及氧化物半導體層的側面相對的區域，氧化物半導體層包括第一區域至第三區域，第一區域及第二區域包括 與閘極電極層重疊的區域，第二區域在第一區域和第三區域之間，第二區域包括其電阻比第一區域低的區域，第三區域包括其電阻比第二區域低的區域，並且，第二區域及第三區域包括含有元素N(N為磷、氬、氙)的區域。
(3)本發明的另一個實施方式是根據(2)所述的半導體裝置，其中第二閘極絕緣層在第一閘極絕緣層和閘極電極層之間。
(4)本發明的另一個實施方式是根據(1)至(3)中的任一項所述的半導體裝置，其中第二區域包括其元素N的濃度比第一區域高的區域，並且第三區域包括其元素N的濃度比第二區域高的區域。
(5)本發明的另一個實施方式是根據(1)至(4)中的任一項所述的半導體裝置，其中第三區域包括元素N的濃度為1×1018atoms/cm3以上且1×1022atoms/cm3以下的區域。
(6)本發明的一個實施方式是一種半導體裝置，包括：基板上的第一絕緣層；第一絕緣層上的第一金屬氧化物層；第一金屬氧化物層上的氧化物半導體層；氧化物半導體層上的第二金屬氧化物層；第二金屬氧化物層上的閘極絕緣層；第二金屬氧化物層上的第二絕緣層；以及閘極絕緣層上的閘極電極層，其中，閘極絕緣層包括與閘極電極層的側面接觸的區域，第二絕緣層包括與閘極絕緣層接觸的區域，氧化物半導體層包括第一區域至第三區域，第一區域包括與閘極電極層重疊的區域，第二區域包括與閘極絕緣層或第二絕緣層重疊的區域，第二區域在第一區域和第三區域之間，並且，第二區域及第三區域包括含有元素N(N為磷、氬、氙)的區域。
(7)本發明的另一個實施方式是根據(6)所述的半導體裝置，其中第二區域包括其電阻比第一區域低的區域，並且第三區域包括其 電阻比第二區域低的區域。
(8)本發明的另一個實施方式是根據(6)或(7)所述的半導體裝置，包括基板底面和閘極電極層的側面的切線之間的角度為60度以上且85度以下的區域。
(9)本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣層；在第一絕緣層上形成第一金屬氧化物層及第一氧化物半導體層的疊層；藉由利用第一遮罩將包括第一金屬氧化物層及第一氧化物半導體層的疊層蝕刻為島狀來形成第二金屬氧化物層及第二氧化物半導體層；在第二氧化物半導體層及第一絕緣層上形成第三金屬氧化物層；在第三金屬氧化物層上形成第二絕緣層；藉由對第二絕緣層進行平坦化處理形成第三絕緣層；藉由利用第二遮罩對第三絕緣層的一部分進行蝕刻來形成具有到達第三金屬氧化物層的槽部的第四絕緣層；在第四絕緣層及第三金屬氧化物層上形成第五絕緣層；在第五絕緣層上形成第一導電層；藉由對第一導電層及第五絕緣層進行平坦化處理直到第四絕緣層露出來形成閘極電極層及第六絕緣層；藉由將閘極電極層用作遮罩對第四絕緣層及第六絕緣層進行蝕刻來形成閘極絕緣層；以及藉由將閘極電極層用作遮罩對第二氧化物半導體層進行離子添加來形成源極區域及汲極區域。
(10)本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣層；在第一絕緣層上形成第一金屬氧化物層及第一氧化物半導體層的疊層；藉由利用第一遮罩將第一金屬氧化物層及第一氧化物半導體層的疊層蝕刻為島狀來形成第二金屬氧化物層及第二氧化物半導體層；在第二氧化物半導體層及第一絕緣層上形成第三金屬氧化物層；第三金屬氧化物層上形成第一閘極絕緣層；在第一閘極絕緣層上形成第二絕緣層；藉由對第二絕緣層進行平坦化處理形成第三絕緣層；藉由利用第二遮罩對第三絕緣層的一 部分進行蝕刻來形成具有到達第一閘極絕緣層的槽部的第四絕緣層；在第四絕緣層及第一閘極絕緣層上形成第一導電層；藉由對第一導電層進行平坦化處理直到第四絕緣層露出來形成閘極電極層；藉由將閘極電極層用作遮罩對第四絕緣層進行蝕刻來設置第一閘極絕緣層露出的區域；藉由將閘極電極層用作遮罩對第一絕緣層進行蝕刻來形成第二閘極絕緣層；以及藉由對第二氧化物半導體層進行離子添加來形成源極區域及汲極區域。
(11)本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣層；在第一絕緣層上形成第一金屬氧化物層及第一氧化物半導體層的疊層；藉由利用第一遮罩將第一金屬氧化物層及第一氧化物半導體層的疊層蝕刻為島狀來形成第二金屬氧化物層及第二氧化物半導體層；在第二氧化物半導體層及第一絕緣層上形成第三金屬氧化物層；第三金屬氧化物層上形成第一閘極絕緣層；在第一閘極絕緣層上形成第二絕緣層；藉由對第二絕緣層進行平坦化處理形成第三絕緣層；藉由利用第二遮罩對第三絕緣層的一部分進行蝕刻來形成具有到達第一閘極絕緣層的槽部的第四絕緣層；在第四絕緣層及第一閘極絕緣層上形成第五絕緣層；在第五絕緣層上形成第一導電層；藉由對第一導電層及第五絕緣層進行平坦化處理直到第四絕緣層露出來形成閘極電極層及第六絕緣層；藉由將閘極電極層用作遮罩對第四絕緣層及第六絕緣層進行蝕刻來設置第一閘極絕緣層露出的區域；以及藉由對第二氧化物半導體層進行離子添加來形成源極區域及汲極區域。
(12)本發明的另一個實施方式是根據(9)至(11)中任一項所述的半導體裝置的製造方法，其中作為離子添加磷、氬或氙。
(13)本發明的另一個實施方式是根據(9)至(12)中任一項所述的半導體裝置的製造方法，其中被添加的離子的劑量為 1×1014ions/cm2以上且5×1016ions/cm2以下。
(14)本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣層；在第一絕緣層上形成第一金屬氧化物層及第一氧化物半導體層的疊層；藉由利用第一遮罩將第一金屬氧化物層及第一氧化物半導體層的疊層蝕刻為島狀來形成第二金屬氧化物層及第二氧化物半導體層；在第二氧化物半導體層及第一絕緣層上形成第三金屬氧化物層；第三金屬氧化物層上形成第二絕緣層；藉由對第二絕緣層進行平坦化處理形成第三絕緣層；藉由利用第二遮罩對第三絕緣層的一部分進行蝕刻來形成具有到達第三金屬氧化物層的槽部的第四絕緣層；在第四絕緣層及第三金屬氧化物層上形成第五絕緣層；在第五絕緣層上形成第一導電層；藉由對第一導電層及第五絕緣層進行平坦化處理直到第四絕緣層露出來形成閘極電極層及第六絕緣層；藉由將閘極電極層用作遮罩對第四絕緣層及第六絕緣層進行蝕刻來形成包括與閘極電極層的側面接觸的區域的閘極絕緣層及包括與閘極絕緣層接觸的區域的第七絕緣層；以及藉由對第二氧化物半導體層進行離子添加來形成源極區域及汲極區域。
(15)本發明的另一個實施方式是根據(14)所述的半導體裝置的製造方法，其中作為離子添加磷、氬或氙。
(16)本發明的另一個實施方式是根據(14)或(15)所述的半導體裝置的製造方法，其中被添加的離子的劑量為1×1014ions/cm2以上且5×1016ions/cm2以下。
(17)本發明的另一個實施方式是根據(14)至(16)中任一項所述的半導體裝置的製造方法，該半導體裝置包括閘極電極層的側面切線和基板的底面之間的角度為60度以上且85度以下的區域。
(18)本發明的另一個實施方式是一種電子裝置，包括根據(1)至(8)中任一項所述的半導體裝置、外殼以及揚聲器。
因此，藉由使用本發明的一個實施方式，可以減少電晶體的寄生電容，並且可以提供一種能夠進行高速工作的半導體裝置。另外，可以提供一種電特性良好的半導體裝置。另外，可以提供一種可靠性高的半導體裝置。另外，可以降低起因於電晶體或半導體裝置的製程的特性偏差。另外，可以提供一種包括氧缺陷少的氧化物半導體層的半導體裝置。另外，可以提供一種可以以簡單的製程製造的半導體裝置。另外，可以提供一種具有可以降低氧化物半導體層的介面的介面能階密度的結構的半導體裝置。另外，可以提供一種功耗低的半導體裝置。另外，可以提供一種新穎的半導體裝置等。另外，可以提供一種上述半導體裝置的製造方法。
注意，這些效果的記載並不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，這些效果以外的效果從說明書、圖式、申請專利範圍等的記載中是顯而易見的，並且可以從所述記載中抽取。
10‧‧‧電晶體
11‧‧‧電晶體
12‧‧‧電晶體
13‧‧‧電晶體
14‧‧‧電晶體
20‧‧‧顯示裝置
21‧‧‧顯示區域
22‧‧‧週邊電路
24‧‧‧顯示裝置
50‧‧‧電晶體
52‧‧‧電晶體
60‧‧‧電容元件
62‧‧‧電容元件
70‧‧‧發光元件
80‧‧‧液晶元件
100‧‧‧基板
103‧‧‧偏光板
105‧‧‧保護基板
110‧‧‧絕緣層
121‧‧‧金屬氧化物層
122‧‧‧氧化物半導體層
123‧‧‧金屬氧化物層
123a‧‧‧金屬氧化物膜
123b‧‧‧金屬氧化物層
125‧‧‧低電阻區域
130‧‧‧源極電極層
130b‧‧‧導電層
140‧‧‧汲極電極層
150‧‧‧閘極絕緣層
150a‧‧‧絕緣膜
150b‧‧‧閘極絕緣層
151‧‧‧閘極絕緣層
152‧‧‧閘極絕緣層
152a‧‧‧絕緣膜
152b‧‧‧絕緣層
160‧‧‧閘極電極層
160a‧‧‧導電膜
165‧‧‧導電層
167‧‧‧離子
170‧‧‧絕緣層
172‧‧‧絕緣層
173‧‧‧氧
174‧‧‧槽部
175‧‧‧絕緣層
175b‧‧‧絕緣層
176‧‧‧絕緣層
180‧‧‧絕緣層
190‧‧‧導電層
195‧‧‧導電層
197‧‧‧導電層
200‧‧‧撮像裝置
201‧‧‧開關
202‧‧‧開關
203‧‧‧開關
210‧‧‧像素部
211‧‧‧像素
212‧‧‧子像素
212B‧‧‧子像素
212G‧‧‧子像素
212R‧‧‧子像素
220‧‧‧光電轉換元件
230‧‧‧像素電路
231‧‧‧佈線
247‧‧‧佈線
248‧‧‧佈線
249‧‧‧佈線
250‧‧‧佈線
253‧‧‧佈線
254‧‧‧濾光片
254B‧‧‧濾光片
254G‧‧‧濾光片
254R‧‧‧濾光片
255‧‧‧透鏡
256‧‧‧光
257‧‧‧佈線
260‧‧‧週邊電路
270‧‧‧週邊電路
280‧‧‧週邊電路
290‧‧‧週邊電路
300‧‧‧矽基板
310‧‧‧層
320‧‧‧層
330‧‧‧層
340‧‧‧層
351‧‧‧電晶體
353‧‧‧電晶體
360‧‧‧光電二極體
361‧‧‧陽極
362‧‧‧陰極
363‧‧‧低電阻區域
365‧‧‧光電二極體
366‧‧‧半導體
367‧‧‧半導體
368‧‧‧半導體
370‧‧‧插頭
371‧‧‧佈線
372‧‧‧佈線
373‧‧‧佈線
374‧‧‧佈線
380‧‧‧絕緣層
400‧‧‧基板
402‧‧‧保護基板
403‧‧‧偏光板
410‧‧‧導電層
415‧‧‧導電層
418‧‧‧遮光層
420‧‧‧絕緣層
430‧‧‧絕緣層
440‧‧‧間隔物
445‧‧‧分隔壁
450‧‧‧EL層
460‧‧‧彩色層
470‧‧‧黏合層
473‧‧‧黏合層
474‧‧‧黏合層
475‧‧‧黏合層
476‧‧‧黏合層
480‧‧‧導電層
490‧‧‧液晶層
510‧‧‧各向異性導電層
530‧‧‧光學調整層
601‧‧‧前驅物
602‧‧‧前驅物
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧掃描線
713‧‧‧掃描線
714‧‧‧信號線
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧切換電晶體
722‧‧‧驅動電晶體
723‧‧‧電容元件
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共用電極
800‧‧‧RF標籤
801‧‧‧通訊器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧定電壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
1700‧‧‧基板
1701‧‧‧處理室
1702‧‧‧裝載室
1703‧‧‧前處理室
1704‧‧‧處理室
1705‧‧‧處理室
1706‧‧‧卸載室
1711a‧‧‧原料供應部
1711b‧‧‧原料供應部
1712a‧‧‧高速閥
1712b‧‧‧高速閥
1713a‧‧‧原料導入口
1713b‧‧‧原料導入口
1714‧‧‧原料排出口
1715‧‧‧排氣裝置
1716‧‧‧基板支架
1720‧‧‧傳送室
1750‧‧‧插板
1751‧‧‧晶片
1752‧‧‧端子
1753‧‧‧模鑄樹脂
1800‧‧‧面板
1801‧‧‧印刷線路板
1802‧‧‧封裝
1803‧‧‧FPC
1804‧‧‧電池
2100‧‧‧電晶體
2200‧‧‧電晶體
2201‧‧‧絕緣體
2202‧‧‧佈線
2203‧‧‧插頭
2204‧‧‧絕緣體
2205‧‧‧佈線
2207‧‧‧絕緣體
2211‧‧‧半導體基板
2212‧‧‧絕緣體
2213‧‧‧閘極電極
2214‧‧‧閘極絕緣體
2215‧‧‧源極區域及汲極區域
2800‧‧‧反相器
2810‧‧‧OS電晶體
2820‧‧‧OS電晶體
2831‧‧‧信號波形
2832‧‧‧信號波形
2840‧‧‧虛線
2841‧‧‧實線
2850‧‧‧OS電晶體
2860‧‧‧CMOS反相器
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RF標籤
6000‧‧‧顯示模組
6001‧‧‧上蓋
6002‧‧‧下蓋
6003‧‧‧FPC
6004‧‧‧觸控面板
6005‧‧‧FPC
6006‧‧‧顯示面板
6007‧‧‧背光單元
6008‧‧‧光源
6009‧‧‧框架
6010‧‧‧印刷電路板
6011‧‧‧電池
7101‧‧‧外殼
7102‧‧‧外殼
7103‧‧‧顯示部
7104‧‧‧顯示部
7105‧‧‧麥克風
7106‧‧‧揚聲器
7107‧‧‧操作鍵
7108‧‧‧觸控筆
7302‧‧‧外殼
7304‧‧‧顯示部
7311‧‧‧操作按鈕
7312‧‧‧操作按鈕
7313‧‧‧連接端子
7321‧‧‧腕帶
7322‧‧‧錶帶扣
7501‧‧‧外殼
7502‧‧‧顯示部
7503‧‧‧操作按鈕
7504‧‧‧外部連接埠
7505‧‧‧揚聲器
7506‧‧‧麥克風
7701‧‧‧外殼
7702‧‧‧外殼
7703‧‧‧顯示部
7704‧‧‧操作鍵
7705‧‧‧透鏡
7706‧‧‧連接部
7901‧‧‧電線杆
7902‧‧‧顯示部
8000‧‧‧照相機
8001‧‧‧外殼
8002‧‧‧顯示部
8003‧‧‧操作按鈕
8004‧‧‧快門按鈕
8005‧‧‧連接部
8006‧‧‧透鏡
8100‧‧‧取景器
8101‧‧‧外殼
8102‧‧‧顯示部
8103‧‧‧按鈕
8121‧‧‧外殼
8122‧‧‧顯示部
8123‧‧‧鍵盤
8124‧‧‧指向裝置
8200‧‧‧頭戴顯示器
8201‧‧‧安裝部
8202‧‧‧透鏡
8203‧‧‧主體
8204‧‧‧顯示部
8205‧‧‧電纜
8206‧‧‧電池
9700‧‧‧汽車
9701‧‧‧車體
9702‧‧‧車輪
9703‧‧‧儀表板
9704‧‧‧燈
9710‧‧‧顯示部
9711‧‧‧顯示部
9712‧‧‧顯示部
9713‧‧‧顯示部
9714‧‧‧顯示部
9715‧‧‧顯示部
9721‧‧‧顯示部
9722‧‧‧顯示部
9723‧‧‧顯示部
在圖式中：圖1A至圖1C是說明電晶體的俯視圖及剖面圖；圖2A和圖2B是說明電晶體的剖面圖及能帶圖的模式圖；圖3A至圖3D是說明ALD成膜原理的圖；圖4A和圖4B是ALD裝置的示意圖；圖5A至圖5C是說明電晶體的製造方法的俯視圖及剖面圖；圖6A至圖6C是說明電晶體的製造方法的俯視圖及剖面圖；圖7A至圖7C是說明電晶體的製造方法的俯視圖及剖面圖； 圖8A至圖8C是說明電晶體的製造方法的俯視圖及剖面圖；圖9A至圖9C是說明電晶體的製造方法的俯視圖及剖面圖；圖10A至圖10C是說明電晶體的製造方法的俯視圖及剖面圖；圖11A至圖11C是說明電晶體的製造方法的俯視圖及剖面圖；圖12A至圖12C是說明電晶體的製造方法的俯視圖及剖面圖；圖13A至圖13C是說明電晶體的製造方法的俯視圖及剖面圖；圖14A至圖14C是說明電晶體的俯視圖及剖面圖；圖15A至圖15C是說明電晶體的俯視圖及剖面圖；圖16A至圖16C是說明電晶體的製造方法的俯視圖及剖面圖；圖17A至圖17C是說明電晶體的製造方法的俯視圖及剖面圖；圖18A至圖18C是說明電晶體的製造方法的俯視圖及剖面圖；圖19A至圖19C是說明電晶體的俯視圖及剖面圖；圖20A至圖20C是說明電晶體的製造方法的俯視圖及剖面圖；圖21A至圖21C是說明電晶體的製造方法的俯視圖及剖面圖；圖22A至圖22C是說明電晶體的俯視圖及剖面圖；圖23A至圖23C是說明電晶體的製造方法的俯視圖及剖面圖；圖24A至圖24C是說明電晶體的製造方法的俯視圖及剖面圖；圖25A至圖25C是說明電晶體的製造方法的俯視圖及剖面圖；圖26A至圖26C是說明電晶體的製造方法的俯視圖及剖面圖；圖27A至圖27C是說明電晶體的俯視圖及剖面圖；圖28A至圖28C是說明電晶體的製造方法的俯視圖及剖面圖；圖29A至圖29C是說明電晶體的製造方法的俯視圖及剖面圖；圖30A至圖30C是說明電晶體的製造方法的俯視圖及剖面圖；圖31A至圖31C是說明電晶體的製造方法的俯視圖及剖面圖；圖32A至圖32C是說明電晶體的製造方法的俯視圖及剖面圖；圖33A至圖33C是說明電晶體的俯視圖及剖面圖；圖34A至圖34C是說明電晶體的俯視圖及剖面圖；圖35A至圖35C是說明電晶體的俯視圖及剖面圖；圖36A至圖36C是說明電晶體的俯視圖及剖面圖； 圖37A至圖37E是示出藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析結果以及CAAC-OS的選區電子繞射圖案；圖38A至圖38E是CAAC-OS的剖面TEM影像、平面TEM影像及藉由對上述影像進行分析而獲取的影像；圖39A至圖39D示出nc-OS的電子繞射圖案及nc-OS的剖面TEM影像；圖40A和圖40B是a-like OS的剖面TEM影像；圖41是示出因電子照射導致的In-Ga-Zn氧化物的結晶部的變化的圖；圖42A至圖42D是半導體裝置的剖面圖及電路圖；圖43A至圖43C是半導體裝置的剖面圖及電路圖；圖44A和圖44B是示出撮像裝置的平面圖；圖45A和圖45B是示出撮像裝置的像素的平面圖；圖46A和圖46B是示出撮像裝置的剖面圖；圖47A和圖47B是示出撮像裝置的剖面圖；圖48A至圖48C是用來說明本發明的一個實施方式的半導體裝置的電路圖及時序圖；圖49A至圖49C是用來說明本發明的一個實施方式的半導體裝置的圖表及電路圖；圖50A和圖50B是用來說明本發明的一個實施方式的半導體裝置的電路圖及時序圖；圖51A和圖51B是用來說明本發明的一個實施方式的半導體裝置的電路圖及時序圖；圖52是說明RF標籤的結構例子的圖；圖53是說明CPU的結構例子的圖；圖54是記憶元件的電路圖；圖55A至圖55C是說明顯示裝置的結構例子的圖及像素的電路圖；圖56A和圖56B是液晶顯示裝置的俯視圖及剖面圖； 圖57A和圖57B是顯示裝置的俯視圖及剖面圖；圖58是說明顯示模組的圖；圖59A是表示使用引線框型插板的封裝的剖面結構的透視圖，圖59B是表示模組的結構的圖；圖60A至圖60E是說明電子裝置的圖；圖61A至圖61D是說明電子裝置的圖；圖62A至圖62C是說明電子裝置的圖；圖63A至圖63F是說明電子裝置的圖；圖64是測量用樣本的剖面圖；圖65是離子植入後的測量用樣本的片電阻測量結果；圖66是離子植入後的測量用樣本的片電阻測量結果；圖67是離子植入後的測量用樣本的片電阻測量結果圖68為說明樣本的XRD譜的測定結果的圖；圖69A至圖69L為說明樣本的TEM影像及電子繞射圖案的圖；圖70A至圖70C為說明樣本的EDX面分析影像的圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限制於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。注意，有時在不同的圖式中適當地省略或改變相同組件的陰影。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連 接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也記載於圖式或文中。
在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件和負載等)，並且X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件和負載等)連接的情況。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件、負載等)。此外，開關具有控制導通或關閉的功能。換言之，開關具有其成為導通狀態(導通狀態)或非導通狀態(關閉狀態)而控制是否使電流流過的功能。或者，開關具有選擇並切換電流路徑的功能。另外，X和Y電連接的情況包括X與Y直接連接的情況。
作為X和Y在功能上連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠在功能上連接X和Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、γ(伽瑪)校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移器電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝器電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使 在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
此外，當明確地記載為“X與Y電連接”時，在本說明書等中公開了如下情況；X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確記載為“電連接”時，在本說明書等中公開了與只明確記載為“連接”的情況相同的內容。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表示為如下。
例如，可以表示為“X、Y、電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)互相電連接，並按X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y的順序電連接”。或者，可以表示為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表示為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表示方法規定電路結構中的連接順序，可以區別電晶體的源極 (或第一端子等)與汲極(或第二端子等)而決定技術範圍。
另外，作為其他表示方法，例如可以表示為“電晶體的源極(或第一端子等)至少藉由第一連接路徑與X電連接，上述第一連接路徑不具有第二連接路徑，上述第二連接路徑是電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，上述第一連接路徑是藉由Z1的路徑，電晶體的汲極(或第二端子等)至少藉由第三連接路徑與Y電連接，上述第三連接路徑不具有上述第二連接路徑，上述第三連接路徑是藉由Z2的路徑”。或者，也可以表示為“電晶體的源極(或第一端子等)至少在第一連接路徑上藉由Z1與X電連接，上述第一連接路徑不具有第二連接路徑，上述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極(或第二端子等)至少在第三連接路徑上藉由Z2與Y電連接，上述第三連接路徑不具有上述第二連接路徑”。或者，也可以表示為“電晶體的源極(或第一端子等)至少經過第一電路徑，藉由Z1與X電連接，上述第一電路徑不具有第二電路徑，上述第二電路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電路徑，電晶體的汲極(或第二端子等)至少經過第三電路徑，藉由Z2與Y電連接，上述第三電路徑不具有第四電路徑，上述第四電路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電路徑”。藉由使用與這些例子同樣的表述方法規定電路結構中的連接路徑，可以區別電晶體的源極(或第一端子等)和汲極(或第二端子等)來確定技術範圍。
注意，這種表示方法是一個例子，不侷限於上述表示方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
另外，即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分用作電極時，一個導電 膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
〈關於說明圖式的記載的附記〉
在本說明書中，為了方便起見，使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地換詞句。
另外，“上”或“下”這樣的術語不限定於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，如果是“絕緣層A上的電極B”的表述，則不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
為了便於說明，在圖式中，任意示出大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。圖式是為了明確起見而示意性地示出的，而不侷限於圖式所示的形狀或數值等。
在俯視圖(也稱為平面圖、佈局圖)或透視圖等的圖式中，為了 明確起見，有時省略部分組件。
另外，在是“相同”的情況下，既可以具有相同的面積，又可以具有相同的形狀。由於製程的關係，而組件的形狀有可能不是完全相同，所以“大致相同”也可以稱為“相同”。
〈關於可更換的記載的附記〉
在本說明書等中，當說明電晶體的連接關係時，表達為“源極和汲極中的一個”(或者第一電極或第一端子)，或“源極和汲極中的另一個”(或者第二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等而調換的緣故。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
注意，在本說明書等中，“電極”或“佈線”這樣的術語不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”這樣的術語還包括多個“電極”或“佈線”被形成為一體的情況等。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道區域，並且電流能夠流過汲極、通道區域以及源極。
在此，因為源極和汲極根據電晶體的結構或工作條件等而調換，所以很難限定哪個是源極哪個是汲極。因此，有時不將用作源極的部分或用作汲極的部分稱為源極或汲極，而將源極和汲極中的一個稱為第一電極並將源極和汲極中的另一個稱為第二電極。
注意，本說明書所使用的“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附記的，而不是用於在數目方面上進行限制的。
另外，在本說明書等中，在顯示面板的基板上安裝有例如FPC(Flexible Printed Circuit：軟性印刷電路板)或TCP(Tape Carrier Package：捲帶式封裝)等的裝置或在基板上以COG(Chip On Glass：晶粒玻璃接合)方式直接安裝有IC(集成電路)的裝置有時被稱為顯示裝置。
在本說明書等中，根據情形或狀況，可以互相調換“膜”和“層”的詞句。例如，有時可以將“導電層”換稱為“導電膜”。此外，有時可以將“絕緣膜”換稱為“絕緣層”。
〈關於詞句的定義的附記〉
下面，對在本說明書等中沒有提及的詞句的定義進行說明。
在本說明書中，“溝槽”或“槽”等是指細帶狀的凹部。
〈關於連接〉
在本說明書等中，“A與B連接”除了包括A與B直接連接的情況以外，還包括A與B電連接的情況。在此，“A與B電連接”是指當在A與B之間存在具有某種電作用的物件時，能夠在A和B之間進行電信號的授受。
注意，在一個實施方式中說明的內容(或者其一部分)可以應用於、組合於或者替換成在該實施方式中說明的其他內容(或者其一部 分)和/或在其他的一個或多個實施方式中說明的內容(或者其一部分)。
注意，在實施方式中描述的內容是指在各實施方式中利用各種圖式簡單說明的內容或在說明書的文章中記載的內容。
另外，藉由在一個實施方式中示出的圖式(或者可以是其一部分)與該圖式的其他部分、在該實施方式中示出的其他圖式(或者可以是其一部分)和/或在一個或多個其他實施方式中示出的圖式(或者可以是其一部分)組合，可以構成更多圖式。
實施方式1
在本實施方式中，使用圖式對本發明的一個實施方式的半導體裝置以及其製造方法進行說明。
〈電晶體10的結構〉
圖1A、圖1B以及圖1C是本發明的一個實施方式的電晶體10的俯視圖及剖面圖。圖1A是俯視圖，圖1B是沿著圖1A所示的點劃線A1-A2的剖面圖，圖1C是沿著圖1A所示的點劃線A3-A4的剖面圖。注意，在圖1A中，為了明確起見，放大、縮小或省略一部分的組件。有時將點劃線A1-A2的方向稱為通道長度方向，將點劃線A3-A4的方向稱為通道寬度方向。
電晶體10包括基板100、絕緣層110、金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、低電阻區域125、閘極絕緣層150、閘極電極層160、絕緣層180、導電層190及導電層195。
絕緣層110設置在基板100上。
金屬氧化物層121設置在絕緣層110上。
氧化物半導體層122設置在金屬氧化物層121上。另外，氧化物半導體層122包括低電阻區域125。低電阻區域包含氫、氮、氦、氖、氬、氪、氙、硼、磷、鎢及鋁中的一種以上。低電阻區域125具有用作源極或汲極的功能。
金屬氧化物層123設置在氧化物半導體層122上。
閘極絕緣層150設置在金屬氧化物層123上。
閘極電極層160設置在閘極絕緣層150上。注意，重疊地設置閘極電極層160、閘極絕緣層150、金屬氧化物層123及氧化物半導體層122。
絕緣層180設置在絕緣層110上。
導電層190設置在低電阻區域125上。導電層190和低電阻區域125具有電連接的區域。
導電層195設置在導電層190上。
低電阻區域125的一部分可以設置在閘極電極層的下面。當將重疊於閘極電極層160的通道區域稱為第一區域、將重疊於閘極電極層160且擴散有離子的低電阻區域125的一部分稱為第二區域，將不重疊於閘極電極層160的低電阻區域稱為第三區域時，其中第二區域具有其電阻比第一區域低的區域，並且第三區域具有其電阻比第二區域低的區域。電阻可以藉由進行電阻值測量(例如片電阻測量)而得到， 並且可以根據雜質濃度控制。另外，在第三區域中，具有上面所示的元素的濃度為1×1018atoms/cm3以上且1×1022atoms/cm3以下的區域。
〈關於金屬氧化物層〉
金屬氧化物層(例如，金屬氧化物層121、金屬氧化物層123)是指基本上具有絕緣性，並在閘極電場或汲極電場變強時在與半導體的介面附近電流能夠流動的層。
藉由採用上述結構，可以減少閘極-源極之間或閘極-汲極之間的寄生電容。其結果，電晶體10的截止頻率特性提高等，電晶體能夠進行高速工作。
另外，電晶體10可以以自對準地形成閘極、源極及汲極，因此對準的難度降低。由此，能夠容易製造微型電晶體。
如圖1C的沿著A3-A4的剖面圖所示，在電晶體10中，在通道寬度方向上，閘極電極層160包括隔著閘極絕緣層150與金屬氧化物層121的側面、氧化物半導體層122的側面、金屬氧化物層123的側面相對的區域。就是說，當閘極電極層160被施加電壓時，金屬氧化物層121、氧化物半導體層122、金屬氧化物層123在通道寬度方向上被閘極電極層160的電場包圍。將半導體被閘極電極層的電場包圍的電晶體的結構稱為圍繞通道(s-channel：surrounded channel)結構。
在此，當將金屬氧化物層121、氧化物半導體層122、金屬氧化物層123統稱為氧化物時，在電晶體10中，在導通狀態下通道形成在整個該氧化物(塊內)，因此通態電流(on-state current)增大。另一方面，在電晶體10處於關閉狀態下，由於在寬能帶間隙的氧化物半導體層122中形成的通道區域成為電位障壁，所以可以進一步減小關態電流(off-state current)。
〈關於通道長度〉
例如，電晶體中的通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)與閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中相同。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
〈關於通道寬度〉
另外，通道寬度例如是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)與閘極電極重疊的區域的長度。另外，在一個電晶體中，通道寬度不一定在所有區域中相同。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例變大。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要假設半導體的形狀是已知的。因此，當半導體的形狀不清楚時，難以準確地測量 實效的通道寬度。
〈關於SCW〉
於是，在本說明書中，有時將在電晶體的俯視圖中半導體和閘極電極重疊的區域中的外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時指實效通道寬度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時得到與使用實效的通道寬度進行計算時不同的值。
〈微型化中的特性提高〉
為了實現半導體裝置的高集成化，必須進行電晶體的微型化。另一方面，已知伴隨著電晶體的微型化，電晶體的電特性劣化。通道寬度的縮短導致通態電流的降低。
例如，在圖1A至圖1C所示的本發明的一個實施方式的電晶體中，如上所述，以覆蓋其中形成通道的氧化物半導體層122的方式形成有金屬氧化物層123，通道形成區域與閘極絕緣層沒有接觸。因此，能夠抑制通道形成區域與閘極絕緣層的介面產生的載子的散射，而可以增高電晶體的通態電流。
在本發明的一個實施方式的電晶體中，以在通道寬度方向上電性上包圍被用作通道的氧化物半導體層122的方式形成有閘極電極層 160，由此閘極電場除了在與垂直的方向上之外，還在側面方向上施加到氧化物半導體層122。換言之，對氧化物半導體層122整體施加閘極電場，而電流流過氧化物半導體層122整體，由此可以進一步增高通態電流。
此外，本發明的一個實施方式的電晶體藉由將金屬氧化物層123形成在金屬氧化物層121、氧化物半導體層122上而具有不容易形成介面能階的效果。再者，藉由使氧化物半導體層122位於金屬氧化物層121和金屬氧化物層123之間，可以抑制雜質從上方及下方混入氧化物半導體層122。因此，除了上述電晶體的通態電流的提高之外，還可以實現臨界電壓的穩定化及S值(次臨界值)的下降。因此，可以降低Icut(閘極電壓VG為0V時的電流)，而可以降低功耗。另外，由於電晶體的臨界電壓穩定，所以可以提高半導體裝置的長期可靠性。
在本發明的一個實施方式的電晶體中，以在通道寬度方向上電性上包圍被用作通道的氧化物半導體層122的方式形成有閘極電極層160，由此閘極電場除了在與垂直的方向上之外，還在側面方向上施加到氧化物半導體層122。換言之，對氧化物半導體層122整體施加閘極電場，而能夠抑制汲極電場的影響，由此能夠大幅度地抑制短通道效應。因此，即使電晶體被微型化也能夠得到良好的特性。
另外，藉由使本發明的一個實施方式的電晶體的被用作通道的氧化物半導體層122具有寬能帶間隙的材料，電晶體可以包含高源極-汲極耐壓特性並可以在各種溫度環境下具有穩定的電特性。
注意，在本實施方式中，示出作為通道等使用氧化物半導體層等的情況，但是本發明的一個實施方式不侷限於此。例如，根據情形或狀況，可以使用包含矽(包含應變矽)、鍺、矽鍺、碳化矽、砷化鎵、鋁砷化鎵、銦磷、氮化鎵或有機半導體等的材料形成通道、通道附近、 源極區域、汲極區域等。
〈電晶體的各結構〉
以下，示出本實施方式的電晶體的各結構。
《基板100》
基板100例如可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且也可以在上述基板上設置半導體元件並將其用作基板100。基板100不侷限於簡單的支撐材料，也可以是形成有電晶體等其他裝置的基板。此時，電晶體的閘極、源極和汲極中的至少一個可以與上述裝置電連接。
此外，作為基板100也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，剝離電晶體而將該電晶體轉置到撓性基板的基板100上。在此情況下，較佳為在不具有撓性的基板與電晶體之間設置剝離層。此外，作為基板100，也可以使用包含纖維的薄片、薄膜或箔等。另外，基板100也可以具有伸縮性。此外，基板100可以具有在停止彎曲或拉伸時恢復為原來的形狀的性質。或者，基板100也可以具有不恢復為原來的形狀的性質。基板100的厚度例如為5μm以上且700μm以下，較佳為10μm以上且500μm以下，更佳為15μm以上且300μm以下。當基板100的厚度很小時，可以實現半導體裝置的輕量化。另外，當基板100的厚度很小時，即便在使用玻璃等的情況下也有時會具有伸縮性或在停止彎曲或拉伸時恢復為原來的形狀的性質。因此，可以緩解基板100上的半導體裝置因掉落等而受到的衝擊等。亦即，能夠提供一種耐久性高的半導體裝置。
作為撓性基板的基板100，例如可以使用金屬、合金、樹脂、玻璃或其纖維等。作為撓性基板的基板100的線性膨脹係數越低，因環境而發生的變形越得到抑制，所以是較佳的。作為具有撓性的基板100，例如使用線性膨脹係數為1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂、聚四氟乙烯(PTFE)等。尤其是芳族聚醯胺具有低線性膨脹係數，因此適用於撓性基板的基板100。
《絕緣層110》
作為絕緣層110可以使用包含矽(Si)、氮(N)、氧(O)、氟(F)、氫(H)、鋁(Al)、鎵(Ga)、鍺(Ge)、釔(Y)、鋯(Zr)、鑭(La)、釹(Nd)、鉿(Hf)及鉭(Ta)中的一種以上的絕緣膜。
絕緣層110除了具有防止來自基板100的雜質的擴散的功能以外，還可以具有對氧化物半導體層122(或金屬氧化物層121、金屬氧化物層123)供應氧的功能。因此，絕緣層110較佳為含氧的絕緣膜，更佳為包含比化學計量組成多的氧的絕緣膜。例如，絕緣層110是利用TDS(Thermal Desorption Spectroscopy：熱脫附譜)法而測量的換算為氧原子的氧釋放量為1.0×1019atoms/cm3以上的膜。注意，上述TDS分析時的膜的表面溫度較佳為100℃以上且700℃以下或為100℃以上且500℃以下。此外，如上所述，當基板100是形成有其他裝置的基板時，絕緣層110還被用作層間絕緣膜。在此情況下，對絕緣層110較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等進行平坦化處理，以使其表面平坦。
另外，藉由使絕緣層110中包含氟，從該絕緣層中氣化的氟能夠使氧化物半導體層122的氧缺陷穩定。
《金屬氣化物層121、氧化物半導體層122以及金屬氧化物層123》
金屬氧化物層121、氧化物半導體層122以及金屬氧化物層123是包含In或Zn的氧化物半導體膜，典型的是In-Ga氧化物、In-Zn氧化物、In-Mg氧化物、Zn-Mg氧化物、In-M-Zn氧化物(M是Al、Ti、Ga、Y、Sn、Zr、La、Ce、Mg、Hf或Nd)。
例如，可以作為金屬氧化物層121、氧化物半導體層122、金屬氧化物層123使用的氧化物較佳為至少包含銦(In)或鋅(Zn)。較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體層的電晶體的電特性偏差，除了銦及鋅以外，較佳為還包含穩定劑(stabilizer)。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
可以藉由飛行時間二次離子質譜分析法(TOF-SIMS)、X射線光電子能譜(XPS)或ICP質量分析(ICP-MS)來對金屬氧化物層121、氧化物半導體層122、金屬氧化物層123中的銦或鎵等的含量進行比較。
由於氧化物半導體層122的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上，所以可以減少電晶體10的關態電流。
氧化物半導體層122的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在此，氧化物半導體層122的厚度也可以至少比金屬氧化物層121小、大或與金屬氧化物層121相同。例如，氧化物半導體層122越厚， 越能夠增高電晶體的通態電流。另外，金屬氧化物層121的厚度只要能夠抑制氧化物半導體層122的介面能階形成即可。例如，氧化物半導體層122的厚度可以大於金屬氧化物層121的厚度的1倍，或者氧化物半導體層122的厚度可以為金屬氧化物層121的厚度的2倍以上、4倍以上或6倍以上。另外，在不需要提高電晶體的通態電流的情況下，金屬氧化物層121的厚度也可以為氧化物半導體層122的厚度以上。例如，當對絕緣層110或絕緣層180添加氧時，藉由加熱處理可以減少氧化物半導體層122所包含的氧缺陷量，可以使半導體裝置的電特性穩定。
當金屬氧化物層121、氧化物半導體層122及金屬氧化物層123的組成都不同時，使用STEM(Scanning Transmission Electron Microscope：掃描穿透式電子顯微鏡)有時觀察到介面。
氧化物半導體層122的銦含量較佳為比金屬氧化物層121、金屬氧化物層123多。在氧化物半導體層中，重金屬的s軌域主要有助於載子傳導，並且，藉由增加In的比率來增加s軌域的重疊，由此In的比率多於M的氧化物的移動率比In的比率等於或少於M的氧化物高。因此，藉由將銦含量高的氧化物用於氧化物半導體層122，可以實現高場效移動率的電晶體。
當氧化物半導體層122為In-M-Zn氧化物(M為Al、Ti、Ga、Y、Sn、Zr、La、Ce、Mg、Hf或Nd)時，在用於藉由濺射法形成氧化物半導體層122的靶材中的金屬元素的原子個數比為In：M：Zn=x2：y2：z2的情況下，x2/(x2+y2+z2)較佳為1/3以上。氧化物半導體層122所包含的金屬原子個數比也具有同樣的組成。另外，x2/y2較佳為1/3以上且6以下，更佳為1以上且6以下，z2/y2較佳為1/3以上且6以下，更佳為1以上且6以下。由此，作為氧化物半導體層122，可以容易地形成CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸 配向結晶氧化物半導體)膜。靶材中的金屬元素的原子個數比的典型例子為In：M：Zn=1：1：1、1：1：1.2、2：1：1.5、2：1：2.3、2：1：3、3：1：2、4：2：3、4：2：4.1等。
藉由使金屬氧化物層121、金屬氧化物層123包含其原子個數比高於In的Al、Ti、Ga、Y、Zr、Sn、La、Ce、Mg、Hf或Nd，有時可以得到如下效果：(1)使金屬氧化物層121、金屬氧化物層123的能隙變大；(2)使金屬氧化物層121、金屬氧化物層123的電子親和力變小；(3)遮蔽來自外部的雜質；(4)使金屬氧化物層121、金屬氧化物層123的絕緣性比氧化物半導體層122高；(5)因為Al、Ti、Ga、Y、Zr、Sn、La、Ce、Mg、Hf或Nd是與氧的鍵合力強的金屬元素，所以藉由以比In高的原子個數比包含Al、Ti、Ga、Y、Zr、Sn、La、Ce、Mg、Hf或Nd，不容易在金屬氧化物層121及金屬氧化物層123中產生氧缺陷。
另外，金屬氧化物層121、金屬氧化物層123是由構成氧化物半導體層122的元素中的一種以上構成的氧化物。因此，在氧化物半導體層122與金屬氧化物層121、在氧化物半導體層122與金屬氧化物層123的介面不容易發生介面散射。因此，由於在該介面載子的移動不被阻礙，所以電晶體10的場效移動率變高。
金屬氧化物層121、金屬氧化物層123典型地為In-Ga氧化物、In-Zn氧化物、In-Mg氧化物、Ga-Zn氧化物、Zn-Mg氧化物或In-M-Zn氧化物(M為Al、Ti、Ga、Y、Sn、Zr、La、Ce、Mg、Hf或Nd)，並且其導帶底的能階比氧化物半導體層122更接近真空能階，典型地，金屬氧化物層121、金屬氧化物層123的導帶底的能階與氧化物半導體層122的導帶底的能階的差為0.05eV以上、0.07eV以上、0.1eV以上或0.2eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。也就是說，金屬氧化物層121、金屬氧化物層123的電子親和力與氧化物半導體層122的電子親和力的差為0.05eV以上、0.07eV以上、0.1eV以上 或0.2eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。另外，電子親和力示出真空能階與導帶底的能階差。
另外，當金屬氧化物層121、金屬氧化物層123為In-M-Zn氧化物(M為Al、Ti、Ga、Y、Sn、Zr、La、Ce、Mg、Hf或Nd)時，與藉由濺射法形成的氧化物半導體層122相比，金屬氧化物層121、金屬氧化物層123所包含的M(Al、Ti、Ga、Y、Zr、Sn、La、Ce、Mg、Hf或Nd)的原子個數比高，上述由M表示的元素的與氧的鍵合力比銦強，因此具有抑制氧缺陷產生在金屬氧化物層121、金屬氧化物層123中的功能。也就是說，金屬氧化物層121、金屬氧化物層123是與氧化物半導體層122相比不容易產生氧缺陷的氧化物半導體膜。金屬氧化物層121、金屬氧化物層123所包含的金屬原子個數比也具有同樣的組成。
另外，當金屬氧化物層121為In-M-Zn氧化物(M為Al、Ti、Ga、Y、Sn、Zr、La、Ce、Mg、Hf或Nd)時，在用於形成金屬氧化物層121的靶材中的金屬元素的原子個數比為In：M：Zn=x1：y1：z1的情況下，較佳為x1/y1<z1/y1，並且z1/y1為1/10以上且6以下，更佳為0.2以上且3以下。
金屬氧化物層121、金屬氧化物層123可以具有比氧化物半導體層122高的絕緣性，所以具有與閘極絕緣層相同的功能。
金屬氧化物層123可以使用金屬氧化物，例如氧化鋁、氧化鎵、氧化鉿、氧化矽、氧化鍺或氧化鋯，也可以在金屬氧化物層123上包含上述金屬氧化物。
另外，金屬氧化物層123的厚度只要能夠抑制氧化物半導體層122的介面能階形成即可。例如，金屬氧化物層123的厚度可以等於或小於金屬氧化物層121的厚度。當金屬氧化物層123厚時，來自閘極電 極層160的電場恐怕會不容易施加到氧化物半導體層122，因此較佳為將金屬氧化物層123形成得薄。例如，可以使金屬氧化物層123的厚度比氧化物半導體層122薄。但是並不侷限於此，可以考慮閘極絕緣層150的耐壓性而根據驅動電晶體的電壓適當地設定金屬氧化物層123的厚度。
例如，金屬氧化物層123的厚度較佳為1nm以上且20nm以下，或者3nm以上且10nm以下。
當金屬氧化物層121、金屬氧化物層123為In-M-Zn氧化物(M為Al、Ti、Ga、Y、Sn、Zr、La、Ce、Mg、Hf或Nd)時，在用於形成金屬氧化物層121、金屬氧化物層123的靶材中的金屬元素的原子個數比為In：M：Zn=x3：y3：z3的情況下，較佳為x3/y3<x2/y2，並且z3/y3為1/3以上且6以下，更佳為1以上且6以下。藉由使z3/y3為1以上且6以下，可以使被用作金屬氧化物層121、金屬氧化物層123的CAAC-OS膜容易形成。靶材中的金屬元素的原子個數比的典型例子為In：M：Zn=1：3：2、1：3：4、1：3：6、1：3：8、1：4：4、1：4：5、1：4：6、1：4：7、1：4：8、1：5：5、1：5：6、1：5：7、1：5：8、1：6：8、1：6：4、1：9：6等。注意，原子個數比並不侷限於此，根據所需要的半導體特性使用適當的原子個數比的材料即可。
另外，在各金屬氧化物層121、氧化物半導體層122及金屬氧化物層123中，有時作為誤差上述原子個數比中的各個原子的比例在±40%的範圍內變動。
例如，在形成被用作氧化物半導體層122的氧化物半導體膜的情況下，當作為用於形成的靶材使用金屬元素的原子個數比為In：Ga：Zn=1：1：1的靶材進行成膜時，氧化物半導體膜的金屬元素的原子個數比為In：Ga：Zn=1：1：0.6左右，這意味著有時鋅的原子個數比不 變，有時減少。由此，本說明書中記載的原子個數比包括該接近該原子個數比的原子個數比。
〈關於氫濃度〉
在金屬氧化物層121、氧化物半導體層122及金屬氧化物層123中的氫與鍵合於金屬原子的氧起反應生成水，與此同時氧缺陷形成在氧脫離了的晶格(或氧脫離了的部分)中。當氫進入該氧缺陷時，有時會生成作為載子的電子。另外，當氫的一部分與鍵合於金屬原子的氧鍵合時，有時會生成作為載子的電子。因此，使用含有氫的氧化物半導體層的電晶體容易具有常開啟特性。
因此，較佳為在金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、彼此之間的介面中，儘可能地減少氧缺陷和氫。例如，在金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、彼此之間的介面中，利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的氫濃度為1×1016atoms/cm3以上且2×1020atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1019atoms/cm3以下，更佳為1×1016atoms/cm3以上且1×1019atoms/cm3以下，進一步較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下。其結果，電晶體10可以具有正臨界電壓(也稱為常關閉特性)。
〈關於碳濃度、矽濃度〉
當金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、彼此之間的介面包含第14族元素之一的矽或碳時，在金屬氧化物層121、氧化物半導體層122、金屬氧化物層123中氧缺陷增加，而形成n型區域。因此，較佳為降低金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、彼此之間的介面中的矽濃度及碳濃度。例如，在金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、彼此之間的介面中，利用SIMS測得的矽濃度或碳濃度為1×1016atoms/cm3以上且 1×1019atoms/cm3以下，較佳為1×1016atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1016atoms/cm3以上且2×1018atoms/cm3以下。其結果，電晶體10具有正臨界電壓。
〈關於鹼金屬濃度及鹼土金屬濃度〉
有時在鹼金屬及鹼土金屬與氧化物半導體鍵合時生成載子而使電晶體的關態電流增大。因此，較佳為降低金屬氧化物層121、氧化物半導體層122及金屬氧化物層123、彼此之間的介面中的鹼金屬濃度或鹼土金屬濃度。例如，在金屬氧化物層121、氧化物半導體層122及金屬氧化物層123、彼此之間的介面中，利用二次離子質譜分析法測得的鹼金屬或鹼土金屬的濃度較佳為1×1018atoms/cm3以下，更佳為2×1016atoms/cm3以下。其結果，電晶體10可以具有正臨界電壓。
〈關於氮濃度〉
另外，當金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、彼此之間的介面包含氮時，產生作為載子的電子，因此載子密度增加而形成n型區域。其結果，使用包含氮的氧化物半導體層的電晶體容易具有常開啟特性。因此，在金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、彼此之間的介面中，較佳為儘可能地減少氮。例如，在金屬氧化物層121、氧化物半導體層122、金屬氧化物層123、彼此之間的介面中，利用SIMS測得的氮濃度為1×1015atoms/cm3以上且5×1019atoms/cm3以下，較佳為1×1015atoms/cm3以上且5×1018atoms/cm3以下，更佳為1×1015atoms/cm3以上且1×1018atoms/cm3以下，進一步較佳為1×1015atoms/cm3以上5×1017atoms/cm3以下。其結果，電晶體10可以具有正臨界電壓。
注意，在氧化物半導體層122包含剩餘的鋅的情況下，不侷限於上述結構。剩餘的鋅有可能在氧化物半導體層122中形成氧缺陷。由此，在具有剩餘的鋅的情況下，藉由使氧化物半導體層122包含0.001 至3atomic%的氮，有時可以使起因於剩餘的鋅的氧缺陷惰性化。因此，利用該氮電晶體的特性偏差得到降低，而可以提高可靠性。
〈關於載子密度〉
藉由減少金屬氧化物層121、氧化物半導體層122及金屬氧化物層123中的雜質，可以減少金屬氧化物層121、氧化物半導體層122及金屬氧化物層123的載子密度。因此，金屬氧化物層121、氧化物半導體層122及金屬氧化物層123的載子密度為1×1015個/cm3以下，較佳為1×1013個/cm3以下，更佳為小於8×1011個/cm3，進一步較佳為小於1×1011個/cm3，最較佳的是，小於1×1010個/cm3且為1×10-9個/cm3以上。
藉由作為金屬氧化物層121、氧化物半導體層122及金屬氧化物層123使用雜質濃度低且缺陷能階密度低的氧化物半導體層，可以製造電特性更優異的電晶體。在此，將雜質濃度較低且缺陷能階密度低(氧缺陷少)的狀態稱為高純度本質或實質上高純度本質。因為高純度本質或實質上高純度本質的氧化物半導體層的載子發生源少，所以有時可以降低載子密度。由此，在該氧化物半導體層中形成有通道區域的電晶體容易具有臨界電壓成為正的電特性。此外，高純度本質或實質上高純度本質的氧化物半導體層具有低缺陷能階密度，因此有時陷阱態密度也低。此外，使用高純度本質或實質上高純度本質的氧化物半導體層的電晶體的關態電流顯著小，在源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍內時，關態電流可以為半導體參數分析儀的測量極限以下，亦即，1×10-13A以下。因此，有時在該氧化物半導體層中形成有通道區域的電晶體的電特性變動小，從而該電晶體成為可靠性高的電晶體。
此外，將如上述那樣的被高度純化了的氧化物半導體層用於通道形成區域的電晶體的關態電流極小。例如，在源極與汲極之間的電壓為0.1V、5V或10V左右時，可以使以電晶體的通道寬度正規化的關態 電流降低到幾yA/μm至幾zA/μm。
金屬氧化物層121、氧化物半導體層122及金屬氧化物層123例如可以是非單晶結構。非單晶結構例如具有後面說明的CAAC-OS、多晶結構、微晶結構或非晶結構。在非單晶結構中，非晶結構的缺陷能階密度最高，CAAC-OS的缺陷能階密度最低。
金屬氧化物層121、氧化物半導體層122及金屬氧化物層123例如可以具有微晶結構。微晶結構的金屬氧化物層121、氧化物半導體層122及金屬氧化物層123例如包含1nm以上且小於10nm的尺寸的微晶。或者，微晶結構的氧化物膜及氧化物半導體膜例如具有在非晶相中具有1nm以上且小於10nm的結晶部的混合相結構。
金屬氧化物層121、氧化物半導體層122及金屬氧化物層123例如可以具有非晶結構。非晶結構的金屬氧化物層121、氧化物半導體層122及金屬氧化物層123例如原子排列無秩序且不具有結晶成分。或者，非晶結構的氧化物膜及氧化物半導體膜例如是完全的非晶結構且不具有結晶部。
另外，金屬氧化物層121、氧化物半導體層122及金屬氧化物層123也可以是具有CAAC-OS、微晶結構和非晶結構中的兩種以上的區域的混合膜。作為混合膜，例如可以舉出具有非晶結構的區域、微晶結構的區域及CAAC-OS的區域的單層結構。或者，作為混合膜，例如可以舉出非晶結構的區域、微晶結構的區域及CAAC-OS的區域的疊層結構。
金屬氧化物層121、氧化物半導體層122及金屬氧化物層123例如也可以具有單晶結構。
藉由將與氧化物半導體層122相比不容易產生氧缺陷的氧化物膜以與氧化物半導體層122的上下接觸的方式設置，可以減少氧化物半導體層122中的氧缺陷。另外，氧化物半導體層122與包含構成氧化物半導體層122的金屬元素中的一種以上的金屬氧化物層121、金屬氧化物層123接觸，因此金屬氧化物層121與氧化物半導體層122的介面以及氧化物半導體層122與金屬氧化物層123的介面的介面能階密度極低。例如，雖然在對金屬氧化物層121、金屬氧化物層123、閘極絕緣層150、絕緣層110、絕緣層180添加氧之後，該氧藉由加熱處理經過金屬氧化物層121、金屬氧化物層123向氧化物半導體層122移動，但是此時氧不容易被介面能階俘獲，從而能夠高效地使金屬氧化物層121或金屬氧化物層123所包含的氧移動到氧化物半導體層122。其結果，能夠減少氧化物半導體層122所包含的氧缺陷。另外，由於還對金屬氧化物層121或金屬氧化物層123添加氧，所以能夠減少金屬氧化物層121、金屬氧化物層123中的氧缺陷。也就是說，至少可以降低氧化物半導體層122的局部能階密度。
另外，當氧化物半導體層122與構成元素不同的絕緣膜(例如，包含氧化矽膜的閘極絕緣層)接觸時，有時會形成介面能階，而該介面能階形成通道。在該情況下，有時會出現臨界電壓不同的第二電晶體，而電晶體的外觀上的臨界電壓變動。然而，包含構成氧化物半導體層122的金屬元素中的一種以上的金屬氧化物層121、金屬氧化物層123與氧化物半導體層122接觸，因此在金屬氧化物層121與氧化物半導體層122的介面以及金屬氧化物層123與氧化物半導體層122的介面不容易形成介面能階。
另外，金屬氧化物層121、金屬氧化物層123可以被用作障壁膜以分別用來抑制絕緣層110、閘極絕緣層150的構成元素混入到氧化物半導體層122，而形成起因於雜質的能階。
例如，當作為絕緣層110或閘極絕緣層150使用包含矽的絕緣膜時，閘極絕緣層150中的矽或有可能混入到絕緣層110及閘極絕緣層150中的碳有時會混入到金屬氧化物層121或金屬氧化物層123中的離介面有幾nm左右的部分。若矽、碳等雜質混入到氧化物半導體層122中則會形成雜質能階，該雜質能階有時成為施體且生成電子而n型化。
然而，若金屬氧化物層121、金屬氧化物層123的膜厚度比幾nm厚，混入的矽、碳等雜質則不會到達氧化物半導體層122，因此可以減少雜質能階的影響。
也就是說，藉由設置金屬氧化物層121、金屬氧化物層123，可以減少電晶體的臨界電壓等電特性的不均勻。
另外，當閘極絕緣層150與氧化物半導體層122接觸，在它們的介面形成通道時，在該介面發生介面散射，而電晶體的場效移動率變低。然而，以與氧化物半導體層122接觸的方式設置有包含構成氧化物半導體層122的金屬元素中的一種以上的金屬氧化物層121、金屬氧化物層123，由此在氧化物半導體層122與金屬氧化物層121、金屬氧化物層123的介面不容易發生載子散射，從而可以提高電晶體的場效移動率。
在本實施方式中，不僅能夠減少氧化物半導體層122的氧缺陷量，還能夠減少與氧化物半導體層122接觸的金屬氧化物層121、金屬氧化物層123的氧缺陷量，因此可以降低氧化物半導體層122的局部能階密度。其結果，本實施方式所示的電晶體10的臨界電壓的變動小且可靠性高。另外，本實施方式所示的電晶體10具有優良的電特性。
另外，作為電晶體的閘極絕緣層，大多使用包含矽的絕緣膜，由於上述理由，因此較佳為如本發明的一個實施方式的電晶體那樣不使 氧化物半導體層的用作通道的區域與閘極絕緣層接觸。另外，當通道形成在閘極絕緣層與氧化物半導體層的介面時，有時在該介面產生載子散射而使電晶體的場效移動率降低。從上述觀點來看，可以說較佳為使氧化物半導體層的用作通道的區域與閘極絕緣層分開。
因此，藉由採用金屬氧化物層121、氧化物半導體層122及金屬氧化物層123的疊層結構，能夠將通道形成在氧化物半導體層122中，由此能夠形成具有高場效移動率及穩定的電特性的電晶體。
注意，並不一定需要採用三層結構，也可以採用單層、兩層、四層或五層以上。在氧化物半導體層是單層的情況下，可以使用相當於本實施方式所示的氧化物半導體層122的層。
〈能帶圖〉
在此，使用圖2A及圖2B對本發明的一個實施方式的電晶體的能帶圖進行說明。為了便於理解，在圖2B所示的能帶圖中示出絕緣層110、金屬氧化物層121、氧化物半導體層122、金屬氧化物層123及閘極絕緣層150的導帶底的能階(Ec)及價帶頂的能階(Ev)。
如圖2B所示，在金屬氧化物層121、氧化物半導體層122及金屬氧化物層123中，導帶底的能階連續地變化。這是可以理解的，因為：由於金屬氧化物層121、氧化物半導體層122及金屬氧化物層123的構成元素相同，所以氧容易互相擴散。因此，雖然金屬氧化物層121、氧化物半導體層122及金屬氧化物層123是組成不同的膜的疊層體，但是也可以說它們在物性上是連續的。
主要成分相同而層疊的氧化物半導體膜不是簡單地將各層層疊，而是以形成連續結合(在此，尤其是指各層之間的導帶底的能階連續地變化的U型井(U Shape Well)結構)的方式形成的。以在各層的 介面之間不存在會形成俘獲中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果雜質混入層疊的多層膜的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
注意，雖然圖2B示出金屬氧化物層121與金屬氧化物層123的Ec相同的情況，但是也可以彼此不同。
由圖2B可知，由於氧化物半導體層122形成井(well)，在電晶體10中通道形成在氧化物半導體層122中。另外，也可以將以氧化物半導體層122為底而導帶底的能階連續地變化的U型井結構的通道稱為埋入通道。
在金屬氧化物層121、金屬氧化物層123與氧化矽膜等絕緣膜的介面附近有可能形成起因於雜質或缺陷的陷阱能階。金屬氧化物層123的存在可以使氧化物半導體層122與該陷阱能階彼此遠離。但是，當金屬氧化物層121或金屬氧化物層123的Ec與氧化物半導體層122的Ec的能量差小時，有時氧化物半導體層122的電子越過該能量差而到達陷阱能階。成為負電荷的電子被陷阱能階俘獲，使得絕緣膜的介面產生負的固定電荷，這導致電晶體的臨界電壓向正方向漂移。並且，在電晶體的長期保存測試中，陷阱有可能會不被固定，這導致產生特性的變動。
因此，為了減少電晶體的臨界電壓的變動，需要使金屬氧化物層121及金屬氧化物層123的Ec與氧化物半導體層122的Ec之間產生能量差。該能量差都較佳為0.1eV以上，更佳為0.2eV以上。
另外，較佳的是，金屬氧化物層121、氧化物半導體層122及金屬氧化物層123包含結晶。尤其是藉由使用c軸配向的結晶可以使電晶體的電特性穩定。
另外，在如圖2B所示的能帶圖中，也可以不設置金屬氧化物層123，而在氧化物半導體層122與閘極絕緣層150之間設置In-Ga氧化物(例如原子個數比為In：Ga=7：93的In-Ga氧化物)，或者設置氧化鎵等。在包括金屬氧化物層123的狀態下，在金屬氧化物層123和閘極絕緣層150之間既可以設置In-Ga氧化物，又可以設置氧化鎵等。
作為氧化物半導體層122使用其電子親和力比金屬氧化物層121及金屬氧化物層123大的氧化物。例如，作為氧化物半導體層122可以使用如下氧化物，該氧化物的電子親和力比金屬氧化物層121及金屬氧化物層123大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.2eV以上且0.4eV以下。
本實施方式所示的電晶體具有包含構成氧化物半導體層122的金屬元素中的一種以上的金屬氧化物層121、金屬氧化物層123，因此介面能階不容易形成在金屬氧化物層121與氧化物半導體層122的介面以及金屬氧化物層123與氧化物半導體層122的介面。因此，藉由設置金屬氧化物層121、金屬氧化物層123，可以減少電晶體的臨界電壓等電特性的不均勻或變動。
《閘極絕緣層150》
閘極絕緣層150可以包含氧(O)、氮(N)、氟(F)、鋁(Al)、鎂(Mg)、矽(Si)、鎵(Ga)、鍺(Ge)、釔(Y)、鋯(Zr)、鑭(La)、釹(Nd)、鉿(Hf)、鉭(Ta)、鈦(Ti)等。例如，閘極絕緣層150可以包含氧化鋁(AlOx)、氧化鎂(MgOx)、氧化矽(SiOx)、氧氮化矽(SiOxNy)、氮氧化矽(SiNxOy)、氮化矽(SiNx)、氧化鎵(GaOx)、氧化鍺(GeOx)、氧化釔(YOx)、氧化鋯(ZrOx)、氧化鑭(LaOx)、氧化釹(NdOx)、氧化鉿(HfOx)及氧化鉭(TaOx)等中的一種以上。閘極絕緣層150也可以是上述材料的疊層。閘極絕緣層150也可以包含鑭(La)、氮、鋯(Zr) 等作為雜質。
另外，說明閘極絕緣層150的疊層結構的一個例子。閘極絕緣層150例如包含氧、氮、矽、鉿等。明確而言，較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，與使用氧化矽時相比，可以使閘極絕緣層150的厚度增大，而可以減少穿隧電流引起的洩漏電流。就是說，可以實現關態電流小的電晶體。再者，與具有非晶結構的氧化鉿相比，具有結晶結構的氧化鉿具有的相對介電常數高。因此，為了形成關態電流小的電晶體，較佳為使用具有結晶結構的氧化鉿。作為結晶結構的例子，可以舉出單斜晶系或立方晶系等。但是，本發明的一個實施方式不侷限於此。
另外，在形成具有結晶結構的氧化鉿的表面有時具有起因於缺陷的介面能階。該介面能階有時被用作陷阱中心。由此，當氧化鉿設置在電晶體的通道區域附近時，該介面能階引起電晶體的電特性的劣化。於是，為了減少介面能階的影響，有時較佳為在電晶體的通道區域與氧化鉿之間設置其他膜而使它們互相分開。該膜具有緩衝功能。具有緩衝功能的膜可以包含於閘極絕緣層150或者包含於氧化物半導體膜。就是說，作為具有緩衝功能的膜，可以使用氧化矽、氧氮化矽、氧化物半導體層等。另外，作為具有緩衝功能的膜，例如使用其能隙比成為通道區域的半導體大的半導體或絕緣體。另外，作為具有緩衝功能的膜，例如使用其電子親和力比成為通道區域的半導體小的半導體或絕緣體。另外，作為具有緩衝功能的膜，例如使用其電離能比成為通道區域的半導體大的半導體或絕緣體。
另一方面，藉由使形成具有上述結晶結構的氧化鉿的表面中的介面能階(陷阱中心)俘獲電荷，有時可以控制電晶體的臨界電壓。為 了使該電荷穩定地存在，例如在通道區域與氧化鉿之間可以設置其能隙比氧化鉿大的絕緣體。或者，可以設置其電子親和力比氧化鉿小的半導體或絕緣體。另外，作為具有緩衝功能的膜，可以設置其電離能比氧化鉿大的半導體或絕緣體。藉由使用這種絕緣體，可以不容易釋放被介面能階俘獲的電荷，從而可以長期間保持電荷。
作為上述絕緣體，例如可以舉出氧化矽、氧氮化矽。藉由使電子從氧化物半導體膜移到閘極電極層160，可以使閘極絕緣層150的介面能階俘獲電荷。作為具體例子，可以舉出如下條件：以高溫度(例如，125℃以上且450℃以下，典型的是150℃以上且300℃以下)在使閘極電極層160的電位處於比源極電極層130或汲極電極層140高的狀態下保持1秒以上，典型的是1分鐘以上。
如此，在使閘極絕緣層150等的介面能階俘獲所希望的量的電子的電晶體中，臨界電壓向正方向漂移。藉由調整閘極電極層160的電壓或施加電壓的時間，可以控制電子的俘獲量(臨界電壓的變動量)。另外，也可以在閘極絕緣層150之外的層中俘獲電荷。另外，也可以將具有相同結構的疊層膜用於其他絕緣層。
例如，在將導電層設置在電晶體10的下側的情況下，絕緣層110可以具有與閘極絕緣層150同樣的結構及功能。
《閘極電極層160》
閘極電極層160例如可以包含鋁(Al)、鈦(Ti)、鉻(Cr)、鈷(Co)、鎳(Ni)、銅(Cu)、釔(Y)、鋯(Zr)、鉬(Mo)、釕(Ru)、銀(Ag)、鉭(Ta)、鎢(W)或矽(Si)等材料。另外，該閘極電極層160也可以採用疊層結構。例如，既可以單獨或組合地使用上述材料，又可以組合地使用上述材料的氮化物等包含氮的材料。
《絕緣層180》
例如，作為絕緣層180可以使用包含氧化鎂(MgOx)、氧化矽(SiOx)、氧氮化矽(SiOxNy)、氮氧化矽(SiNxOy)、氮化矽(SiNx)、氧化鎵(GaOx)、氧化鍺(GeOx)、氧化釔(YOx)、氧化鋯(ZrOx)、氧化鑭(LaOx)、氧化釹(NdOx)、氧化鉿(HfOx)、氧化鉭(TaOx)及氧化鋁(AlOx)等中的一種以上的絕緣膜。絕緣層180也可以是上述材料的疊層。該絕緣層較佳為具有比化學計量組成多的氧。從絕緣層180釋放的氧能夠藉由閘極絕緣層150擴散到氧化物半導體層122中的通道形成區域中，因此能夠對形成在通道形成區域中的氧缺損填補氧。因此，可以獲得穩定的電晶體電特性。
《導電層190》
對導電層190可以使用與閘極電極層160同樣的材料。
《導電層195》
對導電層195可以使用與閘極電極層160同樣的材料。
〈電晶體的製造方法〉
接著，使用圖5A至圖5C、圖6A至圖6C、圖7A至圖7C、圖8A至圖8C、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C、圖12A至圖12C以及圖13A至圖13C說明本實施方式的半導體裝置的製造方法。注意，省略與上述電晶體的結構的說明重複的部分。有時將圖5A至圖5C、圖6A至圖6C、圖7A至圖7C、圖8A至圖8C、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C、圖12A至圖12C以及圖13A至圖13C所示的A1-A2方向稱為圖1A和圖1B所示的通道長度方向。有時將圖5A至圖5C、圖6A至圖6C、圖7A至圖7C、圖8A至圖8C、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C、圖12A至圖12C以及圖13A至圖13C所示的A3-A4方向稱為圖1A和圖1C所示的通道寬度方向。
在本實施方式中，構成電晶體的各層(絕緣層、氧化物半導體層、導電層等)可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、真空蒸鍍法、脈衝雷射沉積(PLD：Pulse Laser Deposition)法形成。或者，可以藉由塗佈法或印刷法形成。作為成膜方法的典型，有濺射法、電漿CVD法，但也可以使用熱CVD法。作為熱CVD法的例子，可以使用有機金屬化學氣相沉積(MOCVD：Metal Organic Chemical Vapor Deposition)法或原子層沉積(ALD：Atomic Layer Deposition)法。另外，藉由作為濺射法組合使用長拋濺射法和準直濺射法，可以提高埋入性。
〈熱CVD法〉
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將原料氣體及氧化劑同時供應到處理室內，將處理室內的壓力設定為大氣壓或減壓，使其在基板附近或在基板上起反應而沉積在基板上。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的金屬膜、半導體膜、無機絕緣膜等各種膜，例如，當形成In-Ga-Zn-O膜時，可以使用三甲基銦、三甲基鎵及二甲基鋅。三甲基銦的化學式為In(CH3)3。三甲基鎵的化學式為Ga(CH3)3。二甲基鋅的化學式為Zn(CH3)2。但是，不侷限於上述組合，也可以使用三乙基鎵(化學式為Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(化學式為Zn(C2H5)2)代替二甲基鋅。
〈ALD法〉
習知的利用CVD法的成膜裝置在進行成膜時將用於反應的原料氣體(前驅物(precursor))的一種或多種同時供應到處理室。在利用 ALD法的成膜裝置中，將用於反應的前驅物依次引入處理室，並且，按該順序反復地引入氣體，由此進行成膜。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的前驅物依次供應到處理室內。為了防止多種前驅物混合，在引入第一前驅物之後引入惰性氣體(氬或氮等)等，然後引入第二前驅物。另外，也可以利用真空抽氣將第一前驅物排出來代替引入惰性氣體，然後引入第二前驅物。
圖3A至圖3D示出ALD法的成膜過程。第一前驅物601附著到基板表面(參照圖3A)，由此形成第一單層(參照圖3B)。此時，前驅物所包含的金屬原子等可以與存在於基板表面上的羥基鍵合。金屬原子也可以與甲基、乙基等烷基鍵合。在排氣第一前驅物601之後引入的第二前驅物602與該第一單層起反應(參照圖3C)，由此第二單層層疊在第一單層上而形成薄膜(參照圖3D)。例如，當第二前驅物包含氧化劑時，存在於第一前驅物中的金屬原子或與金屬原子鍵合的烷基與氧化劑起化學反應，而可以形成氧化膜。
ALD法是基於表面化學反應的成膜方法，前驅物附著於被成膜表面，自終止機構起到作用，由此形成一個層。例如，三甲基鋁等前驅物與存在於該被成膜表面上的羥基(OH基)起反應。此時，只發生熱所引起的表面反應，因此前驅物與該被成膜表面接觸，前驅物中的金屬原子等可以利用熱能量附著於該被成膜表面。前驅物有如下特徵：具有高蒸汽壓；在成膜之前在熱上穩定而不分解；以及對基板的化學附著速度較快等。因為前驅物作為氣體被引入，所以在交替引入的前驅物擴散的時間足夠時，即使在具有縱橫比高的凹凸的區域中也可以高覆蓋率地進行成膜。
另外，在ALD法中，藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，所以ALD法可以 準確地調節厚度。藉由提高排氣能力，可以提高沉積速度，並且可以降低膜中的雜質濃度。
ALD法有使用熱量的ALD法(熱ALD法)及使用電漿的ALD法(電漿ALD法)。熱ALD法是利用熱能量使前驅物起反應的方法，電漿ALD法是在自由基的狀態下使前驅物互相起反應的方法。
ALD法可以準確地形成極薄的膜。對具有凹凸的面也可以以高的表面覆蓋率形成密度高的膜。
〈電漿ALD法〉
另外，藉由利用電漿ALD法可以以比使用熱量的ALD法(熱ALD法)低的溫度進行成膜。例如，電漿ALD法即使在100℃以下也能夠進行成膜而不降低沉積速度。另外，在電漿ALD法中，電漿可以使N2自由基化，因此除了氧化物以外還可以進行氮化物的成膜。
在電漿ALD法中，可以提高氧化劑的氧化性。由此，可以減少在利用電漿ALD法形成膜時殘留在膜中的前驅物或從前驅物脫離的有機成分，並且可以減少膜中的碳、氯、氫等，所以可以形成雜質濃度低的膜。
另外，當進行電漿ALD法時，在使自由基種生成的情況下，如ICP(Inductively Coupled Plasma：電感耦合電漿)那樣，可以在離開基板的狀態下使電漿生成，從而可抑制基板或形成有該保護膜所受到的電漿損傷。
藉由如上述那樣利用電漿ALD法，與其他成膜方法相比，可以降低製程溫度，並且提高表面的覆蓋率，由此可以形成該膜。由此可以抑制水、氫從外部進入。因此，電晶體特性的可靠性可以得到提高。
〈ALD裝置的說明〉
圖4A示出利用ALD法的成膜裝置的一個例子。利用ALD法的成膜裝置包括：成膜室(處理室1701)；原料供應部1711a、原料供應部1711b；用作流量控制器的高速閥1712a、高速閥1712b；原料導入口1713a、原料導入口1713b；原料排出口1714；排氣裝置1715。設置在處理室1701內的原料導入口1713a、原料導入口1713b藉由供應管或閥分別連接到原料供應部1711a、原料供應部1711b，原料排出口1714藉由排出管、閥或壓力調節器連接到排氣裝置1715。
處理室內部設置有具備加熱器的基板支架1716，將成膜物件的基板1700配置在該基板支架上。
在原料供應部1711a、原料供應部1711b中，利用汽化器或加熱單元等由固態或液態的原料形成原料氣體。或者，原料供應部1711a、原料供應部1711b也可以供應氣態的原料氣體。
在此示出兩個原料供應部1711a、原料供應部1711b的例子，但是不侷限於此，也可以設置三個以上的原料供應部。另外，高速閥1712a、高速閥1712b可以按時間準確地進行控制，以供應原料氣體和惰性氣體中的任一個。高速閥1712a、高速閥1712b為原料氣體的流量控制器，並且也可以說是惰性氣體的流量控制器。
在圖4A所示的成膜裝置中，將基板1700設置在基板支架1716上，使處理室1701處於密閉狀態，然後使用加熱器對基板支架1716進行加熱來將基板1700加熱至所希望的溫度(例如，100℃以上或150℃以上)，反復地進行原料氣體的供應、利用排氣裝置1715的排氣、惰性氣體的供應以及利用排氣裝置1715的排氣，由此將薄膜形成在基板表面上。
在圖4A所示的成膜裝置中，藉由適當地選擇在原料供應部1711a、1711b中準備的原料(揮發性有機金屬化合物等)，可以形成包含含有鉿、鋁、鉭和鋯等中的一種以上的元素的氧化物(也包括複合氧化物)的絕緣層。明確而言，可以形成含有氧化鉿的絕緣層、含有氧化鋁的絕緣層、含有矽酸鉿的絕緣層或含有矽酸鋁的絕緣層。此外，藉由適當地選擇在原料供應部1711a、原料供應部1711b中準備的原料(揮發性有機金屬化合物等)，也可以形成鎢層或鈦層等金屬層、氮化鈦層等氮化物層等的薄膜。
例如，當使用利用ALD法的成膜裝置形成氧化鉿層時，使用如下兩種氣體：藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽、四二甲基醯胺鉿(TDMAH)等鉿醯胺)氣化而得到的原料氣體；以及用作氧化劑的臭氧(O3)。此時，從原料供應部1711a供應的第一原料氣體為TDMAH，從原料供應部1711b供應的第二原料氣體為臭氧。注意，四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外，作為其它材料有四(乙基甲基醯胺)鉿等。注意，氮能夠使電荷俘獲能階消失。因此，當原料氣體含有氮時，可以形成電荷俘獲能階密度低的氧化鉿。
例如，當使用利用ALD法的成膜裝置形成氧化鋁層時，使用如下兩種氣體：藉由使包含溶劑和鋁前體化合物的液體(三甲基鋁(TMA)等)氣化而得到的原料氣體；以及用作氧化劑的H2O。此時，從原料供應部1711a供應的第一原料氣體為TMA，從原料供應部1711b供應的第二原料氣體為H2O。注意，三甲基鋁的化學式為Al(CH3)3。另外，作為其它材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的成膜裝置形成氧化矽膜時，使六氯乙矽烷附著在被成膜面上，去除附著物所包含的氯，供應氧化性氣體(O2、 一氧化二氮)的自由基使其與附著物起反應。
例如，在使用利用ALD法的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後依次反復引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD法的成膜裝置形成氧化物半導體膜如In-Ga-Zn-O膜時，依次反復引入In(CH3)3氣體和O3氣體形成In-O層，然後依次反復引入Ga(CH3)3氣體和O3氣體形成GaO層，之後依次反復引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。此外，也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
《多室製造裝置》
圖4B示出具備至少一個圖4A所示的成膜裝置的多室製造裝置的一個例子。
圖4B所示的製造裝置可以以不接觸於大氣的方式連續地形成疊層膜，由此實現雜質混入的防止及處理量的提高。
圖4B所示的製造裝置至少包括裝載室1702、傳送室1720、預處理室1703、用作成膜室的處理室1701、卸載室1706。在製造裝置的處理室(也包括裝載室、傳送室、成膜室、卸載室等)中，為了防止水分的附著等，較佳為充填具有適當的露點的惰性氣體(氮氣體等)，較佳為保持減壓狀態。
另外，處理室1704、處理室1705也可以是與處理室1701同樣的利用ALD法的成膜裝置，還可以是利用電漿CVD法、濺射法或MOCVD法的成膜裝置。
例如，以下示出作為處理室1704採用利用電漿CVD法的成膜裝置且作為處理室1705採用利用MOCVD法的成膜裝置，由此形成疊層膜的例子。
圖4B示出傳送室1720的俯視圖為六角形的例子，但是根據疊層膜的層數也可以採用具有其以上的多角形的頂面形狀且連接更多處理室的製造裝置。在圖4B中，基板的頂面形狀為矩形，但是不侷限於此。另外，雖然圖4B示出單片式(single wafer type)成膜裝置的例子，但是也可以採用對多個基板進行成膜的成批式(batch-type)成膜裝置。
〈絕緣層110的形成〉
首先，在基板100上形成絕緣層110。作為絕緣層110可以藉由電漿CVD法、熱CVD法(MOCVD法、ALD法)或濺射法等使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等金屬氧化物膜、氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等氮化物絕緣膜或者混合上述材料形成。此外，絕緣層110也可以是上述材料的疊層，其中，較佳為疊層中的與後面被用作金屬氧化物層121的第一金屬氧化物膜接觸的上層至少使用包含過量氧的材料形成，以對氧化物半導體層122供應氧。
注意，藉由將不包含氫或氫的含量為1%以下的材料用於絕緣層110，可以抑制氧化物半導體層中發生氧缺陷，因此能夠使電晶體的工作穩定。
例如，作為絕緣層110，可以使用藉由電漿CVD法形成的厚度為100nm的氧氮化矽膜。
接著，也可以進行第一加熱處理，使絕緣層110所包含的水、氫等脫離。其結果是，可以降低絕緣層110所包含的水、氫等的濃度，並且藉由加熱處理，可以降低減少對後面形成的第一金屬氧化物膜的水、氫等的擴散量。
〈第一金屬氧化物膜及被用作氧化物半導體層122的氧化物半導體膜的形成〉
接著，在絕緣層110上形成後面被用作金屬氧化物層121的第一金屬氧化物膜以及後面被用作氧化物半導體層122的氧化物半導體膜。第一金屬氧化物膜、被用作氧化物半導體層122的氧化物半導體膜可以利用濺射法、MOCVD法、PLD法等形成，較佳為利用濺射法形成。作為濺射法，可以使用RF濺射法、DC濺射法、AC濺射法等。在採用濺射法的情況下，利用對向靶材式(也稱為對向電極方式、氣相濺射方式、VDSP(Vapor Deposition Sputtering：氣相沉積濺射)方式)進行成膜，由此可以減輕成膜時的電漿損傷。
例如，當利用濺射法形成被用作氧化物半導體層122的氧化物半導體膜時，較佳的是，在濺射裝置中的各處理室中，能夠使用低溫泵等吸附式真空泵進行高真空化(抽空到5×10-7Pa至1×10-4Pa左右)且將其上形成膜的基板加熱到100℃以上，較佳為400℃以上，來儘可能地去除對氧化物半導體膜來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止將包含碳成分或水分等的氣體從排氣系統倒流到處理室內。或者，也可以使用組合渦輪分子泵和低溫泵的排氣系統。
為了獲得高純度本質氧化物半導體膜，較佳的是不僅對處理室進 行高真空抽氣，而且進行濺射氣體的高度純化。藉由作為被用作濺射氣體的氧氣體或氬氣體使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下的高度純化氣體，能夠儘可能地防止水分等混入氧化物半導體膜。
作為濺射氣體，適當地使用稀有氣體(典型的是氬)、氧、稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為增高相對於稀有氣體的氧的氣體比例。
例如，在利用濺射法形成被用作氧化物半導體層122的氧化物半導體膜的情況下，藉由將基板溫度設定為150℃以上且750℃以下，較佳為150℃以上且450℃以下，更佳為200℃以上且420℃以下來形成氧化物半導體膜，可以形成CAAC-OS膜。
可以以使第一金屬氧化物膜的電子親和力小於被用作氧化物半導體層122的氧化物半導體膜的方式選擇第一金屬氧化物膜的材料。
另外，在利用濺射法形成第一金屬氧化物膜、被用作氧化物半導體層122的氧化物半導體膜的氧化物半導體膜的情況下，藉由利用多室濺射裝置，可以在不暴露於大氣的情況下連續地形成第一金屬氧化物膜和被用作氧化物半導體層122的氧化物半導體膜。此時，可以抑制不需要的雜質進入第一金屬氧化物膜和被用作氧化物半導體層122的氧化物半導體膜之間的介面，而可以降低介面能階密度。其結果是可以使電晶體的電特性穩定，尤其是可以使可靠性測試中的特性穩定。
在絕緣層110中有損傷的情況下，由於金屬氧化物層121的存在而可以使被用作主要電路徑的氧化物半導體層122遠離損傷部，其結果是，可以使電晶體的電特性穩定，尤其是可以使可靠性測試中的特 性穩定。
例如，作為第一金屬氧化物膜，可以利用藉由使用In：Ga：Zn=1：3：4(原子個數比)的靶材的濺射法形成的厚度為20nm的絕緣膜。作為氧化物半導體膜，可以使用藉由使用In：Ga：Zn=1：1：1(原子個數比)的靶材形成的厚度為15nm的氧化物半導體膜。
藉由在形成第一金屬氧化物膜、被用作氧化物半導體層122的氧化物半導體膜之後進行第二加熱處理，可以減少第一金屬氧化物膜、被用作氧化物半導體層122的氧化物半導體膜的氧缺陷量。
第二加熱處理的溫度為250℃以上且低於基板應變點，較佳為300℃以上且650℃以下，更佳為350℃以上且550℃以下。
在包含氦、氖、氬、氙、氪等稀有氣體或包含氮的惰性氣體氛圍中進行第二加熱處理。或者，在惰性氣體氛圍中進行加熱之後，也可以在氧氛圍或乾燥空氣(露點為-80℃以下，較佳為-100℃以下，更佳為-120℃以下的空氣)氛圍中進行加熱。或者，也可以在減壓狀態下進行加熱。注意，除了上述乾燥空氣以外，惰性氣體及氧較佳為不包含氫、水等，典型的露點為-80℃以下，較佳為-100℃以下。處理時間為3分鐘至24小時。
注意，在加熱處理中，可以利用電阻發熱體等發熱體所產生的熱傳導或熱輻射加熱被處理物的裝置來代替電爐。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝 置。作為高溫氣體使用氬等稀有氣體或氮等惰性氣體。
第二加熱處理也可以在後述的形成金屬氧化物層121、氧化物半導體層122的蝕刻之後進行。
例如，可以在氮氛圍中以450℃進行1小時的加熱處理之後，在氧氛圍中以450℃進行1小時的加熱處理。
藉由上述步驟，可以減少第一金屬氧化物膜、被用作氧化物半導體層122的氧化物半導體膜的氧缺陷或氫、水等雜質。另外，可以形成局部能階密度被降低的第一金屬氧化物膜、被用作氧化物半導體層122的氧化物半導體膜。
注意，藉由以氧為材料的高密度電漿的照射，可以得到與加熱處理同樣的效果。照射時間為1分鐘以上且3小時以下，較佳為3分鐘以上且2小時以下，更佳為5分鐘以上且1個小時以下。
〈第一導電膜的形成〉
接著，在氧化物半導體層122上形成被用作硬遮罩的第一導電膜。可以藉由濺射法、化學氣相沉積(CVD)法(包括有機金屬化學氣相沉積(MOCVD)法、金屬化學氣相沉積法、原子層沉積(ALD)法或電漿增強化學氣相沉積(PECVD)法)、蒸鍍法、脈衝雷射沉積(PLD)法等來形成第一導電膜。
第一導電膜的材料較佳為包含選自銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、鉑(Pt)、銥(Ir)、鍶(Sr)等的材料、上述材料的合金或以上述材料為主要成分的化合物的導電膜的單層或疊層。
例如，利用濺射法形成厚度為20至100nm的鎢膜作為第一導電膜。
雖然在本實施方式中作為硬遮罩形成第一導電膜，但是不侷限於此，也可以形成絕緣膜。
〈金屬氧化物層121、氧化物半導體層122的形成〉
接著，藉由光微影製程形成光阻遮罩，使用該光阻遮罩對第一導電膜選擇性地進行蝕刻，由此形成導電層130b。接著，在去除硬遮罩上的光阻劑之後，對被用作氧化物半導體層122的氧化物半導體膜、第一金屬氧化物膜選擇性地進行蝕刻，由此形成島狀的氧化物半導體層122、金屬氧化物層121(參照圖5A至圖5C)。作為蝕刻方法，可以使用乾蝕刻法。另外，藉由將導電層130b用作硬遮罩對氧化物半導體層進行蝕刻，與利用光阻遮罩的情況相比，可以降低氧化物半導體層的邊緣粗糙度。
〈金屬氧化物膜123a的形成〉
接著，在氧化物半導體層122、絕緣層110上形成被用作金屬氧化物層123的金屬氧化物膜123a。可以利用與氧化物半導體膜、第一金屬氧化物膜相同的方法形成金屬氧化物膜123a，可以以使金屬氧化物膜123a的電子親和力比氧化物半導體膜小的方式選擇金屬氧化物膜123a的材料。
藉由長拋濺射方式的濺射法形成金屬氧化物膜123a，可以提高槽部174中的金屬氧化物膜123a的埋入性。
例如，作為金屬氧化物膜123a，可以使用藉由使用In：Ga：Zn=1：3：2(原子個數比)的靶材的濺射法形成的厚度為5nm的氧化物半導體膜。
〈第一絕緣膜的形成〉
接著，在金屬氧化物膜123a上形成後面被用作絕緣層175的第一絕緣膜。可以利用與絕緣層110相同的方法形成第一絕緣膜。
作為第一絕緣膜可以藉由使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧氟化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等金屬氧化物膜、氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等氮化物絕緣膜或者這些的混合材料的電漿CVD法、熱CVD法(MOCVD法、ALD法)或濺射法等形成。第一絕緣膜也可以是上述材料的疊層。
〈第一絕緣膜的平坦化〉
接著，對第一絕緣膜進行平坦化處理，形成絕緣層175b(參照圖6A至圖6C)。可以藉由CMP法、乾蝕刻法、回流法等進行平坦化處理。在藉由CMP法進行平坦化的情況下，在第一絕緣膜上形成其組成與第一絕緣膜不同的膜，可以使CMP處理後的基板面內的絕緣層175b的厚度均勻。
〈槽部的形成〉
接著，利用光微影製程在被平坦化的絕緣層175b上形成光阻遮罩。另外，也可以在絕緣層上或光阻遮罩上塗佈有機膜，然後進行光微影製程。該有機膜可以包含丙二醇甲醚、乳酸乙酯等，藉由使用該有機膜，除了曝光時的防反射效果以外，還可以提高光阻遮罩和膜的密接性並提高解析度。可以將該有機膜用於其他製程。
注意，當形成通道長度極小的電晶體時，利用電子束曝光、液浸曝光、EUV(Extreme Ultra-violet：極紫外光)曝光等適於細線加工的方法進行光阻遮罩加工，並藉由使用該蝕刻遮罩進行蝕刻即可。另 外，當利用電子束曝光形成光阻遮罩時，如果作為該光阻遮罩使用正型光阻劑，則可以使曝光區域縮減到最小限度，而可以提高處理量。藉由採用這種方法，可以形成通道長度為100nm以下、30nm以下或20nm以下的電晶體。或者，也可以藉由使用X射線等的曝光技術進行微細的加工。
使用上述光阻遮罩，利用乾蝕刻法對絕緣層175b進行槽加工處理直到使金屬氧化物膜123a露出。藉由該加工處理，形成絕緣層175、槽部174。
注意，槽部174的形狀較佳為與基板面垂直的形狀。
注意，槽部174的加工方法不侷限於上述方法。例如，既可以除了光阻遮罩以外還使用硬遮罩，又可以在光微影製程中使用半色調遮罩控制光阻遮罩的形狀。另外，也可以藉由奈米壓印法等控制遮罩的形狀。可以將該方法適用於其他製程。
〈第二絕緣膜150a的形成〉
接著，在金屬氧化物膜123a及絕緣層175上形成被用作閘極絕緣層150的第二絕緣膜150a。例如第二絕緣膜150a可以使用氧化鋁(AlOx)、氧化鎂(MgOx)、氧化矽(SiOx)、氧氮化矽(SiOxNy)、氮氧化矽(SiNxOy)、氮化矽(SiNx)、氧化鎵(GaOx)、氧化鍺(GeOx)、氧化釔(YOx)、氧化鋯(ZrOx)、氧化鑭(LaOx)、氧化釹(NdOx)、氧化鉿(HfOx)及氧化鉭(TaOx)等。第二絕緣膜150a也可以是上述材料的疊層。可以使用濺射法、CVD法(電漿CVD法、MOCVD法、ALD法等)、MBE法等形成第二絕緣膜150a。可以適當地使用與絕緣層110相同的方法形成第二絕緣膜150a。
例如，作為第二絕緣膜150a，可以藉由電漿CVD法形成厚度為10nm 的氧氮化矽膜。
〈導電膜160a的形成〉
接著，在第二絕緣膜150a上形成被用作閘極電極層160的導電膜160a(參照圖7A至圖7C)。作為導電膜160a，例如可以使用鋁(Al)、鈦(Ti)、鉻(Cr)、鈷(Co)、鎳(Ni)、銅(Cu)、釔(Y)、鋯(Zr)、鉬(Mo)、釕(Ru)、銀(Ag)、鉭(Ta)、鎢(W)或以這些金屬為主要成分的合金材料。可以使用濺射法、CVD法(電漿CVD法、MOCVD法、ALD法等)、MBE法、蒸鍍法、電鍍法等形成。作為導電膜160a，可以使用包含氮的導電膜，也可以使用上述導電膜和包含氮的導電膜的疊層。
例如，作為導電膜160a可以使用利用ALD法形成的厚度為10nm的氮化鈦及利用金屬CVD法形成的厚度為150nm的鎢的疊層。
〈平坦化處理〉
接著，進行平坦化處理。可以利用CMP法、乾蝕刻法等進行平坦化處理。平坦化處理可以在使第二絕緣膜150a露出時結束，也可以在使絕緣層175露出時結束。由此，可以形成閘極電極層160、閘極絕緣層150(參照圖8A至圖8C)。
〈絕緣層175的回蝕處理〉
接著，利用乾蝕刻法對絕緣層175進行回蝕處理，使金屬氧化物膜123a露出。再者，對不重疊於閘極電極層160的部分的金屬氧化物膜123a進行蝕刻而去除，形成金屬氧化物層123(參照圖9A至圖9C)。
注意，形成圖9A至圖9C所示的結構的方法不侷限於上述方法。
例如，如圖10A至圖10C所示，可以採用在槽部174中包括金屬 氧化物層123b、閘極絕緣層150b、閘極電極層160的結構。另外，如圖11A至圖11C所示，可以採用在金屬氧化物膜123a上形成有第二絕緣膜150a的結構。
〈離子添加處理〉
接著，對氧化物半導體層122進行離子167的添加處理(參照圖12A至圖12C)。作為添加材料可以使用氫(H)、氦(He)、氖(Ne)、氬(Ar)、氪(Kr)、氙(Xe)、硼(B)、磷(P)、鎢(W)、鋁(Al)等。作為添加方法有離子摻雜法、離子植入法、電漿浸沒離子佈植技術、高密度電漿處理法等。注意，藉由在微型化中採用離子植入法，能夠抑制指定的離子之外的雜質的添加，因此是較佳的。另外，離子摻雜法、電漿浸沒離子佈植技術在對大面積進行處理時具有優越性。
在該離子添加處理中，較佳為根據離子種及注入深度對離子的加速電壓進行調整。例如，可以為1kV以上且100kV以下或者3kV以上且60kV以下。另外，離子的劑量為1×1012ions/cm2以上且1×1017ions/cm2以下，較佳為1×1014ions/cm2以上且5×1016ions/cm2以下。
可以藉由離子添加處理在氧化物半導體層122中形成氧缺陷，以使其包括低電阻區域125(參照圖13A至圖13C)。注意，有時在氧化物半導體層122中，離子擴散到重疊於閘極電極層的區域，而在重疊於閘極電極層的區域中形成低電阻區域125。
另外，藉由在離子添加處理後進行加熱處理，可以修復在離子添加處理時發生的膜的損傷。
接著，形成後面被用作絕緣層180的第三絕緣膜。第三絕緣膜的形成方法可以與絕緣層110的形成方法同樣。較佳為在形成第三絕緣膜之後進行平坦化。
接著，利用乾蝕刻法對第三絕緣膜進行蝕刻來設置開口部。
接著，在開口部中形成被用作導電層190的第三導電膜之後進行平坦化處理，形成導電層190。
接著，在導電層190上形成被用作導電層195的第四導電膜。利用光微影法、奈米壓印法等對第四導電膜進行處理，形成導電層195。
藉由利用上述製造方法，可以形成電晶體10。利用上述製造方法，能夠穩定地製造通道長度為100nm以下、30nm以下或20nm以下的極微型的電晶體。
另外，電晶體10也可以包括閘極絕緣層150與閘極電極層的側面接觸的區域(參照圖14A至圖14C)。
〈電晶體10的變形例子1：電晶體11〉
參照圖15A至圖15C說明其形狀與圖1A至圖1C所示的電晶體10的形狀不同的電晶體11。
圖15A至圖15C是電晶體11的俯視圖及剖面圖。圖15A是電晶體11的俯視圖，圖15B是沿著圖15A的點劃線B1-B2的剖面圖，圖15C是沿著點劃線B3-B4的剖面圖。
電晶體11與電晶體10不同之處在於包括絕緣層170、絕緣層172。
《絕緣層170》
絕緣層170可以包含氧、氮、氟、鋁(Al)、鎂(Mg)、矽(Si)、鎵(Ga)、鍺(Ge)、釔(Y)、鋯(Zr)、鑭(La)、釹(Nd)、鉿(Hf)、 鉭(Ta)、鈦(Ti)等。絕緣層170可以包含氧化鋁(AlOx)、氧化鎂(MgOx)、氧化矽(SiOx)、氧氮化矽(SiOxNy)、氮氧化矽(SiNxOy)、氮化矽(SiNx)、氧化鎵(GaOx)、氧化鍺(GeOx)、氧化釔(YOx)、氧化鋯(ZrOx)、氧化鑭(LaOx)、氧化釹(NdOx)、氧化鉿(HfOx)及氧化鉭(TaOx)等中的一種以上。
絕緣層170較佳為包含氧化鋁膜(AlOx)。氧化鋁膜可以具有不使氫、水分等雜質、氧透過膜的阻擋效果。因此，在電晶體的製程中及製造電晶體之後，將氧化鋁膜適合用作具有如下效果的保護膜：防止導致電晶體的電特性變動的氫、水分等雜質向金屬氧化物層121、氧化物半導體層122、金屬氧化物層123混入；防止金屬氧化物層121、氧化物半導體層122、金屬氧化物層123的主要成分的氧從金屬氧化物層121、氧化物半導體層122、金屬氧化物層123釋放出；防止氧的從絕緣層110的不必要的釋放。
絕緣層170較佳為有氧供應能力的膜。在形成絕緣層170時，與其他氧化物層之間的介面形成混合層，混合層或其他氧化物層被填補氧，藉由之後的加熱處理氧擴散到氧化物半導體層中，氧化物半導體層中的氧缺陷被填補氧，因此可以提高電晶體特性(例如，臨界電壓、可靠性等)。
絕緣層170既可以是單層，又可以是疊層。此外，也可以在絕緣層的上側或下側具有其它絕緣層。例如，絕緣層170可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。絕緣層較佳為包含比化學計量組成多的氧。從絕緣層釋放的氧可以經過閘極絕緣層150或絕緣層110擴散到氧化物半導體層122的通道形成區域，因此可以由氧填補形成在通道形成區域中的氧缺陷。因此，可以得到穩定的電晶體電特性。
《絕緣層172》
作為絕緣層172可以使用包含氧(O)、氮(N)、氟(F)、鋁(Al)、鎂(Mg)、矽(Si)、鎵(Ga)、鍺(Ge)、釔(Y)、鋯(Zr)、鑭(La)、釹(Nd)、鉿(Hf)、鉭(Ta)、鈦(Ti)等。例如，可以使用包含氧化鋁(AlOx)、氧化鎂(MgOx)、氧化矽(SiOx)、氧氮化矽(SiOxNy)、氮氧化矽(SiNxOy)、氮化矽(SiNx)、氧化鎵(GaOx)、氧化鍺(GeOx)、氧化釔(YOx)、氧化鋯(ZrOx)、氧化鑭(LaOx)、氧化釹(NdOx)、氧化鉿(HfOx)及氧化鉭(TaOx)等中的一種以上的絕緣膜。另外，絕緣層172也可以是上述材料的疊層。
絕緣層172較佳為包含氧化鋁膜。氧化鋁膜可以具有不使氫、水分等雜質、氧透過膜的阻擋效果。因此，在電晶體的製程中及製造電晶體之後，將氧化鋁膜適合用作具有如下效果的保護膜：防止導致電晶體的電特性變動的氫、水分等雜質向金屬氧化物層121、氧化物半導體層122、金屬氧化物層123混入；防止金屬氧化物層121、氧化物半導體層122、金屬氧化物層123的主要成分的氧從金屬氧化物層121、氧化物半導體層122、金屬氧化物層123釋放出；防止氧的從絕緣層110的釋放。
另外，絕緣層172可以具有用作保護膜的功能。藉由設置絕緣層172，可以保護閘極絕緣層150不被電漿損傷。由此，能夠抑制在通道附近產生電子陷阱。
〈電晶體11的製造方法〉
使用圖16A至圖16C、圖17A至圖17C、圖18A至圖18C說明電晶體11的製造方法。注意，關於與電晶體10的製造方法同樣的部分援用其說明。
〈絕緣層172的形成〉
在絕緣層110、氧化物半導體層122、閘極電極層160上形成絕緣層172(參照圖16A至圖16C)。注意，為了避免氧化物半導體層122、閘極絕緣層150受到電漿損傷，較佳為藉由MOCVD法、ALD法形成絕緣層172。
另外，絕緣層172的厚度較佳為1nm以上且30nm以下，更佳為3nm以上且10nm以下。
另外，可以在形成絕緣層172後對氧化物半導體層122進行離子添加處理(參照圖16A至圖16C)。由此，可以在形成低電阻區域的同時減少離子添加處理時的氧化物半導體層122的損傷(參照圖17A至圖17C)。
另外，可以在形成絕緣層172後利用光微影法、奈米壓印法、乾蝕刻法等對其進行加工，也可以只形成絕緣層172。
〈絕緣層170的形成〉
接著，在絕緣層172上形成絕緣層170。絕緣層170也可以是單層或疊層。可以使用與絕緣層110相同的材料、方法等形成絕緣層170。
作為絕緣層170較佳為使用利用濺射法形成的氧化鋁膜。在利用濺射法形成氧化鋁膜時，形成時使用的氣體較佳為包含氧氣體。包含1vol.%以上且100vol.%以下、較佳為4vol.%以上且100vol.%以下、更佳為10vol.%以上且100vol.%以下的氧氣體。當包含1vol.%以上的氧時，可以對絕緣層或與其接觸的絕緣層供應剩餘的氧。另外，可以對與該層接觸的層添加氧。
例如，將氧化鋁用作靶材，作為濺射時的氣體使用含有50vol.% 的氧氣體的氣體，形成厚度為20nm至40nm的絕緣層170。
接著，較佳為進行加熱處理。加熱處理的溫度典型為150℃以上且低於基板的應變點，較佳為250℃以上且500℃以下，更佳為300℃以上且450℃以下。由於該加熱處理，而添加到絕緣層(例如，絕緣層110)的氧173擴散並移動到氧化物半導體層122中，而可以對存在於氧化物半導體層122中的氧缺陷供應氧(參照圖18A至圖18C)。
在本實施方式中，可以在氧氣氛圍下以400℃進行加熱處理1小時。
在其他製程中，也可以隨時進行該加熱處理。藉由進行加熱處理，可以由氧填補膜中的缺陷，且可以降低介面能階密度。
〈氧的添加〉
注意，氧不需要必須藉由絕緣層170添加。可以對絕緣層110、絕緣層175進行添加氧的處理，可以對第一金屬氧化物膜、金屬氧化物膜123a進行添加氧的處理，也可以對其他絕緣層進行添加氧的處理。作為添加的氧，使用氧自由基、氧原子、氧原子離子和氧分子離子等中的任一個以上。作為添加氧的方法，可以舉出離子摻雜法、離子植入法、電漿浸沒離子佈植技術等。
當作為添加氧的方法採用離子植入法時，既可以使用氧原子離子，又可以使用氧分子離子。在使用氧分子離子的情況下，可以減少對被添加氧的膜的損傷。氧分子離子在該被添加氧的膜的表面分離，作為氧原子離子添加到該膜。由於在從氧分子分離為氧原子時消耗能量，所以對該被供應氧的膜添加氧分子離子時的每氧原子離子的能量比對該被供應氧的膜添加氧原子離子時的小。由此，可以減少該被供應氧的膜的損傷。
另外，藉由使用氧分子離子，注入到該被添加氧的膜中的氧原子離子的每一個的能量都減少，因此氧原子離子被注入的位置淺。因此，在後面的加熱處理中，氧原子容易移動，而可以對金屬氧化物層121、氧化物半導體層122、金屬氧化物層123供應更多的氧。
另外，在注入氧分子離子的情況下，與注入氧原子離子相比，每氧原子離子的能量小。因此，藉由注入氧分子離子，能夠提高加速電壓，從而提高處理量。另外，藉由注入氧分子離子，能夠使劑量為注入氧原子離子時的一半。其結果，可以提高處理量。
在對該被添加氧的膜添加氧時，較佳為在氧原子離子的濃度分佈的峰值位於該被添加氧的膜的條件下對該被添加氧的膜添加氧。其結果，與注入氧原子離子的情況相比，能夠降低注入時的加速電壓，而可以減少對該被供應氧的膜的損傷。也就是說，可以減少該被添加氧的膜的缺陷量，從而能夠抑制電晶體的電特性的變動。並且，藉由以絕緣層110與金屬氧化物層121的介面的氧原子的添加量小於1×1021atoms/cm3、小於1×1020atoms/cm3或小於1×1019atoms/cm3的方式對該被添加氧的膜添加氧，可以減少添加到絕緣層110的氧。其結果，能夠減少對該被添加氧的膜的損傷，從而抑制電晶體的電特性的變動。
另外，也可以利用將該被添加氧的膜暴露於在包含氧的氛圍中產生的電漿的電漿處理(電漿浸沒離子佈植技術)，來對該被添加氧的膜添加氧。作為包含氧的氛圍，可以舉出包含氧、臭氧、一氧化二氮、二氧化氮等氧化性氣體的氛圍。另外，藉由將該被添加氧的膜暴露於在對基板100一側施加偏壓的狀態下產生的電漿，能夠增加對該被添加氧的膜的氧添加量，所以是較佳的。作為進行這樣的電漿處理的裝置的一個例子有灰化裝置。
例如，可以將加速電壓設定為60kV，利用離子植入法將劑量為2×1016/cm2的氧分子離子添加到絕緣層110。
上述步驟也適用於電晶體10及其他電晶體。
藉由上述製程，氧化物半導體膜的局部能階密度得到降低，由此可以製造電特性優良的電晶體。此外，還可以製造因時間經過或應力測試而產生的電特性的變動小的可靠性高的電晶體。
〈電晶體10的變形例子2：電晶體12〉
使用圖19A至圖19C對其形狀與圖1A至圖1C所示的電晶體10不同的電晶體12進行說明。
圖19A至圖19C是電晶體12的俯視圖及剖面圖。圖19A是電晶體12的俯視圖，圖19B是沿著圖19A的點劃線C1-C2的剖面圖，圖19C是沿著點劃線C3-C4的剖面圖。
電晶體12與電晶體10不同之處在於：金屬氧化物層123包括與氧化物半導體層122、金屬氧化物層121的側端部接觸的區域；並且電晶體12包括導電層165。注意，在電晶體12中，可以將金屬氧化物膜123a用作金屬氧化物層123而不對金屬氧化物膜123a進行蝕刻。
《導電層165》
作為導電層165，例如可以使用鋁(Al)、鈦(Ti)、鉻(Cr)、鈷(Co)、鎳(Ni)、銅(Cu)、釔(Y)、鋯(Zr)、鉬(Mo)、釕(Ru)、銀(Ag)、鉭(Ta)、鎢(W)或矽等材料。另外，導電層165可以是疊層。在為疊層的情況下，例如可以與上述材料的氮化物等的包含的氮的材料組合地使用。
導電層165可以具有與閘極電極層160同樣的功能。導電層165既可以採用被施加與閘極電極層160相同的電位的結構，又可以採用被施加與閘極電極層160不同的電位的結構。
另外，在設置有導電層165的電晶體12中，絕緣層110可以具有與閘極絕緣層150相同的結構及功能。
藉由採用上述結構，能夠抑制離子添加處理時的氧化物半導體層的損傷(參照圖20A至圖20C及圖21A至圖21C)。另外，可以保護氧化物半導體層122的側端部。藉由上述步驟，可以使電晶體的電特性穩定。
〈電晶體10的變形例子3：電晶體13〉
使用圖22A至圖22C對其形狀與圖1A至圖1C所示的電晶體10不同的電晶體13進行說明。
圖22A至圖22C是電晶體13的俯視圖及剖面圖。圖22A是電晶體13的俯視圖，圖22B是沿著圖22A的點劃線D1-D2的剖面圖，圖22C是沿著點劃線D3-D4的剖面圖。
電晶體13與電晶體10不同之處在於：與電晶體12同樣，除了金屬氧化物層123包括與氧化物半導體層122、金屬氧化物層121的通道長度方向及通道寬度方向的側端部接觸的區域之外，還包括閘極絕緣層151、閘極絕緣層152。
《閘極絕緣層151、閘極絕緣層152》
閘極絕緣層151、閘極絕緣層152可以具有與閘極絕緣層150同樣的材料。
注意，閘極絕緣層151、閘極絕緣層152較佳為使用不同的材料構成。
〈電晶體13的製造方法〉
使用圖23A至圖23C、圖24A至圖24C、圖25A至圖25C以及圖26A至圖26C說明電晶體13的製造方法。注意，關於與電晶體10的製造方法同樣的部分援用其說明。
〈閘極絕緣層151的形成〉
在形成金屬氧化物層123後形成閘極絕緣層151。閘極絕緣層151可以利用濺射法、CVD法(電漿CVD法、MOCVD法、ALD法等)、MBE法等形成。
例如，作為閘極絕緣層151，可以藉由利用ALD法形成厚度為5nm的氧化鋁。
〈絕緣膜152a的形成〉
接著，在形成槽部174後的閘極絕緣層151、絕緣層175上形成絕緣膜152a、導電膜160a(參照圖23A至圖23C)。
作為絕緣膜152a可以藉由與電晶體10的第二絕緣膜150a相同的材料及方法形成。例如，作為絕緣膜152a，可以藉由電漿CVD法形成厚度為5nm的氧化矽。
接著，藉由對絕緣膜152a、導電膜160a進行平坦化處理，形成閘極電極層160、絕緣層152b(參照圖24A至圖24C)。
接著，對絕緣層175進行蝕刻直到使閘極絕緣層151露出。再者， 可以藉由對絕緣層152b的與閘極電極層160重疊的部分以外的部分進行蝕刻來形成絕緣層152。
接著，進行離子167的添加處理(參照圖25A至圖25C)。隔著閘極絕緣層151、金屬氧化物層123對氧化物半導體層122進行離子添加處理來形成低電阻區域125(參照圖26A至圖26C)。
藉由採用上述方法，例如可以防止製造微型電晶體時的金屬氧化物層123等的厚度的減少。另外，可以減少進行加工時發生的損傷。因此，即使在微型電晶體中，也能夠使其形狀穩定化。另外，可以提高電晶體的電特性及可靠性。
〈電晶體10的變形例子4：電晶體14〉
使用圖27A至圖27C對其形狀與圖1A至圖1C所示的電晶體10不同的電晶體14進行說明。
圖27A至圖27C是電晶體14的俯視圖及剖面圖。圖27A是電晶體14的俯視圖，圖27B是沿著圖27A的點劃線E1-E2的剖面圖，圖27C是沿著點劃線E3-E4的剖面圖。
電晶體14的金屬氧化物層123的形狀與電晶體12相同。電晶體14與電晶體10不同之處在於：閘極絕緣層150包括與閘極電極層160的側面接觸的區域；並且電晶體14設置有包括與閘極絕緣層150的側面接觸的區域的絕緣層176。
注意，基板的底面和閘極電極層的側面的切線之間的角度(梯度)為30度以上且低於90度，較佳為60度以上且85度以下。
由於上述結構，可以控制低電阻區域125的尺寸。由此，可以提 高通態電流。另外，可以使電晶體的特性穩定。
《絕緣層176》
絕緣層176可以由與絕緣層175同樣的材料構成。
〈電晶體14的製造方法〉
使用圖28A至圖28C、圖29A至圖29C、圖30A至圖30C、圖31A至圖31C以及圖32A至圖32C對電晶體14的製造方法進行說明。注意，關於與其他電晶體中的任一個的製造方法同樣的部分援用其說明。
在設置在金屬氧化物膜123a上的槽部174中形成第二絕緣膜150a、導電膜160a(參照圖28A至圖28C)。
注意，雖然圖28A至圖28C的製程與圖7A至圖7C相同，但是在設置槽部174時，較佳為基板底面和絕緣層175的側面的切線之間的角度(梯度)為30度以上且低於90度，更佳為60度以上且85度以下。
與絕緣層175對置的導電膜160a也可以採用上述梯度。
接著，藉由對第二絕緣膜150a、導電膜160a進行平坦化處理形成閘極電極層160、閘極絕緣層150(參照圖29A至圖29C)。
接著，將閘極電極層160用作遮罩，藉由乾蝕刻法對絕緣層175、閘極絕緣層150進行蝕刻直到使金屬氧化物膜123a露出，來形成金屬氧化物層123及絕緣層176(參照圖30A至圖30C)。絕緣層176可以具有被用作側壁的功能。藉由上述製程，可以以自對準的方式形成側壁，由此可以使製程簡化。
接著，藉由進行離子167的添加處理(參照圖31A至圖31C)，形成低電阻區域(參照圖32A至圖32C)。
注意，因為具有絕緣層176，所以例如即使在進行加熱處理時離子向橫向擴散而在沒有添加離子的區域中包含該離子，也可以控制低電阻區域的尺寸。由此，即使通道長度為100nm以下、60nm以下、30nm以下、20nm以下，電晶體也能夠穩定地工作。
注意，電晶體14也可以採用設置絕緣層170的結構(參照圖33A至圖33C)。另外，也可以採用對金屬氧化物層123進行加工並設置的結構(參照圖34A至圖34C)。另外，也可以採用在形成槽部之前設置被用作閘極絕緣層150的第二絕緣膜150a的結構(參照圖35A至圖35C)。
另外，在基板底面和閘極電極層160的側面的切線之間的角度(梯度)大的情況下，有時具有不包括絕緣層176的區域(參照圖36A至圖36C)。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式2
〈氧化物半導體的結構〉
下面，對氧化物半導體的結構進行說明。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體，有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
一般而言，非晶結構具有如下特徵：具有各向同性而不具有不均勻結構；處於亞穩態且原子的配置沒有被固定化；鍵角不固定；具有短程有序而不具有長程有序；等。
亦即，不能將穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。另一方面，a-like OS不具有各向同性但卻是具有空洞(void)的不穩定結構。在不穩定這一點上，a-like OS在物性上接近於非晶氧化物半導體。
〈CAAC-OS〉
首先，說明CAAC-OS。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
說明使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS進行分析時的情況。例如，當利用out-of-plane法分析包含分類為空間群R-3m的InGaZnO4結晶的CAAC-OS的結構時，如圖37A所示，在繞射角(2θ)為31°附近出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可確認到在CAAC-OS中結晶具有c軸配向性，並且c軸朝向 大致垂直於形成CAAC-OS的膜的面(也稱為被形成面)或頂面的方向。注意，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值起因於分類為空間群Fd-3m的結晶結構。因此，較佳的是，在CAAC-OS中不出現該峰值。
另一方面，當利用從平行於被形成面的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近出現峰值。該峰值來源於InGaZnO4結晶的(110)面。並且，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖37B所示的那樣觀察不到明確的峰值。另一方面，當對單晶InGaZnO4將2θ固定為56°附近來進行Φ掃描時，如圖37C所示，觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於CAAC-OS的被形成面的方向上入射束徑為300nm的電子束時，有可能出現圖37D所示的繞射圖案(也稱為選區電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，電子繞射也示出CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖37E示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子束時的繞射圖案。從圖37E觀察到環狀的繞射圖案。因此，使用束徑為300nm的電子束的電子繞射也示出CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖37E中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖37E中的第二環起因於(110)面等。
另外，在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察所獲取的CAAC-OS的明視野影像與繞射圖案的複合 分析影像(也稱為高解析度TEM影像)中，可以觀察到多個顆粒。然而，即使在高解析度TEM影像中，有時也觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
圖38A示出從大致平行於樣本面的方向觀察所獲取的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。尤其將利用球面像差校正功能獲取的高解析度TEM影像稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等觀察Cs校正高解析度TEM影像。
從圖38A可確認到其中金屬原子排列為層狀的顆粒。並且可知一個顆粒的尺寸為1nm以上或者3nm以上。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。另外，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。顆粒反映CAAC-OS的被形成面或頂面的凸凹並平行於CAAC-OS的被形成面或頂面。
另外，圖38B及圖38C示出從大致垂直於樣本面的方向觀察所獲取的CAAC-OS的平面的Cs校正高解析度TEM影像。圖38D及圖38E是藉由對圖38B及圖38C進行影像處理得到的影像。下面說明影像處理的方法。首先，藉由對圖38B進行快速傳立葉變換(FFT：Fast Fourier Transform)處理，獲取FFT影像。接著，以保留所獲取的FFT影像中的離原點2.8nm-1至5.0nm-1的範圍的方式進行遮罩處理。接著，對經過遮罩處理的FFT影像進行快速傅立葉逆變換(IFFT：Inverse Fast Fourier Transform)處理而獲取經過處理的影像。將所獲取的影像稱為FFT濾波影像。FFT濾波影像是從Cs校正高解析度TEM影像中提取出週期分量的影像，其示出晶格排列。
在圖38D中，以虛線示出晶格排列被打亂的部分。由虛線圍繞的區域是一個顆粒。並且，以虛線示出的部分是顆粒與顆粒的聯結部。虛線呈現六角形，由此可知顆粒為六角形。注意，顆粒的形狀並不侷限於正六角形，不是正六角形的情況較多。
在圖38E中，以點線示出晶格排列一致的區域與其他晶格排列一致的區域之間的部分，以虛線示出晶格排列的方向。在點線附近也無法確認到明確的晶界。當以點線附近的晶格點為中心周圍的晶格點相接時，可以形成畸變的六角形。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
如上所示，CAAC-OS具有c軸配向性，其多個顆粒(奈米晶)在a-b面方向上連結而結晶結構具有畸變。因此，也可以將CAAC-OS稱為具有CAA crystal(c-axis-aligned a-b-plane-anchored crystal)的氧化物半導體。
CAAC-OS是結晶性高的氧化物半導體。氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時會因光或熱等發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。例如，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8×1011個/cm3，較佳為小於1×1011個/cm3，更佳為小於1×1010個/cm3，且是1×10-9個/cm3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
接著，對nc-OS進行說明。
說明使用XRD裝置對nc-OS進行分析的情況。例如，當利用out-of-plane法分析nc-OS的結構時，不出現表示配向性的峰值。換言之，nc-OS的結晶不具有配向性。
另外，例如，當使包含InGaZnO4結晶的nc-OS薄片化，並在平行於被形成面的方向上使束徑為50nm的電子束入射到厚度為34nm的區域時，觀察到如圖39A所示的環狀繞射圖案(奈米束電子繞射圖案)。另外，圖39B示出將束徑為1nm的電子束入射到相同的樣本時的繞射圖案(奈米束電子繞射圖案)。從圖39B觀察到環狀區域內的多個斑點。因此，nc-OS在入射束徑為50nm的電子束時觀察不到秩序性，但是在入射束徑為1nm的電子束時確認到秩序性。
另外，當使束徑為1nm的電子束入射到厚度小於10nm的區域時， 如圖39C所示，有時觀察到斑點被配置為准正六角形的電子繞射圖案。由此可知，nc-OS在厚度小於10nm的範圍內包含秩序性高的區域，亦即結晶。注意，因為結晶朝向各種各樣的方向，所以也有觀察不到有規律性的電子繞射圖案的區域。
圖39D示出從大致平行於被形成面的方向觀察到的nc-OS的剖面的Cs校正高解析度TEM影像。在nc-OS的高解析度TEM影像中有如由輔助線所示的部分那樣能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸為1nm以上且10nm以下，尤其大多為1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體(microcrystalline oxide semiconductor)。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
如此，在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，由於在顆粒(奈米晶)之間結晶定向沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在 nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
圖40A和圖40B示出a-like OS的高解析度剖面TEM影像。圖40A示出電子照射開始時的a-like OS的高解析度剖面TEM影像。圖40B示出照射4.3×108e-/nm2的電子(e-)之後的a-like OS的高解析度剖面TEM影像。由圖40A和圖40B可知，a-like OS從電子照射開始時被觀察到在縱向方向上延伸的條狀明亮區域。另外，可知明亮區域的形狀在照射電子之後變化。明亮區域被估計為空洞或低密度區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為樣本，準備a-like OS、nc-OS和CAAC-OS。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
已知InGaZnO4結晶的單位晶格具有所包括的三個In-O層和六個Ga-Zn-O層共計九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)幾乎相等，由結晶結構分析求出其值為0.29nm。由此，以下可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分看作InGaZnO4結晶部。晶格條 紋對應於InGaZnO4結晶的a-b面。
圖41示出調查了各樣本的結晶部(22至30處)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖41可知，在a-like OS中，結晶部根據有關取得TEM影像等的電子的累積照射量逐漸變大。由圖41可知，在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在電子(e-)的累積照射量為4.2×108e-/nm2時生長到1.9nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。由圖41可知，無論電子的累積照射量如何，nc-OS及CAAC-OS的結晶部尺寸分別為1.3nm左右及1.8nm左右。此外，使用日立穿透式電子顯微鏡H-9000NAR進行電子束照射及TEM的觀察。作為電子束照射條件，加速電壓為300kV；電流密度為6.7×105e-/(nm2．s)，照射區域的直徑為230nm。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足 In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，當不存在相同組成的單晶氧化物半導體時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
〈CAC的構成〉
以下，對可用於本發明的一個實施方式的CAC(Cloud Aligned Complementary)-OS的構成進行說明。
CAC例如是指包含在氧化物半導體中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且2nm以下或近似的尺寸。注意，在下面也將在氧化物半導體中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域混合的狀態稱為馬賽克(mosaic)狀或補丁(patch)狀，該區域的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且2nm以下或近似的尺寸。
例如，In-Ga-Zn氧化物(以下，也稱為IGZO)中的CAC-IGZO是指材料分成銦氧化物(以下，稱為InOX1(X1為大於O的實數))或銦鋅氧化物(以下，稱為InX2ZnY2OZ2(X2、Y2及Z2為大於O的實數))以 及鎵氧化物(以下，稱為GaOX3(X3為大於O的實數))或鎵鋅氧化物(以下，稱為GaX4ZnY4OZ4(X4、Y4及Z4為大於O的實數))等而成為馬賽克狀，且馬賽克狀的InOX1或InX2ZnY2OZ2均勻地分佈在膜中的構成(以下，也稱為雲狀)。
換言之，CAC-IGZO是具有以GaOX3為主要成分的區域和以InX2ZnY2OZ2或InOX1為主要成分的區域混在一起的構成的複合氧化物半導體。在本說明書中，例如，當第一區域的In對元素M的原子數比大於第二區域的In對元素M的原子數比時，第一區域的In濃度高於第二區域。
注意，IGZO是通稱，有時是指包含In、Ga、Zn及O的化合物。作為典型例子，可以舉出以InGaO3(ZnO)m1(m1為自然數)或In(1+x0)Ga(1-x0)O3(ZnO)m0(-1
Figure 105119161-A0202-12-0080-207
x0
Figure 105119161-A0202-12-0080-208
1，m0為任意數)表示的結晶性化合物。
上述結晶性化合物具有單晶結構、多晶結構或CAAC結構。CAAC結構是多個IGZO奈米晶具有c軸配向性且在a-b面上以不配向的方式連接的結晶結構。
另一方面，CAC與材料構成有關。CAC是指在包含In、Ga、Zn及O的材料構成中部分地觀察到以Ga為主要成分的奈米粒子的區域和部分地觀察到以In為主要成分的奈米粒子的區域以馬賽克狀無規律地分散的構成。因此，在CAC構成中，結晶結構是次要因素。
CAC不包含組成不同的二種以上的膜的疊層結構。例如，不包含由以In為主要成分的膜與以Ga為主要成分的膜的兩層構成的結構。
注意，有時觀察不到以GaOX3為主要成分的區域與以InX2ZnY2OZ2或InOX1為主要成分的區域之間的明確的邊界。
〈CAC-IGZO的分析〉
接著，說明使用各種測定方法對在基板上形成的氧化物半導體進行測定的結果。
〈〈樣本的結構及製造方法〉〉
以下，對本發明的一個實施方式的九個樣本進行說明。各樣本在形成氧化物半導體時的基板溫度及氧氣體流量比上不同。各樣本包括基板及基板上的氧化物半導體。
對各樣本的製造方法進行說明。
作為基板使用玻璃基板。使用濺射裝置在玻璃基板上作為氧化物半導體形成厚度為100nm的In-Ga-Zn氧化物。成膜條件為如下：將處理室內的壓力設定為0.6Pa，作為靶材使用氧化物靶材(In：Ga：Zn=4：2：4.1[原子數比])。另外，對設置在濺射裝置內的氧化物靶材供應2500W的AC功率。
在形成氧化物時採用如下條件來製造九個樣本：將基板溫度設定為不進行意圖性的加熱時的溫度(以下，也稱為R.T.)、130℃或170℃。另外，將氧氣體對Ar和氧的混合氣體的流量比(以下，也稱為氧氣體流量比)設定為10%、30%或100%。
〈〈X射線繞射分析〉〉
在本節中，說明對九個樣本進行X射線繞射(XRD：X-ray diffraction)測定的結果。作為XRD裝置，使用Bruker公司製造的D8 ADVANCE。條件為如下：利用Out-of-plane法進行θ/2θ掃描，掃描範圍為15deg.至50deg.，步進寬度為0.02deg.，掃描速度為3.0deg./分。
圖68示出利用Out-of-plane法測定XRD譜的結果。在圖68中，最上行示出成膜時的基板溫度為170℃的樣本的測定結果，中間行示出成膜時的基板溫度為130℃的樣本的測定結果，最下行示出成膜時的基板溫度為R.T.的樣本的測定結果。另外，最左列示出氧氣體流量比為10%的樣本的測定結果，中間列示出氧氣體流量比為30%的樣本的測定結果，最右列示出氧氣體流量比為100%的樣本的測定結果。
圖68所示的XRD譜示出成膜時的基板溫度越高或成膜時的氧氣體流量比越高，2θ=31°附近的峰值強度則越高。另外，已知2θ=31°附近的峰值來源於在大致垂直於被形成面或頂面的方向上具有c軸配向性的結晶性IGZO化合物(也稱為CAAC(c-axis aligned crystalline)-IGZO)。
另外，如圖68的XRD譜所示，成膜時的基板溫度越低或氧氣體流量比越低，峰值則越不明顯。因此，可知在成膜時的基板溫度低或氧氣體流量比低的樣本中，觀察不到測定區域的a-b面方向及c軸方向的配向。
〈〈電子顯微鏡分析〉〉
在本節中，說明對在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本利用HAADF-STEM(High-Angle Annular Dark Field Scanning Transmission Electron Microscope：高角度環形暗場-掃描穿透式電子顯微鏡)進行觀察及分析的結果(以下，也將利用HAADF-STEM取得的影像稱為TEM影像)。
說明對利用HAADF-STEM取得的平面影像(以下，也稱為平面TEM影像)及剖面影像(以下，也稱為剖面TEM影像)進行影像分析的結果。利用球面像差校正功能觀察TEM影像。在取得HAADF-STEM影像時，使用日本電子株式會社製造的原子解析度分析電子顯微鏡 JEM-ARM200F，將加速電壓設定為200kV，照射束徑大致為0.1nmΦ的電子束。
圖69A為在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本的平面TEM影像。圖69B為在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本的剖面TEM影像。
〈〈電子繞射圖案的分析〉〉
在本節中，說明藉由對在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本照射束徑為1nm的電子束(也稱為奈米束)，來取得電子繞射圖案的結果。
觀察圖69A所示的在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本的平面TEM影像中的黑點a1、黑點a2、黑點a3、黑點a4及黑點a5的電子繞射圖案。電子繞射圖案的觀察以固定速度照射電子束35秒種的方式進行。圖69C示出黑點a1的結果，圖69D示出黑點a2的結果，圖69E示出黑點a3的結果，圖69F示出黑點a4的結果，圖69G示出黑點a5的結果。
在圖69C、圖69D、圖69E、圖69F及圖69G中，觀察到如圓圈那樣的(環狀的)亮度高的區域。另外，在環狀區域內觀察到多個斑點。
觀察圖69B所示的在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本的剖面TEM影像中的黑點b1、黑點b2、黑點b3、黑點b4及黑點b5的電子繞射圖案。圖69H示出黑點b1的結果，圖69I示出黑點b2的結果，圖69J示出黑點b3的結果，圖69K示出黑點b4的結果，圖69L示出黑點b5的結果。
在圖69H、圖69I、圖69J、圖69K及圖69L中，觀察到環狀的亮 度高的區域。另外，在環狀區域內觀察到多個斑點。
例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子束時，獲得了包含起因於InGaZnO4結晶的(009)面的斑點的繞射圖案。換言之，CAAC-OS具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，當對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子束時，確認到環狀繞射圖案。換言之，CAAC-OS不具有a軸配向性及b軸配向性。
當使用大束徑(例如，50nm以上)的電子束對具有微晶的氧化物半導體(nano crystalline oxide semiconductor。以下稱為nc-OS)進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另外，當使用小束徑(例如，小於50nm)的電子束對nc-OS進行奈米束電子繞射時，觀察到亮點(斑點)。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，有時在環狀區域內觀察到多個亮點。
在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本的電子繞射圖案具有環狀的亮度高的區域且在該環狀區域內出現多個亮點。因此，在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本呈現與nc-OS類似的電子繞射圖案，在平面方向及剖面方向上不具有配向性。
如上所述，成膜時的基板溫度低或氧氣體流量比低的氧化物半導體的性質與非晶結構的氧化物半導體膜及單晶結構的氧化物半導體膜都明顯不同。
〈〈元素分析〉〉
在本節中，說明使用能量色散型X射線性分析法(EDX：Energy Dispersive X-ray spectroscopy)取得EDX面分析影像且進行評價，由此進行在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本的元素分析的結果。在EDX測定中，作為元素分析裝置使用日本電子株式會社製造的能量色散型X射線性分析裝置JED-2300T。在檢測從樣本發射的X射線時，使用矽漂移探測器。
在EDX測定中，對樣本的分析物件區域的各點照射電子束，並測定此時發生的樣本的特性X射線的能量及發生次數，獲得對應於各點的EDX譜。在本實施方式中，各點的EDX譜的峰值歸屬於In原子中的向L殼層的電子躍遷、Ga原子中的向K殼層的電子躍遷、Zn原子中的向K殼層的電子躍遷及O原子中的向K殼層的電子躍遷，並算出各點的各原子的比率。藉由在樣本的分析物件區域中進行上述步驟，可以獲得示出各原子的比率分佈的EDX面分析影像。
圖70A至圖70C示出在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本的剖面的EDX面分析影像。圖70A示出Ga原子的EDX面分析影像(在所有的原子中Ga原子所占的比率為1.18至18.64[atomic%])。圖70B示出In原子的EDX面分析影像(在所有的原子中In原子所占的比率為9.28至33.74[atomic%])。圖70C示出Zn原子的EDX面分析影像(在所有的原子中Zn原子所占的比率為6.69至24.99[atomic%])。另外，圖70A、圖70B及圖70C示出在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本的剖面中的相同區域。在EDX面分析影像中，由明暗表示元素的比率：該區域內的測定元素越多該區域越亮，測定元素越少該區域就越暗。圖70A至圖70C所示的EDX面分析影像的倍率為720萬倍。
在圖70A、圖70B及圖70C所示的EDX面分析影像中，確認到明暗的相對分佈，在成膜時的基板溫度為R.T.且氧氣體流量比為10%的條件下製造的樣本中確認到各原子具有分佈。在此，著眼於圖70A、圖 70B及圖70C所示的由實線圍繞的區域及由虛線圍繞的區域。
在圖70A中，在由實線圍繞的區域內相對較暗的區域較多，在由虛線圍繞的區域內相對較亮的區域較多。另外，在圖70B中，在由實線圍繞的區域內相對較亮的區域較多，在由虛線圍繞的區域內相對較暗的區域較多。
換言之，由實線圍繞的區域為In原子相對較多的區域，由虛線圍繞的區域為In原子相對較少的區域。在圖70C中，在由實線圍繞的區域內，右側是相對較亮的區域，左側是相對較暗的區域。因此，由實線圍繞的區域為以InX2ZnY2OZ2或InOX1等為主要成分的區域。
另外，由實線圍繞的區域為Ga原子相對較少的區域，由虛線圍繞的區域為Ga原子相對較多的區域。在圖70C中，在由虛線圍繞的區域內，左上方的區域為相對較亮的區域，右下方的區域為相對較暗的區域。因此，由虛線圍繞的區域為以GaOX3或GaX4ZnY4OZ4等為主要成分的區域。
如圖70A、圖70B及圖70C所示，In原子的分佈與Ga原子的分佈相比更均勻，以InOX1為主要成分的區域看起來像是藉由以InX2ZnY2OZ2為主要成分的區域互相連接的。如此，以InX2ZnY2OZ2或InOX1為主要成分的區域以雲狀展開形成。
如此，可以將具有以GaOX3為主要成分的區域及以InX2ZnY2OZ2或InOX1為主要成分的區域不均勻地分佈而混合的構成的In-Ga-Zn氧化物稱為CAC-IGZO。
CAC的結晶結構具有nc結構。在具有nc結構的CAC的電子繞射圖案中，除了起因於包含單晶、多晶或CAAC結構的IGZO的亮點(斑點) 以外，還出現多個亮點(斑點)。或者，該結晶結構定義為除了出現多個亮點(斑點)之外，還出現環狀的亮度高的區域。
另外，如圖70A、圖70B及圖70C所示，以GaOX3為主要成分的區域及以InX2ZnY2OZ2或InOX1為主要成分的區域的尺寸為0.5nm以上且10nm以下或者1nm以上且3nm以下。在EDX面分析影像中，以各金屬元素為主要成分的區域的直徑較佳為1nm以上且2nm以下。
如上所述，CAC-IGZO的結構與金屬元素均勻地分佈的IGZO化合物不同，具有與IGZO化合物不同的性質。換言之，CAC-IGZO具有以GaOX3等為主要成分的區域及以InX2ZnY2OZ2或InOX1為主要成分的區域互相分離且以各元素為主要成分的區域為馬賽克狀的構成。因此，當將CAC-IGZO用於半導體元件時，起因於GaOX3等的性質及起因於InX2ZnY2OZ2或InOX1的性質的互補作用可以實現高通態電流(Ion)及高場效移動率(μ)。
另外，使用CAC-IGZO的半導體元件具有高可靠性。因此，CAC-IGZO適於顯示器等各種半導體裝置。
注意，本實施方式可以與本說明書所記載的其他實施方式及實施例適當地組合而實施。
實施方式3
在本實施方式中，參照圖式說明利用本發明的一個實施方式的電晶體的電路的一個例子。
〈剖面結構〉
圖42A示出本發明的一個實施方式的半導體裝置的剖面圖。在圖 42A中，X1-X2方向示出通道長度方向，Y1-Y2方向示出通道寬度方向。圖42A所示的半導體裝置在下部包括使用第一半導體材料的電晶體2200，而在上部包括使用第二半導體材料的電晶體2100。圖42A示出作為使用第二半導體材料的電晶體2100應用上述實施方式所示的電晶體的例子。注意，點劃線的左側表示電晶體的通道長度方向的剖面，而點劃線的右側表示電晶體的通道寬度方向的剖面。
第一半導體材料和第二半導體材料較佳為具有彼此不同的能帶間隙的材料。例如，可以將氧化物半導體以外的半導體材料(矽(包含應變矽)、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。作為氧化物半導體以外的材料使用單晶矽等的電晶體容易進行高速工作。另一方面，藉由將在上述實施方式中例示出的電晶體適用於使用氧化物半導體的電晶體，可以降低S值(次臨界值)，而實現微型電晶體。此外，該電晶體的切換速度快，所以可以進行高速工作，並且其關態電流小，所以洩漏電流小。
電晶體2200可以是n通道電晶體和p通道電晶體中的任一個，根據電路使用適合的電晶體即可。另外，除了使用包含氧化物半導體的本發明的一個實施方式的電晶體之外，半導體裝置的材料及結構等具體結構不侷限於在此所示的結構。
在圖42A所示的結構中，在電晶體2200上隔著絕緣體2201及絕緣體2207設置有電晶體2100。在電晶體2200與電晶體2100之間設置有多個佈線2202。此外，藉由埋入各種絕緣體中的多個插頭2203電連接設置在該絕緣體上及下的佈線或電極。此外，還設置有覆蓋電晶體2100的絕緣體2204、絕緣體2204上的佈線2205。
如此，藉由層疊兩種電晶體，可以減少電路的佔有面積，而可以 高密度地設置多個電路。
在此，在將矽類半導體材料用於設置在下層的電晶體2200時，設置在電晶體2200的半導體膜附近的絕緣體中的氫具有使矽的懸空鍵終結而提高電晶體2200的可靠性的效果。另一方面，在將氧化物半導體用於設置在上層的電晶體2100時，設置在電晶體2100的半導體膜附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一，所以有時引起電晶體2100的可靠性的下降。因此，當在使用矽類半導體材料的電晶體2200上層疊使用氧化物半導體的電晶體2100時，在它們之間設置具有防止氫的擴散的功能的絕緣體2207是特別有效的。藉由利用絕緣體2207將氫封閉在下層，可以提高電晶體2200的可靠性，此外，由於從下層到上層的氫的擴散得到抑制，所以同時可以提高電晶體2100的可靠性。
絕緣體2207例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
此外，較佳為以覆蓋包括氧化物半導體膜的電晶體2100的方式在電晶體2100上形成具有防止氫的擴散的功能的障壁膜。該障壁膜可以使用與絕緣體2207相同的材料，特別較佳為使用氧化鋁膜。氧化鋁膜的不使氫、水分等雜質和氧透過膜的遮斷(阻擋)效果高。因此，藉由作為覆蓋電晶體2100的該障壁膜使用氧化鋁膜，可以防止氧從電晶體2100中的氧化物半導體膜脫離，還可以防止水及氫混入氧化物半導體膜。注意，該障壁膜既可以層疊在絕緣體2204上又可以設置在絕緣體2204的下側。
另外，電晶體2200不僅是平面型電晶體，而且還可以是各種類型的電晶體。例如，可以是FIN(鰭)型、TRI-GATE(三閘極)型電晶體等。圖42D示出此時的剖面圖的例子。在半導體基板2211上設置有絕 緣體2212。半導體基板2211具有頂端細的凸部(也稱為鰭)。此外，也可以在凸部上設置有絕緣體。另外，凸部可以是頂端不細的形狀，例如該凸部也可以是大致長方體或頂端粗的形狀。在半導體基板2211的凸部上設置有閘極絕緣體2214，且在該閘極絕緣體2214上設置有閘極電極2213。在半導體基板2211中形成有源極區域及汲極區域2215。另外，雖然在此示出了半導體基板2211具有凸部的例子，但是根據本發明的一個實施方式的半導體裝置不侷限於此。例如，也可以加工SOI基板形成具有凸部的半導體區域。
〈電路結構例子〉
在上述結構中，藉由適當地連接電晶體2100及電晶體2200的電極，可以構成各種電路。下面說明藉由使用本發明的一個實施方式的半導體裝置來可以實現的電路結構的例子。
〈CMOS反相器電路〉
圖42B所示的電路圖示出所謂的CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)反相器的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。
〈CMOS類比開關〉
圖42C所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的CMOS類比開關。
〈記憶體裝置的例子〉
圖43A至圖43C示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個實施方式的電晶體，即使在沒有電力供應的情況下也能夠保持存儲內容，並且，對寫入次數也沒有限制。
圖43A所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶體3300；以及電容器3400。作為電晶體3300，可以使用在上述實施方式中說明的電晶體。
圖43B示出圖43A所示的半導體裝置的剖面圖。該剖面圖中的半導體裝置採用在電晶體3300中設置背閘極的結構。
電晶體3300是其通道形成在包含氧化物半導體的半導體中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持存儲內容。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖43A中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。此外，第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。再者，電晶體3200的閘極電極與電晶體3300的源極電極和汲極電極中的另一個及電容器3400的第一端子電連接，第五佈線3005與電容器3400的第二端子電連接。
在圖43A所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極及電容器3400。換言之，對電晶體3200的閘極電極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、 高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態(off-state)的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極電極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。例如，在不讀出資料的記憶單元中，對第五佈線3005施加不管閘極的狀態如何都使電晶體3200成為“關閉狀態”的電位，亦即，小於Vth_H的電位，由此可以唯讀出所希望的記憶單元的資料。或者，在不讀出資料的記憶單元中，對第五佈線3005施加不管閘極的狀態如何都使電晶體3200成為“導通狀態”的電位，亦即，大於Vth_L的電位，由此可以唯讀出所希望的記憶單元的資料。
圖43C所示的半導體裝置與圖43A所示的半導體裝置之間的不同之處在於：沒有設置電晶體3200。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容器3400導通，且在第三佈線3003和電容器3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容器3400的第一端子的電位(或積累在電容器3400中的電荷)而具有不同的值。
例如，在電容器3400的第一端子的電位為V，電容器3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容器3400的第一端子的電位成為兩種狀態，亦即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述第一半導體材料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體3300層疊使用第二半導體材料的電晶體。
在本實施方式所示的半導體裝置中，藉由使用其通道形成區域包含氧化物半導體的關態電流極小的電晶體，可以極長期地保持存儲內 容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，較佳為固定電位)，也可以長期保持存儲內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生如閘極絕緣層的劣化等的問題。換言之，在根據所公開的發明的一個實施方式的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的導通狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
藉由使用本實施方式所示的半導體裝置，可以製造低功耗且高電容(例如1T位元以上)的記憶體裝置。
另外，在本說明書等中，即使未指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻器等)等所具有的所有端子的連接目標，所屬技術領域的通常知識者有時也能夠構成發明的一個實施方式。就是說，可以說，即使未指定連接目標，發明的一個實施方式也是明確的。而且，當指定了連接目標的內容記載於本說明書等中時，有時可以判斷未指定連接目標的發明的一個實施方式記載於本說明書等中。尤其是在考慮出多個端子連接目標的情況下，該端子的連接目標不必限定在指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻器等)等所具有的一部分的端子的連接目標，能夠構成發明的一個實施方式。
另外，在本說明書等中，只要至少指定某一個電路的連接目標，所屬技術領域的通常知識者就有時可以構成發明。或者，只要至少指 定某一個電路的功能，所屬技術領域的通常知識者就有時可以指定發明。就是說，可以說，只要指定功能，發明的一個實施方式就是明確的。另外，有時可以判斷指定了功能的發明的一個實施方式記載於本說明書等中。因此，即使未指定某一個電路的功能，只要指定連接目標，就算是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。另外，即使未指定某一個電路的連接目標，只要指定其功能，就算是所公開的發明的一個實施方式，而可以構成發明的一個實施方式。
注意，在本說明書等中，可以在某一個實施方式中示出的圖式或者文章中取出其一部分而構成發明的一個實施方式。因此，在記載有說明某一部分的圖式或者文章的情況下，取出圖式或者文章的一部分的內容也算是所公開的發明的一個實施方式，所以能夠構成發明的一個實施方式。因此，例如，可以在記載有主動元件(電晶體、二極體等)、佈線、被動元件(電容器、電阻器等)、導電層、絕緣層、半導體、有機材料、無機材料、零件、裝置、工作方法、製造方法等中的一個或多個的圖式或者文章中，可以取出其一部分而構成發明的一個實施方式。例如，可以從由N個(N是整數)電路元件(電晶體、電容器等)構成的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容器等)來構成發明的一個實施方式。作為其他例子，可以從由N個(N是整數)層構成的剖面圖中取出M個(M是整數，M<N)層來構成發明的一個實施方式。再者，作為其他例子，可以從由N個(N是整數)要素構成的流程圖中取出M個(M是整數，M<N)要素來構成發明的一個實施方式。
〈攝像裝置〉
以下對本發明的一個實施方式的攝像裝置進行說明。
圖44A是示出本發明的一個實施方式的攝像裝置200的例子的平 面圖。攝像裝置200包括像素部210、用來驅動像素部210的週邊電路260、週邊電路270、週邊電路280及週邊電路290。像素部210包括配置為p行q列(p及q為2以上的整數)的矩陣狀的多個像素211。週邊電路260、週邊電路270、週邊電路280及週邊電路290分別與多個像素211連接，並具有供應用來驅動多個像素211的信號的功能。此外，在本說明書等中，有時將週邊電路260、週邊電路270、週邊電路280及週邊電路290等總稱為“週邊電路”或“驅動電路”。例如，週邊電路260也可以說是週邊電路的一部分。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路或轉換電路中的一個。此外，也可以在形成像素部210的基板上形成週邊電路。另外，也可以將IC晶片等半導體裝置用於週邊電路的一部分或全部。注意，也可以省略週邊電路260、週邊電路270、週邊電路280和週邊電路290中的一個以上。
如圖44B所示，在攝像裝置200所包括的像素部210中，也可以以像素211傾斜的方式配置。藉由以像素211傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔(間距)。由此，可以提高攝像裝置200的攝像品質。
〈像素的結構例子1〉
藉由使攝像裝置200所包括的一個像素211由多個子像素212構成，且使每個子像素212與使特定的波長區域的光透過的濾光片(濾色片)組合，可以獲得用來實現彩色影像顯示的資訊。
圖45A是示出用來取得彩色影像的像素211的一個例子的平面圖。圖45A所示的像素211包括設置有使紅色(R)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212R”)、設置有使綠色(G)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素 212G”)及設置有使藍色(B)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212B”)。子像素212可以被用作光感測器。
子像素212(子像素212R、子像素212G及子像素212B)與佈線231、佈線247、佈線248、佈線249、佈線250電連接。此外，子像素212R、子像素212G及子像素212B分別獨立地連接於佈線253。在本說明書等中，例如將與第n行(n是1以上且p以下的整數)的像素211連接的佈線248及佈線249分別稱為佈線248[n]及佈線249[n]。此外，例如，將與第m列(m是1以上且q以下的整數)的像素211連接的佈線253稱為佈線253[m]。此外，在圖45A中，與第m列的像素211所包括的子像素212R連接的佈線253稱為佈線253[m]R，將與子像素212G連接的佈線253稱為佈線253[m]G，將與子像素212B連接的佈線253稱為佈線253[m]B。子像素212藉由上述佈線與週邊電路電連接。
攝像裝置200具有相鄰的像素211的設置有使相同的波長區域的光透過的濾色片的子像素212藉由開關彼此電連接的結構。圖45B示出配置在第n行第m列的像素211所包括的子像素212與相鄰於該像素211的配置在第n+1行第m列的像素211所包括的子像素212的連接例子。在圖45B中，配置在第n行(n是1以上且p以下的整數)第m列(m是1以上且q以下的整數)的子像素212R與配置在第n+1行第m列的子像素212R藉由開關201連接。此外，配置在第n行第m列的子像素212G與配置在第n+1行第m列的子像素212G藉由開關202連接。此外，配置在第n行第m列的子像素212B與配置在第n+1行第m列的子像素212B藉由開關203連接。
用於子像素212的濾色片的顏色不侷限於紅色(R)、綠色(G)、藍色(B)，也可以使用使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片。藉由在一個像素211中設置檢測三種不同波長區域的光的子像素212，可以獲得全彩色影像。
或者，像素211除了包括分別設置有使紅色(R)、綠色(G)及藍色(B)的光透過的濾色片的各子像素212以外，還可以包括設置有使黃色(Y)的光透過的濾色片的子像素212。或者，像素211除了包括分別設置有使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片的各子像素212以外，還可以包括設置有使藍色(B)的光透過的濾色片的子像素212。藉由在一個像素211中設置檢測四種不同波長區域的光的子像素212，可以進一步提高所獲得的影像的顏色再現性。
例如，在圖45A中，檢測紅色的波長區域的光的子像素212、檢測綠色的波長區域的光的子像素212及檢測藍色的波長區域的光的子像素212的像素數比(或受光面積比)不侷限於1：1：1。例如，也可以採用像素數比(受光面積比)為紅色：綠色：藍色=1：2：1的Bayer排列。或者，像素數比(受光面積比)也可以為紅色：綠色：藍色=1：6：1。
設置在像素211中的子像素212的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同的波長區域的光的子像素212，可以提高冗餘性，由此可以提高攝像裝置200的可靠性。
此外，藉由使用反射或吸收可見光且使紅外光透過的IR(IR：Infrared)濾光片，可以實現檢測紅外光的攝像裝置200。
藉由使用ND(ND：Neutral Density：中性密度)濾光片(減光濾光片)，可以防止大光量光入射光電轉換元件(受光元件)時產生的輸出飽和。藉由組合使用減光量不同的ND濾光片，可以增大攝像裝置的動態範圍。
除了上述濾光片以外，還可以在像素211中設置透鏡。這裡，參照圖46A及圖46B的剖面圖說明像素211、濾光片254、透鏡255的配 置例子。藉由設置透鏡255，可以使光電轉換元件高效地受光。明確而言，如圖46A所示，可以使光256穿過形成在像素211中的透鏡255、濾光片254(濾光片254R、濾光片254G及濾光片254B)及像素電路230等而入射到光電轉換元件220。
注意，如由點劃線圍繞的區域所示，有時箭頭所示的光256的一部分被佈線257的一部分遮蔽。因此，如圖46B所示，較佳為採用在光電轉換元件220一側配置透鏡255及濾光片254，而使光電轉換元件220高效地接收光256的結構。藉由從光電轉換元件220一側將光256入射到光電轉換元件220，可以提供檢測靈敏度高的攝像裝置200。
作為圖46A及圖46B所示的光電轉換元件220，也可以使用形成有pn接面或pin接面的光電轉換元件。
光電轉換元件220也可以使用具有吸收輻射產生電荷的功能的物質形成。作為具有吸收輻射產生電荷的功能的物質，可舉出硒、碘化鉛、碘化汞、砷化鎵、碲化鎘、鎘鋅合金等。
例如，在將硒用於光電轉換元件220時，可以實現對可見光、紫外光、紅外光、X射線、伽瑪射線等較寬的波長區域具有光吸收係數的光電轉換元件220。
在此，攝像裝置200所包括的一個像素211除了圖45A及圖45B所示的子像素212以外，還可以包括具有第一濾光片的子像素212。
〈像素的結構例子2〉
下面，對包括使用矽的電晶體及使用氧化物半導體的電晶體的像素的一個例子進行說明。
圖47A及圖47B是構成攝像裝置的元件的剖面圖。
圖47A所示的攝像裝置包括：設置在矽基板300上的使用矽形成的電晶體351；在電晶體351上層疊配置的使用氧化物半導體形成的電晶體353；設置在矽基板300中的包括陽極361及陰極362的光電二極體360。各電晶體及光電二極體360與各種插頭370、佈線371、佈線372以及佈線373電連接。此外，光電二極體360的陽極361藉由低電阻區域363與插頭370電連接。
攝像裝置包括：包括設置在矽基板300上的電晶體351及光電二極體360的層310；以與層310接觸的方式設置且包括佈線371的層320；以與層320接觸的方式設置且包括電晶體353的層330；以與層330接觸的方式設置且包括佈線372及佈線373的層340。
在圖47A的剖面圖的一個例子中，在矽基板300中，在與形成有電晶體351的面相反一側設置有光電二極體360的受光面。藉由採用該結構，可以確保光路而不受各種電晶體或佈線等的影響。因此，可以形成高開口率的像素。此外，光電二極體360的受光面也可以是與形成有電晶體351的面相同的面。
在使用氧化物半導體的電晶體形成像素時，層310為包括使用氧化物半導體的電晶體的層即可。或者，像素也可以只包括使用氧化物半導體的電晶體而省略層310。
在圖47A的剖面圖中，可以以設置在層310中的光電二極體360與設置在層330中的電晶體重疊的方式形成。因此，可以提高像素的集成度。也就是說，可以提高攝像裝置的解析度。
如圖47B所示，攝像裝置也可以採用在層340一側將光電二極體 365配置在電晶體上的結構。在圖47B中，例如，層310包括使用矽的電晶體351，層320包括佈線371，層330包括使用氧化物半導體的電晶體353、絕緣層380，層340包括光電二極體365，佈線373藉由插頭370與佈線374電連接。
藉由採用圖47B所示的元件結構，可以提高開口率。
作為光電二極體365也可以採用使用非晶矽膜或微晶矽膜等的pin接面二極體元件等。光電二極體365具有依次層疊有n型半導體368、i型半導體367以及p型半導體366的結構。i型半導體367較佳為使用非晶矽。p型半導體366及n型半導體368可以使用包含賦予各導電型的摻雜物的非晶矽或者微晶矽等。以非晶矽為光電轉換層的光電二極體365在可見光波長區域內的靈敏度較高，而易於檢測微弱的可見光。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式4
在本實施方式中，參照圖48A至圖48C、圖49A至圖49C、圖50A和圖50B以及圖51A和圖51B，對可以將上述實施方式所說明的包括氧化物半導體層的電晶體(OS電晶體)適用的電路結構的一個例子進行說明。
圖48A示出可以適用於記憶體、FPGA、CPU等的反相器的電路圖。反相器2800對輸出端子OUT輸出供應給輸入端子IN的信號的邏輯被反轉了的信號。反相器2800包括多個OS電晶體。信號SBG為可以切換OS電晶體的電特性的信號。
圖48B是反相器2800的一個例子的電路圖。反相器2800包括OS電晶體2810及OS電晶體2820。反相器2800可以以n通道型電晶體形成而可以具有所有電晶體都具有同一導電性的電路結構。可以以所有電晶體都具有同一導電性的電路結構形成反相器，因此與以互補金屬氧化物半導體電路形成反相器(CMOS反相器)的情況相比，可以以低成本形成反相器。
注意，包括OS電晶體的反相器2800也可以設置在使用Si電晶體構成的CMOS電路上。反相器2800可以與CMOS的電路結構重疊地設置，因此能夠抑制追加反相器2800時的電路面積的增大。
OS電晶體2810及OS電晶體2820包括被用作前閘極電極的第一閘極、被用作背閘極電極的第二閘極、被用作源極和汲極中之一個的第一端子以及源極和汲極中之另一個的第二端子。
OS電晶體2810的第一閘極與第二端子連接。OS電晶體2810的第二閘極與傳送信號SBG的佈線連接。OS電晶體2810的第一端子與供應電壓VDD的佈線連接。OS電晶體2810的第二端子與輸出端子OUT連接。
OS電晶體2820的第一閘極與輸入端子IN連接。OS電晶體2820的第二閘極與輸入端子IN連接。OS電晶體2820的第一端子與輸出端子OUT連接。OS電晶體2820的第二端子與供應電壓VSS的佈線連接。
圖48C是說明反相器2800的工作的時序圖。在圖48C的時序圖中示出輸入端子IN的信號波形、輸出端子OUT的信號波形、信號SBG的信號波形以及OS電晶體2810的臨界電壓的變化。
藉由將信號SBG供應給OS電晶體2810的第二閘極，可以控制OS電晶體2810的臨界電壓。
信號SBG包括用來使臨界電壓向負方向漂移的電壓VBG_A及用來使臨界電壓向正方向漂移的電壓VBG_B。藉由對第二閘極供應電壓VBG_A，OS電晶體2810的臨界電壓可以向成為臨界電壓VTH_A的負方向漂移。另外，藉由對第二閘極供應電壓VBG_B，OS電晶體2810的臨界電壓可以向成為臨界電壓VTH_B的正方向漂移。
為了使上述說明視覺化，在圖49A中示出電晶體的電特性之一的Vg-Id曲線的圖表。
藉由對第二閘極施加像電壓VBG_A那樣高的電壓，可以使上述OS電晶體2810的電特性向圖49A中的以虛線2840表示的曲線漂移。另外，藉由對第二閘極施加像電壓VBG_B那樣低的電壓，可以使上述OS電晶體2810的電特性向圖49A中的以實線2841表示的曲線漂移。如圖49A所示，藉由將信號SBG切換為電壓VBG_A或電壓VBG_B，可以使OS電晶體2810的臨界電壓向正方向漂移或向負方向漂移。
藉由使臨界電壓向臨界電壓VTH_B正方向漂移，可以使OS電晶體2810成為電流不容易流過的狀態。在圖49B中示出視覺化了的該狀態。如圖49B所示，可以使OS電晶體2810中流過的電流IB極小。因此，在對輸入端子IN供應的信號為高位準而OS電晶體2820處於導通狀態(ON)時，可以使輸出端子OUT的電壓急劇下降。
如圖49B所示，因為可以使OS電晶體2810中流過的電流成為不容易流過的狀態，由此可以使圖48C所示的時序圖中的輸出端子的信號波形2831成為陡峭。因為可以減少在供應電壓VDD的佈線和供應電壓VSS的佈線之間流過的貫通電流，所以能夠以低功耗進行工作。
另外，藉由使臨界電壓向臨界電壓VTH_A負方向漂移，可以使OS電晶體2810成為電流不容易流過的狀態。在圖49C中示出可視了的該狀態。如圖49C所示，可以使此時流過的電流IA至少大於電流IB。因此，在對輸入端子IN供應的信號為低位準而OS電晶體2820處於關閉狀態(OFF)時，可以輸出端子OUT的電壓急劇上升。
如圖49C所示，因為可以使OS電晶體2810中流過的電流成為容易流過的狀態，由此可以將圖48C所示的時序圖中的輸出端子的信號波形2832成為陡峭。
注意，較佳為在切換OS電晶體2820的狀態之前，亦即，在時刻T1或T2之前利用信號SBG對OS電晶體2810的臨界電壓進行控制。例如，如圖48C所示，較佳為在對輸入端子IN供應的信號切換為高位準的時刻T1之前將OS電晶體2810的臨界電壓從臨界電壓VTH_A切換為臨界電壓VTH_B。另外，如圖48C所示，較佳為在對輸入端子IN供應的信號切換為低位準的時刻T2之前將OS電晶體2810的臨界電壓從臨界電壓VTH_B切換為臨界電壓VTH_A。
注意，在圖48C的時序圖中示出根據對輸入端子IN供應的信號切換信號SBG的結構，也可以採用其他結構。例如，可以採用將用來控制臨界電壓的電壓保持在處於浮動狀態的OS電晶體2810的第二閘極中的結構。圖50A示出能夠實現該結構的電路結構的一個例子。
在圖50A中，除了圖48B所示的電路結構之外還包括OS電晶體2850。OS電晶體2850的第一端子與OS電晶體2810的第二閘極連接。另外，OS電晶體2850的第二端子與供應電壓VBG_B(或者電壓VBG_A)的佈線連接。OS電晶體2850的第一閘極與供應信號SF的佈線連接。OS電晶體2850的第二閘極與供應電壓VBG_B(或電壓VBG_A)的佈線連接。
參照圖50B的時序圖，對圖50A的電路結構的工作進行說明。
在供應給輸入端子IN的信號切換為高位準的時刻T3之前對OS電晶體2810的第二閘極供應用來控制OS電晶體2810的臨界電壓的電壓。藉由使信號SF為高位準而使OS電晶體2850處於導通狀態，對節點NBG供應用來控制臨界電壓的電壓VBG_B。
在節點NBG成為電壓VBG_B之後，使OS電晶體2850變為關閉狀態。因為OS電晶體2850的關態電流極小，所以藉由使其保持為關閉狀態，可以保持暫時保持在節點NBG中的電壓VBG_B。由此，可以減少對OS電晶體2850的第二閘極供應電壓VBG_B的工作次數，而能夠減少重寫電壓VBG_B時所需要的功耗。
注意，雖然在圖48B及圖50A的電路結構中示出從外部控制對OS電晶體2810供應的第二閘極的電壓的結構，但是也可以採用其他結構。例如可以採用根據供應給輸入端子IN的信號生成用來控制臨界電壓的電壓並將其供應給OS電晶體2810的第二閘極的結構。在圖51A中示出能夠實現該結構的電路結構的一個例子。
在圖51A中，除了圖48B所示的電路結構之外，在輸入端子IN和OS電晶體2810的第二閘極之間包括CMOS反相器2860。CMOS反相器2860的輸入端子與輸入端子IN連接。CMOS反相器2860的輸出端子與OS電晶體2810的第二閘極連接。
參照圖51B的時序圖，對圖51A的電路結構的工作進行說明。在圖51B的時序圖中示出輸入端子IN的信號波形、輸出端子OUT的信號波形、CMOS反相器2860的輸出波形IN_B以及OS電晶體2810的臨界電壓的變化。
可以將相當於供應給輸入端子IN的信號的邏輯被反轉了的信號的輸出波形IN_B用作控制OS電晶體2810的臨界電壓的信號。因此，可以如圖49A至圖49C所說明那樣地控制OS電晶體2810的臨界電壓。例如，在圖51B中的時刻T4，供應給輸入端子IN的信號為高位準而OS電晶體2820處於導通狀態。此時，輸出波形IN_B成為低位準。因此，可以使OS電晶體2810成為電流不容易流過的狀態，可以急劇地降低輸出端子OUT的電壓。
另外，在圖51B中的時刻T5，供應給輸入端子IN的信號為低位準而OS電晶體2820處於關閉狀態。此時，輸出波形IN_B成為高位準。因此，可以使OS電晶體2810成為電流不容易流過的狀態，可以急劇地提高輸出端子OUT的電壓。
如上所述，在本實施方式中的OS電晶體的反相器結構中，根據供應給輸入端子IN的信號的邏輯切換背閘極的電壓。藉由採用該結構，可以控制OS電晶體的臨界電壓。藉由根據供應給輸入端子IN的信號控制OS電晶體的臨界電壓，可以使輸出端子OUT的電壓急劇變化。另外，可以減少供應電源電壓的佈線間的貫通電流。因此，能夠實現低功耗。
實施方式5
〈RF標籤〉
在本實施方式中，參照圖52說明包括上述實施方式所例示的電晶體或記憶體裝置的RF標籤。
本實施方式的RF標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資 料並/或從外部接受資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，鑒於這些用途，要求極高的可靠性。
參照圖52說明RF標籤的結構。圖52是示出RF標籤的結構實例的方塊圖。
如圖52所示，RF標籤800包括接收從與通訊器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、定電壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通訊的電磁耦合方法；利用感應場進行通訊的電磁感應方法；以及利用電波進行通訊的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通訊器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容器使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
定電壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。定電壓電路806也可以在其內部包括重設信號生成電路。重設信號生成電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包封檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、存儲區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置或省略上述各電路。
在此，可以將上述實施方式所示的半導體裝置用於記憶體電路810。因為本發明的一個實施方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用於RF標籤。再者，因為根據本發明的一個實施方式的記憶體電路的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通訊距離的差異。再者，根據本發明的一個實施方式的記憶體裝置可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個實施方式的記憶體電路可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對ROM811寫入資料的指令而防止使用者自由地重寫。由於生產者在出貨之前寫入識別號碼，可以僅使出貨的良品具有識別號碼而不使所製造的所有RF標籤具有識別號碼，由此不發生出貨後的 產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式6
在本實施方式中，說明包含上述實施方式所說明的記憶體裝置的CPU。
圖53是示出將在上述實施方式中說明的電晶體用於至少其一部分的CPU的結構的一個例子的方塊圖。
〈CPU的電路圖〉
圖53所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198、能夠重寫的ROM1199以及ROM介面1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖53所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖53所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控 制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的地址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據參考時脈信號生成內部時脈信號的內部時脈發生器，並將內部時脈信號供應到上述各種電路。
在圖53所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用實施方式1所示的電晶體。
在圖53所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容器保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容器保持資料的情況下，對電容器進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
〈記憶體電路〉
圖54是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括在關閉電源時丟失存儲資料的電路1201、在關閉電 源時不丟失存儲資料的電路1202、開關1203、開關1204、邏輯元件1206、電容器1207以及具有選擇功能的電路1220。電路1202包括電容器1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻器或電感器等。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶元件1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的第一閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的導通狀態或關閉狀態)由輸入到電晶體1213的閘極的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的導通狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容器1208的第一端子及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和 汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容器1207的第一端子彼此電連接。在此，將連接部分稱為節點M1。可以對電容器1207的第二端子輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容器1207的第二端子電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容器1208的第二端子輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容器1208的第二端子電連接到能夠供應低電源電位的佈線(例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容器1207及電容器1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
圖54所示的電晶體1209具有包括第二閘極(第二閘極電極：背閘極)的結構。可以對第一閘極輸入控制信號WE並對第二閘極輸入控制信號WE2。控制信號WE2可以是具有固定電位的信號。作為該固定電位，例如選擇接地電位GND或低於電晶體1209的源極電位的電位等。此時，控制信號WE2為具有用來控制電晶體1209的臨界電壓的電位的信號，並能夠進一步降低電晶體1209的閘極電壓VG為0V時的電流。控制信號WE2也可以是具有與控制信號WE相同的電位的信號。另外，電晶體1209也可以使用不具有第二閘極的電晶體。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖54示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖54示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。此外，也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖54所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層中或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道形成在氧化物半導體中的電晶體。或者，記憶元件1200還可以包括電晶體1209以外的其通道形成在氧化物半導體中的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層中或基板1190中的電晶體。
圖54所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個實施方式的半導體裝置中，在不向記憶元件 1200供應電源電壓的期間，可以由設置在電路1202中的電容器1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流小得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容器1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持存儲內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容器1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容器1208保持的信號轉換為電晶體1210的狀態(導通狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容器1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，在再次開始供應電源電壓之後在短時間內記憶體裝置可以恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
在本實施方式中，雖然對將記憶元件1200用於CPU的例子進行說 明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF(Radio Frequency：射頻)標籤。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式7
在本實施方式中，對使用本發明的一個實施方式的電晶體的顯示裝置的結構例子進行說明。
〈顯示裝置電路結構例子〉
圖55A是本發明的一個實施方式的顯示裝置的俯視圖，圖55B是用來說明在將液晶元件用於本發明的一個實施方式的顯示裝置的像素時可以使用的像素電路的電路圖。另外，圖55C是用來說明在將有機EL元件用於本發明的一個實施方式的顯示裝置的像素時可以使用的像素電路的電路圖。
可以根據實施方式1形成配置在像素部中的電晶體。此外，因為該電晶體容易形成為n通道電晶體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖55A示出主動矩陣型顯示裝置的俯視圖的一個例子。在顯示裝置的基板700上包括：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路 702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區域中以矩陣狀設置有分別具有顯示元件的像素。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：軟性印刷電路板)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖55A中，在與像素部701同一基板700上形成第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，且佈線之間的連接數量增加。當在基板700上設置驅動電路時，可以減少該佈線之間的連接數量，從而可以謀求提高可靠性或良率。另外，也可以採用第一掃描線驅動電路702、第二掃描線驅動電路703和信號線驅動電路704中的任一個安裝在基板700上的結構或它們設置在基板700的外部的結構。
〈液晶顯示裝置〉
另外，圖55B示出像素的電路結構的一個例子。在此，作為一個例子，示出可以用於VA方式的液晶顯示裝置的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極層的結構。各像素電極層分別與不同的電晶體連接，以能夠藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到以多域設計的像素中的各像素電極層的信號。
電晶體716的掃描線712和電晶體717的掃描線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用信號線714。作為電晶體716及電晶體717，可以適當地利用實施方式1所示的電晶體。由此可以提供可靠性高的液晶顯示裝置。
另外，電晶體716與第一像素電極層電連接，並且電晶體717與第二像素電極層電連接。第一像素電極層與第二像素電極層分別分離。注意，對第一像素電極層及第二像素電極層的形狀沒有特別的限制。例如，第一像素電極層可以是V字狀。
電晶體716的閘極電極連接到掃描線712，而電晶體717的閘極電極連接到掃描線713。藉由對掃描線712和掃描線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣層以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
在多域設計中，在一個像素中設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極層、相對電極層以及它們之間的液晶層構成，而第二液晶元件719由第二像素電極層、相對電極層以及它們之間的液晶層構成。
此外，圖55B所示的像素電路不侷限於此。例如，也可以在圖55B所示的像素電路中加上開關、電阻器、電容器、電晶體、感測器或邏輯電路等。
圖56A及圖56B是液晶顯示裝置的俯視圖及剖面圖的一個例子。圖56A示出具有顯示裝置20、顯示區域21、週邊電路22及FPC(撓性印刷基板)42的典型的結構。圖56A及圖56B所示的顯示裝置使用反射型液晶。
圖56B示出圖56A中的虛線A-A’之間、B-B’之間、C-C’之間以及D-D’之間的剖面圖。A-A’之間表示週邊電路部，B-B’之間表示顯 示區域，C-C’之間表示FPC的連接部。
除了電晶體50及電晶體52(實施方式1所示的電晶體10)以外，使用液晶元件的顯示裝置20還包括導電層165、導電層197、絕緣層420、液晶層490、液晶元件80、電容元件60、電容元件62、絕緣層430、間隔物440、彩色層460、黏合層470、導電層480、遮光層418、基板400、黏合層473、黏合層474、黏合層475、黏合層476、偏光板103、偏光板403、保護基板105、保護基板402以及各向異性導電層510。
〈有機EL顯示裝置〉
圖55C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示裝置的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖55C是示出可以應用的像素電路的一個例子的圖。這裡示出在一個像素中使用兩個n通道電晶體的例子。另外，該像素電路可以採用數位時間灰階驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階驅動時的像素的工作。
像素720包括切換電晶體721、驅動電晶體722、發光元件724以及電容器723。在切換電晶體721中，閘極電極層與掃描線726連接， 第一電極(源極電極層和汲極電極層中的一個)與信號線725連接，並且第二電極(源極電極層和汲極電極層中的另一個)與驅動電晶體722的閘極電極層連接。在驅動電晶體722中，閘極電極層藉由電容器723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共用電極728。共用電極728與形成在同一基板上的共用電位線電連接。
作為切換電晶體721及驅動電晶體722，可以適當地利用在實施方式1至實施方式3中說明的任一個電晶體。由此可以提供可靠性高的有機EL顯示裝置。
將發光元件724的第二電極(共用電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如可以以GND、0V等為低電源電位。將高電源電位與低電源電位設定為發光元件724的正向臨界電壓以上，將其電位差施加到發光元件724上來使電流流過發光元件724，以使發光元件724發光。發光元件724的正向電壓是指獲得所希望的亮度時的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容器723而省略電容器723。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於導通狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體722在線性區域中工作，將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極層。另外，對信號線725施加電源線電壓和驅動電晶體722的臨界電壓Vth的總和以上的電壓。
當進行類比灰階驅動時，對驅動電晶體722的閘極電極層施加發光元件724的正向電壓和驅動電晶體722的臨界電壓Vth的總和以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件724中，而進行類比灰階驅動。
注意，像素電路的結構不侷限於圖55C所示的像素結構。例如，還可以在圖55C所示的像素電路中加上開關、電阻器、電容器、感測器、電晶體或邏輯電路等。
當將上述實施方式所例示的電晶體應用於圖55C所例示的電路時，源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以採用如下能夠輸入上述電位的結構：由控制電路等控制第一閘極電極的電位，並且可以藉由未圖示的佈線將比供應到源極電極的電位低的電位等供應到第二閘極電極。
圖57A及圖57B是使用發光元件的顯示裝置的俯視圖及剖面圖的一個例子。圖57A示出具有顯示裝置24、顯示區域21、週邊電路22及FPC(撓性印刷基板)42的典型的結構。
圖57B示出圖57A中的虛線A-A’之間、B-B’之間以及C-C’之間的剖面圖。A-A’之間表示週邊電路部，B-B’之間表示顯示區域，C-C’之間表示FPC的連接部。
除了電晶體50及電晶體52(實施方式1所示的電晶體10)以外，使用發光元件的顯示裝置24還包括導電層197、導電層410、光學調 整層530、EL層450、導電層415、發光元件70、電容元件60、電容元件62、絕緣層430、間隔物440、彩色層460、黏合層470、分隔壁445、遮光層418、基板400、各向異性導電層510。
例如，在本說明書等中，顯示元件、作為包括顯示元件的裝置的顯示裝置、發光元件以及作為包括發光元件的裝置的發光裝置可以採用各種方式或者包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL(電致發光)元件(包含有機和無機材料的EL元件、有機EL元件或無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器面板(PDP)、微機電系統(MEMS)、數位微鏡裝置(DMD)、數位微快門(DMS)、MIRASOL(日本的註冊商標)、IMOD(干涉測量調節)元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器、使用碳奈米管的顯示元件等中的至少一個。另外，也可以包括對比度、亮度、反射率、透射率等因電作用或磁作用而發生變化的顯示媒體。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器(透射型液晶顯示器、半透射型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式8
在本實施方式中，參照圖58說明應用根據本發明的一個實施方式的半導體裝置的顯示模組。
〈顯示模組〉
在圖58所示的顯示模組6000中，在上蓋6001與下蓋6002之間設置有連接於FPC6003的觸控面板6004、連接於FPC6005的顯示面板6006、背光單元6007、框架6009、印刷電路板6010和電池6011。注意，有時沒有設置背光單元6007、電池6011、觸控面板6004等。
可以將本發明的一個實施方式的半導體裝置例如用於顯示面板6006、安裝於印刷電路板上的集成電路。
上蓋6001和下蓋6002的形狀和尺寸可以根據觸控面板6004和顯示面板6006的尺寸適當地改變。
觸控面板6004可以為電阻膜式觸控面板或電容式觸控面板，並且能夠與顯示面板6006重疊。顯示面板6006的相對基板(密封基板)能夠具有觸控面板功能。或者，光感測器可以被設置於顯示面板6006的每個像素內，對顯示面板6006附加作為光學式觸控面板的功能。或者，也可以在顯示面板6006的每個像素內設置觸控感測器用電極，並對顯示面板6006附加電容式觸控面板的功能。
背光單元6007包括光源6008。可以將光源6008設置於背光單元6007的端部，並且可以使用光擴散板。
框架6009除了保護顯示面板6006的功能之外還具有阻擋從印刷電路板6010產生的電磁波的電磁屏蔽的功能。框架6009可以具有散熱板的功能。
印刷電路板6010包括電源電路以及用於輸出視訊信號和時脈信號的信號處理電路。作為用於給電源電路供電的電源，可以使用外部商用電源或者使用單獨提供的電池6011。在使用商用電源時，可以省略電池6011。
顯示模組6000可以另外設置有諸如偏光板、相位差板、稜鏡片等的構件。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式9
在本實施方式中，對根據本發明的一個實施方式的半導體裝置的使用例子進行說明。
〈使用引線框架型插板的封裝〉
圖59A示出使用引線框架型插板(interposer)的封裝的剖面結構的透視圖。在圖59A所示的封裝中，相當於根據本發明的一個實施方式的半導體裝置的晶片1751藉由利用打線接合法與插板1750上的端子1752連接。端子1752配置在插板1750的設置有晶片1751的面上。晶片1751也可以由模鑄樹脂1753密封，這裡在各端子1752的一部分露出的狀態下進行密封。
圖59B示出其中封裝被安裝在電路基板中的電子裝置(行動電話)的模組的結構。在圖59B所示的行動電話機的模組中，印刷線路板1801安裝有封裝1802及電池1804。另外，設置有顯示元件的面板1800藉由FPC1803安裝有印刷線路板1801。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式10
在本實施方式中，參照圖式說明本發明的一個實施方式的電子裝置及照明設備。
〈電子裝置〉
可以使用本發明的一個實施方式的半導體裝置製造電子裝置或照明設備。另外，可以使用本發明的一個實施方式的半導體裝置製造可靠性高的電子裝置或照明設備。另外，可以使用本發明的一個實施方式的半導體裝置製造其觸控感測器的檢測靈敏度得到提高的電子裝置或照明設備。
作為電子裝置，例如可以舉出：電視機(也稱為電視或電視接收機)；用於電腦等的顯示螢幕；數位相機、數位攝影機等相機；數位相框；行動電話機(也稱為行動電話、行動電話裝置)；可攜式遊戲機；可攜式資訊終端；音頻再生裝置；彈珠機等大型遊戲機等。
此外，在本發明的一個實施方式的電子裝置或照明設備具有撓性的情況下，也可以將該電子裝置或照明設備沿著房屋及高樓的內壁或外壁、汽車的內部裝飾或外部裝飾的曲面組裝。
此外，本發明的一個實施方式的電子裝置也可以包括二次電池，較佳為藉由非接觸電力傳送對該二次電池充電。
作為二次電池，例如，可以舉出利用凝膠狀電解質的鋰聚合物電池(鋰離子聚合物電池)等鋰離子二次電池、鋰離子電池、鎳氫電池、 鎳鎘電池、有機自由基電池、鉛蓄電池、空氣二次電池、鎳鋅電池、銀鋅電池等。
本發明的一個實施方式的電子裝置也可以包括天線。藉由由天線接收信號，可以在顯示部上顯示影像或資訊等。另外，在電子裝置包括二次電池的情況下，可以將天線用於非接觸電力傳送。
圖60A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼7101、外殼7102、顯示部7103、顯示部7104、麥克風7105、揚聲器7106、操作鍵7107以及觸控筆7108等。可以將本發明的一個實施方式的半導體裝置用於內置在外殼7101中的集成電路、CPU等。藉由作為CPU使用常關閉型CPU，可以實現低功耗化，因此能夠比習知的CPU更長時間地享受遊戲的樂趣。藉由對顯示部7103或顯示部7104使用本發明的一個實施方式的半導體裝置，可以提供一種使用者友好且不容易發生品質低下的可攜式遊戲機。注意，雖然圖60A所示的可攜式遊戲機包括兩個顯示部亦即顯示部7103和顯示部7104，但是可攜式遊戲機所包括的顯示部的數量不限於兩個。
圖60B示出一種智慧手錶，包括外殼7302、顯示部7304、操作按鈕7311、7312、連接端子7313、腕帶7321、錶帶扣7322等。可以將本發明的一個實施方式的半導體裝置用於內置在外殼7302中的記憶體、CPU等。注意，藉由作為圖60B所示的顯示器使用反射型液晶面板、作為CPU使用常關閉型CPU，可以實現低功耗化，因此能夠減少日常充電次數。
圖60C示出一種可攜式資訊終端，包括安裝於外殼7501中的顯示部7502、操作按鈕7503、外部連接埠7504、揚聲器7505、麥克風7506等。可以將本發明的一個實施方式的半導體裝置用於內置在外殼7501中的移動用記憶體、CPU等。注意，在使用常關閉型CPU時，能夠減少充 電次數。另外，因為可以使顯示部7502的清晰度非常高，所以雖然顯示部7502是中小型的，但可以進行4k或8k等各種顯示，而得到非常清晰的影像。
圖60D示出一種攝影機，包括第一外殼7701、第二外殼7702、顯示部7703、操作鍵7704、透鏡7705、連接部7706等。操作鍵7704及透鏡7705被設置在第一外殼7701中，顯示部7703被設置在第二外殼7702中。並且，第一外殼7701和第二外殼7702由連接部7706連接，第一外殼7701和第二外殼7702之間的角度可以由連接部7706改變。顯示部7703所顯示的影像也可以根據連接部7706所形成的第一外殼7701和第二外殼7702之間的角度切換。可以將本發明的一個實施方式的攝像裝置設置在透鏡7705的焦點的位置上。可以將本發明的一個實施方式的半導體裝置用於內置在第一外殼7701中的集成電路、CPU等。
圖60E示出數位看板，該數位看板具備設置於電線杆7901的顯示部7902。可以將本發明的一個實施方式的半導體裝置用於顯示部7902的顯示面板及內置控制電路。
圖61A示出膝上型個人電腦，該膝上型個人電腦包括外殼8121、顯示部8122、鍵盤8123及指向裝置8124等。可以將本發明的一個實施方式的半導體裝置用於內置在外殼8121中的CPU、記憶體等。因為可以使顯示部8122的清晰度非常高，所以雖然顯示部8122是中小型的，但可以進行8k顯示，而得到非常清晰的影像。
圖61B示出汽車9700的外觀。圖61C示出汽車9700的駕駛座位。汽車9700包括車體9701、車輪9702、儀表板9703、燈9704等。可以將本發明的一個實施方式的半導體裝置用於汽車9700的顯示部、控制用集成電路。例如，可以在圖61C所示的顯示部9710至顯示部9715 中設置本發明的一個實施方式的半導體裝置。
顯示部9710和顯示部9711是設置在汽車的擋風玻璃上的顯示裝置或輸入/輸出裝置。藉由使用具有透光性的導電材料來製造顯示裝置或輸入/輸出裝置中的電極，可以使本發明的一個實施方式的顯示裝置或輸入/輸出裝置成為能看到對面的所謂的透明式顯示裝置或輸入/輸出裝置。透明式顯示裝置或輸入/輸出裝置即使在駕駛汽車9700時也不會成為視野的障礙。因此，可以將本發明的一個實施方式的顯示裝置或輸入/輸出裝置設置在汽車9700的擋風玻璃上。另外，當在顯示裝置或輸入/輸出裝置中設置用來驅動顯示裝置或輸入/輸出裝置的電晶體等時，較佳為採用使用有機半導體材料的有機電晶體、使用氧化物半導體的電晶體等具有透光性的電晶體。
顯示部9712是設置在支柱部分的顯示裝置。例如，藉由將來自設置在車體的成像單元的影像顯示在顯示部9712，可以補充被支柱遮擋的視野。顯示部9713是設置在儀表板部分的顯示裝置。例如，藉由將來自設置在車體的成像單元的影像顯示在顯示部9713，可以補充被儀表板遮擋的視野。也就是說，藉由顯示來自設置在汽車外側的成像單元的影像，可以補充死角，從而提高安全性。另外，藉由顯示補充看不到的部分的影像，可以更自然、更舒適地確認安全。
圖61D示出採用長座椅作為駕駛座位及副駕駛座位的汽車室內。顯示部9721是設置在車門部分的顯示裝置或輸入/輸出裝置。例如，藉由將來自設置在車體的成像單元的影像顯示在顯示部9721，可以補充被車門遮擋的視野。另外，顯示部9722是設置在方向盤的顯示裝置。顯示部9723是設置在長座椅的中央部的顯示裝置。另外，藉由將顯示裝置設置在被坐面或靠背部分等，也可以將該顯示裝置用作以該顯示裝置為發熱源的座椅取暖器。
顯示部9714、顯示部9715或顯示部9722可以提供導航資訊、速度表、轉速計、行駛距離、加油量、排檔狀態、空調的設定等以及其他各種資訊。另外，使用者可以適當地改變顯示部所顯示的顯示內容及佈局等。另外，顯示部9710至顯示部9713、顯示部9721及顯示部9723也可以顯示上述資訊。顯示部9710至顯示部9715、顯示部9721至顯示部9723還可以被用作照明設備。此外，顯示部9710至顯示部9715、顯示部9721至顯示部9723還可以被用作加熱裝置。
另外，圖62A示出照相機8000的外觀。照相機8000包括外殼8001、顯示部8002、操作按鈕8003、快門按鈕8004以及連接部8005等。另外，照相機8000也可以安裝透鏡8006。
連接部8005包括電極，除了後面說明的取景器8100以外，還可以與閃光燈裝置等連接。
在此照相機8000包括能夠從外殼8001拆卸下透鏡8006而交換的結構，透鏡8006及外殼也可以被形成為一體。
藉由按下快門按鈕8004，可以進行攝像。另外，顯示部8002被用作觸控面板，也可以藉由觸摸顯示部8002進行攝像。
可以對顯示部8002適用本發明的一個實施方式的顯示裝置或輸入輸出裝置。
圖62B示出照相機8000安裝有取景器8100時的例子。
取景器8100包括外殼8101、顯示部8102以及按鈕8103等。
外殼8101包括嵌合到照相機8000的連接部8005的連接部，可以 將取景器8100安裝到照相機8000。另外，該連接部包括電極，可以將從照相機8000經過該電極接收的影像等顯示到顯示部8102上。
按鈕8103被用作電源按鈕。藉由利用按鈕8103，可以切換顯示部8102的顯示或非顯示。
可以對外殼8101中的集成電路、影像感測器適用本發明的一個實施方式的半導體裝置。
另外，在圖62A和圖62B中，照相機8000與取景器8100是分開且可拆卸的電子裝置，但是也可以在照相機8000的外殼8001中內置有具備本發明的一個實施方式的顯示裝置或輸入輸出裝置的取景器。
圖62C示出頭戴顯示器8200的外觀。
頭戴顯示器8200包括安裝部8201、透鏡8202、主體8203、顯示部8204以及電纜8205等。另外，在安裝部8201中內置有電池8206。
藉由電纜8205，將電力從電池8206供應到主體8203。主體8203具備無線接收器等，能夠將所接受的影像資料等的影像資訊顯示到顯示部8204上。另外，藉由利用設置在主體8203中的相機捕捉使用者的眼球及眼瞼的動作，並根據該資訊算出使用者的視點的座標，可以利用使用者的視點作為輸入方法。
另外，也可以對安裝部8201的被使用者接觸的位置設置多個電極。主體8203也可以具有藉由檢測出根據使用者的眼球的動作而流過電極的電流，可以識別使用者的視點的功能。此外，主體8203可以具有藉由檢測出流過該電極的電流來監視使用者的脈搏的功能。安裝部8201可以具有溫度感測器、壓力感測器、加速度感測器等各種感測器，也 可以具有將使用者的生物資訊顯示在顯示部8204上的功能。另外，主體8203也可以檢測使用者的頭部的動作等，並與使用者的頭部的動作等同步地使顯示在顯示部8204上的影像變化。
可以對主體8203中的集成電路適用本發明的一個實施方式的半導體裝置。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式11
在本實施方式中，參照圖63A至圖63F說明使用本發明的一個實施方式的半導體裝置的RF標籤的使用例子。
〈RF標籤的使用例子〉
RF標籤的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名債券類、證件類(駕駛執照、居民卡等，參照圖63A)、車輛類(自行車等，參照圖63B)、包裝用容器類(包裝紙、瓶子等，參照圖63C)、儲存媒體(DVD、錄影帶等，參照圖63D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣物類、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖63E和圖63F)等。
本發明的一個實施方式的RF標籤4000以貼到物品表面上或者嵌入物品的方式固定。例如，當物品為書本時，RF標籤4000以嵌入在書本的紙張裡的方式固定在書本，而當物品為有機樹脂的包裝時，RF標籤4000以嵌入在有機樹脂中的方式固定在有機樹脂的包裝。本發明的一個實施方式的RF標籤4000實現了小型、薄型以及輕量，所以即使 固定在物品中也不會影響到該物品的設計性。另外，藉由將本發明的一個實施方式的RF標籤4000設置於鈔票、硬幣、有價證券類、不記名債券類或證件類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存媒體、個人物品、食物類、衣物類、生活用品類或電子裝置等中設置本發明的一個實施方式的RF標籤，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝本發明的一個實施方式的RF標籤，可以防止盜竊等而提高安全性。
如上所述，藉由將使用本發明的一個實施方式的半導體裝置的RF標籤應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等工作的功耗，因此能夠使最大通訊距離長。另外，即使在不供應電力的狀態下，也可以在極長的期間保持資料，所以上述RF標籤適用於寫入或讀出的頻率低的用途。
注意，本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施例1
在本實施例中說明對離子添加處理後的氧化物半導體層122的電阻值進行測量的結果。
製造具有圖64所示的結構的測量用樣本。利用實施方式1中說明的方法製造測量用樣本。注意，樣本的製造方法不侷限於該方法。
作為基板100，使用厚度大約為700μm的Si晶圓。
作為絕緣層110，形成氧化矽膜和氧氮化矽膜的疊層。
作為氧化矽膜，藉由以950℃對Si晶圓進行鹽酸氧化法形成厚度為100nm的熱氧化膜。
作為氧氮化矽膜，藉由電漿CVD法形成厚度為300nm的氧氮化矽膜。成膜條件為如下：作為沉積氣體使用流量為2.3sccm的矽烷及800sccm的一氧化二氮；利用膜片式Baratron感測器(diaphragm-type baratron sensor)和APC閥將成膜時的處理室內壓力控制為40Pa；RF電源頻率為27MHz；成膜時的功率為50W；電極間的距離為15mm；成膜時的基板加熱溫度為400℃。
接著，作為氧化物半導體層122使用藉由作為靶材利用In：Ga：Zn=1：1：1(原子個數比)的氧化物的濺射法而成的厚度為50nm的氧化物半導體膜。成膜條件為如下：成膜時的處理室內壓力為0.7Pa；成膜時的DC電源的功率為0.5kW；作為濺射用氣體使用流量為30sccm的Ar氣體及15sccm的氧氣體；樣本和靶材之間的距離為60mm；成膜時的基板加熱溫度為300℃。
在形成氧化物半導體層122之後，在氮氛圍下以450℃進行1小時的加熱處理，然後在氧氛圍下以450℃進行1小時的加熱處理。
離子添加處理利用離子植入法進行。表1示出各樣本的不同離子植入條件的概括。
[表1]
Figure 105119161-A0202-12-0133-1
樣本的電阻值測量使用了日立國際電氣有限公司(Hitachi Kokusai Electric Inc.)製造的VR-200。圖65、圖66、圖67示出片電阻測量結果。
根據圖65、圖66、圖67的結果確認到：在注入有劑量為3.0×1014ions/cm2以上的磷、氬或氙的任一樣本中，都能夠穩定地減少電阻率。
100‧‧‧基板
110‧‧‧絕緣層
121‧‧‧金屬氧化物層
122‧‧‧氧化物半導體層
123‧‧‧金屬氧化物層
125‧‧‧低電阻區域
150‧‧‧閘極絕緣層
160‧‧‧閘極電極層
180‧‧‧絕緣層
190‧‧‧導電層
195‧‧‧導電層

Claims (20)

  1. 一種半導體裝置，包括：基板上的第一絕緣層；該第一絕緣層上的第一金屬氧化物層；該第一金屬氧化物層上的氧化物半導體層；該氧化物半導體層上的第二金屬氧化物層；該第二金屬氧化物層上的閘極絕緣層；以及該閘極絕緣層上的閘極電極層，其中，該氧化物半導體層包括第一區域、第二區域及第三區域，該第一區域及該第二區域各包括與該閘極電極層重疊的區域，該第二區域在該第一區域和該第三區域之間，該第二區域包括其電阻比該第一區域低的區域，該第三區域包括其電阻比該第二區域低的區域，該第二區域及該第三區域各包括含有元素N的區域，並且，N為磷、氬或氙。
  2. 一種半導體裝置，包括：基板上的第一絕緣層；該第一絕緣層上的第一金屬氧化物層；該第一金屬氧化物層上的氧化物半導體層；該第一絕緣層及該氧化物半導體層上的第二金屬氧化物層；該第二金屬氧化物層上的第一閘極絕緣層；以及該第一閘極絕緣層上的閘極電極層，其中，該第二金屬氧化物層及該第一閘極絕緣層各包括與該第一金屬氧化物層的側面及該氧化物半導體層的側面相對的區域，該氧化物半導體層包括第一區域、第二區域及第三區域，該第一區域及該第二區域各包括與該閘極電極層重疊的區域，該第二區域在該第一區域和該第三區域之間，該第二區域包括其電阻比該第一區域低的區域， 該第三區域包括其電阻比該第二區域低的區域，該第二區域及該第三區域各包括含有元素N的區域，並且，N為磷、氬或氙。
  3. 根據申請專利範圍第2項之半導體裝置，其中第二閘極絕緣層在該第一閘極絕緣層和該閘極電極層之間。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第二區域包括該元素N的濃度比該第一區域高的區域，並且該第三區域包括該元素N的濃度比該第二區域高的區域。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第三區域包括該元素N的濃度為1×1018atoms/cm3以上且1×1022atoms/cm3以下的區域。
  6. 一種半導體裝置，包括：基板上的第一絕緣層；該第一絕緣層上的第一金屬氧化物層；該第一金屬氧化物層上的氧化物半導體層；該氧化物半導體層上的第二金屬氧化物層；該第二金屬氧化物層上的閘極絕緣層；該第二金屬氧化物層上的第二絕緣層；以及該閘極絕緣層上的閘極電極層，其中，該閘極絕緣層包括與該閘極電極層的側面接觸的區域，該第二絕緣層包括與該閘極絕緣層接觸的區域，該氧化物半導體層包括第一區域、第二區域及第三區域，該第一區域包括與該閘極電極層重疊的區域，該第二區域包括與該閘極絕緣層或該第二絕緣層重疊的區域，該第二區域在該第一區域和該第三區域之間，該第二區域及該第三區域各包括含有元素N的區域，並且，N為磷、氬或氙。
  7. 根據申請專利範圍第6項之半導體裝置，其中該第二區域包括其電阻比該第一區域低的區域，並且該第三區域包括其電阻比該第二 區域低的區域。
  8. 根據申請專利範圍第6項之半導體裝置，還包括該基板底面和該閘極電極層的側面的切線之間的角度為60度以上且85度以下的區域。
  9. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣層；在該第一絕緣層上形成包括第一金屬氧化物層及第一氧化物半導體層的疊層；藉由利用第一遮罩將包括該第一金屬氧化物層及該第一氧化物半導體層的該疊層蝕刻為島狀來形成第二金屬氧化物層及第二氧化物半導體層；在該第二氧化物半導體層及該第一絕緣層上形成第三金屬氧化物層；在該第三金屬氧化物層上形成第二絕緣層；藉由對該第二絕緣層進行平坦化處理形成第三絕緣層；藉由利用第二遮罩對該第三絕緣層的一部分進行蝕刻來形成具有到達該第三金屬氧化物層的槽部的第四絕緣層；在該第四絕緣層及該第三金屬氧化物層上形成第五絕緣層；在該第五絕緣層上形成第一導電層；藉由對該第一導電層及該第五絕緣層進行平坦化處理直到該第四絕緣層露出來形成閘極電極層及第六絕緣層；藉由將該閘極電極層用作遮罩對該第四絕緣層及該第六絕緣層進行蝕刻來形成閘極絕緣層；以及藉由將該閘極電極層用作遮罩對該第二氧化物半導體層進行離子添加來形成源極區域及汲極區域。
  10. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣層；在該第一絕緣層上形成包括第一金屬氧化物層及第一氧化物半導體層的疊層； 藉由利用第一遮罩將包括該第一金屬氧化物層及該第一氧化物半導體層的該疊層蝕刻為島狀來形成第二金屬氧化物層及第二氧化物半導體層；在該第二氧化物半導體層及該第一絕緣層上形成第三金屬氧化物層；在該第三金屬氧化物層上形成第一閘極絕緣層；在該第一閘極絕緣層上形成第二絕緣層；藉由對該第二絕緣層進行平坦化處理形成第三絕緣層；藉由利用第二遮罩對該第三絕緣層的一部分進行蝕刻來形成具有到達該第一閘極絕緣層的槽部的第四絕緣層；在該第四絕緣層及該第一閘極絕緣層上形成第一導電層；藉由對該第一導電層進行平坦化處理直到該第四絕緣層露出來形成閘極電極層；藉由將該閘極電極層用作遮罩對該第四絕緣層進行蝕刻來設置該第一閘極絕緣層露出的區域；藉由將該閘極電極層用作遮罩對該第一閘極絕緣層進行蝕刻來形成第二閘極絕緣層；以及藉由對該第二氧化物半導體層進行離子添加來形成源極區域及汲極區域。
  11. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣層；在該第一絕緣層上形成包括第一金屬氧化物層及第一氧化物半導體層的疊層；藉由利用第一遮罩將包括該第一金屬氧化物層及該第一氧化物半導體層的該疊層蝕刻為島狀來形成第二金屬氧化物層及第二氧化物半導體層；在該第二氧化物半導體層及該第一絕緣層上形成第三金屬氧化物層；在該第三金屬氧化物層上形成第一閘極絕緣層； 在該第一閘極絕緣層上形成第二絕緣層；藉由對該第二絕緣層進行平坦化處理形成第三絕緣層；藉由利用第二遮罩對該第三絕緣層的一部分進行蝕刻來形成具有到達該第一閘極絕緣層的槽部的第四絕緣層；在該第四絕緣層及該第一閘極絕緣層上形成第五絕緣層；在該第五絕緣層上形成第一導電層；藉由對該第一導電層及該第五絕緣層進行平坦化處理直到該第四絕緣層露出來形成閘極電極層及第六絕緣層；藉由將該閘極電極層用作遮罩對該第四絕緣層及第六絕緣層進行蝕刻來設置該第一閘極絕緣層露出的區域；以及藉由對該第二氧化物半導體層進行離子添加來形成源極區域及汲極區域。
  12. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣層；在該第一絕緣層上形成包括第一金屬氧化物層及第一氧化物半導體層的疊層；藉由利用第一遮罩將包括該第一金屬氧化物層及該第一氧化物半導體層的該疊層蝕刻為島狀來形成第二金屬氧化物層及第二氧化物半導體層；在該第二氧化物半導體層及該第一絕緣層上形成第三金屬氧化物層；在該第三金屬氧化物層上形成第二絕緣層；藉由對該第二絕緣層進行平坦化處理形成第三絕緣層；藉由利用第二遮罩對該第三絕緣層的一部分進行蝕刻來形成具有到達該第三金屬氧化物層的槽部的第四絕緣層；在該第四絕緣層及該第三金屬氧化物層上形成第五絕緣層；在該第五絕緣層上形成第一導電層；藉由對該第一導電層及該第五絕緣層進行平坦化處理直到該第四絕緣層露出來形成閘極電極層及第六絕緣層； 藉由將該閘極電極層用作遮罩對該第四絕緣層及該第六絕緣層進行蝕刻來形成包括與該閘極電極層的側面接觸的區域的閘極絕緣層及包括與該閘極絕緣層接觸的區域的第七絕緣層；以及藉由對該第二氧化物半導體層進行離子添加來形成源極區域及汲極區域。
  13. 根據申請專利範圍第12項之半導體裝置的製造方法，其中該半導體裝置包括該閘極電極層的該側面的切線和該基板的底面之間的角度為60度以上且85度以下的區域。
  14. 一種電子裝置，包括：申請專利範圍第1項之半導體裝置；外殼；以及揚聲器。
  15. 一種半導體裝置的製造方法，包括如下步驟：在氧化物半導體層上形成絕緣層；在該絕緣層中形成槽部；在該絕緣層上形成導電膜使得一部分的該導電膜在該槽部中；藉由部分去除該導電膜使得該導電膜的該部分留在該槽部中來形成閘極電極層；蝕刻該絕緣層使得重疊該氧化物半導體層的該絕緣層的至少一部分在形成該閘極電極層後被去除；以及藉由在蝕刻該絕緣層後將該閘極電極層用作遮罩對該氧化物半導體層進行離子添加來形成源極區域及汲極區域。
  16. 一種半導體裝置的製造方法，包括如下步驟：形成氧化物半導體層；在該氧化物半導體層上形成金屬氧化物膜；在該金屬氧化物膜上形成絕緣層；在該絕緣層中形成槽部；在該絕緣層上形成絕緣膜使得一部分的該絕緣膜在該槽部中；在該絕緣膜上形成導電膜使得一部分的該導電膜在該槽部中； 藉由部分去除該導電膜及該絕緣膜使得該導電膜的該部分留在該槽部中來形成閘極電極層；在形成該閘極電極層後去除該絕緣層；以及藉由在去除該絕緣層後將該閘極電極層用作遮罩對該氧化物半導體層進行離子添加來形成源極區域及汲極區域。
  17. 一種半導體裝置的製造方法，包括如下步驟：在氧化物半導體層上形成絕緣層；利用電子束曝光形成光阻遮罩；利用該光阻遮罩蝕刻該絕緣層以在該絕緣層中形成槽部；在該絕緣層上形成導電膜使得一部分的該導電膜在該槽部中；藉由對該導電膜進行平坦化處理部分去除該導電膜使得該導電膜的該部分留在該槽部中來形成閘極電極層；在形成該閘極電極層後去除該絕緣層；以及藉由在去除該絕緣層後將該閘極電極層用作遮罩對該氧化物半導體層進行離子添加來形成源極區域及汲極區域。
  18. 根據申請專利範圍第9至12及15至17項中任一項之半導體裝置的製造方法，其中作為該離子添加磷、氬或氙。
  19. 根據申請專利範圍第9至12及15至17項中任一項之半導體裝置的製造方法，其中被添加的該離子的劑量為1×1014ions/cm2以上且5×1016ions/cm2以下。
  20. 根據申請專利範圍第15至17項中任一項之半導體裝置的製造方法，其中該氧化物半導體層形成在基板上；並且該半導體裝置包括該閘極電極層的側面的切線和該基板的底面之間的角度為60度以上且85度以下的區域。
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