KR102072244B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents
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Abstract
트랜지스터의 스레숄드 전압의 변동이 억제된 반도체 장치를 제공한다. 또한, 트랜지스터의 온 전류의 저하가 억제된 반도체 장치를 제공한다. 기판상에, 게이트 전극층을 형성하고, 게이트 전극층상에 게이트 절연막을 형성하고, 게이트 절연막상에 산화물 반도체막을 형성하고, 산화물 반도체막상에, 산화물 반도체막보다도 환원성이 높은 금속 산화물막을 형성하고, 금속 산화물막과 산화물 반도체막이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막을 환원함으로써 금속막을 형성하고, 금속막을 가공함으로써, 소스 전극층 및 드레인 전극층을 형성한다.
Description
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치다.
절연 표면을 갖는 기판상에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목 받고 있다. 그 트랜지스터는 집적회로(IC)나 화상표시장치(간단히 표시장치라고도 표기한다)와 같은 전자 디바이스에 넓게 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 아몰퍼스 산화물(IGZO계 아몰퍼스 산화물)로 이루어지는 반도체층을 이용한 트랜지스터가 개시되어 있다(특허 문헌 1 참조). 또한, 이러한 산화물 반도체막에 접하여 마련되는 소스 전극층 및 드레인 전극층에는, 티타늄, 텅스텐, 몰리브덴 등이 이용되고 있다(특허 문헌 2 및 3 참조).
산화물 반도체막에 접하여 마련되는 소스 전극층 및 드레인 전극층으로서 티타늄을 이용하는 경우, 산화물 반도체막과 티타늄층이 접한 상태에서 가열 처리를 실시하면, 티타늄층이 산화물 반도체막의 산소와 반응함에 의하여, 산화물 반도체막의 계면에서 산화 티타늄이 형성된다. 그 때, 산화물 반도체막은 환원되어 버려, 산소 결손이 형성되고, 산화물 반도체막 중에 다수의 캐리어가 생성된다. 그 결과, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트해 버린다고 하는 문제가 생긴다.
또한, 소스 전극층 및 드레인 전극층으로서 텅스텐이나 몰리브덴을 이용하는 경우, 산화물 반도체막과 텅스텐층이나 몰리브덴층이 접한 상태에서, 고온의 가열 처리를 실시하면, 산화물 반도체막이 환원되어 버리는 경우가 있다. 그 결과, 티타늄을 이용하는 경우와 같이, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트할 가능성이 있다.
또한, 산화물 반도체막과 텅스텐층이나 몰리브덴층이 접한 상태에서, 고온의 열처리를 실시하면, 산화물 반도체막으로부터 텅스텐층이나 몰리브덴층으로 산소가 확산해 버리는 경우가 있다. 이에 의하여, 소스 전극층 및 드레인 전극층 중에, 고저항 성분이 형성되어 트랜지스터의 온 전류가 저하해 버린다고 하는 문제가 생긴다.
산화물 반도체막의 채널이나 백채널이면, 소스 전극층 및 드레인 전극층의 형성 후라도, 산소를 공급하여, 산소 결손을 저감하는 것이 가능하다. 그렇지만, 산화물 반도체막과 소스 전극층 및 드레인 전극층과의 계면에서, 산소 결손이 형성되어 버리면, 산화물 반도체막과 소스 전극층 및 드레인 전극층과의 계면에 산소를 공급하여, 산소 결손을 저감하는 것이 곤란해져 버린다. 또한, 소스 전극층 및 드레인 전극층 중에 산소가 확산함으로써 고저항 성분이 형성되어 버리면, 고저항 성분을 제거하기 위한 공정이 더 필요해져 버린다.
상기 문제를 감안하여, 본 발명의 일 태양에서는, 산화물 반도체막이 환원되는 것을 억제하여, 해당 산화물 반도체막의 산소 결손을 저감함으로써, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것이 억제된 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또한, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감함으로써, 트랜지스터의 온 전류의 저하가 억제된 반도체 장치를 제공하는 것을 목적의 하나로 한다. 본 발명에서는, 상기 과제 중의 적어도 하나를 해결한다.
본 발명의 일 태양과 관련되는 반도체 장치는, 산화물 반도체막과 접하는 소스 전극층 및 드레인 전극층으로서, 산화물 반도체막으로부터 산소를 뽑아내는 것을 방지하기 위해서, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속막이 이용된다. 또한, 소스 전극층 및 드레인 전극층은, 그 금속막과 도전막의 적층 구조로 형성되어 있어도 괜찮다.
본 명세서 등에 있어서, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속이란, 인듐, 갈륨, 아연, 및 주석보다 내산화성을 갖는(적어도 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속을 말한다. 구체적으로는, 동, 은, 루테늄, 이리듐 등을 들 수 있다.
또한, 도전막은 금속막의 계면에 산화물막을 형성하지 않는 재료로 형성하는 것이 바람직하며, 예를 들면, 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다.
산화물 반도체막과 접하는 금속막으로서, 동, 은, 루테늄, 이리듐 등을 이용함에 의해, 산화물 반도체막으로부터 산소를 뽑아내는 것을 방지할 수가 있다. 이에 의하여, 산화물 반도체막의 산화 결손이 증대하는 것을 억제하여, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 상술한 금속막은, 금속막 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막과 소스 전극층 및 드레인 전극층과의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
구체적으로, 본 발명의 일 태양은, 산화물 반도체막과, 산화물 반도체막과 접하여 마련된 소스 전극층 및 드레인 전극층과, 산화물 반도체막과 겹치는 게이트 전극층과, 산화물 반도체막과 게이트 전극층의 사이에 마련된 게이트 절연막을 가지며, 적어도 소스 전극층 및 드레인 전극층이 산화물 반도체막과 접하는 부분은, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속이 이용되는 반도체 장치다.
또한, 본 발명의 일 태양은, 기판상에 마련된 게이트 전극층과, 게이트 전극층상에 마련된 게이트 절연막과, 게이트 절연막상에 게이트 전극층과 중첩하는 영역에 마련된 산화물 반도체막과, 산화물 반도체막과 접하여 마련된 소스 전극층 및 드레인 전극층을 가지며, 적어도 소스 전극층 및 상기 드레인 전극층이 상기 산화물 반도체막과 접하는 부분은, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속이 이용되는 반도체 장치다.
또한, 본 발명의 일 태양은, 기판상에 마련된 게이트 전극층과, 게이트 전극층상에 마련된 게이트 절연막과, 게이트 절연막상에, 게이트 전극층과 중첩하는 영역에 마련된 산화물 반도체막과, 산화물 반도체막과 접하여 마련된 소스 전극층 및 드레인 전극층을 가지며, 소스 전극층 및 드레인 전극층은, 금속막과 도전막의 적층 구조로 형성되며, 금속막으로서, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속이 이용되는 반도체 장치다.
또한, 본 발명의 일 태양은, 기판상에 마련된 게이트 전극층과, 게이트 전극층상에 마련된 게이트 절연막과, 게이트 절연막상에, 게이트 전극층과 중첩하는 영역에 마련된 산화물 반도체막과, 산화물 반도체막상에, 게이트 전극층과 중첩하는 영역에 마련된 절연막과 산화물 반도체막 및 절연막에 접하도록 마련된 소스 전극층 및 드레인 전극층을 가지며, 소스 전극층 및 드레인 전극층은, 금속막과 도전막의 적층 구조로 형성되며, 금속막으로서, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속이 이용되는 반도체 장치다.
또한, 본 발명의 일 태양은, 기판상에 마련된 게이트 전극층과, 게이트 전극층상에 마련된 게이트 절연막과, 게이트 절연막상에 마련된 소스 전극층 및 드레인 전극층과, 게이트 절연막, 소스 전극층, 및 드레인 전극층상에 마련된 산화물 반도체막을 가지며, 소스 전극층 및 드레인 전극층은, 도전막과 금속막의 적층 구조로 형성되며, 금속막으로서, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속이 이용되는 반도체 장치다.
또한, 본 발명의 일 태양은, 기판상에 마련된 산화물 반도체막과, 산화물 반도체막상에 마련된 게이트 절연막과, 게이트 절연막상에 마련된 게이트 전극층과, 게이트 전극층상에 마련된 절연막과, 게이트 전극층 및 절연막의 측면과 접하도록 마련된 사이드월 절연막과, 산화물 반도체막, 게이트 절연막 및 사이드월 절연막에 접하는 소스 전극층 및 드레인 전극층을 가지며, 산화물 반도체막은, 게이트 전극층과 중첩하는 영역에 마련된 채널 형성 영역과, 채널 형성 영역을 사이에 두고 마련된 도판트를 포함하는 영역을 포함하며, 적어도 소스 전극층 및 드레인 전극층이 산화물 반도체막과 접하는 부분은, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속막인, 반도체 장치다.
본 발명의 일 태양은, 기판상에 마련된 산화물 반도체막과, 산화물 반도체막상에 마련된 게이트 절연막과, 게이트 절연막상에 마련된 게이트 전극층과, 게이트 전극층상에 마련된 절연막과, 게이트 전극층 및 절연막의 측면과 접하도록 마련된 사이드월 절연막과, 산화물 반도체막, 게이트 절연막 및 사이드월 절연막에 접하는 소스 전극층 및 드레인 전극층을 가지며, 산화물 반도체막은, 게이트 전극층과 중첩하는 영역에 마련된 채널 형성 영역과, 채널 형성 영역을 사이에 두고 마련된 도판트를 포함하는 영역을 포함하며, 상기 산화물 반도체막과 접하는 소스 전극층 및 드레인 전극층은, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속막과 도전막의 적층 구조인, 반도체 장치다.
또한, 본 발명의 일 태양은, 기판상에 마련된 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층상에 마련된 산화물 반도체막과, 산화물 반도체막상에 마련된 게이트 절연막과, 게이트 절연막상에 마련된 게이트 전극층과, 게이트 전극층상에 마련된 절연막을 가지며, 산화물 반도체막은, 게이트 전극층과 중첩하는 영역에 마련된 채널 형성 영역과, 채널 형성 영역을 사이에 두고 마련된 도판트를 포함하는 영역을 포함하며, 상기 산화물 반도체막과 접하는 소스 전극층 및 드레인 전극층은, 도전막과 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속막의 적층 구조인, 반도체 장치다.
상기 각 구성에 있어서, 금속막의 막두께는, 1 nm이상 50 nm 이하인 것이 바람직하다.
또한, 상기 각 구성에 있어서, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 금속은, 몰리브덴의 산화 반응의 깁스 자유에너지보다 높은 금속인 것이 바람직하며, 구체적으로는, 동, 은, 루테늄, 이리듐 중의 어느 하나 또는 복수가 이용되는 것이 바람직하다.
또한, 상기 각 구성에 있어서, 도전막으로서, 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 중의 어느 하나 또는 복수가 이용되는 것이 바람직하다.
또한, 본 명세서 등에 개시되는 산화물 반도체막은, 에너지갭이 2.8 eV 내지 3.2 eV이며, 실리콘의 에너지갭 1.1 eV와 비교하여 크다. 또한, 산화물 반도체막의 소수 캐리어는, 10-9cm-3이며, 실리콘의 진성 캐리어 밀도의 1011 cm-3과 비교하여 극히 작다.
산화물 반도체막의 다수 캐리어(전자)는, 트랜지스터의 소스로부터 흐를 뿐이다. 또한, 채널 형성 영역을 완전 공핍화(空乏化)하는 것이 가능하기 때문에, 트랜지스터의 오프 전류를 극히 작게 하는 것이 가능하다. 산화물 반도체막을 이용한 트랜지스터의 오프 전류는, 실온에서, 10 yA/m 이하, 85℃~95℃에서도, 1 zA/m 이하가 되어, 극히 작다.
따라서, 산화물 반도체막을 이용한 트랜지스터는, S값이 작아져, 이상적인 전기 특성을 얻을 수 있다. 또한, 해당 트랜지스터는 신뢰성이 높다.
본 발명의 일 태양과 관련되는 반도체 장치의 제작 방법은, 산화물 반도체막에 접하여, 산화물 반도체막보다도 환원성이 높은 금속 산화물막을 성막하여, 가열 처리를 실시한다. 가열 처리를 실시함에 의해, 산화물 반도체막보다도 환원성이 높은 금속 산화물막은 환원되어 금속막이 형성된다.
본 명세서 등에 있어서, 산화물 반도체막보다도 환원성이 높은 금속 산화물막이란, 인듐, 갈륨, 아연, 및 주석보다도 환원성이 높은(적어도 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속 산화물을 말한다. 구체적으로는, 산화동, 산화은, 산화 루테늄, 산화 이리듐 등을 들 수 있다.
산화물 반도체막에 접하여, 산화물 반도체막보다도 환원성이 높은 금속 산화물막에 가열 처리를 실시함에 의해, 그 금속 산화물막이 환원됨에 따라서, 그 금속 산화물막으로부터 산소가 방출되어 산화물 반도체막에 공급된다. 이에 의하여, 산화물 반도체막 중의 산소 결손을 저감할 수가 있기 때문에, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속 산화물막이 환원되는 것에 의해 형성된 금속막은, 산화물 반도체막에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막 중에 산소가 확산하기 어려운 막이 된다. 그 금속막을 소스 전극층 및 드레인 전극층으로서 이용함에 의해, 금속막 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막과 소스 전극층 및 드레인 전극층과의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막보다도 환원성이 높은 금속 산화물막에 접하여, 도전막을 형성하여도 좋다. 그 도전막은, 산화물 반도체막보다도 환원성이 높은 금속 산화물막의 계면에, 산화물막을 형성하지 않는 재료로 형성하는 것이 바람직하며, 예를 들면, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 탄탈륨 등을 들 수 있다.
산화물 반도체막상에, 금속 산화물막을 형성한 후, 도전막을 형성하는 경우, 가열 처리는, 어느 타이밍에 실시하여도 좋다. 예를 들면, 산화물 반도체막상에 금속 산화물막을 형성하여, 가열 처리를 실시한 후에, 도전막을 형성하여도 좋고, 금속 산화물막상에 도전막을 형성한 후에, 가열 처리를 실시하여도 괜찮고, 금속 산화물막상에 도전막을 형성하여, 소스 전극층 및 드레인 전극층으로 가공한 후에, 가열 처리를 실시하여도 괜찮다.
또는, 도전막상에, 금속 산화물막을 형성한 후, 산화물 반도체막을 형성하는 경우, 가열 처리는, 산화물 반도체막의 성막 후에 실시하여도 좋고, 산화물 반도체막을 섬형상으로 가공한 뒤에 실시하여도 좋다.
구체적으로 본 발명의 일 태양은, 기판상에, 게이트 전극층을 형성하고, 게이트 전극층상에 게이트 절연막을 형성하고, 게이트 절연막상에 산화물 반도체막을 형성하고, 산화물 반도체막상에, 산화물 반도체막보다도 환원성이 높은 금속 산화물막을 형성하고, 금속 산화물막과 산화물 반도체막이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막으로부터 산화물 반도체막으로 산소가 공급되어 그 금속 산화물막은 환원되어 금속막이 되며, 금속막을 가공함으로써, 소스 전극층 및 드레인 전극층을 형성하는, 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 태양은, 기판상에, 게이트 전극층을 형성하고, 게이트 전극층상에 게이트 절연막을 형성하고, 게이트 절연막상에 산화물 반도체막을 형성하고, 산화물 반도체막상에, 산화물 반도체막보다도 환원성이 높은 금속 산화물막과 도전막을 적층하여 형성하고, 금속 산화물막과 산화물 반도체막이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막으로부터 산화물 반도체막으로 산소가 공급되어 그 금속 산화물막은 환원되어 금속막이 되며, 금속막 및 도전막을 가공함으로써, 소스 전극층 및 드레인 전극층을 형성하는, 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 태양은, 기판상에, 게이트 전극층을 형성하고, 게이트 전극층상에 게이트 절연막을 형성하고, 게이트 절연막상에 산화물 반도체막을 형성하고, 산화물 반도체막상에 절연막을 형성하고, 산화물 반도체막 및 절연막상에, 산화물 반도체막보다도 환원성이 높은 금속 산화물막과 도전막을 적층하여 형성하고, 금속 산화물막과 산화물 반도체막이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막으로부터 산화물 반도체막으로 산소가 공급되어 그 금속 산화물막은 환원되어 금속막이 되며, 금속막 및 도전막을 가공함으로써, 소스 전극층 및 드레인 전극층을 형성하는, 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 태양은, 기판상에, 게이트 전극층을 형성하고, 게이트 전극층상에 게이트 절연막을 형성하고, 게이트 절연막상에 도전막과 금속 산화물막을 적층하여 형성하고, 도전막 및 금속 산화물막을 가공함으로써, 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층상에, 금속 산화물막보다도 환원성이 낮은 산화물 반도체막을 형성하고, 금속 산화물막과 산화물 반도체막이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막으로부터 산화물 반도체막으로 산소가 공급되어 그 금속 산화물막은 환원되어 금속막이 되어, 금속막을 형성하는, 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 태양은, 기판상에, 산화물 반도체막을 형성하고, 산화물 반도체막상에, 게이트 절연막을 형성하고, 게이트 절연막상에, 게이트 전극층 및 절연막을 적층하여 형성하고, 게이트 전극층 및 절연막을 마스크로 하여 산화물 반도체막에 불순물을 첨가하여, 게이트 절연막상에, 게이트 전극층 및 절연막의 측면에 접하는 사이드월 절연막을 형성하고, 산화물 반도체막과 접하도록, 산화물 반도체막보다도 환원성이 높은 금속 산화물막을 형성하고, 금속 산화물막과 산화물 반도체막이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막으로부터 산화물 반도체막으로 산소가 공급되어 그 금속 산화물막은 환원되어 금속막이 되며, 금속막상에 층간 절연막을 형성하고, 금속막 및 층간 절연막을, 절연막이 노출될 때까지 연마 처리를 실시함으로써, 소스 전극층 및 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 태양은, 기판상에, 산화물 반도체막을 형성하고, 산화물 반도체막상에, 게이트 절연막을 형성하고, 게이트 절연막상에, 게이트 전극층 및 절연막을 적층하여 형성하고, 게이트 전극층 및 절연막을 마스크로 하여 산화물 반도체막에 불순물을 첨가하여, 게이트 절연막상에, 게이트 전극층 및 절연막의 측면에 접하는 사이드월 절연막을 형성하고, 산화물 반도체막과 접하도록, 산화물 반도체막보다도 환원성이 높은 금속 산화물막과 도전막을 적층하여 형성하고, 금속 산화물막과 산화물 반도체막이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막으로부터 산화물 반도체막으로 산소가 공급되어 그 금속 산화물막은 환원되어 금속막이 되며, 도전막상에 층간 절연막을 형성하고, 금속막, 도전막, 층간 절연막을, 절연막이 노출될 때까지 연마 처리를 실시함으로써, 소스 전극층 및 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 태양은, 기판상에, 섬형상의 절연막을 형성하고, 섬형상의 절연막상에, 도전막과 금속 산화물막을 적층하여 형성하고, 도전막 및 금속 산화물막을, 섬형상의 절연막이 노출될 때까지 연마 처리를 실시함으로써, 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층상에, 산화물 반도체막을 형성하고, 금속 산화물막과 산화물 반도체막이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막으로부터 산화물 반도체막으로 산소가 공급되어 그 금속 산화물막은 환원되어 금속막이 되며, 산화물 반도체막상에, 게이트 절연막을 형성하고, 게이트 절연막상에, 게이트 전극층을 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체막에 불순물을 첨가하는 반도체 장치의 제작 방법이다.
상기 각 제작 방법에 있어서, 산화물 반도체막보다도 환원성이 높은 금속 산화물막을, 1 nm이상 50 nm 이하의 막두께로 형성하는 것이 바람직하다.
또한, 상기 각 제작 방법에 있어서, 금속 산화물막을, 산화동, 산화은, 산화 루테늄, 산화 이리듐 중의 어느 하나 또는 복수를 이용하여 형성하는 것이 바람직하다. 또한, 도전막을, 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 중의 어느 하나 또는 복수를 이용하여 형성하는 것이 바람직하다.
본 발명의 일 태양에 의하면, 산화물 반도체막이 환원되는 것을 억제하여, 해당 산화물 반도체막의 산소 결손을 저감할 수가 있기 때문에, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것이 억제된 반도체 장치를 제공할 수가 있다. 또한, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감함으로써, 트랜지스터의 온 전류의 저하가 억제된 반도체 장치를 제공할 수가 있다.
도1은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도2는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도3은 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도4는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도5는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도6는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도7은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도8은 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도9는 각 금속의 산화 반응의 깁스 자유에너지를 나타내는 도.
도10은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도11은 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도12는 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도13은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도14는 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도15는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도16은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도17은 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도18은 반도체 장치의 일 태양을 설명하는 평면도.
도19는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도20은 반도체 장치의 일 태양을 설명하는 단면도.
도21은 반도체 장치의 일 태양을 설명하는 회로도 및 단면도.
도22는 반도체 장치의 일 태양을 설명하는 단면도, 평면도, 및 회로도.
도23은 반도체 장치의 일 태양을 설명하는 회로도 및 사시도.
도24는 반도체 장치의 일 태양을 설명하는 단면도 및 평면도.
도25는 SRAM와 DRAM의 회로도.
도26은 반도체 장치의 일 태양을 설명하는 블럭도.
도27은 반도체 장치의 일 태양을 설명하는 블럭도.
도28은 반도체 장치의 일 태양을 설명하는 블럭도.
도29는 전자기기를 설명하는 도.
도30은 전자기기를 설명하는 도와 충방전 제어 회로의 블럭도.
도31은 전자기기를 설명하는 도.
도32는 평가에 이용한 트랜지스터의 상면도 및 단면도.
도33은 TDS 분석의 결과를 나타내는 도.
도34는 SIMS 측정의 결과를 나타내는 도.
도2는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도3은 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도4는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도5는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도6는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도7은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도8은 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도9는 각 금속의 산화 반응의 깁스 자유에너지를 나타내는 도.
도10은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도11은 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도12는 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도13은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도14는 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도15는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도16은 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도17은 반도체 장치의 제작 방법의 일 태양을 설명하는 단면도.
도18은 반도체 장치의 일 태양을 설명하는 평면도.
도19는 반도체 장치의 일 태양을 설명하는 평면도 및 단면도.
도20은 반도체 장치의 일 태양을 설명하는 단면도.
도21은 반도체 장치의 일 태양을 설명하는 회로도 및 단면도.
도22는 반도체 장치의 일 태양을 설명하는 단면도, 평면도, 및 회로도.
도23은 반도체 장치의 일 태양을 설명하는 회로도 및 사시도.
도24는 반도체 장치의 일 태양을 설명하는 단면도 및 평면도.
도25는 SRAM와 DRAM의 회로도.
도26은 반도체 장치의 일 태양을 설명하는 블럭도.
도27은 반도체 장치의 일 태양을 설명하는 블럭도.
도28은 반도체 장치의 일 태양을 설명하는 블럭도.
도29는 전자기기를 설명하는 도.
도30은 전자기기를 설명하는 도와 충방전 제어 회로의 블럭도.
도31은 전자기기를 설명하는 도.
도32는 평가에 이용한 트랜지스터의 상면도 및 단면도.
도33은 TDS 분석의 결과를 나타내는 도.
도34는 SIMS 측정의 결과를 나타내는 도.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 다만, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 제 1, 제 2로서 부여되는 서수사는 편의상 이용하는 것으로서, 공정 순서 또는 적층순서를 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 한 형태에 대하여, 도 1, 도 2, 및 도 9를 참조하여 설명한다. 본 실시형태에서는, 반도체 장치의 일 예로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
본 발명의 일 태양과 관련되는 반도체 장치에 있어서, 트랜지스터의 구조는 특별히 한정되지 않고, 예를 들면, 탑 게이트 구조, 또는 보텀 게이트 구조의 스태거형 및 플래너형 등을 적용할 수가 있다. 또한, 트랜지스터는, 채널 형성 영역이 하나 형성되는 싱글 게이트 구조라도, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조라도 괜찮다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 통하여 배치된 2개의 게이트 전극층을 갖는, 듀얼 게이트 구조라도 괜찮다.
도 1(A), 도 1(B), 도 1(C)에 나타내는 트랜지스터(410)는, 보텀 게이트 구조의 하나(역스태거형 트랜지스터라고도 한다)인 트랜지스터의 일 예이다. 도 1(A)은, 트랜지스터(410)의 평면도이며, 도 1(B)은, 도 1(A)의 A1-A2에 있어서의 단면도(채널길이 방향의 단면도)이며, 도 1(C)은, 도 1(A)의 B1-B2에 있어서의 단면도(채널폭 방향의 단면도)이다. 또한, 도 1(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(410)의 구성요소의 일부(예를 들면, 게이트 절연막(402) 등)를 생략하여 도시하고 있다.
도 1(A), 도 1(B), 도 1(C)에 나타내는 트랜지스터(410)는, 절연 표면을 갖는 기판(400) 상에 마련된 게이트 전극층(401)과, 게이트 전극층(401) 상에 마련된 게이트 절연막(402)과, 게이트 절연막(402) 상에 게이트 전극층(401)과 중첩하는 영역에 마련된 산화물 반도체막(403)과, 산화물 반도체막(403)과 접하여 마련된 소스 전극층(407a) 및 드레인 전극층(407b)을 갖는다. 또한, 트랜지스터(410)를 덮도록, 절연막(408) 및 평탄화 절연막(409)이 마련되어 있다.
도 1(A), 도 1(B), 도 1(C)에 나타내는 바와 같이, 트랜지스터(410)는, 산화물 반도체막(403)과 접하는 소스 전극층(407a) 및 드레인 전극층(407b)이 적층 구조로 구성되어 있다. 소스 전극층(407a)은, 금속막(406a)과 도전막(405a)의 적층 구조, 드레인 전극층(407b)은, 금속막(406b)과 도전막(405b)의 적층 구조다. 또한, 금속막은, 도전막이라고도 표기하는 경우가 있다.
도 1(A), 도 1(B), 도 1(C)에 나타내는 바와 같이, 산화물 반도체막(403)과 접하는 금속막(406a, 406b)은, 산화물 반도체막(403)으로부터 산소를 뽑아내는 것을 방지하기 위해서, 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는 금속이 이용되고 있다.
여기서, 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는 금속에 대하여, 도 9를 참조하여 설명한다.
우선, 각 물질에 있어서의 표준 생성 엔탈피ΔH 및 표준 엔트로피 S의 값을 표 1에 나타낸다. 또한, 표 1에 나타내는 각 물질에 있어서의 표준 생성 엔탈피ΔH 및 표준 엔트로피 S의 값은, 주로 일본화학회편 「화학 편람 기초편II개정 4판, 마루젠 주식회사」로부터 인용한 것이다. 또한, 표 1에 나타내는 각 물질에 있어서의 표준 생성 엔탈피ΔH 및 표준 엔트로피 S의 값을 이용하여, 각 산화 반응의 식에 대입함으로써, 각 산화 반응에 있어서의 표준 생성 엔탈피ΔH 및 표준 생성 엔트로피ΔS의 값을 산출하였다. 산출한 각 산화 반응에 있어서의 표준 생성 엔탈피ΔH 및 표준 생성 엔트로피ΔS의 값을, 표 2에 나타낸다.
다음으로, 표 2에 나타내는 표준 생성 엔탈피ΔH 및 표준 생성 엔트로피ΔS의 값을 아래와 같은 식(1)에 대입하여, 온도가 0℃ 이상 900℃ 이하의 범위에 있어서의 각 산화 반응의 깁스 자유에너지의 값을 산출하였다. 또한, 식(1)의 T는, 온도［K］이다.
도 9는, 온도가 0℃ 이상 900℃ 이하의 범위에 있어서의 각종 금속의 산화 반응의 깁스 자유에너지를 계산한 결과이다. 횡축은, 온도［℃］이며, 종축은, 깁스 자유에너지ΔG［kJ/mol］이다.
도 9에 나타내는 그래프로부터, 도 9의 하측에 있는 반응일수록 산화 반응이 일어나기 쉬운, 즉 산화하기 쉬운 금속이며, 도 9의 상측에 있는 반응일수록 환원 반응이 일어나기 쉬운, 즉 환원하기 쉬운 금속 산화물인 것을 알 수 있다. 따라서, 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는 금속은, 도 9의 상측에 있는 금속이면 좋다.
예를 들면, 산화물 반도체막(403)이 In-Ga-Zn계 산화물인 경우, 인듐, 갈륨, 아연보다 내산화성을 갖는(적어도 인듐, 갈륨, 및 아연의 산화 반응의 깁스 자유에너지보다 높은) 금속이면 좋은 것을 알 수 있다. 또한, 산화물 반도체막(403)이 In-Sn-Zn계 산화물인 경우는, 인듐, 주석, 아연보다 내산화성을 갖는(적어도 인듐, 주석, 및 아연의 산화 반응의 깁스 자유에너지보다 높은) 금속이면 좋다.
그렇지만, 인듐 등보다 내산화성을 갖는 금속인 텅스텐이나 몰리브덴이라도, 가열 처리의 온도가 높아지면, 텅스텐막이나 몰리브덴막 중에 산소가 확산해버리는 경우가 있다. 이에 의하여, 텅스텐막이나 몰리브덴막 중에 고저항 성분이 형성되어 트랜지스터의 온 전류가 저감해 버린다고 하는 문제가 생긴다. 그 때문에, 금속막(406a, 406b)으로서는, 몰리브덴보다 내산화성을 갖는(몰리브덴의 산화 반응의 깁스 자유에너지보다 높은) 금속을 이용하는 것이 보다 바람직하다. 구체적으로는, 도 9에 나타내는 바와 같이, 동, 은, 루테늄, 이리듐 등을 들 수 있다.
금속막(406a, 406b)으로서 동, 은, 루테늄, 이리듐 등을 이용함에 의해, 산화물 반도체막(403)으로부터 산소를 뽑아내는 것을 방지할 수가 있기 때문에, 산화물 반도체막(403)의 산소 결손이 증대하는 것을 억제하여, 트랜지스터(410)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막(406a, 406b)은, 산화되기 어렵고, 금속막(406a, 406b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(406a, 406b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터(410)의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(403)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(406a, 406b)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(403)과 소스 전극층(407a) 및 드레인 전극층(407b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
예를 들면, In-Ga-Zn계 산화물 반도체의 전자 친화력이 4.6［eV］인 경우는, 일함수가 4.71［eV］의 루테늄을 이용하는 것이 바람직하다. 이러한 재료를, 산화물 반도체막(403), 금속막(406a, 406b)으로서 이용함에 의해, 컨택트 저항을 저감할 수가 있다.
아래에, 도 9에 나타내는 금속의 산화 반응의 깁스 자유에너지가 높은 순서로 금속을 열기한다.
Au, Pt, Ag, Ir, Ru, Cu, Mo, W, Sn, In, Zn, Ga, Si, Ti, Al, Hf
또한, 금속막(406a, 406b)과 적층하여 마련되는 도전막(405a, 405b)은, 금속막(406a, 406b)과의 계면에서 산화물막이 형성되지 않는 재료인 것이 바람직하다. 도전막(405a, 405b)에 이용할 수가 있는 재료로서는, 금속막(406a, 406b)에 이용할 수가 있는 재료에 추가하여, 금, 백금, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도전막(405a, 405b)은 단층 구조 또는 적층 구조로 구성된다. 적층 구조인 경우, 예를 들면, 질화 탄탈륨막과 텅스텐막으로 구성할 수가 있다.
도 1(A), 도 1(B), 도 1(C)에 나타내는 트랜지스터(410)에서는, 소스 전극층(407a) 및 드레인 전극층(407b)은, 금속막(406a, 406b)과 도전막(405a, 405b)이 동일한 재료로 되도록 구성되었을 경우에 대하여 나타내고 있다. 그 때문에, 금속막(406a, 406b)과 도전막(405a, 405b)의 계면을 점선으로 나타내고 있다. 도 1에 나타내는 트랜지스터(410)인 경우, 예를 들면, 금속막(406a, 406b)으로서 루테늄을 이용하고, 도전막(405a, 405b)으로서 루테늄을 이용할 수가 있다.
트랜지스터(410)에 있어서, 금속막(406a, 406b) 중에, 일부에 금속 산화물이 형성되어 있어도 좋다. 예를 들면, 금속막(406a, 406b)이 루테늄인 경우, 일부에 산화 루테늄이 형성되어 있어도 괜찮다. 금속막의 일부에 산화 루테늄이 형성되어 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층 및 드레인 전극층에 고저항 성분은 형성되지 않기 때문에 바람직하다.
또한, 산화물 반도체막(403)은, 에너지갭이 2.8 eV 내지 3.2 eV이며, 실리콘의 에너지갭 1.1 eV와 비교하여 크다. 또한, 산화물 반도체막(403)의 소수 캐리어는, 10-9cm-3이며, 실리콘의 진성 캐리어 밀도의 1011 cm-3과 비교하여 극히 작다.
산화물 반도체막(403)의 다수 캐리어(전자)는, 트랜지스터의 소스로부터 흐를 뿐이다. 또한, 채널 형성 영역을 완전 공핍화하는 것이 가능하기 때문에, 트랜지스터의 오프 전류를 극히 작게 하는 것이 가능하다. 산화물 반도체막(403)을 이용한 트랜지스터의 오프 전류는, 실온에서, 10 yA/m 이하, 85℃~95℃에서도, 1 zA/m 이하가 되어, 극히 작다.
따라서, 산화물 반도체막(403)을 이용한 트랜지스터는, S값이 작아져, 이상적인 값을 얻을 수 있다. 또한, 해당 트랜지스터는 신뢰성이 높다.
다음으로, 도 1에 나타내는 트랜지스터(410)와 일부 다른 트랜지스터에 대하여, 도 2를 참조하여 설명한다.
도 2(A)는, 트랜지스터(420)의 평면도이며, 도 2(B)는, 도 2(A)의 C1-C2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 2(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(420)의 구성요소의 일부(예를 들면, 게이트 절연막(402) 등)를 생략하여 도시하고 있다.
도 2(A), 도 2(B)에 나타내는 트랜지스터(420)에 있어서, 소스 전극층(417a) 및 드레인 전극층(417b)은, 금속막(406a, 406b)과 도전막(415a, 415b)이 서로 다른 재료가 되도록 구성되어 있다. 그 때문에, 금속막(406a, 406b)과 도전막(415a, 415b)의 계면을 실선으로 나타내고 있다. 또한, 도전막(415a, 415b)은, 도전막(405a, 405b)과 동일 재료를 이용하여, 단층 구조 또는 적층 구조로 구성된다. 도 2에 나타내는 트랜지스터(420)의 경우, 예를 들면, 금속막(406a, 406b)으로서 루테늄을 이용하고, 도전막(415a, 415b)으로서 질화 탄탈륨을 이용할 수가 있다.
또한, 트랜지스터(420)에 있어서, 소스 전극층(417a) 및 드레인 전극층(417b)의 구성 이외는, 트랜지스터(410)와 같기 때문에, 트랜지스터(410)에 관한 기재를 참조할 수 있다.
이상 설명한 바와 같이, 산화물 반도체막(403)에 접하는 금속막(406a, 406b)으로서 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는(적어도 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속을 이용함에 의해, 산화물 반도체막(403)으로부터 산소를 뽑아내는 것을 방지할 수가 있다. 이에 의하여, 소스 전극층(417a) 및 드레인 전극층(417b)과 산화물 반도체막(403)의 계면에 있어서의 산소 결손이 증대하는 것을 억제하여, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막(406a, 406b)은, 산화물 반도체막(403)보다도 산화하기 어렵고, 금속막(406a, 406b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(406a, 406b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 2)
본 실시형태에서는, 도 1에 나타내는 트랜지스터(410)를 갖는 반도체 장치의 제작 방법의 일 예에 대하여, 도 3을 참조하여 설명한다.
절연 표면을 갖는 기판(400)에 사용할 수가 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다. 예를 들면, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수가 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있으며, 이러한 기판상에 반도체 소자가 마련된 것을, 기판(400)으로서 이용하여도 좋다.
또한, 기판(400)으로서 가요성 기판을 이용하여 반도체 장치를 제작하여도 괜찮다. 가요성을 갖는 반도체 장치를 제작하려면, 가요성 기판상에 산화물 반도체막(403)을 포함한 트랜지스터(410)를 직접 제작하여도 괜찮고, 다른 제작 기판에 산화물 반도체막(403)을 포함한 트랜지스터(410)를 제작하고, 그 후, 가요성 기판에 박리, 전치(轉置)하여도 괜찮다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해서, 제작 기판과 산화물 반도체막(403)을 포함한 트랜지스터(410)의 사이에 박리층을 마련하면 좋다.
다음으로, 기판(400) 상에, 기초막으로서 기능하는 절연막을 형성하여도 좋다. 절연막으로서는, 플라즈마 CVD법 또는 스퍼터링법에 의하여, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연막, 질화 실리콘, 산화 질화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이러한 혼합 재료를 이용하여 형성할 수가 있다. 절연막으로서 예를 들면, 질화 실리콘막과 산화 질화 실리콘막의 적층 구조를 이용함에 의해, 기판으로부터 금속이나 수소 등이, 나중에 형성되는 산화물 반도체막에 침입하는 것을 억제할 수 있기 때문에 바람직하다.
기초막으로서 기능하는 절연막(적층 구조인 경우는, 산화물 반도체막(403)과 접하는 막)의 막 중(벌크 중)에는, 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 절연막으로서 산화 실리콘막을 이용하는 경우에는, 산소의 양을 SiO2 ＋α(다만, α>0)로 하는 것이 바람직하다.
산소의 공급원이 되는 산소를 많이(과잉으로) 포함한 절연막을 산화물 반도체막(403)과 접하여 마련함에 의해, 절연막으로부터 산화물 반도체막(403)에 산소를 공급할 수가 있다. 또한, 산화물 반도체막(403)과 절연막의 적어도 일부가 접한 상태에서 가열 처리를 실시함에 의해 산화물 반도체막(403)으로의 산소의 공급을 실시하여도 괜찮다. 산소를 많이 포함한 절연막을 이용함에 의해, 산화물 반도체막(403)에 산소를 공급할 수가 있기 때문에, 산화물 반도체막(403)의 산소 결손을 저감할 수가 있다.
다음으로, 기판(400) 상에, 게이트 전극층(이와 동일한 층에서 형성되는 배선을 포함한다)이 되는 도전막을 형성한다. 도전막의 재료는, 몰리브덴, 티타늄, 탄탈륨, 텅스텐, 알루미늄, 동, 크롬, 네오디뮴, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 형성할 수가 있다. 도전막은 단층 구조 또는 적층 구조로 성막된다.
또한, 도전막의 재료는, 산화 인듐 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속재료의 적층 구조로 할 수도 있다.
또한, 나중에 형성되는 게이트 절연막(402)과 접하는 도전막으로서, 질소를 포함한 금속 산화물, 구체적으로는, 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN 등)을 이용할 수가 있다. 이러한 막은, 5 eV(전자 볼트), 바람직하게는 5.5 eV(전자 볼트) 이상의 일함수를 가지기 때문에, 게이트 전극층으로서 이용하였을 경우, 트랜지스터의 전기 특성의 스레숄드 전압을 플러스로 할 수 있어 소위 노멀리 오프(normally off)의 스위칭 소자를 실현할 수 있다.
다음으로, 포토리소그라피 공정에 의해 도전막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 게이트 전극층(401)을 형성한다. 게이트 전극층(401)을 형성한 후, 레지스트 마스크를 제거한다. 도전막의 에칭은, 건식 에칭이라도, 습식 에칭이라도 좋고, 양쪽 모두를 이용하여도 괜찮다.
또한, 게이트 전극층(401) 형성 후에, 기판(400), 및 게이트 전극층(401)에 가열 처리를 실시하여도 괜찮다. 예를 들면, GRTA 장치에 의하여, 650℃, 1분 ~ 5분간, 가열 처리를 실시하면 좋다. 또한, 전기로에 의하여, 500℃, 30분 ~ 1시간, 가열 처리를 실시하여도 괜찮다. 가열 처리를 실시함으로써, 기판(400)이나 게이트 전극층(401)에 포함되는 수소나 물 등을 제거할 수가 있다.
다음으로, 게이트 전극층(401) 상에 게이트 절연막(402)을 형성한다.
또한, 게이트 절연막(402)의 피복성을 향상시키기 위해서, 게이트 전극층(401) 표면에 평탄화 처리를 실시하여도 괜찮다. 특히, 게이트 절연막(402)으로서 막두께가 얇은 절연막을 이용하는 경우, 게이트 전극층(401) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(402)의 막두께는, 1 nm 이상 20 nm 이하로 하고, 스퍼터링법, MBE법, CVD법, PECVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수가 있다. 또한, 게이트 절연막(402)은, 스퍼터링 타겟 표면에 대하여, 대략 수직하게 복수의 기판 표면이 세트된 상태에서 성막을 실시하는 스퍼터 장치를 이용하여 성막하여도 괜찮다.
게이트 절연막(402)의 재료로서는, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘을 이용하여 형성할 수가 있다. 또한, 게이트 절연막(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy (x>0, y>0)), 하프늄 알루미네이트(HfAlxOy (x>0, y>0)), 산화 란타늄 등의 high-k재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다. 또한, 게이트 절연막(402)은, 상기 재료를 이용하여, 단층 구조 또는 적층 구조로 형성할 수가 있다.
게이트 절연막(402)은, 나중에 형성되는 산화물 반도체막(403)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(402)은, 막 중(벌크 중)에 적어도 화학량론비를 넘는 양의 산소가 존재하는 것이 바람직하며, 예를 들면, 게이트 절연막(402)으로서 산화 실리콘막을 이용하는 경우에는, SiO2 ＋α(다만, α>0)로 한다.
산소의 공급원이 되는 산소를 많이(과잉으로) 포함한 게이트 절연막(402)을, 나중에 형성되는 산화물 반도체막(403)과 접하여 마련함에 의해, 그 게이트 절연막(402)으로부터 산화물 반도체막(403)에 산소를 공급할 수가 있다. 또한, 산화물 반도체막(403)과 게이트 절연막(402)이 적어도 일부가 접한 상태에서 가열 처리를 실시함에 의해, 게이트 절연막(402)으로부터 산화물 반도체막(403)으로의 산소의 공급을 실시하여도 괜찮다.
산화물 반도체막(403)에 산소를 공급함에 의하여, 산화물 반도체막(403) 중의 산소 결손을 저감할 수가 있다. 게다가 게이트 절연막(402)은, 제작하는 트랜지스터의 사이즈나 게이트 절연막(402)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연막(402) 형성 후에, 기판(400), 게이트 전극층(401), 및 게이트 절연막(402)에 가열 처리를 실시하여도 괜찮다. 예를 들면, GRTA 장치에 의하여, 650℃, 1분 ~ 5분간, 가열 처리를 실시하면 좋다. 또한, 전기로에 의하여, 500℃, 30분 ~ 1시간, 가열 처리를 실시하여도 괜찮다. 가열 처리를 실시함으로써, 게이트 절연막(402)에 포함되는 수소나 물 등을 제거할 수가 있다.
다음으로, 게이트 절연막(402) 상에 산화물 반도체막을 형성한다. 그 후, 포토리소그라피 공정에 의해 산화물 반도체막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 섬형상의 산화물 반도체막(403)을 형성한다(도 3(A) 참조). 산화물 반도체막(403)을 형성한 후, 레지스트 마스크를 제거한다. 산화물 반도체막(403)의 에칭은, 건식 에칭이라도, 습식 에칭이라도 좋고, 양쪽 모두를 이용하여도 괜찮다.
또한, 섬형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 산화물 반도체막의 에칭은, 건식 에칭이라도, 습식 에칭이라도 좋고, 양쪽 모두를 이용하여도 괜찮다. 예를 들면, 산화물 반도체막의 습식 에칭에 이용하는 에칭액으로서는, 인산과 초산과 초산을 혼합한 용액 등을 이용할 수가 있다. 또한, ITO-07N(관동화학사 제품)를 이용하여도 괜찮다. 또한, ICP(InductiVely Coupled Plasma:유도 결합형 플라즈마) 에칭법에 따른 건식 에칭에 의해 에칭 가공하여도 괜찮다.
산화물 반도체막(403)에 이용하는 산화물 반도체로서는, 적어도 인듐(In)을 포함한다. 특히, 인듐(In)과 아연(Zn)을 포함하는 것이 바람직하다. 또한, 그 산화물 반도체막을 이용한 트랜지스터의 전기 특성의 격차를 줄이기 위한 스태빌라이저로서, 그들에 부가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 중의 어느 일종 또는 복수종을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서 란타노이드인, 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중의 어느 일종 혹은 복수종을 가져도 괜찮다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수가 있다.
예를 들면, In-Ga-Zn계 산화물이란, In와 Ga와 Zn를 주성분으로서 갖는 산화물이라는 의미이며, In와 Ga와 Zn의 비율은 묻지 않는다. 또한, In와 Ga와 Zn 이외의 금속 원소가 들어가 있어도 괜찮다.
또한, 산화물 반도체로서 InMO3(ZnO)m (m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 이용하여도 괜찮다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n (n>0, 또한, n은 정수)로 표기되는 재료를 이용하여도 괜찮다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 혹은 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수가 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 이용하면 좋다.
그러나, 인듐을 포함한 산화물 반도체는, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 스레숄드, 격차 등)에 따라서 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그렇지만, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 낮게 함에 의해 이동도를 올릴 수가 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가, (a-A)2＋(b-B)2＋(c-C)2 ≤ r2를 만족시키는 것을 말한다. r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지다.
산화물 반도체막(403)은, 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막(403)은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor) 막으로 한다.
CAAC-OS막은, 완전한 단결정은 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 해당 결정부는, 한 변이 100 nm미만의 입방체내에 들어가는 크기인 것이 많다. 또한, 투과형 전자현미경(TEM:Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운다리라고도 한다)는 확인할 수 없다. 그 때문에, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정돈되며, 또한 ab면에 수직한 방향으로부터 보아서 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 수직한 방향으로부터 보아서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있다. 또한, 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 다르더라도 괜찮다. 본 명세서에 있어서, 단지 수직이라고 기재하는 경우, 85도 이상 95도 이하의 범위도 포함되는 것으로 한다. 또한, 단지 평행이라고 기재하는 경우, -5도 이상 5도 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 일이 있다. 또한, CAAC-OS막에 불순물을 첨가함에 의하여, 해당 불순물 첨가 영역에 있어서 결정부가 비정질화하는 것도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정돈되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 일이 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함에 의하여, 또는 성막 후에 가열 처리 등의 결정화 처리를 실시함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는, 가시광선이나 보라색 외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 해당 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 괜찮다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감할 수가 있으며, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면상에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는, 평균면 조도(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하의 표면상에 형성하면 좋다.
또한, Ra란, JIS B 0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 조도를 곡면에 대해서 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대치를 평균한 값」으로 표현할 수 있으며, 아래와 같이 식(2)으로 정의된다.
여기서, 지정면이란, 조도 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1))(x1, y2, f(x1, y2))(x2, y1, f(x2, y1))(x2, y2, f(x2, y2))의 4점으로 나타내어지는 사각형의 영역으로 하고, 지정면을 xy평면에 투영 한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0로 한다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 측정 가능하다.
산화물 반도체막(403) 표면의 평탄성을 높이기 위해서, 게이트 절연막(402)에 있어서, 산화물 반도체막(403)이 접하여 형성되는 영역에, 평탄화 처리를 실시하는 것이 바람직하다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마법(Chemical Mechanical Polishing:CMP)), 건식 에칭 처리, 플라즈마 처리를 이용할 수가 있다.
플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 실시할 수가 있다. 역스퍼터링이란, 아르곤 분위기하에서 기판측에 RF전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기를 대신하여 질소, 헬륨, 산소 등을 이용하여도 괜찮다. 역스퍼터링을 실시하면, 게이트 절연막(402)의 표면에 부착되어 있는 분말상 물질(파티클, 쓰레기라고도 한다)을 제거할 수가 있다.
평탄화 처리로서, 연마 처리, 건식 에칭 처리, 플라즈마 처리는 여러 차례 실시하여도 좋고, 그들을 조합하여 실시하여도 괜찮다. 또한, 조합하여 실시하는 경우, 공정 순서도 특별히 한정되지 않고, 게이트 절연막(402) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
산화물 반도체막(403)의 막두께는, 1 nm이상 200 nm 이하, 바람직하게는 5 nm이상 50 nm 이하로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy) 법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition) 법 등을 적절히 이용할 수가 있다. 또한, 산화물 반도체막(403)은, 스퍼터링 타겟 표면에 대하여, 대략 수직하게 복수의 기판 표면이 세트된 상태에서 성막을 실시하는 스퍼터 장치를 이용하여 성막하여도 괜찮다.
또한, 산화물 반도체막(403)에 포함되는 수소 또는 물의 농도는, 가능한 한 낮은 것이 바람직하다. 수소 농도가 높으면 산화물 반도체에 포함되는 원소와 수소의 결합에 의하여, 수소의 일부가 도너가 되어, 캐리어인 전자가 생겨 버리기 때문이다.
따라서, 산화물 반도체막(403)의 형성 공정에 있어서, 산화물 반도체막(403)에 수소, 또는 물이 가능한 한 포함되지 않게 하기 위해서, 산화물 반도체막(403)의 성막의 사전 처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(402)이 형성된 기판을 예비 가열하여, 기판 및 게이트 절연막(402)에 흡착된 수소, 수분 등의 불순물을 이탈시켜, 배기하는 것이 바람직하다. 또한, 예비 가열실에 마련하는 배기 수단은 크라이오 펌프가 바람직하다.
또한, 산화물 반도체막(403)은, 성막시에 산소가 많이 포함되도록 하는 조건(예를 들면, 산소 100%의 분위기하에서 스퍼터링법에 의해 성막을 실시하는 등)으로 성막하여, 산소를 많이 포함한(바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서, 산화물 반도체막(403)으로서, AC전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법을 이용하여 막두께 35 nm의 In-Ga-Zn계 산화물막(IGZO막)을 성막한다. 본 실시형태에 있어서, In:Ga:Zn=3:1:2의 원자비의 In-Ga-Zn계 산화물 타겟을 이용한다. 또한, 성막 조건은, 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.4 Pa, 전원 전력 0.5 kW, 기판 온도 200℃로 한다.
산화물 반도체막(403)을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 이용하여 기판(400) 상에 산화물 반도체막(403)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션(sublimation) 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 부가한 것이라도 괜찮다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체막(403)에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
또한, 게이트 절연막(402)을 대기로 방출하지 않고 게이트 절연막(402)과 산화물 반도체막(403)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(402)을 대기에 노출시키지 않고 게이트 절연막(402)과 산화물 반도체막(403)을 연속하여 형성하면, 게이트 절연막(402) 표면에 수소나 수분 등의 불순물이 흡착하는 것을 방지할 수가 있다.
또한, 산화물 반도체막(403)에, 과잉의 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 실시하여도 괜찮다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 왜곡점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 실시할 수가 있다.
또한, 산화물 반도체막(403)으로서 결정성 산화물 반도체막을 이용하는 경우, 결정화를 위한 가열 처리를 실시하여도 괜찮다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대해서 질소 분위기하 450℃에서 1시간, 게다가 질소 및 산소 분위기하 450℃에서 1시간의 가열 처리를 실시한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의하여, 피처리물을 가열하는 장치를 이용하여도 괜찮다. 예를 들면, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수가 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용하여 가열 처리를 실시하는 장치다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 가열 처리로서, 650℃~700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣어 몇 분간 가열한 후, 기판을 불활성 가스 중에서 꺼내는 GRTA를 실시하여도 괜찮다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6 N(99.9999%) 이상 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(403)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(캐비티링다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하의 공기)를 도입하여도 괜찮다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를, 6 N이상 바람직하게는 7 N이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소해 버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)의 산소 결손을 저감할 수가 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 산화물 반도체막을 섬형상으로 가공하기 전, 또는 섬형상으로 가공한 후에 실시하면 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 여러 차례 실시하여도 좋고, 다른 가열 처리와 겸하여도 괜찮다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(403)으로서 섬형상으로 가공되기 전, 막 형상의 산화물 반도체막이 게이트 절연막(402)을 덮은 상태에서 실시하면, 게이트 절연막(402)에 포함되는 산소가 가열 처리에 의해 외부로 방출되어 버리는 것을 방지할 수 있다.
다음으로, 게이트 전극층(401), 게이트 절연막(402), 및 산화물 반도체막(403) 상에, 나중에 소스 전극층 및 드레인 전극층(이와 동일한 층에서 형성되는 배선을 포함한다)이 되는 금속 산화물막(404) 및 도전막(405)을 형성한다(도 3(B) 참조).
금속 산화물막(404)으로서, 산화물 반도체막(403)보다도 환원성이 높은 금속 산화물막을 이용한다. 산화물 반도체막(403)보다도 환원성이 높은 금속 산화물막이란, 도 9에 나타내는 바와 같이, 산화 인듐, 산화 갈륨, 산화 아연, 및 산화 주석보다도 환원성이 높은(즉, 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속 산화물이면 좋다. 구체적으로는, 산화동, 산화은, 산화 루테늄, 산화 이리듐 등을 들 수 있다. 금속 산화물막(404)은 단층 구조 또는 적층 구조로 성막된다.
금속 산화물막(404)의 막두께는, 1 nm이상 50 nm 이하, 바람직하게는 1 nm이상 30 nm 이하, 보다 바람직하게는 5 nm이상 10 nm 이하로 한다. 또한, 금속 산화물막(404)은, 스퍼터링법, CVD법 등을 적절히 이용하여 형성할 수가 있다.
본 실시형태에서는, 금속 산화물막(404으)으로서, 스퍼터링법에 의하여, 막두께 10 nm의 산화 루테늄을 성막한다.
도전막(405)은, 나중의 가열 처리에 견딜 수 있는 재료를 이용하면 좋다. 또한, 나중의 가열 처리에 의하여, 금속 산화물막(404)과의 계면에, 산화물막을 형성하지 않는 재료로 형성하는 것이 바람직하다. 도전막(405)으로서는, 예를 들면, 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도전막(405)은, 금속 산화물막(404)보다 두껍게 마련하는 것이 바람직하며, 단층 구조 또는 적층 구조로 성막된다. 적층 구조로 하는 경우에는, 질화 탄탈륨막 상에 텅스텐막을 형성하여도 좋다.
도전막(405)의 막두께는, 50 nm이상 600 nm 이하로 한다. 또한, 도전막(405)은, 스퍼터링법, CVD법 등을 적절히 이용하여 형성할 수가 있다.
본 실시형태에서는, 도전막(405)으로서 스퍼터링법에 의하여, 막두께 200 nm의 루테늄을 성막한다.
다음으로, 산화물 반도체막(403), 금속 산화물막(404), 도전막(405)에 가열 처리를 실시한다(도 3(C) 참조). 금속 산화물막(404)과 산화물 반도체막(403)이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막(404)으로부터 산소가 방출되어 산화물 반도체막(403)에 공급된다. 산화물 반도체막(403)에 산소가 공급됨에 의해, 산화물 반도체막(403) 중의 산소 결손을 저감할 수가 있다. 또한, 산화물 반도체막(403)보다도 환원성이 높은 금속 산화물막(404)은 환원되어 금속막(406)이 형성된다.
또한, 도 3(C)에 있어서, 금속 산화물막(404)이 모두 금속막(406)으로 환원되는 경우에 대하여 설명하였지만, 금속 산화물막(404)과 산화물 반도체막(403)의 계면 부근만이 환원되어 금속막(406)이 되며, 계면 부근 이외에서는 금속 산화물막(404)이 남아 있어도 괜찮다. 예를 들면, 금속 산화물막(404)으로서, 산화 루테늄을 이용하였을 경우, 계면 부근만이 환원되어 루테늄이 되며, 계면 부근 이외에서는 산화 루테늄이 남아 있어도 괜찮다. 계면 부근 이외에서는 산화 루테늄이 남아 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층 및 드레인 전극층에 고저항 성분은 형성되지 않기 때문에 바람직하다.
또한, 금속 산화물막(404)이 환원되는 것에 의해 형성된 금속막(406)은, 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(406) 중에 산소가 확산하기 어려운 막이 된다.
본 실시형태에 나타내는 바와 같이, 금속 산화물막(404)이 산화물 반도체막(403)을 덮은 상태에서 가열 처리를 실시하고 있기 때문에, 나중에 형성되는 채널 형성 영역에도 산소가 공급되어 산소 결손이 저감되기 때문에 바람직하다.
또한, 금속 산화물막(404) 상에 도전막(405)을 마련하고, 가열 처리를 실시함으로써, 금속 산화물막(404)에 포함되는 산소가, 외부로 방출되지 않고, 산화물 반도체막(403)에 공급되기 때문에 바람직하다.
가열 처리는, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스) 분위기, 산화성 가스를 10 ppm 이상, 바람직하게는 1%이상, 더욱 바람직하게는 10%이상 포함한 분위기, 또는 감압 상태(10 Pa이하, 바람직하게는 1 Pa이하, 더욱 바람직하게는 0.1 Pa이하)에 있어서, 150℃ 이상 650℃ 이하, 바람직하게는 200℃ 이상 450℃ 이하의 온도로 실시한다.
본 실시형태에서는, GRTA 장치에 의하여, 650℃, 1분 ~ 5분간, 가열 처리를 실시하면 좋다. 또한, 전기로에 의하여, 500℃, 30분 ~ 1시간, 가열 처리를 실시하여도 괜찮다.
다음으로, 포토리소그라피 공정에 의해 도전막(405) 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여, 금속막(406a, 406b), 및 도전막(405a, 405b)을 형성한다(도 3(D) 참조). 금속막(406a) 및 도전막(405a)은, 소스 전극층(407a)으로서 기능하며, 금속막(406b) 및 도전막(405b)은 드레인 전극층(407b)으로서 기능한다. 소스 전극층(407a) 및 드레인 전극층(407b)을 형성한 후, 레지스트 마스크를 제거한다.
레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용하면 좋다. 산화물 반도체막(403) 상에서 서로 인접하는 소스 전극층(407a)의 하단부와 드레인 전극층(407b)의 하단부의 간격폭에 의해 나중에 형성되는 트랜지스터(410)의 채널장(L)이 결정된다. 또한, 채널장(L)=25 nm미만의 노광을 실시하는 경우에는, 수nm ~ 수 10 nm로 극히 파장이 짧은 초자외선(Extreme UltraViolet)을 이용하여 레지스트 마스크 형성시의 노광을 실시하면 좋다. 초자외선에 의한 노광은, 해상도가 높고 초점심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널장(L)을 10 nm이상 1000 nm 이하로 하는 것도 가능하고, 회로의 동작 속도를 고속화할 수 있다.
또한, 포토리소그라피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 실시하여도 괜찮다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막두께를 갖는 형상이 되며, 에칭을 실시함으로써 더욱 형상을 변형할 수가 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수가 있다. 따라서, 한 장의 다계조 마스크에 의하여, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수가 있다. 따라서 노광 마스크수를 삭감할 수가 있으며, 대응하는 포토리소그라피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
도전막(405) 및 금속막(406)을 에칭하기 위한 에칭 가스로서 할로겐을 포함한 가스를 이용할 수가 있다. 할로겐을 포함한 가스로서는, 염소를 포함한 가스, 예를 들면, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 규소(SiCl4), 사염화 탄소(CCl4) 등을 포함한 가스를 이용할 수가 있다. 또한, 할로겐을 포함한 가스로서 불소를 포함한 가스, 예를 들면, 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등을 포함한 가스를 이용할 수가 있다. 또한, 이러한 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수가 있다.
위에서 설명한 바와 같이, 산화물 반도체막(403) 상에 접하는 막의 에칭에는, 할로겐 원소를 포함한 에칭 가스를 이용한 플라즈마 처리를 매우 적합하게 이용할 수가 있다. 그렇지만, 산화물 반도체막이 할로겐 원소를 포함한 에칭 가스에 노출되면, 그 에칭 가스에 포함되는 할로겐 원소에 의하여, 산화물 반도체막 중의 산소가 뽑아내어져 버려, 산화물 반도체막의 표면 근방에 산소 결손이 형성될 우려가 있다.
예를 들면, 금속막(406)을 루테늄으로 형성하면, 에칭 가스로서 산소, 또는 산소 및 아르곤 등의 희가스의 혼합 가스를 이용할 수가 있다. 산화물 반도체막(403) 상에 접하는 막의 에칭에, 할로겐 원소를 포함한 에칭 가스를 이용하지 않아도 되기 때문에, 산화물 반도체막 중의 산소가 뽑아내어져 버리는 것을 억제할 수가 있다. 또한, 산화물 반도체막(403) 중에, 산소를 공급할 수가 있다. 또한, 금속막(406) 및 도전막(405)을 루테늄으로 형성하면 보다 바람직하다.
에칭법으로서는, 평행 평판형 RIE(ReactiVe Ion Etching) 법이나, ICP(InductiVely Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용할 수가 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
또한, 도전막(405), 금속막(406)의 에칭 공정 시에, 산화물 반도체막(403)이 에칭되어 소실 또는 분단되는 일이 없도록, 도전막(405), 금속막(406)의 에칭 조건을 최적화하는 것이 바람직하다. 그렇지만, 도전막(405), 금속막(406)만이 에칭되고 산화물 반도체막(403)이 전혀 에칭되지 않는다고 하는 조건을 얻는 것은 어렵기 때문에, 도전막(405), 금속막(406)의 에칭 시에 산화물 반도체막(403)의 일부가 제거됨으로써, 홈부(오목부)를 갖는 산화물 반도체막(403)이 되는 일이 있다.
이상의 공정으로, 본 발명의 일 태양과 관련되는 트랜지스터(410)가 제작된다(도 3(E) 참조).
본 실시형태에서는, 소스 전극층(407a) 및 드레인 전극층(407b) 상에, 산화물 반도체막(403)과 접하여, 무기 절연막이 되는 절연막(408)을 형성한다.
절연막(408)은, 적어도 1 nm이상의 막두께로 하여, 스퍼터링법 등, 절연막(408)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성한다. 절연막(408)에 수소가 포함되면, 그 수소의 산화물 반도체막(403)과의 침입, 또는 수소에 의한 산화물 반도체막 중의 산소의 빠짐이 생기고 산화물 반도체막(403)의 백채널이 저저항화(n형화)해버려, 기생 채널이 형성될 우려가 있다. 따라서, 절연막(408)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법으로 수소를 이용하지 않는 것이 중요하다.
절연막(408)으로서는, 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 또는 산화 갈륨, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 질화 산화 알루미늄 등의 무기 절연막의 단층 구조 또는 적층 구조를 이용할 수가 있다.
탈수화 또는 탈수소화 처리로서 가열 공정을 실시하였을 경우, 산화물 반도체막(403)에, 산소를 공급하는 것이 바람직하다. 산화물 반도체막(403)에 산소를 공급함에 의하여, 막 중의 산소 결손을 더욱 저감할 수가 있다.
본 실시형태에서는, 산화물 반도체막(403)으로의 산소의 공급을, 절연막(408)을 공급원으로서 실시한다. 또한, 절연막(408)으로서 산소를 포함한 산화물 절연막(예를 들면, 산화 실리콘막, 산화 질화 실리콘막)을 이용한다. 절연막(408)을 산소의 공급원으로 하는 경우, 절연막(408)은 산소를 많이(과잉) 포함한 막(바람직하게는 결정 상태에 있어서의 화학량론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있는 막)으로 하면 산소의 공급원으로서 매우 적합하게 기능시킬 수가 있다.
본 실시형태에서는, 절연막(408)으로서 막두께 300 nm의 산화 실리콘막을, 스퍼터링법을 이용하여 성막한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하에서 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화 실리콘막의 스퍼터링법에 따른 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 실시할 수가 있다. 또한, 타겟으로서 산화 실리콘 타겟 또는 실리콘 타겟을 이용할 수가 있다. 예를 들면, 실리콘 타겟을 이용하여, 산소를 포함한 분위기하에서 스퍼터링법에 의해 산화 실리콘막을 형성할 수가 있다.
산화물 반도체막(403)의 성막시와 마찬가지로, 절연막(408)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 이용하는 것이 바람직하다. 크라이오 펌프를 이용하여 배기한 성막실에서 성막한 절연막(408)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연막(408)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 부가한 것이라도 괜찮다.
절연막(408)을 성막할 때에 이용하는 스퍼터 가스로서는, 수소, 수 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
다음으로, 산화물 반도체막(403)에, 일부(채널 형성 영역)가 절연막(408)과 접한 상태에서 가열 공정을 실시한다.
가열 공정의 온도는, 250℃ 이상 700℃ 이하, 또는 400℃ 이상 700℃ 이하, 또는 기판의 왜곡점 미만으로 한다. 예를 들면, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대해서 질소 분위기하 250℃에서 1시간의 가열 공정을 실시한다.
이 가열 공정은, 탈수화 또는 탈수소화 처리를 실시하는 가열 공정과 동일한 가열 방법 및 가열 장치를 이용할 수가 있다.
가열 공정은, 감압하, 또는 질소, 산소, 초건조 에어(CRDS(캐비티링다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 혹은 희가스(아르곤, 헬륨 등)의 분위기하에서 실시하면 좋지만, 상기 질소, 산소, 초건조 에어, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6 N(99.9999%) 이상 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 산화물 반도체막(403)과 산소를 포함하는 절연막(408)을 접한 상태에서 가열 공정을 실시하기 때문에, 불순물의 배제 공정에 의해 동시에 감소해 버리는 산소를, 산소를 포함하는 절연막(408)으로부터 산화물 반도체막(403)(채널 형성 영역)에 공급할 수가 있다.
또한, 게다가 절연막(408) 상에 치밀성이 높은 무기 절연막을 마련하여도 좋다. 예를 들면, 절연막(408) 상에 스퍼터링법에 의해 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(410)에 안정한 전기 특성을 부여할 수가 있다. 막밀도는 루더포드 후방 산란법(RBS:Rutherford Backscattering Spectrometry)이나, X선반사율 측정법(XRR:X-Ray Reflectmetry)에 의해 측정할 수가 있다.
트랜지스터(410) 상에 마련되는 무기 절연막으로서 이용할 수 있는 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(403)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(403)으로부터의 방출을 방지하는 보호막으로서 기능한다.
본 실시형태에서는, 산화물 반도체막(403)으로의 산소의 공급을, 절연막(408)을 공급원으로서 실시하는 경우에 대하여 나타내었지만, 산화물 반도체막(403)에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 중의 어느 것인가를 포함한다)를 도입하여 막 중에 산소를 공급하여도 괜찮다. 또한, 이들을 조합하여, 산화물 반도체막(403)에 산소를 공급하여도 괜찮다.
산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플랜테이션법, 플라즈마 처리 중의 어느 것, 또는 조합하여 실시할 수가 있다.
산소의 도입 공정은, 절연막(408)을 통과하여 산화물 반도체막(403)에 도입하여도 괜찮고, 노출된 산화물 반도체막(403)에 직접 도입하여도 괜찮다. 산소를, 절연막(408)을 통과하여 도입하는 경우는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플랜테이션법 등을 이용하면 좋지만, 산소를 노출된 산화물 반도체막(403)에 직접 도입하는 경우는, 플라즈마 처리 등도 이용할 수가 있다.
또한, 산화물 반도체막(403)으로의 산소의 도입은, 절연막(408)의 형성 후에 한정되지 않고, 예를 들면, 게이트 절연막의 형성 후, 게이트 절연막의 가열 후 등의 타이밍에 실시하면 좋다. 트랜지스터 제작 공정 중에 있어서, 수소나 물을 제거하기 전에 산소를 도입하는 공정을 실시하면, 가열 처리 시에, 산화물 반도체막의 산소가 뽑아내어져 산소 결손이 생기는 원인이 된다. 따라서, 수소나 물을 제거하는 가열 처리 후에, 산소를 공급하는 공정을 실시하면, 산화물 반도체막(403)에 효율적으로 산소를 공급할 수가 있기 때문에 바람직하다.
또한, 트랜지스터(410)에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막(409)을 형성하여도 좋다. 평탄화 절연막(409)으로서는, 폴리이미드계 수지, 아크릴계 수지, 벤조시클로부텐계 수지 등의 유기 재료를 이용할 수가 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k재료) 등을 이용할 수가 있다. 또한, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(409)을 형성하여도 좋다.
예를 들면, 평탄화 절연막(409)으로서 막두께 1500 nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 따른 도포 후, 소성(예를 들면 질소 분위기하 250℃1시간)하여 형성할 수가 있다.
평탄화 절연막(409)을 형성한 후, 가열 처리를 실시하여도 괜찮다. 예를 들면, 질소 분위기하 250℃에서 1시간 가열 처리를 실시한다.
이와 같이, 트랜지스터(410) 형성 후, 가열 처리를 실시하여도 괜찮다. 또한, 가열 처리는 여러 차례 실시하여도 괜찮다.
이상의 공정에 의하여, 도 1(B)에 나타내는 트랜지스터(410)를 포함하는 반도체 장치가 제작된다.
산화물 반도체막(403)에 있어서, 동, 알루미늄, 염소 등의 불순물이 거의 포함되지 않는 고순도화된 것인 것이 바람직하다. 트랜지스터의 제작 공정에 있어서, 이러한 불순물이 산화물 반도체막에 혼입 또는 산화물 반도체막 표면에 부착할 우려가 없는 공정을 적절히 선택하는 것이 바람직하다. 또한, 산화물 반도체막 표면에 부착하였을 경우에는, 수산이나 희불화수소산 등에 노출시키거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 실시함으로써, 산화물 반도체막 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는, 산화물 반도체막(403)의 구리 농도는 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체막의 알루미늄 농도는 1×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체막의 염소 농도는 2×1018atoms/cm3 이하로 한다.
또한, 산화물 반도체막은 성막 직후에 있어서, 화학량론적 조성보다 산소가 많은 과포화 상태에서 하는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 산화물 반도체막을 성막하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하며, 특히 산소 분위기(산소 가스 100%)에서 성막을 실시하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100%의 분위기에서 성막하면, 예를 들면 성막 온도를 300℃ 이상으로 하더라도, 막 중으로부터 Zn의 방출이 억제된다.
또한, 산화물 반도체막은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급되어 산소가 과포화 상태로 됨에 의해, 고순도화된 것인 것이 바람직하다. 구체적으로는, 산화물 반도체막의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체막 중의 수소 농도는, 2차 이온 질량분석법(SIMS:Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 또한, 충분한 산소가 공급되어 산소가 과포화 상태로 하기 위해, 산화물 반도체막을 싸 넣도록 과잉 산소를 포함하는 절연막(SiOx등)을 접하여 마련한다.
또한, 과잉 산소를 포함하는 절연막의 수소 농도도 트랜지스터의 특성에 영향을 주기 때문에 중요하다.
이하에, 과잉 산소를 포함하는 절연막 중의 수소 농도가, 트랜지스터의 특성에게 주는 영향에 대하여 설명한다.
우선, 과잉 산소를 포함하는 절연막 중에 의도적으로 수소를 첨가하고, 그 수소 농도를 SIMS에 의해 평가하였다.
본 실시형태에서는, 시료를 4 종류 준비하였다.
유리 기판을 준비하고, 해당 유리 기판상에 산화 실리콘막을 스퍼터링법으로 두께 300 nm성막하였다. 산화 실리콘막은, 석영 타겟을 이용하고, 압력을 0.4 Pa, 전력을 1.5 kW(13.56 MHz), 성막시의 기판 온도를 100℃로 하여 성막하였다. 또한, 산화 실리콘막의 성막에 이용하는 성막 가스인 산소 가스(O2), 중수소 가스(D2), 및 아르곤 가스(Ar)의 유량비에 대하여, 4 종류의 조건으로 실시하였다.
표 3에, 시료명과 산화 실리콘막의 성막에 이용한 각 성막 가스의 유량과, SIMS로부터 얻어진 산화 실리콘막 30 nm에 있어서의 평균 D(중수소 원자) 농도 및 H(수소) 농도를 나타낸다. 또한, 각 시료의 성막 가스 중의 D2비율(D2/(O2＋Ar＋D2))은, 시료 1이 0 체적%, 시료 2가 0.005 체적%, 시료 3이 0.50 체적%, 시료 4가 2.50 체적%로 하였다.
표 3으로부터, 성막 가스 중의 D2비율이 높을수록 산화 실리콘막 중에 포함되는 D농도가 높은 것을 알았다.
다음으로, 표3에 나타낸 시료 1 내지 시료 4를 이용하여 트랜지스터를 제작하였다.
도 32(A)는 평가에 이용한 트랜지스터의 상면도다. 도 32(A)에 나타내는 일점쇄선 A-B에 대응하는 단면도를 도 32(B)에 나타낸다. 또한, 간단하게 하기 위해, 도 32(A)에 있어서는, 보호 절연막(718), 게이트 절연막(712), 절연막(702) 등을 생략하여 나타낸다.
도 32(B)에 나타내는 트랜지스터는, 기판(700)과, 기판(700)상에 마련된 절연막(702)과, 절연막(702)상에 마련된 산화물 반도체막(706)과, 산화물 반도체막(706)상에 마련된 한 쌍의 전극층(716)과, 산화물 반도체막(706) 및 한 쌍의 전극층(716)을 덮어서 마련된 게이트 절연막(712)과, 게이트 절연막(712)을 통하여 산화물 반도체막(706)과 중첩하여 마련된 게이트 전극층(704)과, 게이트 전극층(704) 및 게이트 절연막(712)상에 마련된 보호 절연막(718)을 갖는다. 또한, 채널장(L)이 10μm, 채널폭(W)이 10μm, 채널길이 방향에 있어서 게이트 전극층(704)과 한 쌍의 전극층(716)의 겹침(LoV)이 각각 1μm(합계 2μm)가 되도록 트랜지스터를 제작하였다.
또한, 절연막(702)으로서 시료 1의 성막 조건을 이용하여 제작한 트랜지스터를 시료 5, 시료 2의 성막 조건을 이용하여 제작한 트랜지스터를 시료 6, 시료 3의 성막 조건을 이용하여 제작한 트랜지스터를 시료 7, 시료 4의 성막 조건을 이용하여 제작한 트랜지스터를 시료 8로 한다. 또한, 절연막(702)의 두께는 300 nm로 하였다.
시료 5 내지 시료 8에 있어서, 절연막(702)을 형성하는 조건 이외는, 동일 조건으로 제작하였다. 기판(700)으로서 유리 기판을 이용하고, 산화물 반도체막(706)은 IGZO(In:Ga:Zn=1:1:1［원자수비］타겟을 이용하여 성막한 것)를 두께 20 nm, 한 쌍의 전극층(716)은 텅스텐을 두께 100 nm, 게이트 절연막(712)은 산화 질화 실리콘막을 두께 30 nm, 게이트 전극층(704)은, 게이트 절연막(712)측으로부터 질화 탄탈륨을 두께 15 nm 및 텅스텐을 두께 135 nm, 보호 절연막(718)은 산화 질화 실리콘을 두께 300 nm로 하였다.
이상과 같은 구조를 갖는 트랜지스터(시료 5 내지 시료 8) 각각에 대하여, BT스트레스 시험을 실시하였다. 실시한 BT스트레스 시험의 방법을 이하에 나타낸다.
우선, 기판 온도 25℃에서, 트랜지스터의 드레인 전압(Vd)을 3 V로 하고, 게이트 전압(Vg)을 -6 V로부터 6 V로 소인(掃引)하였을 때의 드레인 전류(Id)를 평가하였다. 이 때의 트랜지스터의 특성을, BT스트레스 시험전의 트랜지스터의 특성이라고 부른다.
다음으로, Vd를 0.1 V로 하고, Vg를 -6 V로 하여, 기판 온도 150℃에서 1시간 유지하였다.
다음으로, Vd, Vg, 온도를 부가하는 것을 멈추고, 기판 온도 25℃에서, Vd를 3 V로 하고, Vg를 -6 V에서 6 V로 소인하였을 때의 Id를 평가하였다. 이 때의 트랜지스터의 특성을, BT스트레스 시험 후의 트랜지스터의 특성이라고 부른다.
BT스트레스 시험전 및 BT스트레스 시험 후에 있어서의, 스레숄드 전압(Vth) 및 전계 효과 이동도(μFE)를 표 4에 나타낸다.
표 4로부터, 시료 8은, BT스트레스 시험 후에μFE가 큰 폭으로 저하하고 있는 것을 알 수 있었다.
또한, 시료 8은 다른 시료와 비교하여 Vth의 마이너스 방향의 편차가 커졌다.
이상에 나타내는 바와 같이, 산화 실리콘막과 산화물 반도체가 접하는 구조의 트랜지스터에 있어서, 산화 실리콘막 중의 D농도가 7.2×1020atoms/cm3일 때, 트랜지스터에 특성 이상이 생기는 것을 알았다.
이와 같이, 과잉 산소를 포함하는 절연막의 중수소 농도가, 7.2×1020atoms/cm3 이상인 경우에는, 트랜지스터의 초기 특성의 불균형의 증대, L길이 의존성의 증대, 게다가 BT스트레스 시험에서 크게 열화하기 때문에, 과잉 산소를 포함하는 절연막의 중수소 농도는, 7.2×1020atoms/cm3 미만으로 한다. 즉, 산화물 반도체막의 수소 농도는 5×1019atoms/cm3 이하, 또한, 과잉 산소를 포함하는 절연막의 중수소 농도는, 7.2×1020atoms/cm3 미만으로 하는 것이 바람직하다.
게다가 산화물 반도체막을 둘러싸고, 또한, 과잉 산소를 포함하는 절연막의 외측에 배치되도록, 산화물 반도체막의 산소의 방출을 억제하는 블로킹막(AlOx 등)을 마련하면 바람직하다.
과잉 산소를 포함하는 절연막 또는 블로킹막으로 산화물 반도체막을 감쌈으로써, 산화물 반도체막에 있어서 화학량론비 조성과 거의 일치하는 것 같은 상태, 또는 화학량론적 조성보다 산소가 많은 과포화 상태로 할 수가 있다. 예를 들면, 산화물 반도체막이 IGZO인 경우, 화학량론적 조성의 일 예는 In:Ga:Zn:O=1:1:1:4［원자수비］이기 때문에, 산소의 원자수비가 4또는 4이상 포함하는 상태가 된다.
또한, 도 32에 있어서는, 탑 게이트 구조의 트랜지스터로 설명을 하였지만, 보텀 게이트 구조의 트랜지스터에 있어서도 상기와 같은 것을 말할 수 있다. 즉, 도 1에 나타내는 게이트 절연막(402), 절연막(408)으로서, 수소 농도가 상기 농도까지 저감된 절연막을 이용함에 의해, 트랜지스터의 특성 이상을 억제할 수가 있다. 또한, 게이트 절연막(402), 절연막(408)으로서, 과잉 산소를 포함하는 절연막을 이용하고, 그 과잉 산소를 포함하는 절연막의 외측에, 블로킹막을 배치함으로써, 산화물 반도체막에 있어서 화학량론비 조성과 거의 일치하는 것 같은 상태, 또는 화학량론적 조성보다 산소가 많은 과포화 상태로 할 수가 있다.
본 실시형태에서는, 금속 산화물막(404) 상에 도전막(405)을 형성한 후, 가열 처리를 실시하는 경우에 대하여 설명하였지만, 본 발명의 일 태양은 이에 한정되지 않는다. 예를 들면, 산화물 반도체막(403) 상에 금속 산화물막(404)를 형성한 후, 가열 처리를 실시하여도 괜찮고, 금속 산화물막(404) 상에 도전막(405)을 형성하여, 소스 전극층 및 드레인 전극층으로 가공한 후에, 가열 처리를 실시하여도 괜찮다.
또한, 금속막(406)과 도전막(405)이 서로 다른 재료가 되도록 재료를 선택함으로써, 도 2에 나타내는 트랜지스터(420)를 제작할 수가 있다. 예를 들면, 금속 산화물막(404)으로서, 산화 루테늄을 이용하고, 도전막(405)으로서 질화 탄탈륨을 이용하여, 가열 처리를 실시함으로써, 루테늄과 질화 탄탈륨의 적층 구조가 된다. 이들을 소스 전극층(417a) 및 드레인 전극층(417b)으로서 이용할 수가 있다. 또한, 금속막(406a, 406b)과 도전막(415a, 415b)의 계면에서, 산화물막이 형성되지 않기 때문에 바람직하다. 또한, 도전막(415a, 415b)은, 질화 탄탈륨과 텅스텐의 적층 구조로 형성하여도 좋다.
또한, 금속막(406a, 406b)과 도전막(405a, 405b)이 동일 재료가 되도록 재료를 선택하였을 경우라도, 금속막(406a, 406b)은, 금속 산화물막(404)이 환원됨으로써 형성된 막이며, 도전막(405a, 405b)은, 성막된 막이기 때문에, 금속막(406a, 406b)과 도전막(405a, 405b)이 서로 다른 물성을 나타내는 경우가 있다. 예를 들면, 금속막(406a, 406b)은, 도전막(405a, 405b)보다, 막밀도가 낮은 경우가 있다. 막밀도는, 예를 들면, X선반사율(XRR:X-ray Reflectometry) 법에 따라 측정하는 것이 가능하다.
또한, 본 실시형태에서는, 소스 전극층(407a) 및 드레인 전극층(407b)을, 금속막(406a, 406b)과 도전막(405a, 405b)으로 형성하는 경우에 대하여 설명하였지만, 본 발명의 일 태양은 이에 한정되지 않는다. 예를 들면, 도전막(405a, 405b)을 형성하지 않아도 좋다.
산화물 반도체막(403)의 채널이나 백채널에 있어서는, 소스 전극층(407a) 및 드레인 전극층(407b)의 형성 후라도, 절연막(408) 또는 산소 도입 공정에 의하여, 산소를 공급하여, 산소 결손을 저감하는 것이 가능하다. 그렇지만, 소스 전극층(407a) 및 드레인 전극층(407b)으로서 산화하기 쉬운 재료를 이용하였을 경우, 소스 전극층(407a) 및 드레인 전극층(407b)과의 계면에서, 산소 결손이 형성되어 버리면, 계면에 산소를 공급하여, 산소 결손을 저감하는 것이 곤란해져 버린다. 또한, 소스 전극층(407a) 및 드레인 전극층(407b) 중에 산소가 확산함으로써 고저항 성분이 형성되어 버리면, 고저항 성분을 제거하기 위한 공정이 더욱 필요해 버린다.
본 실시형태에 의하면, 산화물 반도체막(403)에 접하는 금속 산화물막(404)을, 가열 처리에 의해 환원시킴으로써, 금속 산화물막(404)으로부터 산소가 방출되어 산화물 반도체막(403)에 공급할 수가 있다. 이에 의하여, 소스 전극층(407a) 및 드레인 전극층(407b)과 산화물 반도체막(403)의 계면에 있어서의 산소 결손을 저감할 수가 있다. 이에 의하여, 트랜지스터(410)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속 산화물막(404)이 환원되는 것에 의해 형성된 금속막(406)은, 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(406) 중에 산소가 확산하기 어려운 막이 된다. 금속막(406a, 406b)을 소스 전극층(407a) 및 드레인 전극층(407b)으로서 이용함에 의해, 금속막(406a, 406b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터(410)의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(403)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(406)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(403)과 소스 전극층(407a) 및 드레인 전극층(407b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 다른 한 형태에 대하여, 도 4 및 도 5를 참조하여 설명한다. 또한, 상기 실시형태와 동일 부분 또는 동일한 기능을 갖는 부분, 및 동일한 제작 공정에 대해서는, 반복 설명은 생략한다.
도 4에 나타내는 트랜지스터(430)는 보텀 게이트 구조의 트랜지스터의 일 예이다. 도 4(A)는, 트랜지스터(430)의 평면도이며, 도 4(B)는, 도 4(A)의 D1-D2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 4(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(430)의 구성요소의 일부(예를 들면, 게이트 절연막(402) 등)를 생략하여 도시하고 있다.
도 4(A), 도 4(B)에 나타내는 트랜지스터(430)는, 절연 표면을 갖는 기판(400) 상에 마련된 게이트 전극층(401)과, 게이트 전극층(401) 상에 마련된 게이트 절연막(402)과, 게이트 절연막(402) 상에, 게이트 전극층(401)과 중첩하는 영역에 마련된 산화물 반도체막(403)과, 산화물 반도체막(403) 상에, 게이트 전극층(401)과 중첩하는 영역에 마련된 절연막(411)과, 산화물 반도체막(403) 및 절연막(411)에 접하도록 마련된 소스 전극층(407a) 및 드레인 전극층(407b)을 갖는다. 또한, 트랜지스터(430)를 덮도록 절연막(408) 및 평탄화 절연막(409)이 마련되어 있다.
도 4(B)에 나타내는 바와 같이, 트랜지스터(430)는, 산화물 반도체막(403)과 접하는 소스 전극층(407a) 및 드레인 전극층(407b)이 적층 구조로 구성되어 있다. 소스 전극층(407a)은, 금속막(406a)과 도전막(405a)의 적층 구조, 드레인 전극층(407b)은, 금속막(406b)과 도전막(405b)의 적층 구조다.
도 4(B)에 나타내는 트랜지스터(430)에 있어서, 도 1(B)에 나타내는 트랜지스터(410)와 다른 점은, 산화물 반도체막(403) 상에 마련되어 게이트 전극층(401)과 중첩하는 영역(산화물 반도체막(403)의 채널 형성 영역과 중첩하는 영역)에, 절연막(411)이 마련되어 있는 점이다. 도 4(B)에서는, 산화물 반도체막(403)의 채널 형성 영역과 중첩하는 영역에, 절연막(411)이 마련되는 것에 의해, 트랜지스터(430)의 제작 공정 중에, 산화물 반도체막(403) 중에, 수소나 물, 에칭 가스에 포함되는 원소 등이 혼입하는 것을 방지할 수가 있다.
절연막(411)은, 예를 들면, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 또는 질화 산화 알루미늄 등의 무기 절연 재료를 이용하여, 단층 구조 또는 적층 구조로 형성된다.
또한, 절연막(411)(절연막(411)이 적층 구조인 경우는, 산화물 반도체막(403)과 접하는 막)을, 산소를 많이(과잉) 포함한 상태로 하면, 산화물 반도체막(403)에 산소를 공급하는 공급원으로서 매우 적합하게 기능시킬 수가 있다.
절연막(411)은, 산화물 반도체막(403) 상에 절연막을 형성하고, 포토리소그라피 공정에 의하여, 절연막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시함으로써 형성된다. 산화물 반도체막(403) 상에 형성된 절연막을 적절히 에칭함에 의하여, 도 4(B)에 나타내는 것 같은 섬형상의 절연막(411)을 형성할 수가 있다.
산화물 반도체막(403) 및 절연막(411)과 접하는 소스 전극층(407a), 드레인 전극층(407b)은 적층 구조로 구성되어 있다. 소스 전극층(407a)은, 금속막(406a)과 도전막(405a)의 적층 구조, 드레인 전극층(407b)은, 금속막(406b)과 도전막(405b)의 적층 구조다.
산화물 반도체막(403) 및 절연막(411)과 접하는 금속막(406a, 406b)은, 산화물 반도체막(403)으로부터 산소를 뽑아내는 것을 방지하기 위해서, 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는(몰리브덴의 산화 반응의 깁스 자유에너지보다 높은) 금속이 이용되고 있다. 구체적으로는, 동, 은, 루테늄, 이리듐 등이다. 금속막(406a, 406b)으로서 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는 금속을 이용함에 의해, 산화물 반도체막(403)의 산소 결손이 증대하는 것을 억제할 수가 있다.
또한, 금속막(406a, 406b)은, 산화물 반도체막(403)보다 산화하기 어렵고, 금속막(406a, 406b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(406a, 406b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(403)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(406a, 406b)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(403)과 소스 전극층(407a) 및 드레인 전극층(407b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 금속막(406a, 406b)과 적층하여 마련되는 도전막(405a, 405b)은, 금속막(406a, 406b)과의 계면에서 산화물막이 형성되지 않는 재료인 것이 바람직하다. 도전막(405a, 405b)에 이용할 수가 있는 재료로서는, 금속막(406a, 406b)에 이용할 수가 있는 재료에 추가하여, 금, 백금, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도전막(405a, 405b)은 단층 구조 또는 적층 구조로 구성된다. 적층 구조인 경우, 예를 들면, 질화 탄탈륨막과 텅스텐막으로 구성할 수가 있다.
도 4에 나타내는 트랜지스터(430)에 있어서, 소스 전극층(407a) 및 드레인 전극층(407b)은, 금속막(406a, 406b)과 도전막(405a, 405b)이 동일 재료가 되도록 구성되었을 경우에 대하여 나타내지만, 금속막(406a, 406b)과 도전막(405a, 405b)이 서로 다른 재료가 되도록 구성되어 있어도 괜찮다.
또한, 도 4에 나타내는 트랜지스터(430)에 있어서, 금속막(406a, 406b) 중에, 일부에 금속 산화물이 형성되어 있어도 좋다. 예를 들면, 금속막(406a, 406b)이 루테늄인 경우, 일부에 산화 루테늄이 형성되어 있어도 괜찮다. 금속막의 일부에 산화 루테늄이 형성되어 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층 및 드레인 전극층에 고저항 성분은 형성되지 않기 때문에 바람직하다.
다음으로, 도 4에 나타내는 트랜지스터(430)와 일부 다른 트랜지스터에 대하여, 도 5를 참조하여 설명한다.
도 5(A)는, 트랜지스터(440)의 평면도이며, 도 5(B)는, 도 5(A)의 E1-E2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 5(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(420)의 구성요소의 일부(예를 들면, 게이트 절연막(402) 등)를 생략하여 도시하고 있다.
도 5에 나타내는 트랜지스터(440)에 있어서, 도 4에 나타내는 트랜지스터(430)와 다른 점은, 절연막(411)이, 산화물 반도체막(403)을 덮도록 마련되어 있으며, 절연막(411)에 마련된 개구를 통하여, 산화물 반도체막(403)과 소스 전극층(407a) 및 드레인 전극층(407b)이 접하고 있는 점이다. 절연막(411)이 산화물 반도체막(403)을 덮도록 마련되어 있는 것에 의해, 트랜지스터(440)의 제작 공정 중에, 산화물 반도체막(403) 중에, 수소나 물, 에칭 가스에 포함되는 원소 등이 혼입하는 것을 보다 방지할 수가 있다.
또한, 트랜지스터(440)에 있어서, 절연막(411)의 형상 이외는, 트랜지스터(430)와 동일하기 때문에, 트랜지스터(430)에 관한 기재를 참조할 수 있다.
이상 설명한 바와 같이, 산화물 반도체막(403)에 접하는 금속막(406a, 406b)으로서, 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는(적어도 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속을 이용함에 의해, 산화물 반도체막(403)으로부터 산소를 뽑아내는 것을 방지할 수가 있다. 이에 의해, 소스 전극층(407a) 및 드레인 전극층(407b)과 산화물 반도체막(403)과의 계면에 있어서의 산소 결손이 증대하는 것을 억제하여, 트랜지스터의 스레숄드 전압의 변동을 억제할 수가 있다.
또한, 금속막(406a, 406b)은, 산화물 반도체막(403)보다 산화하기 어렵고, 금속막(406a, 406b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(406a, 406b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 4)
본 실시형태에서는, 반도체 장치의 다른 한 형태에 대하여, 도 6 및 도 7을 참조하여 설명한다. 또한, 상기 실시형태와 동일 부분 또는 동일한 기능을 갖는 부분에 대해서는, 반복 설명은 생략한다.
도 6에 나타내는 트랜지스터(450)는, 보텀 게이트 구조의 트랜지스터의 일 예이다. 도 6(A)은 트랜지스터(450)의 평면도이며, 도 6(B)은, 도 6(A)의 F1-F2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 6(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(450)의 구성요소의 일부(예를 들면, 게이트 절연막(402) 등)를 생략하여 도시하고 있다.
도 6(A), 도 6(B)에 나타내는 트랜지스터(450)는, 절연 표면을 갖는 기판(400) 상에 마련된 게이트 전극층(401)과, 게이트 전극층(401) 상에 마련된 게이트 절연막(402)과, 게이트 절연막(402) 상에 마련된 소스 전극층(407a) 및 드레인 전극층(407b)과, 게이트 절연막(402), 소스 전극층(407a), 및 드레인 전극층(407b) 상에 마련된 산화물 반도체막(403)을 갖는다. 또한, 트랜지스터(450)를 덮도록, 절연막(408) 및 평탄화 절연막(409)이 마련되어 있다.
도 6(A), 도 6(B)에 나타내는 바와 같이, 트랜지스터(450)는, 산화물 반도체막(403)과 접하는 소스 전극층(407a) 및 드레인 전극층(407b)이 적층 구조로 구성되어 있다. 소스 전극층(407a)은, 도전막(405a)과 금속막(406a)의 적층 구조, 드레인 전극층(407b)은, 도전막(405b)과 금속막(406b)의 적층 구조다.
도 6(B)에 나타내는 트랜지스터(450)에 있어서, 도 1(B)에 나타내는 트랜지스터(410)와 다른 점은, 산화물 반도체막(403)이 소스 전극층(407a) 및 드레인 전극층(407b)과 접하는 위치다. 도 1(B)에서는, 소스 전극층(407a) 및 드레인 전극층(407b)이 산화물 반도체막(403)의 표면에서 접하고 있는데 반하여, 도 6(B)에서는, 소스 전극층(407a) 및 드레인 전극층(407b)이 산화물 반도체막(403)의 하면에서 접하고 있다.
도 6(B)에 나타내는 구조에 있어서도, 금속막(406a, 406b)으로서 동, 은, 루테늄, 이리듐 등을 이용함에 의해, 산화물 반도체막(403)으로부터 산소를 뽑아내는 것을 방지할 수가 있기 때문에, 산화물 반도체막(403)의 산소 결손이 증대하는 것을 억제하여, 트랜지스터(410)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막(406a, 406b)은, 산화물 반도체막(403)보다 산화하기 어렵고, 금속막(406a, 406b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(406a, 406b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(403)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(406a, 406b)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(403)과 소스 전극층(407a) 및 드레인 전극층(407b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 도전막(405a, 405b)은, 금속막(406a, 406b)과의 계면에서 산화물막이 형성되지 않는 재료인 것이 바람직하다. 도전막(405a, 405b)에 이용할 수가 있는 재료로서는, 금속막(406a, 406b)에 이용할 수가 있는 재료에 추가하여, 금, 백금, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도 6(B)에 나타내는 바와 같이, 도전막(405a, 405b)의 측면에 있어서, 산화물 반도체막(403)과 접하기 때문에, 금, 백금, 질화 티타늄, 질화 몰리브덴, 질화 탄탈륨을 이용하는 것이 보다 바람직하다.
본 실시형태에서는, 도 6(A), 도 6(B)에 나타내는 트랜지스터(450)에 있어서, 소스 전극층(407a) 및 드레인 전극층(407b)은, 금속막(406a, 406b)과 도전막(405a, 405b)이 동일 재료가 되도록 구성되었을 경우에 대하여 나타내고 있다. 그 때문에, 금속막(406a, 406b)과 도전막(405a, 405b)의 계면을 점선으로 나타내고 있다. 도 6에 나타내는 트랜지스터(450)인 경우, 예를 들면, 금속막(406a, 406b)으로서 루테늄을 이용하고, 도전막(405a, 405b)으로서 루테늄을 이용할 수가 있다.
또한, 도 6(A), 도 6(B)에 나타내는 트랜지스터(450)에 있어서, 금속막(406a, 406b) 중에, 일부에 금속 산화물이 형성되어 있어도 좋다. 예를 들면, 금속막(406a, 406b)이 루테늄인 경우, 일부에 산화 루테늄이 형성되어 있어도 괜찮다. 금속막의 일부에 산화 루테늄이 형성되어 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층 및 드레인 전극층에 고저항 성분은 형성되지 않기 때문에 바람직하다.
다음으로, 도 6에 나타내는 트랜지스터(450)와 일부 다른 트랜지스터에 대하여, 도 7을 참조하여 설명한다.
도 7(A)은, 트랜지스터(460)의 평면도이며, 도 7(B)은, 도 7(A)의 G1-G2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 7(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(460)의 구성요소의 일부(예를 들면, 게이트 절연막(402) 등)를 생략하여 도시하고 있다.
도 7(A), 도 7(B)에 나타내는 트랜지스터(460)에 있어서, 소스 전극층(417a) 및 드레인 전극층(417b)은, 금속막(406a, 406b)과 도전막(415a, 415b)이 서로 다른 재료가 되도록 구성되어 있다. 그 때문에, 금속막(406a, 406b)과 도전막(415a, 415b)의 계면을 실선으로 나타내고 있다. 또한, 도전막(415a, 415b)은, 도전막(405a, 405b)과 동일 재료를 이용하여, 단층 구조 또는 적층 구조로 구성된다. 또한, 도 6(B)와 마찬가지로, 도 7(B)에 있어서도, 도전막(415a, 415b)의 측면에 있어서, 산화물 반도체막(403)과 접하기 때문에, 금, 백금, 질화 티타늄, 질화 몰리브덴, 질화 탄탈륨을 이용하는 것이 보다 바람직하다. 도 7에 나타내는 트랜지스터(460)인 경우, 예를 들면, 금속막(406a, 406b)으로서 루테늄을 이용하고, 도전막(415a, 415b)으로서 질화 탄탈륨을 이용할 수가 있다.
또한, 트랜지스터(460)에 있어서, 소스 전극층(417a) 및 드레인 전극층(417b)의 구성 이외는, 트랜지스터(450)와 같기 때문에, 트랜지스터(450)에 관한 기재를 참조할 수 있다.
이상 설명한 바와 같이, 산화물 반도체막(403)에 접하는 금속막(406a, 406b)으로서 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는(적어도 인듐, 갈륨, 및 아연의 산화 반응의 깁스 자유에너지보다 높은) 금속을 이용함에 의해, 산화물 반도체막(403)으로부터 산소를 뽑아내는 것을 방지할 수가 있다. 이에 의하여, 산화물 반도체막(403)의 산소 결손이 증대하는 것을 억제하여, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막(406a, 406b)은, 산화되기 어렵고, 금속막(406a, 406b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(406a, 406b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(403), 소스 전극층(417a), 및 드레인 전극층(417b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 5)
본 실시형태에서는, 도 6에 나타내는 트랜지스터(450)를 갖는 반도체 장치의 제작 방법의 일 예에 대하여, 도 8을 참조하여 설명한다.
우선, 도 3(A)에서 설명한 공정에 따라, 기판(400) 상에, 게이트 전극층(401) 및 게이트 절연막(402)을 형성한다(도 8(A) 참조).
다음으로, 게이트 절연막(402) 상에, 나중에 소스 전극층 및 드레인 전극층(이와 동일한 층에서 형성되는 배선을 포함한다)이 되는 도전막(405) 및 금속 산화물막(404)을 형성한다(도 8(B) 참조).
도전막(405)은, 나중의 가열 처리에 견딜 수 있는 재료를 이용하면 좋다. 또한, 나중에 형성되는 금속 산화물막의 계면에, 산화물막을 형성하지 않는 재료로 형성하는 것이 바람직하다. 도전막(405)으로서는, 예를 들면, 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있지만, 동, 은, 루테늄, 이리듐을 이용하는 것이 보다 바람직하다. 도전막(405)은, 금속 산화물막(404)보다 두껍게 마련하는 것이 바람직하며, 단층 구조 또는 적층 구조로 성막된다.
도전막(405)의 막두께는, 50 nm이상 600 nm 이하로 한다. 또한, 도전막(405)은, 스퍼터링법, CVD법 등을 적절히 이용하여 형성할 수가 있다.
또한, 금속 산화물막(404)으로서, 산화물 반도체막(403)보다도 환원성이 높은 금속 산화물막을 이용한다. 산화물 반도체막(403)보다도 환원성이 높은 금속 산화물막이란, 도 9에 나타내는 바와 같이, 산화 인듐, 산화 갈륨, 산화 아연, 및 산화 주석보다도 환원성이 높은(즉, 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속 산화물이면 좋다. 구체적으로는, 산화동, 산화은, 산화 루테늄, 산화 이리듐 등을 들 수 있다. 금속 산화물막(404)은 단층 구조 또는 적층 구조로 성막된다.
금속 산화물막(404)의 막두께는, 1 nm이상 50 nm 이하, 바람직하게는 1 nm이상 30 nm 이하, 보다 바람직하게는 5 nm이상 10 nm 이하로 한다. 또한, 금속 산화물막(404)은, 스퍼터링법, CVD법 등을 적절히 이용하여 형성할 수가 있다.
다음으로, 포토리소그라피 공정에 의해 금속 산화물막(404) 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여, 금속 산화물막(404a, 404b), 및 도전막(405a, 405b)을 형성한다(도 8(B) 참조). 금속 산화물막(404a, 404b), 및 도전막(405a, 405b)을 형성한 후, 레지스트 마스크를 제거한다.
다음으로, 금속 산화물막(404a, 404b), 및 게이트 절연막(402) 상에, 산화물 반도체막(413)을 형성한다(도 8(C) 참조). 또한, 산화물 반도체막(413)은, 금속 산화물막(404a, 404b)보다도 환원성이 낮다고도 말할 수 있다.
다음으로, 도전막(405a, 405b), 금속 산화물막(404a, 404b), 및 산화물 반도체막(413)에, 가열 처리를 실시한다. 산화물 반도체막(413)의 재료 및 성막 방법은, 도 3(A)에 나타내는 산화물 반도체막(403)의 기재를 참조할 수 있다.
금속 산화물막(404)과 산화물 반도체막(413)이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막(404a, 404b)으로부터 산소가 방출되어 산화물 반도체막(413)에 공급된다. 산화물 반도체막(413)에 산소가 공급됨에 의해, 산화물 반도체막(413) 중의 산소 결손을 저감할 수가 있다. 또한, 산화물 반도체막(413)보다도 환원성이 높은 금속 산화물막(404a, 404b)은 환원되어 금속막(406a, 406b)이 형성된다.
또한, 도 8(D)에 있어서, 금속 산화물막(404a, 404b)이 모두 금속막(406a, 406b)으로 환원되는 경우에 대하여 설명하였지만, 금속 산화물막(404a, 404b)과 산화물 반도체막(413)의 계면 부근만이 환원되어 금속막(406a, 406b)이 되며, 계면 부근 이외에서는 금속 산화물막이 남아 있어도 괜찮다. 예를 들면, 금속 산화물막(404a, 404b)으로서 산화 루테늄을 이용하였을 경우, 계면 부근만이 환원되어 루테늄이 되며, 계면 부근 이외에서는 산화 루테늄이 남아 있어도 괜찮다. 계면 부근 이외에서는 산화 루테늄이 남아 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층 및 드레인 전극층에 고저항 성분은 형성되지 않기 때문에 바람직하다.
또한, 금속 산화물막(404a, 404b)이 환원되는 것에 의해 형성된 금속막(406a, 406b)은, 산화물 반도체막(413)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(406a, 406b) 중에 산소가 확산하기 어려운 막이 된다.
다음으로, 포토리소그라피 공정에 의해 산화물 반도체막(413)상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여, 섬형상의 산화물 반도체막(403)을 형성한다. 섬형상의 산화물 반도체막(403)을 형성한 후, 레지스트 마스크를 제거한다.
이상의 공정으로, 본 발명의 일 태양과 관련되는 트랜지스터(450)가 제작된다(도 8(E) 참조).
다음으로, 트랜지스터(450)을 덮도록, 절연막(408) 및 평탄화 절연막(409)을 형성한다. 절연막(408) 및 평탄화 절연막(409)의 재료 및 형성 방법은, 도 3(E)의 기재를 참조할 수 있기 때문에, 상세한 설명은 생략한다.
이상의 공정에 의하여, 도 6(B)에 나타내는 트랜지스터(450)를 포함하는 반도체 장치가 제작된다.
본 실시형태에서는, 도전막(405a, 405b), 및 금속 산화물막(404a, 404b)상에, 산화물 반도체막(413)을 형성한 후, 가열 처리를 실시하는 경우에 대하여 설명하였지만, 본 발명의 일 태양은 이에 한정되지 않는다. 예를 들면, 산화물 반도체막(413)을 형성한 후, 섬형상의 산화물 반도체막(403)으로 가공한 후에, 가열 처리를 실시하여도 괜찮다. 이 경우, 금속 산화물막(404a, 404b)에 있어서, 산화물 반도체막(403)과 접하고 있는 영역에서는 환원되고, 산화물 반도체막(403)과 접하지 않은 영역에서는 환원되지 않는 것도 있다. 적어도, 산화물 반도체막(403)과 접하고 있는 영역에서 금속 산화물막이 환원되어 있으면 좋다.
또한, 금속막(406a, 406b)과 도전막(405a, 405b)이 서로 다른 재료가 되도록 재료를 선택함으로써, 도 7에 나타내는 트랜지스터(460)를 제작할 수가 있다. 예를 들면, 금속 산화물막(404)으로서 산화 루테늄을 이용하고, 도전막(405)으로서 질화 탄탈륨을 이용하여, 가열 처리를 실시함으로써, 루테늄과 질화 탄탈륨의 적층 구조가 된다. 이들을 소스 전극층(417a) 및 드레인 전극층(417b)으로서 이용할 수가 있다. 또한, 금속막(406a, 406b)과 도전막(415a, 415b)의 계면에서, 산화물막이 형성되지 않기 때문에 바람직하다. 또한, 도전막(415a, 415b)의 측면과 산화물 반도체막(403)의 계면에서, 산화물 반도체막(403)으로부터 산소가 뽑아내어지는 것을 방지할 수 있기 때문에, 보다 바람직하다.
또한, 금속막(406a, 406b)과 도전막(405a, 405b)이 동일 재료가 되도록 재료를 선택하였을 경우라도, 금속막(406a, 406b)은, 금속 산화물막(404)이 환원됨으로써 형성된 막이며, 도전막(405a, 405b)은 성막된 막이기 때문에, 금속막(406a, 406b)과 도전막(405a, 405b)이 서로 다른 물성을 나타내는 경우가 있다. 예를 들면, 금속막(406a, 406b)은, 도전막(405a, 405b)보다, 막밀도가 낮은 경우가 있다. 막밀도는, 예를 들면, X선반사율(XRR:X-ray Reflectometry) 법에 따라 측정하는 것이 가능하다.
또한, 본 실시형태에서는, 소스 전극층(407a) 및 드레인 전극층(407b)을, 금속막(406a, 406b)과 도전막(405a, 405b)으로 형성하는 경우에 대하여 설명하였지만, 본 발명의 일 태양은 이에 한정되지 않는다. 예를 들면, 도전막(405)을 형성하지 않아도 좋다.
본 실시형태에 의하면, 산화물 반도체막(403)에 접하는 금속 산화물막(404)을, 가열 처리에 의해 환원시킴으로써, 금속 산화물막(404)으로부터 산소가 방출되어 산화물 반도체막(403)에 공급할 수가 있다. 이에 의하여, 소스 전극층(407a) 및 드레인 전극층(407b)과 산화물 반도체막(403)의 계면에 있어서의 산소 결손을 저감할 수가 있다. 이에 의하여, 트랜지스터(450)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속 산화물막(404)이 환원되는 것에 의해 형성된 금속막(406)은, 산화물 반도체막(403)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(406) 중에 산소가 확산하기 어려운 막이 된다. 금속막(406a, 406b)을 소스 전극층(407a) 및 드레인 전극층(407b)으로서 이용함에 의해, 금속막(406a, 406b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터(410)의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(403)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(406)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(403)과 소스 전극층(407a) 및 드레인 전극층(407b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(403), 소스 전극층(407a), 및 드레인 전극층(407b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 6)
본 실시형태에서는, 반도체 장치의 한 형태를, 도 10을 참조하여 설명한다. 본 실시형태에서는, 반도체 장치의 일 예로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
도 10에 나타내는 트랜지스터(110)는 탑 게이트 구조의 트랜지스터의 일 예이다. 도 10(A)은, 트랜지스터(110)의 평면도이며, 도 10(B)은, 도 10(A)의 H1-H2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 10(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(110)의 구성요소의 일부(예를 들면, 게이트 절연막(111), 절연막(106) 등)를 생략하여 도시하고 있다.
도 10(A), 도 10(B)에 나타내는 트랜지스터(110)는, 절연 표면을 갖는 기판(100)상에 마련된 산화물 반도체막(103)과, 산화물 반도체막(103)상에 마련된 게이트 절연막(111)과, 게이트 절연막(111)상에 마련된 게이트 전극층(105)과, 게이트 전극층(105)상에 마련된 절연막(106)과, 게이트 전극층(105) 및 절연막(106)의 측면을 덮도록 마련된 사이드월 절연막(109a, 109b)과, 산화물 반도체막(103), 게이트 절연막(111) 및 사이드월 절연막(109a, 109b)에 접하는 소스 전극층(116a) 및 드레인 전극층(116b)을 갖는다. 또한, 기판(100)과 산화물 반도체막(103)의 사이에는 기초막으로서 기능하는 절연막(101)이 마련되고, 트랜지스터(110)를 덮는 층간절연막(115)이 마련되어 있다.
산화물 반도체막(103)은, 게이트 전극층(105)과 중첩하는 영역에 마련된 채널 형성 영역(108)과, 채널 형성 영역(108)을 사이에 두고 마련된 도판트를 포함하는 영역(107a, 107b)을 포함한다. 도판트를 포함하는 영역(107a, 107b)은, 채널 형성 영역(108)보다 저저항인 영역이다. 또한, 금속막은 도전막이라고도 표기하는 경우가 있다.
도 10(A), 도 10(B)에 나타내는 트랜지스터(110)는, 산화물 반도체막(103)과 접하는 소스 전극층(116a) 및 드레인 전극층(116b)이 적층 구조로 구성되어 있다. 소스 전극층(116a)은, 금속막(114a)과 도전막(113a)의 적층 구조, 드레인 전극층(116b)은, 금속막(114b)과 도전막(113b)의 적층 구조다.
도 10(B)에 나타내는 산화물 반도체막(103)과 접하는 금속막(114a, 114b)은, 산화물 반도체막(103)으로부터 산소를 뽑아내는 것을 방지하기 위해서, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 금속이 이용되고 있다.
산화물 반도체막(103)과 접하는 금속막(114a, 114b)은, 산화물 반도체막(103)으로부터 산소를 뽑아내는 것을 방지하기 위해서, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는(몰리브덴의 산화 반응의 깁스 자유에너지보다 높은) 금속이 이용되고 있다. 구체적으로는, 동, 은, 루테늄, 이리듐 등이다. 금속막(114a, 114b)으로서 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 금속을 이용함에 의해, 산화물 반도체막(103)의 산소 결손이 증대하는 것을 억제할 수가 있다.
또한, 금속막(114a, 114b)은, 산화물 반도체막(103)보다 산화하기 어렵고, 금속막(114a, 114b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터(110)의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(103)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(114a, 114b)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(103)과 소스 전극층(116a) 및 드레인 전극층(116b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
예를 들면, In-Ga-Zn계 산화물 반도체의 전자 친화력이 4.6［eV］인 경우는, 일함수가 4.71［eV］의 루테늄을 이용하는 것이 바람직하다. 이러한 재료를, 산화물 반도체막(103), 금속막(114a, 114b)으로서 이용함에 의해, 컨택트 저항을 저감할 수가 있다.
또한, 금속막(114a, 114b)과 적층하여 마련되는 도전막(113a, 113b)은, 금속막(114a, 114b)과의 계면에서 산화물막이 형성되지 않는 재료인 것이 바람직하다. 도전막(113a, 113b)에 이용할 수가 있는 재료로서는, 금속막(114a, 114b)에 이용할 수가 있는 재료에 추가하여, 금, 백금, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도전막(113a, 113b)은 단층 구조 또는 적층 구조로 구성된다. 적층 구조인 경우, 예를 들면, 질화 탄탈륨막과 텅스텐막으로 구성할 수가 있다.
도 10(A), 도10(B)에 나타내는 트랜지스터(110)에서는, 소스 전극층(116a) 및 드레인 전극층(116b)은, 금속막(114a, 114b)과 도전막(113a, 113b)이 동일 재료가 되도록 구성되었을 경우에 대하여 나타내고 있다. 그 때문에, 금속막(114a, 114b)과 도전막(113a, 113b)의 계면을 점선으로 나타내고 있다. 도 10에 나타내는 트랜지스터(110)인 경우, 예를 들면, 금속막(114a, 114b)으로서 루테늄을 이용하고, 도전막(113a, 113b)으로서 루테늄을 이용할 수가 있다. 또한, 소스 전극층(116a) 및 드레인 전극층(116b)은, 금속막(114a, 114b)과 도전막(113a, 113b)이 서로 다른 재료가 되도록 구성되어 있어도 괜찮다. 이 경우에는, 예를 들면, 금속막(114a, 114b)으로서 루테늄을 이용하고, 도전막(113a, 113b)으로서 질화 탄탈륨을 이용할 수가 있다.
트랜지스터(110)에 있어서, 금속막(114a, 114b) 중에, 일부에 금속 산화물이 형성되어 있어도 좋다. 예를 들면, 금속막(114a, 114b)이 루테늄인 경우, 일부에 산화 루테늄이 형성되어 있어도 괜찮다. 금속막의 일부에 산화 루테늄이 형성되어 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층(116a) 및 드레인 전극층(116b)에 고저항 성분은 형성되지 않기 때문에 바람직하다.
또한, 산화물 반도체막(103)은, 에너지갭이 2.8 eV 내지 3.2 eV이며, 실리콘의 에너지갭 1.1 eV와 비교하여 크다. 또한, 산화물 반도체막(103)의 소수 캐리어는, 10-9cm-3이며, 실리콘의 진성 캐리어 밀도의 1011 cm-3과 비교하여 극히 작다.
산화물 반도체막(103)의 다수 캐리어(전자)는, 트랜지스터의 소스로부터 흐를 뿐이다. 또한, 채널 형성 영역을 완전 공핍화하는 것이 가능하기 때문에, 트랜지스터의 오프 전류를 극히 작게 하는 것이 가능하다. 산화물 반도체막(103)을 이용한 트랜지스터의 오프 전류는, 실온에서, 10 yA/m 이하, 85℃~95℃에서도, 1 zA/m 이하가 되어 극히 작다.
따라서, 산화물 반도체막(103)을 이용한 트랜지스터는, S값이 작아져, 이상적인 값을 얻을 수 있다. 또한, 해당 트랜지스터는 신뢰성이 높다.
이상 설명한 바와 같이, 산화물 반도체막(103)에 접하는 금속막(114a, 114b)으로서 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는(적어도 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속을 이용함에 의해, 산화물 반도체막(103)으로부터 산소를 뽑아내는 것을 방지할 수가 있다. 이에 의하여, 소스 전극층(116a) 및 드레인 전극층(116b)과 산화물 반도체막(103)의 계면에 있어서의 산소 결손이 증대하는 것을 억제하여, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막(114a, 114b)은, 산화물 반도체막(103)보다 산화하기 어렵고, 금속막(114a, 114b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 7)
본 실시형태에서는, 도 10에 나타내는 트랜지스터(110)를 갖는 반도체 장치의 제작 방법의 일 예에 대하여, 도 11 및 도 12를 참조하여 설명한다.
절연 표면을 갖는 기판(100)에 사용할 수가 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 것이 필요하다. 예를 들면, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수가 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있으며, 이러한 기판상에 반도체 소자가 마련된 것을, 기판(100)으로서 이용하여도 좋다.
또한, 기판(100)으로서 가요성 기판을 이용하여 반도체 장치를 제작하여도 괜찮다. 가요성을 갖는 반도체 장치를 제작하려면, 가요성 기판상에 산화물 반도체막(103)을 포함한 트랜지스터(110)을 직접 제작하여도 괜찮고, 다른 제작 기판에 산화물 반도체막(103)을 포함한 트랜지스터(110)을 제작하고, 그 후, 가요성 기판에 박리, 전치하여도 괜찮다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해서, 제작 기판과 산화물 반도체막(103)을 포함한 트랜지스터(110)의 사이에 박리층을 마련하면 좋다.
다음으로, 기판(100)상에, 기초막으로서 기능하는 절연막(101)을 형성한다. 절연막(101)으로서는, 플라즈마 CVD법 또는 스퍼터링법에 의하여, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연막, 질화 실리콘, 산화 질화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이러한 혼합 재료를 이용하여 단층 구조 또는 적층 구조로 형성할 수가 있다.
절연막(101)(적층 구조인 경우는, 산화물 반도체막(103)과 접하는 막)의 막 중(벌크 중)에는 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 절연막(101)으로서 산화 실리콘막을 이용하는 경우에는, 산소의 양을 SiO2 ＋α(다만, α>0)로 하는 것이 바람직하다.
산소의 공급원이 되는 산소를 많이(과잉으로) 포함한 절연막(101)을 산화물 반도체막(103)과 접하여 마련함에 의해, 절연막(101)으로부터 산화물 반도체막(103)에 산소를 공급할 수가 있다. 또한, 산화물 반도체막(103)과 절연막(101)의 적어도 일부가 접한 상태에서 가열 처리를 실시함에 의해 산화물 반도체막(103)으로의 산소의 공급을 실시하여도 괜찮다. 산소를 많이 포함한 절연막(101)을 이용함에 의해, 산화물 반도체막(103)에 산소를 공급할 수가 있기 때문에, 산화물 반도체막(103)의 산소 결손을 저감할 수가 있다.
본 실시형태에서는, 절연막(101)으로서 스퍼터링법에 의하여, 막두께 300 nm의 산화 실리콘막을 형성한다.
또한, 기초막으로서 기능하는 절연막(101)을 형성하기 전에, 기판(100)에 대하여, 플라즈마 처리를 실시하여도 괜찮다. 플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 실시할 수가 있다. 역스퍼터링이란, 아르곤 분위기하에서 기판측에 RF전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기를 대신하여 질소, 헬륨, 산소 등을 이용하여도 괜찮다. 역스퍼터링을 실시하면, 기판(100)의 표면에 부착되어 있는 분말상 물질(파티클, 쓰레기라고도 한다)을 제거할 수가 있다.
여기서, 나중에 형성되는 산화물 반도체막(102) 표면의 평탄성을 높이기 위해서, 절연막(101)에 있어서, 산화물 반도체막(102)이 접하여 형성되는 영역에, 평탄화 처리를 실시하는 것이 바람직하다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마법(Chemical Mechanical Polishing:CMP)), 건식 에칭 처리, 플라즈마 처리를 이용할 수가 있다.
플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 실시할 수가 있다. 역스퍼터링이란, 아르곤 분위기하에서 기판측에 RF전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기를 대신하여 질소, 헬륨, 산소 등을 이용하여도 괜찮다. 역스퍼터링을 실시하면, 절연막(101)의 표면에 부착되어 있는 분말상 물질(파티클, 쓰레기라고도 한다)을 제거할 수가 있다.
평탄화 처리로서, 연마 처리, 건식 에칭 처리, 플라즈마 처리는 여러 차례 실시하여도 좋고, 그들을 조합하여 실시하여도 괜찮다. 또한, 조합하여 실시하는 경우, 공정 순서도 특별히 한정되지 않고, 절연막(101) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
절연막(101)에 평탄화 처리를 실시함으로써, 절연막(101) 표면에 있어서의 평균면 조도(Ra)를, 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하로 할 수가 있다.
다음으로, 절연막(101)상에 산화물 반도체막(102)을 형성한다(도 11(A) 참조).
산화물 반도체막(102)에 이용하는 산화물 반도체로서는, 도 3(A)에 나타내는 산화물 반도체막(403)의 기재를 참조할 수 있기 때문에, 상세한 설명은 생략한다.
산화물 반도체막(102)은, 단결정, 다결정(폴리크리스탈이라고도 한다) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막(102)은, CAAC-OS막으로 한다.
산화물 반도체막(102)의 막두께는, 1 nm이상 30 nm 이하(바람직하게는 5 nm이상 10 nm 이하)로 하여, 스퍼터링법, MBE(Molecular Beam Epitaxy) 법, 플라즈마 CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition) 법 등을 적절히 이용할 수가 있다. 또한, 산화물 반도체막(102)은, 스퍼터링 타겟 표면에 대하여, 대략 수직하게 복수의 기판 표면이 세트된 상태에서 성막을 실시하는 스퍼터 장치를 이용하여 성막하여도 괜찮다.
또한, 산화물 반도체막(103)에 포함되는 수소 또는 물의 농도는, 가능한 한 낮은 것이 바람직하다. 수소 농도가 높으면 산화물 반도체에 포함되는 원소와 수소의 결합에 의하여, 수소의 일부가 도너가 되어, 캐리어인 전자가 생겨 버리기 때문이다.
따라서, 산화물 반도체막(102)의 형성 공정에 있어서, 산화물 반도체막(102)에 수소, 또는 물이 가능한 한 포함되지 않게 하기 위해서, 산화물 반도체막(102)의 성막의 사전 처리로서 스퍼터링 장치의 예비 가열실에서 절연막(101)이 형성된 기판을 예비 가열하여, 기판 및 절연막(101)에 흡착된 수소, 수분 등의 불순물을 이탈시켜, 배기하는 것이 바람직하다. 또한, 예비 가열실에 마련하는 배기 수단은 크라이오 펌프가 바람직하다.
또한, 산화물 반도체막(102)은, 성막시에 산소가 많이 포함되도록 하는 조건(예를 들면, 산소 100%의 분위기하에서 스퍼터링법에 의해 성막을 실시하는 등)으로 성막하여, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
본 실시형태에 있어서, 산화물 반도체막(102)으로서 DC전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법을 이용하여 막두께 10 nm의 In-Ga-Zn계 산화물막(IGZO막)을 성막한다. 본 실시형태에 있어서, In:Ga:Zn=3:1:2의 원자비의 In-Ga-Zn계 산화물 타겟을 이용한다.
산화물 반도체막(102)을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 이용하여 기판(100)상에 산화물 반도체막(102)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 부가한 것이라도 괜찮다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체막(102)에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
또한, 절연막(101)을 대기로 방출하지 않고 절연막(101)과 산화물 반도체막(102)을 연속적으로 형성하는 것이 바람직하다. 절연막(101)을 대기에 노출시키지 않고 절연막(101)과 산화물 반도체막(102)을 연속하여 형성하면, 절연막(101) 표면에 수소나 수분 등의 불순물이 흡착하는 것을 방지할 수가 있다.
다음으로, 포토리소그라피 공정에 의해 산화물 반도체막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 섬형상의 산화물 반도체막(103)을 형성한다(도 11(B) 참조). 섬형상의 산화물 반도체막(103)을 형성한 후, 레지스트 마스크를 제거한다.
또한, 섬형상의 산화물 반도체막(103)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 산화물 반도체막(102)의 에칭은, 건식 에칭이라도, 습식 에칭이라도 좋고, 양쪽 모두를 이용하여도 괜찮다. 예를 들면, 산화물 반도체막(102)의 습식 에칭에 이용하는 에칭액으로서는, 인산과 초산과 초산을 혼합한 용액 등을 이용할 수가 있다. 또한, ITO-07N(관동화학사 제품)를 이용하여도 괜찮다. 또한, ICP(InductiVely Coupled Plasma:유도 결합형 플라즈마) 에칭법에 따른 건식 에칭에 의해 에칭 가공하여도 괜찮다.
또한, 산화물 반도체막(103)에, 과잉의 수소(물이나 수산기를 포함한다)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 실시하여도 괜찮다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 왜곡점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 실시할 수가 있다.
또한, 산화물 반도체막(103)으로서 결정성 산화물 반도체막을 이용하는 경우, 결정화를 위한 가열 처리를 실시하여도 괜찮다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(103)에 대해서 질소 분위기하 450℃에서 1시간, 게다가 질소 및 산소 분위기하 450℃에서 1시간의 가열 처리를 실시한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의하여, 피처리물을 가열하는 장치를 이용하여도 괜찮다. 예를 들면, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수가 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용하여 가열 처리를 실시하는 장치다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 가열 처리로서, 650℃~700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣어 몇 분간 가열한 후, 기판을 불활성 가스 중에서 꺼내는 GRTA를 실시하여도 괜찮다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6 N(99.9999%) 이상 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(103)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(캐비티링다운 레이저 분광법) 방식의 노점계를 이용하여 측정하였을 경우의 수분량이 20 ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하의 공기)를 도입하여도 괜찮다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를, 6 N이상 바람직하게는 7 N이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소해 버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(103)의 산소 결손을 저감할 수가 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 실시하는 타이밍은, 막 형상의 산화물 반도체막(102)의 형성 다음에도, 섬형상의 산화물 반도체막(103) 형성 다음에도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 여러 차례 실시하여도 좋고, 다른 가열 처리와 겸하여도 괜찮다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(103)으로서 섬형상으로 가공되기 전, 막 형상의 산화물 반도체막(102)이 절연막(101)을 덮은 상태에서 실시하면, 절연막(101)에 포함되는 산소가 가열 처리에 의해 외부로 방출되어 버리는 것을 방지할 수 있다.
다음으로, 절연막(101) 및 산화물 반도체막(103)상에, 나중에 게이트 절연막이 되는 절연막(104)을 형성한다(도 11(C) 참조).
또한, 절연막(104)의 피복성을 향상시키기 위해서, 산화물 반도체막(103) 표면에 평탄화 처리를 실시하여도 괜찮다. 특히, 절연막(104)으로서 막두께가 얇은 절연막을 이용하는 경우, 산화물 반도체막(103) 표면의 평탄성이 양호한 것이 바람직하다.
절연막(104)의 막두께는, 1 nm이상 20 nm 이하로 하고, 스퍼터링법, MBE법, 플라즈마 CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수가 있다. 또한, 절연막(104)은, 스퍼터링 타겟 표면에 대하여, 대략 수직하게 복수의 기판 표면이 세트된 상태에서 성막을 실시하는 스퍼터 장치를 이용하여 성막하여도 괜찮다.
절연막(104)의 재료로서는, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘을 이용하여 형성할 수가 있다. 또한, 절연막(104)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy (x>0, y>0)), 하프늄 알루미네이트(HfAlxOy (x>0, y>0)), 산화 란타늄 등의 high-k재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다. 또한, 절연막(104)은, 상기 재료를 이용하여, 단층 구조 또는 적층 구조로 형성할 수가 있다.
본 실시형태에서는, 플라즈마 CVD법에 의하여, 산화 질화 실리콘막을 20 nm형성한다.
다음으로, 절연막(104)상에, 게이트 전극층(이와 동일한 층에서 형성되는 배선을 포함한다)이 되는 도전막을 형성한 후, 절연막을 형성한다. 그 후, 포토리소그라피 공정에 의해 그 절연막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 게이트 전극층(105) 및 절연막(106)을 적층하여 형성한다(도 11(D) 참조).
게이트 전극층(105)의 재료는, 몰리브덴, 티타늄, 탄탈륨, 텅스텐, 알루미늄, 동, 크롬, 네오디뮴, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 형성할 수가 있다. 또한, 게이트 전극층(105)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용하여도 괜찮다. 게이트 전극층(105)은 단층 구조 또는 적층 구조로 성막된다.
또한, 게이트 전극층(105)의 재료는, 산화 인듐 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속재료의 적층 구조로 할 수도 있다.
또한, 절연막(104)과 접하는 게이트 전극층(105)으로서, 질소를 포함한 금속 산화물, 구체적으로는, 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN등)을 이용할 수가 있다. 이러한 막은, 5 eV(전자 볼트), 바람직하게는 5.5 eV(전자 볼트) 이상의 일함수를 가지기 때문에, 게이트 전극층으로서 이용하였을 경우, 트랜지스터의 전기 특성의 스레숄드 전압을 플러스로 할 수 있어 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
또한, 절연막(106)은, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 질화 산화 알루미늄 등의 무기 절연 재료를 이용할 수가 있다. 절연막(106)은, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수가 있다.
다음으로, 게이트 전극층(105) 및 절연막(106)을 마스크로 하여 절연막(104)을 통하여, 산화물 반도체막(103)에 불순물을 첨가하여, 도판트를 포함하는 영역(107a, 107b)을 형성한다(도 11(E) 참조).
불순물은, 산화물 반도체막(103)의 도전율을 변화시키는 원소를 이용한다. 불순물로서는, 15족원소(예를 들면, 질소(N), 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 및 아연(Zn) 중의 어느 것으로부터 선택되는 하나 또는 복수를 이용한다.
불순물은, 첨가 방법에 의하여, 다른 막(본 실시형태에서는, 절연막(104))을 통과하여, 산화물 반도체막(103)에 첨가할 수도 있다. 불순물의 첨가 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플랜테이션법 등을 이용할 수가 있다. 그 때에는, 불순물의 단체의 이온 혹은 불화물, 염화물의 이온을 이용하면 바람직하다.
불순물의 도입 공정은, 가속 전압, 투여량 등의 주입 조건, 또한 통과시키는 막의 막두께를 적절히 설정해 제어하면 좋다. 본 실시형태에서는, 불순물로서 인을 이용하여, 이온 주입법으로 인 이온의 주입을 실시한다. 또한, 불순물의 투여량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
산화물 반도체막(103)에 불순물을 첨가함에 의하여, 도판트를 포함하는 영역(107a, 107b)의 불순물의 농도가, 5×1018/cm3 이상 1×1022/cm3 이하가 되는 것이 바람직하다.
산화물 반도체막(103)에 불순물을 첨가할 때에, 기판(100)을 가열하면서 가도 괜찮다. 또한, 산화물 반도체막(103)에 불순물을 도입하는 처리는, 여러 차례 실시하여도 좋고, 불순물의 종류도 복수종 이용하여도 괜찮다.
또한, 불순물의 첨가 후, 가열 처리를 실시하여도 괜찮다. 가열 조건으로서는, 온도 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하에서 1시간, 산소 분위기하에서 실시하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 에어) 하에서 가열 처리를 실시하여도 괜찮다.
본 실시형태에서는, 이온 주입법에 의해 산화물 반도체막(103)에, 인(P) 이온을 주입한다. 또한, 인(P) 이온의 주입 조건은 가속 전압 25 kV, 투여량을 1.0×1015ions/cm2로 한다.
산화물 반도체막(103)을 CAAC-OS막으로 하였을 경우, 불순물의 첨가에 의하여, 일부 비정질화하는 경우가 있다. 이 경우, 불순물의 도입 후에 가열 처리를 실시함에 의해, 산화물 반도체막(103)의 결정성을 회복할 수가 있다.
불순물의 첨가 공정에 의하여, 채널 형성 영역(108)을 사이에 두고 도판트를 포함하는 영역(107a, 107b)이 마련된 산화물 반도체막(103)이 형성된다.
다음으로, 게이트 전극층(105) 및 절연막(106)상에 절연막을 형성하고, 그 절연막을 에칭하여 사이드월 절연막(109a, 109b)을 형성한다. 게다가 게이트 전극층(105) 및 사이드월 절연막(109a, 109b)을 마스크로 하여 절연막(104)을 에칭하여, 게이트 절연막(111)을 형성한다(도 12(A) 참조).
사이드월 절연막(109a, 109b)은, 절연막(106)과 동일한 재료 및 방법을 이용하여 형성할 수가 있다. 본 실시형태에서는, 사이드월 절연막(109a, 109b)으로서 CVD법에 의해 형성된 산화 질화 실리콘막을 이용한다.
다음으로, 산화물 반도체막(103), 게이트 절연막(111), 사이드월 절연막(109a, 109b), 및 절연막(106)을 덮도록, 나중에 소스 전극층 및 드레인 전극층(이와 동일한 층에서 형성되는 배선을 포함한다)이 되는 금속 산화물막(112) 및 도전막(113)을 형성한다(도 12(B) 참조).
금속 산화물막(112)으로서 산화물 반도체막(103)보다도 환원성이 높은 금속 산화물막을 이용한다. 산화물 반도체막(103)보다도 환원성이 높은 금속 산화물막이란, 도 9에 나타내는 바와 같이, 산화 인듐, 산화 갈륨, 산화 아연, 및 산화 주석보다도 환원성이 높은(즉, 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속 산화물이면 좋다. 구체적으로는, 산화동, 산화은, 산화 루테늄, 산화 이리듐 등을 들 수 있다. 금속 산화물막(112)은 단층 구조 또는 적층 구조로 성막된다.
금속 산화물막(112)의 막두께는, 1 nm이상 50 nm 이하, 바람직하게는 1 nm이상 30 nm 이하, 보다 바람직하게는 5 nm이상 10 nm 이하로 한다. 또한, 금속 산화물막(112)은 스퍼터링법, 플라즈마 CVD법 등을 적절히 이용하여 형성할 수가 있다.
본 실시형태에서는, 금속 산화물막(112)으로서 스퍼터링법에 의하여, 막두께 10 nm의 산화 루테늄을 성막한다.
도전막(113)은, 나중의 가열 처리에 견딜 수 있는 재료를 이용하면 좋다. 또한, 나중의 가열 처리에 의하여, 금속 산화물막(112)과의 계면에, 산화물막을 형성하지 않는 재료로 형성하는 것이 바람직하다. 도전막(113)으로서는, 예를 들면, 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도전막(113)은, 금속 산화물막(112)보다 두껍게 마련하는 것이 바람직하며, 단층 구조 또는 적층 구조로 성막된다. 적층 구조로 하는 경우에는, 질화 탄탈륨막상에 텅스텐막을 형성하여도 좋다.
또한, 도전막(113)의 막두께는, 50 nm이상 600 nm 이하로 한다. 또한, 도전막(113)은 스퍼터링법, 플라즈마 CVD법 등을 적절히 이용하여 형성할 수가 있다.
본 실시형태에서는, 도전막(113)으로서 스퍼터링법에 의하여, 막두께 200 nm의 루테늄을 성막한다.
다음으로, 산화물 반도체막(103), 금속 산화물막(112), 도전막(113)에 가열 처리를 실시한다(도 12(C) 참조). 금속 산화물막(112)과 산화물 반도체막(103)이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막(112)으로부터 산소가 방출되어 산화물 반도체막(103)에 공급된다. 산화물 반도체막(103)에 산소가 공급됨에 의해, 산화물 반도체막(103) 중의 산소 결손을 저감할 수가 있다. 또한, 산화물 반도체막(103)보다도 환원성이 높은 금속 산화물막(112)은 환원되어 금속막(114)이 형성된다.
또한, 도 12(C)에 있어서, 금속 산화물막(112)이 모두 금속막(114)으로 환원되는 경우에 대하여 설명하였지만, 금속 산화물막(112)과 산화물 반도체막(103)의 계면 부근만이 환원되어 금속막(114)이 되며, 계면 부근 이외에서는 금속 산화물막(112)이 남아 있어도 괜찮다. 예를 들면, 금속 산화물막(112)으로서 산화 루테늄을 이용하였을 경우, 계면 부근만이 환원되어 루테늄이 되며, 계면 부근 이외에서는 산화 루테늄이 남아 있어도 괜찮다. 계면 부근 이외에서는 산화 루테늄이 남아 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층 및 드레인 전극층에 고저항 성분은 형성되지 않기 때문에 바람직하다.
또한, 금속 산화물막(112)이 환원되는 것에 의해 형성된 금속막(114)은, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(114) 중에 산소가 확산하기 어려운 막이 된다.
또한, 도 12(C)에 나타내는 바와 같이, 산화물 반도체막(103)은, 금속막(114) 및 도전막(113)에 의해 덮여 있다. 이에 의하여, 산화물 반도체막(103), 게이트 절연막(111), 사이드월 절연막(109a, 109b)에 포함되는 산소가 외부로 방출되어 버리는 것을 억제할 수 있다. 또한, 게이트 절연막(111), 사이드월 절연막(109a, 109b)에 포함되는 산소를, 산화물 반도체막(103)에 공급할 수가 있다.
또한, 금속 산화물막(112)상에 도전막(113)을 마련하고, 가열 처리를 실시함으로써, 금속 산화물막(112)에 포함되는 산소가, 외부로 방출되지 않고, 산화물 반도체막(103)에 공급되기 때문에 바람직하다.
본 실시형태에서는, GRTA 장치에 의하여, 650℃, 1분 ~ 5분간, 가열 처리를 실시하면 좋다. 또한, 전기로에 의하여, 500℃, 30분 ~ 1시간, 가열 처리를 실시한다.
다음으로, 도전막(113)상에, 층간 절연막(115)을 성막한다(도 12(D) 참조).
층간 절연막(115)은, 스퍼터링법 등에 의하여, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성한다.
층간 절연막(115)은, 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 또는 질화 산화 알루미늄 등의 무기 절연막의 단층 구조 또는 적층 구조를 이용할 수가 있다.
층간 절연막(115)으로서 도전막(113)에 접하여 치밀성이 높은 무기 절연막을 마련하면 좋다. 예를 들면, 스퍼터링법에 의해 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(110)에 안정한 전기 특성을 부여할 수가 있다. 막밀도는 루더포드 후방 산란법(RBS:Rutherford Backscattering Spectrometry)이나, X선반사율 측정법(XRR:X-Ray Reflectmetry)에 따라 측정할 수가 있다.
또한, 본 실시형태에서는, 소스 전극층(116a) 및 드레인 전극층(116b)을, 금속막(114a, 114b)과 도전막(113a, 113b)으로 형성하는 경우에 대하여 설명하였지만, 본 발명의 일 태양은 이에 한정되지 않는다. 예를 들면, 도전막(113a, 113b)을 형성하지 않아도 좋다.
트랜지스터(110)상에 마련되는 무기 절연막으로서 이용할 수 있는 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(103)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(103)으로부터의 방출을 방지하는 보호막으로서 기능한다.
다음으로, 도전막(113)상에, 포토리소그라피 공정에 의해 레지스트 마스크를 형성하여, 도전막(113) 및 금속막(114)에 선택적으로 에칭을 실시함에 의해, 소스 전극층 및 드레인 전극층의 채널폭 방향의 가공을 실시한다.
다음으로, 층간 절연막(115), 도전막(113), 및 금속막(114)에, 절연막(106)이 노출될 때까지, 연마 처리를 실시한다. 이에 의하여, 층간 절연막(115), 도전막(113), 및 금속막(114)의 일부를 제거함으로써, 소스 전극층(116a) 및 드레인 전극층(116b)을 형성한다.
연마 처리로서 화학적 기계 연마(Chemical Mechanical Polishing:CMP) 법을 이용할 수가 있지만, 다른 절삭(연삭, 연마) 방법을 이용하여도 괜찮다. 또한, 연마 처리를 실시한 후, 건식 에칭법이나 플라즈마 처리(역플라즈마 처리) 등을 실시함으로써, 연마 처리 표면의 평탄화를 향상시킬 수가 있다.
본 실시형태에서는, 게이트 전극층(105)상에 절연막(106)이 마련되어 있기 때문에, 층간 절연막(115), 도전막(113), 금속막(114)에 연마 처리를 실시하더라도, 게이트 전극층(105)과 소스 전극층(116a), 드레인 전극층(116b)이 쇼트해버리는 것을 억제할 수 있다.
이상의 공정으로, 본 발명의 일 태양과 관련되는 트랜지스터(110)가 제작된다(도 12(E) 참조).
산화물 반도체막(103)에 있어서, 동, 알루미늄, 염소 등의 불순물이 거의 포함되지 않는 고순도화된 것인 것이 바람직하다. 트랜지스터의 제작 공정에 있어서, 이러한 불순물이 산화물 반도체막에 혼입 또는 산화물 반도체막 표면에 부착할 우려가 없는 공정을 적절히 선택하는 것이 바람직하다. 또한, 산화물 반도체막 표면에 부착하였을 경우에는, 수산이나 희불화수소산 등에 노출시키거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 실시함으로써, 산화물 반도체막 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는, 산화물 반도체막(103)의 구리 농도는 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체막의 알루미늄 농도는 1×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체막의 염소 농도는 2×1018atoms/cm3 이하로 한다.
또한, 산화물 반도체막은 성막 직후에 있어서, 화학량론적 조성보다 산소가 많은 과포화 상태에서 하는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 산화물 반도체막을 성막하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하며, 특히 산소 분위기(산소 가스 100%)에서 성막을 실시하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100%의 분위기로 성막하면, 예를 들면 성막 온도를 300℃ 이상으로 하더라도, 막 중으로부터 Zn의 방출이 억제된다.
또한, 산화물 반도체막은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급되어 산소가 과포화 상태로 됨에 의해, 고순도화된 것인 것이 바람직하다. 구체적으로는, 산화물 반도체막의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체막 중의 수소 농도는, 2차 이온 질량분석법(SIMS:Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 또한, 충분한 산소가 공급되어 산소가 과포화 상태로 하기 위해, 산화물 반도체막을 싸 넣도록 과잉 산소를 포함하는 절연막(SiOx등)을 접하여 마련한다.
또한, 과잉 산소를 포함하는 절연막의 중수소 농도가, 7.2×1020atoms/cm3 이상인 경우에는, 트랜지스터의 초기 특성의 불균형의 증대, L길이 의존성의 증대, 게다가 BT스트레스 시험에서 크게 열화하기 때문에, 과잉 산소를 포함하는 절연막의 중수소 농도는, 7.2×1020atoms/cm3 미만으로 한다. 즉, 산화물 반도체막의 수소 농도는 5×1019atoms/cm3 이하, 또한, 과잉 산소를 포함하는 절연막의 중수소 농도는, 7.2×1020atoms/cm3 미만으로 하는 것이 바람직하다.
게다가 산화물 반도체막을 둘러싸고, 또한, 과잉 산소를 포함하는 절연막의 외측에 배치되도록, 산화물 반도체막의 산소의 방출을 억제하는 블로킹막(AlOx등)을 마련하면 바람직하다.
과잉 산소를 포함하는 절연막 또는 블로킹막으로 산화물 반도체막을 감쌈으로써, 산화물 반도체막에 있어서 화학량론비 조성과 거의 일치하는 것 같은 상태, 또는 화학량론적 조성보다 산소가 많은 과포화 상태로 할 수가 있다. 예를 들면, 산화물 반도체막이 IGZO인 경우, 화학량론적 조성의 일 예는 In:Ga:Zn:O=1:1:1:4［원자수비］이기 때문에, 산소의 원자수비가 4 또는 4이상 포함하는 상태가 된다.
본 실시형태에서는, 금속 산화물막(112)상에 도전막(113)을 형성한 후, 가열 처리를 실시하는 경우에 대하여 설명하였지만, 본 발명의 일 태양은 이에 한정되지 않는다. 예를 들면, 산화물 반도체막(103)상에 금속 산화물막(112)을 형성한 후, 가열 처리를 실시하여도 괜찮고, 금속 산화물막(112)상에 도전막(113)을 형성하고, 층간 절연막(115)을 형성한 후에, 가열 처리를 실시하여도 괜찮다.
또한, 본 실시형태에서는, 금속막(114a, 114b)과 도전막(113a, 113b)가 동일 재료가 되도록 재료를 선택하였지만, 금속막(114a, 114b)과 도전막(113a, 113b)이 서로 다른 재료가 되도록 재료를 선택하여도 괜찮다. 예를 들면, 금속 산화물막(112)으로서 산화 루테늄을 이용하고, 도전막(113)으로서 질화 탄탈륨을 이용하여, 가열 처리를 실시함으로써, 루테늄과 질화 탄탈륨의 적층 구조가 된다. 또한, 금속막(114a, 114b)과 도전막(113a, 113b)의 계면에서, 산화물막이 형성되지 않기 때문에 바람직하다. 또한, 도전막(113a, 113b)은, 질화 탄탈륨과 텅스텐의 적층 구조로 형성하여도 좋다.
또한, 금속막(114a, 114b)과 도전막(113a, 113b)이 동일 재료가 되도록 재료를 선택하였을 경우라도, 금속막(114a, 114b)은 금속 산화물막(112)이 환원됨으로써 형성된 막이며, 도전막(113a, 113b)은 성막된 막이기 때문에, 금속막(114a, 114b)과 도전막(113a, 113b)이 다른 물성을 나타내는 경우가 있다. 예를 들면, 금속막(114a, 114b)은 도전막(113a, 113b)보다 막밀도가 낮은 경우가 있다. 막밀도는, 예를 들면, X선반사율(XRR:X-ray Reflectometry) 법에 따라 측정하는 것이 가능하다.
본 실시형태에 의하면, 산화물 반도체막(103)에 접하는 금속 산화물막(112)을, 가열 처리에 의해 환원시킴으로써, 금속 산화물막(112)으로부터 산소가 방출되어 산화물 반도체막(103)에 공급할 수가 있다. 이에 의하여, 소스 전극층(116a) 및 드레인 전극층(116b)과 산화물 반도체막(103)의 계면에 있어서의 산소 결손을 저감할 수가 있다. 이에 의하여, 트랜지스터(110)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속 산화물막(112)이 환원되는 것에 의해 형성된 금속막(114)은, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(114) 중에 산소가 확산하기 어려운 막이 된다. 금속막(114a, 114b)을 소스 전극층(116a) 및 드레인 전극층(116b)으로서 이용함에 의해, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터(110)의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(103)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(114)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(103)과 소스 전극층(116a) 및 드레인 전극층(116b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 8)
본 실시형태에서는, 반도체 장치의 다른 한 형태에 대하여, 도 13을 참조하여 설명한다. 또한, 상기 실시형태와 동일 부분 또는 동일한 기능을 갖는 부분에 대해서는 반복 설명은 생략한다. 또한, 같은 개소의 상세한 설명은 생략한다.
도 13에 나타내는 트랜지스터(120)는 탑 게이트 구조의 트랜지스터의 일 예다. 도 13(A)은 트랜지스터(120)의 평면도이며, 도 13(B)은 도 13(A)의 I1-I2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 13(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(120)의 구성요소의 일부(예를 들면, 게이트 절연막(111) 등)를 생략하여 도시하고 있다.
도 13(A), 도 13(B)에 나타내는 트랜지스터(120)는, 절연 표면을 갖는 기판(100)상에 마련된 소스 전극층(116a) 및 드레인 전극층(116b)과, 소스 전극층(116a) 및 드레인 전극층(116b)상에 마련된 산화물 반도체막(103)과, 산화물 반도체막(103)상에 마련된 게이트 절연막(111)과, 게이트 절연막(111)상에 마련된 게이트 전극층(105)과, 게이트 전극층(105)상에 마련된 절연막(106)을 갖는다. 또한, 트랜지스터(120)를 덮도록, 층간 절연막(115)이 마련되어 있다.
산화물 반도체막(103)은, 게이트 전극층(105)과 중첩하는 영역에 마련된 채널 형성 영역(108)과, 채널 형성 영역(108)을 사이에 두고 마련된 도판트를 포함하는 영역(107a, 107b)을 포함한다. 도판트를 포함하는 영역(107a, 107b)은, 채널 형성 영역(108)보다 저저항인 영역이다.
도 13(B)에 나타내는 바와 같이, 트랜지스터(120)는, 산화물 반도체막(103)과 접하는 소스 전극층(116a) 및 드레인 전극층(116b)이 적층 구조로 마련되어 있다. 소스 전극층(116a)은, 도전막(113a)과 금속막(114a)의 적층 구조, 드레인 전극층(116b)은 도전막(113b)과 금속막(114b)의 적층 구조다.
도 13에 나타내는 트랜지스터(120)에 있어서, 도 10에 나타내는 트랜지스터(110)와 다른 점은, 산화물 반도체막(103)과 소스 전극층(116a) 및 드레인 전극층(116b)이 접하는 위치이다. 즉, 도 10에 나타내는 트랜지스터(110)에서는, 산화물 반도체막(103)의 표면에서 소스 전극층(116a), 드레인 전극층(116b)이 접하고 있고, 도 13에 나타내는 트랜지스터(120)에서는, 산화물 반도체막(103)의 하면에서 소스 전극층(116a), 드레인 전극층(116b)이 접하고 있다.
산화물 반도체막(103)과 접하는 금속막(114a, 114b)은, 산화물 반도체막(103)으로부터 산소를 뽑아내는 것을 방지하기 위해서, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는(몰리브덴의 산화 반응의 깁스 자유에너지보다 높은) 금속이 이용되고 있다. 구체적으로는, 동, 은, 루테늄, 이리듐 등이다. 금속막(114a, 114b)으로서 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 금속을 이용함에 의해, 산화물 반도체막(103)의 산소 결손이 증대하는 것을 억제할 수가 있다.
또한, 금속막(114a, 114b)은, 산화물 반도체막(103)보다 산화하기 어렵고, 금속막(114a, 114b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(103)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(114a, 114b)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(103)과 소스 전극층(116a) 및 드레인 전극층(116b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 금속막(114a, 114b)과 적층하여 마련되는 도전막(113a, 113b)은, 금속막(114a, 114b)과의 계면에서 산화물막이 형성되지 않는 재료인 것이 바람직하다. 도전막(113a, 113b)에 이용할 수가 있는 재료로서는, 금속막(114a, 114b)에 이용할 수가 있는 재료에 추가하여, 금, 백금, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도전막(113a, 113b)은 단층 구조 또는 적층 구조로 구성된다. 적층 구조인 경우, 예를 들면, 질화 탄탈륨막과 텅스텐막으로 구성할 수가 있다.
도 13에 나타내는 트랜지스터(120)에 있어서, 소스 전극층(116a) 및 드레인 전극층(116b)은, 금속막(114a, 114b)과 도전막(113a, 113b)이 동일 재료가 되도록 구성되었을 경우에 대하여 나타내지만, 금속막(114a, 114b)과 도전막(113a, 113b)이 서로 다른 재료가 되도록 구성되어 있어도 괜찮다.
또한, 도 13에 나타내는 트랜지스터(120)에 있어서, 금속막(114a, 114b) 중에, 일부에 금속 산화물이 형성되어 있어도 좋다. 예를 들면, 금속막(114a, 114b)이 루테늄인 경우, 일부에 산화 루테늄이 형성되어 있어도 괜찮다. 금속막(114a, 114b)의 일부에 산화 루테늄이 형성되어 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층(116a) 및 드레인 전극층(116b)에 고저항 성분은 형성되지 않기 때문에 바람직하다.
또한, 기판(100)상에 있어서, 소스 전극층(116a)과 드레인 전극층(116b)의 사이에는, 섬형상의 절연막(121)이 마련되어 있다. 또한, 섬형상의 절연막(121)은, 산화물 반도체막(103)의 채널 형성 영역(108)과 중첩하는 영역에 마련되어 있다.
절연막(121)은, 예를 들면, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 질화 실리콘, 질화 알루미늄, 질화 산화 실리콘, 또는 질화 산화 알루미늄 등의 무기 절연 재료를 이용하여, 단층 구조 또는 적층 구조로 형성된다.
또한, 절연막(121)(절연막(121)이 적층 구조인 경우는, 산화물 반도체막(103)과 접하는 막)을, 산소를 많이 포함한 상태로 하면, 산화물 반도체막(103)에 산소를 공급하는 공급원으로서 매우 적합하게 기능시킬 수가 있다.
이상 설명한 바와 같이, 산화물 반도체막(103)에 접하는 금속막(114a, 114b)으로서 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는(적어도 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속을 이용함에 의해, 산화물 반도체막(103)으로부터 산소를 뽑아내는 것을 방지할 수가 있다. 이에 의해, 소스 전극층(116a) 및 드레인 전극층(116b)과 산화물 반도체막(103)의 계면에 있어서의 산소 결손이 증대하는 것을 억제하여, 트랜지스터의 스레숄드 전압의 변동을 억제할 수가 있다.
또한, 금속막(114a, 114b)은, 산화물 반도체막(103)보다 산화하기 어렵고, 금속막(114a, 114b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 9)
본 실시형태에서는, 도 13에 나타내는 트랜지스터(120)를 갖는 반도체 장치의 제작 방법의 일 예에 대하여, 도 14를 참조하여 설명한다. 또한, 실시형태 7에 나타내는 트랜지스터(110)의 제작 방법과 다른 점은, 절연막(121), 소스 전극층(116a), 드레인 전극층(116b)의 형성 방법이다. 따라서, 실시형태 7과 동일한 공정의 상세한 설명은 생략한다.
우선, 기판(100)상에, 섬형상의 절연막(121)이 되는 절연막을 형성한다.
절연막은, 기초막으로서 기능하는 절연막(101)과 동일한 재료 및 방법으로 형성할 수가 있다. 또한, 절연막의 막두께는, 나중에 형성되는 소스 전극층(116a), 드레인 전극층(116b)의 막두께에 따라서 설정할 수 있다.
다음으로, 포토리소그라피 공정에 의해 절연막상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여 섬형상의 절연막(121)을 형성한다. 섬형상의 절연막(121)을 형성한 후, 레지스트 마스크를 제거한다.
다음으로, 기판(100) 및 절연막(121)상에, 나중에 소스 전극층 및 드레인 전극층(이와 동일한 층에서 형성되는 배선을 포함한다)이 되는 도전막(113) 및 금속 산화물막(112)을 형성한다(도 14(A) 참조).
도전막(113)은, 나중의 가열 처리에 견딜 수 있는 재료를 이용하면 좋다. 또한, 나중의 가열 처리에 의하여, 금속 산화물막(112)과의 계면에, 산화물막을 형성하지 않는 재료로 형성하는 것이 바람직하다. 도전막(113)으로서는, 예를 들면, 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도전막(113)은, 금속 산화물막보다 두껍게 마련하는 것이 바람직하며, 단층 구조 또는 적층 구조로 성막된다. 적층 구조로 하는 경우에는, 텅스텐막상에 질화 탄탈륨막을 형성하여도 좋다.
도전막(113)의 막두께는, 50 nm이상 600 nm 이하로 한다. 또한, 도전막(113)은 스퍼터링법, 플라즈마 CVD법 등을 적절히 이용하여 형성할 수가 있다.
본 실시형태에서는, 도전막(113)으로서 스퍼터링법에 의하여, 막두께 200 nm의 루테늄을 성막한다.
금속 산화물막으로서 산화물 반도체막(103)보다도 환원성이 높은 금속 산화물막을 이용한다. 산화물 반도체막(103)보다도 환원성이 높은 금속 산화물막이란, 도 9에 나타내는 바와 같이, 산화 인듐, 산화 갈륨, 산화 아연, 및 산화 주석보다도 환원성이 높은(즉, 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속 산화물이면 좋다. 구체적으로는, 산화동, 산화은, 산화 루테늄, 산화 이리듐 등을 들 수 있다. 금속 산화물막(112)은 단층 구조 또는 적층 구조로 성막된다.
금속 산화물막(112)의 막두께는, 1 nm이상 50 nm 이하, 바람직하게는 1 nm이상 30 nm 이하, 보다 바람직하게는 5 nm이상 10 nm 이하로 한다. 또한, 금속 산화물막(112)은 스퍼터링법, 플라즈마 CVD법 등을 적절히 이용하여 형성할 수가 있다.
본 실시형태에서는, 금속 산화물막(112)으로서, 스퍼터링법에 의하여, 막두께 10 nm의 산화 루테늄을 성막한다.
다음으로, 도전막(113)상에, 포토리소그라피 공정에 의해 레지스트 마스크를 형성하여, 도전막(113) 및 금속막(114)에 선택적으로 에칭을 실시함에 의해, 소스 전극층 및 드레인 전극층의 채널폭 방향의 가공을 실시한다.
다음으로, 도전막(113) 및 금속 산화물막(112)에, 절연막(121)이 노출될 때까지, 연마 처리를 실시한다. 이에 의하여, 도전막(113) 및 금속 산화물막(112)의 일부를 제거함으로써, 도전막(113a, 113b), 및 금속 산화물막(112a, 112b)을 형성한다(도 14(B) 참조).
연마 처리로서 화학적 기계 연마(Chemical Mechanical Polishing:CMP) 법을 이용할 수가 있지만, 다른 절삭(연삭, 연마) 방법을 이용하여도 괜찮다. 또한, 연마 처리를 실시한 후, 건식 에칭법이나 플라즈마 처리(역플라즈마 처리) 등을 실시함으로써, 연마 처리 표면의 평탄화를 향상시킬 수가 있다.
이 때, 절연막(121), 금속 산화물막(112a, 112b) 표면에 있어서의 평균면 조도(Ra)를, 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하로 해두는 것이 바람직하다.
다음으로, 절연막(121), 금속 산화물막(112a, 112b)상에, 산화물 반도체막(102)을 형성한다(도 14(C) 참조).
본 실시형태에 있어서, 산화물 반도체막(102)으로서 AC전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법을 이용하여 막두께 10 nm의 In-Ga-Zn계 산화물막(IGZO막)을 성막한다.
다음으로, 산화물 반도체막(103), 금속 산화물막(112a, 112b)에 가열 처리를 실시한다(도 14(D) 참조). 금속 산화물막(112)과 산화물 반도체막(103)이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막(112)으로부터 산소가 방출되어 산화물 반도체막(103)에 공급된다. 산화물 반도체막(103)에 산소가 공급됨에 의해, 산화물 반도체막(103) 중의 산소 결손을 저감할 수가 있다. 또한, 산화물 반도체막(103)보다도 환원성이 높은 금속 산화물막(112)은 환원되어 금속막(114)이 형성된다.
또한, 도 14(C)에 있어서, 금속 산화물막(112a, 112b)이 모두 금속막(114a, 114b)으로 환원되는 경우에 대하여 설명하였지만, 금속 산화물막(112a, 112b)과 산화물 반도체막(103)의 계면 부근만이 환원되어 금속막(114a, 114b)가 되고, 계면 부근 이외에서는 금속 산화물막(112a, 112b)이 남아 있어도 괜찮다. 예를 들면, 금속 산화물막(112a, 112b)으로서 산화 루테늄을 이용하였을 경우, 계면 부근만이 환원되어 루테늄이 되며, 계면 부근 이외에서는 산화 루테늄이 남아 있어도 괜찮다. 계면 부근 이외에서는 산화 루테늄이 남아 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층 및 드레인 전극층에 고저항 성분은 형성되지 않기 때문에 바람직하다.
또한, 금속 산화물막(112a, 112b)이 환원되는 것에 의해 형성된 금속막(114a, 114b)은, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(114a, 114b) 중에 산소가 확산하기 어려운 막이 된다.
본 실시형태에서는, GRTA 장치에 의하여, 650℃, 1분 ~ 5분간, 가열 처리를 실시하면 좋다. 또한, 전기로에 의하여, 500℃, 30분 ~ 1시간, 가열 처리를 실시한다.
다음으로, 실시형태 7에 나타내는 도 11(B) 내지 도 11(E)의 공정에 따라, 섬형상의 산화물 반도체막(103)을 형성하고, 산화물 반도체막(103)상에 절연막을 형성하며, 절연막상에 게이트 전극층(105) 및 절연막(106)을 적층하여 형성한다. 다음으로, 게이트 전극층(105) 및 절연막(106)을 마스크로 하여 산화물 반도체막(103)에 불순물을 첨가함으로써, 산화물 반도체막(103)에, 게이트 전극층(105)과 중첩하는 영역에 마련된 채널 형성 영역(108)과, 채널 형성 영역(108)을 사이에 두고 마련된 도판트를 포함하는 영역(107a, 107b)을 형성한다.
또한, 이 후, 도 12(A)의 공정에 따라, 산화물 반도체막(103), 절연막(106) 등을 덮도록 절연막을 형성하고, 그 절연막을 에칭하여 사이드월 절연막(109a, 109b)을 형성한다. 게다가 게이트 전극층(105) 및 사이드월 절연막(109a, 109b)을 마스크로 하여 절연막(101)을 에칭하여, 게이트 절연막(111)을 형성하여도 좋다.
다음으로, 산화물 반도체막(103), 절연막(106) 등을 덮도록, 절연막을 형성하여, 연마 처리를 실시함에 의해, 층간 절연막(115)을 형성한다(도 14(F) 참조).
이상의 공정에 의하여, 트랜지스터(120)를 제작할 수가 있다.
본 실시형태에 의하면, 산화물 반도체막(103)에 접하는 금속 산화물막(112)을, 가열 처리에 의해 환원시킴으로써, 금속 산화물막(112)으로부터 산소가 방출되어 산화물 반도체막(103)에 공급할 수가 있다. 이에 의하여, 소스 전극층(116a) 및 드레인 전극층(116b)과 산화물 반도체막(103)의 계면에 있어서의 산소 결손을 저감할 수가 있다. 이에 의하여, 트랜지스터(110)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속 산화물막(112)이 환원되는 것에 의해 형성된 금속막(114)은, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(114) 중에 산소가 확산하기 어려운 막이 된다. 금속막(114a, 114b)을 소스 전극층(116a) 및 드레인 전극층(116b)으로서 이용함에 의해, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터(110)의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(103)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(114)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(103)과 소스 전극층(116a) 및 드레인 전극층(116b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 10)
본 실시형태에서는, 반도체 장치의 다른 한 형태에 대하여, 도 15를 참조하여 설명한다. 또한, 상기 실시형태와 동일 부분 또는 동일한 기능을 갖는 부분에 대해서는, 반복 설명은 생략한다.
도 15에 나타내는 트랜지스터(130)는 탑 게이트 구조의 트랜지스터의 일 예이다. 도 15(A)는 트랜지스터(130)의 평면도이며, 도 15(B)는 도 15(A)의 J1-J2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 15(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(120)의 구성요소의 일부(예를 들면, 게이트 절연막(111) 등)를 생략하여 도시하고 있다.
도 15(A), 도 15(B)에 나타내는 트랜지스터(130)은, 절연 표면을 갖는 기판(100)상에 마련된 산화물 반도체막(103)과, 산화물 반도체막(103)과 접하는 소스 전극층(116a), 드레인 전극층(116b)과, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)상에 마련된 게이트 절연막(111)과, 게이트 절연막(111)상에 산화물 반도체막(103)과 중첩하는 영역에 마련된 게이트 전극층(105)을 갖는다. 또한, 기판(100)과 산화물 반도체막(103)의 사이에는 기초막으로서 기능하는 절연막(101)이 마련되고, 트랜지스터(130)을 덮도록 층간 절연막(115)이 마련되어 있다.
도 15(A), 도 15(B)에 나타내는 트랜지스터(130)는, 산화물 반도체막(103)과 접하는 소스 전극층(116a) 및 드레인 전극층(116b)이 적층 구조로 구성되어 있다. 소스 전극층(116a)은 금속막(114a)과 도전막(113a)의 적층 구조, 드레인 전극층(116b)은 금속막(114b)과 도전막(113b)의 적층 구조다.
산화물 반도체막(103)과 접하는 금속막(114a, 114b)은, 산화물 반도체막(103)으로부터 산소를 뽑아내는 것을 방지하기 위해서, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는(몰리브덴의 산화 반응의 깁스 자유에너지보다 높은) 금속이 이용되고 있다. 구체적으로는, 동, 은, 루테늄, 이리듐 등이다. 금속막(114a, 114b)으로서 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 금속을 이용함에 의해, 산화물 반도체막(103)의 산소 결손이 증대하는 것을 억제할 수가 있다.
또한, 금속막(114a, 114b)은, 산화물 반도체막(103)보다 산화하기 어렵고, 금속막(114a, 114b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(103)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(114a, 114b)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(103)과 소스 전극층(116a) 및 드레인 전극층(116b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 금속막(114a, 114b)과 적층하여 마련되는 도전막(113a, 113b)은, 금속막(114a, 114b)과의 계면에서 산화물막이 형성되지 않는 재료인 것이 바람직하다. 도전막(113a, 113b)에 이용할 수가 있는 재료로서는, 금속막(114a, 114b)에 이용할 수가 있는 재료에 추가하여, 금, 백금, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 질화 탄탈륨 등을 들 수 있다. 도전막(113a, 113b)은 단층 구조 또는 적층 구조로 구성된다. 적층 구조인 경우, 예를 들면, 질화 탄탈륨막과 텅스텐막으로 구성할 수가 있다.
도 15에 나타내는 트랜지스터(130)에 있어서, 소스 전극층(116a) 및 드레인 전극층(116b)은, 금속막(114a, 114b)과 도전막(113a, 113b)이 동일 재료가 되도록 구성되었을 경우에 대하여 나타내지만, 금속막(114a, 114b)과 도전막(113a, 113b)이 서로 다른 재료가 되도록 구성되어 있어도 괜찮다.
또한, 도 15에 나타내는 트랜지스터(130)에 있어서, 금속막(114a, 114b) 중에, 일부에 금속 산화물이 형성되어 있어도 좋다. 예를 들면, 금속막(114a, 114b)이 루테늄인 경우, 일부에 산화 루테늄이 형성되어 있어도 괜찮다. 금속막의 일부에 산화 루테늄이 형성되어 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층(116a) 및 드레인 전극층(116b)에 고저항 성분은 형성되지 않기 때문에 바람직하다.
다음으로, 도 15에 나타내는 트랜지스터(130)와 일부 다른 트랜지스터에 대하여, 도 16을 참조하여 설명한다.
도 16(A)은, 트랜지스터(140)의 평면도이며, 도 16(B)은, 도 16(A)의 K1-K2에 있어서의 단면도(채널길이 방향의 단면도)다. 또한, 도 16(A)에서는, 번잡하게 되는 것을 피하기 위해, 트랜지스터(140)의 구성요소의 일부(예를 들면, 게이트 절연막(111) 등)를 생략하여 도시하고 있다.
도 16(B)에 나타내는 바와 같이, 트랜지스터(140)는, 산화물 반도체막(103)과 접하는 소스 전극층(116a) 및 드레인 전극층(116b)이 적층 구조로 마련되어 있다. 소스 전극층(116a)은 도전막(113a)과 금속막(114a)의 적층 구조, 드레인 전극층(116b)은 도전막(113b)과 금속막(114b)의 적층 구조다.
도 16에 나타내는 트랜지스터(140)에 있어서, 도 15에 나타내는 트랜지스터(130)와 다른 점은, 산화물 반도체막(103)과 소스 전극층(116a) 및 드레인 전극층(116b)이 접하는 위치이다. 즉, 도 15에 나타내는 트랜지스터(130)에서는, 산화물 반도체막(103)의 표면에서 소스 전극층(116a), 드레인 전극층(116b)이 접하고 있고, 도 16에 나타내는 트랜지스터(140)에서는, 산화물 반도체막(103)의 하면에서 소스 전극층(116a), 드레인 전극층(116b)이 접하고 있다.
또한, 도 16(B)에 나타내는 바와 같이, 도전막(113a, 113b)의 측면은, 산화물 반도체막(103)과 접하고 있다. 그 때문에, 도전막(113a, 113b)은, 금, 백금, 질화 티타늄, 질화 몰리브덴, 질화 탄탈륨을 이용하는 것이 보다 바람직하다.
이상 설명한 바와 같이, 산화물 반도체막(103)에 접하는 금속막(114a, 114b)으로서 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는(적어도 인듐, 갈륨, 아연, 및 주석의 산화 반응의 깁스 자유에너지보다 높은) 금속을 이용함에 의해, 산화물 반도체막(103)으로부터 산소를 뽑아내는 것을 방지할 수가 있다. 이에 의해, 소스 전극층(116a) 및 드레인 전극층(116b)과 산화물 반도체막(103)의 계면에 있어서의 산소 결손이 증대하는 것을 억제하여, 트랜지스터의 스레숄드 전압의 변동을 억제할 수가 있다.
또한, 금속막(114a, 114b)은, 산화물 반도체막(103)보다 산화하기 어렵고, 금속막(114a, 114b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 11)
본 실시형태에서는, 도 16에 나타내는 트랜지스터(140)를 갖는 반도체 장치의 제작 방법의 일 예에 대하여, 도 17을 참조하여 설명한다. 또한, 실시형태 7과 동일한 공정의 상세한 설명은 생략한다.
우선, 기판(100)상에 절연막(101)을 형성하고, 절연막(101)상에, 소스 전극층 및 드레인 전극층(이와 동일한 층에서 형성되는 배선을 포함한다)이 되는 도전막(113)과 금속 산화물막(112)을 적층하여 형성한다(도 17(A) 참조).
다음으로, 금속 산화물막(112)상에, 포토리소그라피 공정에 의해 레지스트 마스크를 형성하고, 에칭함으로써, 금속 산화물막(112a, 112b), 도전막(113a, 113b)를 형성한다(도 17(B) 참조).
다음으로, 금속 산화물막(112a, 112b)상에 산화물 반도체막(102)을 형성한다(도 17(C) 참조).
다음으로, 산화물 반도체막(102), 금속 산화물막(112a, 112b), 도전막(113a, 113b)에 가열 처리를 실시한다(도 17(D) 참조). 금속 산화물막(112a, 112b)과 산화물 반도체막(102)이 접촉한 상태에서 가열 처리를 실시함으로써, 금속 산화물막(112a, 112b)으로부터 산소가 방출되어 산화물 반도체막(102)에 공급된다. 산화물 반도체막(102)에 산소가 공급됨에 의해, 산화물 반도체막(102) 중의 산소 결손을 저감할 수가 있다. 또한, 산화물 반도체막(102)보다도 환원성이 높은 금속 산화물막(112a, 112b)은 환원되어 금속막(114)이 형성된다.
또한, 도 17(D)에 있어서, 금속 산화물막(112a, 112b)이 모두 금속막(114a, 114b)으로 환원되는 경우에 대하여 설명하였지만, 금속 산화물막(112a, 112b)과 산화물 반도체막(102)의 계면 부근만이 환원되어 금속막(114a, 114b)이 되고, 계면 부근 이외에서는 금속 산화물막(112a, 112b)이 남아 있어도 괜찮다. 예를 들면, 금속 산화물막(112a, 112b)으로서 산화 루테늄을 이용하였을 경우, 계면 부근만이 환원되어 루테늄이 되며, 계면 부근 이외에서는 산화 루테늄이 남아 있어도 괜찮다. 계면 부근 이외에서는 산화 루테늄이 남아 있었다고 하더라도, 산화 루테늄의 저항율은 3.5×10-5［cmΩ］(300 K)이며, 소스 전극층 및 드레인 전극층에 고저항 성분은 형성되지 않기 때문에 바람직하다.
또한, 금속 산화물막(112a, 112b)이 환원되는 것에 의해 형성된 금속막(114a, 114b)은, 산화물 반도체막(102)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(114a, 114b) 중에 산소가 확산하기 어려운 막이 된다.
다음으로, 산화물 반도체막(102)상에, 포토리소그라피 공정에 의해 레지스트 마스크를 형성하고, 에칭을 실시함으로써, 산화물 반도체막(103)을 형성한다. 그 후, 소스 전극층(116a), 드레인 전극층(116b), 산화물 반도체막(103)상에 게이트 절연막(111)을 형성한다(도 17(E) 참조).
다음으로, 게이트 절연막(111)상에, 게이트 전극층(이와 동일한 층에서 형성되는 배선을 포함한다)이 되는 도전막을 형성한다. 그 후, 도전막상에, 포토리소그라피 공정에 의해 레지스트 마스크를 형성하고, 에칭을 실시함으로써, 게이트 전극층(105)을 형성한다. 마지막으로, 게이트 절연막(111) 및 게이트 전극층(105)상에, 층간 절연막(115)을 형성한다.
이상의 공정에 의하여, 트랜지스터(140)를 제작할 수가 있다(도 17(F) 참조).
본 실시형태에서는, 산화물 반도체막을 섬형상으로 가공하기 전에, 가열 처리를 실시하는 경우에 대하여 설명하였지만, 본 발명의 일 태양은 이에 한정되지 않는다. 예를 들면, 산화물 반도체막을 섬형상으로 가공한 후에, 가열 처리를 실시하여도 괜찮다.
또한, 본 실시형태에서는, 금속막(114a, 114b)과 도전막(113a, 113b)이 동일 재료가 되도록 재료를 선택하였지만, 금속막(114a, 114b)과 도전막(113a, 113b)이 서로 다른 재료가 되도록 재료를 선택하여도 괜찮다. 예를 들면, 금속 산화물막(112)으로서 산화 루테늄을 이용하고, 도전막(113)으로서 질화 탄탈륨을 이용하여, 가열 처리를 실시함으로써, 루테늄과 질화 탄탈륨의 적층 구조가 된다. 또한, 금속막(114a, 114b)과 도전막(113a, 113b)의 계면에서, 산화물막이 형성되지 않기 때문에 바람직하다. 또한, 도전막(113a, 113b)은, 텅스텐과 질화 탄탈륨의 적층 구조로 형성하여도 좋다.
또한, 금속막(114a, 114b)과 도전막(113a, 113b)이 동일 재료가 되도록 재료를 선택하였을 경우라도, 금속막(114a, 114b)은 금속 산화물막(112)이 환원됨으로써 형성된 막이며, 도전막(113a, 113b)은 성막된 막이기 때문에, 금속막(114a, 114b)과 도전막(113a, 113b)이 서로 다른 물성을 나타내는 경우가 있다. 예를 들면, 금속막(114a, 114b)은, 도전막(113a, 113b)보다, 막밀도가 낮은 경우가 있다. 막밀도는, 예를 들면, X선반사율(XRR:X-ray Reflectometry) 법에 따라 측정하는 것이 가능하다.
또한, 본 실시형태에서는, 소스 전극층(116a) 및 드레인 전극층(116b)을 금속막(114a, 114b)과 도전막(113a, 113b)으로 형성하는 경우에 대하여 설명하였지만, 본 발명의 일 태양은 이에 한정되지 않는다. 예를 들면, 도전막(113a, 113b)을 형성하지 않아도 좋다.
본 실시형태에 의하면, 산화물 반도체막(103)에 접하는 금속 산화물막(112a, 112b)을, 가열 처리에 의해 환원시킴으로써, 금속 산화물막(112a, 112b)으로부터 산소가 방출되어 산화물 반도체막(103)에 공급할 수가 있다. 이에 의하여, 소스 전극층(116a) 및 드레인 전극층(116b)과 산화물 반도체막(103)의 계면에 있어서의 산소 결손을 저감할 수가 있다. 이에 의하여, 트랜지스터(140)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속 산화물막(112a, 112b)이 환원되는 것에 의해 형성된 금속막(114a, 114b)은, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는 막이 된다. 즉, 금속막(114a, 114b) 중에 산소가 확산하기 어려운 막이 된다. 금속막(114a, 114b)을, 소스 전극층(116a) 및 드레인 전극층(116b)으로서 이용함에 의해, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터(140)의 온 전류의 저하를 억제할 수가 있다.
또한, 산화물 반도체막(103)의 전자 친화력에 대하여, ±0.2 eV의 일함수를 갖는 금속막(114)(예를 들면, 동, 은, 루테늄 등)을 선택함으로써, 산화물 반도체막(103)과 소스 전극층(116a) 및 드레인 전극층(116b)의 컨택트 저항을 저감할 수가 있기 때문에 바람직하다. 이에 의해서도, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 12)
본 실시형태에서는, 앞의 실시형태 중의 어딘가에 나타낸 트랜지스터를 이용하여 표시 기능을 갖는 반도체 장치(표시장치라고도 한다)를 제작할 수가 있다. 또한, 트랜지스터를 포함한 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판상에 일체로 형성하여, 시스템 온 패널을 형성할 수가 있다.
도 18(A)에 있어서, 제 1 기판(4001)상에 마련된 화소부(4002)를 둘러싸도록 하여, 시일재(4005)가 마련되며, 제 2 기판(4006)에 의해 봉지되어 있다. 도 18(A)에 있어서는, 제 1 기판(4001)상의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도로 준비된 기판상에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한, 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에게 주어지는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a, 4018b)로부터 공급되고 있다.
도 18(B), 및 도 18(C)에 있어서, 제 1 기판(4001)상에 마련된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 마련되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 상에 제 2 기판(4006)이 마련되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의하여, 표시 소자와 함께 봉지되어 있다. 도 18(B), 및 도 18(C)에 있어서는, 제 1 기판(4001)상의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도로 준비된 기판상에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 18(B), 및 도 18(C)에 있어서는, 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에게 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
또한, 도 18(B), 및 도 18(C)에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하여, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 괜찮고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 괜찮다.
또한, 별도로 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수가 있다. 도 18(A)은 COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 18(B)은 COG 방법에 의해 신호선 구동 회로(4003)을 실장하는 예이며, 도 18(C)은 TAB 방법에 의해 신호선 구동 회로(4003)을 실장하는 예이다.
또한, 표시장치는, 표시 소자가 봉지된 상태에 있는 패널과, 그 패널에 컨트롤러를 포함한 IC등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서중에 있어서의 표시장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함한다)을 가리킨다. 또한, 커넥터, 예를 들면, FPC 혹은 TAB 테이프 혹은 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 마련된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
또한, 제 1 기판상에 마련된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 가지고 있으며, 앞의 실시형태에 나타낸 트랜지스터를 적용할 수가 있다.
표시장치에 마련되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광소자(발광 표시 소자라고도 한다)를 이용할 수가 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수가 있다.
또한, 반도체 장치의 한 형태에 대하여, 도 18 내지 도 20을 이용하여 설명한다. 도 20은, 도 18(B)의 일점쇄선 M-N에 있어서의 단면도에 상당한다.
도 20에 나타내는 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지고 있으며, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
접속 단자 전극(4015)은, 제 1 전극층(4030)과 동일한 도전막으로부터 형성되며, 단자 전극(4016)은, 트랜지스터(4040, 4011)의 소스 전극층 및 드레인 전극층과 동일한 금속막 및 도전막으로 형성되어 있다.
또한, 제 1 기판(4001)상에 마련된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수 가지고 있으며, 도 20에서는 화소부(4002)에 포함되는 트랜지스터(4040)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 20(A)에서는 트랜지스터(4040, 4011)상에는 절연막(4020)이 마련되고, 도 20(B)에서는 게다가 절연막(4021)이 마련되어 있다.
트랜지스터(4010, 4011)로서는, 앞의 실시형태에서 나타낸 트랜지스터를 적용할 수가 있다. 본 실시형태에서는, 실시형태 1에서 나타낸 트랜지스터(410)와 동일한 구조 및 제작 방법으로 얻어지는 트랜지스터를 적용하는 예를 나타낸다.
실시형태 1에서 나타낸 트랜지스터(410)와 동일한 구조 및 제작 방법으로 얻어지는 트랜지스터(4010, 4011)는, 산화물 반도체막상에, 산화물 반도체막보다도 환원성이 높은 금속 산화물막 및 도전막을 성막한 후, 가열 처리를 실시함으로써, 금속 산화물막을 환원하여 금속막으로 하고 있다. 이 때, 산화물 반도체막보다도 환원성이 높은 금속 산화물막으로부터 산소가 방출되어 산화물 반도체막에 공급할 수가 있다. 이에 의하여, 소스 전극층 및 드레인 전극층과 산화물 반도체막의 계면에 있어서의 산소 결손을 저감하여, 트랜지스터(4010, 4011)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막 중에 고저항 성분이 형성되는 것을 방지할 수 있기 때문에, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감할 수가 있다. 이에 의하여, 트랜지스터(4010, 4011)의 온 전류의 저하를 억제할 수가 있다.
따라서, 도 18 및 도 20에서 나타내는 본 실시형태의 산화물 반도체막을 이용한 안정된 전기 특성을 갖는 트랜지스터(4010, 4011)를 포함한 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수가 있다.
또한, 구동 회로용의 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 도전층을 더 마련하여도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 겹치는 위치에 마련함에 의해, 바이어스-열스트레스 시험(BT시험) 전후에 있어서의 트랜지스터(4011)의 스레숄드 전압의 변화량을 더욱 저감할 수가 있다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층과 같아도 좋고, 달라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0 V, 혹은 플로팅 상태라도 괜찮다.
또한, 그 도전층은 외부의 전기장을 차폐한다, 즉 외부의 전기장이 내부(트랜지스터를 포함한 회로부)에 작용하지 않게 하는 기능(특히, 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의하여, 정전기 등의 외부의 전기장의 영향에 의해 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수가 있다.
화소부(4002)에 마련된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 할 수가 있으면 특별히 한정되지 않고, 여러 가지 표시 소자를 이용할 수가 있다.
도 20(A)에 표시 소자로서 액정 소자를 이용한 액정표시장치의 예를 나타낸다. 도 20(A)에 있어서, 표시 소자인 액정 소자(4013)은, 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 사이에 끼우도록 배향막으로서 기능하는 절연막(4032, 4033)이 마련되어 있다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 마련되며, 제 1 전극층(4030)과 제 2 전극층(4031)과는 액정층(4008)을 통하여 적층하는 구성으로 되어 있다.
또한, 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(4008)의 막두께(셀 갭)를 제어하기 위해서 마련되어 있다. 또한, 구상의 스페이서를 이용하여도 괜찮다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수가 있다. 이러한 액정 재료(액정 조성물)는, 조건에 따라서, 콜레스테릭상(cholesteric phase), 스멕틱상(smectic phase), 큐빅상, 키랄네마틱상(chiral nematic phase), 등방상(等方相) 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 이용하지 않는 블루상을 발현하는 액정 조성물을 이용하여도 괜찮다. 이 경우, 액정층(4008)과 제 1 전극층(4030) 및 제 2 전극층(4031)과는 접하는 구조가 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 온도 상승해가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은, 액정 및 키랄제를 혼합시킨 액정 조성물을 이용하여 발현시킬 수가 있다. 또한, 블루상이 발현하는 온도 범위를 넓히기 위해서, 블루상을 발현하는 액정 조성물에 중합성 모노머 및 중합 개시제 등을 첨가하여, 고분자 안정화시키는 처리를 실시하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 마련하지 않아도 좋기 때문에 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 일으켜지는 정전 파괴를 방지할 수가 있으며, 제작 공정 중의 액정표시장치의 불량이나 파손을 경감할 수가 있다. 따라서 액정표시장치의 생산성을 향상시키는 것이 가능해진다. 산화물 반도체막을 이용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 이탈할 우려가 있다. 따라서 산화물 반도체막을 이용하는 트랜지스터를 갖는 액정표시장치에 블루상을 발현하는 액정 조성물을 이용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ωㅇcm이상이며, 바람직하게는 1×1011Ωㅇcm이상이며, 더욱 바람직하게는 1×1012Ωㅇcm이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은, 20℃에서 측정한 값으로 한다.
액정표시장치에 마련되는 보유 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정 기간 동안 전하를 보유할 수 있도록 설정된다. 보유 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에 개시하는 산화물 반도체막을 갖는 트랜지스터를 이용함에 의해, 각 화소에 있어서의 액정 용량에 대해서 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 보유 용량을 마련하면 충분하다.
본 명세서에 개시하는 산화물 반도체막을 이용한 트랜지스터는, 오프 상태에 있어서의 전류치(오프 전류치)를 낮게 제어할 수가 있다. 따라서, 화상 신호 등의 전기신호의 유지 시간을 길게 할 수가 있으며, 전원 온 상태에서는 쓰기 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수가 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 명세서에 개시하는 산화물 반도체막을 이용한 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 액정표시장치에 이용함에 의해, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판상에 형성할 수가 있다. 즉, 별도로 구동 회로로서 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 이용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수가 있다. 또한, 화소부에 있어도, 고속 구동이 가능한 트랜지스터를 이용함에 의해, 고화질의 화상을 제공할 수가 있다.
액정표시장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric LiquidCrystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수가 있다.
또한, 노멀리 블랙(normally black)형의 액정표시장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정표시장치로 하여도 좋다. 수직 배향 모드로서는, 몇 개인가 들고 있지만, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(AdVanced Super View) 모드 등을 이용할 수가 있다. 또한, VA형의 액정표시장치에도 적용할 수가 있다. VA형의 액정표시장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정표시장치는, 전압이 인가되어 있지 않을 때에 패널면에 대해서 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 정렬하도록 설계되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라고 하는 방법을 이용할 수가 있다.
또한, 표시장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 마련한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 이용하여도 괜찮다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 이용하여도 괜찮다.
또한, 화소부에 있어서의 표시 방식은, 프로그래시브 방식이나 인터레이스 방식 등을 이용할 수가 있다. 또한, 칼라 표시할 때에 화소로 제어하는 색요소로서는, RGB(R는 빨강, G는 초록, B는 파랑을 나타낸다)의 삼색에 한정되지 않는다. 예를 들면, RGBW(W는 흰색을 나타낸다), 또는 RGB에, 옐로우, 시안, 마젠타 등을 한 색 이상 추가한 것이 있다. 또한, 색요소의 도트마다 그 표시 영역의 크기가 차이가 나도 괜찮다. 다만, 개시하는 발명은 칼라 표시의 표시장치에 한정되는 것은 아니고, 흑백 표시의 표시장치에 적용할 수도 있다.
또한, 표시장치에 포함되는 표시 소자로서 전계 발광을 이용하는 발광소자를 적용할 수가 있다. 전계 발광을 이용하는 발광소자는, 발광재료가 유기 화합물인지, 무기 화합물인지에 따라서 구별되며, 일반적으로, 전자는 유기 EL소자, 후자는 무기 EL소자로 불리고 있다.
유기 EL소자는, 발광소자에게 전압을 인가함에 의하여, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함에 의하여, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광소자는, 전류 여기형의 발광소자로 불린다. 본 실시형태에서는, 발광소자로서 유기 EL소자를 이용하는 예를 나타낸다.
무기 EL소자는, 그 소자 구성에 의하여, 분산형 무기 EL소자와 박막형 무기 EL소자로 분류된다. 분산형 무기 EL소자는, 발광재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL소자는, 발광층을 유전체층 사이에 끼워 넣고, 게다가 그것을 전극 사이에 개재한 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형(局在型) 발광이다. 또한, 여기에서는, 발광소자로서 유기 EL소자를 이용하여 설명한다.
발광소자는 발광을 하기 위해서 적어도 한 쌍의 전극 중의 한쪽이 투광성이면 좋다. 그리고, 기판상에 트랜지스터 및 발광소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 하는 상면 사출이나, 기판측의 면으로부터 발광을 하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 하는 양면 사출 구조의 발광소자가 있으며, 어느 사출 구조의 발광소자라도 적용할 수가 있다.
도 19(A) 도 19(B) 및 도 20(B)에 표시 소자로서 발광소자를 고용한 발광 장치의 예를 나타낸다.
도 19(A)는 발광 장치의 평면도이며, 도 19(A) 중의 일점쇄선 V1-W1, V2-W2, 및 V3-W3에서 절단한 단면이 도 19(B)에 상당한다. 또한, 도 19(A)의 평면도에 있어서는, 전계 발광층(542) 및 제 2 전극층(543)은 생략하고 도시하지 않는다.
도 19에 나타내는 발광 장치는, 기판(500)상에, 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 가지고 있으며, 트랜지스터(510)는 발광소자(540)와 전기적으로 접속하고 있다. 또한, 도 19는 기판(500)을 통과하여 발광소자(540)로부터의 광을 방출하는 하면 사출형 구조의 발광 장치다.
트랜지스터(510)로서는, 앞의 실시형태에서 나타낸 트랜지스터를 적용할 수가 있다. 본 실시형태에서는, 실시형태 1에서 나타낸 트랜지스터(410)와 동일한 구조 및 제작 방법으로 얻어지는 트랜지스터를 적용하는 예를 나타낸다.
트랜지스터(510)는 게이트 전극층(511a, 511b), 게이트 절연막(502), 산화물 반도체막(512), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a, 513b)을 포함한다.
실시형태 1에서 나타낸 트랜지스터(410)와 동일한 구조 및 제작 방법으로 얻어지는 트랜지스터(510)는, 산화물 반도체막상에, 산화물 반도체막보다도 환원성이 높은 금속 산화물막 및 도전막을 성막한 후, 가열 처리를 실시함으로써, 금속 산화물막을 환원하여 금속막으로 하고 있다. 이 때, 산화물 반도체막보다도 환원성이 높은 금속 산화물막으로부터 산소가 방출되어 산화물 반도체막에 공급할 수가 있다. 이에 의하여, 소스 전극층 및 드레인 전극층과 산화물 반도체막의 계면에 있어서의 산소 결손을 저감하여, 트랜지스터(510)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막 중에 고저항 성분이 형성되는 것을 방지할 수 있기 때문에, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감할 수가 있다. 이에 의하여, 트랜지스터(510)의 온 전류의 저하를 억제할 수가 있다.
따라서, 도 19에서 나타내는 본 실시형태의 산화물 반도체막(512)을 이용한 안정된 전기 특성을 갖는 트랜지스터(510)를 포함한 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수가 있다.
용량 소자(520)는, 도전층(521a, 521b), 게이트 절연막(502), 산화물 반도체막(522), 도전층(523)을 포함하며, 도전층(521a, 521b)과 도전층(523)의 사이에, 게이트 절연막(502) 및 산화물 반도체막(522)을 개재하는 구성으로 함으로써 용량을 형성한다.
배선층 교차부(530)는, 게이트 전극층(511a, 511b)과 도전층(533)의 교차부이며, 게이트 전극층(511a, 511b)과 도전층(533)은, 사이에 게이트 절연막(502)을 개재하여 교차한다.
본 실시형태에 있어서는, 게이트 전극층(511a) 및 도전층(521a)으로서 막두께 30 nm의 티타늄막을 이용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막두께 200 nm의 동박막을 이용한다. 따라서, 게이트 전극층은 티타늄막과 동박막의 적층 구조가 된다.
산화물 반도체막(512, 522)으로서는 막두께 25 nm의 IGZO막을 이용한다.
트랜지스터(510), 용량 소자(520), 및 배선층 교차부(530)상에는 층간 절연막(504)가 형성되며, 층간 절연막(504)상에 있어서 발광소자(540)와 중첩하는 영역에 칼라 필터층(505)이 마련되어 있다. 층간 절연막(504) 및 칼라 필터층(505)상에는 평탄화 절연막으로서 기능하는 절연막(506)이 마련되어 있다.
절연막(506)상에 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)의 순서로 적층한 적층 구조를 포함한 발광소자(540)가 마련되어 있다. 발광소자(540)와 트랜지스터(510)는, 도전층(513a)에 이르는 절연막(506) 및 층간 절연막(504)에 형성된 개구에서, 제 1 전극층(541) 및 도전층(513a)과는 접함에 의해 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 그 개구를 덮도록 격벽(507)이 마련되어 있다.
층간 절연막(504)에는, 플라즈마 CVD법에 따른 막두께 200 nm이상 600 nm 이하의 산화 질화 실리콘막을 이용할 수가 있다. 또한, 절연막(506)에는 막두께 1500 nm의 감광성의 아크릴막, 격벽(507)에는 막두께 1500 nm의 감광성의 폴리이미드막을 이용할 수가 있다.
칼라 필터층(505)으로서는, 예를 들면, 유채색의 투광성 수지를 이용할 수가 있다. 유채색의 투광성 수지로서는, 감광성, 비감광성의 유기 수지를 이용할 수가 있지만, 감광성의 유기 수지층을 이용하면 레지스트 마스크수를 삭감할 수가 있기 때문에, 공정이 간략화하여 바람직하다.
유채색은, 흑색, 회색, 흰색 등의 무채색을 제외한 색이며, 칼라 필터층은, 착색된 유채색의 광만을 투과하는 재료로 형성된다. 유채색으로서는, 적색, 녹색, 청색 등을 이용할 수가 있다. 또한, 시안, 마젠타, 옐로우(노랑) 등을 이용하여도 괜찮다. 착색된 유채색의 광만을 투과한다는 것은, 칼라 필터층에 있어서의 투과광은, 그 유채색의 광의 파장에 피크를 갖는다고 하는 것이다. 칼라 필터층은, 포함시키는 착색 재료의 농도와 광의 투과율의 관계를 고려하여, 최적인 막두께를 적절히 제어하면 좋다. 예를 들면, 칼라 필터층(505)의 막두께는 1500 nm 이상 2000 nm 이하로 하면 좋다.
도 20(B)에 나타내는 발광 장치에 있어서는, 표시 소자인 발광소자(4513)는, 화소부(4002)에 마련된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한 발광소자(4513)의 구성은, 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 도시한 구성에 한정되지 않는다. 발광소자(4513)로부터 방출하는 광의 방향 등에 맞추어, 발광소자(4513)의 구성은 적절히 바꿀 수가 있다.
격벽(4510, 507)은, 유기 절연 재료, 또는 무기 절연 재료를 이용하여 형성한다. 특히 감광성의 수지 재료를 이용하여 제 1 전극층(4030, 541)상에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡율을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511, 542)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 것이라도 좋다.
발광소자(4513, 540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031, 543) 및 격벽(4510, 507)상에 보호막을 형성하여도 좋다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수가 있다.
또한, 발광소자(4513, 540)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 발광소자(4513, 540)을 덮는 유기 화합물을 포함하는 층을 증착법에 의해 형성하여도 좋다.
또한, 제 1 기판(4001), 제 2 기판(4006), 및 시일재(4005)에 의해 봉지된 공간에는 충전재(4514)가 마련되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않게 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수가 있으며, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수가 있다. 예를 들면 충전재로서 질소를 이용하면 좋다.
또한, 필요하면, 발광소자의 사출면에 편광판, 또는 원편광판(타원 편광판을 포함한다), 위상차판(λ/4판, λ/2판), 칼라 필터 등의 광학 필름을 적절히 마련하여도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 마련하여도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하고, 빛반사를 저감할 수 있는 안티글레어 처리를 실시할 수가 있다.
또한, 표시장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는, 전기 영동 표시장치(전기 영동 디스플레이)라고도 불리고 있으며, 종이와 동일한 읽기 쉬움, 다른 표시장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시장치는, 여러 가지 형태가 생각될 수 있지만, 플러스의 전하를 갖는 제 1 입자와 마이너스의 전하를 갖는 제 2 입자를 포함한 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽측에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하며, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 서로 다른 것(무색을 포함한다)으로 한다.
이와 같이, 전기 영동 표시장치는, 유전상수가 높은 물질이 높은 전계 영역으로 이동하는, 이른바 유전영동적 효과를 이용한 디스플레이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크로 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄할 수가 있다. 또한, 칼라 필터나 색소를 갖는 입자를 이용함에 의해 칼라 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네슨트 재료, 일렉트로크로믹 재료, 자기영동재료로부터 선택된 일종의 재료, 또는 이러한 복합재료를 이용하면 좋다.
또한, 전자 페이퍼로서, 트위스트볼 표시 방식을 이용하는 표시장치도 적용할 수가 있다. 트위스트볼 표시 방식이란, 흰색과 흑색으로 구분하여 칠해진 구형 입자를, 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 일으켜서 구형 입자의 방향을 제어함에 의하여, 표시를 행하는 방법이다.
또한, 도 18 내지 도 20에 있어서, 제 1 기판(4001, 500), 제 2 기판(4006)으로서는, 유리 기판 외에, 가요성을 갖는 기판도 이용할 수가 있으며, 예를 들면 투광성을 갖는 플라스틱 기판 등을 이용할 수가 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수가 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스텐레스 등의 금속 기판(금속 필름)을 이용하여도 괜찮다. 예를 들면, 알루미늄 호일이 PVF 필름이나 폴리에스테르 필름 사이에 개재된 구조의 시트를 이용할 수도 있다.
본 실시형태에서는, 절연막(4020)으로서 산화 알루미늄막을 이용한다. 절연막(4020)은 스퍼터링법이나 플라즈마 CVD법에 따라 형성할 수가 있다.
산화물 반도체막상에 절연막(4020)으로서 마련된 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021, 506)은, 아크릴계 수지, 폴리이미드계 수지, 벤조시클로부텐계 수지, 폴리아미드계 수지, 에폭시계 수지 등의, 내열성을 갖는 유기 재료를 이용할 수가 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(링유리), BPSG(인붕소 유리) 등을 이용할 수가 있다. 또한, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막을 형성하여도 좋다.
절연막(4021, 506)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코팅, 딥핑, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커텐 코터, 나이프 코터 등을 이용할 수가 있다.
표시장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 실시한다. 따라서 광이 투과하는 화소부에 마련되는 기판, 절연막, 도전막 등의 박막은 모두 가시광선의 파장 영역의 광에 대해서 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에 있어서는, 방출하는 광의 방향, 전극층이 마련되는 장소, 및 전극층의 패턴 구조에 따라서 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030, 541), 제 2 전극층(4031, 543)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타낸), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물, 그라펜 등의 투광성을 갖는 도전성 재료를 이용할 수가 있다.
또한, 제 1 전극층(4030, 541), 제 2 전극층(4031, 543)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈륨(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 동(Cu), 은(Ag) 등의 금속, 또는 그 합금, 혹은 그 금속 질화물로부터 한 개, 또는 복수종을 이용하여 형성할 수가 있다.
본 실시형태에 있어서는, 도 19에 나타내는 발광 장치는 하면 사출형이므로, 제 1 전극층(541)은 투광성, 제 2 전극층(543)은 반사성을 갖는다. 따라서, 제 1 전극층(541)에 금속막을 이용하는 경우는 투광성을 유지할 수 있는 정도로 막두께를 얇게, 제 2 전극층(543)에 투광성을 갖는 도전막을 이용하는 경우는, 반사성을 갖는 도전막을 적층하면 좋다.
또한, 제 1 전극층(4030, 541), 제 2 전극층(4031, 543)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함한 도전성 조성물을 이용하여 형성할 수가 있다. 도전성 고분자로서는, 이른바 π전자공역계 도전성 고분자를 이용할 수가 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 아닐린, 피롤 및 티오펜 중의 2종 이상으로 이루어지는 공중합체 혹은 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 마련하는 것이 바람직하다. 보호 회로는, 비선형 소자를 이용하여 구성하는 것이 바람직하다.
이상과 같이, 실시형태 1또는 실시형태 2에서 나타낸 트랜지스터를 적용함으로써, 여러 가지 기능을 갖는 반도체 장치를 제공할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 13)
실시형태 1 또는 실시형태 2에 나타낸 트랜지스터를 이용하여, 대상물의 정보를 읽어내는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수가 있다.
도 21(A)에, 이미지 센서 기능을 갖는 반도체 장치의 일 예를 나타낸다. 도 21(A)은 포토센서의 등가 회로이며, 도 21(B)은 포토센서의 일부를 나타내는 단면도이다.
포토다이오드(602)는, 한쪽의 전극이 포토다이오드 리셋트 신호선(658)에, 다른쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인 중의 한쪽이 포토센서 기준 신호선(672)에, 소스 또는 드레인 중의 다른쪽이 트랜지스터(656)의 소스 또는 드레인 중의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인 중의 다른쪽이 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 있어서의 회로도에 있어서, 산화물 반도체막을 이용하는 트랜지스터라고 명확하게 판명할 수 있도록, 산화물 반도체막을 이용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 21(A)에 있어서, 트랜지스터(640), 트랜지스터(656)는 앞의 실시형태에 나타낸 트랜지스터를 적용할 수 있으며, 산화물 반도체막을 이용하는 트랜지스터이다. 본 실시형태에서는, 실시형태 1에서 나타낸 트랜지스터(410)와 동일한 구조 및 제작 방법으로 얻어지는 트랜지스터를 적용하는 예를 나타낸다.
도 21(B)은, 포토센서에 있어서의 포토다이오드(602) 및 트랜지스터(640)를 나타내는 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 상에, 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 마련되어 있다. 포토다이오드(602), 트랜지스터(640) 상에는 접착층(608)을 이용하여 기판(613)이 마련되어 있다.
트랜지스터(640)상에는 절연막(631), 층간 절연막(633), 층간 절연막(634)이 마련되어 있다. 포토다이오드(602)는, 층간 절연막(633)상에 마련되며, 층간 절연막(633)상에 형성한 전극층(641a, 641b)과, 층간 절연막(634)상에 마련된 전극층(642)과의 사이에, 층간 절연막(633)측으로부터 순서대로 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)을 적층한 구조를 가지고 있다.
전극층(641b)는, 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속하며, 전극층(642)은 전극층(641a)을 개재하여 도전층(645)과 전기적으로 접속하고 있다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고 있으며, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기에서는, 제 1 반도체막(606a)로서 p형의 도전형을 갖는 반도체막과 제 2 반도체막(606b)으로서 고저항인 반도체막(i형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형의 포토다이오드를 예시하고 있다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함한 아몰퍼스 실리콘막에 의해 형성할 수가 있다. 제 1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들면 붕소(B))를 포함한 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4등을 이용하여도 괜찮다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 이용하여 그 아몰퍼스 실리콘막에 불순물 원소를 도입하여도 괜찮다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 실시함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 아몰퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 1 반도체막(606a)의 막두께는 10 nm이상 50 nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은 i형 반도체막(진성 반도체막)이며, 아몰퍼스 실리콘막에 의해 형성한다. 제 2 반도체막(606b)의 형성에는, 반도체 재료 가스를 이용하여, 아몰퍼스 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4등을 이용하여도 괜찮다. 제 2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 실시하여도 괜찮다. 제 2 반도체막(606b)의 막두께는 200 nm이상 1000 nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 포함한 아몰퍼스 실리콘막에 의해 형성한다. 제 3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들면 인(P))를 포함한 반도체 재료 가스를 이용하여, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 이용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4등을 이용하여도 괜찮다. 또한, 불순물 원소를 포함하지 않는 아몰퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 이용하여 그 아몰퍼스 실리콘막에 불순물 원소를 도입하여도 괜찮다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 실시함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 아몰퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 이용하면 좋다. 제 3 반도체막(606c)의 막두께는 20 nm이상 200 nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은, 아몰퍼스 반도체는 아니고, 다결정 반도체를 이용하여 형성하여도 좋고, 미소결정(세미 아몰퍼스(Semi Amorphous Semiconductor:SAS)) 반도체를 이용하여 형성하여도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형의 포토다이오드는 p형의 반도체막측을 수광면으로 하는 것이 좋은 특성을 나타낸다. 여기에서는, pin형의 포토다이오드가 형성되어 있는 기판(601)의 면으로부터 포토다이오드(602)가 받는 광(622)을 전기신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막측과는 반대의 도전형을 갖는 반도체막측으로부터의 광은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 이용하면 좋다. 또한, n형의 반도체막측을 수광면으로서 이용할 수도 있다.
절연막(631), 층간 절연막(633), 층간 절연막(634)으로서는, 절연성 재료를 이용하여, 그 재료에 따라서, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코팅, 딥핑, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 이용하여 형성할 수가 있다.
절연막(631)으로서는, 무기 절연 재료로서는, 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등의 산화물 절연막, 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 등의 질화물 절연막의 단층, 또는 적층을 이용할 수가 있다.
본 실시형태에서는, 절연막(631)으로서 산화 알루미늄막을 이용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법에 따라 형성할 수가 있다.
산화물 반도체막상에 절연막(631)으로서 마련된 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
층간 절연막(633, 634)으로서는, 표면 요철을 저감하기 위해 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633, 634)으로서는, 예를 들면 폴리이미드계 수지, 아크릴계 수지, 벤조시클로부텐계 수지, 폴리아미드계 수지, 에폭시계 수지 등의, 내열성을 갖는 유기 절연 재료를 이용할 수가 있다. 또한 상기 유기 절연 재료 외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(링유리), BPSG(인붕소 유리) 등의 단층, 또는 적층을 이용할 수가 있다.
포토다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 정보를 읽어낼 수가 있다. 또한, 피검출물의 정보를 읽어낼 때에 백라이트 등의 광원을 이용할 수가 있다.
실시형태 1에서 나타낸 트랜지스터(410)와 동일한 구조 및 제작 방법으로 얻어지는 트랜지스터(640)는, 산화물 반도체막상에, 산화물 반도체보다도 환원성이 높은 금속 산화물막 및 도전막을 성막한 후, 가열 처리를 실시함으로써, 금속 산화물막을 환원하여 금속막으로 하고 있다. 이 때, 산화물 반도체보다도 환원성이 높은 금속 산화물막으로부터 산소가 방출되어 산화물 반도체막에 공급할 수가 있다. 이에 의하여, 소스 전극층 및 드레인 전극층과 산화물 반도체막의 계면에 있어서의 산소 결손을 저감하여, 트랜지스터(640)의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막 중에 고저항 성분이 형성되는 것을 방지할 수 있기 때문에, 산화물 반도체막, 소스 전극층, 및 드레인 전극층에 기인하는 저항을 저감할 수가 있다. 이에 의하여, 트랜지스터(640)의 온 전류의 저하를 억제할 수가 있다.
따라서, 본 실시형태의 산화물 반도체막을 이용한 안정된 전기 특성을 갖는 트랜지스터(640)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수가 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 14)
본 실시형태에서는, 본 발명의 일 태양과 관련되는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며, 또한, 쓰기 회수에도 제한이 없는 반도체 장치의 일 예를, 도면을 이용하여 설명한다.
도 22는, 반도체 장치의 구성의 일 예이다. 도 22(A)에, 반도체 장치의 단면도를, 도 22(B)에 반도체 장치의 평면도를, 도 22(C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 22(A)는, 도 22(B)의 E1-E2에 있어서의 단면에 상당한다.
도 22(A) 및 도 22(B)에 나타내는 반도체 장치(메모리셀(512))는, 하부에 제 1 반도체 재료를 이용한 트랜지스터(210)를 가지며, 상부에 제 2 반도체 재료를 이용한 트랜지스터(550)를 갖는다. 트랜지스터(550)로서 실시형태 6에서 나타낸 트랜지스터(110)의 구조를 적용하고 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드갭을 갖는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수가 있다. 산화물 반도체 이외의 재료를 이용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
트랜지스터(210)에 이용하는 반도체 재료로서 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수가 있으며, 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용하여도 괜찮다. 이러한 반도체 재료를 이용한 트랜지스터는, 충분한 고속 동작이 가능하다.
또한, 상기 트랜지스터(210) 및 트랜지스터(550)는, 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수가 있는 것은 말할 필요도 없다. 또한, 정보를 유지하기 위해서 산화물 반도체를 이용한 실시형태 6에 나타내는 트랜지스터(110)를 트랜지스터(210)로서 이용하는 것 외에, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것에 한정할 필요는 없다.
도 22(A)에 있어서의 트랜지스터(210)는, 반도체 재료(예를 들면, 실리콘 등)를 포함한 기판(200)에 마련된 채널 형성 영역(216)과, 채널 형성 영역(216)을 사이에 두도록 마련된 불순물 영역(220a, 220b)과, 불순물 영역(220a, 220b)에 접하는 금속간 화합물 영역(224a, 224b)과, 채널 형성 영역(216)상에 마련된 게이트 절연막(208)과, 게이트 절연막(208)상에 마련된 게이트 전극층(209)을 갖는다. 또한, 도에 있어서, 명시적으로는 소스 전극층이나 드레인 전극층을 갖지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극층이나 드레인 전극층이라고 표현하는 일이 있다. 즉, 본 명세서에 있어서, 소스 전극층이라는 기재에는, 소스 영역이 포함될 수 있다.
기판(200)상에는 트랜지스터(210)를 둘러싸도록 소자 분리 절연막(206)이 마련되어 있으며, 트랜지스터(210)와 접하는 절연막(228)과, 절연막(228)과 접하는 절연막(230)이 마련되어 있다. 또한, 트랜지스터(210)에 있어서, 게이트 전극층(209)의 측면에 사이드월 절연막(측벽 절연막)을 마련하고, 불순물 농도가 다른 영역을 포함한 불순물 영역(220a, 220b)으로 하여도 좋다.
단결정 반도체 기판을 이용한 트랜지스터(210)는 고속 동작이 가능하다. 이 때문에, 해당 트랜지스터를 읽기용의 트랜지스터로서 이용함에 의해, 정보의 읽기를 고속으로 실시할 수가 있다. 본 실시형태에서는, 트랜지스터(210)와 접하는 절연막으로서, 절연막(228)과, 절연막(228)과 접하는 절연막(230)의 2층 구조로 하고 있다. 단, 트랜지스터(210)와 접하는 절연막은, 단층으로 하여도 좋고, 3층 이상의 적층으로 하여도 좋다. 트랜지스터(550) 및 용량 소자(551)의 형성전의 처리로서, 트랜지스터(210)상에 형성된 절연막에 CMP 처리를 실시하여, 평탄화한 절연막(228), 절연막(230)을 형성하고, 동시에 게이트 전극층(209)의 표면을 노출시킨다.
절연막(228), 절연막(230)은 각각, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 이용할 수가 있다. 절연막(228), 절연막(230)은, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수가 있다.
또한, 폴리이미드계 수지, 아크릴계 수지, 벤조시클로부텐계 수지 등의 유기 재료를 이용할 수가 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k재료) 등을 이용할 수가 있다. 유기 재료를 이용하는 경우, 스핀 코팅법, 인쇄법 등의 습식법에 따라 절연막(228), 절연막(230)을 형성하여도 좋다.
또한, 본 실시형태에 있어서, 절연막(228)으로서 질화 실리콘막, 절연막(230)으로서 산화 실리콘막을 이용한다.
절연막(230) 표면에 있어서, 산화물 반도체막(103) 형성 영역에, 평탄화 처리를 실시하는 것이 바람직하다. 본 실시형태에서는, 연마 처리(예를 들면 CMP 처리)에 의해 충분히 평탄화한(바람직하게는 절연막(230) 표면의 평균면 조도는 0.15 nm 이하) 절연막(230)상에 산화물 반도체막(103)을 형성한다.
트랜지스터(550)는, 절연막(230)상에 마련된 산화물 반도체막(103)과, 산화물 반도체막(103)상에 마련된 게이트 절연막(111)과, 게이트 절연막(111)상에 마련된 게이트 전극층(105)과, 게이트 전극층(105)상에 마련된 절연막(106)과, 게이트 전극층(105) 및 절연막(106)의 측면을 덮도록 마련된 사이드월 절연막(109a, 109b)과, 산화물 반도체막(103), 게이트 절연막(111) 및 사이드월 절연막(109a, 109b)에 접하는 소스 전극층(116a) 및 드레인 전극층(116b)을 갖는다. 또한, 트랜지스터(550)를 덮는 절연막(117) 및 층간 절연막(115)이 마련되어 있다.
산화물 반도체막(103)은, 채널 형성 영역(108), 및 채널 형성 영역(108)을 사이에 두어 형성된 도판트를 포함하는 영역(107a, 107b)을 포함한다. 도판트를 포함하는 영역(107a, 107b)은 채널 형성 영역(108)보다 저저항인 영역이다.
트랜지스터(550)는, 산화물 반도체막(103)과 접하는 소스 전극층(116a) 및 드레인 전극층(116b)이 적층 구조로 구성되어 있다. 소스 전극층(116a)은, 금속막(114a)과 도전막(113a)의 적층 구조, 드레인 전극층(116b)은, 금속막(114b)과 도전막(113b)의 적층 구조다.
산화물 반도체막(103)에 접하는 금속막(114a, 114b)으로서, 산화물 반도체막(103)에 포함되는 금속 원소보다도 내산화성을 갖는(적어도 인듐, 갈륨, 및 아연의 산화 반응의 깁스 자유에너지보다 높은) 금속을 이용함에 의해, 산화물 반도체막(103)으로부터 산소를 뽑아내는 것을 방지할 수가 있다. 이에 의하여, 소스 전극층(116a) 및 드레인 전극층(116b)과 산화물 반도체막(103)의 계면에 있어서의 산소 결손이 증대하는 것을 억제하여, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하는 것을 억제할 수가 있다.
또한, 금속막(114a, 114b)은, 산화물 반도체막(103)보다 산화하기 어렵고, 금속막(114a, 114b) 중에 산소가 확산하는 것을 억제할 수 있기 때문에, 금속막(114a, 114b) 중에 고저항 성분이 형성되는 것을 억제할 수가 있다. 따라서, 산화물 반도체막(103), 소스 전극층(116a), 및 드레인 전극층(116b)에 기인하는 저항을 저감할 수가 있기 때문에, 트랜지스터의 온 전류의 저하를 억제할 수가 있다.
또한, 트랜지스터(550)는, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터이다. 여기서, 트랜지스터(550)에 포함되는 산화물 반도체막(103)은, 수소나 물 등의 불순물이 저감되어 산소 결손이 저감된 것이다. 이러한 산화물 반도체를 이용함에 의해, 극히 뛰어난 오프 특성의 트랜지스터(550)를 얻을 수 있다.
트랜지스터(550)는, 오프 전류가 극히 작기 때문에, 이를 이용함으로써 장기간에 걸쳐서 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은, 리프레시 동작의 빈도가 극히 적은 반도체 기억장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수가 있다.
또한, 트랜지스터(210)를 덮도록, 절연막(117), 층간 절연막(115), 절연막(118)이 마련되어 있다. 절연막(117) 및 절연막(118)은, 층간 절연막(115)과 동일한 재료 및 방법으로 형성할 수가 있다. 또한, 층간 절연막(115), 절연막(117), 절연막(118)은 단층 구조 또는 적층 구조로 형성된다. 절연막(117) 및 층간 절연막(115)은, 트랜지스터(550)를 덮도록, 절연막(117) 및 층간 절연막(115)을 형성한 후, 절연막(106)의 표면이 노출될 때까지, 절연막(117) 및 층간 절연막(115)에 연마 처리를 실시함으로써, 표면의 평탄화를 실시하고 있다. 평탄화를 실시한 절연막(117) 및 절연막(115)상에, 절연막(118)이 형성되어 있다.
본 실시형태에서는, 절연막(117)으로서 스퍼터링법에 의해 형성된 산화 알루미늄막, 층간 절연막(115)으로서 플라즈마 CVD법에 의해 형성된 산화 질화 실리콘막, 절연막(118)으로서 플라즈마 CVD법에 의해 형성된 산화 질화 실리콘막이 이용되고 있다.
절연막(117)은, 치밀성이 높은 무기 절연막을 이용하는 것이 바람직하며, 예를 들면, 트랜지스터(550)를 덮도록 스퍼터링법에 의해 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(550)에 안정한 전기 특성을 부여할 수가 있다. 막밀도는 루더포드 후방 산란법(RBS:Rutherford Backscattering Spectrometry)이나, X선반사율 측정법(XRR:X-Ray Reflectmetry)에 따라 측정할 수가 있다.
트랜지스터(550)상에 마련되는 무기 절연막으로서 이용할 수 있는 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(103)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(103)으로부터의 방출을 방지하는 보호막으로서 기능한다.
절연막(118)상에는 트랜지스터(210)와, 다른 트랜지스터를 접속하기 위한 배선층(119a, 119b)이 마련되어 있다. 배선층(119a)은, 절연막(118), 층간 절연막(115), 및 절연막(117)에 형성된 개구를 통하여 소스 전극층(116a)과 전기적으로 접속된다. 또한, 배선층(119b)은, 절연막(118), 층간 절연막(115), 및 절연막(117)에 형성된 개구를 통하여 드레인 전극층(116b)과 전기적으로 접속된다.
배선층(119a) 및 배선층(119b)은 게이트 전극층(105)과 동일한 재료 및 방법을 이용하여 형성할 수가 있다. 예를 들면, 배선층(119a) 및 배선층(119b)은, 알루미늄(Al), 크롬(Cr), 동(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용하여 형성할 수가 있다. 또한, 알루미늄, 동 등의 금속막의 하측 및 상측 중의 적어도 한쪽에, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다.
또한, 배선층(119a) 및 배선층(119b)의 재료로서, 도전성의 금속 산화물을 이용할 수도 있다. 도전성의 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 주석(In2O3-SnO2, ITO라고 약기한다), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수가 있다. 또한, 상기 도전성 재료와, 상기 금속 산화물 재료의 적층 구조로 할 수도 있다.
예를 들면, 배선층(119a) 및 배선층(119b)으로서, 몰리브덴막의 단층, 질화 탄탈륨막과 동막의 적층, 또는 질화 탄탈륨막과 텅스텐막의 적층 등을 이용할 수가 있다.
또한, 배선층(119a, 119b)를 덮도록, 절연막(121)이 형성되어 있으며, 절연막(121)상의 배선층(119b)과 중첩하는 영역에 전극층(122)이 형성되어 있다. 배선층(119b), 절연막(121), 및 전극층(122)은 용량 소자(551)로서 기능한다.
절연막(121)은, 층간 절연막(115) 등과 동일한 재료 및 방법을 이용하여 형성할 수가 있다.
도 22(A) 및 도 22(B)에 있어서, 트랜지스터(210)와 트랜지스터(550)는, 적어도 일부가 중첩하도록 마련되어 있으며, 트랜지스터(210)의 소스 영역 또는 드레인 영역과 산화물 반도체막(103)의 일부가 중첩하도록 마련되어 있는 것이 바람직하다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 꾀할 수가 있기 때문에, 고집적화를 꾀할 수가 있다.
다음으로, 도 22(A) 및 도 22(B)에 대응하는 회로 구성의 일 예를 도 22(C)에 나타낸다.
도 22(C)에 있어서, 제 1 배선(1st Line)과 트랜지스터(210)의 소스 전극층은 전기적으로 접속되며, 제 2 배선(2nd Line)과 트랜지스터(210)의 드레인 전극층은 전기적으로 접속되어 있다. 또한, 제 3의 배선(3rd Line)과 트랜지스터(550)의 소스 전극층 또는 드레인 전극층은 전기적으로 접속되며, 제 4의 배선(4th Line)과 트랜지스터(550)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(210)의 게이트 전극층과 트랜지스터(550)의 소스 전극층 또는 드레인 전극층은, 용량 소자(551)의 전극 중의 한쪽과 전기적으로 접속되고, 제 5의 배선(5th Line)과 용량 소자(551)의 전극 중의 다른쪽은 전기적으로 접속되어 있다.
도 22(C)에 나타내는 반도체 장치에서는, 트랜지스터(210)의 게이트 전극층의 전위가 유지 가능이라고 하는 특징을 살림으로써, 다음과 같이, 정보의 쓰기, 유지, 읽기가 가능하다.
정보의 쓰기 및 유지에 대하여 설명한다. 우선, 제 4의 배선의 전위를, 트랜지스터(550)가 온 상태가 되는 전위로 하여, 트랜지스터(550)를 온 상태로 한다. 이에 의하여, 제 3의 배선의 전위가, 트랜지스터(210)의 게이트 전극층, 및 용량 소자(551)에게 주어진다. 즉, 트랜지스터(210)의 게이트 전극층에는 소정의 전하가 주어진다(쓰기). 여기에서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 한다) 중의 어느 것이 주어지는 것으로 한다. 그 후, 제 4의 배선의 전위를, 트랜지스터(550)가 오프 상태가 되는 전위로 하여, 트랜지스터(550)를 오프 상태로 함에 의하여, 트랜지스터(210)의 게이트 전극층에게 주어진 전하가 유지된다(유지).
트랜지스터(550)의 오프 전류는 극히 작기 때문에, 트랜지스터(210)의 게이트 전극층의 전하는 장시간에 걸쳐서 유지된다.
다음에 정보의 읽기에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태에서, 제 5의 배선에 적절한 전위(읽기 전위)를 부여하면, 트랜지스터(210)의 게이트 전극층에 유지된 전하량에 따라서, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(210)를 n채널형으로 하면, 트랜지스터(210)의 게이트 전극층에 High 레벨 전하가 주어지고 있는 경우의 겉보기 스레숄드(Vth_H)는, 트랜지스터(210)의 게이트 전극층에 Low 레벨 전하가 주어지고 있는 경우의 겉보기 스레숄드(Vth_L)보다 낮아지기 때문이다. 여기서, 겉보기 스레숄드 전압이란, 트랜지스터(210)를 「온 상태」로 하기 위해서 필요한 제 5의 배선의 전위를 말하는 것으로 한다. 따라서, 제 5의 배선의 전위를 Vth_H와 Vth_L의 사이의 전위 V0로 함에 의하여, 트랜지스터(210)의 게이트 전극층에게 주어진 전하를 판별할 수 있다. 예를 들면, 쓰기에 대해, High 레벨 전하가 주어지고 있었을 경우에는, 제 5의 배선의 전위가 V0(>Vth_H)가 되면, 트랜지스터(210)는 「온 상태」가 된다. Low 레벨 전하가 주어지고 있었을 경우에는, 제 5의 배선의 전위가 V0(＜Vth_L)가 되어도, 트랜지스터(210)는 「오프 상태」인 그대로다. 이 때문에, 제 2 배선의 전위를 보는 것으로, 유지되고 있는 정보를 읽어낼 수가 있다.
또한, 메모리셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리셀의 정보만을 읽어낼 수 있는 것이 필요하게 된다. 이와 같이 정보를 읽어내지지 않는 경우에는, 게이트 전극층 상태에 관계없이 트랜지스터(210)가 「오프 상태」로 되는 것 같은 전위, 즉, Vth_H보다 작은 전위를 제 5의 배선에게 부여하면 좋다. 또는, 게이트 전극층 상태에 관계없이 트랜지스터(210)가 「온 상태」로 되는 것 같은 전위, 즉, Vth_L보다 큰 전위를 제 5의 배선에게 부여하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 극히 작은 트랜지스터를 적용함으로써, 극히 장기간에 걸쳐서 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지던지, 또는, 리프레시 동작의 빈도를 극히 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수가 있다. 또한, 전력의 공급이 없는 경우(다만, 전위는 고정되어 있는 것이 바람직하다)라도, 장기간에 걸쳐서 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 쓰기에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인출을 실시할 필요가 없기 때문에, 게이트 절연막의 열화라는 문제가 전혀 생기지 않는다. 즉, 본 발명의 일 태양과 관련되는 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제가 되고 있는 고쳐쓰기 가능 회수에 제한은 없고, 신뢰성이 비약적으로 향상한다. 게다가 트랜지스터의 온 상태, 오프 상태에 따라서 정보의 쓰기를 하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 그 반도체 장치의 제작 방법을 제공할 수가 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 15)
본 실시형태에 있어서는, 실시형태 6에 나타내는 트랜지스터를 사용하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며, 또한, 쓰기 회수에도 제한이 없는 반도체 장치에 대하여, 실시형태 14에 나타낸 구성과 다른 구성에 있어서, 도 23 및 도 24를 이용하여 설명을 실시한다.
도 23(A)은, 반도체 장치의 회로 구성의 일 예를 나타내며, 도 23(B)은 반도체 장치의 일 예를 나타내는 개념도이다. 우선, 도 23(A)에 나타내는 반도체 장치에 대하여 설명을 하고, 계속하여 도 23(B)에 나타내는 반도체 장치에 대하여, 이하 설명한다.
도 23(A)에 나타내는 반도체 장치에 있어서, 비트 라인(BL)과 트랜지스터(560)의 소스 전극층 또는 드레인 전극층과는 전기적으로 접속되며, 워드 라인(WL)과 트랜지스터(560)의 게이트 전극층은 전기적으로 접속되고, 트랜지스터(560)의 소스 전극층 또는 드레인 전극층과 용량 소자(561)의 제 1 단자는 전기적으로 접속되어 있다.
다음으로, 도 23(A)에 나타내는 반도체 장치(메모리셀(562))에, 정보의 쓰기 및 유지를 실시하는 경우에 대하여 설명한다.
우선, 워드 라인(WL)의 전위를, 트랜지스터(560)가 온 상태가 되는 전위로 하여 트랜지스터(560)를 온 상태로 한다. 이에 의하여, 비트 라인(BL)의 전위가, 용량 소자(561)의 제 1 단자에게 주어진다(쓰기). 그 후, 워드 라인(WL)의 전위를, 트랜지스터(560)가 오프 상태가 되는 전위로 하여, 트랜지스터(560)를 오프 상태로 함에 의하여, 용량 소자(561)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 이용한 트랜지스터(560)는, 오프 전류가 극히 작다고 하는 특징을 가지고 있다. 이 때문에, 트랜지스터(560)를 오프 상태로 함으로써, 용량 소자(561)의 제 1 단자의 전위(혹은, 용량 소자(561)에 축적된 전하)를 극히 장시간에 걸쳐서 유지하는 것이 가능하다.
다음으로, 정보의 읽기에 대하여 설명한다. 트랜지스터(560)가 온 상태가 되면, 부유 상태인 비트 라인(BL)과 용량 소자(561)가 도통하여, 비트 라인(BL)과 용량 소자(561)의 사이에 전하가 재분배된다. 그 결과, 비트 라인(BL)의 전위가 변화한다. 비트 라인(BL)의 전위의 변화량은, 용량 소자(561)의 제 1 단자의 전위(혹은 용량 소자(561)에 축적된 전하)에 따라서 다른 값을 취한다.
예를 들면, 용량 소자(561)의 제 1 단자의 전위를 V, 용량 소자(561)의 용량을 C, 비트 라인(BL)이 갖는 용량 성분(이하, 비트 라인 용량이라고도 부른다)을 CB, 전하가 재분배되기 전의 비트 라인(BL)의 전위를 VB0로 하면, 전하가 재분배된 후의 비트 라인(BL)의 전위는, (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리셀(562) 상태로서 용량 소자(561)의 제 1 단자의 전위가 V1와 V0(V1>V0)의 2 상태를 취한다고 하면, 전위 V1를 유지하고 있는 경우의 비트 라인(BL)의 전위(=CB×VB0＋C×V1)/(CB＋C))는, 전위 V0를 유지하고 있는 경우의 비트 라인(BL)의 전위(=CB×VB0＋C×V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 비트 라인(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 읽어낼 수가 있다.
이와 같이, 도 23(A)에 나타내는 반도체 장치는, 트랜지스터(560)의 오프 전류가 극히 작다고 하는 특징으로부터, 용량 소자(561)에 축적된 전하는 장시간에 걸쳐서 유지할 수가 있다. 즉, 리프레시 동작이 불필요해지던지, 또는, 리프레시 동작의 빈도를 극히 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수가 있다. 또한, 전력의 공급이 없는 경우라도, 장기간에 걸쳐서 기억 내용을 유지하는 것이 가능하다.
다음으로, 도 23(B)에 나타내는 반도체 장치에 대하여 설명한다.
도 23(B)에 나타내는 반도체 장치는, 상부에 기억 회로로서 도 23(A)에 나타낸 메모리셀(562)을 복수 갖는 메모리셀 어레이(301a 및 301b)를 가지며, 하부에 메모리셀 어레이(310)(메모리셀 어레이(301a 및 301b))를 동작시키기 위해서 필요한 주변 회로(320)를 갖는다. 또한, 주변 회로(320)는, 메모리셀 어레이(301a), 메모리셀 어레이(301b)와 각각 전기적으로 접속되어 있다.
도 23(B)에 나타낸 구성으로 함에 의하여, 주변 회로(320)를 메모리셀 어레이(310)(메모리셀 어레이(301a 및 301b))의 바로 밑에 마련할 수가 있기 때문에 반도체 장치의 소형화를 꾀할 수가 있다.
주변 회로(320)에 마련되는 트랜지스터는, 트랜지스터(560)와는 다른 반도체 재료를 이용하는 것이 보다 바람직하다. 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수가 있으며, 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용하여도 괜찮다. 이러한 반도체 재료를 이용한 트랜지스터는, 충분한 고속 동작이 가능하다. 따라서, 그 트랜지스터에 의하여, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 매우 적합하게 실현하는 것이 가능하다.
또한, 도 23(B)에 나타낸 반도체 장치에서는, 2개의 메모리셀 어레이(310)(메모리셀 어레이(301a)와 메모리셀 어레이(301b))가 적층된 구성을 예시하였지만, 적층하는 메모리셀의 수는 이에 한정되지 않는다. 3개 이상의 메모리셀을 적층하는 구성으로 하여도 좋다.
다음으로, 도 23(A)에 나타낸 메모리셀(562)의 구체적인 구성에 대하여 도 24를 이용하여 설명을 실시한다.
도 24는 메모리셀(562)의 구성의 일 예이다. 도 24(A)에 메모리셀(562)의 단면도를, 도 24(B)에 메모리셀(562)의 평면도를 각각 나타낸다. 여기서, 도 24(A)는, 도 24(B)의 F1-F2에 있어서의 단면에 상당한다.
도 24(A) 및 도 24(B)에 나타내는 트랜지스터(570)는, 실시형태 14에서 나타낸 트랜지스터(550)와 동일한 구성으로 할 수가 있기 때문에, 상세한 설명은 생략한다. 또한, 도 24(A) 및 도 24(B)에 나타내는 용량 소자(571)도, 실시형태 14에서 나타낸 용량 소자(451)와 동일한 구성으로 할 수가 있기 때문에, 상세한 설명은 생략한다.
또한, 메모리셀 어레이를 적층 구조로 하는 경우에는, 절연막(421) 및 전극층(422)상에 절연막을 더 형성하고, 그 절연막상에 트랜지스터(570)와 동일한 산화물 반도체를 이용한 트랜지스터를 형성하면 좋다.
또한, 도 24(A)에 나타내는 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 꾀할 수가 있기 때문에, 고집적화를 꾀할 수가 있다.
이상과 같이, 다층으로 형성된 복수의 메모리셀은, 산화물 반도체를 이용한 트랜지스터에 의해 형성되어 있다. 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 작기 때문에, 이를 이용함으로써 장기간에 걸쳐서 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작의 빈도를 극히 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수가 있다.
이와 같이, 산화물 반도체 이외의 재료를 이용한 트랜지스터(다시 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 이용한 주변 회로와 산화물 반도체를 이용한 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 이용한 기억 회로를 일체로 구비함으로써, 지금까지 없는 특징을 갖는 반도체 장치를 실현할 수가 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함에 의하여, 반도체 장치의 집적화를 꾀할 수가 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 그 반도체 장치의 제작 방법을 제공할 수가 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 16)
본 실시형태에서는, 앞의 실시형태에서 나타낸 반도체 장치를 휴대전화, 스마트폰, 전자서적 등의 휴대기기에 응용하였을 경우의 예를 도 25 내지 도 28을 이용하여 설명한다.
휴대전화, 스마트폰, 전자서적 등의 휴대기기에 있어서는, 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM가 사용되고 있다. SRAM 또는 DRAM가 사용되는 이유로서는 플래시 메모리에서는 응답이 늦고, 화상 처리에서는 적합하지 않기 때문이다. 한편으로, SRAM 또는 DRAM를 화상 데이터의 임시 기억에 이용하였을 경우, 이하의 특징이 있다.
통상의 SRAM은, 도 25(A)에 나타내는 바와 같이 하나의 메모리셀이 트랜지스터(801~806)의 6개의 트랜지스터로 구성되어 있고, 그것을 X디코더(807), Y디코더(808)로 구동하고 있다. 트랜지스터(803)와 트랜지스터(805), 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하여, 고속 구동을 가능하게 하고 있다. 그러나 하나의 메모리셀이 6개의 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다고 하는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때에 SRAM의 메모리셀 면적은 통상 100~150 F2이다. 이 때문에, SRAM은 비트 당 단가가 각종 메모리 중에서 가장 비싸다.
그에 반하여, DRAM은 메모리셀이 도 25(B)에 나타내는 바와 같이 트랜지스터(811), 보유 용량(812)에 의해 구성되며, 그것을 X디코더(813), Y디코더(814)로 구동하고 있다. 하나의 셀이 하나의 트랜지스터, 하나의 용량의 구성으로 되어 있어 면적이 작다. DRAM의 메모리셀 면적은 통상 10 F2이하이다. 다만, DRAM은 항상 리프레시가 필요하고, 고쳐쓰기를 행하지 않는 경우라도 전력을 소비한다.
그러나, 앞의 실시형태에서 설명한 반도체 장치의 메모리셀 면적은, 10 F2전후이며, 또한 빈번한 리프레시는 불필요하다. 따라서, 메모리셀 면적이 축소되고 또한 소비 전력을 저감할 수가 있다.
도 26에 휴대기기의 블럭도를 나타낸다. 도 26에 나타내는 휴대기기는 RF회로(901), 아날로그 전용선 접속 시스템 회로(902), 디지털 전용선 접속 시스템 회로(903), 배터리(904), 전원 회로(905), 어플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)에 의해 구성되어 있다. 어플리케이션 프로세서(906)는CPU(907), DSP(908), 인터페이스(909)(IF909)를 가지고 있다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 앞의 실시형태에서 설명한 반도체 장치를 채용함에 의해, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 충분히 저감할 수가 있다.
도 27에, 디스플레이의 메모리 회로(950)에 앞의 실시형태에서 설명한 반도체 장치를 사용한 예를 나타낸다. 도 27에 나타내는 메모리 회로(950)는, 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)에 의해 구성되어 있다. 또한, 메모리 회로(950)는, 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 읽고, 그리고 제어를 실시하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러 (956)로부터의 신호에 의해 표시하는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의하여, 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는, 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는, 스위치(955), 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 보내져 표시된다.
입력 화상 데이터 A로 변경이 없는 경우, 기억 화상 데이터 A는, 통상 30~60 Hz정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 컨트롤러(956)로부터 읽어내어진다.
다음으로, 예를 들면 사용자가 화면을 고쳐 쓰는 조작을 하였을 때(즉, 입력 화상 데이터 A로 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여켜 메모리(953)에 기억된다. 이 동안도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 읽어내어지고 있다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)를 다 기억하면, 디스플레이(957)의 다음의 프레임으로부터, 기억 화상 데이터 B는 읽어내어지고, 스위치(955), 및 디스플레이 컨트롤러(956)를 통하여, 디스플레이(957)에 기억 화상 데이터 B가 보내져 표시가 행해진다. 이 읽기는 게다가 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 쓰기와, 화상 데이터의 읽기를 실시함에 의해, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리에는 한정되지 않고, 하나의 메모리를 분할하여 사용하여도 괜찮다. 앞의 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함에 의해, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 충분히 저감할 수가 있다.
도 28에 전자서적의 블럭도를 나타낸다. 도 28은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)에 의해 구성된다.
여기에서는, 도 28의 메모리 회로(1007)에 앞의 실시형태에서 설명한 반도체 장치를 사용할 수가 있다. 메모리 회로(1007)의 역할은 서적의 내용을 일시적으로 유지하는 기능을 갖는다. 기능의 예로서는, 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 사용자가 전자서적을 읽고 있을 때, 특정의 개소에 마킹을 하고 싶은 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하며, 표시의 색을 바꾸거나, 언더라인을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의하여, 주위와의 차이를 나타내는 것이다. 사용자가 지정한 개소의 정보를 기억하여, 유지하는 기능이다. 이 정보를 장기적으로 보존하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이러한 경우에 있어서도, 앞의 실시형태에서 설명한 반도체 장치를 채용함에 의해, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감할 수가 있다.
이상과 같이, 본 실시형태에 나타내는 휴대기기에는, 앞의 실시형태와 관련되는 반도체 장치가 탑재되어 있다. 이 때문에, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 저감한 휴대기기가 실현된다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 17)
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(오락기도 포함한다)에 적용할 수가 있다. 전자기기로서는, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 오락기(파칭코기, 슬롯 머신 등), 게임 케이스를 들 수 있다. 이러한 전자기기의 구체적인 예를 도 29에 나타낸다.
도 29(A)는, 표시부를 갖는 테이블(9000)을 나타내고 있다. 테이블(9000)은, 케이스(9001)에 표시부(9003)가 설치되어 있으며, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 또한, 4개의 다리부(9002)에 의해 케이스(9001)를 지지한 구성을 나타내고 있다. 또한, 전력 공급을 위한 전원 코드(9005)를 케이스(9001)에 가지고 있다.
앞의 실시형태 중의 어딘가에 나타내는 반도체 장치는, 표시부(9003)에 이용하는 것이 가능하고, 전자기기에 높은 신뢰성을 부여할 수가 있다.
표시부(9003)는, 터치 입력 기능을 가지고 있으며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 접촉함으로써, 화면 조작이나, 정보를 입력할 수가 있으며, 또한 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어장치로 하여도 좋다. 예를 들면, 실시형태 13에 나타낸 이미지 센서 기능을 갖는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수가 있다.
또한, 케이스(9001)에 마련된 힌지에 의하여, 표시부(9003)의 화면을 바닥에 대해서 수직하게 세울 수도 있으며, 텔레비젼 장치로서도 이용할 수 있다. 좁은 방에 있어서는, 큰 화면의 텔레비젼 장치는 설치하면 자유 공간이 좁아져 버리지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 유효하게 이용할 수가 있다.
도 29(B)는, 텔레비젼 장치(9100)를 나타내고 있다. 텔레비젼 장치(9100)는, 케이스(9101)에 표시부(9103)가 설치되어 있으며, 표시부(9103)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는 스탠드(9105)에 의해 케이스(9101)를 지지한 구성을 나타내고 있다.
텔레비젼 장치(9100)의 조작은, 케이스(9101)가 구비하는 조작 스위치나, 별체의 리모콘 조작기(9110)에 의해 실시할 수가 있다. 리모콘 조작기(9110)가 구비하고 있는 조작키(9109)에 의하여, 채널이나 음량의 조작을 실시할 수가 있으며, 표시부(9103)에 표시되는 영상을 조작할 수가 있다. 또한, 리모콘 조작기(9110)에, 해당 리모콘 조작기(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 마련하는 구성으로 하여도 좋다.
도 29(B)에 나타내는 텔레비젼 장치(9100)는, 수신기나 모뎀 등을 구비하고 있다. 텔레비젼 장치(9100)는, 수신기에 의해 일반의 텔레비젼 방송의 수신을 실시할 수가 있으며, 게다가 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함에 의하여, 일방향(송신자로부터 수신자) 또는 양방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 실시하는 것도 가능하다.
앞의 실시형태 중의 어딘가에 나타내는 반도체 장치는, 표시부(9103, 9107)에 이용하는 것이 가능하고, 텔레비젼 장치, 및 리모콘 조작기에 높은 신뢰성을 부여할 수가 있다.
도 29(C)는 컴퓨터로서, 본체(9201), 케이스(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205) 포인팅 디바이스(9206) 등을 포함한다.
앞의 실시형태 중의 어딘가에 나타내는 반도체 장치는, 표시부(9203)에 이용하는 것이 가능하고, 신뢰성이 높은 컴퓨터로 하는 것이 가능해진다.
도 30(A) 및 도 30(B)은 절반 접음 가능한 타블렛형 단말이다. 도 30(A)은 열린 상태로서, 타블렛형 단말은, 케이스(9630), 표시부(9631a), 표시부(9631b), 표시 모드 변환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 변환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 갖는다.
앞의 실시형태 중의 어딘가에 나타내는 반도체 장치는, 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하고, 신뢰성이 높은 타블렛형 단말로 하는 것이 가능해진다.
표시부(9631a)는, 일부를 터치 패널의 영역(9632a)으로 할 수가 있으며, 표시된 조작키(9638)에 접촉함으로써 데이터 입력을 할 수가 있다. 또한, 표시부(9631a)에 있어서는, 일 예로서 절반의 영역이 표시만의 기능을 갖는 구성, 또 절반의 영역이 터치 패널의 기능을 갖는 구성을 나타내고 있지만 그 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수가 있다.
또한, 표시부(9631b)에 있어서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수가 있다. 또한, 터치 패널의 키보드 표시 변환 버튼(9639)이 표시되고 있는 위치에 손가락이나 스타일러스 등으로 접촉함으로써 표시부(9631b)에 키보드 버튼 표시할 수가 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대해서 동시에 터치 입력할 수도 있다.
또한, 표시 모드 변환 스위치(9034)는, 세로 표시 또는 가로 표시 등의 표시의 방향을 바꾸고, 흑백 표시나 칼라 표시의 변환 등을 선택할 수 있다. 전력 절약 모드 변환 스위치(9036)는, 타블렛형 단말에 내장되어 있는 광센서로 검출되는 사용시의 외광의 광량에 따라서 표시의 휘도를 최적의 것으로 할 수가 있다. 타블렛형 단말은 광센서 뿐만이 아니라, 쟈이로, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 괜찮다.
또한, 도 30(A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않고, 한쪽의 사이즈와 또 한쪽의 사이즈가 달라도 좋고, 표시의 품질도 차이가 나도 괜찮다. 예를 들면 한쪽이 다른쪽보다 고정밀 표시를 실시할 수 있는 표시 패널이라고 하여도 좋다.
도 30(B)은, 닫은 상태로서, 타블렛형 단말은, 케이스(9630), 태양전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 30(B)에서는 충방전 제어 회로(9634)의 일 예로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성에 대하여 나타내고 있다.
또한, 타블렛형 단말은 절반 접음 가능하기 때문에, 미사용시에 케이스(9630)를 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나며, 장기 사용의 관점으로부터도 신뢰성이 뛰어난 타블렛형 단말을 제공할 수 있다.
또한, 이외에도 도 30(A) 및 도 30(B)에 나타낸 타블렛형 단말은, 여러 가지 정보(정지화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수가 있다.
타블렛형 단말의 표면에 장착된 태양전지(9633)에 의하여, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수가 있다. 또한, 태양전지(9633)는, 케이스(9630)의 일 면 또는 양면에 마련할 수가 있으며, 배터리(9635)의 충전을 효율적으로 실시하는 구성으로 할 수가 있다. 또한, 배터리(9635)로서는, 리튬 이온 배터리를 이용하면 소형화를 꾀할 수 있는 등의 이점이 있다.
또한, 도 30(B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 30(C)에 블럭도를 나타내어 설명한다. 도 30(C)에는, 태양전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 나타내고 있으며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가, 도 30(B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선, 외광에 의해 태양전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양전지로 발전한 전력은, 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)에서 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양전지(9633)로부터의 전력이 이용되려면 스위치(SW1)를 온으로 하여, 컨버터(9637)에서 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 실시하지 않을 때는, SW1를 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 실시하는 구성으로 하면 좋다.
또한, 태양전지(9633)에 대해서는, 발전 수단의 일 예로서 나타내었지만, 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 실시하는 구성이라도 괜찮다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또는 다른 충전 수단을 조합하여 실시하는 구성으로 하여도 좋다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
(실시형태 18)
본 발명의 일 태양과 관련되는 반도체 장치는, 다양한 전자기기(오락기도 포함한다)에 적용할 수가 있다. 전자기기로서는, 예를 들면, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자기기의 예에 대하여 설명한다.
도 31(A)은, 노트형의 퍼스널 컴퓨터로서, 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 실시형태 12에 나타내는 표시장치는, 표시부(3003)에 적용할 수가 있다. 또한, 도시하지 않지만, 본체 내부에 있는 연산 회로, 무선 회로, 또는 기억 회로로서 앞의 실시형태와 관련되는 기억장치를 적용할 수가 있다. 앞의 실시형태와 관련되는 반도체 장치를 적용함에 의하여, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 저감한 노트형의 퍼스널 컴퓨터로 할 수가 있다.
도 31(B)은, 휴대 정보 단말(PDA)로서, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등이 마련되어 있다. 또한 조작용의 부속품으로서 스타일러스(3022)가 있다. 실시형태 12에 나타내는 표시장치는, 표시부(3023)에 적용할 수가 있다. 또한, 도시하지 않지만, 본체 내부에 있는 연산 회로, 무선 회로, 또는 기억 회로로서 앞의 실시형태와 관련되는 기억장치를 적용할 수도 있다. 앞의 실시형태와 관련되는 반도체 장치를 적용함에 의하여, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 저감한 휴대 정보 단말(PDA)로 할 수가 있다.
도 31(C)은, 전자서적의 일 예를 나타내고 있다. 예를 들면, 전자서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는, 축부(2711)에 의해 일체로 되어 있으며, 그 축부(2711)를 축으로 하여 개폐 동작을 실시할 수가 있다. 이러한 구성에 의하여, 종이 서적과 같은 동작을 실시하는 것이 가능해진다.
케이스(2701)에는 표시부(2705)가 설치되며, 케이스(2703)에는 표시부(2707)가 설치되어 있다. 표시부(2705) 및 표시부(2707)는, 연속 화면을 표시하는 구성으로 하여도 좋고, 서로 다른 화면을 표시하는 구성으로 하여도 좋다. 서로 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 31(C)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 31(C)에서는 표시부(2707))에 화상을 표시할 수가 있다. 실시형태 12에 나타내는 표시장치는, 표시부(2705) 및 표시부(2707)에 적용할 수가 있다. 또한, 도시하지 않지만, 본체 내부에 있는 연산 회로, 무선 회로, 또는 기억 회로로서 앞의 실시형태와 관련되는 기억장치를 적용할 수도 있다. 앞의 실시형태와 관련되는 반도체 장치를 적용함에 의하여, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 저감한 전자서적(2700)으로 할 수가 있다.
또한, 도 31(C)에서는, 케이스(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비하고 있다. 조작키(2723)에 의하여, 페이지를 넘길 수가 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 게다가 전자서적(2700)은, 전자 사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
도 31(D)은 스마트폰으로서, 케이스(2800)와, 버튼(2801)과, 마이크로폰(2802)과, 터치 패널을 구비한 표시부(2803)와, 스피커(2804)와, 카메라용 렌즈(2805)를 구비하며, 휴대형 전화기로서의 기능을 갖는다. 실시형태 12에 나타내는 표시장치는, 표시부(2803)에 적용할 수가 있다. 또한, 도시하지 않지만, 본체 내부에 있는 연산 회로, 무선 회로, 또는 기억 회로로서 앞의 실시형태와 관련되는 기억장치를 적용할 수도 있다. 앞의 실시형태와 관련되는 반도체 장치를 적용함에 의하여, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 저감한 스마트폰으로 할 수가 있다.
표시부(2803)는 사용 형태에 따라서 표시의 방향이 적절히 변화한다. 또한, 표시부(2803)와 동일면상에 카메라용 렌즈(2805)를 구비하고 있기 때문에, 화상 전화가 가능하다. 스피커(2804) 및 마이크로폰(2802)은 음성 통화에 한정되지 않고, 화상 전화, 녹음, 재생 등이 가능하다.
또한, 외부 접속 단자(2806)는 AC어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(도시하지 않음)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 추가하여, 적외선 통신 기능, TV 수신 기능 등을 구비한 것이라도 괜찮다.
도 31(E)은 디지털 비디오 카메라로서, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다. 실시형태 12에 나타내는 표시장치는, 표시부(A)(3057) 및 표시부(B)(3055)에 적용할 수가 있다. 또한, 도시하지 않지만, 본체 내부에 있는 연산 회로, 무선 회로, 또는 기억 회로로서 앞의 실시형태와 관련되는 기억장치를 적용할 수도 있다. 앞의 실시형태와 관련되는 반도체 장치를 적용함에 의하여, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 저감한 디지털 비디오 카메라로 할 수가 있다.
도 31(F)은, 텔레비젼 장치의 일 예를 나타내고 있다. 텔레비젼 장치(9600)는, 케이스(9601)에 표시부(9603)가 설치되어 있다. 표시부(9603)에 의하여, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다. 실시형태 12에 나타내는 표시장치는, 표시부(9603)에 적용할 수가 있다. 또한, 도시하지 않지만, 본체 내부에 있는 연산 회로, 무선 회로, 또는 기억 회로로서 앞의 실시형태와 관련되는 기억장치를 적용할 수도 있다. 앞의 실시형태와 관련되는 반도체 장치를 적용함에 의하여, 정보의 쓰기 및 읽기가 고속으로, 장기간의 기억 유지가 가능하며, 또한 소비 전력을 저감한 텔레비젼 장치(9600)로 할 수가 있다.
텔레비젼 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별개의 리모콘 조작기에 의해 실시할 수가 있다. 또한, 리모콘 조작기에, 해당 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 마련하는 구성으로 하여도 좋다.
또한, 텔레비젼 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비젼 방송의 수신을 실시할 수가 있으며, 게다가 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함에 의하여, 일방향(송신자로부터 수신자) 또는 양방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 실시하는 것도 가능하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수가 있다.
[실시예 1]
본 실시예에서는, 온도상승 이탈 분석(TDS 분석)에 의하여, 산화 루테늄에 포함되는 산소의 이탈에 관해서 조사한 결과에 대하여 설명한다.
온도상승 이탈 분석이란, 고진공에서 시료를 적외선 가열하면서 방출되는 가스 분자를 질량 분석함으로써, 온도마다 시료로부터의 이탈 성분의 질량 스펙트럼을 얻는 것이다. 측정 장치의 백그라운드 진공도는, 1.33×10-7 Pa(10-9 Torr)이기 때문에, 극미량 성분에 대한 분석이 가능하다. 본 실시예에서는, ESCO사의 EMD-WA1000S를 사용하였다.
또한, TDS 분석의 결과를 나타내는 곡선에 있어서의 피크는, 분석한 시료에 포함되는 원자 또는 분자가 외부로 방출됨으로써 나타나는 피크이다. 또한, 외부로 방출되는 원자 또는 분자의 총량은, 해당 피크의 적분치에 상당한다. 그러므로, 해당 피크 강도의 높낮이에 의하여, 산화 루테늄막에 포함되는 원자 또는 분자의 총량을 평가할 수 있다.
본 실시예에서는, 실리콘 웨이퍼상에, 스퍼터링법을 이용하여 산화 루테늄막을 성막하였다. 산화 루테늄의 성막 조건은, 산소 유량을 20 sccm, 처리 실내의 압력을 0.4 Pa, 100 W(DC), 타겟-기판간 거리를 60 mm, 기판 온도를 150℃로 하였다. 또한, 산화 루테늄의 막두께를, 10 nm, 30 nm, 50 nm, 100 nm, 200 nm의 5조건으로 하였다. 여기서, 막두께가 10 nm의 산화 루테늄을 시료 A로 하고, 30 nm의 산화 루테늄을 시료 B로 하고, 50 nm의 산화 루테늄을 시료 C로 하고, 100 nm의 산화 루테늄을 시료 D로 하고, 200 nm의 산화 루테늄을 시료 E로 한다.
다음으로, 시료 A내지 시료 E에 대하여, TDS 분석을 실시한 결과를, 도 33에 나타낸다. 도 33은, 기판 온도에 대한 산소 분자 방출량을 나타낸 그래프이다.
도 33에 나타내는 TDS 분석 결과로부터, 산화 루테늄이 10 nm인 경우라도, 산소 분자의 방출이 확인되었다. 또한, 산화 루테늄의 막두께가 증가함에 따라서, 산소 분자의 방출량이 증가하는 것이 확인되었다.
이상의 결과로부터, 산화 루테늄은 가열에 의하여 산소를 이탈시키는 것이 가능한 막인 것이 확인되었다.
[실시예 2]
본 실시예에서는, 산화물 반도체막에 접하여 마련된 도전막의 가열 처리 전후에 있어서의 산소 농도에 대하여 설명한다. 본 실시예에서는, SIMS를 이용하여, 산소(18O)의 농도를 측정함으로써, 가열 처리에 의한 산소의 이동에 대하여 설명한다.
처음에, 본 실시예로 제작한 시료에 대하여 설명한다.
실리콘 웨이퍼상에, 스퍼터링법에 의하여, 막두께 100 nm의 IGZO막을 성막하였다. IGZO막의 성막 조건은, 스퍼터링 타겟으로서, 원자비가 In:Ga:Zn=3:1:2를 이용하고, 스퍼터링 가스로서, 30 sccm의 아르곤과 15 sccm의 산소를 스퍼터링 장치의 처리 실내에 공급하고, 처리 실내의 압력을 0.4 Pa로 제어하여, 0.5 kW의 직류 전력을 공급하고, 기판 온도를 200℃으로 하였다. 또한, 스퍼터링 가스로서 이용한 산소는, 산소(18O)이다.
다음으로, IGZO막상에, 스퍼터링법에 의하여, 막두께 100 nm의 루테늄막을 성막하였다. 루테늄의 성막 조건은, 스퍼터링 가스로서, 50 sccm의 아르곤 가스를 스퍼터링 장치의 처리 실내에 공급하고, 처리 실내의 압력 0.4 Pa로 제어하고, 50 W의 직류 전력을 공급하고, 기판 온도를 25℃로 하였다.
다음으로, 루테늄막까지 성막된 기판을 복수로 분할하고, 분할된 기판의 하나에 가열 처리를 실시하였다. 가열 처리의 조건은, 가열 온도를 400℃로 하고, 질소 분위기에서 1시간 실시하였다. 여기서, 가열 처리를 하지 않은 기판을 시료 L, 가열 처리를 한 기판을 시료M으로 한다.
다음으로, 비교예로서 제작한 시료에 대하여 설명한다.
우선, 유리 기판상에, 스퍼터링법에 의하여, 막두께 100 nm의 IGZO막을 성막하였다. IGZO막의 성막 조건은, 스퍼터링 타겟으로서, 원자비가 In:Ga:Zn=3:1:2를 이용하고, 스퍼터링 가스로서, 30 sccm의 아르곤과 15 sccm의 산소를 스퍼터링 장치의 처리 실내에 공급하고, 처리 실내의 압력을 0.44 Pa로 제어하고, 0.5 kW의 직류 전력을 공급하고, 기판 온도를 200℃로 하였다. 또한, 스퍼터링 가스로서 이용한 산소는 산소(18O)이다.
다음으로, IGZO막상에, 스퍼터링법에 의하여, 막두께 100 nm의 텅스텐막을 성막하였다. 텅스텐막의 성막 조건은, 스퍼터링 가스로서, 80 sccm의 아르곤으로 하고, 처리 실내의 압력을 0.8 Pa로 제어하고, 1 kW의 직류 전력을 공급하고, 처리 실내의 온도를 230℃로 하였다.
다음으로, 텅스텐막까지 성막된 기판을 복수로 분할하고, 분할된 기판의 하나에 가열 처리를 실시하였다. 가열 처리의 조건은, 가열 온도를 400℃로 하고, 질소 분위기에서 1시간 실시하였다. 여기서, 가열 처리를 하지 않은 기판을 비교 시료 N, 가열 처리를 한 기판을 비교 시료 O로 한다.
다음으로, 시료 L, 시료 M, 비교 시료 N, 및 비교 시료 O에 대하여 SIMS 측정을 실시하였다.
도 34에, SIMS 측정에 의해 얻어진 시료 L, 시료 M, 비교 시료 N, 및 비교 시료 O에 있어서의 산소(18O)의 농도 프로파일이다. 도 34에 있어서, 시료L은 흰 사각형의 도트, 시료 M은 흰 삼각형의 도트, 비교 시료 N은 검은 사각형의 도트, 비교 시료 O는 검은 삼각형의 도트로 나타내고 있다.
도 34의 결과로부터, IGZO막상에 텅스텐막이 형성된 비교 시료N과 비교 시료 O를 비교하면, 가열 처리의 전후에서, 산소가 이동하고 있는 것을 알 수 있다. 이에 반하여, IGZO막에, 루테늄막이 형성된 시료L과 시료 M은, 막에 포함되는 산소의 양은, 텅스텐막보다 적고, 또한 가열 처리 전후에 있어서도 산소의 이동은 적은 것을 알 수 있다.
이상의 결과로부터, IGZO막에 접하여 마련된 도전막으로서 루테늄막을 형성하는 경우, 텅스텐막과 비교하여, 산소의 확산이 확인되지 않았다. 따라서, 루테늄막은, IGZO막과 접하여 마련하는 경우, IGZO막으로부터 산소를 뽑아내어, IGZO막을 환원시켜 버리는 것을 억제할 수 있는 것이 시사되었다.
100 : 기판 101 : 절연막
102 : 산화물 반도체막 103 : 산화물 반도체막
104 : 절연막 105 : 게이트 전극층
106 : 절연막 107a : 영역
107b : 영역 108 : 채널 형성 영역
109a : 사이드월 절연막 109b : 사이드월 절연막
110 : 트랜지스터 111 : 게이트 절연막
112 : 금속 산화물막 112a : 금속 산화물막
112b : 금속 산화물막 113 : 도전막
113a : 도전막 113b : 도전막
114 : 금속막 114a : 금속막
114b : 금속막 115 : 층간 절연막
116a : 소스 전극층 116b : 드레인 전극층
117 : 절연막 118 : 절연막
119a : 배선층 119b : 배선층
120 : 트랜지스터 121 : 절연막
122 : 전극층 130 : 트랜지스터
140 : 트랜지스터 200 : 기판
206 : 소자 분리 절연막 208 : 게이트 절연막
209 : 게이트 전극층 210 : 트랜지스터
216 : 채널 형성 영역 220a : 불순물 영역
220b : 불순물 영역 224a : 금속간 화합물 영역
224b : 금속간 화합물 영역 228 : 절연막
230 : 절연막 301a : 메모리셀 어레이
301b : 메모리셀 어레이 310 : 메모리셀 어레이
320 : 주변 회로 400 : 기판
401 : 게이트 전극층 402 : 게이트 절연막
403 : 산화물 반도체막 404 : 금속 산화물막
404a : 금속 산화물막 404b : 금속 산화물막
405 : 도전막 405a : 도전막
405b : 도전막 406 : 금속막
406a : 금속막 406b : 금속막
407a : 소스 전극층 407b : 드레인 전극층
408 : 절연막 409 : 평탄화 절연막
410 : 트랜지스터 411 : 절연막
413 : 산화물 반도체막 415a : 도전막
415b : 도전막 417a : 소스 전극층
417b : 드레인 전극층 420 : 트랜지스터
430 : 트랜지스터 440 : 트랜지스터
450 : 트랜지스터 460 : 트랜지스터
500 : 기판 502 : 게이트 절연막
504 : 층간 절연막 505 : 칼라 필터층
506 : 절연막 507 : 격벽
510 : 트랜지스터 511a : 게이트 전극층
511b : 게이트 전극층 512 : 산화물 반도체막
513a : 도전층 513b : 도전층
520 : 용량 소자 521a : 도전층
521b : 도전층 522 : 산화물 반도체막
523 : 도전층 530 : 배선층 교차부
533 : 도전층 540 : 발광소자
541 : 전극층 542 : 전계 발광층
543 : 전극층 550 : 트랜지스터
551 : 용량 소자 552 : 메모리셀
560 : 트랜지스터 561 : 용량 소자
562 : 메모리셀 570 : 트랜지스터
571 : 용량 소자 601 : 기판
602 : 포토다이오드 606a : 반도체막
606b : 반도체막 606c : 반도체막
608 : 접착층 613 : 기판
631 : 절연막 633 : 층간 절연막
634 : 층간 절연막 640 : 트랜지스터
641a : 전극층 641b : 전극층
642 : 전극층 643 : 도전층
645 : 도전층 656 : 트랜지스터
658 : 포토다이오드 리셋트 신호선
659 : 게이트 신호선 671 : 포토센서 출력 신호선
672 : 포토센서 기준 신호선 700 : 기판
702 : 절연막 704 : 게이트 전극층
706 : 산화물 반도체막 712 : 게이트 절연막
716 : 전극층 718 : 보호 절연막
801 : 트랜지스터 803 : 트랜지스터
804 : 트랜지스터 805 : 트랜지스터
806 : 트랜지스터 807 : X디코더
808 : Y디코더 811 : 트랜지스터
812 : 보유 용량 813 : X디코더
814 : Y디코더 901 : RF회로
902 : 아날로그 전용선 접속 시스템 회로
903 : 디지털 전용선 접속 시스템 회로
904 : 배터리 905 : 전원 회로
906 : 어플리케이션 프로세서 907 : CPU
908 : DSP 909 : 인터페이스
910 : 플래시 메모리 911 : 디스플레이 컨트롤러
912 : 메모리 회로 913 : 디스플레이
914 : 표시부 915 : 소스 드라이버
916 : 게이트 드라이버 917 : 음성 회로
918 : 키보드 919 : 터치 센서
950 : 메모리 회로 951 : 메모리 컨트롤러
952 : 메모리 953 : 메모리
954 : 스위치 955 : 스위치
956 : 디스플레이 컨트롤러 957 : 디스플레이
1001 : 배터리 1002 : 전원 회로
1003 : 마이크로 프로세서 1004 : 플래시 메모리
1005 : 음성 회로 1006 : 키보드
1007 : 메모리 회로 1008 : 터치 패널
1009 : 디스플레이 1010 : 디스플레이 컨트롤러
2700 : 전자서적 2701 : 케이스
2703 : 케이스 2705 : 표시부
2707 : 표시부 2711 : 축부
2721 : 전원 2723 : 조작키
2725 : 스피커 2800 : 케이스
2801 : 버튼 2802 : 마이크로폰
2803 : 표시부 2804 : 스피커
2805 : 카메라용 렌즈 2806 : 외부 접속 단자
3001 : 본체 3002 : 케이스
3003 : 표시부 3004 : 키보드
3021 : 본체 3022 : 스타일러스
3023 : 표시부 3024 : 조작 버튼
3025 : 외부 인터페이스 3051 : 본체
3053 : 접안부 3054 : 조작 스위치
3056 : 배터리 4001 : 기판
4002 : 화소부 4003 : 신호선 구동 회로
4004 : 주사선 구동 회로 4005 : 시일재
4006 : 기판 4008 : 액정층
4010 : 트랜지스터 4011 : 트랜지스터
4013 : 액정 소자 4015 : 접속 단자 전극
4016 : 단자 전극 4018 : FPC
4019 : 이방성 도전막 4020 : 절연막
4021 : 절연막 4024 : 절연막
4030 : 전극층 4031 : 전극층
4032 : 절연막 4033 : 절연막
4035 : 스페이서 4040 : 트랜지스터
4510 : 격벽 4511 : 전계 발광층
4513 : 발광소자 4514 : 충전재
9000 : 테이블 9001 : 케이스
9002 : 다리부 9003 : 표시부
9004 : 표시 버튼 9005 : 전원 코드
9033 : 도구 9034 : 스위치
9035 : 전원 스위치 9036 : 스위치
9038 : 조작 스위치 9100 : 텔레비젼 장치
9101 : 케이스 9103 : 표시부
9105 : 스탠드 9107 : 표시부
9109 : 조작키 9110 : 리모콘 조작기
9201 : 본체 9202 : 케이스
9203 : 표시부 9204 : 키보드
9205 : 외부 접속 포트 9206 : 포인팅 디바이스
9600 : 텔레비젼 장치 9601 : 케이스
9603 : 표시부 9605 : 스탠드
9630 : 케이스 9631 : 표시부
9631a : 표시부 9631b : 표시부
9632a : 영역 9632b : 영역
9633 : 태양전지 9634 : 충방전 제어 회로
9635 : 배터리 9636 : DCDC 컨버터
9637 : 컨버터 9638 : 조작키
9639 : 버튼
102 : 산화물 반도체막 103 : 산화물 반도체막
104 : 절연막 105 : 게이트 전극층
106 : 절연막 107a : 영역
107b : 영역 108 : 채널 형성 영역
109a : 사이드월 절연막 109b : 사이드월 절연막
110 : 트랜지스터 111 : 게이트 절연막
112 : 금속 산화물막 112a : 금속 산화물막
112b : 금속 산화물막 113 : 도전막
113a : 도전막 113b : 도전막
114 : 금속막 114a : 금속막
114b : 금속막 115 : 층간 절연막
116a : 소스 전극층 116b : 드레인 전극층
117 : 절연막 118 : 절연막
119a : 배선층 119b : 배선층
120 : 트랜지스터 121 : 절연막
122 : 전극층 130 : 트랜지스터
140 : 트랜지스터 200 : 기판
206 : 소자 분리 절연막 208 : 게이트 절연막
209 : 게이트 전극층 210 : 트랜지스터
216 : 채널 형성 영역 220a : 불순물 영역
220b : 불순물 영역 224a : 금속간 화합물 영역
224b : 금속간 화합물 영역 228 : 절연막
230 : 절연막 301a : 메모리셀 어레이
301b : 메모리셀 어레이 310 : 메모리셀 어레이
320 : 주변 회로 400 : 기판
401 : 게이트 전극층 402 : 게이트 절연막
403 : 산화물 반도체막 404 : 금속 산화물막
404a : 금속 산화물막 404b : 금속 산화물막
405 : 도전막 405a : 도전막
405b : 도전막 406 : 금속막
406a : 금속막 406b : 금속막
407a : 소스 전극층 407b : 드레인 전극층
408 : 절연막 409 : 평탄화 절연막
410 : 트랜지스터 411 : 절연막
413 : 산화물 반도체막 415a : 도전막
415b : 도전막 417a : 소스 전극층
417b : 드레인 전극층 420 : 트랜지스터
430 : 트랜지스터 440 : 트랜지스터
450 : 트랜지스터 460 : 트랜지스터
500 : 기판 502 : 게이트 절연막
504 : 층간 절연막 505 : 칼라 필터층
506 : 절연막 507 : 격벽
510 : 트랜지스터 511a : 게이트 전극층
511b : 게이트 전극층 512 : 산화물 반도체막
513a : 도전층 513b : 도전층
520 : 용량 소자 521a : 도전층
521b : 도전층 522 : 산화물 반도체막
523 : 도전층 530 : 배선층 교차부
533 : 도전층 540 : 발광소자
541 : 전극층 542 : 전계 발광층
543 : 전극층 550 : 트랜지스터
551 : 용량 소자 552 : 메모리셀
560 : 트랜지스터 561 : 용량 소자
562 : 메모리셀 570 : 트랜지스터
571 : 용량 소자 601 : 기판
602 : 포토다이오드 606a : 반도체막
606b : 반도체막 606c : 반도체막
608 : 접착층 613 : 기판
631 : 절연막 633 : 층간 절연막
634 : 층간 절연막 640 : 트랜지스터
641a : 전극층 641b : 전극층
642 : 전극층 643 : 도전층
645 : 도전층 656 : 트랜지스터
658 : 포토다이오드 리셋트 신호선
659 : 게이트 신호선 671 : 포토센서 출력 신호선
672 : 포토센서 기준 신호선 700 : 기판
702 : 절연막 704 : 게이트 전극층
706 : 산화물 반도체막 712 : 게이트 절연막
716 : 전극층 718 : 보호 절연막
801 : 트랜지스터 803 : 트랜지스터
804 : 트랜지스터 805 : 트랜지스터
806 : 트랜지스터 807 : X디코더
808 : Y디코더 811 : 트랜지스터
812 : 보유 용량 813 : X디코더
814 : Y디코더 901 : RF회로
902 : 아날로그 전용선 접속 시스템 회로
903 : 디지털 전용선 접속 시스템 회로
904 : 배터리 905 : 전원 회로
906 : 어플리케이션 프로세서 907 : CPU
908 : DSP 909 : 인터페이스
910 : 플래시 메모리 911 : 디스플레이 컨트롤러
912 : 메모리 회로 913 : 디스플레이
914 : 표시부 915 : 소스 드라이버
916 : 게이트 드라이버 917 : 음성 회로
918 : 키보드 919 : 터치 센서
950 : 메모리 회로 951 : 메모리 컨트롤러
952 : 메모리 953 : 메모리
954 : 스위치 955 : 스위치
956 : 디스플레이 컨트롤러 957 : 디스플레이
1001 : 배터리 1002 : 전원 회로
1003 : 마이크로 프로세서 1004 : 플래시 메모리
1005 : 음성 회로 1006 : 키보드
1007 : 메모리 회로 1008 : 터치 패널
1009 : 디스플레이 1010 : 디스플레이 컨트롤러
2700 : 전자서적 2701 : 케이스
2703 : 케이스 2705 : 표시부
2707 : 표시부 2711 : 축부
2721 : 전원 2723 : 조작키
2725 : 스피커 2800 : 케이스
2801 : 버튼 2802 : 마이크로폰
2803 : 표시부 2804 : 스피커
2805 : 카메라용 렌즈 2806 : 외부 접속 단자
3001 : 본체 3002 : 케이스
3003 : 표시부 3004 : 키보드
3021 : 본체 3022 : 스타일러스
3023 : 표시부 3024 : 조작 버튼
3025 : 외부 인터페이스 3051 : 본체
3053 : 접안부 3054 : 조작 스위치
3056 : 배터리 4001 : 기판
4002 : 화소부 4003 : 신호선 구동 회로
4004 : 주사선 구동 회로 4005 : 시일재
4006 : 기판 4008 : 액정층
4010 : 트랜지스터 4011 : 트랜지스터
4013 : 액정 소자 4015 : 접속 단자 전극
4016 : 단자 전극 4018 : FPC
4019 : 이방성 도전막 4020 : 절연막
4021 : 절연막 4024 : 절연막
4030 : 전극층 4031 : 전극층
4032 : 절연막 4033 : 절연막
4035 : 스페이서 4040 : 트랜지스터
4510 : 격벽 4511 : 전계 발광층
4513 : 발광소자 4514 : 충전재
9000 : 테이블 9001 : 케이스
9002 : 다리부 9003 : 표시부
9004 : 표시 버튼 9005 : 전원 코드
9033 : 도구 9034 : 스위치
9035 : 전원 스위치 9036 : 스위치
9038 : 조작 스위치 9100 : 텔레비젼 장치
9101 : 케이스 9103 : 표시부
9105 : 스탠드 9107 : 표시부
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9201 : 본체 9202 : 케이스
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9637 : 컨버터 9638 : 조작키
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Claims (28)
- 트랜지스터를 포함하는 반도체 장치에 있어서,
상기 트랜지스터는
게이트 전극층;
산화물 반도체층;
상기 게이트 전극층과 상기 산화물 반도체층 사이에 개재된 게이트 절연층;
상기 산화물 반도체층과 접하는 제 1 도전층; 및
상기 산화물 반도체층과 접하는 제 2 도전층을 구비하고,
상기 제 1 도전층은 상기 제 2 도전층과 중첩되지 않으며,
상기 제 1 도전층과 상기 제 2 도전층 각각은, 상기 산화물 반도체층과 접하는 제 1 영역 및 상기 제 1 영역 위의 제 2 영역을 포함하고,
상기 제 1 영역은, 상기 산화물 반도체층에 포함된 금속 원소보다 큰 내산화성을 가지는 제 1 금속을 이용하여 형성되고,
상기 제 2 영역은 상기 제 1 금속의 금속 산화물을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 게이트 전극층은 상기 산화물 반도체층 위에 위치하는, 반도체 장치. - 제 1 항에 있어서,
상기 트랜지스터는 제 1 사이드월(sidewall) 절연막과 제 2 사이드월 절연막을 더 구비하고,
상기 제 1 사이드월 절연막은, 상기 게이트 전극층 및 상기 제 1 도전층과 접하며,
상기 제 2 사이드월 절연막은, 상기 게이트 전극층 및 상기 제 2 도전층과 접하는, 반도체 장치.
- 제 1 항에 있어서,
상기 산화물 반도체층은 상기 게이트 전극층 위에 위치하는, 반도체 장치.
- 제 4 항에 있어서,
상기 트랜지스터는 상기 산화물 반도체층 위에 제 1 절연막을 더 구비하고,
상기 제 1 절연막의 일부는 상기 제 1 도전층 및 상기 산화물 반도체층 사이에 끼워지는, 반도체 장치.
- 제 4 항에 있어서,
상기 산화물 반도체층 위에 제 2 절연막을 더 구비하고,
상기 제 2 절연막은 제 1 개구와 제 2 개구를 가지며,
상기 제 1 도전층은 상기 제 1 개구를 통해 상기 산화물 반도체층과 접하고,
상기 제 2 도전층은 상기 제 2 개구를 통해 상기 산화물 반도체층과 접하는, 반도체 장치.
- 제 1 항에 있어서,
상기 산화물 반도체층은, 상기 제 1 도전층과 상기 제 2 도전층 위에 위치하는, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 금속은 몰리브덴보다 높은 산화 반응의 깁스 자유에너지를 가지는 금속인, 반도체 장치.
- 제 1 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층 각각은, 동, 은, 루테늄, 및 이리듐으로 이루어지는 그룹으로부터 선택된 금속 재료를 사용하여 형성되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도전층은 상기 트랜지스터의 소스 전극층에 포함되고,
상기 제 2 도전층은 상기 트랜지스터의 드레인 전극층에 포함되며,
상기 소스 전극층은 상기 제 1 도전층과 제 3 도전층의 적층 구조를 가지고,
상기 드레인 전극층은 상기 제 2 도전층과 제 4 도전층의 적층 구조를 가지는, 반도체 장치.
- 제 10 항에 있어서,
상기 제 3 도전층 및 상기 제 4 도전층 각각은 상기 제 1 금속과는 상이한 제 2 금속을 사용하여 형성되는, 반도체 장치.
- 삭제
- 제 10 항에 있어서,
상기 제 1 도전층은 상기 제 3 도전층 위에 위치하고,
상기 제 2 도전층은 상기 제 4 도전층 위에 위치하는, 반도체 장치.
- 제 10 항에 있어서,
상기 제 3 도전층 및 상기 제 4 도전층 각각은, 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 및 질화 탄탈륨으로 이루어지는 그룹으로부터 선택된 재료를 사용하여 형성되는, 반도체 장치.
- 반도체 장치의 제작 방법에 있어서,
기판 위에 게이트 전극층을 형성하는 단계;
상기 게이트 전극층 위에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 위에 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막과 접하도록, 상기 산화물 반도체막보다 더 높은 환원성을 가지는 금속 산화물막을 형성하는 단계; 및
상기 금속 산화물막에 포함된 산소를 상기 산화물 반도체막에 공급하기 위해 그리고 상기 금속 산화물막을 금속막으로 환원시키기 위해, 상기 금속 산화물막을 형성한 후 가열 처리를 행하는 단계를 포함하는, 반도체 장치의 제작 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 장치의 제작 방법에 있어서,
기판 위에 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막 위에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계;
상기 산화물 반도체막과 접하도록, 상기 산화물 반도체막보다 더 높은 환원성을 가지는 금속 산화물막을 형성하는 단계; 및
상기 금속 산화물막에 포함된 산소를 상기 산화물 반도체막에 공급하기 위해 그리고 상기 금속 산화물막을 금속막으로 환원시키기 위해, 상기 금속 산화물막을 형성한 후 가열 처리를 행하는 단계를 포함하는, 반도체 장치의 제작 방법. - 삭제
- 제 15 항 또는 제 21 항에 있어서,
상기 금속막 위에 도전막을 형성하는 단계와,
소스 전극층 및 드레인 전극층을 형성하기 위해, 상기 금속막과 상기 도전막을 가공하는 단계를 더 포함하는, 반도체 장치의 제작 방법. - 제 23 항에 있어서,
상기 소스 전극층 및 상기 드레인 전극층 중 적어도 하나는, 상기 금속 산화물막의 일부를 포함하는, 반도체 장치의 제작 방법. - 제 23 항에 있어서,
상기 도전막은 금, 백금, 동, 은, 루테늄, 이리듐, 티타늄, 텅스텐, 질화 티타늄, 질화 몰리브덴, 질화 텅스텐, 및 질화 탄탈륨으로 이루어지는 그룹으로부터 선택된 재료를 사용하여 형성되는, 반도체 장치의 제작 방법.
- 제 15 항 또는 제 21 항에 있어서,
상기 금속 산화물막은, 산화동, 산화은, 산화 루테늄, 산화 이리듐 중 적어도 하나를 포함하는, 반도체 장치의 제작 방법. - 제 21 항에 있어서,
상기 산화물 반도체막 내로 불순물 원소를 도핑하는 단계를 더 포함하는, 반도체 장치의 제작 방법. - 제 21 항에 있어서,
상기 게이트 절연막 위에 상기 게이트 전극층의 측면들과 접하도록 사이드월 절연막들을 형성하는 단계;
상기 가열 처리 동안 상기 금속 산화물막을 환원하여 형성되는 금속막 위에 층간 절연막을 형성하는 단계; 및
상기 금속막 및 상기 층간 절연막에 연마 처리를 실시함으로써, 소스 전극층 및 드레인 전극층을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
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