KR101506303B1 - 반도체 장치, 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치, 및 반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은 신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치를 수율 좋게 제작하고, 고생산화를 달성한다.
게이트 전극층, 게이트 절연막, 인듐을 포함한 산화물 반도체막, 게이트 전극층과 중첩되며 산화물 반도체막 위에 접하는 절연층이 차례로 적층되고, 산화물 반도체막 및 절연층에 접하는 소스 전극층 및 드레인 전극층이 제공된 트랜지스터를 갖는 반도체 장치에 있어서, 절연층 표면의 염소 농도를 1×1019/cm3 이하로 하고, 또 인듐 농도를 2×1019/cm3 이하로 한다.

Description

반도체 장치, 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치, 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치) 등 전자 디바이스에 널리 응용되고 있다. 트랜지스터로의 적용이 가능한 반도체 박막으로서 실리콘계 반도체 재료가 잘 알려져 있지만, 이 외 재료로서 산화물 반도체가 주목을 끌고 있다.
예를 들어, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물(IGZO계 비정질 산화물)로 이루어진 반도체층을 사용한 트랜지스터가 개시(開示)되어 있다(특허문헌 1 참조).
일본국 특개2011-181801호 공보
그런데, 산화물 반도체를 사용한 트랜지스터를 갖는 반도체 장치에 있어서, 높은 신뢰성을 달성하는 것은 제품화를 향하여 중요한 사항이다.
그러나, 반도체 장치는 복잡한 구조를 갖는 복수의 박막으로 구성되며 많은 종류의 재료, 방법, 및 공정으로 제작된다. 따라서, 채용되는 제작 공정으로 인하여 얻어지는 반도체 장치의 형상 불량이나 전기 특성의 저하가 생길 우려가 있다.
상술한 바와 같은 문제를 감안하여, 산화물 반도체를 사용한 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고 고생산화를 달성하는 것을 과제 중 하나로 한다.
인듐을 포함한 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된 보텀 게이트 구조의 역 스태거형 트랜지스터를 갖는 반도체 장치에 있어서, 소스 전극층 및 드레인 전극층을 형성하는 에칭 공정에서 생긴 잔사(殘渣)물이 비산하는 것으로 인한 절연층 표면 및 그 근방의 오염을 방지한다.
소스 전극층 및 드레인 전극층을 형성하는 에칭 공정에서는 염소를 포함한 가스를 사용한다. 그러나, 염소를 포함한 가스에, 인듐을 포함한 산화물 반도체막이 폭로되면 염소를 포함한 가스와 인듐을 포함한 산화물 반도체막이 반응하여 잔사물이 생긴다. 또한, 상기 잔사물이 비산함으로써 산화물 반도체막 위뿐만 아니라 이 외의 개소에도 상기 잔사물이 존재하게 된다. 특히, 소스 전극층과 드레인 전극층 사이의 절연층 표면 및 그 근방에 존재하는 잔사물은 누설 전류 등 트랜지스터의 전기 특성의 저하를 초래하는 요인이 된다.
잔사물에는 예를 들어, 인듐 및 염소를 포함한 화합물이 포함된다. 또한, 잔사물에는 산화물 반도체막에 포함된 다른 금속 원소(예를 들어, 갈륨 또는 아연), 염소를 포함한 가스에 사용된 다른 원소(예를 들어, 붕소) 등이 포함되는 경우가 있다.
본 명세서에서 개시하는 발명의 구성의 일 형태는 소스 전극층 및 드레인 전극층을 형성한 후, 소스 전극층과 드레인 전극층 사이의 절연층 표면 및 그 근방에 존재하는 잔사물을 제거하는 공정을 수행한다. 제거 공정은 용액에 의한 세정 처리, 또는 희가스를 사용하는 플라즈마 처리에 의하여 행할 수 있다. 예를 들어, 희석된 불산 용액에 의한 세정 처리, 또는 아르곤을 사용하는 플라즈마 처리 등을 적합하게 사용할 수 있다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는 염소를 포함한 가스와 인듐을 포함한 산화물 반도체막이 반응하는 것을 방지하기 위하여, 염소를 포함한 가스를 사용하는 에칭 공정시에 인듐을 포함한 산화물 반도체막을 절연층 또는 도전막으로 덮어 인듐을 포함한 산화물 반도체막이 염소를 포함한 가스에 폭로되지 않는 구성으로 한다.
절연층 표면 및 그 근방이 잔사물로 오염되는 것을 방지할 수 있으므로, 보텀 게이트 구조의 역 스태거형 트랜지스터를 갖는 반도체 장치는 절연층 표면의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 하고, 또 인듐 농도를 2×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다. 또한, 산화물 반도체막 내의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다.
따라서, 산화물 반도체막이 사용되어 있으며 안정된 전기 특성을 갖는 트랜지스터를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고 고생산화를 달성할 수 있다.
본 명세서에서 개시하는 발명의 구성의 일 형태는 절연 표면 위의 게이트 전극층과, 게이트 전극층 위의 게이트 절연막과, 게이트 절연막 위의 인듐을 포함한 산화물 반도체막과, 게이트 전극층과 중첩되며 산화물 반도체막 위에 접하는 절연층과, 산화물 반도체막 및 절연층에 접하는 소스 전극층 및 드레인 전극층을 갖고, 절연층 표면의 염소 농도는 1×1019/cm3 이하이고 또 인듐 농도는 2×1019/cm3 이하인 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는 절연 표면 위의 게이트 전극층과, 게이트 전극층 위의 게이트 절연막과, 게이트 절연막 위의 인듐을 포함한 산화물 반도체막과, 게이트 전극층과 중첩되며 산화물 반도체막 위에 접하는 절연층과, 산화물 반도체막 및 절연층에 접하는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체막 내의 염소 농도는 1×1019/cm3 이하이고, 절연층 표면의 염소 농도는 1×1019/cm3 이하이고 또 인듐 농도는 2×1019/cm3 이하인 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는 절연 표면 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 인듐을 포함한 산화물 반도체막을 형성하고, 게이트 전극층과 중첩되며 산화물 반도체막 위에 접하는 절연층을 형성하고, 산화물 반도체막 및 절연층에 접하는 도전막을 형성하고, 염소를 포함한 가스를 사용하여 도전막을 에칭함으로써 소스 전극층 및 드레인 전극층을 형성하고, 산화물 반도체막 및 절연층에 대하여 잔사물 제거 공정을 수행하는 반도체 장치의 제작 방법이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는 절연 표면 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 인듐을 포함한 산화물 반도체막을 형성하고, 산화물 반도체막에 접하여 있으며 이를 덮는 절연층을 형성하고, 절연층에 산화물 반도체막에 도달하는 개구를 형성하고, 절연층 위에 개구의 내벽을 덮도록 도전막을 형성하고, 염소를 포함한 가스를 사용하여 도전막을 에칭함으로써 개구에 소스 전극층 및 드레인 전극층을 형성하는 반도체 장치의 제작 방법이다.
또한, 산화물 반도체막에 대하여 수소 또는 수분을 방출시키기 위한 가열 처리(탈수화 또는 탈수소화 처리)를 행하여도 좋다. 또한, 산화물 반도체막으로서 결정성 산화물 반도체막을 사용하는 경우에는 결정화시키기 위한 가열 처리를 행하여도 좋다.
또한, 산화물 반도체막으로 산소를 공급하여도 좋다. 특히, 탈수화 또는 탈수소화 처리로 인하여, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리되어 감소될 우려가 있다. 산화물 반도체막에 있어서 산소가 탈리된 부분에는 산소 결손이 존재하며, 상기 산소 결손으로 인하여 트랜지스터의 전기적 특성의 변동을 초래하는 도너 준위가 생기게 된다.
따라서, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막으로 산소를 공급하는 것이 바람직하다. 산화물 반도체막으로 산소를 공급함으로써 막 내의 산소 결손을 보전할 수 있다.
예를 들어, 산소의 공급원이 되는, 산소를 많이(과잉으로) 포함한 산화물 절연막을 산화물 반도체막과 접하도록 제공함으로써 상기 산화물 절연막으로부터 산화물 반도체막으로 산소를 공급할 수 있다. 상기 구성에 있어서, 탈수화 또는 탈수소화 처리로서 가열 처리를 행한 산화물 반도체막 및 산화물 절연막을, 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막으로 산소를 공급하여도 좋다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막으로 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내로 산소를 공급하여도 좋다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 임플렌테이션법, 플라즈마 처리 등을 사용할 수 있다.
또한, 바람직하게는 트랜지스터에 제공되는 산화물 반도체막은 결정 상태의 산화물 반도체의 화학량론적 조성에 대하여 산소의 함유량이 과잉인 영역이 포함된 막으로 하면 좋다. 이 경우, 산소의 함유량은 산화물 반도체의 화학량론적 조성을 넘는 정도로 한다. 또는, 산소의 함유량은 단결정인 경우의 산소의 양을 넘는 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
수소 또는 수분을 산화물 반도체로부터 제거하여 불순물이 가능한 한 포함되지 않도록 고순도화시키고 산소를 공급하여 산소 결손을 보전함으로써, I형(진성) 산화물 반도체, 또는 I형(진성)에 매우 가까운 산화물 반도체로 할 수 있다. 이와 같이 함으로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 같은 수준까지 할 수 있다. 따라서, 상기 산화물 반도체막을 트랜지스터에 사용함으로써 산소 결손으로 인한 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
본 발명의 일 형태는 트랜지스터, 또는 트랜지스터를 포함하여 구성된 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 산화물 반도체로 채널 형성 영역이 형성된 트랜지스터, 또는 이러한 트랜지스터를 포함하여 구성된 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로나, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치가 부품으로서 탑재된 전자 기기에 관한 것이다.
산화물 반도체를 사용한 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제공한다.
또한, 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고 고생산화를 달성한다.
도 1(A)는 반도체 장치의 일 형태에 대하여 설명하는 평면도이고, 도 1(B)는 반도체 장치의 일 형태에 대하여 설명하는 단면도.
도 2(A) 내지 도 2(D)는 반도체 장치의 제작 방법의 일 형태에 대하여 설명하는 단면도.
도 3(A)는 반도체 장치의 일 형태에 대하여 설명하는 평면도이고, 도 3(B)는 반도체 장치의 일 형태에 대하여 설명하는 단면도.
도 4(A) 내지 도 4(D)는 반도체 장치의 제작 방법의 일 형태에 대하여 설명하는 단면도.
도 5(A) 내지 도 5(C)는 반도체 장치의 일 형태에 대하여 설명하는 평면도.
도 6(A)는 반도체 장치의 일 형태에 대하여 설명하는 평면도이고, 도 6(B)는 반도체 장치의 일 형태에 대하여 설명하는 단면도.
도 7(A) 및 도 7(B)는 반도체 장치의 일 형태를 도시한 단면도.
도 8(A)는 반도체 장치의 일 형태를 도시한 등가 회로도이고, 도 8(B)는 반도체 장치의 일 형태를 도시한 단면도.
도 9(A) 내지 도 9(C)는 전자 기기를 도시한 도면.
도 10(A) 내지 도 10(C)는 전자 기기를 도시한 도면.
도 11은 SIMS 측정 결과를 나타낸 도면.
이하에서는 본 명세서에 개시된 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 명세서에 개시된 발명은 이하의 설명에 한정되지 아니하며 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시된 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, '제 1', '제 2' 등 서수사는 편의상 사용되는 것에 불과하며 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치, 및 반도체 장치의 제작 방법의 일 형태를 도 1(A) 내지 도 2(D)를 사용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터는 1개의 채널 형성 영역이 형성되는 싱글 게이트 구조라도 좋고, 2개의 채널 형성 영역이 형성되는 더블 게이트 구조라도 좋으며, 3개의 채널 형성 영역이 형성되는 트리플 게이트 구조라도 좋다. 또한, 채널 형성 영역 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이라도 좋다.
도 1(A) 및 도 1(B)에 도시된 트랜지스터(440)는 채널 보호형(채널 스톱형이라고도 함)으로 불리는 보텀 게이트 구조 중 하나이며 역 스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 1(A)는 평면도이고, 도 1(B)는 도 1(A)를 일점 쇄선 X1-Y1에서 절단한 단면에 상당한다.
채널 길이 방향의 단면도인 도 1(B)에 도시된 바와 같이, 트랜지스터(440)를 포함한 반도체 장치는 절연막(436)이 제공되어 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401), 게이트 절연막(402), 인듐을 포함한 산화물 반도체막(403), 절연층(413), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
산화물 반도체막(403)에 접하는 절연층(413)은 게이트 전극층(401)과 중첩된 산화물 반도체막(403)의 채널 형성 영역 위에 제공되어 있으며, 채널 보호막으로서 기능한다.
채널 형성 영역 위에 중첩되는 절연층(413)의 단면 형상, 구체적으로는 단부의 단면 형상(테이퍼 각이나 막 두께 등)을 궁리함으로써, 드레인 전극층(405b)의 단부 근방에서 일어나는 것이 우려되는 전계 집중을 완화시키고 트랜지스터(440)의 스위칭 특성의 열화를 억제할 수 있다.
구체적으로는 채널 형성 영역 위에 중첩되는 절연층(413)의 단면 형상은 사다리꼴 형상 또는 삼각 형상으로 하고, 단면 형상 하단부의 테이퍼 각을 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하로 한다. 이러한 각도 범위로 함으로써, 높은 게이트 전압이 게이트 전극층(401)에 인가되는 경우에 드레인 전극층(405b) 단부 근방에서 일어나는 것이 우려되는 전계 집중을 완화시킬 수 있다.
본 실시형태에서는 절연층(413)은 중앙의 범위 D보다 외측의 단부는 테이퍼 형상이 되어 있다.
또한, 채널 형성 영역 위에 중첩되는 절연층(413)의 막 두께는 0.3μm 이하, 바람직하게는 5nm 이상 0.1μm 이하로 한다. 이러한 막 두께 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 또는 전계 집중이 분산되어 전계가 집중하는 부분이 복수로 생겨, 결과적으로 드레인 전극층(405b) 단부 근방에서 일어나는 것이 우려되는 전계 집중을 완화시킬 수 있다.
산화물 반도체막(403)에 사용하는 산화물 반도체는 적어도 인듐(In)을 포함한다. 특히, In과 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 이들과 함께 추가적으로 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 의미하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 그 조성 근방인 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그 조성 근방인 산화물을 사용하면 좋다.
그러나, 인듐을 포함한 산화물 반도체는 이들에 한정되지 아니하며, 필요한 반도체 특성(이동도, 임계 값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들어, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 말한다. r은 예를 들어, 0.05로 하면 좋다. 다른 산화물의 경우도 마찬가지다.
산화물 반도체막(403)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내로 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막에서는 입계로 인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되고, 또 ab면에 수직인 방향으로부터 보아 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 수직인 방향으로부터 보아 금속 원자가 층 형상으로 배열되어 있거나, 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부간에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 '수직'이라고 기재된 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단지 '평행'이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막 표면 측에서 결정 성장시키는 경우에는 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되므로, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 함으로써 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 벌크 내 결함을 더 저감시킬 수 있으며, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
Ra란, JIS B 0601:2001(ISO4287:1997)로 정의된 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, '기준면으로부터 지정면까지의 편차의 절대값을 평균한 값'으로 표현할 수 있고, 이하의 수학식 1로 정의된다.
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여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 연결된 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자 힘 현미경(AFM: Atomic Force Microscope)으로 측정하는 것이 가능하다.
다만, 본 실시형태에서 설명하는 트랜지스터(440)는 보텀 게이트형이므로, 산화물 반도체막 하방에는 기판(400)과 게이트 전극층(401)과 게이트 절연막(402)이 존재한다. 따라서, 상기 평탄한 표면을 얻기 위하여, 게이트 전극층(401) 및 게이트 절연막(402)을 형성한 후에 CMP 처리 등의 평탄화 처리를 행하여도 좋다. 또한, 원하는 개소를 평탄화시키는 것으로 한정되지 아니하며, 게이트 전극층(401) 측면과 절연층(413) 하단부와의 간격을 충분히 둠으로써 적어도 채널 형성 영역이 되는 영역을 상기 평탄한 표면에 가깝게 할 수 있다. 트랜지스터(440)는 채널 보호형이므로, 절연층(413)의 크기에 따라 채널 형성 영역의 크기(L/W)가 결정된다.
산화물 반도체막(403)의 막 두께는 1nm 이상 30nm 이하(바람직하게는 5nm 이상 10nm 이하)로 하고 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막(403)은 스퍼터링 타깃 표면에 대하여 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의하여 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 ab면으로부터 벽개(劈開)되어 ab면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때 불순물이 혼입되는 것을 저감시킴으로써 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판의 가열 온도를 높임으로써, 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판의 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판의 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소의 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소의 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대하여 이하에 나타낸다.
InOx분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수비로 혼합하고, 가압 처리를 행한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들어, InOx분말, GaOY분말, 및 ZnOZ분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
도 2(A) 내지 도 2(D)는 트랜지스터(440)를 갖는 반도체 장치의 제작 방법의 일례를 도시한 것이다.
우선, 절연 표면을 갖는 기판(400) 위에 절연막(436)을 형성한다.
절연 표면을 갖는 기판(400)으로서 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있으며, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다.
또한, 기판(400)으로서 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 산화물 반도체막(403)을 포함한 트랜지스터(440)를 가요성 기판 위에 직접 제작하여도 좋고, 산화물 반도체막(403)을 포함한 트랜지스터(440)를 다른 제작 기판에 제작한 후에 박리하고 가요성 기판에 전치(轉置)하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판에 전치하기 위하여, 제작 기판과 산화물 반도체막을 포함한 트랜지스터(440)와의 사이에 박리층을 제공하면 좋다.
절연막(436)은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연 재료, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연 재료, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
절연막(436)은 단층 구조라도 좋고 적층 구조라도 좋다.
본 실시형태에서는 절연막(436)으로서 플라즈마 CVD법을 사용하여 형성된 막 두께 100nm의 질화 실리콘막과 막 두께 150nm의 산화 실리콘막의 적층 구조를 사용한다.
다음에, 절연막(436) 위에 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401)을 형성한다.
게이트 전극층(401)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 게이트 전극층(401)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(402)과 접하는 게이트 전극층(401)의 1개의 층으로서 질소를 포함한 금속 산화물, 구체적으로는 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 가지며, 게이트 전극층으로서 사용한 경우에는 트랜지스터의 전기 특성 중 하나인 임계값 전압을 양으로 할 수 있어 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
본 실시형태에서는 스퍼터링법에 의하여 막 두께 100nm의 텅스텐막을 형성한다.
다음에, 게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다.
또한, 게이트 절연막(402)의 피복성을 향상시키기 위하여 게이트 전극층(401) 표면에 평탄화 처리를 행하여도 좋다. 특히, 게이트 절연막(402)으로서 얇은 절연막을 사용하는 경우에는 게이트 전극층(401) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(402)은 막 두께를 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, 게이트 절연막(402)은 스퍼터링 타깃 표면에 대하여 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
게이트 절연막(402)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 사용하여 형성할 수 있다.
또한, 게이트 절연막(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(402)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
게이트 절연막(402)은 산화물 반도체막(403)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(402)은 막 내(벌크 내)에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하며 예를 들어, 게이트 절연막(402)으로서 산화 실리콘막을 사용하는 경우에는 SiO2 +α(다만, α>0)로 한다.
산소의 공급원이 되는, 산소를 많이(과잉으로) 포함한 게이트 절연막(402)을 산화물 반도체막(403)과 접하도록 제공함으로써 상기 게이트 절연막(402)으로부터 산화물 반도체막(403)으로 산소를 공급할 수 있다. 산화물 반도체막(403) 및 게이트 절연막(402)에 대하여 적어도 일부가 접한 상태에서 가열 처리를 행함으로써, 산화물 반도체막(403)으로 산소를 공급하여도 좋다.
산화물 반도체막(403)으로 산소를 공급함으로써 막 내의 산소 결손을 보전할 수 있다. 또한, 게이트 절연막(402)은 제작하는 트랜지스터의 크기나 게이트 절연막(402)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
본 실시형태에서는, 고밀도 플라즈마 CVD법에 의하여 막 두께 200nm의 산화 질화 실리콘막을 형성한다.
다음에, 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다.
산화물 반도체막(403)의 형성 공정에 있어서 산화물 반도체막(403)에 가능한 한 수소 또는 물이 포함되지 않도록 하기 위하여, 산화물 반도체막(403) 형성의 전(前)처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(402)이 형성된 기판을 예비 가열하여, 기판 및 게이트 절연막(402)에 흡착된 수소나 수분 등의 불순물을 탈리시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 제공하는 배기 수단은 크라이오 펌프(cryo pump)가 바람직하다.
게이트 절연막(402)에서 산화물 반도체막(403)이 접하여 형성되는 영역에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여, 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 행하면, 게이트 절연막(402) 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 여러 번 행하여도 좋고, 이들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 아니하며, 게이트 절연막(402) 표면의 요철 상태에 따라 적절히 설정하면 좋다.
또한, 산화물 반도체막(403)은 막 형성시에 산소를 많이 포함하게 되는 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법으로 형성하는 등)으로 형성하여, 산소를 많이 포함한(바람직하게는 결정 상태의 산화물 반도체의 화학량론적 조성보다 산소의 함유량이 과잉인 영역이 포함된) 막으로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서의 산화물 반도체막(403)으로서, AC 전원 장치를 갖는 스퍼터링 장치를 사용하여 스퍼터링법으로 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에 있어서 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3)인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량비 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건에서의 성막 속도는 16nm/min이다.
산화물 반도체막(403)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션(sublimation) 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 제공한 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은 예를 들어, 수소 원자나, 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 게이트 절연막(402)을 대기에 개방시키지 않고 게이트 절연막(402)과 산화물 반도체막(403)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연막(402)을 대기에 폭로시키지 않고 게이트 절연막(402)과 산화물 반도체막(403)을 연속적으로 형성하면, 게이트 절연막(402) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체막(403)은 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막으로 가공하여 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트마스크를 잉크젯법으로 형성하여도 좋다. 레지스트마스크를 잉크젯법으로 형성하는 경우, 포토마스크를 사용하지 않으므로 제조 비용을 절감할 수 있다.
또한, 산화물 반도체막의 에칭은 드라이 에칭이라도 좋고, 웨트 에칭이라도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합시킨 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc 제조)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의한 드라이 에칭으로 에칭 가공을 행하여도 좋다.
또한, 산화물 반도체막(403)에 대하여, 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다.
본 실시형태에서는 가열 처리 장치 중 하나인 전기로(電氣爐)에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간 동안의 가열 처리를 행하고, 질소 및 산소 분위기하에서 450℃로 1시간 동안의 가열 처리를 더 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 아니하며, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열된 불활성 가스 중에 기판을 넣고, 몇 분 동안 가열한 후에 기판을 불활성 가스 중으로부터 꺼내는 GRTA를 행하여도 좋다.
또한, 가열 처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리에 의하여 산화물 반도체막(403)을 가열한 후, 같은 노(爐)에 고순도 산소 가스, 고순도 산화 이질소(I) 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기)를 도입하여도 좋다. 산소 가스 또는 산화 이질소(I) 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 산화 이질소(I) 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 산화 이질소(I) 가스 중의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 산화 이질소(I) 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물 배제 공정에 의하여 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화 및 I형(진성)화시킬 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 타이밍은 막 형상의 산화물 반도체막을 형성한 후라도 좋고, 섬 형상의 산화물 반도체막(403)을 형성한 후라도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는 여러 번 행하여도 좋고, 다른 가열 처리와 겸하여도 좋다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(403)으로서 섬 형상으로 가공되기 전에 막 형상의 산화물 반도체막이 게이트 절연막(402)을 덮은 상태에서 행하면, 게이트 절연막(402)에 포함된 산소가 가열 처리로 인하여 방출되는 것을 방지할 수 있어 바람직하다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)으로 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내로 산소를 공급하여도 좋다.
또한, 탈수화 또는 탈수소화 처리로 인하여, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리되어 감소될 우려가 있다. 산화물 반도체막에 있어서 산소가 탈리된 부분에는 산소 결손이 존재하며, 상기 산소 결손으로 인하여 트랜지스터의 전기적 특성의 변동을 초래하는 도너 준위가 생기게 된다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)에 산소를 도입하여 막 내로 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화, 및 I형(진성)화할 수 있다. 고순도화되고, I형(진성)화된 산화물 반도체막(403)을 갖는 트랜지스터는 전기 특성의 변동이 억제되어 있어 전기적으로 안정적이다.
산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 임플렌테이션법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 공정은, 산화물 반도체막(403)에 산소를 도입하는 경우에는 산화물 반도체막(403)에 직접 도입하여도 좋고, 게이트 절연막(402) 등의 다른 막을 통과시켜 산화물 반도체막(403)에 도입하여도 좋다. 다른 막을 통과시켜 산소를 도입하는 경우에는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 인플렌테이션법 등을 사용하면 좋지만, 노출된 산화물 반도체막(403)에 산소를 직접 도입하는 경우에는 플라즈마 처리 등도 사용할 수 있다.
산화물 반도체막(403)으로의 산소 도입은 탈수화 또는 탈수소화 처리를 행한 후에 하는 것이 바람직하지만, 특별히 한정되는 것은 아니다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)으로의 산소 도입은 여러 번 행하여도 좋다.
다음에, 게이트 전극층(401)과 중첩된 산화물 반도체막(403)의 채널 형성 영역 위에 절연층(413)을 형성한다(도 2(A) 참조).
절연층(413)은 플라즈마 CVD법, 스퍼터링법으로 형성한 절연막을 에칭함으로써 가공하여 형성할 수 있다. 절연층(413)으로서는 대표적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 단층 구조 또는 적층 구조로 사용할 수 있다.
산화물 반도체막(403)과 접하는 절연층(413)(절연층(413)이 적층 구조인 경우, 산화물 반도체막(403)과 접하는 막)을 산소를 많이 포함한 상태로 하면, 산화물 반도체막(403)으로 산소를 공급하는 공급원으로서 바람직하게 기능시킬 수 있다.
본 실시형태에서는 절연층(413)으로서 스퍼터링법에 의하여 막 두께 200nm의 산화 실리콘막을 형성한다. 산화 실리콘막을 선택적으로 에칭하여, 단면 형상이 사다리꼴형, 또는 삼각형이며 단면 형상 하단부의 테이퍼 각이 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하인 절연층(413)을 형성한다. 또한, 절연층(413)의 평면 형상은 직사각형이다. 또한, 본 실시형태에서는 포토리소그래피 공정에 의하여 산화 실리콘막 위에 레지스트마스크를 형성하고, 선택적으로 에칭함으로써 절연층(413) 하단부의 테이퍼 각을 약 30°로 한다.
절연층(413)을 형성한 후에 가열 처리를 행하여도 좋다. 본 실시형태에서는 질소 분위기하에서 300℃로 1시간 동안 가열 처리를 행한다.
다음에, 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 및 절연층(413) 위에 소스 전극층 및 드레인 전극층(이와 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막(445)을 형성한다(도 2(B) 참조).
도전막(445)에는 나중의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막(445)으로서는 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함한 금속막, 또한 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막 하측 및 상측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막, 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시키는 구성으로 하여도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막(445)은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의하여 도전막(445) 위에 레지스트마스크(448a) 및 레지스트마스크(448b)를 형성하고, 선택적으로 에칭하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 2(C) 참조). 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트마스크를 제거한다. 이 결과, 드레인 전극층(405b) 단부는 절연층(413) 상면 또는 측면에 위치하고, 소스 전극층(405a) 단부는 절연층(413) 상면 또는 측면에 위치한다.
도전막(445)의 에칭에는 염소를 포함한 가스(447)를 사용한다. 염소를 포함한 가스(447)로서는 예를 들어, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 사염화 탄소(CCl4) 등을 포함하는 가스를 사용할 수 있다.
에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는 도전막(445)으로서 스퍼터링법에 의하여 형성된 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막이 적층된 것을 사용한다. 도전막(445)은 드라이 에칭법에 의하여 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시형태에서는 제 1 에칭 조건으로 티타늄막과 알루미늄막의 2개의 층을 에칭한 후에 제 2 에칭 조건으로 나머지 티타늄막 단층을 제거한다. 또한, 제 1 에칭 조건에는 에칭 가스(BCl3:Cl2=750sccm:150sccm)를 사용하고, 바이어스 전력을 1500W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다. 제 2 에칭 조건에는 에칭 가스(BCl3:Cl2=700sccm:100sccm)를 사용하고, 바이어스 전력을 750W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다.
상술한 바와 같이, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하는 에칭 공정에서는 염소를 포함한 가스(447)를 사용한다. 그러나, 염소를 포함한 가스(447)에, 인듐을 포함한 산화물 반도체막(403)이 폭로되면 염소를 포함한 가스(447)와 인듐을 포함한 산화물 반도체막(403)이 반응하여 잔사물이 생긴다. 또한, 상기 잔사물이 비산함으로써 소스 전극층(405a)과 드레인 전극층(405b) 사이의 절연층(413) 표면 및 그 근방에도 상기 잔사물이 존재하게 된다. 소스 전극층(405a)과 드레인 전극층(405b) 사이의 절연층(413) 표면 및 그 근방에 존재하는 잔사물은 누설 전류 등 트랜지스터(440)의 전기 특성의 저하를 초래하는 요인이 된다. 또한, 염소를 포함한 가스에 포함된 염소(염소 이외에, 가스 중에 포함된 원소도 포함된 경우가 있음)가 산화물 반도체막(403) 내로 혼입되거나 또는 부착되어, 트랜지스터 특성에 악영향을 미칠 우려가 있다.
잔사물에는 예를 들어, 인듐 및 염소를 포함한 화합물이 포함된다. 또한, 잔사물에는 산화물 반도체막에 포함된 다른 금속 원소(예를 들어, 갈륨 또는 아연), 염소를 포함한 가스에 사용된 다른 원소(예를 들어, 붕소) 등이 포함되는 경우가 있다.
따라서, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한 후, 소스 전극층(405a)과 드레인 전극층(405b) 사이의 절연층(413) 표면, 및 그 근방에 존재하는 잔사물을 제거하는 공정을 수행한다. 잔사물을 제거하는 공정은 용액에 의한 세정 처리, 또는 희가스를 사용하는 플라즈마 처리에 의하여 행할 수 있다. 예를 들어, 희석된 불산 용액에 의한 세정 처리, 또는 아르곤을 사용하는 플라즈마 처리 등을 적합하게 사용할 수 있다. 또한, 잔사물을 제거하는 공정은 산화물 반도체막(403)에 혼입되거나 또는 부착된 염소도 제거하는 효과가 있다.
상술한 바와 같이, 잔사물을 제거하는 공정을 수행함으로써 절연층(413) 표면 및 그 근방, 그리고 산화물 반도체막(403)이 잔사물로 오염되는 것을 방지할 수 있으므로, 보텀 게이트 구조의 역 스태거형 트랜지스터인 트랜지스터(440)를 갖는 반도체 장치는, 절연층(413) 표면의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 하고, 또 인듐 농도를 2×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다. 또한, 산화물 반도체막(403) 내의 염소 농도를1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다.
상술한 공정에 의하여 본 실시형태의 트랜지스터(440)가 제작된다(도 2(D) 참조). 또한, 소스 전극층(405a), 드레인 전극층(405b) 위에 보호 절연막이 되는 절연막을 형성하여도 좋다.
보호 절연막은 절연층(413)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어, CVD법에 의하여 산화 질화 실리콘막을 400nm로 형성한다. 또한, 보호 절연막을 형성한 후에 가열 처리를 행하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간 동안 가열 처리를 행한다.
또한, 보호 절연막으로서 치밀성이 높은 무기 절연막을 제공하여도 좋다. 예를 들어, 보호 절연막으로서 스퍼터링법에 의하여 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(440)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR: X-Ray Reflection)에 의하여 측정할 수 있다.
트랜지스터(440) 위에 제공되며 보호 절연막으로서 사용할 수 있는 산화 알루미늄막은 수소나 수분 등의 불순물 및 산소의 양쪽 모두에 대하여 막을 통과하지 않게 하는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정중 및 제작 후에, 전기적 특성의 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막(403)으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능하므로 사용하는 것이 바람직하다.
또한, 트랜지스터(440)에 기인하는 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드, 아크릴, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성된 절연막을 복수로 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
예를 들어, 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의한 도포 후에 소성(燒成)(예를 들어, 질소 분위기하에서 250℃로 1시간 동안)하여 형성할 수 있다.
평탄화 절연막을 형성한 후에 가열 처리를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간 동안 가열 처리를 행한다.
트랜지스터(440)를 형성한 후에 이와 같이 가열 처리를 행하여도 좋다. 또한, 가열 처리는 여러 번 행하여도 좋다.
따라서, 산화물 반도체막(403)이 사용되어 있으며 안정된 전기 특성을 갖는 트랜지스터(440)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고 고생산화를 달성할 수 있다.
도 11은 세정 처리를 수행하지 않고 제작한 트랜지스터에 있어서의 산화물 반도체막 내의 염소 농도를 측정한 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)의 측정 결과를 나타낸 것이다. 측정에 사용한 트랜지스터는 세정 처리가 수행되지 않았으며, 산화 질화 실리콘막으로 이루어진 보호 절연막이 제공되어 있는 점을 제외하고는 본 실시형태의 트랜지스터(440)와 같은 재료 및 방법에 의하여 제작된 트랜지스터이다. 또한, 채널 보호막으로서 기능하는 절연층이 형성되지 않은 영역을 측정하였다. 측정은 보호 절연막 표면으로부터 깊이 방향으로 수행하였다. 측정 개소에서는 보호 절연막인 산화 질화 실리콘막(막 두께 400nm), 산화물 반도체막인 IGZO막, 게이트 절연막인 산화 질화 실리콘막이 적층되어 있었다.
도 11의 측정 결과를 보면 알 수 있듯이, 산화물 반도체막인 IGZO막 내(계면 근방)의 염소 농도는 1×1019/cm3보다 높았다. 한편, IGZO막 바로 아래에 있는 게이트 절연막인 산화 질화 실리콘막 내의 염소 농도는 1×1016/cm3 이하였다. 에칭 공정 후에 제작되는 보호 절연막인 산화 질화 실리콘막 내의 염소 농도도 1×1016/cm3 부근을 나타내었다. 특히, 보호 절연막의 제작 등에 있어서 염소를 포함한 가스는 사용되지 않았고, 또 염소의 측정 한계(background level)는 4×1016/cm3 부근인 것을 감안하면 보호 절연막 내의 염소 농도는 SIMS의 측정 한계 미만을 나타낸 것이 시사된다. 이들 결과 및 고찰에 의하여 IGZO막 내의 염소 농도는 게이트 절연막 및 보호 절연막 내의 염소 농도보다 분명히 높고, 세정 공정이 수행되지 않은 산화물 반도체막은 염소를 포함하는 것이 제시된다. 또한, 세정 공정을 수행함으로써 산화물 반도체막에 부착된 염소가 제거되므로, 본 측정 결과를 고찰하면 세정 공정 후의 산화물 반도체막 내의 염소 농도는 SIMS 측정에 있어서 1×1019/cm3보다 낮게 나온다는 것이 당연히 짐작된다.
(실시형태 2)
본 실시형태에서는 반도체 장치, 및 반도체 장치의 제작 방법의 다른 일 형태를 도 3(A) 내지 도 4(D)를 사용하여 설명한다. 상술한 실시형태와 동일한 부분, 또는 같은 기능을 갖는 부분 및 공정은 상술한 실시형태와 마찬가지로 행할 수 있고, 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
도 3(A) 및 도 3(B)에 도시된 트랜지스터(420)는 채널 보호형(채널 스톱형이라고도 함)으로 불리는 보텀 게이트 구조 중 하나이며 역 스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 3(A)는 평면도이고, 도 3(B)는 도 3(A)를 일점 쇄선 X2-Y2에서 절단한 단면에 상당한다.
채널 길이 방향의 단면도인 도 3(B)에 도시된 바와 같이, 트랜지스터(420)를 포함한 반도체 장치는 절연막(436)이 제공되어 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401), 게이트 절연막(402), 인듐을 포함한 산화물 반도체막(403), 절연층(423), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
절연층(423)은 적어도 게이트 전극층(401)과 중첩되는 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 제공되며 채널 보호막으로서 기능한다. 또한, 절연층(423)은, 산화물 반도체막(403)에 도달하며 소스 전극층(405a) 또는 드레인 전극층(405b)이 내벽을 덮도록 제공된 개구를 갖는다. 따라서, 산화물 반도체막(403) 주연부(周緣部)는 절연층(423)으로 덮여 있고, 상기 절연층(423)은 층간 절연막으로서도 기능한다. 게이트 배선과 소스 배선의 교차부에 있어서 게이트 절연막(402)뿐만 아니라 절연층(423)도 층간 절연막으로서 배치함으로써 기생 용량을 저감시킬 수 있다.
트랜지스터(420)에 있어서 산화물 반도체막(403)은 절연층(423), 소스 전극층(405a), 및 드레인 전극층(405b)으로 덮이는 구성이다.
채널 형성 영역 위에 중첩되는 절연층(423)의 단면 형상, 구체적으로는 단부의 단면 형상(테이퍼 각이나 막 두께 등)을 궁리함으로써, 드레인 전극층(405b)의 단부 근방에서 일어나는 것이 우려되는 전계 집중을 완화시키고 트랜지스터(420)의 스위칭 특성의 열화를 억제할 수 있다.
구체적으로는 채널 형성 영역 위에 중첩되는 절연층(423)의 단면 형상은 사다리꼴 형상 또는 삼각 형상으로 하고, 단면 형상 하단부의 테이퍼 각을 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하로 한다. 이러한 각도 범위로 함으로써, 높은 게이트 전압이 게이트 전극층(401)에 인가되는 경우에 드레인 전극층(405b) 단부 근방에서 일어나는 것이 우려되는 전계 집중을 완화시킬 수 있다.
또한, 채널 형성 영역 위에 중첩되는 절연층(423)의 막 두께는 0.3μm 이하, 바람직하게는 5nm 이상 0.1μm 이하로 한다. 이러한 막 두께 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 또는 전계 집중이 분산되어 전계가 집중하는 부분이 복수로 생겨, 결과적으로 드레인 전극층(405b) 단부 근방에서 일어나는 것이 우려되는 전계 집중을 완화시킬 수 있다.
도 4(A) 내지 도 4(D)는 트랜지스터(420)를 갖는 반도체 장치의 제작 방법의 일례를 도시한 것이다.
절연 표면을 갖는 기판(400) 위에 절연막(436)을 형성한다. 본 실시형태에서는 절연막(436)으로서 플라즈마 CVD법을 사용하여 형성된 막 두께 100nm의 질화 실리콘막과 막 두께 150nm의 산화 실리콘막의 적층 구조를 사용한다.
절연막(436) 위에 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401)을 형성한다. 본 실시형태에서는 스퍼터링법에 의하여 막 두께 100nm의 텅스텐막을 형성한다.
게이트 전극층(401) 위에 게이트 절연막(402)을 형성한다. 본 실시형태에서는, 고밀도 플라즈마 CVD법에 의하여 막 두께 200nm의 산화 질화 실리콘막을 형성한다.
게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다. 본 실시형태에 있어서의 산화물 반도체막(403)으로서, AC 전원 장치를 갖는 스퍼터링 장치를 사용하여 스퍼터링법으로 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에 있어서 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3)인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량비 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건에서의 성막 속도는 16nm/min이다.
산화물 반도체막(403)에 대하여, 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 본 실시형태에서는 가열 처리 장치 중 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간 동안의 가열 처리를 행하고, 또 질소 및 산소 분위기하에서 450℃로 1시간 동안의 가열 처리를 행한다.
다음에, 산화물 반도체막(403) 위에 산화물 반도체막(403)에 도달하는 개구(425a) 및 개구(425b)를 갖는 절연층(423)을 형성한다(도 4(A) 참조).
절연층(423)은 플라즈마 CVD법, 스퍼터링법으로 형성한 절연막을 에칭함으로써 가공하여 형성할 수 있다. 절연층(423)의 개구(425a) 및 개구(425b)의 내벽은 테이퍼 형상을 갖는다.
절연층(423)은 적어도 게이트 전극층(401)과 중첩되는 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 제공되며 일부가 채널 보호막으로서 기능한다.
본 실시형태에서는 산화물 반도체막(403)은 채널 형성 영역이 절연층(423)으로 덮이는 구성이다. 또한, 산화물 반도체막(403) 단부도 절연층(423)으로 덮인다.
본 실시형태에서는 절연층(423)으로서 스퍼터링법에 의하여 막 두께 200nm의 산화 실리콘막을 형성한다. 또한, 본 실시형태에서는 단면에 있어서의 절연층(423) 하단부의 테이퍼 각을 30°로 한다.
절연층(423)을 형성한 후에 가열 처리를 행하여도 좋다. 본 실시형태에서는 질소 분위기하에서 300℃로 1시간 동안 가열 처리를 행한다.
다음에, 게이트 전극층(401), 게이트 절연막(402), 산화물 반도체막(403), 절연층(423), 그리고 개구(425a) 및 개구(425b)의 내벽을 덮도록 소스 전극층 및 드레인 전극층(이와 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막(445)을 형성한다(도 4(B) 참조).
포토리소그래피 공정에 의하여 도전막(445) 위에 레지스트마스크(448a) 및 레지스트마스크(448b)를 형성하고, 선택적으로 에칭하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 4(C) 참조). 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트마스크를 제거한다.
도전막(445)의 에칭에는 염소를 포함한 가스(447)를 사용한다. 염소를 포함한 가스(447)로서는 예를 들어, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 사염화 탄소(CCl4) 등을 포함하는 가스를 사용할 수 있다.
에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는 도전막(445)으로서 스퍼터링법에 의하여 형성된 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막이 적층된 것을 사용한다. 도전막(445)은 드라이 에칭법에 의하여 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시형태에서는 제 1 에칭 조건으로 티타늄막과 알루미늄막의 2개의 층을 에칭한 후에 제 2 에칭 조건으로 나머지 티타늄막 단층을 제거한다. 또한, 제 1 에칭 조건에는 에칭 가스(BCl3:Cl2=750sccm:150sccm)를 사용하고, 바이어스 전력을 1500W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다. 제 2 에칭 조건에는 에칭 가스(BCl3:Cl2=700sccm:100sccm)를 사용하고, 바이어스 전력을 750W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다.
상술한 바와 같이, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하는 에칭 공정에서는 염소를 포함한 가스(447)를 사용한다. 그러나, 염소를 포함한 가스(447)에, 인듐을 포함한 산화물 반도체막(403)이 폭로되면 염소를 포함한 가스(447)와 인듐을 포함한 산화물 반도체막(403)이 반응하여 잔사물이 생긴다. 또한, 상기 잔사물이 비산함으로써 소스 전극층(405a)과 드레인 전극층(405b) 사이의 절연층(423) 표면 및 그 근방에도 상기 잔사물이 잔존하게 된다. 소스 전극층(405a)과 드레인 전극층(405b) 사이의 절연층(423) 표면 및 그 근방에 존재하는 잔사물은 누설 전류 등 트랜지스터(420)의 전기 특성의 저하를 초래하는 요인이 된다. 또한, 염소를 포함한 가스에 포함된 염소(염소 이외에, 가스 중에 포함된 원소도 포함되는 경우가 있음)가 산화물 반도체막(403) 내로 혼입되거나 또는 부착되어, 트랜지스터 특성에 악영향을 미칠 우려가 있다.
잔사물에는 예를 들어, 인듐 및 염소를 포함한 화합물이 포함된다. 또한, 잔사물에는 산화물 반도체막에 포함된 다른 금속 원소(예를 들어, 갈륨 또는 아연), 염소를 포함한 가스에 사용된 다른 원소(예를 들어, 붕소) 등이 포함되는 경우가 있다.
본 실시형태에서는 염소를 포함한 가스(447)를 사용하는 에칭 공정시에, 산화물 반도체막(403)에는 절연층(423), 그리고 개구(425a) 및 개구(425b)의 내벽을 덮는 도전막(445)이 제공되어 있으므로, 산화물 반도체막(403)이 염소를 포함한 가스(447)에 폭로되지 않는다. 따라서, 염소를 포함한 가스(447)와 인듐을 포함한 산화물 반도체막(403)이 반응하는 것이 방지되어, 잔사물 발생을 방지할 수 있다.
상술한 공정에 의하여 본 실시형태의 트랜지스터(420)가 제작된다(도 4(D) 참조).
소스 전극층(405a), 드레인 전극층(405b) 위에 보호 절연막이 되는 절연막을 형성하여도 좋다.
보호 절연막은 절연층(423)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어, CVD법에 의하여 형성한 산화 질화 실리콘막을 400nm로 형성한다. 또한, 보호 절연막을 형성한 후에 가열 처리를 행하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간 동안 가열 처리를 행한다.
또한, 트랜지스터(420)에 기인하는 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다.
예를 들어, 보호 절연막 위에 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의한 도포 후에 소성(예를 들어, 질소 분위기하에서 250℃로 1시간 동안)하여 형성할 수 있다.
평탄화 절연막을 형성한 후에 가열 처리를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간 동안 가열 처리를 행한다.
상술한 바와 같이, 절연층(423) 표면 및 그 근방이 잔사물로 오염되는 것을 방지할 수 있으므로, 보텀 게이트 구조의 역 스태거형 트랜지스터인 트랜지스터(420)를 갖는 반도체 장치는 절연층(423) 표면의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 하고, 또 인듐 농도를 2×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다. 또한, 산화물 반도체막(403)이 염소를 포함한 가스(447)에 폭로되지 않으므로, 산화물 반도체막(403) 내의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다.
따라서, 산화물 반도체막(403)이 사용되어 있으며 안정된 전기 특성을 갖는 트랜지스터(420)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고 고생산화를 달성할 수 있다.
(실시형태 3)
실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함한 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하고, 시스템 온 패널을 형성할 수 있다.
도 5(A)에 있어서, 제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 씰재(4005)가 제공되고 제 2 기판(4006)으로 밀봉되어 있다. 도 5(A)에서는 제 1 기판(4001) 위의 씰재(4005)로 둘러싸인 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004), 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(Flexible Printed Circuit)(4018a), FPC(4018b)로부터 공급된다.
도 5(B) 및 도 5(C)에 있어서, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 제공되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여, 표시 소자와 함께 밀봉되어 있다. 도 5(B) 및 도 5(C)에서는 제 1 기판(4001) 위의 씰재(4005)로 둘러싸인 영역과는 다른 영역에, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 5(B) 및 도 5(C)에서는, 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004), 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
또한, 도 5(B) 및 도 5(C)에서는 신호선 구동 회로(4003)를 별도로 형성하고 제 1 기판(4001)에 실장하는 예를 나타내었지만, 이 구성에 한정되는 것은 아니다. 주사선 구동 회로를 별도로 형성하고 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하고 실장하여도 좋다.
또한, 별도로 형성된 구동 회로의 접속 방법은 특별히 한정되지 아니하며, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 5(A)는 COG 방법으로 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이고, 도 5(B)는 COG 방법으로 신호선 구동 회로(4003)를 실장하는 예이고, 도 5(C)는 TAB 방법으로 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태의 패널과, 상기 패널에 컨트롤러를 포함한 IC 등이 실장된 상태의 모듈을 포함한다.
또한, 본 명세서에서 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명장치를 포함함)을 말한다. 또한, 커넥터 예를 들어 FPC, TAB 테이프, 또는 TCP가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 제공된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 제 1 기판 위에 제공된 화소부 및 주사선 구동 회로는 트랜지스터를 복수로 가지며, 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 반도체 장치의 일 형태에 대하여, 도 5(A) 내지 도 7(B)를 사용하여 설명한다. 도 7(A) 및 도 7(B)는 도 5(B)를 M-N에서 절단한 단면도에 상당한다.
도 5(A) 내지 도 5(C), 및 도 7(A) 및 도 7(B)에 도시된 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 통하여, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 같은 도전막으로 형성되어 있고, 단자 전극(4016)은 트랜지스터(4040), 트랜지스터(4011)의 게이트 전극층과 같은 도전막으로 형성되어 있다.
또한, 제 1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수로 갖고, 도 7(A) 및 도 7(B)는 화소부(4002)에 포함된 트랜지스터(4040)와, 주사선 구동 회로(4004)에 포함된 트랜지스터(4011)를 예시한 것이다. 도 7(A)에서는 트랜지스터(4040) 및 트랜지스터(4011) 위에 절연막(4020)이 제공되어 있고, 도 7(B)에서는 절연막(4021)이 더 제공되어 있다. 또한, 절연막(4023)은 하지막으로서 기능하는 절연막이다.
트랜지스터(4040), 트랜지스터(4011)로서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 1에 기재된 트랜지스터(440)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 기재한다. 트랜지스터(4040), 트랜지스터(4011)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된, 보텀 게이트 구조의 역 스태거형 트랜지스터이다.
실시형태 1에 기재된 트랜지스터(440)와 같은 구조를 갖는 트랜지스터(4040), 트랜지스터(4011)는 소스 전극층 및 드레인 전극층을 형성한 후에, 소스 전극층과 드레인 전극층 사이의 절연층 표면 및 그 근방에 존재하는 잔사물을 제거하는 공정을 수행한다. 제거 공정은 용액에 의한 세정 처리, 또는 희가스를 사용하는 플라즈마 처리에 의하여 행할 수 있다. 예를 들어, 희석된 불산 용액에 의한 세정 처리, 또는 아르곤을 사용하는 플라즈마 처리 등을 적합하게 사용할 수 있다.
또한, 트랜지스터(4040), 트랜지스터(4011)에 실시형태 2에 기재된 트랜지스터(420)와 같은 구조를 적용하여도 좋다. 실시형태 2에 기재된 트랜지스터는 염소를 포함한 가스와 인듐을 포함한 산화물 반도체막이 반응하는 것을 방지하기 위하여, 염소를 포함한 가스를 사용하는 에칭 공정시에 인듐을 포함한 산화물 반도체막을 절연층 또는 도전막으로 덮어 인듐을 포함한 산화물 반도체막이 염소를 포함한 가스에 조사되지 않는 구성이다. 따라서, 채널 보호막으로서 기능하는 절연층이, 적어도 게이트 전극층과 중첩되는 채널 형성 영역 위를 포함한 산화물 반도체막 위에 제공되어 있고, 또 산화물 반도체막에 도달하며 소스 전극층 또는 드레인 전극층이 내벽을 덮도록 제공된 개구를 갖는다.
절연층 표면 및 그 근방이 잔사물로 오염되는 것을 방지할 수 있으므로, 트랜지스터(4040), 트랜지스터(4011)는 절연층 표면의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 하고, 또 인듐 농도를 2×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다. 또한, 산화물 반도체막 내의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다.
따라서, 도 5(A) 내지 도 5(C), 및 도 7(A) 및 도 7(B)에 도시된 본 실시형태의 산화물 반도체막이 사용되어 있으며 안정된 전기 특성을 갖는 트랜지스터(4040), 트랜지스터(4011)를 포함하는 반도체 장치로서, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이와 같은 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고 고생산화를 달성할 수 있다.
또한, 구동 회로용 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 도전층을 추가적으로 제공하여도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 제공함으로써, 바이어스-열 스트레스 시험(BT 시험) 전후에 있어서의 트랜지스터(4011)의 임계값 전압 변화량을 더 저감시킬 수 있다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층의 전위와 같아도 좋고 달라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V, 또는 부유 상태라도 좋다.
또한, 상기 도전층은 외부의 전장(電場)을 차폐하는 기능, 즉 외부의 전장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 정전기 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의하여, 정전기 등 외부의 전장이 미치는 영향으로 트랜지스터의 전기적 특성이 변동되는 것을 방지할 수 있다.
화소부(4002)에 제공된 트랜지스터(4040)는 표시 소자와 전기적으로 접속되고 표시 패널을 구성한다. 표시 소자는 표시를 수행할 수 있으면 특별히 한정되지 아니하며 다양한 표시 소자를 사용할 수 있다.
도 7(A)는 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시한 것이다. 도 7(A)에서 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지(挾持)하도록 배향막으로서 기능하는 절연막(4032), 절연막(4033)이 제공되어 있다. 제 2 전극층(4031)은 제 2 기판(4006) 측에 제공되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층된 구성이 되어 있다.
또한, 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 주(柱) 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 제공되어 있다. 또한 구(球) 형상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 필요로 하지 않는 블루상을 발현하는 액정 조성물을 사용하여도 좋다. 이 경우, 액정층(4008)과 제 1 전극층(4030) 및 제 2 전극층(4031)이 접하는 구조가 된다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정을 계속적으로 승온한 경우에, 콜레스테릭상으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 액정 및 키랄제를 혼합한 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위하여, 블루상을 발현하는 액정 조성물에 중합성 단량체 및 중합 개시제 등을 첨가하여 고분자 안정화시키는 처리를 수행함으로써 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은 응답 속도가 빠르고, 광학적 등방성을 가지므로 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공할 필요가 없어 러빙 처리도 불필요하게 되므로, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다. 산화물 반도체막을 사용한 트랜지스터는, 정전기가 미치는 영향에 의하여 트랜지스터의 전기적인 특성이 현저히 변동하여 설계 범위를 일탈할 우려가 있다. 따라서, 산화물 반도체막을 사용한 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하면 보다 효과적이다.
또한, 액정 재료의 고유 저항은 1×109Ω·cm 이상, 바람직하게는 1×1011Ω·cm 이상, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은 20℃에서 측정한 값이다.
액정 표시 장치에 제공되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여, 소정의 기간 동안 전하가 유지될 수 있도록 설정된다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본 명세서에 개시된 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량 크기를 갖는 유지 용량을 제공하면 충분하다.
본 명세서에 개시된 산화물 반도체막을 사용한 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있어 소비 전력을 억제하는 효과를 얻을 수 있다.
또한, 본 명세서에 개시된 산화물 반도체막을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지므로 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도의 구동 회로로서 실리콘 웨이퍼 등으로 형성된 반도체 장치를 사용할 필요가 없어 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙(normally black)형 액정 표시 장치 예를 들어, 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 개의 예를 들 수 있는데 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형 액정 표시 장치에도 적용할 수 있다. VA형 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중 1종류이다. VA형 액정 표시장치는 전압이 인가되지 않은 상태에서 액정 분자가 패널 면에 수직인 방향으로 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자가 배향되도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시를 수행함에 있어서 화소에서 제어하는 색 요소는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들면, RGBW(W는 백색을 나타냄), 또는 RGB에 옐로, 시안, 마젠타 등 중에서 1색 이상을 추가한 것을 들 수 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 개시된 발명은 컬러 표시의 표시 장치로 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스(electroluminescence)를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되며, 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 포함한 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광성 유기 화합물이 여기 상태를 형성하고 이 여기 상태가 기저 상태로 되돌아갈 때 발광한다. 이러한 메커니즘을 가지므로 이와 같은 발광 소자는 전류 여기형 발광 소자라고 불린다. 또한, 본 실시형태에서는 발광 소자로서 유기 EL 소자를 사용하는 예에 대하여 기재한다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 협지하고, 또 이것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 전이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 한쪽이 투광성을 가지면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출, 기판 측의 면으로부터 발광을 추출하는 하면 사출, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자나 적용할 수 있다.
도 6(A), 도 6(B), 및 도 7(B)는 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시한 것이다.
도 6(A)는 발광 장치의 평면도이고, 도 6(B)는 도 6(A)를 일점 쇄선 V1-W1, V2-W2, 및 V3-W3에서 절단한 단면도에 상당한다. 또한, 도 6(A)의 평면도에서는 전계 발광층(542) 및 제 2 전극층(543)을 생략하였다.
도 6(A) 및 도 6(B)에 도시된 발광 장치는 하지막으로서 기능하는 절연막(501)이 제공된 기판(500) 위에 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 갖고, 트랜지스터(510)는 발광 소자(540)와 전기적으로 접속되어 있다. 또한, 도 6(A) 및 도 6(B)에 도시된 발광 장치는 발광 소자(540)의 광을 기판(500)을 통과시켜 추출하는 하면 사출형 구조를 갖는다.
트랜지스터(510)로서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 2에 기재된 트랜지스터(420)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 기재한다. 트랜지스터(510)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된, 보텀 게이트 구조의 역 스태거형 트랜지스터이다.
트랜지스터(510)는 게이트 전극층(511a), 게이트 전극층(511b), 게이트 절연막(502), 산화물 반도체막(512), 절연층(503), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a), 도전층(513b)을 포함한다.
실시형태 2에 기재된 트랜지스터(420)와 같은 구조를 갖는 트랜지스터(510)는 염소를 포함한 가스와 인듐을 포함한 산화물 반도체막(512)이 반응하는 것을 방지하기 위하여, 염소를 포함한 가스를 사용하는 에칭 공정시에 인듐을 포함한 산화물 반도체막(512)을 절연층(503) 또는 소스 전극층 또는 드레인 전극층이 되는 도전막으로 덮어 인듐을 포함한 산화물 반도체막(512)이 염소를 포함한 가스에 조사되지 않는 구성이다. 따라서, 채널 보호막으로서 기능하는 절연층(503)이, 적어도 게이트 전극층(511a) 및 게이트 전극층(511b)과 중첩되는 채널 형성 영역 위를 포함한 산화물 반도체막(512) 위에 제공되어 있고, 또 산화물 반도체막(512)에 도달하며 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a), 도전층(513b)이 내벽을 덮도록 제공된 개구를 갖는다.
또한, 트랜지스터(510)에 실시형태 1에 기재된 트랜지스터(440)와 같은 구조를 적용하여도 좋다. 트랜지스터(510)는 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a), 도전층(513b)을 형성한 후에, 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a)과 도전층(513b) 사이의 절연층(503) 표면 및 그 근방에 존재하는 잔사물을 제거하는 공정을 수행한다. 제거 공정은 용액에 의한 세정 처리, 또는 희가스를 사용하는 플라즈마 처리에 의하여 행할 수 있다. 예를 들어, 희석된 불산 용액에 의한 세정 처리, 또는 아르곤을 사용하는 플라즈마 처리 등을 적합하게 사용할 수 있다.
절연층(503) 표면 및 그 근방이 잔사물로 오염되는 것을 방지할 수 있으므로, 트랜지스터(510)는 절연층(503) 표면의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 하고, 또 인듐 농도를 2×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다. 또한, 산화물 반도체막(512) 내의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다.
따라서, 도 6(A) 및 도 6(B)에 도시된 본 실시형태의 산화물 반도체막(512)이 사용되어 있으며 안정된 전기 특성을 갖는 트랜지스터(510)를 포함한 반도체 장치로서, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이와 같은 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고 고생산화를 달성할 수 있다.
용량 소자(520)는 도전층(521a), 도전층(521b), 게이트 절연막(502), 산화물 반도체막(522), 도전층(523)을 포함하고, 도전층(521a)과 도전층(521b)과 도전층(523)으로 게이트 절연막(502) 및 산화물 반도체막(522)을 끼우는 구성으로 함으로써 용량을 형성한다.
배선층 교차부(530)는 게이트 전극층(511a) 및 게이트 전극층(511b)과 도전층(533)의 교차부이고, 게이트 전극층(511a) 및 게이트 전극층(511b)과 도전층(533)은 게이트 절연막(502) 및 절연층(503)을 개재하여 교차한다. 실시형태 2에 기재된 구조를 가지면, 배선층 교차부(530)는 게이트 전극층(511a) 및 게이트 전극층(511b)과 도전층(533)과의 사이에 게이트 절연막(502)뿐만 아니라 절연층(503)도 배치할 수 있으므로, 게이트 전극층(511a) 및 게이트 전극층(511b)과 도전층(533)과의 사이에 생기는 기생 용량을 저감시킬 수 있다.
본 실시형태에서는 게이트 전극층(511a) 및 도전층(521a)으로서 막 두께 30nm의 티타늄막을 사용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막 두께 200nm의 구리 박막을 사용한다. 따라서, 게이트 전극층은 티타늄막과 구리 박막이 적층된 구조가 된다.
산화물 반도체막(512), 산화물 반도체막(522)은 막 두께 25nm의 IGZO막을 사용한다.
트랜지스터(510), 용량 소자(520), 및 배선층 교차부(530) 위에는 층간 절연막(504)이 형성되고, 층간 절연막(504) 위에 있어서 발광 소자(540)와 중첩되는 영역에 컬러 필터층(505)이 제공되어 있다. 층간 절연막(504) 및 컬러 필터층(505) 위에는 평탄화 절연막으로서 기능하는 절연막(506)이 제공되어 있다.
절연막(506) 위에, 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)이 순서대로 적층된 적층 구조를 포함하는 발광 소자(540)가 제공되어 있다. 발광 소자(540)와 트랜지스터(510)는, 절연막(506) 및 층간 절연막(504)에 형성되며 도전층(513a)에 도달하는 개구에 있어서 제 1 전극층(541)과 도전층(513a)이 접함으로써 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 제공되어 있다.
층간 절연막(504)에는 플라즈마 CVD법으로 형성된 막 두께 200nm 이상 600nm 이하의 산화 질화 실리콘막을 사용할 수 있다. 또한, 절연막(506)에는 막 두께 1500nm의 감광성 아크릴막을 사용할 수 있고, 격벽(507)에는 막 두께 1500nm의 감광성 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는 예를 들어, 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는 감광성 유기 수지, 비감광성 유기 수지를 사용할 수 있지만, 감광성 유기 수지층을 사용하면 레지스트 마스크의 개수를 삭감할 수 있어 공정이 간략화되므로 바람직하다.
유채색이란 흑색, 회색, 백색 등 무채색을 제외한 색깔을 말하며, 컬러 필터층은 착색된 유채색의 광만을 투과시키는 재료로 형성된다. 유채색으로서는 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 옐로(황색) 등을 사용하여도 좋다. 착색된 유채색의 광만을 투과시킨다는 것은, 컬러 필터층에서의 투과광이 그 유채색의 광 파장에 피크를 가짐을 말한다. 컬러 필터층은, 포함시키는 착색 재료의 농도와 광 투과율의 관계를 고려하여, 최적의 막 두께로 적절히 제어하면 좋다. 예를 들어, 컬러 필터층(505)의 막 두께는 1500nm 이상 2000nm 이하로 하면 좋다.
도 7(B)에 도시된 발광 장치에 있어서, 표시 소자인 발광 소자(4513)는 화소부(4002)에 제공된 트랜지스터(4040)와 전기적으로 접속되어 있다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)이 적층된 구조이지만, 이 구성에 한정되는 것은 아니다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510), 격벽(507)은 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성 수지 재료를 사용하여, 제 1 전극층(4030), 제 1 전극층(541) 위에 개구부를 형성하고, 상기 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511), 전계 발광층(542)은 하나의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4513), 발광 소자(540)에 산소, 수소, 수분, 이산화 탄소 등이 침입하지 않도록, 제 2 전극층(4031), 제 2 전극층(543), 격벽(4510), 및 격벽(507) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(4513), 발광 소자(540)에 산소, 수소, 수분, 이산화 탄소 등이 침입하지 않도록 발광 소자(4513), 발광 소자(540)를 덮는 유기 화합물을 포함한 층을 증착법에 의하여 형성하여도 좋다.
또한, 제 1 기판(4001), 제 2 기판(4006), 및 씰재(4005)로 밀봉된 공간에는 충전재(4514)가 제공되고 밀봉되어 있다. 이와 같이, 외기에 폭로되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서, 질소나 아르곤 등의 불활성 기체 외에 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄), 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한, 필요에 따라 발광 소자의 사출 면에 편광판, 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산시켜 반사를 저감시킬 수 있는 안티 글레어(anti-glare) 처리를 시행할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 종이를 제공하는 것도 가능하다. 전자 종이는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리며, 종이와 같이 읽기 쉽고, 다른 표시 장치와 비교하여 저소비 전력이고, 얇고 가벼운 형상으로 할 수 있다는 장점을 가지고 있다.
전기 영동 표시 장치로서는 여러 가지 형태를 상정할 수 있지만, 플러스의 전하를 갖는 제 1 입자와, 마이너스의 전하를 갖는 제 2 입자를 포함한 마이크로 캡슐이 용매 또는 용질에 복수로 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜, 한쪽 측에 집합된 입자의 색깔만을 표시하는 것이다. 또한, 제 1 입자 및 제 2 입자는 염료를 포함하며, 전계가 인가되지 않은 상태에서는 이동하지 않는다. 또한, 제 1 입자의 색깔과 제 2 입자의 색깔은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 내의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전기 발광 재료, 전기 변색 재료, 자기 영동 재료로부터 선택된 하나의 재료, 또는 이들 중 임의의 복합 재료를 사용하면 좋다.
또한, 전자 종이로서 트위스트 볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 도포된 구형 입자를, 표시 소자에 사용하는 전극층인 제 1 전극층과 제 2 전극층 사이에 배치하고, 제 1 전극층과 제 2 전극층 사이에 전위차가 생기게 하여 구형 입자의 방향을 제어함으로써 표시를 행하는 방법이다.
또한, 도 5(A) 내지 도 7(B)에 있어서, 제 1 기판(4001), 제 1 기판(500), 제 2 기판(4006)으로서는 유리 기판 외에, 가요성을 갖는 기판을 사용할 수도 있고 예를 들어, 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 투광성이 필요하지 않으면 알루미늄이나 스테인리스 등의 금속 기판(금속 필름)을 사용하여도 좋다. 예를 들어, 알루미늄 포일이 PVF 필름이나 폴리에스테르 필름 사이에 끼워진 구조의 시트를 사용할 수도 있다.
본 실시형태에서는, 절연막(4020)으로서 산화 알루미늄막을 사용한다. 절연막(4020)은 스퍼터링법이나 플라즈마 CVD법으로 형성할 수 있다.
산화물 반도체막 위에 절연막(4020)으로서 제공된 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막으로부터 방출되는 것을 방지하는 보호막으로서 기능하므로, 사용하는 것이 바람직하다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021), 절연막(506)은 아크릴, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 또한, 이들 재료로 형성된 절연막을 복수로 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
절연막(4021), 절연막(506)의 형성법은 특별히 한정되지 아니하며, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(설비)를 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서, 광이 투과하는 화소부에 제공되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대한 투광성을 갖는 것으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 대해서는, 추출하는 광의 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)은 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 이들의 합금, 또는 이들 금속 질화물 중 1종류 또는 복수 종류를 사용하여 형성할 수 있다.
본 실시형태에 있어서 도 6(A) 및 도 6(B)에 도시된 발광 장치는 하면 사출형이므로, 제 1 전극층(541)은 투광성을 갖고, 제 2 전극층(543)은 반사성을 갖는다. 따라서, 제 1 전극층(541)에 금속막을 사용하는 경우에는 투광성을 유지할 정도로 막 두께를 얇게 하고, 제 2 전극층(543)에 투광성을 갖는 도전막을 사용하는 경우에는 반사성을 갖는 도전막을 적층하면 좋다.
또한, 제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)으로서 도전성 고분자(도전성 중합체라고도 함)를 포함한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 이 유도체, 폴리피롤 또는 이 유도체, 폴리티오펜 또는 이 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2개 이상으로 이루어진 공중합체 또는 이 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등으로 인하여 파괴되기 쉬우므로, 구동 회로 보호용 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이, 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용함으로써 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 8(A)는 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한 것이다. 도 8(A)는 포토센서의 등가 회로이고, 도 8(B)는 포토센서의 일부를 도시한 단면도이다.
포토다이오드(602)는 한쪽 전극이 포토다이오드 리셋 신호선(658)에 전기적으로 접속되어 있고, 다른 쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는 소스 및 드레인 중 한쪽이 포토센서 기준 신호선(672)에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 트랜지스터(656)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는 게이트가 게이트 신호선(659)에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서의 회로도에 있어서 산화물 반도체막을 사용한 트랜지스터인 것을 명확하게 알아볼 수 있도록, 산화물 반도체막을 사용한 트랜지스터의 부호에는 'OS'라고 기재하였다. 도 8(A)에서 트랜지스터(640), 트랜지스터(656)로서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 적용할 수 있으며, 산화물 반도체막이 사용된 트랜지스터로 한다. 본 실시형태에서는 실시형태 1에 기재된 트랜지스터(440)와 같은 구조를 갖는 트랜지스터를 적용하는 예를 기재한다. 트랜지스터(640)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된, 보텀 게이트 구조의 역 스태거형 트랜지스터이다.
도 8(B)는 포토센서에 있어서의 포토다이오드(602) 및 트랜지스터(640)를 도시한 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 위에 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 제공되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 개재하여 기판(613)이 제공되어 있다.
트랜지스터(640) 위에는 절연막(631), 층간 절연막(633), 층간 절연막(634)이 제공되어 있다. 포토다이오드(602)는 층간 절연막(633) 위에 제공되고, 층간 절연막(633) 위에 형성된 전극층(641a) 및 전극층(641b)과, 층간 절연막(634) 위에 제공된 전극층(642)과의 사이에 층간 절연막(633) 측에서 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)이 차례로 적층된 구조를 갖는다.
전극층(641b)은 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속되어 있고, 전극층(642)은 전극층(641a)을 통하여 도전층(645)과 전기적으로 접속되어 있다. 도전층(645)은 트랜지스터(640)의 게이트 전극층과 전기적으로 접속되어 있고, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속되어 있다.
여기서는, 제 1 반도체막(606a)으로서 p형 도전형을 갖는 반도체막, 제 2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제 3 반도체막(606c)으로서 n형 도전형을 갖는 반도체막을 적층하는 pin형 포토다이오드를 예시하였다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함한 비정질 실리콘막으로 형성할 수 있다. 제 1 반도체막(606a)은 제 13족의 불순물 원소(예를 들어, 붕소(B))를 포함한 반도체 재료 가스를 사용하여 플라즈마 CVD법으로 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 포함하지 않은 비정질 실리콘막을 형성한 후에 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등으로 불순물 원소를 도입한 후에 가열 등을 수행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우, 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)의 막 두께는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은 I형 반도체막(진성 반도체막)이며, 비정질 실리콘막으로 형성한다. 제 2 반도체막(606b)은 반도체 재료 가스를 사용하여 비정질 실리콘막을 플라즈마 CVD법으로 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 제 2 반도체막(606b)은 LPCVD법, 기상 성장법, 스퍼터링법 등으로 형성하여도 좋다. 제 2 반도체막(606b)의 막 두께는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은 n형 반도체막이며, n형을 부여하는 불순물 원소를 포함한 비정질 실리콘막으로 형성한다. 제 3 반도체막(606c)은 제 15족의 불순물 원소(예를 들어, 인(P))를 포함한 반도체 재료 가스를 사용하여 플라즈마 CVD법으로 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 포함하지 않은 비정질 실리콘막을 형성한 후에 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등으로 불순물 원소를 도입한 후에 가열 등을 수행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우, 비정질 실리콘막을 형성하는 방법으로서는 LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은 비정질 반도체가 아니라 다결정 반도체를 사용하여 형성하여도 좋고, 미결정 반도체(Semi Amorphous Semiconductor: SAS)를 사용하여 형성하여도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도와 비교하여 매우 작으므로, pin형 포토다이오드는 p형 반도체막 측을 수광면으로 하면 더 좋은 특성을 나타낸다. 여기서는 pin형 포토다이오드가 형성된 기판(601) 면으로부터 포토다이오드(602)가 받는 광을 전기 신호로 변환시키는 예를 나타낸다. 또한, 수광면으로 한 반도체막 측과 반대의 도전형을 갖는 반도체막 측으로부터의 광은 외란광이 되므로, 전극층에는 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형 반도체막 측을 수광면으로서 사용할 수도 있다.
절연막(631), 층간 절연막(633), 층간 절연막(634)으로서는 절연성 재료를 사용하고, 그 재료에 따라 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 사용하여 형성할 수 있다.
절연막(631)은 무기 절연막, 예를 들어 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등의 산화물 절연막, 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 등의 질화물 절연막을 단층 구조 또는 적층 구조로 사용할 수 있다.
본 실시형태에서는, 절연막(631)으로서 산화 알루미늄막을 사용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법으로 형성할 수 있다.
산화물 반도체막 위에 절연막(631)으로서 제공된 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막으로부터 방출되는 것을 방지하는 보호막으로서 기능하므로, 사용하는 것이 바람직하다.
층간 절연막(633), 층간 절연막(634)으로서는, 표면 요철을 저감시키기 위하여 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633), 층간 절연막(634)으로서는 예를 들어, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지, 폴리아미드, 에폭시 수지 등 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한, 상기 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 단층 구조 또는 적층 구조로 사용할 수 있다.
포토다이오드(602)로 입사하는 광을 검출함으로써 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독함에 있어서 백 라이트 등의 광원을 사용할 수 있다.
실시형태 1에 기재된 트랜지스터(440)와 같은 구조를 갖는 트랜지스터(640)는 소스 전극층 및 드레인 전극층을 형성한 후에, 소스 전극층과 드레인 전극층 사이의 절연층 표면 및 그 근방에 존재하는 잔사물을 제거하는 공정을 수행한다. 제거 공정은 용액에 의한 세정 처리, 또는 희가스를 사용하는 플라즈마 처리에 의하여 행할 수 있다. 예를 들어, 희석된 불산 용액에 의한 세정 처리, 또는 아르곤을 사용하는 플라즈마 처리 등을 적합하게 사용할 수 있다.
또한, 트랜지스터(640)에 실시형태 2에 기재된 트랜지스터(420)와 같은 구조를 적용하여도 좋다. 실시형태 2에 기재된 트랜지스터는 염소를 포함한 가스와 인듐을 포함한 산화물 반도체막이 반응하는 것을 방지하기 위하여, 염소를 포함한 가스를 사용하는 에칭 공정시에 인듐을 포함한 산화물 반도체막을 절연층 또는 도전막으로 덮어 인듐을 포함한 산화물 반도체막이 염소를 포함한 가스에 조사되지 않는 구성이다. 따라서, 채널 보호막으로서 기능하는 절연층이, 적어도 게이트 전극층과 중첩되는 채널 형성 영역 위를 포함한 산화물 반도체막 위에 제공되어 있고, 또 산화물 반도체막에 도달하며 소스 전극층 또는 드레인 전극층이 내벽을 덮도록 제공된 개구를 갖는다.
절연층 표면 및 그 근방이 잔사물로 오염되는 것을 방지할 수 있으므로, 트랜지스터(640)는 절연층 표면의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 하고, 또 인듐 농도를 2×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다. 또한, 산화물 반도체막 내의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하)로 할 수 있다.
따라서, 본 실시형태의 산화물 반도체막이 사용되어 있으며 안정된 전기 특성을 갖는 트랜지스터(640)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 좋은 수율로 제작하고 고생산화를 달성할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 명세서에 개시된 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 게임기(파친코(pachinko)기, 슬롯 머신 등), 게임기의 하우징을 들 수 있다. 도 9(A) 내지 도 9(C)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 9(A)는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 제공되어 있고, 표시부(9003)에 의하여 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의하여 하우징(9001)을 지탱하는 구성을 도시하였다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
실시형태 1 내지 실시형태 4 중 어느 것에 기재된 반도체 장치는 표시부(9003)에 사용할 수 있으며, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면을 조작하거나 정보를 입력할 수 있고, 다른 가전 제품과의 통신이나 다른 가전 제품의 제어를 가능하게 함으로써 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 실시형태 3에 기재된 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9003)에 터치 입력 기능을 부여할 수 있다.
또한, 하우징(9001)에 제공된 힌지에 의하여 표시부(9003)의 화면을 바닥에 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁게 되지만, 테이블에 표시부가 내장되어 있으면 방 공간을 유효하게 이용할 수 있다.
도 9(B)는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 제공되어 있고, 표시부(9103)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의하여 하우징(9101)을 지탱하는 구성을 도시하였다.
텔레비전 장치(9100)는 하우징(9101)이 구비한 조작 스위치나, 별체의 리모트 컨트롤러(9110)에 의하여 조작할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의하여, 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에 상기 리모트 컨트롤러(9110)로부터 출력되는 정보를 표시하는 표시부(9107)를 제공하는 구성으로 하여도 좋다.
도 9(B)에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써 일방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들끼리 등)의 정보 통신을 행하는 것도 가능하다.
실시형태 1 내지 실시형태 4 중 어느 것에 기재된 반도체 장치는 표시부(9103), 표시부(9107)에 사용할 수 있으며, 텔레비전 장치 및 리모트 컨트롤러에 높은 신뢰성을 부여할 수 있다.
도 9(C)는 컴퓨터를 도시한 것이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는 본 발명의 일 형태를 사용하여 제작되는 반도체 장치를 그 표시부(9203)에 사용하여 제작된다. 상술한 실시형태에 기재된 반도체 장치를 이용하면, 신뢰성이 높은 컴퓨터로 할 수 있게 된다.
도 10(A) 및 도 10(B)는 반으로 접을 수 있는 태블릿형 단말기이다. 도 10(A)는 열린 상태를 도시한 것이며, 태블릿형 단말기는 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절감 모드 전환 스위치(9036), 여밈부(9033), 조작 스위치(9038)를 갖는다.
실시형태 1 내지 실시형태 4 중 어느 것에 기재된 반도체 장치는 표시부(9631a), 표시부(9631b)에 사용할 수 있고, 신뢰성이 높은 태블릿형 단말기로 할 수 있게 된다.
표시부(9631a)는 일부를 터치 패널 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 표시부(9631a)의 절반 영역이 표시만의 기능을 갖고, 다른 쪽 절반 영역이 터치 패널 기능을 갖는 구성을 일례로서 도시하였지만, 이 구성에 한정되는 것은 아니다. 표시부(9631a)의 모든 영역이 터치 패널 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a) 전체 면에 키보드를 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 지시부(9639)가 표시된 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드를 표시시킬 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 대하여 동시에 터치 입력을 수행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)로 세로 표시 또는 가로 표시 등 표시의 방향 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절감 모드 전환 스위치(9036)에 의하여 태블릿형 단말기에 내장된 광 센서로 검출되는, 사용시의 외광의 광량에 따라 표시 휘도를 최적으로 할 수 있다. 태블릿형 단말기에는 광 센서뿐만 아니라 자이로스코프(gyroscope), 가속도 센서 등 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또한, 도 10(A)에는 표시부(9631a)와 표시부(9631b)의 표시 면적이 같은 예를 도시하였지만, 특별히 한정되지 아니하며 한쪽 표시부와 다른 쪽 표시부의 크기가 상이하여도 좋고, 표시 품질도 상이하여도 좋다. 예를 들어, 한쪽 표시부가 다른 쪽 표시부보다 고정세의 표시를 수행할 수 있는 표시 패널로 하여도 좋다.
도 10(B)는 접힌 상태를 도시한 것이며, 태블릿형 단말기는 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 10(B)는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성에 대하여 도시한 것이다.
또한, 태블릿형 단말기는 반으로 접을 수 있으므로, 사용하지 않을 때에 하우징(9630)을 접힌 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있어 내구성이 우수하고 장기 사용 관점에서도 신뢰성이 우수한 태블릿형 단말기를 제공할 수 있다.
또한, 이 외에도 도 10(A) 및 도 10(B)에 도시된 태블릿형 단말기는 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시간 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력에 의하여 조작하거나, 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말기 표면에 장착된 태양 전지(9633)에 의하여 터치 패널, 표시부, 또는 영상 신호 처리부 등으로 전력을 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한쪽 면 또는 양쪽 모두의 면에 제공할 수 있고, 배터리(9635)의 충전을 효율적으로 수행하는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 10(B)에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 10(C)에 도시된 블록도를 사용하여 설명한다. 도 10(C)는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 도시한 것이고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가 도 10(B)에 도시된 충방전 제어 회로(9634)에 대응하는 개소이다.
우선, 외광을 이용하여 태양 전지(9633)에 의하여 발전되는 경우의 동작예에 대하여 설명한다. 태양 전지로 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 또한, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용되는 경우에는 스위치(SW1)를 온으로 하고, 컨버터(9637)에서 표시부(9631)에 필요한 전압에 승압 또는 강압된다. 또한, 표시부(9631)에서 표시를 행하지 않는 경우에는, 스위치(SW1)를 오프로 하고, 스위치(SW2)를 온으로 하고 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 발전 수단의 일례로서 태양 전지(9633)를 나타내었지만, 특별히 한정되는 것은 아니므로, 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등 다른 발전 수단에 의하여 배터리(9635)의 충전을 수행하는 구성이라도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 충전을 수행하는 구성으로 하여도 좋다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
400: 기판
401: 게이트 전극층
402: 게이트 절연막
403: 산화물 반도체막
405a: 소스 전극층
405b: 드레인 전극층
413: 절연층
420: 트랜지스터
423: 절연층
425a: 개구
425b: 개구
436: 절연막
440: 트랜지스터
445: 도전막
447: 염소를 포함한 가스
448a: 레지스트마스크
448b: 레지스트마스크
491: 산화물 반도체막
500: 기판
501: 절연막
502: 게이트 절연막
503: 절연층
504: 층간 절연막
505: 컬러 필터층
506: 절연막
507: 격벽
510: 트랜지스터
511a: 게이트 전극층
511b: 게이트 전극층
512: 산화물 반도체막
513a: 도전층
513b: 도전층
520: 용량 소자
521a: 도전층
521b: 도전층
522: 산화물 반도체막
523: 도전층
530: 배선층 교차부
533: 도전층
540: 발광 소자
541: 전극층
542: 전계 발광층
543: 전극층
601: 기판
602: 포토다이오드
606a: 반도체막
606b: 반도체막
606c: 반도체막
608: 접착층
613: 기판
631: 절연막
633: 층간 절연막
634: 층간 절연막
640: 트랜지스터
641a: 전극층
641b: 전극층
642: 전극층
643: 도전층
645: 도전층
656: 트랜지스터
658: 포토다이오드 리셋 신호선
659: 게이트 신호선
671: 포토센서 출력 신호선
672: 포토센서 기준 신호선
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 씰재
4006: 기판
4008: 액정층
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4019: 이방성 도전막
4020: 절연막
4021: 절연막
4023: 절연막
4030: 전극층
4031: 전극층
4032: 절연막
4033: 절연막
4035: 스페이서
4040: 트랜지스터
4510: 격벽
4511: 전계 발광층
4513: 발광 소자
4514: 충전재
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 여밈부
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 키보드 표시 전환 지시부

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에, 인듐을 포함한 산화물 반도체막을 형성하는 단계와;
    상기 게이트 전극층과 중첩되며 상기 산화물 반도체막 위에 접하는 절연층을 형성하는 단계와;
    상기 산화물 반도체막 및 상기 절연층 위에 접하는 도전막을 형성하는 단계와;
    소스 전극층 및 드레인 전극층을 형성하기 위하여 염소를 포함한 가스를 사용하여 상기 도전막을 에칭하는 단계와;
    상기 절연층의 표면에서의 염소 농도와 인듐 농도가 각각 1×1019/cm3 이하 및 2×1019/cm3 이하가 되도록, 상기 산화물 반도체막 및 상기 절연층 위의 잔사물을 제거하는 단계를 포함하고,
    상기 잔사물은 상기 가스와 상기 산화물 반도체막이 반응함으로써 생기는, 반도체 장치의 제작 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 5 항에 있어서,
    상기 잔사물의 일부는 비산하고 상기 절연층의 상기 표면에 부착되는, 반도체 장치의 제작 방법.
  11. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에, 인듐을 포함한 산화물 반도체막을 형성하는 단계와;
    상기 게이트 전극층과 중첩되며 상기 산화물 반도체막 위에 접하는 절연층을 형성하는 단계와;
    상기 산화물 반도체막 및 상기 절연층 위에 접하는 도전막을 형성하는 단계와;
    소스 전극층 및 드레인 전극층을 형성하기 위하여 염소를 포함한 가스를 사용하여 상기 도전막을 에칭하는 단계와;
    상기 절연층의 표면에서의 염소 농도와 인듐 농도가 각각 1×1019/cm3 이하 및 2×1019/cm3 이하가 되도록, 상기 절연층의 상기 표면 및 상기 절연층의 근방의 잔사물을 제거하는 단계를 포함하고,
    상기 잔사물은 상기 가스와 상기 산화물 반도체막이 반응함으로써 생기는, 반도체 장치의 제작 방법.
  12. 제 5 항 또는 제 11 항에 있어서,
    상기 잔사물의 일부는 상기 제거 단계 전에 비산하고 상기 절연층에 부착되는, 반도체 장치의 제작 방법.
  13. 제 5 항 또는 제 11 항에 있어서,
    상기 제거 단계로서 희석된 불산 용액을 사용한 세정 처리가 수행되는, 반도체 장치의 제작 방법.
  14. 제 5 항 또는 제 11 항에 있어서,
    상기 제거 단계로서 희가스를 사용한 플라즈마 처리가 수행되는, 반도체 장치의 제작 방법.
  15. 제 5 항 또는 제 11 항에 있어서,
    상기 잔사물의 각각은 인듐과 염소를 포함한 화합물을 포함하는, 반도체 장치의 제작 방법.
  16. 제 11 항에 있어서,
    상기 잔사물의 일부는 비산하고 상기 절연층의 상기 표면 및 상기 절연층의 상기 근방에 부착되는, 반도체 장치의 제작 방법.
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