JP2020167419A - 半導体装置の作製方法 - Google Patents

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Shunpei Yamazaki
舜平 山崎
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Abstract

【課題】酸化物半導体膜を用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を提供する。【解決手段】基板上に、ゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上に、酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成するとともに、導電膜と接する酸化物半導体膜の界面近傍の領域を非晶質化し、加熱処理を行った後、導電膜を加工することで、ソース電極層およびドレイン電極層を形成し、ソース電極層およびドレイン電極層を形成することによって露出した、酸化物半導体膜の非晶質化された領域を除去する。【選択図】図１

Description

半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、トランジスタ、電気光学装置、半導体回路および電子機器は全て半導体装置
である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリ
コン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されて
いる。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および
亜鉛（Ｚｎ）を含む非晶質の酸化物半導体膜を用いたトランジスタが開示されている（特
許文献１参照）。
また、酸化物半導体膜において、ゲート絶縁膜と接する側は非晶質状態であり、ソース電
極またはドレイン電極と接する側は結晶状態であるトランジスタが開示されている（特許
文献２および特許文献３参照）。
さらに、電界効果移動度を高めつつオフ電流を低下させるため、チャネル形成領域に組成
の異なる酸化物半導体膜を積層させて用いたトランジスタが開示されている（非特許文献
１参照）。
特開２００６−１６５５２８号公報 特開２０１１−１３５０６６号公報 国際公開第２００９／０３４９５３号パンフレット
酸化物半導体において、水素や酸素欠損の一部はドナーとなり、キャリアである電子を生
成する。酸化物半導体膜において、キャリア密度が高まると、ゲートに電圧を印加しなく
てもトランジスタにチャネルが形成されてしまう。これにより、しきい値電圧が負の方向
にシフトする。
また、酸化物半導体膜の上面および側端部は、当該酸化物半導体膜の形成工程時に、水や
水素などの不純物が混入しやすく、また、酸化物半導体膜から酸素が脱離しやすい箇所で
ある。例えば、ゲート電極層が重畳する領域における酸化物半導体膜の側端部に、水素や
酸素欠損が存在すると、キャリアが蓄積されることで、寄生チャネルが形成されてしまう
。これにより、しきい値電圧が負の方向にシフトしてしまう。
上述の問題に鑑み、酸化物半導体膜を用いたトランジスタに安定した電気特性を付与し、
信頼性の高い半導体装置を提供することを目的の一とする。
上記目的を達成するために、本発明の一態様では、キャリアが蓄積された酸化物半導体膜
の上面および側端部の一部を除去することとする。これにより、寄生チャネルが形成され
ることを防止し、リーク電流の発生や、しきい値電圧の変動を抑制することができる。
また、酸化物半導体膜を積層構造とし、酸化物半導体膜のバックチャネル側にガリウム（
Ｇａ）等のスタビライザーを多く含ませることとする。Ｇａ等のスタビライザーを多く含
む酸化物半導体膜は、酸素欠損の形成エネルギーが大きく酸素欠損が生じにくい。そのた
め、当該酸化物半導体膜を用いたトランジスタは酸素欠損に由来するキャリアが少なく、
オフ電流の低いトランジスタとすることができる。また、電気特性のばらつきの少ない、
信頼性の高いトランジスタとすることができる。
また、本発明の一態様では、酸化物半導体膜のチャネル側の領域にインジウム（Ｉｎ）を
多く含ませることとする。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄
与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向
があるため、高いキャリア移動度を備えることができる。そのため、当該酸化物半導体膜
を用いたトランジスタの電界効果移動度を高めることができる。
このようにバックチャネル側にＧａ等のスタビライザーを多く含む酸化物半導体を適用し
、チャネル側にＩｎを多く含む酸化物半導体を適用することで、オフ電流が低く信頼性の
高いトランジスタにおいて、さらに電界効果移動度を高めることができる。
本発明の一態様は、基板上に設けられたゲート電極層と、ゲート電極層上に設けられたゲ
ート絶縁膜と、ゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設け
られたソース電極層およびドレイン電極層と、を有し、酸化物半導体膜は、非単結晶であ
って結晶部および非晶質部を有し、酸化物半導体膜において、ソース電極層およびドレイ
ン電極層との界面近傍の第１の領域では、非晶質部に対して結晶部の占める割合が、第１
の領域以外の第２の領域よりも低い半導体装置である。
本発明の別の一態様は、基板上に設けられたゲート電極層と、ゲート電極層上に設けられ
たゲート絶縁膜と、ゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に
設けられたソース電極層およびドレイン電極層と、を有し、酸化物半導体膜は、非単結晶
であって結晶部および非晶質部を有し、酸化物半導体膜において、ソース電極層およびド
レイン電極層との界面近傍の第１の領域は、該第１の領域以外の第２の領域と比較して、
結晶部よりも非晶質部の占める割合が高い領域または全体が非晶質部で占められた領域で
ある半導体装置である。
また、第１の領域は、二次イオン質量分析法による水素濃度の測定値が、５×１０１８／
ｃｍ３以上であることが好ましく、第２の領域は、二次イオン質量分析法による水素濃度
が、５×１０１８／ｃｍ３未満であることが好ましい。
また、酸化物半導体膜において、ソース電極層およびドレイン電極層と重畳する領域の膜
厚は、ソース電極層およびドレイン電極層と重畳しない領域の膜厚よりも大きくすること
ができる。
また、酸化物半導体膜として、結晶部は、ｃ軸が酸化物半導体膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うものを用いることができる。
また、酸化物半導体膜として、少なくともインジウムを含むものを用いることができる。
また、上記構成における半導体装置は、酸化物半導体膜、ソース電極層、およびドレイン
電極層上に、さらに酸素過剰領域を有する酸化物絶縁膜と、酸化物絶縁膜上に設けられた
酸化アルミニウム膜とを有することができる。
本発明の別の一態様は、基板上に、ゲート電極層を形成し、ゲート電極層上にゲート絶縁
膜を形成し、ゲート絶縁膜上に、酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を
形成するとともに、該導電膜と接する酸化物半導体膜の界面近傍の領域を非晶質化し、加
熱処理を行った後、導電膜を加工することで、ソース電極層およびドレイン電極層を形成
し、ソース電極層およびドレイン電極層を形成することによって露出した、酸化物半導体
膜の非晶質化された領域を除去する半導体装置の作製方法である。
本発明の別の一態様は、絶縁表面上に、ゲート電極層を形成し、ゲート電極層上にゲート
絶縁膜を形成し、ゲート絶縁膜上に、酸化物半導体膜を形成し、酸化物半導体膜にプラズ
マ処理を行うことにより、酸化物半導体膜の表面を非晶質化し、非晶質化された酸化物半
導体膜上に、導電膜を形成し、加熱処理を行った後、導電膜を加工することで、該導電膜
と接するソース電極層およびドレイン電極層を形成し、ソース電極層およびドレイン電極
層を形成することによって露出した、酸化物半導体膜の非晶質化された領域を除去する半
導体装置の作製方法である。
また、酸化物半導体膜として、結晶部および非晶質部を有し、結晶部は、ｃ軸が酸化物半
導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うものを用
いることができる。
また、酸化物半導体膜の非晶質化された領域の除去は、ウェットエッチングで行うことが
できる。
本発明の別の一態様は、絶縁表面上に、ゲート電極層を形成し、ゲート電極層上にゲート
絶縁膜を形成し、ゲート絶縁膜上に、ＣＡＡＣ−ＯＳ膜と、非晶質性酸化物半導体膜とを
、積層して形成し、非晶質性酸化物半導体膜上に、導電膜を形成し、導電膜を加工するこ
とで、ソース電極層およびドレイン電極層を形成し、加熱処理を行った後、ソース電極層
およびドレイン電極層を形成することによって露出した非晶質性酸化物半導体膜を除去す
る半導体装置の作製方法である。
また、非晶質性酸化物半導体膜の除去は、ウェットエッチングで行うことができる。
本発明の別の一態様は、基板上に設けられたゲート電極層と、ゲート電極層上に設けられ
たゲート絶縁膜と、ゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に
設けられたソース電極層及びドレイン電極層と、を有し、酸化物半導体膜は、非単結晶で
あって結晶部および非晶質部を有し、酸化物半導体膜のソース電極層及びドレイン電極層
との界面近傍の第１の領域は、第１の領域以外の第２の領域よりも、非晶質部に対して結
晶部の占める割合が低く、酸化物半導体膜は、少なくともインジウム、ガリウム、及び亜
鉛を含み、ゲート電極層側に第１の層を有し、ソース電極層またはドレイン電極層側に第
２の層を有し、第２の層は、ガリウムの原子数比がインジウムの原子数比以上である半導
体装置である。
本発明の別の一態様は、基板上に設けられたゲート電極層と、ゲート電極層上に設けられ
たゲート絶縁膜と、ゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に
設けられたソース電極層及びドレイン電極層と、を有し、酸化物半導体膜は、非単結晶で
あって結晶部および非晶質部を有し、酸化物半導体膜のソース電極層及びドレイン電極層
との界面近傍の第１の領域は、第１の領域以外の第２の領域よりも、非晶質部に対して結
晶部の占める割合が低く、酸化物半導体膜は、少なくともインジウム、ガリウム、及び亜
鉛を含み、ゲート電極層側に第１の層を有し、ソース電極層またはドレイン電極層側に第
２の層を有し、第１の層は、インジウムの原子数比がガリウムの原子数比より大きい半導
体装置である。
本発明の別の一態様は、基板上に設けられたゲート電極層と、ゲート電極層上に設けられ
たゲート絶縁膜と、ゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に
設けられたソース電極層及びドレイン電極層と、を有し、酸化物半導体膜は、非単結晶で
あって結晶部および非晶質部を有し、酸化物半導体膜のソース電極層及びドレイン電極層
との界面近傍の第１の領域は、第１の領域以外の第２の領域よりも、非晶質部に対して結
晶部の占める割合が低く、酸化物半導体膜は、少なくともインジウム、ガリウム、及び亜
鉛を含み、ゲート電極層側に第１の層を有し、ソース電極層またはドレイン電極層側に第
２の層を有し、第１の層の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２またはこの近傍で
あり、第２の層の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはこの近傍である半導
体装置である。
また、二次イオン質量分析法による第１の領域の水素濃度の測定値が、５×１０１８／ｃ
ｍ３未満であることが好ましい。
また、二次イオン質量分析法による第２の領域の水素濃度の測定値が、５×１０１８／ｃ
ｍ３以上であることが好ましい。
また、酸化物半導体膜として、結晶部および非晶質部を有し、結晶部は、ｃ軸が酸化物半
導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うものを用
いることができる。
また、酸化物半導体膜、ソース電極層、およびドレイン電極層上に、さらに酸素過剰領域
を有する酸化物絶縁膜と、該酸化物絶縁膜上に設けられた酸化アルミニウム膜と、を有す
ることが好ましい。
また、酸化物半導体膜において、ソース電極層およびドレイン電極層と重畳する領域の膜
厚は、ソース電極層およびドレイン電極層と重畳しない領域の膜厚よりも大きくすること
が好ましい。
本発明の別の一態様は、絶縁表面上に、ゲート電極層を形成し、ゲート電極層上にゲート
絶縁膜を形成し、ゲート絶縁膜上に、ゲート電極層側に、インジウムの原子数比がガリウ
ムの原子数比より大きい第１の層と、第１の層の上に設けられたガリウムの原子数比がイ
ンジウムの原子数比以上である第２の層と、を有し、非単結晶であって結晶部および非晶
質部を有する酸化物半導体膜を形成し、酸化物半導体膜上に導電膜を形成するとともに、
酸化物半導体膜の導電膜との界面近傍の領域を非晶質化し、加熱処理を行った後、導電膜
を加工することで、ソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイ
ン電極層を形成することによって露出した、酸化物半導体膜の非晶質化された領域を除去
する半導体装置の作製方法である。
本発明の別の一態様は、絶縁表面上に、ゲート電極層を形成し、ゲート電極層上にゲート
絶縁膜を形成し、ゲート絶縁膜上に、ゲート電極層側に、インジウムの原子数比がガリウ
ムの原子数比より大きい第１の層と、第１の層の上に設けられたガリウムの原子数比がイ
ンジウムの原子数比以上である第２の層と、を有し、非単結晶であって結晶部および非晶
質部を有する酸化物半導体膜を形成し、酸化物半導体膜にプラズマ処理を行うことにより
、酸化物半導体膜の表面近傍の領域を非晶質化し、酸化物半導体膜上に、導電膜を形成し
、加熱処理を行った後、ソース電極層及びドレイン電極層を形成し、ソース電極層及びド
レイン電極層を形成することによって露出した酸化物半導体膜の非晶質化された領域を除
去する半導体装置の作製方法である。
また、酸化物半導体膜として、非単結晶であって結晶部および非晶質部を有し、結晶部は
、ｃ軸が酸化物半導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方
向に揃うものを用いることができる。
また、酸化物半導体膜の非晶質化された領域の除去は、ウェットエッチングで行うことが
できる。
本発明の一態様によれば、酸化物半導体膜を用いたトランジスタに安定した電気特性を付
与し、信頼性の高い半導体装置を提供することができる。
半導体装置の一態様を説明する平面図および断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の一態様を説明する平面図および断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の一態様を説明する平面図および断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の一態様を説明する平面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する回路図および断面図。 電子機器を説明する図。 電子機器を説明する図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第
２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものでは
ない。また、本明細書において発明を特定するための事項として固有の名称を示すもので
はない。
（実施の形態１）
本実施の形態では、半導体装置の一形態について、図１および図２１を参照して説明する
。本実施の形態では、半導体装置の一例として、酸化物半導体膜を有するトランジスタを
示す。
トランジスタは、チャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成
されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。ま
た、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有
する、デュアルゲート構造であってもよい。
図１に示すトランジスタ３１０は、ボトムゲート構造（逆スタガ型トランジスタともいう
）であるトランジスタの一例である。図１（Ａ）は、トランジスタ３１０の平面図であり
、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２における断面図（チャネル長Ｌ方向の断面図）
であり、図１（Ｃ）は、図１（Ａ）のＢ１−Ｂ２における断面図（チャネル幅Ｗ方向の断
面図）である。また、図１（Ａ）では、煩雑になることを避けるために、トランジスタ３
１０の構成要素の一部（例えば、ゲート絶縁膜３０２など）を省略して図示する。
図１に示すトランジスタ３１０は、絶縁表面を有する基板３００上に設けられたゲート電
極層３０１と、ゲート電極層３０１上に設けられたゲート絶縁膜３０２と、ゲート絶縁膜
３０２上にゲート電極層３０１と重畳する領域に設けられた酸化物半導体膜３０３ａと、
酸化物半導体膜３０３ａと接して設けられたソース電極層３０５ａおよびドレイン電極層
３０５ｂと、を有する。また、トランジスタ３１０を覆うように、絶縁膜３０６、絶縁膜
３０７、および平坦化絶縁膜３０８が設けられている。
酸化物半導体膜３０３ａは、少なくともインジウムを含む。特に、インジウムと亜鉛を含
むことが好ましい。
また、酸化物半導体膜３０３ａは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃ
ｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ま
しい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお
、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。ま
た、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃ
ｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、いわゆる結
晶粒界（グレインバウンダリーともいう。）を明確に観察することができず、非晶質部と
結晶部との境界は明確でない。またある結晶部と他の結晶部が近接する場合であっても、
その境界は明確でない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界は確認できない
。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、ａｂ面に垂直な方向から見て三角形状
または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属
原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸および
ｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°
以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以
上５°以下の範囲も含まれることとする。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、本実施の形態では、酸化物半導体膜３０３ａがＣＡＡＣ−ＯＳ膜であるとして説明
を行うが、酸化物半導体膜３０３ａが単結晶または多結晶（ポリクリスタルともいう）で
あってもよい。
また、酸化物半導体膜３０３ａにおいて、ソース電極層３０５ａおよびドレイン電極層３
０５ｂとの界面近傍の領域３０４ｂと、それ以外の領域３０４ａとが存在する。たとえば
、ソース電極層３０５ａおよびドレイン電極層３０５ｂとの界面近傍の領域３０４ｂを、
第１の領域と呼ぶことができる。またそれ以外の領域３０４ａを第２の領域と呼ぶことが
できる。
酸化物半導体膜３０３ａがＣＡＡＣ−ＯＳ膜の場合、酸化物半導体膜３０３ａの領域３０
４ａは、領域３０４ｂよりも非晶質部に対して結晶部の占める割合が高い。また、領域３
０４ａにおいては、非晶質部に対して結晶部の占める割合が高く、領域３０４ｂにおいて
は、非晶質部に対して結晶部の占める割合が低いことが好ましい。なお、領域３０４ｂは
、非晶質化されていてもよい。
酸化物半導体膜３０３ａの領域３０４ａにおいて、ゲート電極層３０１と重畳する領域に
は、チャネルが形成される。そのため、酸化物半導体膜３０３ａの領域３０４ａは、水ま
たは水素などの不純物が低減され、かつ酸素欠損が低減されることで高純度化された領域
であることが好ましい。高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ
型（真性半導体）またはｉ型に限りなく近い。そのため、上記酸化物半導体をチャネルが
形成される領域に用いたトランジスタは、オフ電流が著しく低いという特性を有する。ま
た、上記酸化物半導体をチャネルが形成される領域に用いることにより、トランジスタの
しきい値電圧がマイナスシフトすることを抑制することができる。
具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が
、５×１０１８／ｃｍ３未満、より好ましくは５×１０１７／ｃｍ３以下、更に好ましく
は１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導
体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未
満、更に好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャ
ップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水
または水素などの不純物濃度が十分に低減され、かつ酸素欠損が低減されることで高純度
化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有す
る。また、上記酸化物半導体をチャネルが形成される領域に用いることにより、しきい値
電圧がマイナスシフトすることを抑制することができる。
また、酸化物半導体膜３０３ａと、ソース電極層３０５ａまたはドレイン電極層３０５ｂ
とが接する界面近傍の領域３０４ｂにおいては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅ
ｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定
値が、５×１０１８／ｃｍ３以上である。
また、酸化物半導体膜３０３ａと、ソース電極層３０５ａまたはドレイン電極層３０５ｂ
とが接する界面近傍の領域３０４ｂにおいては、水素の他に、例えば、元素周期表におけ
る１５族の元素（例えば、窒素、リン、および砒素）、元素周期表における１３族の元素
（例えば、ホウ素、アルミニウム、ガリウム、およびインジウム）、タングステン、モリ
ブデン、および希ガス元素（例えば、ヘリウム、ネオン、アルゴン、およびキセノン）の
いずれか一または複数が含まれうる。
上述の元素が、酸化物半導体膜３０３ａの領域３０４ｂに含まれることにより、領域３０
４ａと比較して、導電性を高めることができる。これにより、酸化物半導体膜３０３ａの
領域３０４ｂを、低抵抗領域として機能させることができる。
なお、酸化物半導体膜３０３ａを、２つの領域３０４ａ、３０４ｂに分けているが、これ
は電気特性において機能的に二つの領域に区分されるということを意味する。すなわち、
１層であっても、層の内部で機能的に分離された２つの領域が存在すればよく、必ずしも
２つの領域において、明瞭な境界が存在していなくてもよい。また、酸化物半導体膜３０
３ａは、２層以上の積層構造であってもよい。
酸化物半導体膜３０３ａの領域３０４ａにおいて、ゲート電極層３０１と重畳する領域の
水素や酸素欠損が低減されていることにより、キャリアの発生を抑制することができる。
これにより、寄生チャネルの形成を抑制することができるため、しきい値電圧が負の方向
にシフトしてしまうことを抑制することができる。
酸化物半導体膜３０３ａに接して設けられる絶縁膜３０６は、酸化シリコン、酸化ガリウ
ム、酸化アルミニウム、酸化窒化シリコン、酸化窒化アルミニウム、などの酸化物絶縁膜
であることが好ましい。また、絶縁膜３０６は、酸化物半導体膜３０３ａと接するため、
絶縁膜３０６は、酸素過剰領域を有することが好ましい。
絶縁膜３０６に接して設けられる絶縁膜３０７は、酸素透過性が低い膜であることが好ま
しい。例えば、絶縁膜３０７として、酸化アルミニウム、窒化シリコンなどを用いること
が好ましい。絶縁膜３０７として、酸素透過性が低い膜を用いることにより、絶縁膜３０
６に含まれる酸素が外部に放出されてしまうことを抑制できる。また、絶縁膜３０７とし
て、水素透過性が低い膜であることが好ましい。絶縁膜３０７として、水素透過性が低い
膜を用いることにより、外部から水素が混入したとしても、酸化物半導体膜３０３ａに拡
散することを防止することができる。
また、絶縁膜３０７として酸化アルミニウム膜を用いる場合、酸化アルミニウム膜の抵抗
率を１×１０１０Ωｍ以上１×１０１９Ωｍ以下（好ましくは、１×１０１０Ωｍ以上１
×１０１８Ωｍ以下、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下）とす
ることが好ましい。または、酸化アルミニウム膜上に、酸化チタン膜または酸化マグネシ
ウム膜を積層し、該酸化チタン膜または酸化マグネシウム膜の抵抗率を、１×１０１０Ω
ｍ以上１×１０１９Ωｍ以下（好ましくは、１×１０１０Ωｍ以上１×１０１８Ωｍ以下
、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下）とすることが好ましい。
絶縁膜３０７として、上記抵抗率を有する膜を設けることで、半導体装置の静電破壊を防
止することができる。
なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ
／ｃｍ３以上）とすると、トランジスタ３１０に安定な電気特性を付与することができる
ため、より好ましい。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（
ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
酸化アルミニウム膜は、該組成がＡｌ２Ｏｘで表現される場合、ｘは１以上３．５以下の
酸化アルミニウム膜を用いることが好ましい。
絶縁膜３０７上に層間絶縁膜（保護絶縁膜、平坦化絶縁膜）となる絶縁膜を形成してもよ
い。層間絶縁膜（保護絶縁膜、平坦化絶縁膜）を設けることで薄膜の絶縁膜３０７に対す
る応力を緩和することができる。よって、絶縁膜３０７の破損を防止することができる。
図１では、絶縁膜３０７上に、平坦化絶縁膜３０８が設けられている場合について示す。
平坦化絶縁膜３０８としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン樹脂
等の有機材料を用いることができる。平坦化絶縁膜３０８を設けることにより、トランジ
スタ３１０起因の表面凹凸を低減することができる。
また、絶縁膜３０７として、水素透過性が低い絶縁膜が用いられている場合は、平坦化絶
縁膜３０８から、水素や水が酸化物半導体膜３０３ａに達することを防止することができ
る。
次に、図１に示す半導体装置と一部異なる半導体装置について、図２１を参照して説明す
る。なお、図１と同一部分または同様な機能を有する部分については、繰り返しの説明は
省略する。
図２１に示す半導体装置には、トランジスタ３４０と、端子３２６が設けられている。
図２１に示すトランジスタ３４０は、図１に示すトランジスタ３１０と同様の酸化物半導
体膜を有する、ボトムゲート構造のトランジスタである。
図２１に示すトランジスタ３４０では、ゲート電極層は、窒化タンタル膜３２１ａと、銅
膜３２２ａと、モリブデン膜３２３ａの三層構造で構成されている。また、端子３２６に
おけるゲート配線も、窒化タンタル膜３２１ｂと、銅膜３２２ｂと、モリブデン膜３２３
ｂの三層構造で構成されている。
ゲート電極層やゲート配線として、銅膜３２２ａ、３２２ｂを用いることにより、配線抵
抗を低減することができる。また、銅膜３２２ａ、３２２ｂ上に、モリブデン膜３２３ａ
、３２３ｂを積層することで、ゲート絶縁膜や、酸化物半導体膜３０３ａに銅が拡散する
ことを抑制することができる。また、モリブデン膜は、仕事関数が酸化物半導体と比較し
て高いため、ゲート電極層として用いると、トランジスタ３４０のしきい値をプラス方向
にシフトさせることができるため、好適である。
また、図２１に示すトランジスタ３４０では、ゲート絶縁膜は、窒化シリコン膜３２４、
酸化窒化シリコン膜３２５の二層構造で構成されている。
ゲート絶縁膜として、窒化シリコン膜３２４を用いることにより、金属や水などが、基板
３００やゲート電極層やゲート配線から、酸化物半導体膜３０３ａに浸入することを抑制
できる。
また、図２１に示す端子３２６においては、ゲート絶縁膜に開口が設けられており、該開
口を介してゲート配線と、電極層３０５ｃとが接続されている。
また、図１に示す半導体装置と同様に、図２１に示す半導体装置も、トランジスタ３４０
及び端子３２６上を覆うように絶縁膜３０６、絶縁膜３０７、及び平坦化絶縁膜３０８が
設けられている。絶縁膜３０６は、例えば、酸素過剰領域を有する酸化窒化シリコン膜、
絶縁膜３０７は、例えば、酸化アルミニウム膜、平坦化絶縁膜３０８は、例えば、アクリ
ル樹脂が用いられていることが好ましい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、図１に示すトランジスタ３１０を有する半導体装置の作製方法の一例
について、図２および図３を参照して説明する。
まず、絶縁表面を有する基板３００を用意する。
基板３００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処
理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウムホウケイ酸ガラ
スやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイ
ア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基
板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板など
を適用することもでき、これらの基板上に半導体素子が設けられたものを、基板３００と
して用いても良い。
また、基板３００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体膜３０３ａを含むトランジ
スタ３１０を直接作製してもよいし、他の作製基板に酸化物半導体膜３０３ａを含むトラ
ンジスタ３１０を作製し、その後、作製基板から剥離し、可撓性基板に転置してもよい。
なお、作製基板から剥離し、可撓性基板に転置するために、作製基板と酸化物半導体膜３
０３ａを含むトランジスタ３１０との間に剥離層（例えば、タングステン）を設けると良
い。
次に、基板３００上に、下地膜として機能する絶縁膜を形成しても良い。絶縁膜としては
、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはス
パッタリング法により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化
アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁材料、窒化シリコン、窒
化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁材料、また
はこれらの混合材料を用いて、単層構造または積層構造で、形成することができる。
絶縁膜として、例えば、窒化シリコン膜と酸化窒化シリコン膜との積層構造を用いること
が好ましい。窒化シリコン膜を用いることにより、基板から金属や水素などが、後に形成
される酸化物半導体膜に浸入することを抑制できる。また、酸化窒化シリコン膜を用いる
ことにより、後にゲート電極層を形成する際に、エッチングによって基板３００の一部が
除去され、基板３００の成分が後に形成される酸化物半導体膜に浸入することを抑制でき
る。
次に、基板３００上に、ゲート電極層（これと同じ層で形成される配線を含む）となる導
電膜を形成する。
導電膜は、スパッタリング法やプラズマＣＶＤ法により形成することができる。導電膜と
して、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオ
ジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることがで
きる。また、導電膜は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加
したインジウム錫酸化物などの導電性材料を用いることもできる。また、導電膜は、上記
の導電材料を用いて、単層構造または積層構造で形成される。
導電膜を単層構造で形成する場合は、例えば、膜厚１００ｎｍのタングステン膜を形成す
ればよい。導電膜を積層構造で形成する場合は、例えば、膜厚３０ｎｍの窒化タングステ
ン膜、膜厚２００ｎｍの銅膜、膜厚３０ｎｍのタングステン膜を形成すればよい。また、
膜厚３０ｎｍのタングステン膜に代えて、膜厚３０ｎｍのモリブデン膜を形成してもよい
。銅膜を用いることにより、配線抵抗を低減することができる。また、銅膜上に、タング
ステン膜またはモリブデン膜を積層することで、銅が拡散することを防止できる。また、
タングステン膜またはモリブデン膜は、仕事関数が酸化物半導体と比較して高いため、ゲ
ート電極層として用いると、トランジスタのしきい値電圧をプラス方向にシフトさせるこ
とができるため、好適である。なお、後に形成されるゲート絶縁膜によって、銅が拡散す
ることを防止できれば、タングステン膜およびモリブデン膜は形成しなくともよい。
次に、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってゲート電極層３０１を形成する。ゲート電極層３０１を形成した後、レジ
ストマスクを除去する。導電膜のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。
ここで、レジストマスクを除去する際に生成した汚染物を除去する処理（不純物除去処理
ともいう）を行ってもよい。不純物除去処理は、酸素、一酸化二窒素、もしくは希ガス（
代表的にはアルゴン）を用いたプラズマ処理、または希フッ酸、水、現像液もしくはＴＭ
ＡＨ溶液を用いた溶液処理などを好適に用いることができる。
次に、基板３００、およびゲート電極層３０１に加熱処理を行ってもよい。例えば、電気
炉により、３５０℃以上５００℃以下、３０分〜１時間、加熱処理を行ってもよい。加熱
処理を行うことにより、基板３００やゲート電極層３０１に含まれる水素や水などを除去
することができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。例えば、ＧＲＴＡ装置を用いて加熱処理を行う場合には、６５０
℃、１分〜５分間、加熱処理を行えばよい。
次に、ゲート電極層３０１上にゲート絶縁膜３０２を形成する（図２（Ａ）参照）。
なお、ゲート絶縁膜３０２の被覆性を向上させるために、ゲート電極層３０１表面に平坦
化処理を行ってもよい。特に、ゲート絶縁膜３０２として膜厚の薄い絶縁膜を用いる場合
、ゲート電極層３０１表面の平坦性が良好であることが好ましい。
ゲート絶縁膜３０２の膜厚は、１ｎｍ以上３００ｎｍ以下とし、スパッタリング法、ＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、パルスレーザ堆積法、Ａ
ＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができ
る。
ゲート絶縁膜３０２としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シ
リコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形
成することができる。また、ゲート絶縁膜３０２として、酸化ハフニウム、酸化イットリ
ウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加された
ハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネー
ト（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用い
ることでゲートリーク電流を低減できる。また、ゲート絶縁膜３０２は、上記の材料を用
いて、単層構造または積層構造で形成することができる。
ゲート絶縁膜３０２を単層構造で形成する場合は、膜厚２００ｎｍの酸化窒化シリコン膜
を形成すればよい。また、ゲート絶縁膜３０２を積層構造で形成する場合は、膜厚５０ｎ
ｍの窒化シリコン膜、膜厚２００ｎｍの酸化窒化シリコン膜を形成すればよい。窒化シリ
コン膜を用いることにより、金属や水などが、基板やゲート電極層３０１から、後に形成
される酸化物半導体膜に浸入することを抑制できる。
次に、基板３００、ゲート電極層３０１、およびゲート絶縁膜３０２に加熱処理を行って
もよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜５分間、加熱処理を行えばよい
。また、電気炉により、３５０℃以上５００℃以下、３０分〜１時間、加熱処理を行って
もよい。加熱処理を行うことにより、ゲート絶縁膜３０２に含まれる水素や水などを除去
することができる。
次に、ゲート絶縁膜３０２に対して、酸素を導入する処理（酸素ドープ処理や、酸素注入
処理ともいう）を行っても良い。酸素を導入する処理を行うことによって、酸素過剰領域
を有するゲート絶縁膜３０２が形成される。
酸素には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、ク
ラスタイオンを含む）、のいずれかが含まれている。脱水化または脱水素化処理を行った
ゲート絶縁膜３０２に酸素ドープ処理を行うことにより、ゲート絶縁膜３０２中に酸素を
含有させることができ、先の熱処理によって脱離することのある酸素を補填するとともに
、酸素過剰領域を形成することができる。
ゲート絶縁膜３０２への酸素の導入は、例えば、イオン注入法、イオンドーピング法、プ
ラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができ
る。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素
の導入は、ゲート絶縁膜３０２の全面を一度に処理してもよいし、例えば、線状のイオン
ビームを用いてもよい。線状のイオンビームを用いる場合には、基板またはイオンビーム
を相対的に移動（スキャン）させることで、ゲート絶縁膜３０２全面に酸素を導入するこ
とができる。また、プラズマ処理として、アッシング処理を用いてもよい。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素のドーズ量は１×１０１３ｉ
ｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素ドープ
処理後のゲート絶縁膜３０２中の酸素の含有量は、ゲート絶縁膜３０２の化学量論的組成
を超える程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に
含む領域は、ゲート絶縁膜３０２の一部に存在していればよい。なお、酸素の注入深さは
、注入条件により適宜制御すればよい。
酸素の供給源となる酸素を過剰に含むゲート絶縁膜３０２を、後に形成される酸化物半導
体膜３０３と接して設けることによって、さらに後に行う加熱処理により、ゲート絶縁膜
３０２から酸素が脱離し、酸化物半導体膜３０３へ酸素を供給することができる。これに
より、酸化物半導体膜３０３中の酸素欠損を低減することができる。
なお、ゲート絶縁膜３０２に対して、酸素を導入する処理は、ゲート絶縁膜３０２の加熱
処理前に行ってもよく、ゲート絶縁膜３０２の加熱処理の前後に行ってもよい。
次に、ゲート絶縁膜３０２上に酸化物半導体膜３０３を形成する（図２（Ｂ）参照）。
酸化物半導体膜３０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含むことが好ましい。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該
酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザー
として、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザ
ーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚ
ｒ）のいずれか一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物
という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の
金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ
−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必
要とする電気特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のもの
を用いればよい。また、必要とする電気特性を得るために、キャリア濃度や不純物濃度、
欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好
ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電
界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いたトラ
ンジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることがで
きる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
また、酸化物半導体膜３０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好まし
い。また、酸化物半導体膜３０３は、単結晶または多結晶（ポリクリスタルともいう）で
あってもよい。
また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体膜では、よりバルク内欠陥
を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の
移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導
体膜３０３を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、
好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義さ
れている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基
準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される
。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
酸化物半導体膜３０３表面の平坦性を高めるために、ゲート絶縁膜３０２において、酸化
物半導体膜３０３が接して形成される領域に、平坦化処理を行うことが好ましい。平坦化
処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処
理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、ゲート絶縁膜３０２の表面に付着している粉状物質（パーティクル、ごみ
ともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、ゲート絶縁膜３０２表面の凹凸状態に合わせて適宜設定すればよい。
酸化物半導体膜３０３の膜厚は、１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下とすることが好ましい。また、酸化物半導体膜３０３は、スパッタリング法、Ｍ
ＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆
積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて成
膜することができる。
また、酸化物半導体膜３０３に含まれる水素または水の濃度は、できる限り低いことが好
ましい。水素濃度が高いと、酸化物半導体に含まれる元素と水素との結合により、水素の
一部がドナーとなり、キャリアである電子が生じてしまうためである。
したがって、酸化物半導体膜３０３の成膜工程において、酸化物半導体膜３０３に水素、
または水がなるべく含まれないようにするために、酸化物半導体膜３０３の成膜の前処理
として、スパッタリング装置の予備加熱室でゲート絶縁膜３０２が形成された基板を予備
加熱し、基板およびゲート絶縁膜３０２に吸着した水素または水などの不純物を脱離させ
、排気することが好ましい。予備加熱室に設ける排気手段は、クライオポンプが好ましい
。
また、酸化物半導体膜３０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素
が３０％〜１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、
酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸
素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
酸化物半導体膜３０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基ま
たは水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素および水が除去されたスパッタガスを導入し、上記ターゲットを用いて、温度を
１３０℃以上７００℃以下として、ゲート絶縁膜３０２上に酸化物半導体膜３０３を成膜
する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオ
ポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、
排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原
子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成
膜室で成膜した酸化物半導体膜３０３に含まれる水素、水、水酸基、または水素化物など
の不純物の濃度を低減できる。
なお、本実施の形態において、酸化物半導体膜３０３として、ＡＣ電源装置を有するスパ
ッタリング装置を用いたスパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸
化物膜（ＩＧＺＯ膜ともいう）を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝
３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。なお、成膜条件
は、酸素およびアルゴン雰囲気下（酸素流量比率５０％）、圧力０．４Ｐａ、電源電力０
．５ｋＷ、基板温度２００℃とする。
また、ゲート絶縁膜３０２を成膜後、大気解放せずにゲート絶縁膜３０２と酸化物半導体
膜３０３を連続的に形成することが好ましい。ゲート絶縁膜３０２を大気に曝露せずにゲ
ート絶縁膜３０２と酸化物半導体膜３０３を連続して形成すると、ゲート絶縁膜３０２表
面に水素や水分などの不純物が吸着することを防止することができる。
ここで、酸化物半導体膜３０３に、水素（水や水酸基を含む）を除去（脱水化または脱水
素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以
下、または基板の歪み点未満とする。加熱処理は減圧下または窒素雰囲気下などで行うこ
とができる。
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜３
０３に対して窒素雰囲気下４５０℃において１時間、さらに窒素および酸素雰囲気下４５
０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ装置、ＧＲＴ
Ａ装置等のＲＴＡ装置を用いることができる。例えば、加熱処理として、６５０℃〜７０
０℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス
中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、または
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好まし
くは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．
１ｐｐｍ以下）とすることが好ましい。
また、加熱処理で酸化物半導体膜３０３を加熱した後、同じ炉に高純度の酸素ガス、高純
度の一酸化二窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー
分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃
）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入しても
よい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。
または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ま
しくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下
、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガ
スの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少
してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸
化物半導体膜３０３の酸素欠損を低減することができる。
なお、脱水化または脱水素化のための加熱処理は、酸化物半導体膜を島状に加工する前、
または島状に加工した後に行えばよい。また、脱水化または脱水素化のための加熱処理は
、複数回行ってもよく、他の加熱処理と兼ねてもよい。また、酸化物半導体膜３０３に加
熱処理を行うことにより、酸化物半導体膜３０３の結晶性を高めることができる。
脱水化または脱水素化のための加熱処理を、酸化物半導体膜３０３が島状に加工される前
、つまり、酸化物半導体膜３０３がゲート絶縁膜３０２を覆った状態で行うと、ゲート絶
縁膜３０２に含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる
。
次に、フォトリソグラフィ工程により酸化物半導体膜３０３上にレジストマスクを形成し
、酸化物半導体膜３０３に選択的にエッチングを行って島状の酸化物半導体膜３０３ａを
形成する（図２（Ｃ）参照）。島状の酸化物半導体膜３０３ａを形成した後、レジストマ
スクを除去する。島状の酸化物半導体膜３０３ａを形成するためのレジストマスクをイン
クジェット法で形成してもよい。レジストマスクをインクジェット法で形成すると、フォ
トマスクを使用しないため、製造コストを低減できる。
酸化物半導体膜３０３のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体膜３０３のウェットエッチングに用いる
エッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また
、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ
ｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライ
エッチングによってエッチング加工してもよい。
次に、ゲート絶縁膜３０２および酸化物半導体膜３０３ａ上に、後にソース電極層および
ドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜３０５を形成する
（図２（Ｄ）参照）。
導電膜３０５は、スパッタリング法やプラズマＣＶＤ法により形成することができる。導
電膜３０５として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、
クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用
いて形成することができる。また、導電膜３０５は、酸化インジウム酸化スズ、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム
酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することも
できる。導電膜３０５は、単層構造または積層構造で成膜される。
本実施の形態では、導電膜３０５は、膜厚５０ｎｍのタングステン膜、膜厚４００ｎｍの
アルミニウム膜、膜厚１００ｎｍのチタン膜の３層構造で形成する。
酸化物半導体膜３０３ａがＣＡＡＣ−ＯＳ膜の場合、導電膜３０５を形成することによっ
て、導電膜３０５との界面近傍の領域３０４ｂにおける結晶部の結晶構造が乱れてしまう
。これにより、領域３０４ｂにおいては、領域３０４ａよりも、非晶質部に対して結晶部
の占める割合が低下する。または、領域３０４ｂにおける結晶部が破壊され、非晶質化さ
れる。また、酸化物半導体膜３０３ａが単結晶や多結晶などの結晶性を有する膜の場合は
、導電膜３０５との界面近傍の領域３０４ｂにおける結晶の結晶構造が乱れることで結晶
性が低下し、場合によっては非晶質化する。
酸化物半導体膜３０３ａにおいて、結晶部または結晶の結晶構造が乱れた領域３０４ｂは
、酸化物半導体膜３０３ａの表面の数ｎｍにわたって形成される。領域３０４ｂの結晶部
または結晶の結晶構造が乱れることによって、ダングリングボンド、格子間の歪み、空孔
、酸素欠損が増加する。
そこで、領域３０４ｂのダングリングボンド、格子間の歪み、空孔、酸素欠損に水素を移
動させる。酸化物半導体膜３０３ａに加熱処理を行うことにより、酸化物半導体膜３０３
ａの領域３０４ａに含まれる水素は熱によって動き回り、水素が領域３０４ｂに引き寄せ
られる。
酸化物半導体膜３０３ａの領域３０４ｂに、水素を移動させるための加熱処理は、例えば
、１００℃以上基板の歪み点以下、好ましくは、２００℃以上６５０℃以下において加熱
処理を行う。
加熱処理を行うことにより、酸化物半導体膜３０３ａの領域３０４ａに含まれる水素を、
領域３０４ｂに引き寄せることにより、領域３０４ａの水素濃度を低減することができる
。また、酸化物半導体膜３０３ａの領域３０４ｂに移動した水素は安定化するため、領域
３０４ａに再度拡散されにくい。そのため、酸化物半導体膜３０３ａの領域３０４ｂは、
水素濃度が増加する。領域３０４ｂの水素濃度が増加することにより、領域３０４ａと比
較して、導電性を高めることができる。これにより、酸化物半導体膜３０３ａの領域３０
４ｂを、低抵抗領域として機能させることができる。
なお、水素を領域３０４ｂに移動させるための加熱処理は、ソース電極層およびドレイン
電極層の形成後に行ってもよく、ソース電極層およびドレイン電極層の形成の前後に行っ
てもよい。また、水素を領域３０４ａから領域３０４ｂに移動させるための加熱処理は、
複数回行ってもよく、他の加熱処理と兼ねてもよい。
次に、フォトリソグラフィ工程により導電膜３０５上にレジストマスクを形成し、導電膜
３０５に選択的にエッチングを行ってソース電極層３０５ａおよびドレイン電極層３０５
ｂを形成する（図３（Ａ）参照）。このとき、酸化物半導体膜３０３ａの領域３０４ｂは
露出される。ソース電極層３０５ａおよびドレイン電極層３０５ｂを形成した後、レジス
トマスクを除去する。導電膜３０５のエッチングは、ドライエッチングでもウェットエッ
チングでもよく、両方を用いてもよい。
酸化物半導体膜３０３ａの領域３０４ｂは、領域３０４ｂの結晶部または結晶が破壊され
ることによって、ダングリングボンド、格子間の歪み、空孔、酸素欠損が増加し、水素が
引き寄せられたことによって、水素の濃度が領域３０４ａよりも高くなっている。このた
め、水素濃度が高い領域３０４ｂが存在したまま、トランジスタを作製すると、トランジ
スタに悪影響を及ぼす場合がある。例えば、酸化物半導体膜３０３ａの側端部や、バック
チャネルが形成される領域に、水素濃度が高い領域が存在すると、水素や酸素欠損によっ
て生じたキャリアが蓄積することで、寄生チャネルが形成され、リーク電流が生じやすく
なり、しきい値電圧が変動してしまうおそれがある。
また、酸化物半導体膜３０３ａ上に形成された導電膜３０５のエッチングには、ハロゲン
を含むエッチングガスを用いたプラズマ処理が好適に用いられる。しかし、酸化物半導体
膜がハロゲンを含むエッチングガスに曝されると、該エッチングガスに含まれるハロゲン
（例えば、塩素、フッ素）によって、酸化物半導体膜３０３ａ中の酸素が引き抜かれてし
まい、プラズマ処理された酸化物半導体膜３０３ａの表面近傍に酸素欠損が形成されるお
それがある。また、エッチングの後に、酸化物半導体膜３０３ａの表面および該近傍に、
該エッチングガスに含まれるハロゲンが残存することによって、酸化物半導体膜３０３ａ
に酸素欠損が形成されるおそれがある。酸化物半導体膜３０３ａに酸素欠損が生じると、
酸化物半導体膜３０３ａの上面（バックチャネル）側及び側端部が低抵抗化（ｎ型化）し
てしまい、寄生チャネルが形成される恐れがある。
また、導電膜３０５を成膜する際に、酸化物半導体膜３０３ａに、導電膜３０５に含まれ
る元素が添加される場合もある。
そこで、酸化物半導体膜のバックチャネル側及び側端部が低抵抗化して寄生チャネルが形
成されることを防止するために、ソース電極層３０５ａおよびドレイン電極層３０５ｂの
形成によって露出した領域３０４ｂを除去する（図３（Ｂ）参照）。領域３０４ｂの除去
工程は、酸化物半導体膜３０３ａがエッチングされ、消失または分断されることのないよ
うに、酸化物半導体膜３０３ａのエッチング条件を最適化することが望まれる。
領域３０４ｂの除去工程は、酸素、一酸化二窒素、もしくは希ガス（代表的にはアルゴン
）を用いたプラズマ処理、またはフッ化水素酸（希フッ酸ともいう）、水、現像液もしく
はＴＭＡＨ溶液を用いた溶液処理などを好適に用いることができる。また、希フッ酸とし
て、例えば、１／１０３希釈フッ酸（フッ酸：０．０５％）で、ＩＧＺＯ膜を処理すると
、１秒あたり１〜３ｎｍ膜厚が減少し、２／１０５希釈フッ酸（フッ酸：０．００２５％
）で、ＩＧＺＯ膜を処理すると、１秒あたり０．１ｎｍ程度膜厚が減少する。本実施の形
態では、結晶構造が乱れた領域３０４ｂの除去工程として、希フッ酸を用いた溶液処理（
ウェットエッチング）を行う。
酸化物半導体膜３０３ａの側端部や、バックチャネルが形成される領域において、結晶部
または結晶が破壊され、水素濃度が領域３０４ａよりも高い領域３０４ｂを除去すること
により、水素濃度が低減された領域３０４ａを露出することができる。これにより、寄生
チャネルが形成されることを防止し、リーク電流の発生や、しきい値電圧が変動してしま
うことを抑制することができる。また、酸化物半導体膜３０３ａと、ソース電極層３０５
ａまたはドレイン電極層３０５ｂとの界面近傍の領域３０４ｂにおいて、水素濃度が高く
、ハロゲンが残存したとしても、低抵抗領域として機能させることができる。
なお、酸化物半導体膜３０３ａの領域３０４ｂの一部が除去されることにより、酸化物半
導体膜３０３ａにおいて、ソース電極層３０５ａまたはドレイン電極層３０５ｂと重畳す
る領域の膜厚は、ソース電極層３０５ａまたはドレイン電極層３０５ｂと重畳しない領域
の膜厚よりも大きくなる。
酸化物半導体膜３０３ａの側端部や、バックチャネルが形成される領域において、結晶構
造が乱れた領域３０４ｂを除去することで、ソース電極層３０５ａおよびドレイン電極層
３０５ｂを加工する際に生成した汚染物、またレジストマスクを除去する際に生成した汚
染物も除去することができる。
以上の工程により、トランジスタ３１０を作製することができる（図３（Ｂ）参照）。
次に、酸化物半導体膜３０３ａ、ソース電極層３０５ａ、およびドレイン電極層３０５ｂ
上に、絶縁膜３０６を形成する（図３（Ｃ）参照）。
絶縁膜３０６は、プラズマＣＶＤ法、スパッタリング法により形成することができる。絶
縁膜３０６として、例えば、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリ
コン、酸化窒化シリコン、酸化窒化アルミニウム等を用いて形成することができる。
なお、絶縁膜３０６として、窒素を含む酸化物絶縁膜（例えば、窒素を含む酸化シリコン
膜、窒素を含む酸化アルミニウム膜）などを用いることができる。酸化物絶縁膜に含まれ
る窒素の濃度は０．０１原子％以上含まれていればよく、好ましくは０．１原子％以上５
０原子％以下、より好ましくは０．５原子％以上１５原子％以下であればよい。酸化シリ
コン膜に上記のような濃度で窒素が含まれるものは酸化窒化シリコン膜と呼ばれることも
ある。
本実施の形態では、絶縁膜３０６として、プラズマＣＶＤ法により酸化窒化シリコン膜を
形成する。絶縁膜３０６の成膜条件は、例えば、ＳｉＨ４とＮ２Ｏのガス流量比をＳｉＨ
４：Ｎ２Ｏ＝３０：４０００、圧力２００Ｐａ、ＲＦ電源電力（電源出力）１５０Ｗ、基
板温度２２０℃±１５℃とすればよい。また、絶縁膜３０６の膜厚は５０ｎｍ以上１００
ｎｍ以下とすればよい。
ここで、絶縁膜３０６に熱処理による脱水化または脱水素化処理を行うことが好ましい。
本実施の形態では、絶縁膜３０６の成膜ガスとして、水素を含むガスを用いている。しか
し、絶縁膜３０６に脱水化または脱水素化処理を行うため、絶縁膜３０６中の水素を除去
することができる。よって、プラズマＣＶＤ法を好適に用いることができる。プラズマＣ
ＶＤ法は、成膜時に膜へごみなどが付着、混入しにくい上、比較的速い成膜速度で成膜す
ることができるので、厚膜化が可能であり、生産性に有利である。
加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理
の温度は、絶縁膜３０６の成膜温度より高い方が、脱水化または脱水素化の効果が高いた
め好ましい。例えば、加熱処理装置の一つである電気炉に基板を導入し、絶縁膜３０６に
対して窒素雰囲気下４５０℃において１時間の熱処理を行う。
加熱処理によって、絶縁膜３０６の脱水化または脱水素化を行うことができ、水素、また
は水などの不純物が排除された絶縁膜を形成することができる。
脱水化または脱水素化のための熱処理を行うことにより、絶縁膜３０６に含まれる、水、
水素等の不純物を除去し、低減させることができる。絶縁膜３０６をできるだけ水素を含
まない膜とすることで、水素が酸化物半導体膜３０３ａへ浸入することを抑制し、トラン
ジスタ３１０の特性変動を抑制し、安定した電気特性を付与することができる。
なお、後に形成される絶縁膜３０７は、水素または水等を通過させないブロッキング機能
を有することが好ましいため、絶縁膜３０６の脱水化または脱水素化処理を目的とした熱
処理は、絶縁膜３０６の形成後であって、絶縁膜３０７の形成前に行うことが好ましい。
次に、絶縁膜３０６に対して、酸素を導入する処理（酸素ドープ処理や、酸素注入処理と
もいう）を行う。これによって、酸素過剰領域を有する絶縁膜３０６が形成される。
酸素には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、ク
ラスタイオンを含む）、のいずれかが含まれている。脱水化または脱水素化処理を行った
絶縁膜３０６に酸素ドープ処理を行うことにより、絶縁膜３０６中に酸素を含有させるこ
とができ、先の熱処理によって脱離することのある酸素を補填するとともに、酸素過剰領
域を形成することができる。
絶縁膜３０６への酸素の導入は、例えば、イオン注入法、イオンドーピング法、プラズマ
イマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。な
お、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素の導入
は、絶縁膜３０６の全面を一度に処理してもよいし、例えば、線状のイオンビームを用い
てもよい。線状のイオンビームを用いる場合には、基板またはイオンビームを相対的に移
動（スキャン）させることで、絶縁膜３０６全面に酸素を導入することができる。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素のドーズ量は１×１０１３ｉ
ｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素ドープ
処理後の絶縁膜３０６中の酸素の含有量は、絶縁膜３０６の化学量論的組成を超える程度
とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、
絶縁膜３０６の一部に存在していればよい。なお、酸素の注入深さは、注入条件により適
宜制御すればよい。
次に、本実施の形態では、絶縁膜３０６上にアルミニウム膜を成膜する。
アルミニウム膜は、スパッタリング法、蒸着法、ＣＶＤ法等によって形成することが好ま
しい。また、アルミニウム膜の膜厚は３ｎｍ以上２０ｎｍ以下（好ましくは３ｎｍ以上１
０ｎｍ以下、より好ましくは４ｎｍ以上５ｎｍ以下）とすることが好ましい。
アルミニウム膜として、チタン、またはマグネシウムが添加されたアルミニウム膜を用い
てもよい。また、アルミニウム膜として、アルミニウム膜と、チタン膜またはマグネシウ
ム膜との積層を用いてもよい。
次に、アルミニウム膜に対して、酸素ドープ処理を行う。酸素ドープ処理は、絶縁膜３０
６に、酸素ドープ処理を行う場合を参照すればよいため、詳細な説明は省略する。アルミ
ニウム膜に対して、酸素ドープ処理を行うことにより、アルミニウム膜の酸化物である、
酸化アルミニウム膜が形成される。該酸化アルミニウム膜を、絶縁膜３０７として用いる
。
酸素を、絶縁膜３０６およびアルミニウム膜に添加した後、加熱処理を行ってもよい。加
熱処理は２５０℃以上６００℃以下、例えば３００℃で行えばよい。加熱処理を行うこと
によって、絶縁膜３０６に含まれる酸素を、酸化物半導体膜３０３ａへ固相拡散すること
で、酸化物半導体膜３０３ａへ供給することができる。このように、酸化物半導体膜３０
３ａへの酸素供給を絶縁膜３０６からの固相拡散によって行うと、露出された酸化物半導
体膜３０３ａへ直接酸素ドープを行うプラズマ処理などの方法と比較して、酸化物半導体
膜３０３ａへのプラズマによるダメージを与えないという効果がある。
なお、酸化物半導体膜３０３ａの側端部や、バックチャネルが形成される領域に、結晶構
造が乱れた領域３０４ｂが形成されていると、結晶構造が乱れた領域３０４ｂに水素が移
動して、該領域３０４ｂは低抵抗化してしまい、寄生チャネルが形成されてしまう。また
、酸化物半導体膜３０３ａの領域３０４ｂと、絶縁膜３０６とが接した状態で加熱処理を
行っても、絶縁膜３０６から脱離した酸素は、領域３０４ｂの酸素欠損などで捕獲されて
しまうため、絶縁膜３０６から酸化物半導体膜３０３ａの領域３０４ａ（例えば、チャネ
ルが形成される領域）に酸素を供給することが困難となってしまう。
したがって、酸化物半導体膜の側端部やバックチャネルが形成される領域に、寄生チャネ
ルが形成されることを防止するためには、酸化物半導体膜３０３ａの側端部や、バックチ
ャネルが形成される領域に形成された領域３０４ｂを除去し、酸化物半導体膜３０３ａの
領域３０４ａと、絶縁膜３０６とが接した状態で加熱処理を行い、酸化物半導体膜３０３
ａの領域３０４ａに酸素を供給することが好ましい。
また、酸化物半導体膜３０３ａがＣＡＡＣ−ＯＳ膜（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体）
である場合において、酸素欠損は、Ｇａ−Ｚｎ−Ｏ層に集中している。また、酸素は、Ｇ
ａ−Ｚｎ−Ｏ層を通りやすい。絶縁膜３０６が、酸化物半導体膜３０３ａと接することに
よって、絶縁膜３０６に含まれる酸素は、ｃ軸の方向よりも、ａ−ｂ面に平行な方向、特
にＧａ−Ｚｎ−Ｏ層を介して供給されやすい。
本実施の形態では、酸化物半導体膜３０３ａの側端部や、バックチャネルが形成される領
域において、水素濃度が高く、酸素欠損などが形成されている領域３０４ｂは除去されて
いる。よって、絶縁膜３０６から酸化物半導体膜３０３ａの側端部に供給された酸素が、
酸素欠損に補填されてしまうことを防ぐことができる。そのため、絶縁膜３０６に含まれ
る酸素を、酸化物半導体膜３０３ａの領域３０４ａ（特に、チャネルが形成される領域）
に効率よく供給することができる。これにより、酸化物半導体膜３０３ａの領域３０４ａ
に含まれる酸素欠損を低減することができる。
酸化物半導体を用いたトランジスタの場合、絶縁膜から酸化物半導体膜に酸素が供給され
ることで、酸化物半導体膜と絶縁膜との界面準位密度を低減できる。この結果、トランジ
スタの動作などに起因して、酸化物半導体膜と絶縁膜との界面にキャリアが捕獲されるこ
とを抑制することができ、信頼性の高いトランジスタを得ることができる。
また、絶縁膜３０６および絶縁膜３０７への、脱水化または脱水素化処理、および／また
は酸素ドープ処理は、複数回行ってもよい。
また、絶縁膜３０６上に接して設けられる絶縁膜３０７には、例えば酸化アルミニウムを
用いることができる。絶縁膜３０７として酸化アルミニウムを用いる場合、アルミニウム
膜を酸化させることによって酸化アルミニウムを形成してもよい。アルミニウム膜の酸化
によって、酸化アルミニウム膜を形成することで、スパッタリング法によって酸化アルミ
ニウム膜を成膜する場合と比較して生産性を向上させることができる。また、アルミニウ
ム膜の酸化は、絶縁膜３０６への酸素ドープ処理と同一工程によっても行うことができる
ため、工程の簡略化を図ることができる。よって、半導体装置の製造コストを低減するこ
とができる。
なお、絶縁膜３０６として酸化物絶縁膜（例えば、酸化シリコン、酸化窒化シリコン）を
用いる場合、該酸化物絶縁膜において、酸素は主たる成分材料の一つである。このため、
酸化物絶縁膜中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）などの方法を用いて、正確に見積もることは難しい。つまり、酸
化物絶縁膜に酸素が意図的に添加されたか否かを判別することは困難であるといえる。ま
た、絶縁膜３０６に含まれる過剰な酸素が後の工程で酸化物半導体膜３０３ａへと供給さ
れる場合においても同様のことがいえる。
ところで、酸素には１７Ｏや１８Ｏといった同位体が存在し、自然界におけるこれらの存
在比率はそれぞれ酸素原子全体の０．０３８％、０．２％程度であることが知られている
。つまり、酸化物半導体膜と接する絶縁膜中または酸化物半導体膜中におけるこれら同位
体の濃度は、ＳＩＭＳなどの方法によって見積もることができる程度になるから、これら
の濃度を測定することで、酸化物半導体膜と接する絶縁膜中、または酸化物半導体膜中の
酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定す
ることで、酸化物半導体膜と接する絶縁膜に意図的に酸素が添加されたか否かを判別して
も良い。
絶縁膜３０７上に層間絶縁膜（保護絶縁膜、平坦化絶縁膜）となる絶縁膜を形成してもよ
い。層間絶縁膜（保護絶縁膜、平坦化絶縁膜）を設けることで薄膜の絶縁膜３０７に対す
る応力を緩和することができる。よって、絶縁膜３０７の破損を防止することができる。
層間絶縁膜は、絶縁膜３０６と同様な材料および方法を用いて形成することができる。例
えば、スパッタリング法により形成した酸化シリコン膜を４００ｎｍ形成する。また、保
護絶縁膜の形成後、加熱処理を行ってもよい。例えば、窒素雰囲気下３００℃で１時間加
熱処理を行う。
本実施の形態では、絶縁膜３０７上に、平坦化絶縁膜３０８を形成する。平坦化絶縁膜３
０８を形成することにより、トランジスタ３１０起因の表面凹凸を低減することができる
。平坦化絶縁膜３０８としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン樹
脂等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ
−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁膜３０８を形成してもよい。
例えば、平坦化絶縁膜３０８として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよ
い。アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）
して形成することができる。
平坦化絶縁膜３０８を形成後、加熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃
で１時間加熱処理を行う。
このように、トランジスタ３１０形成後、加熱処理を行ってもよい。また、加熱処理は複
数回行ってもよい。
以上の工程により、トランジスタ３１０を有する半導体装置を作製することができる。
次に、図２および図３に示す半導体装置の作製方法と、一部異なる半導体装置の作製方法
について、図４を参照して説明する。
まず、図２（Ａ）に従って、基板３００上に、ゲート電極層３０１を形成した後、ゲート
電極層３０１上にゲート絶縁膜３０２を形成する。次に、図２（Ｂ）の工程に従って、ゲ
ート絶縁膜３０２上に酸化物半導体膜３０３を形成する。その後、図２（Ｃ）の工程に従
って、フォトリソグラフィ工程により、酸化物半導体膜３０３上にレジストマスクを形成
し、酸化物半導体膜３０３に選択的にエッチングを行って島状の酸化物半導体膜３０３ａ
を形成する。
次に、島状の酸化物半導体膜３０３ａの表面に、元素周期表における１５族の元素（例え
ば、窒素、リン、および砒素）、元素周期表における１３族の元素（例えば、ホウ素、ア
ルミニウム、ガリウム、およびインジウム）、および希ガス元素（例えば、ヘリウム、ネ
オン、アルゴン、およびキセノン）のいずれか一または複数を、イオン注入法、イオンド
ーピング法、プラズマ処理によって矢印３０９のように添加する（図４（Ａ）参照）。
上述の元素は、酸化物半導体膜３０３ａ表面の数ｎｍにわたって添加されることが好まし
い。酸化物半導体膜３０３ａに、上述の元素が添加されることで、酸化物半導体膜３０３
ａの表面において、結晶部または結晶の結晶構造が乱れた領域３０４ｂが形成される。領
域３０４ｂの結晶部または結晶の結晶構造が乱れることによって、ダングリングボンド、
格子間の歪み、空孔、酸素欠損が増加する。
そこで、領域３０４ｂのダングリングボンド、格子間の歪み、空孔、酸素欠損に水素を移
動させる。酸化物半導体膜３０３ａに加熱処理を行うことにより、酸化物半導体膜３０３
ａの領域３０４ａに含まれる水素は、領域３０４ｂに引き寄せられる。
酸化物半導体膜３０３ａの領域３０４ｂに、水素を移動させるための加熱処理は、例えば
、１００℃以上基板の歪み点以下、好ましくは、２００℃以上４００℃以下において加熱
処理を行う。
加熱処理を行うことにより、酸化物半導体膜３０３ａの領域３０４ａに含まれる水素を、
領域３０４ｂを引き寄せることにより、領域３０４ａの水素濃度を低減することができる
。また、酸化物半導体膜３０３ａの領域３０４ｂは、水素が移動することにより、水素濃
度が増加する。
なお、水素を領域３０４ｂに移動させるための加熱処理は、ソース電極層およびドレイン
電極層の形成後に行ってもよく、ソース電極層およびドレイン電極層の形成の前後に行っ
てもよい。また、水素を領域３０４ａから領域３０４ｂに移動するための加熱処理は、複
数回行ってもよく、他の加熱処理と兼ねてもよい。
次に、ゲート絶縁膜３０２および酸化物半導体膜３０３ａ上に、導電膜を形成した後、図
３（Ａ）の工程に従って、フォトリソグラフィ工程により、導電膜上にレジストマスクを
形成し、導電膜に選択的にエッチングを行って、ソース電極層３０５ａおよびドレイン電
極層３０５ｂを形成する。このとき、酸化物半導体膜３０３ａの領域３０４ｂを露出させ
る（図４（Ｂ）参照）。
次に、図３（Ｂ）の工程に従って、ソース電極層３０５ａおよびドレイン電極層３０５ｂ
の形成によって露出した酸化物半導体膜３０３ａの領域３０４ｂを除去する（図４（Ｃ）
参照）。
以上の工程によって、トランジスタ３２０を作製することができる（図４（Ｃ）参照）。
次に、図３（Ｃ）の工程に従って、絶縁膜３０６を形成し、絶縁膜３０６上に絶縁膜３０
７を形成し、図３（Ｄ）の工程に従って、平坦化絶縁膜３０８を形成することにより、ト
ランジスタ３２０を有する半導体装置を作製することができる（図４（Ｄ）参照）。
本発明の一態様に係る半導体装置の作製方法では、ソース電極層３０５ａおよびドレイン
電極層３０５ｂを形成するための導電膜３０５を形成する際に、酸化物半導体膜３０３ａ
の表面近傍（または導電膜との界面近傍）の領域３０４ｂを非晶質化する。または、酸化
物半導体膜３０３ａの表面に対し、プラズマ処理を行うことで、酸化物半導体膜の表面の
領域３０４ｂを非晶質化する。
その後の加熱処理により、酸化物半導体膜３０３ａの領域３０４ａ（特に、ゲート電極層
３０１と重畳する領域）に存在する水素を、結晶構造が乱れた領域３０４ｂに移動させる
。これにより、酸化物半導体膜３０３ａの領域３０４ａに含まれる水素濃度を低減するこ
とができる。なお、水素が移動して、水素濃度が高くなった領域３０４ｂは、低抵抗領域
として機能させることができる。
また、酸化物半導体膜３０３ａは、酸素過剰領域を含む酸化物絶縁膜（少なくとも、絶縁
膜３０６）と接して設けられている。加熱処理により、酸化物絶縁膜から酸素が脱離し、
脱離した酸素を酸化物半導体膜３０３ａへ供給することができる。これにより、酸化物半
導体膜３０３ａの領域３０４ａにおける酸素欠損を低減することができる。
酸化物半導体膜３０３ａの領域３０４ａの水素濃度が低減、また酸素欠損が低減されるこ
とで、キャリアの発生を抑制することができる。これにより、寄生チャネルの形成を抑制
することができるため、しきい値電圧が負の方向にシフトしてしまうことを抑制すること
ができる。
本発明の一態様により、酸化物半導体膜を用いたトランジスタ３１０およびトランジスタ
３２０に安定した電気特性を付与し、信頼性の高い半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置の他の一形態について、図５を参照して説明する。なお、
先の実施の形態と同一部分または同様な機能を有する部分、および同様な作製工程につい
ては、繰り返しの説明は省略する。
図５に示すトランジスタ３３０は、ボトムゲート構造の一例である。図５（Ａ）は、トラ
ンジスタ３３０の平面図であり、図５（Ｂ）は、図５（Ａ）のＣ１−Ｃ２における断面図
（チャネル長Ｌ方向の断面図）であり、図５（Ｃ）は、図５（Ａ）のＤ１−Ｄ２における
断面図（チャネル幅Ｗ方向の断面図）である。また、図５（Ａ）では、煩雑になることを
避けるため、トランジスタ３３０の構成要素の一部（例えば、ゲート絶縁膜３０２など）
を省略して図示している。
図５に示すトランジスタ３３０は、絶縁表面を有する基板３００上に設けられたゲート電
極層３０１と、ゲート電極層３０１上に設けられたゲート絶縁膜３０２と、ゲート絶縁膜
３０２上にゲート電極層３０１と重畳する領域に設けられた酸化物半導体膜と、酸化物半
導体膜と接して設けられたソース電極層３０５ａおよびドレイン電極層３０５ｂと、を有
する。また、トランジスタ３３０を覆うように、絶縁膜３０６、絶縁膜３０７、および平
坦化絶縁膜３０８が設けられている。
図５に示すトランジスタ３３０において、本実施の形態では、酸化物半導体膜は、酸化物
半導体膜３０３ａおよび酸化物半導体膜３１１ａの２層構造で形成されている。
酸化物半導体膜３０３ａおよび酸化物半導体膜３１１ａは、少なくともインジウムを含む
。特に、インジウムと亜鉛を含むことが好ましい。
本実施の形態において、酸化物半導体膜３０３ａは、ＣＡＡＣ−ＯＳ膜であり、酸化物半
導体膜３１１ａは、非晶質膜であるとして説明を行うが、酸化物半導体膜３０３ａが、単
結晶、多結晶、または非晶質膜であってもよい。
酸化物半導体膜３０３ａにおいて、ゲート電極層３０１と重畳する領域には、チャネルが
形成される。そのため、酸化物半導体膜３０３ａは、どのような結晶状態であっても、水
または水素などの不純物が低減され、かつ酸素欠損が低減されることで高純度化された領
域であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）またはｉ
型に限りなく近い。そのため、上記酸化物半導体をチャネルが形成される領域に用いたト
ランジスタは、オフ電流が著しく低いという特徴を有する。また、上記酸化物半導体をチ
ャネルが形成される領域に用いることにより、トランジスタのしきい値電圧がマイナスシ
フトすることを抑制することができる。
具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が
、５×１０１８／ｃｍ３未満、より好ましくは５×１０１７／ｃｍ３以下、更に好ましく
は１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導
体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未
満、更に好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャ
ップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水
または水素などの不純物濃度が十分に低減され、かつ酸素欠損が低減されることで高純度
化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有す
る。また、上記酸化物半導体をチャネルが形成される領域に用いることにより、しきい値
電圧がマイナスシフトすることを抑制することができる。
また、酸化物半導体膜３１１ａにおいては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が
、５×１０１８／ｃｍ３以上である。
また、酸化物半導体膜３１１ａにおいては、水素の他に、例えば、元素周期表における１
５族の元素（例えば、窒素、リン、および砒素）、元素周期表における１３族の元素（例
えば、ホウ素、アルミニウム、ガリウム、およびインジウム）、タングステン、モリブデ
ン、および希ガス元素（例えば、ヘリウム、ネオン、アルゴン、およびキセノン）のいず
れか一または複数が含まれうる。
上述の元素が、酸化物半導体膜３１１ａに含まれることにより、酸化物半導体膜３０３ａ
と比較して、導電性を高めることができる。これにより、酸化物半導体膜３１１ａを、低
抵抗領域として機能させることができる。
酸化物半導体膜３０３ａにおいて、水素や酸素欠損が低減されていることにより、キャリ
アの発生を抑制することができる。これにより、寄生チャネルの形成を抑制することがで
きるため、しきい値電圧が負の方向にシフトしてしまうことを抑制することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
本実施の形態では、図５に示すトランジスタ３３０を有する半導体装置の作製方法の一例
について、図６および図７を参照して説明する。なお、先の実施の形態と同一部分または
同様な機能を有する部分、および同様な作製工程については、繰り返しの説明は省略する
。
まず、図２（Ａ）の工程と同様に、基板３００上にゲート電極層（これと同じ層で形成さ
れる配線を含む）となる導電膜を形成する。次に、フォトリソグラフィ工程により導電膜
上にレジストマスクを形成し、導電膜に選択的にエッチングを行ってゲート電極層３０１
を形成する。その後、ゲート電極層３０１上にゲート絶縁膜３０２を形成する（図６（Ａ
）参照）。
次に、図２（Ｂ）の工程と同様に、ゲート絶縁膜３０２上に酸化物半導体膜３０３を形成
する。その後、酸化物半導体膜３０３上に酸化物半導体膜３１１を形成する（図６（Ｂ）
参照）。
本実施の形態では、酸化物半導体膜３０３は、ＣＡＡＣ−ＯＳ膜となるように成膜し、酸
化物半導体膜３１１は、非晶質膜となるように成膜する。なお、酸化物半導体膜３１１は
、１ｎｍ以上１０ｎｍ未満であることが好ましい。
また、脱水化または脱水素化のための加熱処理は、酸化物半導体膜３０３の成膜後、酸化
物半導体膜３１１の成膜後、酸化物半導体膜３０３および酸化物半導体膜３１１を島状に
加工した後のいずれかに行えばよい。また、脱水化または脱水素化のための加熱処理は、
複数回行ってもよく、他の加熱処理と兼ねてもよい。
酸化物半導体膜３０３および酸化物半導体膜３１１が島状に加工される前、少なくとも酸
化物半導体膜３０３がゲート絶縁膜３０２を覆った状態で加熱処理を行うと、ゲート絶縁
膜３０２に含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる。
次に、図２（Ｃ）の工程と同様に、フォトリソグラフィ工程により酸化物半導体膜３１１
上にレジストマスクを形成し、選択的にエッチングを行って島状の酸化物半導体膜３１１
ａおよび酸化物半導体膜３０３ａを形成する（図６（Ｃ）参照）。
次に、図２（Ｄ）の工程と同様に、ゲート電極層３０１、ゲート絶縁膜３０２、および酸
化物半導体膜３１１ａ上に、後にソース電極層およびドレイン電極層（これと同じ層で形
成される配線を含む）となる導電膜３０５を形成する（図６（Ｄ）参照）。
酸化物半導体膜３０３ａがＣＡＡＣ−ＯＳ膜の場合、導電膜３０５を形成する際に、導電
膜３０５との界面近傍の領域における結晶部の結晶構造が乱れることがある。これにより
、導電膜３０５との界面近傍の領域においては、該領域以外の領域よりも、非晶質部に対
して結晶部の占める割合が低くなる場合もある。また、酸化物半導体膜３０３ａが単結晶
や多結晶など結晶性を有する膜の場合は、導電膜３０５との界面近傍の領域における結晶
の結晶構造が乱れることで結晶性が低下し、場合によっては非晶質化する。
本実施の形態では、酸化物半導体膜３１１ａは、非晶質膜であるため、ダングリングボン
ド、格子間の歪み、空孔、酸素欠損が多数存在している場合がある。また、酸化物半導体
膜３１１ａが非晶質膜の場合であっても、導電膜３０５を形成する際に、酸化物半導体膜
３１１ａにおいて、ダングリングボンド、格子間の歪み、空孔、酸素欠損が形成される場
合がある。
そこで、酸化物半導体膜３１１ａのダングリングボンド、格子間の歪み、空孔、酸素欠損
に水素を移動させる。酸化物半導体膜３０３ａおよび酸化物半導体膜３１１ａに加熱処理
を行うことにより、酸化物半導体膜３０３ａに含まれる水素は、酸化物半導体膜３１１ａ
に引き寄せられる。
酸化物半導体膜３１１ａに、水素を移動させるための加熱処理は、例えば、１００℃以上
基板の歪み点以下、好ましくは、２００℃以上４００℃以下において加熱処理を行う。
加熱処理を行うことにより、酸化物半導体膜３０３ａに含まれる水素を、酸化物半導体膜
３１１ａに引き寄せることにより、酸化物半導体膜３０３ａの水素濃度を低減することが
できる。また、酸化物半導体膜３１１ａに移動した水素は固定されるため、酸化物半導体
膜３０３ａに再度拡散されにくい。そのため、酸化物半導体膜３１１ａは、水素が引き寄
せられたことにより、水素濃度が増加する。酸化物半導体膜３１１ａの水素濃度が増加す
ることにより、酸化物半導体膜３０３ａの領域３０４ａと比較して、導電性を高めること
ができる。これにより、酸化物半導体膜３１１ａを、低抵抗領域として機能させることが
できる。
なお、水素を酸化物半導体膜３１１ａに移動させるための加熱処理は、ソース電極層およ
びドレイン電極層の形成後に行ってもよく、ソース電極層およびドレイン電極層の形成の
前後に行ってもよい。また、水素を酸化物半導体膜３０３ａから酸化物半導体膜３１１ａ
に移動させるための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
次に、フォトリソグラフィ工程により導電膜３０５上にレジストマスクを形成し、選択的
にエッチングを行って、ソース電極層３０５ａおよびドレイン電極層３０５ｂを形成する
（図７（Ａ）参照）。このとき、酸化物半導体膜３１１ａは、露出される。ソース電極層
３０５ａおよびドレイン電極層３０５ｂを形成した後、レジストマスクを除去する。
酸化物半導体膜３１１ａは、水素が引き寄せられたことによって、水素濃度が酸化物半導
体膜３０３ａよりも高くなっている。このため、水素濃度が高い酸化物半導体膜３１１ａ
が存在したまま、トランジスタを作製すると、トランジスタに悪影響を及ぼす場合がある
。例えば、酸化物半導体膜３０３ａ上、例えば、バックチャネルが形成される領域に、水
素濃度が高い領域が存在すると、水素や酸素欠損によって生じたキャリアが蓄積すること
で、寄生チャネルが形成され、リーク電流が生じやすくなり、しきい値電圧が変動してし
まうおそれがある。
また、酸化物半導体膜３１１ａ上に形成された導電膜３０５のエッチングには、ハロゲン
を含むエッチングガスを用いたプラズマ処理が好適に用いられる。しかし、酸化物半導体
膜がハロゲンを含むエッチングガスに曝されると、該エッチングガスに含まれるハロゲン
（例えば、塩素、フッ素）によって、酸化物半導体膜３１１ａ中の酸素が引き抜かれてし
まい、プラズマ処理された酸化物半導体膜３１１ａの表面近傍に酸素欠損が形成されるお
それがある。また、エッチングの後に、酸化物半導体膜３１１ａの表面および該近傍に、
該エッチングガスに含まれるハロゲンが残存することによって、酸化物半導体膜３１１ａ
に酸素欠損が形成されるおそれがある。酸化物半導体膜３１１ａに酸素欠損が生じると、
酸化物半導体膜３１１ａの上面（バックチャネル）側及び側端部が低抵抗化（ｎ型化）し
てしまい、寄生チャネルが形成される恐れがある。
また、導電膜３０５を成膜する際に、酸化物半導体膜３１１ａに、導電膜３０５に含まれ
る元素が添加される場合もある。
そこで、酸化物半導体膜のバックチャネル側及び側端部が低抵抗化して寄生チャネルが形
成されることを防止するために、ソース電極層３０５ａおよびドレイン電極層３０５ｂの
形成によって露出した酸化物半導体膜３１１ａを除去する（図７（Ｂ）参照）。酸化物半
導体膜３１１ａの除去工程は、酸化物半導体膜３０３ａがエッチングされ、消失または分
断されることのないように、酸化物半導体膜３０３ａのエッチング条件を最適化すること
が望まれる。
酸化物半導体膜３１１ａの除去工程は、図３（Ｂ）の工程で説明した、酸化物半導体膜３
０３ａの領域３０４ｂの除去工程と同様に行えばよいため、詳細な説明は省略する。
酸化物半導体膜３０３ａの側端部や、バックチャネルが形成される領域において、結晶部
または結晶が破壊され、水素濃度が酸化物半導体膜３０３ａよりも高い酸化物半導体膜３
１１ａを除去することにより、水素濃度が低減された酸化物半導体膜３０３ａを露出する
ことができる。これにより、寄生チャネルが形成されることを防止し、リーク電流の発生
や、しきい値電圧が変動してしまうことを抑制することができる。また、酸化物半導体膜
３０３ａと、ソース電極層３０５ａまたはドレイン電極層３０５ｂとの界面近傍の領域に
おいて、水素濃度が高く、ハロゲンが残存したとしても、低抵抗領域として機能させるこ
とができる。
酸化物半導体膜３０３ａの側端部や、バックチャネルが形成される領域において、酸化物
半導体膜３１１ａを除去することで、ソース電極層３０５ａおよびドレイン電極層３０５
ｂを加工する際に生成した汚染物、またレジストマスクを除去する際に生成した汚染物も
除去することができる。
以上の工程により、トランジスタ３３０を作製することができる（図７（Ｂ）参照）。
次に、図３（Ｃ）の工程と同様に、酸化物半導体膜３０３ａ、ソース電極層３０５ａ、お
よびドレイン電極層３０５ｂ上に、絶縁膜３０６を形成する（図７（Ｃ）参照）。次に、
絶縁膜３０６に酸素ドープ処理を行った後、アルミニウム膜を形成し、さらに酸素ドープ
処理を行うことにより、アルミニウム膜の酸化物である、酸化アルミニウム膜を形成する
。該酸化アルミニウム膜を、絶縁膜３０７として用いる。
次に、図３（Ｄ）の工程と同様に、絶縁膜３０７上に、平坦化絶縁膜３０８を形成する。
以上の工程により、トランジスタ３３０を有する半導体装置を作製することができる（図
７（Ｄ）参照）。
本発明の一態様に係る半導体装置の作製方法では、酸化物半導体膜を酸化物半導体膜３０
３ａと酸化物半導体膜３１１ａの２層構造で形成している。酸化物半導体膜３１１ａは、
非晶質膜である。
その後の加熱処理により、酸化物半導体膜３０３ａ（特に、ゲート電極層３０１と重畳す
る領域）に存在する水素を、該非晶質膜である酸化物半導体膜３１１ａに引き寄せられる
。これにより、酸化物半導体膜３０３ａに含まれる水素濃度を低減することができる。な
お、水素が引き寄せられ、水素濃度が高くなった酸化物半導体膜３１１ａは、低抵抗領域
として機能させることができる。
また、酸化物半導体膜３０３ａは、酸素過剰領域を含む酸化物絶縁膜（少なくとも、絶縁
膜３０６）と接して設けられている。加熱処理により、酸化物絶縁膜から酸素が脱離し、
脱離した酸素を酸化物半導体膜３０３ａへ供給することができる。これにより、酸化物半
導体膜３０３ａにおける酸素欠損を低減することができる。
酸化物半導体膜３０３ａの水素濃度が低減、また酸素欠損が低減されることで、キャリア
の発生を抑制することができる。これにより、寄生チャネルの形成を抑制することができ
るため、しきい値電圧が負の方向にシフトしてしまうことを抑制することができる。
本発明の一態様により、酸化物半導体膜を用いたトランジスタ３３０に安定した電気特性
を付与し、信頼性の高い半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置の他の一形態について、図８乃至図１１および図２２を参
照して説明する。本実施の形態では、半導体装置の一例として、酸化物半導体膜を有する
トランジスタを示す。
トランジスタは、チャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成
されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。ま
た、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有
する、デュアルゲート構造であってもよい。
図８に示すトランジスタ４１０は、ボトムゲート構造の一つ（逆スタガ型トランジスタと
もいう）であるトランジスタの一例である。図８（Ａ）は、トランジスタ４１０の平面図
であり、図８（Ｂ）は、図８（Ａ）のＥ１−Ｅ２における断面図（チャネル長Ｌ方向の断
面図）であり、図８（Ｃ）は、図８（Ａ）のＦ１−Ｆ２における断面図（チャネル幅Ｗ方
向の断面図）である。また、図８（Ａ）では、煩雑になることを避けるために、トランジ
スタ４１０の構成要素の一部（例えば、ゲート絶縁膜４０２など）を省略して図示する。
図８に示すトランジスタ４１０は、絶縁表面を有する基板４００上に設けられたゲート電
極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜
４０２上のゲート電極層４０１と重畳する領域に設けられた酸化物半導体膜４０３と、酸
化物半導体膜４０３と接して設けられたソース電極層４０５ａおよびドレイン電極層４０
５ｂと、を有する。また、トランジスタ４１０を覆うように、絶縁膜４０６、絶縁膜４０
７、および平坦化絶縁膜４０８が設けられている。
酸化物半導体膜４０３は、少なくともインジウムを含む。特に、インジウムと亜鉛を含む
ことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減
らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハ
フニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または
複数種を含む。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
図８に示すトランジスタ４１０において、酸化物半導体膜４０３は、第１の層４０３ａお
よび第２の層４０３ｂを有している。
第１の層４０３ａおよび第２の層４０３ｂには、異なる組成の酸化物半導体を用いる。例
えば、第１の層４０３ａと第２の層４０３ｂを、異なる元素を含む酸化物半導体としても
よい。また、構成元素を同一とし、両者の組成を異ならせてもよい。
このとき、ゲート電極層から遠い側（バックチャネル側）である第２の層４０３ｂを、ガ
リウム（Ｇａ）等のスタビライザーを多く含む層とする。ＧａはＩｎと比較して酸素欠損
の形成エネルギーが大きく酸素欠損が生じにくい。そのため、当該酸化物半導体膜を用い
たトランジスタは酸素欠損に由来するキャリアが少なく、オフ電流の低いトランジスタと
することができる。また、電気特性のばらつきの少ない、信頼性の高いトランジスタとす
ることができる。
例えばＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、酸化物半導体膜の第２の層４０３ｂのＧ
ａの含有率を、第１の層４０３ａよりも大きくするとよい。または、第２の層４０３ｂの
Ｇａの含有率をＩｎと略同じか、Ｉｎより大きくするとよい。例えば第２の層４０３ｂを
Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその組成の近傍、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２ま
たはその組成の近傍とすることができる。
また、ゲート電極層に近い側（チャネル側）である第１の層４０３ａを、インジウム（Ｉ
ｎ）を多く含む層とする。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄
与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向
があるため、Ｉｎを多く含む酸化物半導体は高いキャリア移動度を備えることができる。
例えばＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、酸化物半導体膜の第１の層４０３ａのＩ
ｎの含有率を、第２の層４０３ｂよりも大きくするとよい。または、第１の層４０３ａの
Ｉｎの含有率をＧａの含有率より大きくするとよい。例えば第１の層４０３ａをＩｎ：Ｇ
ａ：Ｚｎ＝３：１：２またはその組成の近傍、またはＩｎ：Ｇａ：Ｚｎ＝２：１：３また
はその組成の近傍とすることができる。
このようにバックチャネル側にＧａ等のスタビライザーを多く含む酸化物半導体を適用し
、チャネル側にＩｎを多く含む酸化物半導体を適用することで、オフ電流が低く信頼性の
高いトランジスタにおいて、さらに電界効果移動度を高めることができる。
なお本明細書等において、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ
：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：
Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）
２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．
０５とすればよい。他の酸化物でも同様である。
また、酸化物半導体膜４０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好まし
い。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非単結晶であって結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導
体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであ
ることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶
質部と結晶部との境界は明確ではない。さらに結晶部と他の結晶部が近接する場合であっ
ても、その境界は明確でない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレイ
ンバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起
因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、ａｂ面に垂直な方向から見て三角形状
または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属
原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸および
ｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°
以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以
上５°以下の範囲も含まれることとする。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、本実施の形態では、酸化物半導体膜４０３がＣＡＡＣ−ＯＳ膜であるとして説明を
行うが、酸化物半導体膜４０３が単結晶または多結晶（ポリクリスタルともいう）であっ
てもよい。
図８に示すトランジスタ４１０において、第１の層４０３ａは、領域４０３ａ１と領域４
０３ａ２を有する。また第２の層４０３ｂは、領域４０３ｂ１と領域４０３ｂ２を有する
。また酸化物半導体膜４０３において、ソース電極層４０５ａおよびドレイン電極層４０
５ｂとの界面近傍の領域は、領域４０３ａ２および領域４０３ｂ２である。またそれ以外
の領域が、領域４０３ａ１および領域４０３ｂ１である。たとえば、ソース電極層４０５
ａおよびドレイン電極層４０５ｂとの界面近傍の領域４０３ａ２および領域４０３ｂ２を
、第１の領域と呼ぶことができる。またそれ以外の領域４０３ａ１および領域４０３ｂ１
を、第２の領域と呼ぶことができる。
酸化物半導体膜４０３の領域４０３ａ１および領域４０３ｂ１は、領域４０３ａ２および
領域４０３ｂ２と比較して非晶質部に対して結晶部の占める割合が高く、領域４０３ａ２
および領域４０３ｂ２は、非晶質部に対して結晶部の占める割合が低い領域とすることが
できる。
領域４０３ａ１および領域４０３ｂ１はＣＡＡＣ−ＯＳ膜、単結晶膜または多結晶膜（ポ
リクリスタルともいう）とすることができる。また、領域４０３ａ２および領域４０３ｂ
２は、領域４０３ａ１および領域４０３ｂ１と比較して非晶質部の割合が高い領域であり
、領域の全てが非晶質部で占められていてもよい。
図８は領域４０３ａ１および領域４０３ｂ１がチャネル形成領域となる。領域４０３ａ２
および領域４０３ｂ２は、ソース電極層４０５ａまたはドレイン電極層４０５ｂと重畳す
るためチャネル形成領域とならない。上述のようにＣＡＡＣ−ＯＳ膜、単結晶膜または多
結晶膜をチャネル形成領域とすることで、リーク電流の発生や、しきい値電圧が変動して
しまうことを抑制することができる。
なお、領域４０３ａ２および領域４０３ｂ２の少なくともどちらか一方を非晶質酸化物半
導体とすると、酸化物半導体膜４０３の内部応力や外部からの応力を緩和し、トランジス
タの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能と
なる。
また、領域４０３ａ１および領域４０３ｂ１を水又は水素などの不純物が低減され、かつ
酸素欠損が低減されることで高純度化された領域とすることができる。また領域４０３ａ
２および領域４０３ｂ２を低抵抗領域とすることができる。
ソース電極層またはドレイン電極層と重畳せず、ゲート電極層４０１と重畳する領域４０
３ａ１および領域４０３ｂ１は、チャネル形成領域となる。領域４０３ａ１および領域４
０３ｂ１は、水又は水素などの不純物が低減され、かつ酸素欠損が低減されることで高純
度化された領域であることが好ましい。高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ
ＯＳ）は、ｉ型（真性半導体）またはｉ型に限りなく近い。そのため、上記酸化物半導
体をチャネルが形成される領域に用いたトランジスタは、オフ電流が著しく低いという特
性を有する。
具体的に、領域４０３ａ１および領域４０３ｂ１は、二次イオン質量分析法（ＳＩＭＳ：
Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の
測定値が、５×１０１８／ｃｍ３未満、より好ましくは５×１０１７／ｃｍ３以下、更に
好ましくは１×１０１６／ｃｍ３以下とすることができる。また、ホール効果測定により
測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１
×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満とすることができる
。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、よ
り好ましくは３ｅＶ以上である。水又は水素などの不純物濃度が十分に低減され、かつ酸
素欠損が低減されることで高純度化された酸化物半導体をチャネルが形成される領域に用
いることにより、トランジスタのオフ電流を下げることができる。
また、酸化物半導体膜４０３と、ソース電極層４０５ａまたはドレイン電極層４０５ｂと
接する界面近傍の領域４０３ａ２および領域４０３ｂ２においては、二次イオン質量分析
法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）に
よる水素濃度の測定値が、５×１０１８／ｃｍ３以上、含まれていることが好ましい。酸
化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２を低抵抗領域として機能させ
ることができる。
また、酸化物半導体膜４０３と、ソース電極層４０５ａまたはドレイン電極層４０５ｂと
が接する界面近傍の領域４０３ａ２および領域４０３ｂ２においては、水素の他に、例え
ば、元素周期表における１５族の元素（例えば、窒素、リン、および砒素）、元素周期表
における１３族の元素（例えば、ホウ素、アルミニウム、ガリウム、およびインジウム）
、タングステン、モリブデン、および希ガス元素（例えば、ヘリウム、ネオン、アルゴン
、およびキセノン）のいずれか一または複数が含まれうる。
上述の元素が、酸化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２に含まれる
ことにより、領域４０３ａ１および領域４０３ｂ１と比較して、導電性を高めることがで
きる。これにより、酸化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２を、低
抵抗領域として機能させることができる。
酸化物半導体膜４０３の領域４０３ａ１および領域４０３ｂ１において、チャネル形成領
域の水素や酸素欠損が低減されていることにより、キャリアの発生を抑制することができ
る。これにより、寄生チャネルの形成を抑制することができるため、しきい値電圧が負の
方向にシフトしてしまうことを抑制することができる。
なお、図８は酸化物半導体膜４０３を、領域４０３ａ１、領域４０３ａ２、領域４０３ｂ
１、領域４０３ｂ２に分けているが、これは電気特性において機能的に４つに区分される
ということを意味する。すなわち、１層であっても、層の内部で機能的に分離された４つ
の領域が存在すればよく、必ずしも４つの領域において、明瞭な境界が存在していなくて
もよい。
また、図８は第１の層４０３ａと第２の層４０３ｂの２層の積層構造としたが、酸化物半
導体膜を３層以上積層させてもよい。例えば、異なる組成の酸化物半導体膜を３層以上積
層させてもよい。また構成元素は同一であるが組成が異なる酸化物半導体膜を３層以上積
層させてもよい。
また、図８は第１の層４０３ａは領域４０３ａ１と領域４０３ａ２を有し、第２の層４０
３ｂは領域４０３ｂ１と領域４０３ｂ２を有し、領域４０３ａ２はソース電極層４０５ａ
またはドレイン電極層４０５ｂと重畳する領域の酸化物半導体膜４０３の側端部にのみ存
在する構成を示したが、これに限らない。
たとえば図９に示すように、第２の層４０３ｂがすべて結晶部に対して非晶質部が占める
割合が高い領域またはすべて非晶質部で占められた領域（領域４０３ｂ２）であってもよ
い。また、第２の層４０３ｂがすべて低抵抗領域（領域４０３ｂ２）であってもよい。
また図１０に示すように、第２の層４０３ｂがすべて第２の領域４０３ｂ２であり、さら
に領域４０３ａ２が、酸化物半導体膜４０３の側端部のみでなく、ソース電極層４０５ａ
またはドレイン電極層４０５ｂと重畳する領域に広がって存在してもよい。
また図１１に示すように、第１の層４０３ａおよび第２の層４０３ｂがそれぞれ領域４０
３ａ２および領域４０３ｂ２からなる構成としてもよい。
また複数の結晶性の高い領域で結晶性の低い領域を挟む構造としてもよい。また、結晶性
の高い領域と結晶性の低い領域を交互に積層する構造としてもよい。同様に、高純度化さ
れた領域で低抵抗領域を挟む構造としてもよい。また、高純度化された領域と低抵抗領域
を交互に積層する構造としてもよい。
酸化物半導体膜４０３に接して設けられる絶縁膜４０６は、酸化シリコン、酸化ガリウム
、酸化アルミニウム、酸化窒化シリコン、酸化窒化アルミニウム、などの酸化物絶縁膜で
あることが好ましい。また、絶縁膜４０６は、酸化物半導体膜４０３と接するため、絶縁
膜４０６は、酸素過剰領域を有することが好ましい。
絶縁膜４０６に接して設けられる絶縁膜４０７は、酸素透過性が低い膜であることが好ま
しい。例えば、絶縁膜４０７として、酸化アルミニウム、窒化シリコンなどを用いること
が好ましい。絶縁膜４０７として、酸素透過性が低い膜を用いることにより、絶縁膜４０
６に含まれる酸素が外部に放出されてしまうことを抑制できる。また、絶縁膜４０７とし
て、水素透過性が低い膜であることが好ましい。絶縁膜４０７として、水素透過性が低い
膜を用いることにより、外部から水素が混入したとしても、酸化物半導体膜４０３に拡散
することを防止することができる。
また、絶縁膜４０７として酸化アルミニウム膜を用いる場合、酸化アルミニウム膜の抵抗
率を１×１０１０Ωｍ以上１×１０１９Ωｍ以下（好ましくは、１×１０１０Ωｍ以上１
×１０１８Ωｍ以下、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下）とす
ることが好ましい。または、酸化アルミニウム膜上に、酸化チタン膜または酸化マグネシ
ウム膜を積層し、該酸化チタン膜または酸化マグネシウム膜の抵抗率を、１×１０１０Ω
ｍ以上１×１０１９Ωｍ以下（好ましくは、１×１０１０Ωｍ以上１×１０１８Ωｍ以下
、より好ましくは１×１０１１Ωｍ以上１×１０１５Ωｍ以下）とすることが好ましい。
絶縁膜４０７として、上記抵抗率を有する膜を設けることで、半導体装置の静電破壊を防
止することができる。
なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ
／ｃｍ３以上）とすると、トランジスタ４１０に安定な電気特性を付与することができる
ため、より好ましい。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（
ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
酸化アルミニウム膜は、該組成がＡｌ２Ｏｘで表現される場合、ｘは１以上３．５以下の
酸化アルミニウム膜を用いることが好ましい。
絶縁膜４０７上に層間絶縁膜（保護絶縁膜、平坦化絶縁膜）となる絶縁膜を形成してもよ
い。層間絶縁膜（保護絶縁膜、平坦化絶縁膜）を設けることで薄膜の絶縁膜４０７に対す
る応力を緩和することができる。よって、絶縁膜４０７の破損を防止することができる。
図８は、絶縁膜４０７上に、平坦化絶縁膜４０８が設けられている場合について示す。平
坦化絶縁膜４０８としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン樹脂等
の有機材料を用いることができる。平坦化絶縁膜４０８を設けることにより、トランジス
タ４１０起因の表面凹凸を低減することができる。
また、絶縁膜４０７として、水素透過性が低い絶縁膜が用いられている場合は、平坦化絶
縁膜４０８から、水素や水が酸化物半導体膜４０３に達することを防止することができる
。
次に、図８に示す半導体装置と一部異なる半導体装置について、図２２を参照して説明す
る。なお、図８と同一部分または同様な機能を有する部分については、繰り返しの説明は
省略する。
図２２に示す半導体装置には、トランジスタ４４０と、端子４２６が設けられている。
図２２に示すトランジスタ４４０は、図８に示すトランジスタ４１０と同様の酸化物半導
体膜を有する、ボトムゲート構造のトランジスタである。
図２２に示すトランジスタ４４０では、ゲート電極層は、窒化タンタル膜４２１ａと、銅
膜４２２ａと、モリブデン膜４２３ａの三層構造で構成されている。また、端子４２６に
おけるゲート配線も、窒化タンタル膜４２１ｂと、銅膜４２２ｂと、モリブデン膜４２３
ｂの三層構造で構成されている。
ゲート電極層やゲート配線として、銅膜４２２ａ、４２２ｂを用いることにより、配線抵
抗を低減することができる。また、銅膜４２２ａ、４２２ｂ上に、モリブデン膜４２３ａ
、４２３ｂを積層することで、ゲート絶縁膜や、酸化物半導体膜４０３に銅が拡散するこ
とを抑制することができる。また、モリブデン膜は、仕事関数が酸化物半導体と比較して
高いため、ゲート電極層として用いると、トランジスタ４４０のしきい値をプラス方向に
シフトさせることができるため、好適である。
また、図２２に示すトランジスタ４４０では、ゲート絶縁膜は、窒化シリコン膜４２４、
酸化窒化シリコン膜４２５の二層構造で構成されている。
ゲート絶縁膜として、窒化シリコン膜４２４を用いることにより、金属や水などが、基板
４００やゲート電極層やゲート配線から、酸化物半導体膜４０３に浸入することを抑制で
きる。
また、図２２に示す端子４２６においては、ゲート絶縁膜に開口が設けられており、該開
口を介してゲート配線と、電極層４０５ｃとが接続されている。
また、図８に示す半導体装置と同様に、図２２に示す半導体装置も、トランジスタ４４０
及び端子４２６上を覆うように絶縁膜４０６、絶縁膜４０７、及び平坦化絶縁膜４０８が
設けられている。絶縁膜４０６は、例えば、酸素過剰領域を有する酸化窒化シリコン膜、
絶縁膜４０７は、例えば、酸化アルミニウム膜、平坦化絶縁膜４０８は、例えば、アクリ
ル樹脂が用いられていることが好ましい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態６）
本実施の形態では、図８に示すトランジスタ４１０を有する半導体装置の作製方法の一例
について、図１２および図１３を参照して説明する。
まず、絶縁表面を有する基板４００を用意する。
基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処
理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウムホウケイ酸ガラ
スやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイ
ア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基
板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板など
を適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００と
して用いても良い。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体膜４０３を含むトランジス
タ４１０を直接作製してもよいし、他の作製基板に酸化物半導体膜４０３を含むトランジ
スタ４１０を作製し、その後、作製基板から剥離し、可撓性基板に転置してもよい。なお
、作製基板から剥離し、可撓性基板に転置するために、作製基板と酸化物半導体膜４０３
を含むトランジスタ４１０との間に剥離層（例えば、タングステン）を設けると良い。
次に、基板４００上に、下地膜として機能する絶縁膜を形成しても良い。絶縁膜としては
、プラズマＣＶＤ法またはスパッタリング法により、酸化シリコン、酸化窒化シリコン、
酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物
絶縁材料、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム
などの窒化物絶縁材料、またはこれらの混合材料を用いて、単層構造または積層構造で、
形成することができる。
絶縁膜として、例えば、窒化シリコン膜と酸化窒化シリコン膜との積層構造を用いること
が好ましい。窒化シリコン膜を用いることにより、基板から金属や水素などが、後に形成
される酸化物半導体膜に浸入することを抑制できる。また、酸化窒化シリコン膜を用いる
ことにより、後にゲート電極層を形成する際に、エッチングによって基板４００の一部が
除去され、基板４００の成分が後に形成される酸化物半導体膜に浸入することを抑制でき
る。
次に、基板４００上に、ゲート電極層（これと同じ層で形成される配線を含む）となる導
電膜を形成する。
導電膜は、スパッタリング法やプラズマＣＶＤ法により形成することができる。導電膜と
して、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオ
ジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることがで
きる。また、導電膜は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加
したインジウム錫酸化物などの導電性材料を用いることもできる。また、導電膜は、上記
の導電材料を用いて、単層構造または積層構造で形成される。
導電膜を単層構造で形成する場合は、例えば、膜厚１００ｎｍのタングステン膜を形成す
ればよい。導電膜を積層構造で形成する場合は、例えば、膜厚３０ｎｍの窒化タングステ
ン膜、膜厚２００ｎｍの銅膜、膜厚３０ｎｍのタングステン膜を形成すればよい。また、
膜厚３０ｎｍのタングステン膜に代えて、膜厚３０ｎｍのモリブデン膜を形成してもよい
。銅膜を用いることにより、配線抵抗を低減することができる。また、銅膜上に、タング
ステン膜またはモリブデン膜を積層することで、銅が拡散することを防止できる。また、
タングステン膜またはモリブデン膜は、仕事関数が酸化物半導体と比較して高いため、ゲ
ート電極層として用いると、トランジスタのしきい値電圧をプラス方向にシフトさせるこ
とができるため、好適である。なお、後に形成されるゲート絶縁膜によって、銅が拡散す
ることを防止することができれば、タングステン膜およびモリブデン膜は形成しなくとも
よい。
次に、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってゲート電極層４０１を形成する。ゲート電極層４０１を形成した後、レジ
ストマスクを除去する。導電膜のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。
ここで、レジストマスクを除去する際に生成した汚染物を除去する処理（不純物除去処理
ともいう）を行ってもよい。不純物除去処理は、酸素、一酸化二窒素、もしくは希ガス（
代表的にはアルゴン）を用いたプラズマ処理、または希フッ酸、水、現像液もしくはＴＭ
ＡＨ溶液を用いた溶液処理などを好適に用いることができる。
次に、基板４００、およびゲート電極層４０１に加熱処理を行ってもよい。例えば、電気
炉により、３５０℃以上５００℃以下、３０分〜１時間、加熱処理を行ってもよい。加熱
処理を行うことにより、基板４００やゲート電極層４０１に含まれる水素や水などを除去
することができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。例えば、ＧＲＴＡ装置を用いて加熱処理を行う場合には、６５０
℃、１分〜５分間、加熱処理を行えばよい。
次に、ゲート電極層４０１上にゲート絶縁膜４０２を形成する（図１２（Ａ）参照）。
なお、ゲート絶縁膜４０２の被覆性を向上させるために、ゲート電極層４０１表面に平坦
化処理を行ってもよい。特に、ゲート絶縁膜４０２として膜厚の薄い絶縁膜を用いる場合
、ゲート電極層４０１表面の平坦性が良好であることが好ましい。
ゲート絶縁膜４０２の膜厚は、１ｎｍ以上３００ｎｍ以下とし、スパッタリング法、ＭＢ
Ｅ法、ＣＶＤ法、ＰＥＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることがで
きる。
ゲート絶縁膜４０２としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シ
リコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形
成することができる。また、ゲート絶縁膜４０２として、酸化ハフニウム、酸化イットリ
ウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加された
ハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネー
ト（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用い
ることでゲートリーク電流を低減できる。また、ゲート絶縁膜４０２は、上記の材料を用
いて、単層構造または積層構造で形成することができる。
ゲート絶縁膜４０２を単層構造で形成する場合は、膜厚２００ｎｍの酸化窒化シリコン膜
を形成すればよい。また、ゲート絶縁膜４０２を積層構造で形成する場合は、膜厚５０ｎ
ｍの窒化シリコン膜、膜厚２００ｎｍの酸化窒化シリコン膜を形成すればよい。窒化シリ
コン膜を用いることにより、金属や水などが、基板やゲート電極層４０１から、後に形成
される酸化物半導体膜に浸入することを抑制できる。
次に、基板４００、ゲート電極層４０１、およびゲート絶縁膜４０２に加熱処理を行って
もよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜５分間、加熱処理を行えばよい
。また、電気炉により、３５０℃以上５００℃以下、３０分〜１時間、加熱処理を行って
もよい。加熱処理を行うことにより、ゲート絶縁膜４０２に含まれる水素や水などを除去
することができる。
次に、ゲート絶縁膜４０２に対して、酸素を導入する処理（酸素ドープ処理や、酸素注入
処理ともいう）を行っても良い。酸素を導入する処理を行うことによって、酸素過剰領域
を有するゲート絶縁膜４０２が形成される。
酸素には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、ク
ラスタイオンを含む）、のいずれかが含まれている。脱水化または脱水素化処理を行った
ゲート絶縁膜４０２に酸素ドープ処理を行うことにより、ゲート絶縁膜４０２中に酸素を
含有させることができ、先の熱処理によって脱離することのある酸素を補填するとともに
、酸素過剰領域を形成することができる。
ゲート絶縁膜４０２への酸素の導入は、例えば、イオン注入法、イオンドーピング法、プ
ラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができ
る。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素
の導入は、ゲート絶縁膜４０２の全面を一度に処理してもよいし、例えば、線状のイオン
ビームを用いてもよい。線状のイオンビームを用いる場合には、基板またはイオンビーム
を相対的に移動（スキャン）させることで、ゲート絶縁膜４０２全面に酸素を導入するこ
とができる。また、プラズマ処理として、アッシング処理を用いてもよい。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素のドーズ量は１×１０１３ｉ
ｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素ドープ
処理後のゲート絶縁膜４０２中の酸素の含有量は、ゲート絶縁膜４０２の化学量論的組成
を超える程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に
含む領域は、ゲート絶縁膜４０２の一部に存在していればよい。なお、酸素の注入深さは
、注入条件により適宜制御すればよい。
酸素の供給源となる酸素を過剰に含むゲート絶縁膜４０２を、後に形成される酸化物半導
体膜４０３と接して設けることによって、さらに後に行う加熱処理により、ゲート絶縁膜
４０２から酸素が脱離し、酸化物半導体膜４０３へ酸素を供給することができる。これに
より、酸化物半導体膜４０３中の酸素欠損を低減することができる。
なお、ゲート絶縁膜４０２に対して、酸素を導入する処理は、ゲート絶縁膜４０２の加熱
処理前に行ってもよく、ゲート絶縁膜４０２の加熱処理の前後に行ってもよい。
次に、ゲート絶縁膜４０２上に酸化物半導体膜４０３を形成する（図１２（Ｂ）参照）。
酸化物半導体膜４０３は、スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＰＥＣＶＤ法、ミス
トＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。
酸化物半導体膜４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含むことが好ましい。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該
酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザー
として、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザ
ーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚ
ｒ）のいずれか一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（Ｉ
ＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐ
ｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ
−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−
Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化
物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａ
ｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ゲート電極層に近い側（チャネル側）である第１の層４０３ａの酸化物半導体膜の材料に
は、Ｉｎを多く含むものを用いることができる。例えばＩｎ−Ｇａ−Ｚｎ系酸化物を用い
る場合、第１の層４０３ａの材料は、Ｉｎの含有率をＧａの含有率より大きくするとよい
。例えばＩｎ：Ｇａ：Ｚｎ＝３：１：２またはその組成の近傍とすることができる。
例えば第１の層４０３ａをスパッタリング法で形成する場合、Ｉｎ：Ｇａ：Ｚｎ＝３：１
：２の組成のスパッタリングターゲットを用いればよい。該スパッタリングターゲットの
バルク抵抗は３．２×１０−３Ω・ｃｍ程度であり、ターゲットは灰色を呈する。
また、ゲート電極層から遠い側（バックチャネル側）である第２の層４０３ｂの酸化物半
導体膜の材料は、Ｇａを多く含むものを用いることができる。例えばＩｎ−Ｇａ−Ｚｎ系
酸化物を用いる場合、第２の層４０３ｂの材料は、Ｇａの含有率がＩｎと略同じか、Ｉｎ
より大きくするとよい。例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその組成の近傍とす
ることができる。
例えば第２の層４０３ｂをスパッタリング法で形成する場合、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１の組成のスパッタリングターゲットを用いればよい。該スパッタリングターゲットの
バルク抵抗は３．９×１０−２Ω・ｃｍ程度であり、ターゲットは薄い灰色を呈する。
このように、酸化物半導体膜の形成に用いる材料、例えばスパッタリングターゲットの組
成を変えることで、異なる組成の酸化物半導体膜を積層することができる。
また、酸化物半導体膜４０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好まし
い。また、酸化物半導体膜４０３は、単結晶または多結晶（ポリクリスタルともいう）で
あってもよい。
また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体膜では、よりバルク内欠陥
を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の
移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導
体膜４０３を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、
好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義さ
れている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基
準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される
。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
酸化物半導体膜４０３表面の平坦性を高めるために、ゲート絶縁膜４０２において、酸化
物半導体膜４０３が接して形成される領域に、平坦化処理を行うことが好ましい。平坦化
処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処
理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、ゲート絶縁膜４０２の表面に付着している粉状物質（パーティクル、ごみ
ともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、ゲート絶縁膜４０２表面の凹凸状態に合わせて適宜設定すればよい。
酸化物半導体膜４０３の膜厚は、１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下とすることが好ましい。また、酸化物半導体膜４０３は、スパッタリング法、Ｍ
ＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆
積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて成
膜することができる。
また、酸化物半導体膜４０３に含まれる水素または水の濃度は、できる限り低いことが好
ましい。水素濃度が高いと、酸化物半導体に含まれる元素と水素との結合により、水素の
一部がドナーとなり、キャリアである電子が生じてしまうためである。
したがって、酸化物半導体膜４０３の成膜工程において、酸化物半導体膜４０３に水素、
または水がなるべく含まれないようにするために、酸化物半導体膜４０３の成膜の前処理
として、スパッタリング装置の予備加熱室でゲート絶縁膜４０２が形成された基板を予備
加熱し、基板およびゲート絶縁膜４０２に吸着した水素または水などの不純物を脱離させ
、排気することが好ましい。予備加熱室に設ける排気手段は、クライオポンプが好ましい
。
また、酸化物半導体膜４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素
が３０％〜１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、
酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸
素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
酸化物半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基ま
たは水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素および水が除去されたスパッタガスを導入し、上記ターゲットを用いて、温度を
１３０℃以上７００℃以下として、ゲート絶縁膜４０２上に酸化物半導体膜４０３を成膜
する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオ
ポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、
排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原
子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成
膜室で成膜した酸化物半導体膜４０３に含まれる水素、水、水酸基、または水素化物など
の不純物の濃度を低減できる。
また、酸化物半導体膜４０３は第１の層４０３ａと第２の層４０３ｂという複数の層の積
層構造であるため、各領域の形成後にそれぞれ酸素を導入してもよい。酸素の導入は、酸
素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョン
イオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いるこ
とができる。
各層の形成毎に酸素を導入することで、酸化物半導体膜４０３内の酸素欠損を低減する効
果を高めることができる。
なお、本実施の形態において、酸化物半導体膜４０３として、ＡＣ電源装置を有するスパ
ッタリング装置を用いたスパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸
化物膜（ＩＧＺＯ膜ともいう）を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝
３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。なお、成膜条件
は、酸素およびアルゴン雰囲気下（酸素流量比率５０％）、圧力０．４Ｐａ、電源電力０
．５ｋＷ、基板温度２００℃とする。
また、ゲート絶縁膜４０２を成膜後、大気解放せずにゲート絶縁膜４０２と酸化物半導体
膜４０３を連続的に形成することが好ましい。ゲート絶縁膜４０２を大気に曝露せずにゲ
ート絶縁膜４０２と酸化物半導体膜４０３を連続して形成すると、ゲート絶縁膜４０２表
面に水素や水分などの不純物が吸着することを防止することができる。
ここで、酸化物半導体膜４０３に、水素（水や水酸基を含む）を除去（脱水化または脱水
素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以
下、または基板の歪み点未満とする。加熱処理は減圧下または窒素雰囲気下などで行うこ
とができる。
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜４
０３に対して窒素雰囲気下４５０℃において１時間、さらに窒素および酸素雰囲気下４５
０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ装置、ＧＲＴ
Ａ装置等のＲＴＡ装置を用いることができる。例えば、加熱処理として、６５０℃〜７０
０℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス
中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、または
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好まし
くは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．
１ｐｐｍ以下）とすることが好ましい。
また、加熱処理で酸化物半導体膜４０３を加熱した後、同じ炉に高純度の酸素ガス、高純
度の一酸化二窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー
分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃
）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入しても
よい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。
または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ま
しくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下
、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガ
スの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少
してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸
化物半導体膜４０３の酸素欠損を低減することができる。
なお、脱水化または脱水素化のための加熱処理は、酸化物半導体膜を島状に加工する前、
または島状に加工した後に行えばよい。また、脱水化または脱水素化のための加熱処理は
、複数回行ってもよく、他の加熱処理と兼ねてもよい。また、酸化物半導体膜４０３に加
熱処理を行うことにより、酸化物半導体膜４０３の結晶性を高めることができる。
脱水化または脱水素化のための加熱処理を、酸化物半導体膜４０３が島状に加工される前
、つまり、酸化物半導体膜がゲート絶縁膜４０２を覆った状態で行うと、ゲート絶縁膜４
０２に含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる。
次に、フォトリソグラフィ工程により酸化物半導体膜４０３上にレジストマスクを形成し
、酸化物半導体膜４０３に選択的にエッチングを行って島状の酸化物半導体膜４０３を形
成する（図１２（Ｃ）参照）。島状の酸化物半導体膜４０３を形成した後、レジストマス
クを除去する。島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジ
ェット法で形成してもよい。レジストマスクをインクジェット法で形成すると、フォトマ
スクを使用しないため、製造コストを低減できる。
酸化物半導体膜４０３のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体膜４０３のウェットエッチングに用いる
エッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また
、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ
ｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライ
エッチングによってエッチング加工してもよい。
次に、ゲート絶縁膜４０２および酸化物半導体膜４０３上に、後にソース電極層およびド
レイン電極層（これと同じ層で形成される配線を含む）となる導電膜４０５を形成する（
図１２（Ｄ）参照）。
導電膜４０５は、スパッタリング法やプラズマＣＶＤ法により形成することができる。導
電膜４０５として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、
クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用
いて形成することができる。また、導電膜４０５は、酸化インジウム酸化スズ、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム
酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することも
できる。導電膜４０５は、単層構造または積層構造で成膜される。
本実施の形態では、導電膜４０５は、膜厚５０ｎｍのタングステン膜、膜厚４００ｎｍの
アルミニウム膜、膜厚１００ｎｍのチタン膜の３層構造で形成する。
酸化物半導体膜４０３がＣＡＡＣ−ＯＳ膜の場合、導電膜４０５を形成する際に、導電膜
４０５と接する領域４０３ａ２および領域４０３ｂ２の結晶構造が乱れる。これにより、
領域４０３ａ２および領域４０３ｂ２においては、領域４０３ａ１および領域４０３ｂ１
よりも、非晶質部に対して結晶部の占める割合が低くなる。また、領域４０３ａ２および
領域４０３ｂ２における結晶部が破壊され、すべて非晶質化される場合もある。また、酸
化物半導体膜４０３が単結晶や多結晶などの結晶性を有する膜の場合は、導電膜４０５と
接する領域４０３ａ２および領域４０３ｂ２における結晶の結晶構造が乱れることで結晶
性が低下し、場合によっては非晶質化する。
酸化物半導体膜４０３において、結晶部または結晶の結晶構造が乱れた領域４０３ａ２お
よび領域４０３ｂ２は、酸化物半導体膜４０３の表面の数ｎｍにわたって形成される。領
域４０３ａ２および領域４０３ｂ２の結晶部または結晶の結晶構造が乱れることによって
、ダングリングボンド、格子間の歪み、空孔、酸素欠損が増加する。
そこで、領域４０３ａ２および領域４０３ｂ２のダングリングボンド、格子間の歪み、空
孔、酸素欠損に水素を移動させる。酸化物半導体膜４０３に加熱処理を行うことにより、
酸化物半導体膜４０３の領域４０３ａ１に含まれる水素は熱によって動き回る。水素が領
域４０３ａ２および領域４０３ｂ２に引き寄せられる。
酸化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２に、水素を移動させるため
の加熱処理は、例えば、１００℃以上基板の歪み点以下、好ましくは、２００℃以上４０
０℃以下において加熱処理を行う。
加熱処理を行うことにより、酸化物半導体膜４０３の領域４０３ａ１に含まれる水素を、
領域４０３ａ２および領域４０３ｂ２に引き寄せることにより、領域４０３ａ１の水素濃
度を低減することができる。また、酸化物半導体膜４０３の領域４０３ａ２および領域４
０３ｂ２において移動した水素は安定であるため、領域４０３ａ１に再度拡散されにくい
。そのため、酸化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２は、水素濃度
が増加する。領域４０３ａ２および領域４０３ｂ２の水素濃度が増加することにより、領
域４０３ａ１および領域４０３ｂ１と比較して、導電性を高めることができる。これによ
り、酸化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２を、低抵抗領域として
機能させることができる。
なお、水素を領域４０３ａ１から領域４０３ａ２および領域４０３ｂ２に移動させるため
の加熱処理は、ソース電極層およびドレイン電極層の形成後に行ってもよく、ソース電極
層およびドレイン電極層の形成の前後に行ってもよい。また、水素を領域４０３ａ１から
領域４０３ａ２および領域４０３ｂ２に移動させるための加熱処理は、複数回行ってもよ
く、他の加熱処理と兼ねてもよい。
次に、フォトリソグラフィ工程により導電膜４０５上にレジストマスクを形成し、導電膜
４０５に選択的にエッチングを行ってソース電極層４０５ａおよびドレイン電極層４０５
ｂを形成する（図１３（Ａ）参照）。このとき、酸化物半導体膜４０３の領域４０３ａ２
および領域４０３ｂ２は露出される。ソース電極層４０５ａおよびドレイン電極層４０５
ｂを形成した後、レジストマスクを除去する。導電膜４０５のエッチングは、ドライエッ
チングでもウェットエッチングでもよく、両方を用いてもよい。
酸化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２は、領域４０３ａ２および
領域４０３ｂ２の結晶部または結晶が破壊されることによって、ダングリングボンド、格
子間の歪み、空孔、酸素欠損が増加し、水素が移動したことによって、水素の濃度が領域
４０３ａ１よりも高くなっている。このため、水素濃度が高い領域４０３ａ２および領域
４０３ｂ２が存在したまま、トランジスタを作製すると、トランジスタに悪影響を及ぼす
場合がある。例えば、酸化物半導体膜４０３の側端部や、バックチャネルが形成される領
域に、水素濃度が高い領域が存在すると、水素や酸素欠損によって生じたキャリアが蓄積
することで、寄生チャネルが形成され、リーク電流が生じやすくなり、しきい値電圧が変
動してしまうおそれがある。
また、酸化物半導体膜４０３上に形成された導電膜４０５のエッチングには、ハロゲンを
含むエッチングガスを用いたプラズマ処理が好適に用いられる。しかし、酸化物半導体膜
がハロゲンを含むエッチングガスに曝されると、該エッチングガスに含まれるハロゲン（
例えば、塩素、フッ素）によって、酸化物半導体膜４０３中の酸素が引き抜かれてしまい
、プラズマ処理された酸化物半導体膜４０３の表面近傍に酸素欠損が形成されるおそれが
ある。また、エッチングの後に、酸化物半導体膜４０３の表面および該近傍に、該エッチ
ングガスに含まれるハロゲンが残存することによって、酸化物半導体膜４０３に酸素欠損
が形成されるおそれがある。酸化物半導体膜４０３に酸素欠損が生じると、酸化物半導体
膜４０３の上面（バックチャネル）側及び側端部が低抵抗化（ｎ型化）してしまい、寄生
チャネルが形成される恐れがある。
また、導電膜４０５を成膜する際に、酸化物半導体膜４０３に、導電膜４０５に含まれる
元素が添加される場合もある。
そこで、酸化物半導体膜のバックチャネル側及び側端部が低抵抗化して寄生チャネルが形
成されることを防止するために、ソース電極層４０５ａおよびドレイン電極層４０５ｂの
形成によって露出した領域４０３ａ２および領域４０３ｂ２を除去する（図１３（Ｂ）参
照）。領域４０３ａ２および領域４０３ｂ２の除去工程は、酸化物半導体膜４０３がエッ
チングされ、消失または分断されることのないように、酸化物半導体膜４０３のエッチン
グ条件を最適化することが望まれる。
領域４０３ａ２および領域４０３ｂ２の除去工程は、酸素、一酸化二窒素、もしくは希ガ
ス（代表的にはアルゴン）を用いたプラズマ処理、またはフッ化水素酸（希フッ酸ともい
う）、水、現像液もしくはＴＭＡＨ溶液を用いた溶液処理などを好適に用いることができ
る。また、希フッ酸として、例えば、１／１０３希釈フッ酸（フッ酸：０．０５％）で、
ＩＧＺＯ膜を処理すると、１秒あたり１〜３ｎｍ膜厚が減少し、２／１０５希釈フッ酸（
フッ酸：０．００２５％）で、ＩＧＺＯ膜を処理すると、１秒あたり０．１ｎｍ程度膜厚
が減少する。本実施の形態では、結晶構造が乱れた領域４０３ａ２および領域４０３ｂ２
の除去工程として、希フッ酸を用いた溶液処理（ウェットエッチング）を行う。
酸化物半導体膜４０３の側端部や、バックチャネルが形成される領域において、結晶部ま
たは結晶が破壊され、水素濃度が領域４０３ａ１よりも高い領域４０３ａ２および領域４
０３ｂ２を除去することにより、水素濃度が低減された領域４０３ａ１を露出することが
できる。これにより、寄生チャネルが形成されることを防止し、リーク電流の発生や、し
きい値電圧が変動してしまうことを抑制することができる。また、酸化物半導体膜４０３
と、ソース電極層４０５ａまたはドレイン電極層４０５ｂとの界面である領域４０３ａ２
および領域４０３ｂ２において、水素濃度が高く、ハロゲンが残存したとしても、低抵抗
領域として機能させることができる。
なお、酸化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２の一部が除去される
ことにより、酸化物半導体膜４０３において、ソース電極層４０５ａまたはドレイン電極
層４０５ｂと重畳する領域の膜厚は、ソース電極層４０５ａまたはドレイン電極層４０５
ｂと重畳しない領域の膜厚よりも大きくなる。
酸化物半導体膜４０３の側端部や、バックチャネルが形成される領域において、結晶構造
が乱れた領域４０３ａ２および領域４０３ｂ２を除去することで、ソース電極層４０５ａ
およびドレイン電極層４０５ｂを加工する際に生成した汚染物、またレジストマスクを除
去する際に生成した汚染物も除去することができる。
以上の工程により、トランジスタ４１０を作製することができる（図１３（Ｂ）参照）。
次に、酸化物半導体膜４０３、ソース電極層４０５ａ、およびドレイン電極層４０５ｂ上
に、絶縁膜４０６を形成する（図１３（Ｃ）参照）。
絶縁膜４０６は、プラズマＣＶＤ法、スパッタリング法により形成することができる。絶
縁膜４０６として、例えば、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリ
コン、酸化窒化シリコン、酸化窒化アルミニウム等を用いて形成することができる。
なお、絶縁膜４０６として、窒素を含む酸化物絶縁膜（例えば、窒素を含む酸化シリコン
膜、窒素を含む酸化アルミニウム膜）などを用いることができる。酸化物絶縁膜に含まれ
る窒素の濃度は０．０１原子％以上含まれていればよく、好ましくは０．１原子％以上５
０原子％以下、より好ましくは０．５原子％以上１５原子％以下であればよい。酸化シリ
コン膜に上記のような濃度で窒素が含まれるものは酸化窒化シリコン膜と呼ばれることも
ある。酸化物絶縁膜に窒素を適量含ませることにより、酸素を化学量論組成よりも多く膜
中に含ませることができる。
本実施の形態では、絶縁膜４０６として、プラズマＣＶＤ法により酸化窒化シリコン膜を
形成する。絶縁膜４０６の成膜条件は、例えば、ＳｉＨ４とＮ２Ｏのガス流量比をＳｉＨ
４：Ｎ２Ｏ＝３０：４０００、圧力２００Ｐａ、ＲＦ電源電力（電源出力）１５０Ｗ、基
板温度２２０℃±１５℃とすればよい。また、絶縁膜４０６の膜厚は５０ｎｍ以上１００
ｎｍ以下とすればよい。
ここで、絶縁膜４０６に熱処理による脱水化または脱水素化処理を行うことが好ましい。
本実施の形態では、絶縁膜４０６の成膜ガスとして、水素を含むガスを用いている。しか
し、絶縁膜４０６に脱水化または脱水素化処理を行うため、絶縁膜４０６中の水素を除去
することができる。よって、プラズマＣＶＤ法を好適に用いることができる。プラズマＣ
ＶＤ法は、成膜時に膜へごみなどが付着、混入しにくい上、比較的速い成膜速度で成膜す
ることができるので、厚膜化が可能であり、生産性において有利である。
加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理
の温度は、絶縁膜４０６の成膜温度より高い方が、脱水化または脱水素化の効果が高いた
め好ましい。例えば、加熱処理装置の一つである電気炉に基板を導入し、絶縁膜４０６に
対して窒素雰囲気下４５０℃において１時間の熱処理を行う。
加熱処理によって、絶縁膜４０６の脱水化または脱水素化を行うことができ、水素、また
は水などの不純物が排除された絶縁膜を形成することができる。
脱水化または脱水素化のための熱処理を行うことにより、絶縁膜４０６に含まれる、水、
水素等の不純物を除去し、低減させることができる。絶縁膜４０６をできるだけ水素を含
まない膜とすることで、水素が酸化物半導体膜４０３へ浸入することを抑制し、トランジ
スタ４１０の特性変動を抑制し、安定した電気特性を付与することができる。
なお、後に形成される絶縁膜４０７は、水素または水等を通過させないブロッキング機能
を有することが好ましいため、絶縁膜４０６の脱水化または脱水素化処理を目的とした熱
処理は、絶縁膜４０６の形成後であって、絶縁膜４０７の形成前に行うことが好ましい。
次に、絶縁膜４０６に対して、酸素を導入する処理（酸素ドープ処理や、酸素注入処理と
もいう）を行う。これによって、酸素過剰領域を有する絶縁膜４０６が形成される。
酸素には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、ク
ラスタイオンを含む）、のいずれかが含まれている。脱水化または脱水素化処理を行った
絶縁膜４０６に酸素ドープ処理を行うことにより、絶縁膜４０６中に酸素を含有させるこ
とができ、先の熱処理によって脱離することのある酸素を補填するとともに、酸素過剰領
域を形成することができる。
絶縁膜４０６への酸素の導入は、例えば、イオン注入法、イオンドーピング法、プラズマ
イマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。な
お、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素の導入
は、絶縁膜４０６の全面を一度に処理してもよいし、例えば、線状のイオンビームを用い
てもよい。線状のイオンビームを用いる場合には、基板またはイオンビームを相対的に移
動（スキャン）させることで、絶縁膜４０６全面に酸素を導入することができる。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素のドーズ量は１×１０１３ｉ
ｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素ドープ
処理後の絶縁膜４０６中の酸素の含有量は、絶縁膜４０６の化学量論的組成を超える程度
とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、
絶縁膜４０６の一部に存在していればよい。なお、酸素の注入深さは、注入条件により適
宜制御すればよい。
次に、本実施の形態では、絶縁膜４０６上にアルミニウム膜を成膜する。
アルミニウム膜は、スパッタリング法、蒸着法、ＣＶＤ法等によって形成することが好ま
しい。また、アルミニウム膜の膜厚は３ｎｍ以上２０ｎｍ以下（好ましくは３ｎｍ以上１
０ｎｍ以下、より好ましくは４ｎｍ以上５ｎｍ以下）とすることが好ましい。
アルミニウム膜として、チタン、またはマグネシウムが添加されたアルミニウム膜を用い
てもよい。また、アルミニウム膜として、アルミニウム膜と、チタン膜またはマグネシウ
ム膜との積層を用いてもよい。
次に、アルミニウム膜に対して、酸素ドープ処理を行う。酸素ドープ処理は、絶縁膜４０
６に、酸素ドープ処理を行う場合を参照すればよいため、詳細な説明は省略する。アルミ
ニウム膜に対して、酸素ドープ処理を行うことにより、アルミニウム膜の酸化物である、
酸化アルミニウム膜が形成される。該酸化アルミニウム膜を、絶縁膜４０７として用いる
。
酸素を、絶縁膜４０６およびアルミニウム膜に添加した後、加熱処理を行ってもよい。加
熱処理は２５０℃以上６００℃以下、例えば３００℃で行えばよい。加熱処理を行うこと
によって、絶縁膜４０６に含まれる酸素を、酸化物半導体膜４０３へ固相拡散することで
、酸化物半導体膜４０３へ供給することができる。このように、酸化物半導体膜４０３へ
の酸素供給を絶縁膜４０６からの固相拡散によって行うと、露出された酸化物半導体膜４
０３へ直接酸素ドープを行うプラズマ処理などの方法と比較して、酸化物半導体膜４０３
へのプラズマによるダメージを与えないという効果がある。
なお、酸化物半導体膜４０３の側端部や、バックチャネルが形成される領域に、結晶構造
が乱れた領域４０３ａ２および領域４０３ｂ２が形成されていると、結晶構造が乱れた領
域４０３ａ２および領域４０３ｂ２に水素が引き寄せられ、該領域４０３ａ２および領域
４０３ｂ２は低抵抗化してしまい、寄生チャネルが形成されてしまう。また、酸化物半導
体膜４０３の領域４０３ａ２および領域４０３ｂ２と、絶縁膜４０６とが接した状態で加
熱処理を行っても、絶縁膜４０６から脱離した酸素は、領域４０３ａ２および領域４０３
ｂ２の酸素欠損などで捕獲されてしまうため、絶縁膜４０６から酸化物半導体膜４０３の
領域４０３ａ１および領域４０３ｂ１（チャネル形成領域）に酸素を供給することが困難
となってしまう。
したがって、酸化物半導体膜の側端部やバックチャネルが形成される領域に、寄生チャネ
ルが形成されることを防止するためには、酸化物半導体膜４０３の側端部や、バックチャ
ネルが形成される領域に形成された領域４０３ａ２および領域４０３ｂ２を除去し、酸化
物半導体膜４０３の領域４０３ａ１および領域４０３ｂ１と、絶縁膜４０６とが接した状
態で加熱処理を行い、酸化物半導体膜４０３の領域４０３ａ１および領域４０３ｂ１に酸
素を供給することが好ましい。
また、酸化物半導体膜４０３がＣＡＡＣ−ＯＳ膜（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体）で
ある場合において、酸素欠損は、Ｇａ−Ｚｎ−Ｏ層に集中している。また、酸素は、Ｇａ
−Ｚｎ−Ｏ層を通りやすい。絶縁膜４０６が、酸化物半導体膜４０３と接することによっ
て、絶縁膜４０６に含まれる酸素は、ｃ軸の方向よりも、ａ−ｂ面に平行な方向、特にＧ
ａ−Ｚｎ−Ｏ層を介して供給されやすい。
本実施の形態では、酸化物半導体膜４０３の側端部や、バックチャネルが形成される領域
において、水素濃度が高く、酸素欠損などが形成されている領域４０３ａ２および領域４
０３ｂ２は除去されている。よって、絶縁膜４０６から酸化物半導体膜４０３の側端部に
供給された酸素が、酸素欠損に補填されてしまうことを防ぐことができる。そのため、絶
縁膜４０６に含まれる酸素を、酸化物半導体膜４０３の領域４０３ａ１および領域４０３
ｂ１（チャネル形成領域）に効率よく供給することができる。これにより、酸化物半導体
膜４０３の領域４０３ａ１および領域４０３ｂ１に含まれる酸素欠損を低減することがで
きる。
酸化物半導体を用いたトランジスタの場合、絶縁膜から酸化物半導体膜に酸素が供給され
ることで、酸化物半導体膜と絶縁膜との界面準位密度を低減できる。この結果、トランジ
スタの動作などに起因して、酸化物半導体膜と絶縁膜との界面にキャリアが捕獲されるこ
とを抑制することができ、信頼性の高いトランジスタを得ることができる。
また、絶縁膜４０６および絶縁膜４０７への、脱水化または脱水素化処理、および／また
は酸素ドープ処理は、複数回行ってもよい。
また、絶縁膜４０６上に接して設けられる絶縁膜４０７には、例えば酸化アルミニウムを
用いることができる。絶縁膜４０７として酸化アルミニウムを用いる場合、アルミニウム
膜を酸化させることによって酸化アルミニウムを形成してもよい。アルミニウム膜の酸化
によって、酸化アルミニウム膜を形成することで、スパッタリング法によって酸化アルミ
ニウム膜を成膜する場合と比較して生産性を向上させることができる。また、アルミニウ
ム膜の酸化は、絶縁膜４０６への酸素ドープ処理と同一工程によっても行うことができる
ため、工程の簡略化を図ることができる。よって、半導体装置の製造コストを低減するこ
とができる。
なお、絶縁膜４０６として酸化物絶縁膜（例えば、酸化シリコン、酸化窒化シリコン）を
用いる場合、該酸化物絶縁膜において、酸素は主たる成分材料の一つである。このため、
酸化物絶縁膜中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）などの方法を用いて、正確に見積もることは難しい。つまり、酸
化物絶縁膜に酸素が意図的に添加されたか否かを判別することは困難であるといえる。ま
た、絶縁膜４０６に含まれる過剰な酸素が後の工程で酸化物半導体膜４０３へと供給され
る場合においても同様のことがいえる。
ところで、酸素には１７Ｏや１８Ｏといった同位体が存在し、自然界におけるこれらの存
在比率はそれぞれ酸素原子全体の０．０３８％、０．２％程度であることが知られている
。つまり、酸化物半導体膜と接する絶縁膜中または酸化物半導体膜中におけるこれら同位
体の濃度は、ＳＩＭＳなどの方法によって見積もることができる程度になるから、これら
の濃度を測定することで、酸化物半導体膜と接する絶縁膜中、または酸化物半導体膜中の
酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定す
ることで、酸化物半導体膜と接する絶縁膜に意図的に酸素が添加されたか否かを判別して
も良い。
絶縁膜４０７上に層間絶縁膜（保護絶縁膜、平坦化絶縁膜）となる絶縁膜を形成してもよ
い。層間絶縁膜（保護絶縁膜、平坦化絶縁膜）を設けることで薄膜の絶縁膜４０７に対す
る応力を緩和することができる。よって、絶縁膜４０７の破損を防止することができる。
層間絶縁膜は、絶縁膜４０６と同様な材料および方法を用いて形成することができる。例
えば、スパッタリング法により形成した酸化シリコン膜を４００ｎｍ形成する。また、保
護絶縁膜の形成後、加熱処理を行ってもよい。例えば、窒素雰囲気下３００℃で１時間加
熱処理を行う。
本実施の形態では、絶縁膜４０７上に、平坦化絶縁膜４０８を形成する。平坦化絶縁膜４
０８を形成することにより、トランジスタ４１０起因の表面凹凸を低減することができる
。平坦化絶縁膜４０８としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン樹
脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積
層させることで、平坦化絶縁膜４０８を形成してもよい。
例えば、平坦化絶縁膜４０８として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよ
い。アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）
して形成することができる。
平坦化絶縁膜４０８を形成後、加熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃
で１時間加熱処理を行う。
このように、トランジスタ４１０形成後、加熱処理を行ってもよい。また、加熱処理は複
数回行ってもよい。
以上の工程により、トランジスタ４１０を有する半導体装置を作製することができる。
次に、図１２および図１３に示す半導体装置の作製方法と、一部異なる半導体装置の作製
方法について、図１４を参照して説明する。
まず、図１２（Ａ）に従って、基板４００上に、ゲート電極層４０１を形成した後、ゲー
ト電極層４０１上にゲート絶縁膜４０２を形成する。次に、図１２（Ｂ）の工程に従って
、ゲート絶縁膜４０２上に酸化物半導体膜４０３を形成する。その後、図１２（Ｃ）の工
程に従って、フォトリソグラフィ工程により、酸化物半導体膜４０３上にレジストマスク
を形成し、酸化物半導体膜４０３に選択的にエッチングを行って島状の酸化物半導体膜４
０３を形成する。
次に、島状の酸化物半導体膜４０３の表面に、元素周期表における１５族の元素（例えば
、窒素、リン、および砒素）、元素周期表における１３族の元素（例えば、ホウ素、アル
ミニウム、ガリウム、およびインジウム）、および希ガス元素（例えば、ヘリウム、ネオ
ン、アルゴン、およびキセノン）のいずれか一または複数を、イオン注入法、イオンドー
ピング法、プラズマ処理によって矢印４０９のように添加する（図１４（Ａ））。
上述の元素は、酸化物半導体膜４０３表面の数ｎｍにわたって添加されることが好ましい
。酸化物半導体膜４０３に、上述の元素が添加されることで、酸化物半導体膜４０３の表
面において、結晶部または結晶の結晶構造が乱れた領域４０３ａ２および領域４０３ｂ２
が形成される。領域４０３ａ２および領域４０３ｂ２の結晶部または結晶の結晶構造が乱
れることによって、ダングリングボンド、格子間の歪み、空孔、酸素欠損が増加する。
そこで、領域４０３ａ２および領域４０３ｂ２のダングリングボンド、格子間の歪み、空
孔、酸素欠損に水素を移動させる。酸化物半導体膜４０３に加熱処理を行うことにより、
酸化物半導体膜４０３の領域４０３ａ１に含まれる水素は、領域４０３ａ２および領域４
０３ｂ２に引き寄せられる。
酸化物半導体膜４０３の領域４０３ａ２および領域４０３ｂ２に、水素を移動させるため
の加熱処理は、例えば、１００℃以上基板の歪み点以下、好ましくは、２００℃以上４０
０℃以下において加熱処理を行う。
加熱処理を行うことにより、酸化物半導体膜４０３の領域４０３ａ１に含まれる水素を、
領域４０３ａ２および領域４０３ｂ２を引き寄せることにより、領域４０３ａ１の水素濃
度を低減することができる。また、酸化物半導体膜４０３の領域４０３ａ２および領域４
０３ｂ２は、水素が移動することにより、水素濃度が増加する。
なお、水素を領域４０３ａ２および領域４０３ｂ２に移動させるための加熱処理は、ソー
ス電極層およびドレイン電極層の形成後に行ってもよく、ソース電極層およびドレイン電
極層の形成の前後に行ってもよい。また、水素を領域４０３ａ１から領域４０３ａ２およ
び領域４０３ｂ２に移動させるための加熱処理は、複数回行ってもよく、他の加熱処理と
兼ねてもよい。
次に、ゲート絶縁膜４０２および酸化物半導体膜４０３上に、導電膜を形成した後、図１
３（Ａ）の工程に従って、フォトリソグラフィ工程により、導電膜上にレジストマスクを
形成し、導電膜に選択的にエッチングを行って、ソース電極層４０５ａおよびドレイン電
極層４０５ｂを形成する。このとき、酸化物半導体膜４０３の領域４０３ｂ２を露出させ
る（図１４（Ｂ））。
次に、図１３（Ｂ）の工程に従って、ソース電極層４０５ａおよびドレイン電極層４０５
ｂの形成によって露出した領域４０３ｂ２を除去する（図１４（Ｃ））。
以上の工程によって、トランジスタ４２０を作製することができる（図１４（Ｃ）参照）
。
次に、図１３（Ｃ）の工程に従って、絶縁膜４０６を形成し、絶縁膜４０６上に絶縁膜４
０７を形成し、図１３（Ｄ）の工程に従って、平坦化絶縁膜４０８を形成することにより
、トランジスタ４２０を有する半導体装置を作製することができる（図１４（Ｄ））。
本発明の一態様に係る半導体装置の作製方法では、ソース電極層４０５ａおよびドレイン
電極層４０５ｂを形成するための導電膜４０５を形成する際に、酸化物半導体膜４０３の
表面近傍（または導電膜との界面近傍）の領域４０３ｂ２を非晶質化する。または、酸化
物半導体膜４０３の表面に対し、プラズマ処理を行うことで、酸化物半導体膜の表面の領
域４０３ａ２および領域４０３ｂ２を非晶質化する。
その後の加熱処理により、酸化物半導体膜４０３の領域４０３ａ１（特に、ゲート電極層
４０１と重畳する領域）に存在する水素を、結晶構造が乱れた領域４０３ａ２および領域
４０３ｂ２に引き寄せる。これにより、酸化物半導体膜４０３の領域４０３ａ１に含まれ
る水素濃度を低減することができる。なお、水素が移動し、水素濃度が高くなった領域４
０３ａ２および領域４０３ｂ２は、低抵抗領域として機能させることができる。
また、酸化物半導体膜４０３は、酸素過剰領域を含む酸化物絶縁膜（少なくとも、絶縁膜
４０６）と接して設けられている。加熱処理により、酸化物絶縁膜から酸素が脱離し、脱
離した酸素を酸化物半導体膜４０３へ供給することができる。これにより、酸化物半導体
膜４０３の領域４０３ａ１における酸素欠損を低減することができる。
酸化物半導体膜４０３の領域４０３ａ１および領域４０３ｂ１の水素濃度が低減、また酸
素欠損が低減されることで、キャリアの発生を抑制することができる。これにより、寄生
チャネルの形成を抑制することができるため、しきい値電圧が負の方向にシフトしてしま
うことを抑制することができる。
本発明の一態様により、酸化物半導体膜を用いたトランジスタ４１０およびトランジスタ
４２０に安定した電気特性を付与し、信頼性の高い半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態７）
本実施の形態では、先の実施の形態のいずれかに示したトランジスタを用いて表示機能を
有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを
含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネ
ルを形成することができる。
図１５（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むように
して、シール材４００５が設けられ、第２の基板４００６によって封止されている。図１
５（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領
域とは異なる領域に、別途用意された基板上に単結晶半導体膜または多結晶半導体膜で形
成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途
形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に
与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒ
ｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。
図１５（Ｂ）、および図１５（Ｃ）において、第１の基板４００１上に設けられた画素部
４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられ
ている。また、画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が
設けられている。よって、画素部４００２と、走査線駆動回路４００４とは、第１の基板
４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止され
ている。図１５（Ｂ）、および図１５（Ｃ）においては、第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜または多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
図１５（Ｂ）、および図１５（Ｃ）においては、別途形成された信号線駆動回路４００３
と、走査線駆動回路４００４または画素部４００２に与えられる各種信号および電位は、
ＦＰＣ４０１８から供給されている。
また、図１５（Ｂ）、および図１５（Ｃ）においては、信号線駆動回路４００３を別途形
成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。
走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆
動回路の一部のみを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に、限定されるものではなく、ＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１５（Ａ）は
、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であ
り、図１５（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図
１５（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えば、ＦＰＣもしくはＴＡＢテープも
しくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板
が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実
装されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有
しており、先の実施の形態に示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって
輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作
用によりコントラストが変化する表示媒体も適用することができる。
また、半導体装置の一形態について、図１５乃至図１７を用いて説明する。図１７（Ａ）
および図１７（Ｂ）は、図１５（Ｂ）の一点鎖線Ｍ−Ｎにおける断面図に相当する。
図１５および図１７で示すように、半導体装置は接続端子電極４０１５および端子電極４
０１６を有しており、接続端子電極４０１５および端子電極４０１６はＦＰＣ４０１８、
４０１８ａ、４０１８ｂが有する端子と異方性導電膜４０１９を介して、電気的に接続さ
れている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極４
０１６は、トランジスタ４０１０、４０１１のゲート電極層と同じ金属膜および導電膜で
形成されている。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、トランジスタを複数有しており、図１５および図１７では、画素部４００２に含まれる
トランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを
例示している。図１７（Ａ）では、トランジスタ４０１０、４０１１上には絶縁膜４０２
０が設けられ、図１７（Ｂ）では、さらに、絶縁膜４０２１が設けられている。
トランジスタ４０１０、４０１１としては、先の実施の形態で示したトランジスタを適用
することができる。本実施の形態では、実施の形態１で示したトランジスタ３１０と同様
な構造および作製方法で得られるトランジスタを適用する例を示す。
実施の形態１で示したトランジスタ３１０と同様な構造および作製方法で得られるトラン
ジスタ４０１０、４０１１は、安定した電気特性を有するため、図１５及び図１７に示す
半導体装置に適用することにより、信頼性の高い半導体装置とすることができる。
また、駆動回路用のトランジスタ４０１１の酸化物半導体膜のチャネル形成領域と重なる
位置にさらに導電層を設けてもよい。導電層を酸化物半導体膜のチャネル形成領域と重な
る位置に設けることによって、バイアス−熱ストレス試験（ＢＴ試験）前後におけるトラ
ンジスタ４０１１のしきい値電圧の変化量をさらに低減することができる。また、導電層
は、電位がトランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く
、第２のゲート電極層として機能させることもできる。また、導電層の電位がＧＮＤ、０
Ｖ、或いはフローティング状態であってもよい。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含
む回路部）に作用しないようにする機能（特に、静電気に対する静電遮蔽機能）も有する
。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的
な特性が変動することを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
図１７（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図１７（Ａ）
において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４
０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜と
して機能する絶縁膜４０３２、４０３３が設けられている。第２の電極層４０３１は第２
の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層
４００８を介して積層する構成となっている。
また、スペーサ４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペー
サであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。な
お、球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料（液晶組成物）は、条件により、コレステリック相、スメクチック相、キュー
ビック相、カイラルネマチック相、等方相等を示す。
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよ
い。この場合、液晶層４００８と、第１の電極層４０３０および第２の電極層４０３１と
は接する構造となる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温してい
くと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液
晶およびカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブ
ルー相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノ
マーおよび重合開始剤などを添加し、高分子安定化させる処理を行って液晶層を形成する
こともできる。ブルー相を発現する液晶組成物は、応答速度が速く、光学的等方性である
ため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいので
ラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止す
ることができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって
液晶表示装置の生産性を向上させることが可能となる。酸化物半導体膜を用いるトランジ
スタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸
脱する恐れがある。よって酸化物半導体膜を用いるトランジスタを有する液晶表示装置に
ブルー相を発現する液晶組成物を用いることはより効果的である。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大
きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化
物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本明細書に開示する酸化物半導体膜を用いたトランジスタは、オフ状態における電流値（
オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を
長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレ
ッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本明細書に開示する酸化物半導体膜を用いたトランジスタは、比較的高い電界効果
移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なト
ランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動
回路部に使用するドライバートランジスタを同一基板上に形成することができる。すなわ
ち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要が
ないため、半導体装置の部品点数を削減することができる。また、画素部においても、高
速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、
例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード
、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる
。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、
液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は
、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である
。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向
に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれ
る方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および位相差
基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを
用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお
、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発
明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用す
ることもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。本実施の形態では、発光素子として有
機ＥＬ素子を用いる例を示す。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そ
して、基板上にトランジスタおよび発光素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側および基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適
用することができる。
図１６（Ａ）（Ｂ）および図１７（Ｂ）に表示素子として発光素子を用いた発光装置の例
を示す。
図１６（Ａ）は発光装置の平面図であり、図１６（Ａ）中の一点鎖線Ｖ１−Ｗ１、Ｖ２−
Ｗ２、およびＶ３−Ｗ３で切断した断面が図１６（Ｂ）に相当する。なお、図１６（Ａ）
の平面図においては、電界発光層５４２および第２の電極層５４３は省略してあり図示し
ていない。
図１６に示す発光装置は、基板５００上に、トランジスタ５１０、容量素子５２０、配線
層交差部５３０を有しており、トランジスタ５１０は発光素子５４０と電気的に接続して
いる。なお、図１６は基板５００を通過して発光素子５４０からの光を取り出す、下面射
出型構造の発光装置である。
トランジスタ５１０としては、先の実施の形態で示したトランジスタを適用することがで
きる。本実施の形態では、実施の形態１で示したトランジスタ３１０と同様な構造および
作製方法で得られるトランジスタを適用する例を示す。
トランジスタ５１０はゲート電極層５１１ａ、５１１ｂ、ゲート絶縁膜５０２、酸化物半
導体膜５１２、ソース電極層またはドレイン電極層として機能する導電層５１３ａ、５１
３ｂを含む。
実施の形態１で示したトランジスタ３１０と同様な構造および作製方法で得られるトラン
ジスタ５１０は、安定した電気特性を有するため、図１６に示す半導体装置に適用するこ
とにより、信頼性の高い半導体装置とすることができる。
容量素子５２０は、導電層５２１ａ、５２１ｂ、ゲート絶縁膜５０２、酸化物半導体膜５
２２、導電層５２３を含み、導電層５２１ａ、５２１ｂと導電層５２３とで、ゲート絶縁
膜５０２および酸化物半導体膜５２２を挟む構成とすることで容量を形成する。
配線層交差部５３０は、ゲート電極層５１１ａ、５１１ｂと、導電層５３３との交差部で
あり、ゲート電極層５１１ａ、５１１ｂと、導電層５３３とは、間にゲート絶縁膜５０２
を介して交差する。
本実施の形態においては、ゲート電極層５１１ａおよび導電層５２１ａとして膜厚３０ｎ
ｍのチタン膜を用い、ゲート電極層５１１ｂおよび導電層５２１ｂとして膜厚２００ｎｍ
の銅薄膜を用いる。よって、ゲート電極層はチタン膜と銅薄膜との積層構造となる。
酸化物半導体膜５１２、５２２としては膜厚２５ｎｍのＩＧＺＯ膜を用いる。
トランジスタ５１０、容量素子５２０、および配線層交差部５３０上には層間絶縁膜５０
４が形成され、層間絶縁膜５０４上において発光素子５４０と重畳する領域にカラーフィ
ルタ層５０５が設けられている。層間絶縁膜５０４およびカラーフィルタ層５０５上には
平坦化絶縁膜として機能する絶縁膜５０６が設けられている。
絶縁膜５０６上に第１の電極層５４１、電界発光層５４２、第２の電極層５４３の順に積
層した積層構造を含む発光素子５４０が設けられている。発光素子５４０とトランジスタ
５１０とは、導電層５１３ａに達する絶縁膜５０６および層間絶縁膜５０４に形成された
開口において、第１の電極層５４１および導電層５１３ａと接することによって電気的に
接続されている。なお、第１の電極層５４１の一部および該開口を覆うように隔壁５０７
が設けられている。
層間絶縁膜５０４には、プラズマＣＶＤ法による膜厚２００ｎｍ以上６００ｎｍ以下の酸
化窒化シリコン膜を用いることができる。また、絶縁膜５０６には膜厚１５００ｎｍの感
光性のアクリル膜、隔壁５０７には膜厚１５００ｎｍの感光性のポリイミド膜を用いるこ
とができる。
カラーフィルタ層５０５としては、例えば、有彩色の透光性樹脂を用いることができる。
有彩色の透光性樹脂としては、感光性、非感光性の有機樹脂を用いることができるが、感
光性の有機樹脂層を用いるとレジストマスク数を削減することができるため、工程が簡略
化し好ましい。
有彩色は、黒、灰、白などの無彩色を除く色であり、カラーフィルタ層は、着色された有
彩色の光のみを透過する材料で形成される。有彩色としては、赤色、緑色、青色などを用
いることができる。また、シアン、マゼンダ、イエロー（黄）などを用いてもよい。着色
された有彩色の光のみを透過するとは、カラーフィルタ層における透過光は、その有彩色
の光の波長にピークを有するということである。カラーフィルタ層は、含ませる着色材料
の濃度と光の透過率の関係に考慮して、最適な膜厚を適宜制御するとよい。例えば、カラ
ーフィルタ層５０５の膜厚は１５００ｎｍ以上２０００ｎｍ以下とすればよい。
図１７（Ｂ）に示す発光装置においては、表示素子である発光素子４５１３は、画素部４
００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１
３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の電極層４０３１の積層
構造であるが、示した構成に限定されない。発光素子４５１３から取り出す光の方向など
に合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０、５０７は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感
光性の樹脂材料を用い、第１の電極層４０３０、５４１上に開口部を形成し、その開口部
の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１、５４２は、単数の層で構成されていても、複数の層が積層されるよ
うに構成されていてもどちらでもよい。
発光素子４５１３、５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、第２
の電極層４０３１、５４３および隔壁４５１０、５０７上に保護膜を形成してもよい。保
護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができ
る。
また、発光素子４５１３、５４０に酸素、水素、水分、二酸化炭素等が侵入しないように
、発光素子４５１３、５４０を覆う有機化合物を含む層を蒸着法により形成してもよい。
また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止
された空間には充填材４５１４が設けられ密封されている。このように外気に曝されない
ように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹
脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイ
ミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エ
チレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよ
い。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数
分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプ
セル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するも
のである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移
動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む
）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわ
ゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することが
できる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を、表示素子に
用いる電極層である第１の電極層および第２の電極層の間に配置し、第１の電極層および
第２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方
法である。
なお、図１５乃至図１７において、第１の基板４００１、５００、第２の基板４００６と
しては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有す
るプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフ
ルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いること
ができる。また、透光性が必要でなければ、アルミニウムやステンレスなどの金属基板（
金属フィルム）を用いてもよい。例えば、アルミニウムホイルをＰＶＦフィルムやポリエ
ステルフィルムで挟んだ構造のシートを用いることもできる。
本実施の形態では、絶縁膜４０２０として酸化アルミニウム膜を用いる。絶縁膜４０２０
はスパッタリング法やプラズマＣＶＤ法によって形成することができる。
酸化物半導体膜上に絶縁膜４０２０として設けられた酸化アルミニウム膜は、水素、水分
などの不純物、および酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が
高い。
従って、酸化アルミニウム膜は、作製工程中および作製後において、変動要因となる水素
、水分などの不純物の酸化物半導体膜への混入、および酸化物半導体を構成する主成分材
料である酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。
また、平坦化絶縁膜として機能する絶縁膜４０２１、５０６は、アクリル樹脂、ポリイミ
ド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の、耐熱性を有する
有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材
料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用
いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶
縁膜を形成してもよい。
絶縁膜４０２１、５０６の形成法は、特に限定されず、その材料に応じて、スパッタリン
グ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット
法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコータ
ー、カーテンコーター、ナイフコーター等を用いることができる。
表示装置は光源または表示素子からの光を透過させて表示を行う。よって光が透過する画
素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対し
て透光性とする。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、
対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、お
よび電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、５４１、第２の電極層４０３１、５４３は、酸化タングステンを
含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含
むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下
、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物
、グラフェンなどの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、５４１、第２の電極層４０３１、５４３はタングステン（
Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（
Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケ
ル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（
Ａｇ）等の金属、またはその合金、若しくはその金属窒化物から一つ、または複数種を用
いて形成することができる。
本実施の形態においては、図１６に示す発光装置は下面射出型なので、第１の電極層５４
１は透光性、第２の電極層５４３は反射性を有する。よって、第１の電極層５４１に金属
膜を用いる場合は透光性を保てる程度膜厚を薄く、第２の電極層５４３に透光性を有する
導電膜を用いる場合は、反射性を有する導電膜を積層するとよい。
また、第１の電極層４０３０、５４１、第２の電極層４０３１、５４３として、導電性高
分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導
電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば
、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまた
はその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合
体若しくはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように先の実施の形態で示したトランジスタを適用することで、様々な機能を有す
る半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態８）
先の実施の形態に示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ
機能を有する半導体装置を作製することができる。
図１８（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１８（Ａ）は
フォトセンサの等価回路であり、図１８（Ｂ）はフォトセンサの一部を示す断面図である
。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他
方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０
は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレ
インの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されてい
る。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソースまたはドレインの他
方がフォトセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体膜を用いるトランジスタと明確に
判明できるように、酸化物半導体膜を用いるトランジスタの記号には「ＯＳ」と記載して
いる。図１８（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態１
または実施の形態２に示したトランジスタが適用でき、酸化物半導体膜を用いるトランジ
スタである。本実施の形態では、実施の形態１で示したトランジスタ３１０と同様な構造
および作製方法で得られるトランジスタを適用する例を示す。
図１８（Ｂ）は、フォトセンサにおけるフォトダイオード６０２およびトランジスタ６４
０に示す断面図であり、絶縁表面を有する基板６０１（ＴＦＴ基板）上に、センサとして
機能するフォトダイオード６０２およびトランジスタ６４０が設けられている。フォトダ
イオード６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けら
れている。
トランジスタ６４０上には絶縁膜６３１、層間絶縁膜６３３、層間絶縁膜６３４が設けら
れている。フォトダイオード６０２は、層間絶縁膜６３３上に設けられ、層間絶縁膜６３
３上に形成した電極層６４１ａ、６４１ｂと、層間絶縁膜６３４上に設けられた電極層６
４２との間に、層間絶縁膜６３３側から順に第１半導体膜６０６ａ、第２半導体膜６０６
ｂ、および第３半導体膜６０６ｃを積層した構造を有している。
電極層６４１ｂは、層間絶縁膜６３４に形成された導電層６４３と電気的に接続し、電極
層６４２は電極層６４１ａを介して導電層６４５と電気的に接続している。導電層６４５
は、トランジスタ６４０のゲート電極層と電気的に接続しており、フォトダイオード６０
２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜
６０６ｂとして高抵抗な半導体膜（ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の
導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルフ
ァスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の
不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法に
より形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓ
ｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。ま
た、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入
法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等に
より不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。こ
の場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、
またはスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上
５０ｎｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン
膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモル
ファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン
（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、Ｓ
ｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法、
気相成長法、スパッタリング法等により行ってもよい。第２半導体膜６０６ｂの膜厚は２
００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元
素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成す
る。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物
元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて
該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物
元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にア
モルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、またはスパ
ッタリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ
以下となるよう形成することが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、および第３半導体膜６０６ｃは、
アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶半導体（
セミアモルファス半導体（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
：ＳＡＳ））を用いて形成してもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐ
ｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２
が受ける光６２２を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆
の導電型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電
膜を用いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
絶縁膜６３１、層間絶縁膜６３３、層間絶縁膜６３４としては、絶縁性材料を用いて、そ
の材料に応じて、スパッタリング法、プラズマＣＶＤ法、ＳＯＧ法、スピンコート、ディ
ップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オ
フセット印刷等）等を用いて形成することができる。
絶縁膜６３１としては、無機絶縁膜として、酸化シリコン層、酸化窒化シリコン層、酸化
アルミニウム層、または酸化窒化アルミニウム層などの酸化物絶縁膜、窒化シリコン層、
窒化酸化シリコン層、窒化アルミニウム層、または窒化酸化アルミニウム層などの窒化物
絶縁膜の単層、または積層を用いることができる。
本実施の形態では、絶縁膜６３１として酸化アルミニウム膜を用いる。絶縁膜６３１はス
パッタリング法やプラズマＣＶＤ法によって形成することができる。
酸化物半導体膜上に絶縁膜６３１として設けられた酸化アルミニウム膜は、水素、水分な
どの不純物、および酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高
い。
従って、酸化アルミニウム膜は、作製工程中および作製後において、変動要因となる水素
、水分などの不純物の酸化物半導体膜への混入、および酸化物半導体を構成する主成分材
料である酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。
層間絶縁膜６３３、６３４としては、表面凹凸を低減するため平坦化絶縁膜として機能す
る絶縁膜が好ましい。層間絶縁膜６３３、６３４としては、例えばポリイミド、アクリル
樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶
縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ
材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の
単層、または積層を用いることができる。
フォトダイオード６０２に入射する光６２２を検出することによって、被検出物の情報を
読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を
用いることができる。
実施の形態１で示したトランジスタ３１０と同様な構造および作製方法で得られるトラン
ジスタ６４０は、安定した電気特性を有するため、図１８に示す半導体装置に適用するこ
とにより、信頼性の高い半導体装置とすることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態９）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機と
もいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジ
タルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技
機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具
体例を図１９に示す。
図１９（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、
筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示す
ることが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示
している。また、電力供給のための電源コード９００５を筐体９００１に有している。
先の実施の形態に示す半導体装置は、表示部９００３に用いることが可能であり、電子機
器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画
面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形
態８に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッ
チ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１９（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は
、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示
することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した
構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモ
コン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー
９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示され
る映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機
９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図１９（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テ
レビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さ
らにモデムを介して有線または無線による通信ネットワークに接続することにより、一方
向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）
の情報通信を行うことも可能である。
先の実施の形態に示す半導体装置は、表示部９１０３、９１０７に用いることが可能であ
り、テレビジョン装置、およびリモコン操作機に高い信頼性を付与することができる。
図１９（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キ
ーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む
。
先の実施の形態に示す半導体装置は、表示部９２０３に用いることが可能であり、信頼性
の高いコンピュータとすることが可能となる。
図２０（Ａ）および図２０（Ｂ）は２つ折り可能なタブレット型端末である。図２０（Ａ
）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示
部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モ
ード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
先の実施の形態に示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いること
が可能であり、信頼性の高いタブレット型端末とすることが可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３
１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
また、図２０（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
図２０（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣ／ＤＣコンバータ９６３６を
有する。なお、図２０（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３
５、ＤＣ／ＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図２０（Ａ）および図２０（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、
筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に
行う構成とすることができる。なお、バッテリー９６３５としては、リチウムイオン電池
を用いると、小型化を図れる等の利点がある。
また、図２０（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図２０（
Ｃ）にブロック図を示し説明する。図２０（Ｃ）には、太陽電池９６３３、バッテリー９
６３５、ＤＣ／ＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ
３、表示部９６３１について示しており、バッテリー９６３５、ＤＣ／ＤＣコンバータ９
６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図２０（Ｂ）に示す充放電
制御回路９６３４に対応する箇所となる。
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明する
。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となる
ようＤＣ／ＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３
１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、
コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。
また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにし
てバッテリー９６３５の充電を行う構成とすればよい。
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、
圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバ
ッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送
受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構
成としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
３００ 基板
３０１ ゲート電極層
３０２ ゲート絶縁膜
３０３ 酸化物半導体膜
３０３ａ 酸化物半導体膜
３０４ａ 領域
３０４ｂ 領域
３０５ 導電膜
３０５ａ ソース電極層
３０５ｂ ドレイン電極層
３０５ｃ 電極層
３０６ 絶縁膜
３０７ 絶縁膜
３０８ 平坦化絶縁膜
３０９ 矢印
３１０ トランジスタ
３１１ 酸化物半導体膜
３１１ａ 酸化物半導体膜
３２０ トランジスタ
３２１ａ 窒化タンタル膜
３２１ｂ 窒化タンタル膜
３２２ａ 銅膜
３２２ｂ 銅膜
３２３ａ モリブデン膜
３２３ｂ モリブデン膜
３２４ 窒化シリコン膜
３２５ 酸化窒化シリコン膜
３２６ 端子
３３０ トランジスタ
３４０ トランジスタ
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０３ 酸化物半導体膜
４０３ａ 層
４０３ａ１ 領域
４０３ａ２ 領域
４０３ｂ 層
４０３ｂ１ 領域
４０３ｂ２ 領域
４０５ 導電膜
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０５ｃ 電極層
４０６ 絶縁膜
４０７ 絶縁膜
４０８ 平坦化絶縁膜
４０９ 矢印
４１０ トランジスタ
４２０ トランジスタ
４２１ａ 窒化タンタル膜
４２１ｂ 窒化タンタル膜
４２２ａ 銅膜
４２２ｂ 銅膜
４２３ａ モリブデン膜
４２３ｂ モリブデン膜
４２４ 窒化シリコン膜
４２５ 酸化窒化シリコン膜
４２６ 端子
４４０ トランジスタ
５００ 基板
５０２ ゲート絶縁膜
５０４ 層間絶縁膜
５０５ カラーフィルタ層
５０６ 絶縁膜
５０７ 隔壁
５１０ トランジスタ
５１１ａ ゲート電極層
５１１ｂ ゲート電極層
５１２ 酸化物半導体膜
５１３ａ 導電層
５１３ｂ 導電層
５２０ 容量素子
５２１ａ 導電層
５２１ｂ 導電層
５２２ 酸化物半導体膜
５２３ 導電層
５３０ 配線層交差部
５３３ 導電層
５４０ 発光素子
５４１ 電極層
５４２ 電界発光層
５４３ 電極層
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６２２ 光
６３１ 絶縁膜
６３３ 層間絶縁膜
６３４ 層間絶縁膜
６４０ トランジスタ
６４１ａ 電極層
６４１ｂ 電極層
６４２ 電極層
６４３ 導電層
６４５ 導電層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁膜
４０２１ 絶縁膜
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４０３５ スペーサ
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣ／ＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (4)

  1. 第１のゲート電極を形成する工程と、
    前記第１のゲート電極上に、第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を形成後、第１の熱処理を行う工程と、
    前記第１の熱処理後、前記酸化物半導体膜をパターニングして、酸化物半導体層を形成する工程と、
    前記酸化物半導体層上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜を形成後、第２の熱処理を行う工程と、を有し、
    前記第１の絶縁膜は、窒化シリコンを有する第１の膜と、前記第１の膜上に酸化窒化シリコンを有する第２の膜とを有し、
    前記第２の絶縁膜は、酸化窒化シリコンを有する、半導体装置の作製方法。
  2. 第１のゲート電極を形成する工程と、
    前記第１のゲート電極上に、第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、酸素が３０％〜１００％の雰囲気下でスパッタリング法により酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を形成後、第１の熱処理を行う工程と、
    前記第１の熱処理後、前記酸化物半導体膜をパターニングして、酸化物半導体層を形成する工程と、
    前記酸化物半導体層上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜を形成後、第２の熱処理を行う工程と、を有し、
    前記第１の絶縁膜は、窒化シリコンを有する第１の膜と、前記第１の膜上に酸化窒化シリコンを有する第２の膜とを有し、
    前記第２の絶縁膜は、酸化窒化シリコンを有する、半導体装置の作製方法。
  3. 第１のゲート電極を形成する工程と、
    前記第１のゲート電極上に、第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を形成後、第１の熱処理を行う工程と、
    前記第１の熱処理後、前記酸化物半導体膜をパターニングして、酸化物半導体層を形成する工程と、
    前記酸化物半導体層上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜を形成後、第２の熱処理を行う工程と、を有し、
    前記第１の絶縁膜は、窒化シリコンを有する第１の膜と、前記第１の膜上に酸化窒化シリコンを有する第２の膜とを有し、
    前記第２の膜の膜厚は、前記第１の膜の膜厚よりも大きく、
    前記第２の絶縁膜は、酸化窒化シリコンを有する、半導体装置の作製方法。
  4. 第１のゲート電極を形成する工程と、
    前記第１のゲート電極上に、第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を形成後、３００℃以上７００℃以下の第１の熱処理を行う工程と、
    前記第１の熱処理後、前記酸化物半導体膜をパターニングして、酸化物半導体層を形成する工程と、
    前記酸化物半導体層上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜を形成後、３００℃以上７００℃以下の第２の熱処理を行う工程と、を有し、
    前記第１の絶縁膜は、窒化シリコンを有する第１の膜と、前記第１の膜上に酸化窒化シリコンを有する第２の膜とを有し、
    前記第２の絶縁膜は、酸化窒化シリコンを有する、半導体装置の作製方法。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101820972B1 (ko) * 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8860023B2 (en) 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9112074B2 (en) * 2013-03-22 2015-08-18 University Of Central Florida Research Foundation, Inc. UV photodetectors having semiconductor metal oxide layer
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9064865B2 (en) 2013-10-11 2015-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming gate dielectric layer
US9583516B2 (en) * 2013-10-25 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2015119174A (ja) * 2013-11-15 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP6327548B2 (ja) * 2013-11-26 2018-05-23 国立研究開発法人物質・材料研究機構 薄膜トランジスタ及びその製造方法
US20150155313A1 (en) * 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20220047897A (ko) * 2013-12-02 2022-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9349751B2 (en) 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102040011B1 (ko) * 2013-12-26 2019-11-05 엘지디스플레이 주식회사 디스플레이 장치의 정전기 방지 장치와 이의 제조 방법
US9502242B2 (en) * 2014-02-05 2016-11-22 Applied Materials, Inc. Indium gallium zinc oxide layers for thin film transistors
CN104851790A (zh) * 2014-02-13 2015-08-19 上海和辉光电有限公司 制造栅极绝缘层的方法
KR20160126991A (ko) * 2014-02-28 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
US20150380563A1 (en) * 2014-06-26 2015-12-31 Samsung Display Co., Ltd. Display apparatus and method for manufacturing the same
KR20220069118A (ko) 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR102365438B1 (ko) * 2014-07-16 2022-02-18 닛산 가가쿠 가부시키가이샤 금속 산화물 반도체층 형성용 조성물 및 그것을 사용한 금속 산화물 반도체층의 제조 방법
CN104167448B (zh) * 2014-08-05 2017-06-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
JP6570417B2 (ja) * 2014-10-24 2019-09-04 株式会社半導体エネルギー研究所 撮像装置および電子機器
US10671277B2 (en) * 2014-12-17 2020-06-02 Datalogic Usa, Inc. Floating soft trigger for touch displays on an electronic device with a scanning module
DE112016000607T5 (de) * 2015-02-04 2017-11-16 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen der Halbleitervorrichtung oder Anzeigevorrichtung, die die Halbleitervorrichtung umfasst
US9818880B2 (en) 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP6758844B2 (ja) 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置
DE112016001033T5 (de) 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
US10008609B2 (en) 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
KR20160114511A (ko) * 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
CN107484435A (zh) * 2015-03-27 2017-12-15 株式会社半导体能源研究所 晶体管及电子设备
US20180097027A1 (en) * 2015-04-17 2018-04-05 Sharp Kabushiki Kaisha Imaging panel and x-ray imaging device including same
US20160308067A1 (en) * 2015-04-17 2016-10-20 Ishiang Shih Metal oxynitride transistor devices
US10002970B2 (en) 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
CN108738364B (zh) 2016-02-18 2022-06-28 株式会社半导体能源研究所 半导体装置、其制造方法、显示装置以及电子设备
TWI686929B (zh) * 2016-05-20 2020-03-01 聯華電子股份有限公司 半導體元件
US11107926B2 (en) * 2016-06-30 2021-08-31 Flosfia Inc. Oxide semiconductor film and method for producing same
US10439071B2 (en) * 2017-04-05 2019-10-08 Shenzhen China Star Optoelectronics Technology Co., Ltd Thin film transistors and the manufacturing methods thereof, and array substrates
US20190157429A1 (en) * 2017-11-21 2019-05-23 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Back-channel-etched tft substrate and manufacturing method thereof
JP2019114751A (ja) * 2017-12-26 2019-07-11 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
US20200082789A1 (en) * 2018-09-12 2020-03-12 Chongqing Hkc Optoelectronics Technology Co., Ltd. Display device and method for automatically regulating screen brightness of the same
KR20210080432A (ko) * 2018-10-26 2021-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물의 제작 방법, 반도체 장치의 제작 방법
CN110570757A (zh) * 2019-08-09 2019-12-13 武汉华星光电半导体显示技术有限公司 显示面板
KR20210085942A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
JP7387475B2 (ja) * 2020-02-07 2023-11-28 キオクシア株式会社 半導体装置及び半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010263182A (ja) * 2009-04-10 2010-11-18 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
JP2011009719A (ja) * 2009-05-29 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011124561A (ja) * 2009-11-13 2011-06-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011234352A (ja) * 2010-04-09 2011-11-17 Semiconductor Energy Lab Co Ltd 分周回路
US20110304311A1 (en) * 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
JP2012004556A (ja) * 2010-05-20 2012-01-05 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
TW222345B (en) * 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2009528670A (ja) 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
WO2008136505A1 (ja) * 2007-05-08 2008-11-13 Idemitsu Kosan Co., Ltd. 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TWI453915B (zh) 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5345359B2 (ja) 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5552753B2 (ja) 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101915421B1 (ko) * 2009-06-30 2018-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
WO2011036999A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
SG178056A1 (en) 2009-10-08 2012-03-29 Semiconductor Energy Lab Oxide semiconductor layer and semiconductor device
WO2011052437A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
KR101396015B1 (ko) * 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101945306B1 (ko) 2009-11-28 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
KR102241766B1 (ko) 2009-12-04 2021-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101855060B1 (ko) 2010-01-22 2018-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 그 구동 방법
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101942701B1 (ko) * 2011-01-20 2019-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 소자 및 반도체 장치
KR101995682B1 (ko) 2011-03-18 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법
US8956944B2 (en) 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101976212B1 (ko) 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010263182A (ja) * 2009-04-10 2010-11-18 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
JP2011009719A (ja) * 2009-05-29 2011-01-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011124561A (ja) * 2009-11-13 2011-06-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011234352A (ja) * 2010-04-09 2011-11-17 Semiconductor Energy Lab Co Ltd 分周回路
JP2012004556A (ja) * 2010-05-20 2012-01-05 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
US20110304311A1 (en) * 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device

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