CN108738364B - 半导体装置、其制造方法、显示装置以及电子设备 - Google Patents

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Abstract

包括氧化物半导体膜的晶体管的场效应迁移率及其可靠性得到提高。本发明提供一种包括氧化物半导体膜的半导体装置。该半导体装置包括：第一绝缘膜；第一绝缘膜上的氧化物半导体膜；氧化物半导体膜上的第二绝缘膜及第三绝缘膜；以及第二绝缘膜上的栅电极。第二绝缘膜包括氧氮化硅膜。当通过氧等离子体处理对第二绝缘膜添加过剩氧时，可以对氧化物半导体膜高效地供应氧。

Description

半导体装置、其制造方法、显示装置以及电子设备
技术领域
本发明的一个实施方式涉及一种包括氧化物半导体膜的半导体装置、半导体装置的制造方法、包括该半导体装置的显示装置以及包括该半导体装置的电子设备。
注意，本发明的一个实施方式不局限于上述技术领域。本说明书等所公开的发明的一个实施方式的技术领域涉及一种物体、方法或制造方法。此外，本发明的一个实施方式涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(composition ofmatter)。本发明的一个实施方式尤其涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装置、其驱动方法或其制造方法。
注意，在本说明书等中，半导体装置通常是指通过利用半导体特性而能够工作的所有装置。晶体管、半导体电路、运算装置、存储装置等半导体元件都是半导体装置的一个实施方式。摄像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池或有机薄膜太阳能电池等)及电子设备有时各自包括半导体装置。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来形成晶体管的技术受到关注。该晶体管被广泛地应用于如集成电路(IC)或图像显示装置(显示装置)等电子器件。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被周知。作为其他材料，氧化物半导体受到关注。
例如，已公开有一种包括电子载流子浓度低于1018/cm3并包含铟(In)、镓(Ga)及锌(Zn)的非晶氧化物的活性层的晶体管(参照专利文献1)。
虽然包括氧化物半导体的晶体管的工作速度可以比包括非晶硅的晶体管快，并且与包括多晶硅的晶体管相比可以更容易制造，但是，已知包括氧化物半导体的晶体管具有电特性容易变动而导致其可靠性降低的问题。例如，在偏压-热应力测试(BT测试)后，晶体管的阈值电压会变动。注意，在本说明书中，阈值电压是指为了使晶体管处于开启状态所需要的栅极电压。栅极电压是指以源极电位为基准电位时的源极电位与栅极电位之间的电位差。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第2006-165528号公报
发明内容
在将氧化物半导体膜用于沟道区域的晶体管中，可能形成在氧化物半导体膜中的氧缺陷对晶体管特性造成负面影响。例如，当在氧化物半导体膜中形成有氧缺陷时，该氧缺陷与氢键合而被用作载流子供应源。生成在氧化物半导体膜中的载流子供应源引起包括氧化物半导体膜的晶体管的电特性发生变动，典型的是，阈值电压的漂移。
例如，氧化物半导体膜中的过多氧缺陷使晶体管的阈值电压向负方向漂移，而使晶体管具有常开启特性。因此，优选氧化物半导体膜中，尤其是沟道区域中的氧缺陷较少或者氧缺陷量为不会使晶体管变为具有常开启特性程度。
栅极绝缘膜中的载流子陷阱中心会导致晶体管的阈值电压漂移。虽然载流子陷阱中心的个数优选少，但是在形成栅极绝缘膜之后进行等离子体处理等处理的情况下，有时会增加。
鉴于上述问题，本发明的一个实施方式的目的之一是防止具有氧化物半导体膜的晶体管的电特性变动并提高晶体管的可靠性。本发明的一个实施方式的其他目的之一是提供一种新颖的半导体装置。此外，本发明的一个实施方式的其他目的之一是提供一种新颖的显示装置。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个实施方式并不需要实现所有上述目的。在本发明的一个实施方式中，上述目的以外的目的从说明书等的记载看来是显而易见的，并可以从说明书等中抽取上述目的以外的目的。
本发明的一个实施方式是一种包括具有氧化物半导体膜的晶体管的半导体装置。晶体管包括：衬底上的氧化物半导体膜；其上的栅极绝缘层；以及其上的栅电极。栅极绝缘层包括氧氮化硅膜。当利用热脱附谱分析法对衬底上的栅极绝缘层进行分析时，在150℃以上且350℃以下的衬底温度呈现相当于氧分子的质荷比M/z为32的释放气体量的最大峰值。
在上述实施方式中，热脱附谱分析法的测量温度优选为80℃以上且500℃以下。
在上述实施方式中的任一个中，氧化物半导体膜优选包含In、M和Zn，M为Al、Ga、Y或Sn。此外，在上述实施方式中的任一个中，氧化物半导体膜优选包含具有c轴取向性的结晶部。
本发明的其他实施方式是一种包括上述实施方式中的任一个的半导体装置和显示元件的显示装置。本发明的其他实施方式是一种包括上述显示装置和触摸传感器的显示模块。本发明的其他实施方式是一种包括上述实施方式中的任一个的半导体装置、上述显示装置或上述显示模块；以及操作键或电池的电子设备。
本发明的其他实施方式是一种设置有包括氧化物半导体膜的晶体管的半导体装置的制造方法。在衬底上形成氧化物半导体膜；在其上形成至少包括氧氮化硅膜的栅极绝缘层；对栅极绝缘层进行氧等离子体处理。在栅极绝缘层上形成栅电极之后，以150℃以上且450℃以下的温度进行加热处理来使栅极绝缘层中的氧扩散到氧化物半导体膜中，且降低氧化物半导体膜的导电率。
在上述实施方式中，氧等离子体处理优选以350℃以下的衬底温度进行。在上述实施方式中的任一个中，氧氮化硅膜优选利用等离子体CVD法以350℃以下的衬底温度形成。
本发明的其他实施方式是一种设置有包括氧化物半导体膜的晶体管的半导体装置的制造方法。在衬底上形成氧化物半导体膜；在其上形成至少包括氧氮化硅膜的栅极绝缘层。在栅极绝缘层上利用溅射法在包含氧的气氛下沉积氧化物半导体，由此，边对栅极绝缘层添加氧边形成栅电极。然后，以150℃以上且450℃以下的温度进行加热处理来使栅极绝缘层中的氧扩散到氧化物半导体膜中，且降低氧化物半导体膜的导电率。
通过本发明的一个实施方式，可以防止包括氧化物半导体膜的晶体管的电特性变动并提高晶体管的可靠性。通过本发明的一个实施方式，可以提供一种新颖的半导体装置。通过本发明的一个实施方式，可以提供一种新颖的显示装置。
注意，上述效果的记载不妨碍其他效果的存在。本发明的一个实施方式并不需要实现所有上述效果。上述效果以外的目的从说明书、附图、权利要求书等的记载看来是显而易见的，并可以从上述说明书、附图、权利要求书等的记载中抽取上述效果以外的效果。
附图说明
图1A至图1C是示出半导体装置的俯视图及截面图。
图2A至图2C是示出半导体装置的俯视图及截面图。
图3A和图3B是示出半导体装置的截面图。
图4A和图4B是示出半导体装置的截面图。
图5A至图5D是示出半导体装置的制造方法的截面图。
图6A至图6C是示出半导体装置的制造方法的截面图。
图7A至图7C是示出半导体装置的制造方法的截面图。
图8A至图8C各自示出本发明的一个实施方式的氧化物半导体的原子个数比的范围。
图9A至图9C是氧化物半导体的叠层结构的能带图。
图10A至图10C示出本发明的一个实施方式的氧氮化硅膜的评价结果。
图11A和图11B示出本发明的一个实施方式的氧氮化硅膜的评价结果。
图12A至图12C示出本发明的一个实施方式的氧氮化硅膜的评价结果。
图13A和图13B是示出半导体装置的制造方法的截面图。
图14A至图14C示出本发明的一个实施方式的氧扩散的效果。
图15是示出显示装置的一个实施方式的俯视图。
图16是示出显示装置的一个实施方式的截面图。
图17是示出显示装置的一个实施方式的截面图。
图18是示出显示装置的一个实施方式的截面图。
图19是示出显示装置的一个实施方式的截面图。
图20是示出显示装置的一个实施方式的截面图。
图21A至图21D是示出EL层的形成方法的截面图。
图22是示出液滴喷射装置的示意图。
图23A至图23C是各自示出显示装置的方框图及电路图。
图24A至图24C是示出本发明的一个实施方式的电路图及时序图。
图25A至图25C是示出本发明的一个实施方式的图表及电路图。
图26A和图26B是示出本发明的一个实施方式的电路图及时序图。
图27A和图27B是示出本发明的一个实施方式的电路图及时序图。
图28A至图28E是示出本发明的一个实施方式的方框图、电路图及波形图。
图29A和图29B是示出本发明的一个实施方式的电路图及时序图。
图30A和图30B是示出本发明的一个实施方式的电路图。
图31A至图31C是各自示出本发明的一个实施方式的电路图。
图32示出显示模块。
图33A至图33E示出电子设备。
图34A至图34G示出电子设备。
图35A和图35B是示出显示装置的立体图。
图36A和图36B示出晶体管的Id-Vg特性和阈值电压漂移。
图37示出TDS分析结果。
图38A至图38C示出TDS分析结果。
图39A至图39D示出SIMS分析结果。
图40A至图40I示出TDS分析结果。
图41示出TDS分析结果。
图42A和图42B示出TDS分析结果。
图43A和图43B示出IGZO膜的电阻。
图44示出TDS分析结果。
图45是示出半导体装置的截面图。
图46A至图46C的每一个是本发明的一个实施方式的半导体装置的电路图。
图47A和图47B的每一个是本发明的一个实施方式的半导体装置的电路图。
图48是示出CPU的结构例子的方框图。
图49是示出存储元件的一个例子的电路图。
图50A至图50F示出本发明的一个实施方式的晶体管的漏极电流-栅极电压特性。
图51示出本发明的一个实施方式的晶体管的GBT测试结果。
图52A至图52D是根据本发明的一个实施方式的晶体管的电流应力特性。
具体实施方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。注意，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。
注意，本说明书所使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的，而不是为了在数目方面上进行限定的。
注意，在本说明书中，为方便起见，使用了“上”、“上方”、“下”、“下方”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。此外，晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏区域、沟道区域以及源区域。注意，在本说明书等中，沟道区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，源极和漏极可以相互调换。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授收，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容器、其他具有各种功能的元件等。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此也包括85°以上且95°以下的角度的状态。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘膜”变换为“绝缘层”。
在本说明书等中，在没有特别的说明的情况下，关态电流(off-state current)是指晶体管处于关闭状态(也称为非导通状态、遮断状态)的漏极电流。在没有特别的说明的情况下，在n沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs低于阈值电压Vth的状态，在p沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs高于阈值电压Vth的状态。例如，n沟道晶体管的关态电流有时是指栅极与源极间的电压Vgs低于阈值电压Vth时的漏极电流。
晶体管的关态电流有时取决于Vgs。因此，“晶体管的关态电流为I以下”有时是指存在使晶体管的关态电流成为I以下的Vgs的值。晶体管的关态电流有时是指：当Vgs为预定的值时的关闭状态；当Vgs为预定的范围内的值时的关闭状态；或者当Vgs为能够获得充分低的关态电流的值时的关闭状态等。
作为一个例子，设想一种n沟道晶体管，该n沟道晶体管的阈值电压Vth为0.5V，Vgs为0.5V时的漏极电流为1×10-9A，Vgs为0.1V时的漏极电流为1×10-13A，Vgs为-0.5V时的漏极电流为1×10-19A，Vgs为-0.8V时的漏极电流为1×10-22A。在Vgs为-0.5V时或在Vgs为-0.5V至-0.8V的范围内，该晶体管的漏极电流为1×10-19A以下，所以有时称该晶体管的关态电流为1×10-19A以下。由于存在使该晶体管的漏极电流成为1×10-22A以下的Vgs，因此有时称该晶体管的关态电流为1×10-22A以下。
在本说明书等中，有时以每沟道宽度W的电流值表示具有沟道宽度W的晶体管的关态电流。另外，有时以每预定的沟道宽度(例如1μm)的电流值表示具有沟道宽度W的晶体管的关态电流。在为后者时，关态电流的单位有时以具有电流/长度的次元的单位(例如，A/μm)表示。
晶体管的关态电流有时取决于温度。在本说明书中，在没有特别的说明的情况下，关态电流有时表示在室温、60℃、85℃、95℃或125℃下的关态电流。或者，有时表示在保证包括该晶体管的半导体装置等的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃至35℃的温度范围内)下的关态电流。“晶体管的关态电流为I以下”有时是指在室温、60℃、85℃、95℃、125℃、保证包括该晶体管的半导体装置的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃至35℃的范围的温度)下存在使晶体管的关态电流成为I以下的Vgs的值。
晶体管的关态电流有时取决于漏极与源极间的电压Vds。在本说明书中，在没有特别的说明的情况下，关态电流有时表示Vds为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V时的关态电流。或者，有时表示保证包括该晶体管的半导体装置等的可靠性的Vds时或者包括该晶体管的半导体装置等所使用的Vds时的关态电流。“晶体管的关态电流为I以下”有时是指：在Vds为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保证包括该晶体管的半导体装置的可靠性的Vds或包括该晶体管的半导体装置等被使用的Vds下存在使晶体管的关态电流成为I以下的Vgs的值。
在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时流过源极的电流。
在本说明书等中，有时将关态电流记作泄漏电流。在本说明书等中，关态电流例如有时指在晶体管处于关闭状态时流在源极与漏极间的电流。
在本说明书等中，晶体管的阈值电压是指在晶体管中形成沟道时的栅极电压(Vg)。具体而言，晶体管的阈值电压有时是指：在以横轴表示栅极电压(Vg)且以纵轴表示漏极电流(Id)的平方根，而标绘出的曲线(Vg-√Id特性)中，在将具有最大倾斜度的切线外推时的直线与漏极电流(Id)的平方根为0(Id为0A)处的交叉点的栅极电压(Vg)。或者，晶体管的阈值电压有时是指在以L为沟道长度且以W为沟道宽度，Id[A]×L[μm]/W[μm]的值为1×10-9[A]时的栅极电压(Vg)。
注意，在本说明书等中，例如在导电性充分低时，有时即便在表示为“半导体”时也具有“绝缘体”的特性。此外，“半导体”与“绝缘体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书等所记载的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书等所记载的“绝缘体”换称为“半导体”。或者，有时可以将本说明书等所记载的“绝缘体”换称为“半绝缘体”。
另外，在本说明书等中，例如在导电性充分高时，有时即便在表示为“半导体”时也具有“导电体”的特性。此外，“半导体”和“导电体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。同样地，有时可以将本说明书所记载的“导电体”换称为“半导体”。
注意，在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的元素。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，有可能在半导体中形成DOS(Density of States：态密度)，载流子迁移率有可能降低或结晶性有可能降低。在半导体包含氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，有氢(包含于水中)、锂、钠、硅、硼、磷、碳、氮等。在是氧化物半导体的情况下，有时例如由于氢等杂质的混入导致氧缺陷的产生。此外，当半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
实施方式1
在本实施方式中，对本发明的一个实施方式的包括具有过剩氧区域的栅极绝缘膜的半导体装置进行说明。此外，对本发明的一个实施方式的半导体装置的制造方法进行说明。
<1-1.半导体装置的结构例子1>
图1A是本发明的一个实施方式的半导体装置的晶体管100的俯视图。图1B是沿着图1A中的点划线X1-X2的截面图，图1C是沿着图1A中的点划线Y1-Y2的截面图。注意，在图1A中，为了方便起见，未图示晶体管100的构成要素的一部分(被用作栅极绝缘膜的绝缘膜等)。此外，有时将点划线X1-X2方向称为沟道长度方向，将点划线Y1-Y2方向称为沟道宽度方向。有时在后面的晶体管的俯视图中也与图1A同样地未图示构成要素的一部分。
图1A至图1C所示的晶体管100是所谓的顶栅晶体管。
晶体管100包括：衬底102上的绝缘膜104；绝缘膜104上的氧化物半导体膜108；氧化物半导体膜108上的绝缘膜110；绝缘膜110上的导电膜112；以及绝缘膜104、氧化物半导体膜108和导电膜112上的绝缘膜116。
氧化物半导体膜108优选包含In、M(M为Al、Ga、Y或Sn)和Zn。
氧化物半导体膜108包括与导电膜112重叠且与绝缘膜104及绝缘膜110接触的第一区域108i。氧化物半导体膜108还包括与绝缘膜116接触的第二区域108n。第二区域108n的载流子密度比第一区域108i高。就是说，本发明的一个实施方式的氧化物半导体膜108具有载流子密度彼此不同的两个区域。
注意，第一区域108i的载流子密度优选为1×105cm-3以上且低于1×1018cm-3，进一步优选为1×107cm-3以上且1×1017cm-3以下，进一步优选为1×109cm-3以上且5×1016cm-3以下，进一步优选为1×1010cm-3以上且1×1016cm-3以下，进一步优选为1×1011cm-3以上且1×1015cm-3以下。
虽然在图1A至图1C以及用来实施本发明的一个实施方式的方式中主要示出氧化物半导体膜108是单层的例子，但是氧化物半导体膜108也可以具有载流子密度不同的膜的叠层结构。例如，氧化物半导体膜108可以具有第一氧化物半导体膜和第一氧化物半导体膜上的第二氧化物半导体膜的双层结构。通过使第一氧化物半导体膜具有高于第二氧化物半导体膜的载流子密度，可以形成具有载流子密度彼此不同的区域的氧化物半导体膜。
上述第一氧化物半导体膜的氧缺陷量或杂质浓度只要稍微大于第二氧化物半导体膜即可。
为了增高第一氧化物半导体膜的载流子密度，可以对第一氧化物半导体膜添加形成氧缺陷的元素，使该氧缺陷与氢等键合。该将形成氧缺陷的元素的典型例子包括氢、硼、碳、氮、氟、磷、硫、氯和稀有气体等。稀有气体元素的典型例子包括氦、氖、氩、氪和氙等。注意，在上述元素中，氮是作为用来在氧化物半导体膜中形成氧缺陷的元素特别优选的。
例如，在形成第一氧化物半导体膜时，通过作为沉积气体使用氩气体和一氧化二氮气体，可以使第一氧化物半导体膜包含氮元素。此时，第一氧化物半导体膜具有氮浓度比第二氧化物半导体膜高的区域。
就是说，第一氧化物半导体膜的载流子密度增高而被轻度n型化(Slightly n-type)。有时将载流子密度增高的氧化物半导体膜称为“Slightly-n氧化物半导体膜”。
例如，在被施加到晶体管的栅极的电压(Vg)大于0V且为30V以下的情况下，第一氧化物半导体膜的载流子密度优选高于1×1016cm-3且低于1×1018cm-3，更优选高于1×1016cm-3且为1×1017cm-3以下。
在第一氧化物半导体膜的载流子密度得到增高的情况下，第一氧化物半导体膜的结晶性有时比第二氧化物半导体膜低。此时，氧化物半导体膜108具有结晶性低的氧化物半导体膜和结晶性高的氧化物半导体膜的叠层结构。此外，氧化物半导体膜的结晶性与氧化物半导体膜的膜密度有关，结晶性较高的氧化物半导体膜具有较高的膜密度。因此，可以认为氧化物半导体膜108具有膜密度低的氧化物半导体膜和膜密度高的氧化物半导体膜的叠层结构。
注意，例如，可以通过利用X射线衍射(XRD：X-Ray Diffraction)或者使用透射电子显微镜(TEM：Transmission Electron Microscope)对氧化物半导体膜108的结晶性进行分析。例如，可以通过利用X射线反射法(XRR：X-ray Reflectometer)对氧化物半导体膜108的膜密度进行测量。
第二区域108n与绝缘膜116接触。绝缘膜116包含氮或氢。因此，绝缘膜116中的氮或氢被添加到第二区域108n中。通过从绝缘膜116添加氮或氢，来提高第二区域108n的载流子密度。
晶体管100也可以还包括绝缘膜116上的绝缘膜118、通过形成在绝缘膜116、118中的开口141a与第二区域108n电连接的导电膜120a以及通过形成在绝缘膜116、118中的开口141b与第二区域108n电连接的导电膜120b。
在本说明书等中，有时将绝缘膜104称为第一绝缘膜，将绝缘膜110称为第二绝缘膜，将绝缘膜116称为第三绝缘膜，将绝缘膜118称为第四绝缘膜。导电膜112被用作栅电极，导电膜120a被用作源电极，导电膜120b被用作漏电极。
绝缘膜110被用作栅极绝缘膜。此外，绝缘膜110具有包括氧氮化硅膜的过剩氧区域。由于绝缘膜110具有过剩氧区域，因此可以对氧化物半导体膜108的第一区域108i供应过剩氧。在本发明中，在形成绝缘膜110之后，以300℃以下，优选以250℃以下的衬底温度进行氧等离子体处理，对绝缘膜110添加氧。由此，与现有的情况相比，可以将更多的过剩氧从绝缘膜110供应到氧化物半导体膜。注意，在本发明的一个实施方式中，氧等离子体处理是指使用氧的等离子体处理。例如，在等离子体处理中使用的气体可以包含不妨碍对膜添加氧的效果的除氧之外的气体。例如，在等离子体处理中使用的气体可以包含流量比为90％的氧和流量比为10％的氩。
本发明的一个实施方式的绝缘膜110具有包括氧氮化硅膜的单层或叠层结构。当利用热脱附谱分析法(TDS)对绝缘膜110进行分析时，在测量温度范围内，在150℃以上且300℃以下，理想的是，150℃以上且250℃以下的衬底温度呈现相当于氧分子的质荷比M/z为32的释放气体量的最大峰值。以下，将利用TDS进行分析时的氧分子的释放特性视作质荷比M/z为32的气体的氧分子的释放特性。进行TDS分析时的测量温度范围典型地为80℃至500℃，作为氧分子的释放特性，不考虑超过500℃的分析结果。通过使用绝缘膜110中的过剩氧填补在第一区域108i中形成的氧缺陷，可以提供一种可靠性高的半导体装置。注意，在本说明书中的有关TDS的记载中，衬底温度意味着衬底表面温度。
作为对氧氮化硅膜添加氧的现有方法，可以举出使用N2O气体或NO2气体的等离子体处理。但是，本发明人发现：当对氧氮化硅膜进行使用N2O气体或NO2气体的等离子体处理时，电子的陷阱中心增大。其原因之一是：绝缘膜110所包括的氧氮化硅膜中的氮氧化物(NOx)的增大。当对晶体管100进行偏压-热应力测试(BT测试)时，尤其是当对栅电极施加正偏压应力时，为了防止阈值电压向正方向漂移不应该进行使氮氧化物(NOx)增大的使用N2O气体或NO2气体的等离子体处理。因此，本发明的一个实施方式的在形成绝缘膜110之后进行氧等离子体处理是有效的。
氧化物半导体膜108优选具有In的原子个数比高于M的原子个数比的区域。当氧化物半导体膜108具有In的原子个数比高于M的原子个数比的区域时，晶体管100可以具有较高的场效应迁移率。具体而言，晶体管100的场效应迁移率可以超过10cm2/Vs，优选超过30cm2/Vs。
例如，通过将上述场效应迁移率高的晶体管用于生成栅极信号的栅极驱动器(特别是，与栅极驱动器所包括的移位寄存器的输出端子连接的多路分配器)，可以提供一种边框宽度窄的半导体装置或显示装置。
当在氧化物半导体膜108中形成有氧缺陷时，该氧缺陷与氢键合而成为载流子供应源。在氧化物半导体膜108中生成的载流子供应源导致包括氧化物半导体膜108的晶体管100的电特性的变动，典型的是，阈值电压的漂移。因此，在氧化物半导体膜108中，尤其是在第一区域108i中，氧缺陷量越少越好。
在第一区域108i中形成的氧缺陷能够被从绝缘膜110供应的过剩氧填补。因此，氧化物半导体膜108的第一区域108i具有较低的杂质浓度以及较低的缺陷态密度。注意，将杂质浓度低且缺陷态密度低(或氧缺陷量少)的膜称为“高纯度本征的膜”或“实质上高纯度本征的膜”。高纯度本征或实质上高纯度本征的氧化物半导体膜的载流子发生源少，所以可以降低载流子密度。因此，在该氧化物半导体膜中形成有沟道区域的晶体管很少具有负阈值电压(很少具有常开启特性)。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。此外，高纯度本征或实质上高纯度本征的氧化物半导体膜的关态电流显著低，即使元件的沟道宽度为1×106μm且沟道长度L为10μm，在源电极与漏电极之间的电压(漏极电压)为0.1V至10V下，关态电流也可以为半导体参数分析仪的测量极限以下，即1×10-13A以下。
图2A至图2C所示的晶体管100A在设置在衬底102上的导电膜106这一点上与图1A至图1C所示的晶体管100不同。在图2A至图2C所示的晶体管中，可以将导电膜112和导电膜106用作栅电极。
图36A示出各自具有图2A至图2C所示的结构且以同一电位将导电膜112和导电膜106用作栅电极的晶体管201、晶体管202和晶体管203的Id-Vg特性。晶体管201至晶体管203是通过改变形成绝缘膜110之后的条件而得到的。Id-Vg特性的测量条件为如下：衬底温度为室温，Id是0.1V和10V，Vg从-15V到+20V改变。图36A示出条件206和条件207下的晶体管的Id-Vg特性。在条件206中，沟道长度L为2μm，沟道宽度W为50μm。在条件207中，沟道长度L为6μm，沟道宽度W为50μm。将导电膜112和导电膜106用作栅电极而对Id-Vg特性进行测量。将Id为0.1V时的特性与Id为10V时的特性重叠地表示，将在特定的衬底面上的多个晶体管的测量结果重叠地表示。
在同一条件下，使用氧氮化硅形成晶体管201、晶体管202和晶体管203中的绝缘膜110。在晶体管201中，在形成绝缘膜110之后没有进行N2O等离子体处理或氧等离子体处理，形成导电膜112。在晶体管202中，在形成绝缘膜110之后进行N2O等离子体处理，形成导电膜112。在晶体管203中，在形成绝缘膜110之后进行氧等离子体处理，形成导电膜112。在形成导电膜112之后，对晶体管201、晶体管202和晶体管203的每一个中的绝缘膜110进行以250℃为上限的加热处理。
在晶体管201的Id-Vg特性中，阈值电压向负方向大幅度地漂移。另一方面，在晶体管202及晶体管203的Id-Vg特性中，阈值电压为0V左右。这意味着形成绝缘膜110之后的N2O等离子体处理或氧等离子体处理是对绝缘膜110中的过剩氧的增大有效的。
图36B示出晶体管202和晶体管203的BT测试的结果。纵轴表示Id-Vg特性中的阈值电压的漂移量(ΔVth)，其单位为[V]。上述经过BT测试的各晶体管的沟道长度L和沟道宽度W分别是3μm和50μm。BT测试条件为如下：栅极偏压为+30V或-30V，利用白色LED灯以10000lx的照度照射的环境或昏暗的环境，测试时间为60分钟。换言之，进行四种BT测试：正栅极偏压应力(PBTS)测试、负栅极偏压应力(NBTS)测试、光正栅极偏压应力(PBITS)测试及光负栅极偏压应力(NBITS)测试。在BT测试及Id-Vg特性的测量中，将衬底温度设定为60℃。
BT测试结果示出正栅极偏压应力(PBTS)测试引起的晶体管202的阈值电压漂移为+8V左右且正栅极偏压应力(PBTS)测试引起的晶体管203的阈值电压漂移为+2V左右。这意味着：与晶体管203相比，在晶体管202中，绝缘膜110所包括的氧氮化硅膜中的被用作电子的陷阱中心的氮氧化物(NOx)更多。
如上所述，在本发明的一个实施方式的半导体装置中，在氧化物半导体层上形成栅极绝缘膜。注意，该栅极绝缘膜能够对氧化物半导体膜供应过剩氧并防止栅极绝缘膜所包含的氧氮化硅膜中的氮氧化物(NOx)的增加。由此，充分的氧被供应到氧化物半导体层，由此可以减少氧化物半导体层中的氧缺陷，而提高晶体管的可靠性。因此，可以提供一种可靠性高的半导体装置。
<1-2.半导体装置的构成要素>
下面，对本实施方式的半导体装置的构成要素进行详细的说明。
[衬底]
只要至少需要具有能够承受后续的加热处理的耐热性，就对衬底102的材料等没有特别的限制。例如，作为衬底102，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，还可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底、SOI衬底等，或者也可以将设置有半导体元件的这些衬底用作衬底102。当作为衬底102使用玻璃衬底时，可以使用具有如下尺寸的任一的玻璃衬底：第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)、第9代(2400mm×2800mm)、第10代(2950mm×3400mm)等。由此，可以制造大型显示装置。
另外，作为衬底102也可以使用柔性衬底，在该柔性衬底上直接形成晶体管100。或者，也可以在衬底102与晶体管100之间设置剥离层。剥离层可以在如下情况下使用，即在剥离层上形成半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上的情况。此时，也可以将晶体管100转置到耐热性低的衬底或柔性衬底上。
[第一绝缘膜]
绝缘膜104可以通过适当地利用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法、印刷法、涂敷法等形成。例如，绝缘膜104可以是氧化物绝缘膜及/或氮化物绝缘膜的单层或叠层。为了提高绝缘膜104与氧化物半导体膜108的界面特性，绝缘膜104中的至少与氧化物半导体膜108接触的区域优选使用氧化物绝缘膜形成。通过使用因加热而释放氧的氧化物绝缘膜形成绝缘膜104，可以利用加热处理使绝缘膜104所包含的氧移动到氧化物半导体膜108中。
绝缘膜104的厚度可以为50nm以上、100nm以上且3000nm以下或200nm以上且1000nm以下。通过增加绝缘膜104的厚度，可以使绝缘膜104的氧释放量增加，而能够减少绝缘膜104与氧化物半导体膜108之间的界面能级，并且减少包含在氧化物半导体膜108中的氧缺陷。
绝缘膜104例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等，并且以叠层或单层设置。在本实施方式中，作为绝缘膜104，使用氮化硅膜和氧氮化硅膜的叠层结构。在绝缘膜104具有叠层结构时，作为下侧的层使用氮化硅膜，作为上侧的层使用氧氮化硅膜，由此可以对氧化物半导体膜108高效地供应氧。
[导电膜]
被用作栅电极的导电膜112、被用作源电极和漏电极的导电膜120a和导电膜120b各自可以使用选自铬(Cr)、铜(Cu)、铝(Al)、金(Au)、银(Ag)、锌(Zn)、钼(Mo)、钽(Ta)、钛(Ti)、钨(W)、锰(Mn)、镍(Ni)、铁(Fe)、钴(Co)中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等形成。
此外，导电膜112、120a、120b可以使用包含铟和锡的氧化物(In-Sn氧化物)、包含铟和钨的氧化物(In-W氧化物)、包含铟、钨和锌的氧化物(In-W-Zn氧化物)、包含铟和钛的氧化物(In-Ti氧化物)、包含铟、钛和锡的氧化物(In-Ti-Sn氧化物)、包含铟和锌的氧化物(In-Zn氧化物)、包含铟、锡和硅的氧化物(In-Sn-Si氧化物)或包含铟、镓和锌的氧化物(In-Ga-Zn氧化物)等氧化物导电体或氧化物半导体形成。
在此，对氧化物导电体进行说明。在本说明书等中，也可以将氧化物导电体称为OC。例如，氧化物导电体是通过如下步骤而得到的。在氧化物半导体中形成氧缺陷，对该氧缺陷添加氢而在导带附近形成施主能级。其结果，氧化物半导体的导电性增高，而氧化物半导体成为导电体。可以将成为导电体的氧化物半导体称为氧化物导电体。一般而言，由于氧化物半导体的能隙大，因此使可见光透过。由于氧化物导电体是在导带附近具有施主能级的氧化物半导体，因此在氧化物导电体中，起因于施主能级的吸收的影响小，而对可见光具有与氧化物半导体大致相同的透光性。
尤其是，在将上述氧化物导电体用作导电膜112时，可以将过剩氧添加到绝缘膜110中，所以是优选的。
作为导电膜112、120a、120b，也可以使用Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，可以利用湿蚀刻对该膜进行加工，其结果是抑制制造成本。
在上述金属元素中，钛、钨、钽和钼中的任一个或多个元素优选包括在导电膜112、120a、120b中。尤其是，作为导电膜112、120a、120b，优选使用氮化钽膜。该氮化钽膜具有导电性且具有对铜或氢的高阻挡性。因为从氮化钽膜本身释放的氢少，所以优选将其用作与氧化物半导体膜108接触的导电膜或氧化物半导体膜108附近的导电膜。
导电膜112、120a、120b可以利用无电镀法形成。作为利用无电镀法可以沉积的材料，例如可以使用选自Cu、Ni、Al、Au、Sn、Co、Ag和Pd中的一个或多个。通过使用Cu或Ag，可以降低导电膜的电阻，所以是更优选的。
[第二绝缘膜]
被用作本发明的一个实施方式的晶体管100的栅极绝缘膜的绝缘膜110具有单层结构或叠层结构，并包括利用等离子体增强化学气相沉积法形成的氧氮化硅膜。此外，对绝缘膜110进行氧等离子体处理。
当利用TDS对本发明的一个实施方式的绝缘膜110进行分析时，在测量温度范围内，在150℃至300℃的衬底温度呈现相当于氧分子的质荷比M/z为32的释放气体量的最大峰值。以下，参照图37、图38A至图38C、图39A至图39D、图40A至图40I、图41、图42A和图42B、图43A和图43B以及图44对本发明的一个实施方式的绝缘膜110，即，经过氧等离子体处理的氧氮化硅膜的特性进行说明。
氧氮化硅膜中的过剩氧原子因热激发而脱离。注意，原子的脱离温度取决于膜中的原子的键合状态等。氧氮化硅膜中的氧原子的大部分在较宽的温度范围内脱离。于是，通过在以较低的温度使氧氮化硅膜包含过剩氧原子之后，以较高的温度将氧原子供应到氧化物半导体膜，可以将大量的氧原子供应到氧化物半导体膜。
在利用等离子体增强化学气相沉积法(PECVD法)的情况下，以较高的衬底温度形成的氧氮化硅膜具有高密度、优异的电绝缘耐压特性及耐化学腐蚀性。根据这些优点，在半导体元件中使用氧氮化硅膜的情况下，形成氧氮化硅膜时的衬底温度优选高。此时，在使用氧氮化硅膜作为将氧化物半导体用于沟道的晶体管的栅极绝缘膜的情况下，为了提高可靠性重要的是如何更有效地将氧氮化硅膜中的过剩氧原子供应给氧化物半导体膜。
在本实施方式中，为了增加过剩氧原子量，在形成氧氮化硅膜之后对氧氮化硅膜进行氧等离子体处理。进行该氧等离子体处理时的衬底温度为350℃以下，优选为250℃以下。为了增加该氧氮化硅膜中的过剩氧原子量，降低成膜时的衬底温度。
注意，下面示出如下情况的例子：可以通过改变对氧氮化硅膜进行的氧等离子体处理的条件来增加对氧化物半导体膜供应的氧量。图37示出对如下样品进行TDS分析时的相当于氧分子的质荷比M/z为32的释放气体量的测量结果。作为各样品，在无碱玻璃衬底上形成厚度为100nm的氧氮化硅膜之后对氧氮化硅膜进行氧等离子体处理。在TDS分析中，使用80℃至450℃的衬底温度范围内的数据决定氧分子释放量。在氧等离子体处理中使用的气体只有氧。氧氮化硅膜利用等离子体CVD法且使用SiH4气体及N2O气体以350℃的衬底温度形成。氧等离子体处理中的衬底温度为350℃。
从图37可知，在40Pa至250Pa的范围内，氧等离子体处理压力越小或放电电力越高，越多的过剩氧原子作为氧分子从氧氮化硅膜释放。
图38A至图38C示出对如下样品进行TDS分析时的相当于水分子的质荷比M/z为18的释放气体量的测量结果。图38A示出样品221的结果，图38B示出样品222的结果，图38C示出样品223的结果。作为各样品，在无碱玻璃衬底上依次形成厚度为100nm的IGZO膜及厚度为100nm的氧氮化硅膜。氧氮化硅膜利用等离子体CVD法且使用SiH4气体及N2O气体以350℃的衬底温度形成。然后，对样品222的氧氮化硅膜以500W的放电电力进行氧等离子体处理，并且对样品223的氧氮化硅膜以3000W的放电电力进行氧等离子体处理。纵轴表示示出释放量的信号的强度。
用于TDS分析的各样品中的IGZO膜作为靶材使用氧化物进行溅射来形成。靶材中的铟、镓和锌的原子个数比为4∶2∶4.1。在IGZO膜的形成中，衬底温度为130℃，气体流量比为Ar∶O2＝9∶1，压力为0.6Pa。
从图38A至图38C的结果可知，样品221的120℃附近的水分子的释放量最多，第二多的是样品222。样品223的120℃附近的水分子的释放量较少。其原因之一有可能是：通过对氧氮化硅膜进行氧等离子体处理，表面吸附水得到降低。
图39A和图39B各自示出利用二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)对样品221、样品222、样品223的氢浓度的测量结果。在SIMS中，从衬底一侧向氧氮化硅膜的表面进行分布测量。箭头220示出分布测量的方向。图39A至图39D示出氧氮化硅膜内的分布216、IGZO膜内的分布217、衬底内的分布218。
图39A示出通过改变氧等离子体处理的放电电力而得到的氧氮化硅膜中的氢浓度的SIMS结果。同样地，图39B示出IGZO膜中的氢浓度的SIMS结果。样品221没有进行氧等离子体处理而制造，样品222以500W的放电电力进行等离子体处理而制造，样品223以3000W的放电电力进行等离子体处理而制造。
图39A至图39D的各图表中的横轴表示与膜面垂直的深度方向。注意，横轴的0nm表示便于进行SIMS测量的位置，区域225相当于在氧氮化硅膜的表面附近得到的结果。在图39A中，经过氧等离子体处理得到的样品222及样品223中的区域225的氢浓度低于没有经过氧等离子体处理得到的样品221中的区域225的氢浓度。上述结果表示：由于附着于氧氮化硅膜表面的水经过氧等离子体处理被减少，因此图38A至图38C中的120℃附近的水分子释放量不同。
在图39B中，在经过氧等离子体处理的IGZO膜中，氢浓度减少。放电电力越大，IGZO膜的氢浓度越减少。对氧氮化硅膜进行氧等离子体处理，不但能够有效地降低氧氮化硅膜表面的氢浓度，而且能够有效地降低IGZO膜，即氧化物半导体膜的氢浓度。
图39C及图39D各自示出利用SIMS得到的样品226、样品227及样品228中的氢浓度的测量结果。样品226是没有对氧氮化硅膜进行氧等离子体处理的样品，即，以与样品221同样的条件制造的样品。样品227是通过与样品226同样的制造工序并以处理室内的气体压力为200Pa的条件进行氧等离子体处理而制造的样品。样品228是以处理室内的气体压力为40Pa的条件进行氧等离子体处理而制造出样品。图39C示出氧氮化硅膜的氢浓度的定量结果，图39D示出IGZO膜的氢浓度的定量结果。在氧等离子体处理中的处理室内的气体压力为40Pa至200Pa的范围内，压力越低，氧化物半导体膜的氢浓度越低。
图40A至图40I示出对如下样品进行TDS分析时的相当于氧分子的质荷比M/z为32的释放气体量的测量结果。作为各样品，在无碱玻璃衬底上形成厚度为100nm的IGZO膜，接着形成厚度为100nm的氧氮化硅膜。氧氮化硅膜利用等离子体CVD法且使用SiH4气体及N2O气体在350℃的衬底温度下形成。再者，在放电电力为3000W，处理室内的气体压力为200Pa的条件下进行氧等离子体处理。
以不同时间对TDS分析用样品进行氧等离子体处理。图40A示出30秒时的结果。图40B示出60秒时的结果。图40C示出100秒时的结果。图40D示出300秒时的结果。图40E示出600秒时的结果。这些结果是通过在220℃的衬底温度下进行氧等离子体处理而得到的。图40F示出30秒时的结果。图40G示出60秒时的结果。图40H示出100秒时的结果。图40I示出300秒时的结果。这些结果是通过在350℃的衬底温度下进行氧等离子体处理而得到的。
从图40A至图40I可知，对氧氮化硅膜进行氧等离子体处理的时间越长，氧的释放量越大。从图40A至图40I还可知，进行氧等离子体处理时的衬底温度越低，氧的释放量越大。
图41示出图40A至图40I所示的氧释放量，横轴表示氧等离子体处理的时间，纵轴表示氧释放量。虚线231表示从以220℃的衬底温度进行氧等离子体处理的结果(图40A至图40E)得到的值。实线232表示从以350℃的衬底温度进行氧等离子体处理的结果(图40F至图40I)得到的值。当进行长时间的氧等离子体处理时，在衬底温度为350℃的条件下进行氧等离子体处理时的氧释放量在小于2×1014分子/cm2处饱和。而即使进行长时间的氧等离子体处理，在衬底温度为220℃的条件下进行氧等离子体处理时的氧释放量在1.2×1015分子/cm2处也没有饱和。因此，为了增高氧释放量，与以350℃的衬底温度相比，更优选以220℃的衬底温度进行氧等离子体处理。
图42A和图42B示出对如下样品进行TDS分析时的相当于氧分子的质荷比M/z为32的释放气体量。作为各样品，在无碱玻璃衬底上形成厚度为100nm的氧氮化硅膜之后对氧氮化硅膜进行氧等离子体处理。氧氮化硅膜利用等离子体CVD法且使用SiH4气体及N2O气体形成。图42A示出以350℃形成氧氮化硅膜时的结果。测量温度为80℃至450℃的范围内的被释放的氧的总量为5.17×1014分子/cm2。图42B示出以220℃形成氧氮化硅膜时的结果。测量温度为80℃至450℃的范围内的被释放的氧的总量为1.47×1015分子/cm2。
图42A与图42B的结果不同的理由之一为如下。以较低的温度(即，220℃)下形成的氧氮化硅膜具有低膜密度，并包含较多的空隙。该空隙可以被添加过剩氧，因此上述氧氮化硅膜有可以吸收或供应更多的过剩氧的可能性。
如上所述，为了将过剩氧从氧氮化硅膜供应到氧化物半导体膜，有效的是：以较低的衬底温度(如，350℃以下的温度，即为220℃)对氧氮化硅膜进行氧等离子体处理；增大放电电力；减少放电时的处理室内的压力；延长氧等离子体处理时间；或者降低氧氮化硅膜的形成温度。只要氧氮化硅膜以成为过剩氧的供应源的方式形成，就增大氧氮化硅膜的厚度也是有效的。
但是，在利用等离子体CVD法在氧化物半导体膜上形成氧氮化硅膜时，根据形成条件，氧化物半导体膜的电阻有可能下降。图43A和图43B示出样品的IGZO膜的电阻值。作为各样品，在石英玻璃衬底上形成厚度为50nm的IGZO膜，在其上形成氧氮化硅膜。在各样品中，衬底是一个边为1cm的正方形，在其四个角处去除氧氮化硅膜的2mm平方的区域，形成与IGZO膜电连接的2mm平方的电极。以该电极为端子，测量彼此相邻的电极之间的电阻值(单位：Ω)。
氧氮化硅膜利用等离子体CVD法且使用SiH4气体及N2O气体形成。在0nm(即，不形成膜)至60nm的范围内改变氧氮化硅膜的厚度。在图43A的结果的各样品中，以350℃的衬底温度形成氧氮化硅膜。在图43B的结果的各样品中，以220℃的衬底温度形成氧氮化硅膜。图43A和图43B中的每一个的虚线235示出形成氧氮化硅膜之前的IGZO膜的电阻值。
在利用等离子体CVD法形成氧氮化硅膜时，由于处理室内的氢等离子体气氛而氢会扩散到IGZO膜中，氧缺陷会与氢等键合，这引起氧氮化硅膜的电阻的降低。与图43B所示的衬底温度为220℃的条件相比，在图43A所示的衬底温度为350℃的条件下，氧氮化硅膜的电阻降低的倾向显著。这可以认为是由于高衬底温度促进了对IGZO膜的氢的扩散及氧缺陷与氢等的键合的缘故。从上述观点来看，利用等离子体CVD法形成氧氮化硅膜时的衬底温度优选低。
为了确认氧等离子体处理的效果，本发明人制造了各自包括氧化物半导体膜和经过氧等离子体处理的氧氮化硅膜的显示装置。通过拆开显示装置，对从该显示装置去除像素电极而得到的晶体管进行TDS分析。图44示出相当于氧分子的质荷比M/z为32的释放气体量的结果。各被测量的样品都去除了有机树脂。样品241在形成氧氮化硅膜之后没有进行氧等离子体处理来制造。样品242进行120秒的氧等离子体处理来制造。样品243进行600秒的氧等离子体处理来制造。虽然各显示装置的结构与本发明的一个实施方式的结构不同，但是IGZO膜上设置有氧氮化硅膜，形成氧氮化硅膜之后或者进行氧等离子体处理之后的处理温度的上限为250℃。
另一方面，拆开与本发明的一个实施方式不同的包括氧化物半导体膜及具有氧氮化硅膜的栅极绝缘膜的市场上销售的显示装置，以便制造去除其像素电极的样品244。图44示出对该样品244进行TDS分析时的相当于氧分子的质荷比M/z为32的释放气体量的结果。
关于没有对氧氮化硅膜进行氧等离子体处理的样品241，在TDS的测量温度范围内，在150℃以下的温度下呈现最大峰值。关于进行氧等离子体处理的样品242和样品243的每一个，在测量温度范围内，在150℃至350℃以下的温度下呈现最大峰值。另一方面，关于从与本发明的一个实施方式不同的市场上销售的显示装置得到的样品，在测量温度范围内，在350℃至450℃以下的温度下呈现最大峰值。如此，可以根据呈现最大峰值时的样品温度区别从市场上销售的显示装置得到的样品与在对氧氮化硅膜进行氧等离子体处理的条件下制造的样品。
由于进行氧等离子体处理的氧氮化硅膜包含充分的过剩氧。因此在之后的工序中进行加热处理时能够对氧化物半导体膜供应氧。即使在半导体装置或显示装置完成之后对为本发明的特征之一的经过氧等离子体处理的氧氮化硅膜进行TDS分析，相当于氧分子的质荷比M/z为32的释放气体量在测量温度范围内的最大峰值呈现在150℃至350℃的测量温度。当在上述温度范围内进行加热处理时，所完成的半导体装置或显示装置所包括的晶体管中的氧化物半导体膜的导电率降低。
在晶体管的制造工序中，在对氧氮化硅膜进行氧等离子体处理之后，在150℃以上，优选为200℃以上，更优选为250℃以上的温度下进行加热处理，而可以对氧化物半导体膜供应氧。当加热处理温度超过450℃时，根据气氛，氧化物半导体膜中的氧与氢键合而作为水释放，因此优选在450℃以下的温度下进行加热处理。此外，在形成有包含金属材料的膜的情况下，该膜吸收氧化物半导体膜中的氧，因此此时也需要适当地决定加热处理温度上限。
绝缘膜110可以具有利用等离子体增强化学气相沉积法、溅射法等形成的绝缘层的双层或三层以上的叠层结构代替上述氧氮化硅膜的单层结构。该绝缘层包含氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种或多种。
与被用作晶体管100的沟道区域的氧化物半导体膜108接触的绝缘膜110优选为氧化物绝缘膜，并优选包括包含超过化学计量组成的氧的区域(过剩氧区域)。换言之，绝缘膜110是能够释放氧的绝缘膜。为了在绝缘膜110中设置过剩氧区域，例如，可以在氧气氛下形成绝缘膜110或者在氧气氛下对被沉积的绝缘膜110进行加热处理。
当作为绝缘膜110使用包含氧化铪的叠层结构时，可以具有如下效果。氧化铪的相对介电常数比氧化硅及氧氮化硅高。因此，与使用氧化硅的情况相比可以使绝缘膜110的厚度大，由此，可以减少隧道电流引起的泄漏电流。也就是说，可以提供关态电流小的晶体管。再者，具有结晶结构的氧化铪的相对介电常数比具有非晶结构的氧化铪高。因此，为了得到关态电流小的晶体管，优选使用具有结晶结构的氧化铪。结晶结构的例子包括单斜晶系结构及立方晶系结构等。注意，本发明的一个实施方式不局限于上述例子。
绝缘膜110的缺陷优选少，典型的是通过电子自旋共振法(ESR：Electron SpinResonance)观察的信号尽量少。上述信号的例子包括起因于在2.001处观察到g值的E’中心的信号。此外，E’中心起因于硅的悬空键。作为绝缘膜110使用起因于E’中心的自旋密度为3×1017spins/cm3以下、优选为5×1016spins/cm3以下的氧化硅膜或氧氮化硅膜即可。
在绝缘膜110中有时观察到除了上述信号以外起因于二氧化氮(NO2)的信号。该信号根据N的核自旋而分裂成三个信号；第一信号、第二信号以及第三信号。在g值为2.037以上且2.039以下时观察到第一信号。在g值为2.001以上且2.003以下时观察到第二信号。在g值为1.964以上且1.966以下时观察到第三信号。
例如，作为绝缘膜110优选使用起因于二氧化氮(NO2)的信号的自旋密度为1×1017spins/cm3以上且低于1×1018spins/cm3的绝缘膜。
注意，二氧化氮(NO2)等氮氧化物(NOx)在绝缘膜110中形成能级。该能级位于氧化物半导体膜108的能隙中。由此，当氮氧化物(NOx)扩散到绝缘膜110与氧化物半导体膜108的界面时，有时该能级在绝缘膜110一侧俘获电子。其结果是，被俘获的电子留在绝缘膜110与氧化物半导体膜108的界面附近，由此使晶体管的阈值电压向正方向漂移。因此，通过作为绝缘膜110使用氮氧化物的含量少的膜，可以降低晶体管的阈值电压的漂移。
作为氮氧化物(NOx)的释放量少的绝缘膜例如可以使用氧氮化硅膜。与氮氧化物(NOx)相比，该氧氮化硅膜在TDS分析中的氨释放量更多，典型的氨释放量为1×1018分子/cm3以上且5×1019分子/cm3以下。此外，上述氨释放量为TDS分析中的加热处理温度为50℃以上且650℃以下或50℃以上且550℃以下的范围内的氨之总量。
由于在加热处理中氮氧化物(NOx)与氨及氧起反应，所以通过使用氨释放量多的绝缘膜，减少氮氧化物(NOx)。
当使用SIMS对绝缘膜110进行分析时，膜中的氮浓度优选为6×1020atoms/cm3以下。
[氧化物半导体膜]
氧化物半导体膜108可以使用上述材料形成。
当氧化物半导体膜108包括In-M-Zn氧化物时，优选的是，用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子个数比满足In＞M。这种溅射靶材的金属元素的原子个数比例如是In∶M∶Zn＝2∶1∶3、In∶M∶Zn＝3∶1∶2或In∶M∶Zn＝4∶2∶4.1等。
当氧化物半导体膜108由In-M-Zn氧化物形成时，优选的是，作为溅射靶材使用包含多晶的In-M-Zn氧化物的靶材。通过使用包含多晶的In-M-Zn氧化物的靶材，容易形成具有结晶性的氧化物半导体膜108。注意，所形成的氧化物半导体膜108中的金属元素的原子个数比在±40％的范围内从上述溅射靶材的金属元素的原子个数比变动。例如，当使用原子个数比为In∶Ga∶Zn＝4∶2∶4.1的溅射靶材时，所形成的氧化物半导体膜108的In∶Ga∶Zn的原子个数比也可以为4∶2∶3或4∶2∶3附近。
氧化物半导体膜108的能隙为2eV以上，优选为2.5eV以上。通过使用能隙较宽的氧化物半导体，可以降低晶体管100的关态电流。
氧化物半导体膜108的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且50nm以下。
此外，氧化物半导体膜108可以具有非单晶结构。非单晶结构的例子包括下述CAAC-OS(C Axis Aligned Crystallinc Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶结构、微晶结构及非晶结构。
[第三绝缘膜]
绝缘膜116包含氮或氢。例如，氮化物绝缘膜可以被用作绝缘膜116。具体而言，包含氮化硅、氮氧化硅、氧氮化硅等的膜可以被用作该氮化物绝缘膜。绝缘膜116中的氢浓度优选为1×1022atoms/cm3以上。绝缘膜116与氧化物半导体膜108的第二区域108n接触。因此，与绝缘膜116接触的第二区域108n中的杂质(氮或氢)浓度增高，这引起第二区域108n中的载流子密度的增高。
[第四绝缘膜]
作为绝缘膜118，可以使用氧化物绝缘膜。此外，氧化物绝缘膜和氮化物绝缘膜的叠层膜可以被用作绝缘膜118。绝缘膜118例如可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化镓或Ga-Zn氧化物等形成。
此外，绝缘膜118优选被用作阻挡来自外部的氢、水等的阻挡膜。
绝缘膜118的厚度可以为30nm以上且500nm以下或100nm以上且400nm以下。
<1-3.晶体管的结构例子2>
接着，将参照图2A至图2C对与图1A至图1C所示的晶体管不同的结构进行说明。
图2A是晶体管100A的俯视图。图2B是图2A的点划线X1-X2的截面图，图2C是图2A的点划线Y1-Y2的截面图。
图2A至图2C所示的晶体管100A包括衬底102上的导电膜106、导电膜106上的绝缘膜104、绝缘膜104上的氧化物半导体膜108、氧化物半导体膜108上的绝缘膜110、绝缘膜110上的导电膜112、绝缘膜104、氧化物半导体膜108及导电膜112上的绝缘膜116。
晶体管100A除了上述晶体管100的构成要素以外还包括导电膜106及开口143。
注意，开口143设置在绝缘膜104、110中。导电膜106通过开口143与导电膜112电连接。因此，对导电膜106及导电膜112施加同一电位。此外，也可以不设置开口143，而对导电膜106及导电膜112施加不同电位。或者，也可以不设置开口143，而且将导电膜106用作遮光膜。例如，当使用遮光性材料形成导电膜106时，可以抑制光从底部照射到第一区域108i。
在是晶体管100A的结构的情况下，导电膜106被用作第一栅电极(也称为底栅电极)，导电膜112被用作第二栅电极(也称为顶栅电极)，绝缘膜104被用作第一栅极绝缘膜，绝缘膜110被用作第二栅极绝缘膜。
导电膜106可以使用与上述导电膜112、120a、120b同样的材料形成。尤其是，通过作为导电膜106使用包含铜的材料，可以降低电阻，所以是优选的。例如，优选的是导电膜106、导电膜120a及120b各自具有铜膜在氮化钛膜、氮化钽膜或钨膜上的叠层结构。此时，通过将晶体管100A用作显示装置的像素晶体管和/或驱动晶体管，可以降低产生在导电膜106与导电膜120a之间的寄生电容以及产生在导电膜106与导电膜120b之间的寄生电容。因此，不仅将导电膜106、120a及120b用作晶体管100A的第一栅电极、源电极及漏电极，而且也可以用作显示装置的电源供应布线、信号供应布线或连接布线等。
如此，与上述晶体管100不同地，图2A至图2C所示的晶体管100A具有在氧化物半导体膜108的上下设置有被用作栅电极的导电膜的结构。如晶体管100A所示，本发明的一个实施方式的半导体装置也可以具有多个栅电极。
如图2B及图2C所示，氧化物半导体膜108与被用作第一栅电极的导电膜106及被用作第二栅电极的导电膜112相对，并夹在被用作栅电极的两个导电膜之间。
此外，导电膜112的沟道宽度方向上的长度比氧化物半导体膜108的沟道宽度方向上的长度大。在沟道宽度方向上，氧化物半导体膜108整体夹着绝缘膜110被导电膜112覆盖。导电膜112和导电膜106通过形成于绝缘膜104及绝缘膜110中的开口143连接，因此在沟道宽度方向上，氧化物半导体膜108的一个侧面夹着绝缘膜110与导电膜112相对。
换言之，导电膜106及导电膜112通过形成于绝缘膜104及110中的开口143连接，并各自包括位于氧化物半导体膜108的端部的外侧的区域。
通过采用上述结构，可以利用被用作第一栅电极的导电膜106及被用作第二栅电极的导电膜112的电场电围绕晶体管100A所包括的氧化物半导体膜108。可以将如晶体管100A那样的利用第一栅电极及第二栅电极的电场电围绕形成有沟道区域的氧化物半导体膜108的晶体管的装置结构称为Surrounded channel(S-channel：围绕沟道)结构。
因为晶体管100A具有S-channel结构，所以可以使用导电膜106或导电膜112对氧化物半导体膜108有效地施加用来引起沟道的电场。由此，晶体管100A的电流驱动能力得到提高，从而可以得到高的通态电流特性。因为是大通态电流，所以可以使晶体管100A微型化。另外，由于晶体管100A具有氧化物半导体膜108被导电膜106及导电膜112围绕的结构，所以可以提高晶体管100A的机械强度。
在从晶体管100A的沟道宽度方向看时，可以在氧化物半导体膜108的没有形成开口143的一侧形成与开口143不同的开口。
如晶体管100A那样，在晶体管包括其间设置有半导体膜的一对栅电极的情况下，也可以对一个栅电极供应信号A，并且对另一个栅电极供应固定电位Vb。另外，也可以对一个栅电极供应信号A，并且对另一个栅电极供应信号B。另外，也可以对一个栅电极供应固定电位Va，并且对另一个栅电极供应固定电位Vb。
信号A例如为用来控制导通/非导通状态的信号。信号A也可以为具有电位V1或者电位V2(V1＞V2)的两种电位的数字信号。例如，可以将电位V1设定为高电源电位且将电位V2设定为低电源电位。信号A也可以为模拟信号。
固定电位Vb例如为用来控制晶体管的阈值电压VthA的电位。固定电位Vb可以为电位V1或者电位V2。此时，不需要用来产生固定电位Vb的电位产生电路，所以是优选的。固定电位Vb也可以与电位V1或者电位V2不同。当固定电位Vb较低时，有时可以提高阈值电压VthA。其结果，有时可以降低栅极与源极之间的电压Vgs为OV时流过的漏极电流，而可以降低包括晶体管的电路的泄漏电流。例如，可以使固定电位Vb低于低电源电位。另一方面，较高的固定电位Vb有时可以降低阈值电压VthA。其结果，有时可以提高栅极与源极之间的电压Vgs为高电源电位时流过的漏极电流，而可以提高包括晶体管的电路的工作速度。例如，可以使固定电位Vb高于低电源电位。
信号B例如为用来控制晶体管的导通/非导通状态的信号。信号B也可以为具有电位V3或者电位V4(V3＞V4)的两种电位的数字信号。例如，可以将电位V3设定为高电源电位且将电位V4设定为低电源电位。信号B也可以为模拟信号。
在信号A与信号B都是数字信号的情况下，信号B也可以具有与信号A相同的数字值。此时，有时可以增加晶体管的通态电流及包括晶体管的电路的工作速度。此时，信号A的电位V1及电位V2也可以与信号B的电位V3及电位V4不同。例如，如果用于被输入信号B的栅极的栅极绝缘膜比用于被输入信号A的栅极的栅极绝缘膜厚，则可以使信号B的电位振幅(V3-V4)大于信号A的电位振幅(V1-V2)。由此，有时可以使信号A及信号B给晶体管的导通/非导通状态带来的影响大致相同。
在信号A与信号B都是数字信号的情况下，信号B也可以具有与信号A不同的数字值。此时，有时信号A及信号B可以分别控制晶体管，而可以实现更高的性能。例如，在如下情况下，作为n沟道晶体管的晶体管本身可以被用作NAND电路或NOR电路等：在仅在信号A具有电位V1且信号B具有电位V3时使该晶体管处于导通状态的情况、或者在仅在信号A具有电位V2且信号B具有电位V4时使该晶体管处于非导通状态的情况。另外，信号B也可以为用来控制阈值电压VthA的信号。例如，信号B也可以在包括晶体管的电路工作的期间与该电路不工作的期间具有不同电位。信号B也可以根据电路的工作模式具有不同电位。此时，信号B有可能没有信号A那么频繁地切换电位。
在信号A与信号B都是模拟信号的情况下，信号B也可以是具有与信号A相同的电位的模拟信号、用常数乘以信号A的电位的模拟信号、或者其电位以常数的部分高于或低于信号A的电位的模拟信号等。此时，有时可以增加晶体管的通态电流，而提高包括晶体管的电路的工作速度。信号B也可以为与信号A不同的模拟信号。此时，信号A及信号B可以分别控制晶体管，而可以实现更高的性能。
信号A也可以为数字信号，信号B也可以为模拟信号。或者，信号A也可以为模拟信号，信号B也可以为数字信号。
当对晶体管的两个栅电极供应固定电位时，有时可以将晶体管用作相当于电阻器的元件。例如，在晶体管为n沟道晶体管的情况下，当固定电位Va或固定电位Vb高(低)时，晶体管的实效电阻有时可以低(高)。当固定电位Va和固定电位Vb都高(低)时，有时可以获得比只具有一个栅极的晶体管低(高)的实效电阻。
晶体管100A的其他构成要素与上述晶体管100相同，并具有相同的效果。
在晶体管100A上还可以形成绝缘膜。图3A及图3B示出此时的一个例子。图3A及图3B是晶体管100B的截面图。晶体管100B的俯视图由于与图2A所示的晶体管100A同样，所以在此省略其说明。
图3A及图3B所示的晶体管100B在导电膜120a及120b、绝缘膜118上包括绝缘膜122。晶体管100B的其他构成要素与晶体管100A相同，并具有同样的效果。
绝缘膜122具有覆盖起因于晶体管等的凹凸等的功能。绝缘膜122具有绝缘性，并使用无机材料或有机材料形成。该无机材料的例子包括氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氮化铝膜等。该有机材料的例子包括丙烯酸树脂及聚酰亚胺树脂等感光性树脂材料。
<1-4.晶体管的结构例子3>
接着，参照图4A及图4B对与图2A至图3C所示的晶体管100A不同的结构进行说明。
图4A及图4B是晶体管100C的截面图。晶体管100C的俯视图与图2A所示的晶体管100A同样，所以在此省略说明。
图4A及图4B所示的晶体管100C与晶体管100A的不同之处在于导电膜112的叠层结构、导电膜112的形状及绝缘膜110的形状。
晶体管100C的导电膜112包括绝缘膜110上的导电膜112_1、导电膜112_1上的导电膜112_2。例如，通过作为导电膜112_1使用氧化物导电膜，可以对绝缘膜110添加过剩氧。上述氧化物导电膜可以利用溅射法在含氧气的气氛下形成。作为上述氧化物导电膜，例如可以使用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物、包含铟和镓和锌的氧化物等。
如图4B所示，导电膜112_2通过开口143与导电膜106连接。通过在形成将成为导电膜112_1的导电膜之后形成开口143，可以得到图4B所示的形状。当将导电膜112_1用作氧化物导电膜时，通过采用导电膜112_2与导电膜106连接的结构，可以降低导电膜112与导电膜106的接触电阻。
晶体管100C的导电膜112及绝缘膜110具有锥形形状。更具体而言，导电膜112的下端部位于导电膜112的上端部的外侧。绝缘膜110的下端部位于绝缘膜110的上端部的外侧。另外，导电膜112的下端部形成在与绝缘膜110的上端部大致相同的位置上。
与导电膜112及绝缘膜110具有矩形形状的晶体管100A相比，由于绝缘膜116覆盖性更高，因此导电膜112及绝缘膜110形成具有锥形形状的晶体管100C是优选的。
晶体管100C的其他构成要素与上述晶体管100A相同，并具有相同的效果。
<1-5.半导体装置的制造方法>
接着，使用图5A至图5D、图6A至图6C以及图7A至图7C说明图2A至图2C所示的晶体管100A的制造方法的例子。注意，图5A至图5D、图6A至图6C以及图7A至图7C是说明晶体管100A的制造方法的沟道长度(L)方向及沟道宽度(W)方向的截面图。
首先，在衬底102上形成导电膜106。接着，在衬底102及导电膜106上形成绝缘膜104，在绝缘膜104上形成岛状氧化物半导体膜108i_0(参照图5A)。
导电膜106可以使用选自上述材料中的材料形成。在本实施方式中，作为导电膜106，利用溅射装置，形成厚度为50nm的钨膜和厚度为400nm的铜膜的叠层膜。
作为将成为导电膜106的导电膜的加工方法，可以利用湿蚀刻法和/或干蚀刻法。在本实施方式中，在将导电膜加工为导电膜106时，利用湿蚀刻法对铜膜进行蚀刻，然后利用干蚀刻法对钨膜进行蚀刻。
通过适当地利用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法、印刷法及涂敷法等，可以形成绝缘膜104。在本实施方式中，作为绝缘膜104，利用等离子体CVD装置形成厚度为400nm的氮化硅膜及厚度为50nm的氧氮化硅膜。
也可以在形成绝缘膜104之后，对绝缘膜104添加氧。作为对绝缘膜104添加的氧，也可以使用氧自由基、氧原子、氧原子离子、氧分子离子等。可以利用离子掺杂法、离子注入法、等离子体处理等添加氧。另外，也可以在绝缘膜104上形成抑制氧释放的膜之后，经过该膜对绝缘膜104添加氧。
上述抑制氧释放的膜可以使用包含铟、锌、镓、锡、铝、铬、钽、钛、钼、镍、铁、钴和钨中的一种或多种的导电膜或半导体膜来形成。
当利用等离子体处理添加氧时，通过利用微波使氧激发而产生高密度的氧等离子体，可以增加对绝缘膜104添加的氧量。
岛状氧化物半导体膜108i_0例如可以具有单层结构。优选的是，氧化物半导体膜108i_0具有第一氧化物半导体膜和第二氧化物半导体膜的叠层结构。在氧化物半导体膜108i_0具有叠层结构时，在形成第一氧化物半导体膜的情况下的衬底温度和氧流量比中的一个或两个优选比形成第二氧化物半导体膜的情况低。
具体而言，第一氧化物半导体膜的形成条件为如下：衬底温度为室温以上且低于150℃，优选为100℃以上且140℃以下，氧流量比高于0％且低于30％。此外，第二氧化物半导体膜的形成条件为如下：衬底温度为150℃以上且350℃以下，优选为160℃以上且200℃以下，氧流量比为30％以上且100％以下。
在上述条件下，可以层叠载流子密度互不相同的氧化物半导体膜。此外，更优选的是，在真空中连续地形成第一氧化物半导体膜及第二氧化物半导体膜，这是因为可以防止杂质在界面处被俘获。
当在加热的同时形成氧化物半导体膜108i_0时，可以提高氧化物半导体膜108的结晶性。但是，在作为衬底102使用大型玻璃衬底(例如，第六代至第十代)且形成氧化物半导体膜108时的衬底温度为200℃以上且300℃以下的情况下，衬底102有可能变形(应变或翘曲)。在使用大型玻璃衬底的情况下，通过在100℃以上且低于200℃的衬底温度下形成氧化物半导体膜108，可以抑制玻璃衬底的变形。
另外，需要进行溅射气体的高纯度化。例如，作为用作溅射气体的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，进一步优选为-120℃以下的高纯度气体，由此可以尽可能地防止水分等混入氧化物半导体膜。
在通过溅射法沉积氧化物半导体膜的情况下，优选使用低温泵等吸附式真空抽气泵对溅射装置的处理室进行抽气使处理室成为高真空状态(到5×10-7Pa至1×10-4Pa左右)以尽可能地去除被用作氧化物半导体膜的杂质的水等。尤其是，在溅射装置的待机模式的处理室内的相当于H2O的气体分子(相当于M/z为18的气体分子)的分压优选为1×10-4Pa以下，更优选为5×10-5Pa以下。
此外，第一氧化物半导体膜利用溅射法且使用In-Ga-Zn氧化物半导体靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])形成。形成第一氧化物半导体膜时的衬底温度为130℃，作为沉积气体使用流量为20sccm的氧气体和流量为180sccm的氩气体(氧流量比为10％)。
第二氧化物半导体膜利用溅射法且使用In-Ga-Zn氧化物半导体靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])形成。形成第二氧化物半导体膜时的衬底温度为170℃，作为沉积气体使用流量为60sccm的氧气体和流量为140sccm的氩气体(氧流量比为30％)。
此外，在上述例子中，通过改变第一氧化物半导体膜和第二氧化物半导体膜的衬底温度及氧流量比，形成载流子密度互不相同的氧化物半导体膜的叠层结构，但是该结构的形成方法不局限于上述例子。例如，可以在形成第一氧化物半导体膜时添加杂质元素来使第一氧化物半导体膜的载流子密度与第二氧化物半导体膜不同。该杂质元素的例子包括氢、硼、碳、氮、氟、磷、硫、氯、稀有气体等。
在上述元素中，作为对第一氧化物半导体膜添加的杂质元素，氮特别是优选的。例如，在形成第一氧化物半导体膜时，通过将氩气体及氮气体用作沉积气体，或者将氩气体及一氧化二氮气体用作沉积气体，可以对第一氧化物半导体膜添加氮。
在使用杂质元素以形成第一氧化物半导体膜的情况下，为了防止杂质元素混入到优选不被添加杂质元素的膜诸如第二氧化物半导体膜中，优选独立地设置用来形成第一氧化物半导体膜的处理室。
也可以在形成第一氧化物半导体膜之后，对第一氧化物半导体膜添加杂质元素。作为在形成第一氧化物半导体膜之后添加杂质元素的方法，例如可以举出掺杂处理或等离子体处理。
也可以在形成第一氧化物半导体膜及第二氧化物半导体膜之后，通过加热处理来实现第一氧化物半导体膜及第二氧化物半导体膜的脱氢化或脱水化。加热处理的温度典型地为150℃以上且低于衬底的应变点、250℃以上且450℃以下或者300℃以上且450℃以下。
可以在包含氦、氖、氩、氙、氪等稀有气体或氮的惰性气体气氛中进行加热处理。或者，也可以先在惰性气体气氛中进行加热，然后在氧气氛中进行加热。上述惰性气体气氛及上述氧气氛优选不包含氢、水等。处理时间可以是3分钟以上且24小时以下。
该加热处理可以使用电炉、RTA装置等。通过使用RTA装置，如果加热时间短，则可以在衬底的应变点以上的温度下进行加热处理。由此，可以缩短加热处理时间。
边对氧化物半导体膜进行加热边沉积该氧化物半导体膜，或者在形成氧化物半导体膜之后进行加热处理，由此，利用SIMS测得的氧化物半导体膜的氢浓度可以为5×1019atoms/cm3以下，1×1019atoms/cm3以下，5×1018atoms/cm3以下，1×1018atoms/cm3以下，5×1017atoms/cm3以下或者1×1016atoms/cm3以下。
接着，在绝缘膜104及氧化物半导体膜上形成绝缘膜110_0(参照图5B)。
作为绝缘膜110_0，可以使用等离子体增强化学气相沉积装置(PECVD装置或者简称为等离子体CVD装置)形成氧化硅膜或氧氮化硅膜。此时，作为源气体，优选使用包含硅的沉积气体及氧化性气体。包含硅的沉积气体的典型例子包括硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体，有氧、臭氧、一氧化二氮、二氧化氮等。
作为绝缘膜110_0，可以在如下条件下利用等离子体CVD装置形成缺陷量少的氧氮化硅膜：相对于沉积气体流量的氧化性气体流量大于20倍且小于100倍，或者为40倍以上且80倍以下；并且处理室内的压力低于100Pa，或为50Pa以下。
作为绝缘膜110_0，可以在如下条件形成致密的氧化硅膜或致密的氧氮化硅膜：将设置在等离子体CVD装置的抽成真空的处理室内的衬底保持在280℃以上且400℃以下的温度，将源气体引入处理室内而将处理室内的压力设定为20Pa以上且250Pa以下，优选为100Pa以上且250Pa以下，并且对设置在处理室内的电极供应高频功率。
可以通过使用微波的等离子体CVD法形成绝缘膜110_0。微波是指300MHz至300GHz的频率范围。在微波中，电子温度低，并且电子能量小。此外，在被供应的电力中，用于加速电子的电力的比例少，由此更多的电力能够用于分子的离解及电离。因此，能够使密度高的等离子体(高密度等离子体)激发。因此，等离子体对被沉积面及沉积物造成的损伤少，由此能够形成缺陷少的绝缘膜110_0。
另外，可以通过使用有机硅烷气体的CVD法形成绝缘膜110_0。作为有机硅烷气体，可以使用正硅酸乙酯(TEOS)(化学式：Si(OC2H5)4)、四甲基硅烷(TMS)(化学式：Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三(二甲氨基)硅烷(SiH(N(CH3)2)3)等含有硅的化合物。通过利用使用有机硅烷气体的CVD法，能够形成覆盖性高的绝缘膜110_0。
在本实施方式中，作为绝缘膜110_0，使用等离子体CVD装置形成厚度为100nm的氧氮化硅膜。
接着，在利用光刻工序在绝缘膜110_0的所希望的位置上形成掩模之后，对绝缘膜110_0的一部分及绝缘膜104的一部分进行蚀刻，由此形成到达导电膜106的开口143(参照图5C)。
为了形成开口143，可以使用湿蚀刻法和/或干蚀刻法。在本实施方式中，利用干蚀刻法形成开口143。
接着，以覆盖开口143的方式在导电膜106及绝缘膜110_0上形成导电膜112_0。例如在作为导电膜112_0使用金属氧化膜的情况下，在形成导电膜112_0时有时氧从导电膜112_0被添加到绝缘膜110_0(参照图5D)。
在图5D中，以箭头示意性地示出添加到绝缘膜110_0的氧。此外，以覆盖开口143的方式形成的导电膜112_0电连接于导电膜106。
当作为导电膜112_0使用金属氧化膜时，优选在包含氧气体的气氛下利用溅射法形成导电膜112_0。通过在包含氧气体的气氛下形成导电膜112_0，可以将氧适当地添加到绝缘膜110_0中。另外，作为导电膜112_0的形成方法，不局限于溅射法，也可以利用其他方法，例如ALD(Atomic Layer Deposition：原子层沉积)法。
在本实施方式中，作为导电膜112_0，利用溅射法形成包含In-Ga-Zn氧化物的100nm厚的IGZO膜(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])。另外，可以在形成导电膜112_0之前或之后对绝缘膜110_0进行氧添加处理。该氧添加处理可以与能够在形成绝缘膜104之后进行的氧添加处理同样地进行。
接着，利用光刻工序在导电膜112_0的所希望的位置上形成掩模140(参照图6A)。
接着，通过从掩模140的上方进行蚀刻，对导电膜112_0及绝缘膜110_0进行加工。在对导电膜112_0及绝缘膜110_0进行加工之后，去除掩模140。通过对导电膜112_0及绝缘膜110_0进行加工，形成岛状的导电膜112及岛状的绝缘膜110(参照图6B)。
在本实施方式中，使用干蚀刻法对导电膜112_0及绝缘膜110_0进行加工。
在导电膜112及绝缘膜110的加工中，有时不与导电膜112重叠的区域中的氧化物半导体膜的厚度变小。在其他情况下，在导电膜112及绝缘膜110的加工中，有时不与氧化物半导体膜重叠的区域中的绝缘膜104的厚度变小。在导电膜112_0及绝缘膜110_0的加工中，蚀刻剂或蚀刻气体(例如，氯等)有可能被添加到氧化物半导体膜中或者导电膜112_0或绝缘膜110_0的构成元素有可能被添加到氧化物半导体膜中。
接着，在绝缘膜104、氧化物半导体膜及导电膜112上形成绝缘膜116，由此与绝缘膜116接触的氧化物半导体膜的一部分成为第二区域108n。另外，与绝缘膜110接触的氧化物半导体膜的一部分成为第一区域108i。由此，形成包括第一区域108i及第二区域108n的氧化物半导体膜108(参照图6C)。
绝缘膜116可以使用从上述材料选择的材料形成。在本实施方式中，作为绝缘膜116，使用等离子体CVD装置形成100nm厚的氮氧化硅膜。当形成该氮氧化硅膜时，以220℃进行等离子体处理及沉积处理。该等离子体处理在沉积之前在如下条件下进行：将流量为100sccm的氩气体引入处理室内；将处理室内的压力设定为40Pa；对RF电源(27.12MHz)供应1000W的功率。该沉积处理的条件为如下：将流量为50sccm的硅烷气体、流量为5000sccm的氮气体以及流量为100sccm的氨气体引入处理室内；将处理室内的压力设定为100Pa；对RF电源(27.12MHz)供应1000W的功率。
当绝缘膜116包括氮氧化硅膜时，可以对与绝缘膜116接触的第二区域108n供应氮氧化硅膜中的氮或氢。此外，当形成绝缘膜116时的温度为上述温度时，可以抑制包含在绝缘膜110中的过剩氧释放到外部。
下面，在绝缘膜116上形成绝缘膜118(参照图7A)。
绝缘膜118可以使用从上述材料选择的材料形成。在本实施方式中，作为绝缘膜118，使用等离子体CVD装置形成300nm厚的氧氮化硅膜。
接着，在利用光刻工序在绝缘膜118的所希望的位置上形成掩模之后，对绝缘膜118的一部分及绝缘膜116的一部分进行蚀刻，由此形成到达第二区域108n的开口141a及141b(参照图7B)。
作为绝缘膜118及绝缘膜116的蚀刻方法，可以利用湿蚀刻法和/或干蚀刻法。在本实施方式中，利用干蚀刻法对绝缘膜118及绝缘膜116进行加工。
接着，以覆盖开口141a及141b的方式在第二区域108n及绝缘膜118上形成导电膜，且将该导电膜加工为所希望的形状，由此形成导电膜120a及120b(参照图7C)。
导电膜120a及120b可以使用从上述材料选择的材料形成。在本实施方式中，作为导电膜120a及120b，使用溅射装置形成包括50nm厚的钨膜和400nm厚的铜膜的叠层膜。
作为成为导电膜120a及120b的导电膜的加工方法，可以利用湿蚀刻法和/或干蚀刻法。在本实施方式中，在将导电膜加工为导电膜120a及120b时，利用湿蚀刻法对铜膜进行蚀刻，然后利用干蚀刻法对钨膜进行蚀刻。
通过上述工序可以制造图2A至图2C所示的晶体管100A。
注意，包括在晶体管100A的膜(绝缘膜、金属氧化膜、氧化物半导体膜、导电膜等)除了上述方法以外，可以通过溅射法、化学气相沉积(CVD)法、真空蒸镀法、脉冲激光沉积(PLD)法或ALD(原子层沉积)法形成。或者，可以通过涂敷法或印刷法形成。虽然溅射法及等离子体增强化学气相沉积(PECVD)法是成膜方法的典型例子，但是也可以使用热CVD法。作为热CVD法的例子，可以举出有机金属化学气相沉积(MOCVD)法。
通过热CVD法进行的沉积可以以如下方式来进行：通过将处理室内的压力设定为大气压或减压，源气体及氧化剂同时供应到处理室内，并在衬底附近或衬底上相互反应。如此，在沉积中没有产生等离子体，因此热CVD法具有不产生起因于等离子体损伤的缺陷的优点。
通过MOCVD法等热CVD法可以形成上述导电膜、绝缘膜、氧化物半导体膜、金属氧化膜等膜。例如，当形成In-Ga-Zn-O膜时，使用三甲基铟(In(CH3)3)、三甲基镓(Ga(CH3)3)及二甲基锌(Zn(CH3)2)。不局限于上述组合，也可以使用三乙基镓(Ga(C2H5)3)代替三甲基镓，并且可以使用二乙基锌(Zn(C2H5)2)代替二甲基锌。
在使用利用ALD法的沉积装置形成氧化铪膜时，使用如下两种气体：通过使包含溶剂和铪前体的液体(铪醇盐或四(二甲基酰胺)铪(TDMAH、Hf[N(CH3)2]4))或四(乙基甲基酰胺)铪等铪酰胺)气化而得到的源气体；以及被用作氧化剂的臭氧(O3)。
在使用利用ALD法的沉积装置形成氧化铝膜时，使用如下两种气体：通过使包含溶剂和铝前体的液体(三甲基铝(TMA、Al(CH3)3)等)气化而得到的源气体；以及被用作氧化剂的H2O。其它材料的例子包括三(二甲基酰胺)铝、三异丁基铝、铝三(2，2，6，6-四甲基-3，5-庚二酮)。
在使用利用ALD法的沉积装置形成氧化硅膜时，使六氯乙硅烷附着在被形成膜的面上，供应氧化性气体(O2或一氧化二氮)的自由基使其与附着物起反应。
在使用利用ALD法的沉积装置形成钨膜时，依次引入WF6气体和B2H6气体形成初始钨膜，然后使用WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
在使用利用ALD法的沉积装置形成氧化物半导体膜如In-Ga-Zn-O膜时，使用In(CH3)3气体和O3气体形成In-O层，使用Ga(CH3)3气体和O3气体形成Ga-O层，然后使用Zn(CH3)2气体和O3气体形成Zn-O层。注意，这些层的顺序不局限于上述例子。此外，也可以使用这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层或Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。
本发明的一个实施方式不局限于本实施方式中示出的晶体管包括氧化物半导体膜的例子。在本发明的一个实施方式中，晶体管不需要必须包括氧化物半导体膜。例如，晶体管的沟道区域、沟道区域附近、源区域或漏区域也可以使用包含Si(硅)、Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)等的材料形成。
注意，本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式2
在本实施方式中，示出能够用于本发明的一个实施方式的实施方式1所示的晶体管的变形例子。
在图4A和图4B所示的晶体管100C中，通过如下步骤可以如图45所示地在第一区域108i与第二区域108n之间设置区域108n_2：以在晶体管的沟道长度方向上的长度比绝缘膜110短的方式形成导电膜112，通过掺杂处理或等离子体处理添加杂质元素，或者进行加热处理。区域108n_2的导电率高于第一区域108i且低于第二区域108n。区域108n_2可以防止在半导体装置或显示装置工作时晶体管的漏极端部的电场强度局部性地增大。
注意，本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而实施。
实施方式3
在本实施方式中，对能够用于本发明的一个实施方式的氧化物半导体进行说明。
<2-1.氧化物半导体的组成>
氧化物半导体优选至少包含铟或锌。特别优选包含铟及锌。此外，优选包含铝、镓、钇或锡等。另外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种元素。
在此，考虑氧化物半导体为包含铟、元素M及锌的InMZnO的情况。元素M为铝、镓、钇或锡等。或者，元素M可以为硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等。注意，作为元素M有时可以组合使用上述元素的两个以上。
<结构>
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。非单晶氧化物半导体的例子包括CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形及七角形等晶格排列。另外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。即，使晶格排列畸变，因此可抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：在a-b面方向上的氧原子的排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等。
CAAC-OS有具有层状结晶结构(也称为叠层结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
在nc-OS中，微小的区域(例如其尺寸为1nm以上且10nm以下的区域，特别是其尺寸为1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间没有结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS根据分析方法中与a-like OS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体具有各种结构及各种特性。本发明的一个实施方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
<原子个数比>
下面，参照图8A至图8C对本发明的氧化物半导体所包含的铟、元素M及锌的原子个数比的优选的范围进行说明。注意，在图8A至图8C中，不示出氧原子的比例。将氧化物半导体所包含的铟、元素M及锌的原子个数比的各项分别称为[In]、[M]、[Zn]。
在图8A至图8C中，虚线表示[In]∶[M]∶[Zn]＝(1+α)∶(1-α)∶1的原子个数比(-1≤α≤1)的线、[In]∶[M]∶[Zn]＝(1+α)∶(1-α)∶2的原子个数比的线、[In]∶[M]∶[Zn]＝(1+α)∶(1-α)∶3的原子个数比的线、[In]∶[M]∶[Zn]＝(1+α)∶(1-α)∶4的原子个数比的线及[In]∶[M]∶[Zn]＝(1+α)∶(1-α)∶5的原子个数比的线。
点划线表示[In]∶[M]∶[Zn]＝5∶1∶β的原子个数比的(β≥0)的线、[In]∶[M]∶[Zn]＝2∶1∶β的原子个数比的线、[In]∶[M]∶[Zn]＝1∶1∶β的原子个数比的线、[In]∶[M]∶[Zn]＝1∶2∶β的原子个数比的线、[In]∶[M]∶[Zn]＝1∶3∶β的原子个数比的线及[In]∶[M]∶[Zn]＝1∶4∶β的原子个数比的线。
此外，图8A至图8C所示的[In]∶[M]∶[Zn]＝0∶2∶1的原子个数比及其附近值的氧化物半导体有具有尖晶石型结晶结构的倾向。
有时在氧化物半导体中，多个相(例如，二相或三相等)共存。例如，当原子个数比[In]∶[M]∶[Zn]接近0∶2∶1时，尖晶石型结晶结构和层状结晶结构的二相容易共存。当原子个数比[In]∶[M]∶[Zn]接近1∶0∶0时，方铁锰矿型结晶结构和层状结晶结构的二相容易共存。当在氧化物半导体中多个相共存时，可能在不同的结晶结构之间形成晶界。
图8A所示的区域A示出氧化物半导体所包含的铟、元素M及锌的原子个数比的优选范围的例子。
此外，铟的含量较高的氧化物半导体可以具有高载流子迁移率(电子迁移率)。因此，铟含量高的氧化物半导体的载流子迁移率比铟含量低的氧化物半导体高。
另一方面，氧化物半导体的铟含量及锌含量变低时，载流子迁移率变低。因此，当原子个数比为[In]∶[M]∶[Zn]＝0∶1∶0或其附近值时(例如，图8C中的区域C)，绝缘性变高。
因此，本发明的一个实施方式的氧化物半导体优选具有图8A的以区域A表示的原子个数比。在是上述原子个数比的情况下，容易得到载流子迁移率高且晶界少的叠层结构。
具有区域A的原子个数比，尤其是具有图8B所示的区域B的原子个数比的氧化物半导体很优异，这是因为该氧化物半导体容易成为CAAC-OS且具有较高的载流子迁移率。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中无法确认到明确的晶界，所以不容易发生起因于晶界的电子迁移率的降低。氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低。这意味着CAAC-OS具有较少的杂质及缺陷(氧缺陷等)。因此，具有CAAC-OS的氧化物半导体在物理上稳定。因此，具有CAAC-OS的氧化物半导体具有耐热性及高可靠性。
注意，区域B包括[In]∶[M]∶[Zn]＝4∶2∶3至4∶2∶4.1的原子个数比及其附近值。附近值包括[In]∶[M]∶[Zn]＝5∶3∶4的原子个数比。另外，区域B包括[In]∶[M]∶[Zn]＝5∶1∶6的原子个数比及其附近值以及[In]∶[M]∶[Zn]＝5∶1∶7的原子个数比及其附近值。
注意，氧化物半导体的性质不是唯一地由原子个数比决定的。即使在原子个数比相同的情况下，根据形成条件，氧化物半导体的性质也可以不同。例如，当使用溅射装置沉积氧化物半导体时，形成其原子个数比偏离靶材的原子个数比的膜。尤其是，根据沉积时的衬底温度，膜的[Zn]会小于靶材的[Zn]。因此，图示的区域都表示氧化物半导体倾向于具有特定特性的原子个数比，区域A至区域C的边界不严格。
[具有氧化物半导体的晶体管]
在此，对将上述氧化物半导体用于晶体管的情况进行说明。
注意，当将上述氧化物半导体用于晶体管时，可以减少晶界中的载流子散射等，因此晶体管可以具有高场效应迁移率高。另外，晶体管可以具有高可靠性。
优选将载流子密度低的氧化物半导体用于晶体管的沟道区域。为了降低氧化物半导体膜的载流子密度，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，使用其载流子密度低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3且为1×10-9/cm3以上的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有时具有较低的陷阱态密度。
被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成有沟道区域的晶体管的电特性不稳定。
为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。此外，为了降低氧化物半导体中的杂质浓度，优选降低相邻于氧化物半导体膜的膜中的杂质浓度。杂质的例子包括氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，形成缺陷能级。因此，将氧化物半导体中及氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS)测得的)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级且形成载流子。因此，包括包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选降低氧化物半导体中的碱金属或碱土金属的浓度。具体而言，将利用SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，由于产生作为载流子的电子且载流子密度增加，因此氧化物半导体容易被n型化。因此，将其半导体包括含有氮的氧化物半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度可以小于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应而成为水，因此有时形成氧缺陷。由于氢进入该氧缺陷，因此有时产生被用作载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，而产生被用作载流子的电子。因此，包括包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，将利用SIMS测得的氧化物半导体的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
当将杂质被充分降低的氧化物半导体用于晶体管的沟道区域时，可以使晶体管具有稳定的电特性。
<能带图>
接着，对该氧化物半导体采用双层结构或三层结构的情况进行说明。参照图9A至图9C对如下能带图进行说明：氧化物半导体S1、氧化物半导体S2和氧化物半导体S3的叠层结构、以及与该叠层结构接触的绝缘体的能带图；氧化物半导体S2和氧化物半导体S3的叠层结构、以及与该叠层结构接触的绝缘体的能带图；以及氧化物半导体S1和氧化物半导体S2的叠层结构的能带图、以及与该叠层结构接触的绝缘体的能带图。
图9A是包括绝缘体I1、氧化物半导体S1、氧化物半导体S2、氧化物半导体S3及绝缘体I2的叠层结构的厚度方向上的能带图的一个例子。图9B是包括绝缘体I1、氧化物半导体S2、氧化物半导体S3及绝缘体I2的叠层结构的厚度方向上的能带图的一个例子。图9C是包括绝缘体I1、氧化物半导体Si、氧化物半导体S2及绝缘体I2的叠层结构的厚度方向上的能带图的一个例子。注意，为了便于理解，能带图示出绝缘体I1、氧化物半导体S1、氧化物半导体S2、氧化物半导体S3及绝缘体I2各自的导带底的能级(Ec)。
氧化物半导体S1、氧化物半导体S3各自的导带底的能级比氧化物半导体S2更靠近真空能级。典型的是，氧化物半导体S2的导带底的能级与氧化物半导体S1、氧化物半导体S3各自的导带底的能级的差优选为0.15eV以上、0.5eV以上且2eV以下或者1eV以下。就是说，氧化物半导体S1、氧化物半导体S3各自的电子亲和势与氧化物半导体S2的电子亲和势的差优选为0.15eV以上、0.5eV以上且2eV以下或者1eV以下。
如图9A至图9C所示，在氧化物半导体S1至氧化物半导体S3各自的导带底的能级平缓地变化。换言之，导带底的能级连续地变化或者连续地接合。为了实现这种能带图，优选降低形成在氧化物半导体S1与氧化物半导体S2的界面或者氧化物半导体S2与氧化物半导体S3的界面的混合层的缺陷态密度。
具体而言，当氧化物半导体S1和氧化物半导体S2或者氧化物半导体S2和氧化物半导体S3包含氧之外的共同元素(主要成分)时，可以形成缺陷态密度低的混合层。例如，在氧化物半导体S2为In-Ga-Zn氧化物的情况下，作为氧化物半导体S1、氧化物半导体S3的每一个优选使用In-Ga-Zn氧化物、Ga-Zn氧化物、氧化镓等。
此时，氧化物半导体S2被用作载流子的主要路径。因为可以降低氧化物半导体S1与氧化物半导体S2的界面以及氧化物半导体S2与氧化物半导体S3的界面的缺陷态密度，所以界面散射对载流子传导的影响小，从而可以得到大通态电流。
在电子被陷阱能级俘获时，被俘获的电子像固定电荷那样动作，导致晶体管的阈值电压向正方向漂移。氧化物半导体S1、氧化物半导体S3可以使陷阱能级远离氧化物半导体S2。该结构可以防止晶体管的阈值电压向正方向上漂移。
作为氧化物半导体S1、氧化物半导体S3，使用其导电率比氧化物半导体S2充分低的材料。此时，氧化物半导体S2、氧化物半导体S2与氧化物半导体S1的界面以及氧化物半导体S2与氧化物半导体S3的界面主要被用作沟道区域。例如，作为氧化物半导体S1、氧化物半导体S3可以使用具有高绝缘性及在图8C中以区域C表示的原子个数比的氧化物半导体。注意，图8C所示的区域C表示[In]∶[M]∶[Zn]＝0∶1∶0及其附近值、1∶3∶2及其附近值以及1∶3∶4及其附近值的原子个数比。
尤其是，当作为氧化物半导体S2使用具有以区域A表示的原子个数比的氧化物半导体时，特别优选的是，作为氧化物半导体S1及氧化物半导体S3的每一个使用具有[M]/[In]为1以上，优选为2以上的原子个数比的氧化物半导体。另外，作为氧化物半导体S3，优选使用具有充分高的绝缘性以及[M]/([Zn]+[In])为1以上的原子个数比的氧化物半导体。
<2-2.将氧化物半导体用于晶体管的结构>
下面，对将氧化物半导体用于晶体管的结构进行说明。
注意，当氧化物半导体用于晶体管时，可以减少晶界中的载流子散射等，因此晶体管可以具有高场效应迁移率。另外，晶体管可以具有高可靠性。
优选将载流子密度低的氧化物半导体用于晶体管的沟道区域。例如，使用其载流子密度低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3且为1×10-9/cm3以上的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体的载流子发生源较少，所以可以降低载流子密度。因为高纯度本征或实质上高纯度本征的氧化物半导体具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成有沟道区域的晶体管的电特性不稳定。
为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。此外，为了降低氧化物半导体中的杂质浓度，优选降低相邻于氧化物半导体膜的膜中的杂质浓度。杂质的例子包括氢、氮、碱金属、碱土金属、铁、镍、硅等。
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，形成缺陷能级。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS)测得的)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级且形成载流子。因此，包括包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选降低氧化物半导体中的碱金属或碱土金属的浓度。具体而言，将形成氧化物半导体：利用SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，由于产生作为载流子的电子且载流子密度增加，因此氧化物半导体容易被n型化。因此，将其半导体包括含有氮的氧化物半导体的晶体管容易具有常开启特性。因此，优选尽可能地减少氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度可以小于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应而成为水，因此有时形成氧缺陷。由于氢进入该氧缺陷，因此有时产生被用作载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，而产生被用作载流子的电子。因此，包括包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，将利用SIMS测得的氧化物半导体的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
当将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域时，可以使晶体管具有稳定的电特性。
氧化物半导体膜的能隙优选为2eV以上、2.5eV以上或3eV以上。
氧化物半导体膜的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且60nm以下。
在氧化物半导体膜是In-M-Zn氧化物的情况下，用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子个数比优选为In∶M∶Zn＝1∶1∶0.5、In∶M∶Zn＝1∶1∶1、In∶M∶Zn＝1：1∶1.2、In∶M∶Zn＝2∶1∶1.5、In∶M∶Zn＝2∶1∶2.3、In∶M∶Zn＝2∶1∶3、In∶M∶Zn＝3∶1∶2、In∶M∶Zn＝4∶2∶4.1、In∶M∶Zn＝5∶1∶7等。
注意，所形成的氧化物半导体膜中的金属元素的原子个数比各自可以在±40％左右的范围内从上述溅射靶材中的金属元素的原子个数比变动。例如，当使用原子个数比为In∶Ga∶Zn＝4∶2∶4.1的溅射靶材时，氧化物半导体膜的In、Ga和Zn的原子个数比也可以大致为4∶2∶3。当使用In、Ga和Zn的原子个数比为5∶1∶7的溅射靶材时，所形成的氧化物半导体膜的In、Ga和Zn的原子个数比也可以大致为5∶1∶6。
<2-3.氧化物半导体的结构>
以下，对可用于本发明的一个实施方式所公开的晶体管的Cloud-AlignedComposite氧化物半导体(CAC-OS)的构成进行说明。
CAC-OS例如具有包含在氧化物半导体中的元素不均匀地分布的构成。包含不均匀地分布的元素的各材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且2nm以下或近似的尺寸。注意，在下面也将在氧化物半导体中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克(mosaic)状或补丁(patch)状。该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且2nm以下或近似的尺寸。
氧化物半导体优选至少包含铟。尤其是，优选包含铟及锌。此外，也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
例如，在CAC-OS中，具有CAC构成的In-Ga-Zn氧化物(尤其可以将这种In-Ga-Zn氧化物称为CAC-IGZO)具有材料分成铟氧化物(InOX1(X1为大于0的实数))或铟锌氧化物(InX2ZnY2Oz2(X2、Y2及Z2为大于0的实数))以及镓氧化物(GaOX3(X3为大于0的实数))或镓锌氧化物(GaX4ZnY4Oz4(X4、Y4及Z4为大于0的实数))等而形成马赛克状的构成。而且，形成马赛克状的InOX1或InX2ZnY2Oz2均匀地分布在膜中。该构成也被称为云状构成。
换言之，CAC-OS是具有以GaOX3为主要成分的区域和以InX2ZnY2Oz2或InOX1为主要成分的区域混在一起的构成的复合氧化物半导体。在本说明书中，例如，当第一区域的In对元素M的原子个数比大于第二区域的In对元素M的原子个数比时，第一区域的In浓度高于第二区域。
注意，IGZO也是包含In、Ga、Zn及O的化合物的通称。作为IGZO的典型例子，可以举出以InGaO3(ZnO)m1(m1为自然数)和以In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1，m0为任意数)表示的结晶性化合物。
上述结晶性化合物具有单晶结构、多晶结构或CAAC结构。CAAC结构是多个IGZO的纳米晶具有c轴取向性且在a-b面上以不取向的方式连接的结晶结构。
另一方面，CAC-OS与氧化物半导体的材料构成有关。在包含In、Ga、Zn及O的CAC-OS的材料构成中，CAC-OS的一部分中观察到以Ga为主要成分的纳米粒子状区域，CAC-OS的一部分中观察到以In为主要成分的纳米粒子状区域。这些纳米粒子状区域无规律地分散而形成马赛克状。因此，在CAC-OS中，结晶结构是次生因素。
CAC-OS不包含原子个数比不同的两种以上的膜的叠层结构。例如，不包含包括以In为主要成分的膜与以Ga为主要成分的膜的两层结构。
有时观察不到以GaOX3为主要成分的区域与以InX2ZnY2Oz2或InOX1为主要成分的区域之间的明确的边界。
在CAC-OS中包含选自铝、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种以代替镓的情况下，CAC-OS的一部分中观察到以被选择的金属元素为主要成分的纳米粒子状区域，CAC-OS的一部分中观察到以In为主要成分的纳米粒子状区域，并且，在CAC-OS中，这些纳米粒子状区域无规律地分散而形成马赛克状。
CAC-OS例如可以通过在对衬底不进行意图性的加热的条件下利用溅射法来形成。在利用溅射法形成CAC-OS的情况下，作为沉积气体，可以使用选自惰性气体(典型的是氩)、氧气体和氮气体中的一种或多种。沉积时的沉积气体的总流量中的氧气体的流量比越低越好，例如，氧气体的流量比优选为0％以上且低于30％，更优选为0％以上且10％以下。
CAC-OS具有如下特征：通过根据X射线衍射(XRD)测定法之一的out-of-plane法利用θ/2θ扫描进行测定时，观察不到明确的峰值。也就是说，根据X射线衍射，可知在测定区域中没有a-b面方向及c轴方向上的取向。
在通过照射束径为1nm的电子束(也称为纳米电子束)而取得的CAC-OS的电子衍射图案中，观察到亮度高的环状区域以及在该环状区域内的多个亮点。由此，根据电子衍射图案，可知CAC-OS的结晶结构具有在平面方向及截面方向上没有取向的nc(nanocrystal)结构。
例如根据能量分散型X射线分析法(EDX：Energy Dispersive X-rayspectroscopy)面分析图像，确认到：具有CAC构成的In-Ga-Zn氧化物具有以GaOX3为主要成分的区域及以InX2ZnY2Oz2或InOX1为主要成分的区域不均匀地分布而混合的结构。
CAC-OS具有与金属元素均匀地分布的IGZO化合物不同的结构，并具有与IGZO化合物不同的性质。换言之，在CAC-OS中，以GaOX3等为主要成分的区域及以InX2ZnY2Oz2或InOX1为主要成分的区域互相分离以形成马赛克状。
以InX2ZnY2Oz2或InOX1为主要成分的区域的导电性高于以GaOX3等为主要成分的区域。换言之，当载流子流过以InX2ZnY2Oz2或InOX1为主要成分的区域时，呈现氧化物半导体的导电性。因此，当以InX2ZnY2Oz2或InOX1为主要成分的区域在氧化物半导体中以云状分布时，可以实现高场效应迁移率(μ)。
另一方面，以GaOX3等为主要成分的区域的绝缘性高于以InX2ZnY2Oz2或InOX1为主要成分的区域。换言之，当以GaOX3等为主要成分的区域在氧化物半导体中分布时，可以抑制泄漏电流而实现良好的开关工作。
因此，当将CAC-OS用于半导体元件时，通过起因于GaOX3等的绝缘性及起因于InX2ZnY2Oz2或InOX1的导电性的互补作用可以实现大通态电流(Ion)及高场效应迁移率(μ)。
包括CAC-OS的半导体元件具有高可靠性。因此，CAC-OS适用于显示器等各种半导体装置。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
实施方式4
因为可以对绝缘膜110添加过剩氧，并且可以使氧扩散到氧化物半导体膜108的第一区域108i中，所以将氧化物导电体适用于本发明的一个实施方式的晶体管100所包括的导电膜112。此时，有可能减少包括氧氮化硅膜的绝缘膜110中的缺陷。在本实施方式中，对将氧化物导电体用于导电膜112时的绝缘膜110中的缺陷进行说明。
氧氮化硅膜中的缺陷影响到在对氧氮化硅膜的上下的膜之间施加电场时产生的泄漏电流。因此，当制造在氧氮化硅膜上具有金属膜的Metal-Oxide-Silicon(MOS)样品和在氧氮化硅膜上具有氧化物导电体的MOS样品，对上述MOS样品的氧氮化硅膜的泄漏电流进行测量时，可以获得有关氧氮化硅膜中的缺陷的数据。
为了对将氧化物导电体用于导电膜112时的绝缘膜110中的缺陷进行评价，准备两个样品，即，第一MOS样品317和第二MOS样品318。在第一MOS样品317中，在添加有赋予P型导电型的杂质的硅衬底上形成有厚度为10nm的氧氮化硅膜，在氧氮化硅膜上形成有金属膜。
在第二MOS样品318中，在添加有赋予P型导电型的杂质的硅衬底上形成有厚度为10nm的氧氮化硅膜，在氧氮化硅膜上形成有氧化物导电膜，在氧化物导电膜上形成有金属膜。
各金属膜使用厚度为30nm的氮化钛、其上的厚度为135nm的钨和其上的厚度为200nm的铝形成。氧化物导电膜利用溅射法且使用In-Ga-Zn氧化物靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])在包含氧气体(100％)的气氛下形成。
在高电场区域中，流过氧氮化硅膜的电流主要为Fowler-Nordheim(福勒-诺德海姆：F-N)电流。F-N电流以算式1的JFN表示。
[算式1]
Figure BDA0001769324840000661
通过标绘出从算式1获得的ln(J/E2)和1/E来得到直线。在具有深缺陷能级的情况下，F-N标绘的一部分与直线偏离。该与直线偏离的区域被称为ledge区域，其起因于F-N电流的电子被深缺陷能级俘获的过程。具体而言，被俘获的电子形成固定电荷，而引起I-V曲线的平行漂移，由此形成ledge区域。可以根据该平行漂移量估计出被俘获的电荷密度。
图10A示出MOS结构中的metal区域310、oxide区域311、silicon区域312的能带图。
在是第一MOS样品317和第二MOS样品318的每一个的情况下，相当于oxide区域311的膜是氧氮化硅膜。在是第一MOS样品317的情况下，相当于metal区域310的膜是金属膜，在是第二MOS样品318的情况下，相当于metal区域310的膜是氧化物导电膜和其上的金属膜。
在对氧氮化硅膜的上下的膜之问施加电压时，如图10A所示，在oxide区域311中产生从metal区域310到陷阱314的电子的注入315。
可以从算式2、算式3和电荷注入前后的I-V曲线漂移量(ΔVg)估计出陷阱电荷密度(Qt(t))及陷阱电荷重心位置316
Figure BDA0001769324840000673
，上述算式2是设想正电荷被陷阱能级俘获的情况的算式，并且上述算式3是设想负电荷被陷阱能级俘获的情况的算式。在算式2中，tox表示oxide区域311的厚度。
[算式2]
Figure BDA0001769324840000671
[算式3]
Figure BDA0001769324840000672
在此，oxide区域311中的陷阱电荷重心位置316以离与silicon区域312的界面之间的距离表示。此外，可以从陷阱电荷密度的电荷注入时间依赖性算出oxide区域311中的总陷阱电荷的面密度(surface density of the total trapped charge)。
图10B示出如此获得的oxide区域中的总陷阱电荷的面密度，图10C示出陷阱电荷重心位置。该结果表示，第二MOS样品318的氧氮化硅膜的总陷阱电荷的面密度比第一MOS样品317低。并且，第二MOS样品318的陷阱电荷重心位置316与第一MOS样品317相比更远离电极。
在F-N标绘(参照图11A)中，在第一MOS样品317的测量结果中观察的ledge区域321在第二MOS样品318的测量结果中观察不到。图11A的纵轴表示ln(J/E2)[A/MV2]，这相当于每单位面积的泄漏电流。从图10A至图10C以及图11A和图11B可知，因为在氧氮化硅膜上形成有氧化物导电膜，所以在第二MOS样品318中，氧氮化硅膜中的陷阱电荷密度(被深缺陷能级俘获的电子的密度)得到降低。
图11B示意性地示出第一MOS样品317和第二MOS样品318的结构。各样品包括硅319、氧氮化硅膜326以及金属膜325。第二MOS样品318还包括氧化物导电膜313。在氧氮化硅膜326上形成有金属膜325的第一MOS样品317中，氧氮化硅膜326中的陷阱电荷327的重心位置328大致位于氧氮化硅膜326的中央，这表示缺陷有可能均匀地存在于氧氮化硅膜326中(参照图11B)。相比之下，在使用氧化物导电膜313的情况下，陷阱电荷327的重心位置329接近硅319与氧氮化硅膜326的界面，陷阱电荷密度也低。从上述结果可知，由于氧化物导电膜313的形成，而氧氮化硅膜326的接近氧化物导电膜313的区域中的缺陷密度得到降低。
由此可知，通过将氧化物导电体用于本发明的一个实施方式的晶体管100中的导电膜112可以降低绝缘膜110的缺陷密度。
实施方式5
在本实施方式中，说明在350℃的衬底温度下形成氧氮化硅膜将其用于绝缘膜110时的晶体管100的特性。
被用作本发明的一个实施方式的晶体管100的栅极绝缘膜的绝缘膜110优选具有如下特征：缺陷少；对氧化物半导体膜108造成的损伤少；以及对氧化物半导体膜108供应过剩氧。
在实施方式1中，作为被用作本发明的一个实施方式的晶体管100的栅极绝缘膜的绝缘膜110，使用利用等离子体增强化学气相沉积法形成的氧氮化硅膜。如实施方式1所示，过剩氧添加到以较低的温度形成的氧氮化硅膜的空隙中，更多的过剩氧可以被吸收或者供应到氧化物半导体膜。
以较高的温度形成的氧氮化硅膜可以具有高膜密度，即具有较少的缺陷。于是，为了提高可靠性，使绝缘膜110具有通过如下方法形成的膜的叠层结构是有效的：在氧化物半导体膜108所具有的第一区域108i上，在350℃的衬底温度下形成氧氮化硅膜且在220℃的衬底温度下形成氧氮化硅膜。
在考虑到具有叠层结构的绝缘膜110的生产率的情况下，优选在相同温度下形成各叠层膜。
图12A示出对氧氮化硅膜的湿蚀刻速率进行比较的结果。在样品351和样品352的每一个中，在玻璃上形成氧氮化硅膜。形成样品351时的衬底温度为220℃，形成样品352时的衬底温度为350℃。
在样品351和样品352的每一个中，利用使用包含20sccm的SiH4和3000sccm的N2O的气体的等离子体CVD法形成氧氮化硅膜。沉积压力为200Pa，沉积电力为100W。在湿蚀刻中，作为溶液使用HF(0.5％)，将温度设定为室温。
如图12A所示，样品352的蚀刻速率更小。由此可知，与在220℃的衬底温度下形成的氧氮化硅膜相比，在350℃的衬底温度下形成的氧氮化硅膜可以更致密。
图12B示出利用FT-IR测量的氧氮化硅膜的比较结果。在样品353和样品354的每一个中，在硅片上形成氧氮化硅膜。在是样品353的情况下，形成时的衬底温度为220℃，在是样品354的情况下，形成时的衬底温度为350℃。图12B中的位于波数1050cm-1处的与纵轴平行的虚线357表示起因于Si-O键合的波数。
在样品353和样品354的每一个中，利用使用包含20sccm的SiH4和3000sccm的N2O的气体的等离子体CVD法形成氧氮化硅膜。沉积压力为200Pa，沉积电力为100W。
如图12B所示，样品354的Si-O的键合密度比样品353稍微大。由此可知，与在220℃的衬底温度下形成的氧氮化硅相比，在350℃的衬底温度下形成的氧氮化硅膜可以更致密。
图12C示出利用ESR法对氧氮化硅膜的氮氧化物(NOx)浓度进行比较的结果。纵轴表示自旋密度。在样品355和样品356的每一个中，在玻璃上形成厚度为10nm的氧化物半导体膜，形成厚度为20nm的氧氮化硅膜，其上形成厚度为100nm的氧化物导电膜。注意，在ESR测量之前去除氧化物导电膜。
在样品355中，氧氮化硅膜在220℃的衬底温度下形成，在样品356中，氧氮化硅膜在350℃的衬底温度下形成。在样品355和样品356的每一个中，在包含氩气体(90％)和氧气体(10％)的气氛下，利用使用In-Ga-Zn氧化物靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])的溅射法以130℃的衬底温度形成氧化物半导体膜。利用使用包含20sccm的SiH4和3000sccm的N2O的气体的等离子体CVD法形成各氧氮化硅膜。沉积压力为200Pa，沉积电力为100W。各氧化物导电膜利用使用In-Ga-Zn氧化物靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])的溅射法形成。
图12C示出形成氧氮化硅膜之后以及去除上述氧化物导电膜之后的来源于氮氧化物(NOx)的自旋密度[spins/cm3]。如图12C所示，与在220℃的衬底温度下形成的情况相比，在350℃的衬底温度下形成氧氮化硅膜时，可以形成氮氧化物(NOx)浓度更低的氧氮化硅膜。
从上述结果可知，优选将在350℃的衬底温度下形成的密度高、缺陷少且氮氧化物(NOx)浓度低的氧氮化硅膜用于绝缘膜110。但是，如图43A所示，在将以350℃的衬底温度形成的氧氮化硅膜用于绝缘膜110时，氧化物半导体膜108电阻有可能降低。
为了避免上述氧化物半导体膜108的电阻降低，可以采用如下方法。一个方法是在形成绝缘膜110之后使用等离子体CVD装置进行氧等离子体处理361的方法(参照图13A)。另一个方法是在形成绝缘膜116之后进行加热处理的方法(参照图13B)。通过上述处理，可以促进对于氧化物半导体膜108的过剩氧362的供应。尤其优选的是，利用上述处理的两者。
作为在形成绝缘膜110之后使用等离子体CVD装置进行的氧等离子体处理361，例如可以利用将在实施例1中示出的方法。在形成绝缘膜116之后进行的加热处理例如可以在氮气氛下以350℃进行1小时。
图14A和图14B示出为了证明形成绝缘膜116之后进行的加热处理是对氧化物半导体膜添加氧有效的而进行的实验的结果。在本实验中使用的各样品中，在玻璃衬底上形成厚度为100nm的氧化物半导体膜，在其上形成厚度为100nm的氧氮化硅膜，在其上形成厚度为100nm的氧化物导电膜，在其上形成厚度为100nm的氮化硅膜。
在包含氩气体(90％)和氧气体(10％)的气氛下，利用使用In-Ga-Zn氧化物靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])的溅射法以130℃的衬底温度形成各氧化物半导体膜。
在220℃的衬底温度下，利用等离子体CVD法以具有在不同条件下形成的两个层的叠层结构的方式形成各氧氮化硅膜。第一条件为如下：使用包含50sccm的SiH4和2000sccm的N2O的气体，沉积压力为20Pa，沉积电力为100W。在第一条件下形成的氧氮化硅膜具有30nm的厚度。该氧氮化硅膜中的NOx的量较少。第二条件为如下：使用包含160sccm的SiH4和4000sccm的N2O的气体，沉积压力为200Pa，沉积电力为1500W。在第二条件下形成的氧氮化硅膜具有70nm的厚度。
以具有在不同条件下使用In-Ga-Zn氧化物靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])形成的两个层的叠层结构的方式形成各氧化物导电膜。第一条件为如下：利用溅射法，使用18O气体(100％)的气氛，将衬底温度设定为170℃。在第一条件下形成的氧化物导电膜具有10nm的厚度。第二条件为如下：利用溅射法，使用氩气体(90％)和18O气体(10％)的气氛，将衬底温度设定为170℃。在第二条件下形成的氧化物导电膜具有90nm的厚度。
在如下条件下形成氮化硅膜：将衬底温度设定为220℃；将流量为50sccm的硅烷气体、流量为5000sccm的氮气体和流量为100sccm的氨气体引入到处理室内；压力为200Pa；在设置于等离子体CVD装置内的平行平板型电极之间供应1000W的RF电力。
样品365不进行加热处理而完成，样品366在氮气氛下以250℃的温度进行加热处理而完成，样品367在氮气氛下以350℃的温度进行加热处理而完成。
图14A及图14B示出利用SIMS对样品365、样品366、样品367的18O浓度分布进行分析的结果。在样品365、样品366、样品367的每一个中，18O只在形成氧化物导电膜时使用，所以如果其他膜中的18O浓度较高，则18O有可能从氧化物导电膜扩散。边从衬底向膜表面进行挖掘边进行SIMS分析，来得到分布。
在图14A及图14B的每一个中，横轴表示离样品的表面的深度，纵轴表示检测出氧化物导电膜368、氧氮化硅膜369和氧化物半导体膜370中的18O而得到的SIMS的信号。图14A示出对氧氮化硅膜369的18O浓度进行定量的结果。图14B示出对氧化物半导体膜370的18O浓度进行定量的结果。
从图14A及图14B的结果可知，当在形成氮化硅膜之后进行加热处理时，可以增大从氧氮化硅膜扩散到氧化物半导体膜的氧量。
图14C示出以调查为了对氧化物半导体膜有效地添加氧在哪个工序中应该进行加热处理而进行的实验的结果。
在本实验中使用的样品中，在石英衬底上形成厚度为40nm的氧化物半导体膜，在其上形成厚度为150nm的氧氮化硅膜，在其上形成厚度为100nm的氧化物导电膜，在其上形成厚度为100nm的氮化硅膜。在图14C中，横轴表示形成工序，纵轴表示上述氧化物半导体膜的电阻。以下示出形成工序。
首先，在衬底上形成氧化物半导体膜(工序A)。氧化物半导体膜的形成条件与样品365至样品367相同。在该工序A之后测量氧化物半导体膜的电阻。
接着，在氧化物半导体膜上形成氧氮化硅膜(工序B)。在350℃的衬底温度下，利用使用包含20sccm的SiH4和3000sccm的N2O的气体的等离子体CVD法形成氧氮化硅膜。沉积压力为200Pa，沉积电力为100W。在该工序B之后测量氧化物半导体膜的电阻。
接着，在氮气氛下以350℃进行加热处理(工序C)。在该工序C之后测量氧化物半导体膜的电阻。
接着，以350℃的衬底温度进行氧等离子体处理(工序D)。在如下条件下进行250秒的氧等离子体处理：将流量为3000sccm的氧引入到处理室内，将压力设定为40Pa，在设置于等离子体CVD装置内的平行平板型电极之间供应3000W的RF电力。在该工序D之后测量氧化物半导体膜的电阻。
接着，形成氧化物导电膜(工序E)。氧化物导电膜的形成条件与样品365至样品367相同。在该工序E之后测量氧化物半导体膜的电阻。
接着，形成氮化硅膜(工序F)。氮化硅膜的形成条件与样品365至样品367相同。在该工序F之后测量氧化物半导体膜的电阻。
接着，在氮气氛下以250℃进行加热处理(工序G1)。在该工序G1之后测量氧化物半导体膜的电阻。另外，在氮气氛下以350℃的温度对其他样品进行加热处理代替以250℃进行加热处理(工序G2)。在该工序G2之后测量氧化物半导体膜的电阻。
在图14C中，从工序A至工序G1或工序G2之后测量的各氧化物半导体膜的电阻可知，氧化物半导体膜的电阻在氧氮化硅的形成工序中下降，并在形成氮化硅膜之后以350℃进行加热处理时大幅度地增高。此外，工序A和工序G2之后的氧化物半导体膜的电阻大于电阻测量装置的测量上限的4.0×107Ω。
由此可知：当在形成氮化硅膜之后以350℃进行加热处理时，促进过剩氧的供应。图14A及图14B所示的通过SIMS分析的18O的浓度也表示这促进过剩氧的供应。
当在形成氧氮化硅膜之后进行氧等离子体处理且在形成氮化硅膜之后以350℃进行加热处理时，将以350℃形成的氧氮化硅膜用于绝缘膜110的晶体管100的可靠性相等于如下晶体管100的可靠性，在该晶体管100中，在350℃的衬底温度下形成氧氮化硅膜，接着在220℃的衬底温度下形成氧氮化硅膜以便形成绝缘膜110。注意，此时，通过将在实施例1中说明偏压-热应力测试测量可靠性。
就是说，只要进行对氧化物半导体膜108供应充分的过剩氧的处理，就可以将在350℃的衬底温度下形成的密度高且缺陷密度低的氧氮化硅膜用于绝缘膜110。此时，可以改善生产率。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式6
在本实施方式中，使用图15、图16、图17、图18、图19和图20对包括在前面的实施方式中说明的晶体管的显示装置的例子进行说明。
图15是示出显示装置的一个例子的俯视图。图15所示的显示装置700包括：设置在第一衬底701上的像素部702；设置在第一衬底701上的源极驱动电路部704及栅极驱动电路部706；以围绕像素部702、源极驱动电路部704及栅极驱动电路部706的方式设置的密封剂712；以及以与第一衬底701对置的方式设置的第二衬底705。由密封剂712密封第一衬底701及第二衬底705。也就是说，像素部702、源极驱动电路部704及栅极驱动电路部706被第一衬底701、密封剂712及第二衬底705密封。虽然在图15中未图示，但是在第一衬底701与第二衬底705之间设置有显示元件。
在显示装置700中，与在第一衬底701上并由密封剂712围绕的区域不同的区域中设置有电连接于像素部702、源极驱动电路部704及栅极驱动电路部706的FPC(Flexibleprinted circuit：柔性印刷电路)端子部708。另外，FPC716连接于FPC端子部708，并且从FPC716对像素部702、源极驱动电路部704及栅极驱动电路部706供应各种信号等。另外，信号线710连接到像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708。通过信号线710，各种信号等从FPC716供应到像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708。
也可以在显示装置700中设置多个栅极驱动电路部706。显示装置700的结构不局限于这里示出的将源极驱动电路部704及栅极驱动电路部706形成在与像素部702相同的第一衬底701上的例子。例如，可以只将栅极驱动电路部706形成在第一衬底701上，或者可以只将源极驱动电路部704形成在第一衬底701上。此时，也可以将其上形成有源极驱动电路或栅极驱动电路等的衬底(例如，使用单晶半导体膜或多晶半导体膜形成的驱动电路衬底)形成于第一衬底701上。另外，对另行准备的驱动电路衬底的连接方法没有特别的限制，而可以使用COG(Chip On Glass：玻璃覆晶封装)方法、引线键合方法等。
显示装置700所包括的像素部702、源极驱动电路部704及栅极驱动电路部706包括多个晶体管。
显示装置700可以包括各种元件。作为该元件的例子，例如可以举出电致发光(EL)元件(包含有机物及无机物的EL元件、有机EL元件、无机EL元件、LED等)、发光晶体管元件(根据电流发光的晶体管)、电子发射元件、液晶元件、电子墨水元件、电泳元件、电湿润(electrowetting)元件、等离子体显示面板(PDP)、MEMS(微电子机械系统)、显示器(例如光栅光阀(6LV)、数字微镜设备(DMD)、数码微快门(DMS)元件、干涉调制(IMOD)元件等)、压电陶瓷显示器等。
包括EL元件的显示装置的一个例子是EL显示器。包括电子发射元件的显示装置的例子包括场致发射显示器(FED)及SED方式平面型显示器(SED：Surface-conductionElectron-emitter Display：表面传导电子发射显示器)等。包括液晶元件的显示装置的一个例子是液晶显示器(透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)。包括电子墨水元件或电泳元件的显示装置的一个例子是电子纸。在半透射式液晶显示器或反射式液晶显示器中，像素电极的一部分或全部被用作反射电极，即可。例如，使像素电极的一部分或全部包含铝、银等，即可。此时，也可以将SRAM等存储电路设置在反射电极下，由此进一步降低功耗。
作为显示装置700的显示方式，可以采用逐行扫描方式或隔行扫描方式等。另外，当进行彩色显示时在像素中控制的颜色要素不局限于三种颜色：R、G和B(R表示红色，G表示绿色，B表示蓝色)。例如，可以使用R像素、G像素、B像素及W(白色)像素的四个像素。或者，如PenTile排列，也可以由R、G和B中的两个颜色构成一个颜色要素。根据颜色要素两个颜色可以不同。或者可以对RGB追加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种或多种颜色。另外，在各个颜色要素的点之间，显示区域的大小可以不同。所公开的发明的一个实施方式不局限于彩色显示装置，而也可以将所公开的发明应用于黑白显示的显示装置。
为了得到将白色光(W)用于背光(有机EL元件、无机EL元件、LED、荧光灯等)的全彩色显示装置，也可以使用着色层(也称为滤光片)。例如可以适当地组合红色(R)着色层、绿色(G)着色层、蓝色(B)着色层、黄色(Y)着色层等。通过使用着色层，可以与没有着色层的情况相比进一步提高颜色再现性。此时，也可以通过设置包括着色层的区域和没有着色层的区域，将没有着色层的区域中的白色光直接用于显示。通过部分地设置没有着色层的区域，有时可以减少着色层所导致的明亮图像的亮度降低，减少20％至30％左右的功耗。在使用有机EL元件或无机EL元件等自发光元件进行全彩色显示时，也可以从具有各发光颜色的元件发射R、G、B、Y、W。通过使用自发光元件，有时与使用着色层的情况相比进一步减少功耗。
作为彩色化的方式，可以使用如下方式中的任何方式：经过滤色片将述白色光的一部分转换为红色、绿色及蓝色的上述滤色片方式；使用红色光、绿色光及蓝色光的三色方式以及将蓝色光的一部分转换为红色光或绿色光的颜色转换方式或量子点方式。
在本实施方式中，使用图16、图17及图18说明作为显示元件包括液晶元件的结构以及作为显示元件包括EL元件的结构。图16及图17都是沿着图15的点划线Q-R的截面图，并示出作为显示元件包括液晶元件的结构。图18是沿着图15的点划线Q-R的截面图，并示出作为显示元件包括EL元件的结构。
下面，首先说明图16、图17及图18所示的共同部分，接着说明不同的部分。
<3-1.显示装置的共同部分>
图16、图17及图18所示的显示装置700包括：引绕布线部711；像素部702；源极驱动电路部704；FPC端子部708；以及密封剂712。引绕布线部711包括信号线710。像素部702包括晶体管750及电容器790。源极驱动电路部704包括晶体管752。
晶体管750及晶体管752都具有与图3A和图3B所示的晶体管100B同样的结构。晶体管750及晶体管752也可以都具有上述实施方式所示的其他晶体管中的任何晶体管的结构。
在本实施方式中使用的晶体管包括高度纯化且氧缺陷的形成被抑制的氧化物半导体膜。该晶体管可以具有小关态电流。因此，可以延长图像信号等电信号的保持时间，在开启状态下将写入间隔设定为较长。因此，可以降低刷新工作的频度，因此抑制功耗。
另外，在本实施方式中使用的晶体管可以具有较高的场效应迁移率，因此能够进行高速工作。例如，在包括这种能够进行高速工作的晶体管的液晶显示装置中，可以在一个衬底上形成像素部的开关晶体管及驱动电路部中的驱动晶体管。也就是说，因为作为驱动电路不需要另行使用由硅片等形成的半导体装置，所以可以缩减半导体装置的构成要素的个数。另外，通过在像素部中使用能够进行高速工作的晶体管，可以提供高品质的图像。
电容器790包括下部电极和上部电极。下部电极通过对与晶体管750的将成为被用作第一栅电极的导电膜相同的导电膜进行加工而形成。上部电极通过对将成为被用作晶体管750的源电极及漏电极或第二栅电极的导电膜的导电膜进行加工而形成。在下部电极与上部电极之间设置有：通过将成为晶体管750的被用作第一栅极绝缘膜的绝缘膜的形成工序形成的绝缘膜；以及通过将成为晶体管750上的被用作保护绝缘膜的绝缘膜的形成工序形成的绝缘膜。就是说，电容器790具有将被用作电介质膜的绝缘膜夹在一对电极之间的叠层结构。
在图16、图17和图18中，在晶体管750、晶体管752及电容器790上设置有平坦化绝缘膜770。
虽然图16、图17和图18都示出像素部702所包括的晶体管750及源极驱动电路部704所包括的晶体管752具有相同结构的例子，但是本发明的一个实施方式不局限于此。例如，像素部702及源极驱动电路部704也可以包括不同晶体管。具体而言，可以采用像素部702使用顶栅型晶体管且源极驱动电路部704使用底栅型晶体管的结构或者像素部702使用底栅型晶体管且源极驱动电路部704使用顶栅型晶体管的结构。此外，也可以将上述“源极驱动电路部704”换称为“栅极驱动电路部”。
信号线710通过与被用作晶体管750、752的源电极及漏电极的导电膜相同的工序形成。当信号线710使用包含铜元素的材料形成时，起因于布线电阻的信号延迟等较少，而可以实现大屏幕的显示。
FPC端子部708包括连接电极760、各向异性导电膜780及FPC716。注意，连接电极760通过与被用作晶体管750、752的源电极及漏电极的导电膜相同的工序形成。连接电极760与FPC716所包括的端子通过各向异性导电膜780电连接。
作为第一衬底701及第二衬底705，例如可以使用玻璃衬底。作为第一衬底701及第二衬底705，也可以使用柔性衬底。该柔性衬底的例子是塑料衬底。
在第一衬底701与第二衬底705之间设置有结构体778。结构体778是通过选择性地对绝缘膜进行蚀刻而得到的柱状的间隔物，并用来控制第一衬底701与第二衬底705之间的距离(液晶盒厚(cell gap))。另外，作为结构体778，也可以使用球状的间隔物。
在第二衬底705一侧，设置有被用作黑矩阵的遮光膜738、被用作滤色片的着色膜736、与遮光膜738及着色膜736接触的绝缘膜734。
<3-2.包括液晶元件的显示装置的结构例子>
图16所示的显示装置700包括液晶元件775。液晶元件775包括导电膜772、导电膜774及液晶层776。导电膜774设置在第二衬底705一侧并被用作对置电极。图16所示的显示装置700可以通过根据施加到导电膜772与导电膜774之间的电压改变液晶层776的取向状态，由此控制光的透过及非透过而显示图像。
导电膜772电连接到晶体管750所具有的被用作源电极或漏电极的导电膜。导电膜772形成在平坦化绝缘膜770上并被用作像素电极，即显示元件的一个电极。
作为导电膜772，可以使用使可见光透过的导电膜或反射可见光的导电膜。作为使可见光透过的导电膜，例如，可以使用包含选自铟(In)、锌(Zn)、锡(Sn)中的一种元素的材料。作为对可见光具有反射性的导电膜，例如，优选使用包含铝或银的材料。
在反射可见光的导电膜被用作导电膜772时，显示装置700为反射型液晶显示装置。在使可见光透过的导电膜被用作导电膜772时，显示装置700为透射型液晶显示装置。
通过改变导电膜772上的结构，可以改变液晶元件的驱动方式，图17示出此时的一个例子。图17所示的显示装置700是作为液晶元件的驱动方式采用水平电场方式(例如，FFS模式)的一个例子。在图17所示的结构中，导电膜772上设置有绝缘膜773，绝缘膜773上设置有导电膜774。此时，导电膜774被用作公共电极，可以由隔着绝缘膜773在导电膜772与导电膜774之间产生的电场控制液晶层776的取向状态。
虽然在图16及图17中未图示，但是导电膜772和/或导电膜774在与液晶层776接触的一侧也可以设置有取向膜。虽然在图16及图17中未图示，但是也可以适当地设置偏振构件、相位差构件、抗反射构件等光学构件(光学衬底)等。例如，也可以通过利用偏振衬底及相位差衬底得到圆偏振。此外，作为光源，也可以使用背光、侧光等。
在作为显示元件使用液晶元件的情况下，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手征向列相、均质相等。
在采用横向电场方式的情况下，也可以使用不需要取向膜的呈现蓝相的液晶。蓝相是液晶相的一种，是指当使胆甾型液晶的温度上升时即将从胆甾相转变到均质相之前出现的相。因为蓝相只在较窄的温度范围内出现，所以将其中混合了几wt％以上的手征试剂的液晶组合物用于液晶层，以扩大温度范围。由于包含呈现蓝相的液晶和手征试剂的液晶组成物的响应速度快，并且其具有光学各向同性，因此不需要取向处理。因不需要设置取向膜而不需要摩擦处理，因此可以防止由于摩擦处理而引起的静电破坏，由此可以降低制造工序中的液晶显示装置的不良和破损。此外，呈现蓝相的液晶材料的视角依赖性小。
当作为显示元件使用液晶元件时，可以使用：TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面内转换)模式、FFS(Fringe Field Switching：边缘电场转换)模式、ASM(Axially Symmetric aligned Micro-cell：轴对称排列微单元)模式、OCB(Optical Compensated Birefringence：光学补偿弯曲)模式、FLC(Ferroelectric LiquidCrystal：铁电性液晶)模式以及AFLC(AntiFerroelectric Liquid Crystal：反铁电性液晶)模式等。
另外，也可以使用常黑型液晶显示装置，例如采用垂直取向(VA)模式的透过型液晶显示装置。作为垂直取向模式，有几个例子，例如MVA(Multi-Domain VerticalAlignment：多畴垂直取向)模式、PVA(Patterned Vertical Alignment：垂直取向构型)模式、ASV(Advanced Super View：高级超视觉)模式等。
<3-3.包括发光元件的显示装置>
图18所示的显示装置700包括发光元件782。发光元件782包括导电膜772、EL层786及导电膜788。图18所示的显示装置700通过使用发光元件782所包括的EL层786的发光可以显示图像。此外，EL层786包含有机化合物或量子点等无机化合物。
可以用于有机化合物的材料的例子包括荧光性材料或磷光性材料等。可以用于量子点的材料的例子包括胶状量子点、合金型量子点、核壳(Core Shell)型量子点、核型量子点等。另外，也可以使用包含属于第12族与第16族的元素、属于第13族与第15族的元素或属于第14族与第16族的元素的材料。或者，可以使用包含镉(Cd)、硒(Se)、锌(Zn)、硫(S)、磷(P)、铟(In)、碲(Te)、铅(Pb)、镓(Ga)、砷(As)、铝(Al)等元素的量子点材料。
上述有机化合物及无机化合物例如可以利用蒸镀法(包括真空蒸镀法)、液滴喷射法(也称为喷墨法)、涂敷法、凹版印刷法等方法沉积。EL层786也可以包含低分子材料、中分子材料(包括低聚物、树枝状聚合物)或者高分子材料。
这里，参照图21A至图21D说明液滴喷射法形成EL层786的方法。图21A至图21D是说明EL层786的形成方法的截面图。
首先，在平坦化绝缘膜770上形成导电膜772，以覆盖导电膜772的一部分的方式形成绝缘膜730(参照图21A)。
接着，在作为绝缘膜730的开口的导电膜772的露出部利用液滴喷射装置783喷射液滴784，来形成包含组成物的层785。液滴784是包含溶剂的组成物，并附着于导电膜772上(参照图21B)。
此外，也可以在减压下进行喷射液滴784的工序。
接着，通过去除包含组成物的层785中的溶剂而使获得的层固化，形成EL层786(参照图21C)。
溶剂可以进行干燥或加热来去除。
接着，在EL层786上形成导电膜788，形成发光元件782(参照图21D)。
如上所述，当利用液滴喷射法形成EL层786时，可以选择性地喷射组成物，因此可以减少材料的损失。另外，由于不需要经过用来进行形状的加工的光刻工序等，所以可以使工序简化，从而可以实现低成本化。
上述的液滴喷射法为包括如下单元的总称，该单元为具有组成物的喷射口的喷嘴或者具有一个或多个喷嘴的头等液滴喷射单元。
接着，参照图22说明在液滴喷射法中利用的液滴喷射装置。图22是说明液滴喷射装置1400的示意图。
液滴喷射装置1400包括液滴喷射单元1403。液滴喷射单元1403包括头部1405、头部1412。
头部1405、头部1412与控制单元1407连接，由计算机1410控制控制单元1407，因此可以描画预先编程了的图案。
作为描画的时机，例如可以以形成在衬底1402上的标记1411为基准而进行描画。或者，也可以以衬底1402的边缘为基准而确定基准点。在此，利用摄像单元1404检测出标记1411，将标记1411被图像处理单元1409转换为数字信号。利用计算机1410识别数字信号，而产生控制信号，以将该控制信号传送至控制单元1407。
作为摄像单元1404，可以利用使用电荷耦合器(CCD)、互补型金属氧化物半导体(CMOS)的图像传感器等。另外，有关在衬底1402上形成的图案的信息储存于存储介质1408，可以基于该信息将控制信号传送至控制单元1407，来分别控制液滴喷射单元1403的头部1405、头部1412的每一个。喷射的材料分别从材料供应源1413、材料供应源1414通过管道供应到头部1405、头部1412。
头部1405的内部包括以虚线1406所示的填充有液状材料的空间及喷射口的喷嘴。虽然未图示，但是头部1412具有与头部1405相同的内部结构。当将头部1405的喷嘴的尺寸与头部1412的喷嘴的尺寸不同时，可以同时喷射宽度不同的不同材料。各头部可以喷射多种发光材料。在对广区域进行描画情况下，为了提高处理量，同时使用多个喷嘴喷射同一发光材料。在使用大型衬底的情况下，头部1405和头部1412在图22所示的箭头的X、Y或Z的方向上自由地对衬底进行扫描，可以自由地设定描画图案的区域。由此可以在一个衬底上描画多个相同的图案。
另外，可以在减压下进行喷射组成物的工序。可以在喷射组成物时加热衬底。在喷射组成物之后，进行干燥和烧成中的一个或两个。干燥及烧成都是一种加热处理的工序，但是各工序的目的、温度及时间不同。干燥及烧成的工序在常压或减压下通过激光的照射、快速热退火或使用加热炉的加热等来进行。注意，对进行该加热处理的时机、加热处理的次数没有特别的限制。为了进行良好的干燥及烧成的工序的温度依赖于衬底的材料及组成物的性质。
如上所述，可以利用液滴喷射装置形成EL层786。
再次回到图18所示的显示装置700的说明。
在图18所示的显示装置700中，在平坦化绝缘膜770及导电膜772上设置有绝缘膜730。绝缘膜730覆盖导电膜772的一部分。发光元件782具有顶部发射结构。因此，导电膜788具有透光性且使EL层786发射的光透过。虽然在本实施方式中例示出顶部发射结构作为例子，但是该结构不局限于此。例如，也可以采用向导电膜772一侧发射光的底部发射结构或者向导电膜772一侧及导电膜788一侧的双方发射光的双面发射结构。
在与发光元件782重叠的位置上设置有着色膜736，以与绝缘膜730重叠的方式在引绕布线部711及源极驱动电路部704中设置有遮光膜738。着色膜736及遮光膜738被绝缘膜734覆盖。由密封膜732填充发光元件782与绝缘膜734之间。显示装置700的结构不局限于图18所示的设置有着色膜736的例子。例如，在通过分别涂布来形成EL层786时，也可以采用不设置着色膜736的结构。
<3-4.设置有输入输出装置显示装置的结构例子>
可以在图17及图18所示的显示装置700中设置输入输出装置。作为该输入输出装置可以举出触摸屏等。
图19示出图17所示的显示装置700包括触摸屏791的结构。图20示出图18所示的显示装置700包括触摸屏791的结构。
图19是在图17所示的显示装置700中设置触摸屏791的截面图，图20是在图18所示的显示装置700中设置触摸屏791的截面图。
首先，以下说明图19及图20所示的触摸屏791。
图19及图20所示的触摸屏791是设置在衬底705与着色膜736之间的所谓In-Cell型触摸屏。触摸屏791在形成着色膜736之前形成在衬底705一侧即可。
触摸屏791包括遮光膜738、绝缘膜792、电极793、电极794、绝缘膜795、电极796、绝缘膜797。例如，当手指或触屏笔等对象接近时，可以检测出电极793与电极794的互电容的变化。
在图19及图20所示的晶体管750的上方示出电极793、电极794的交叉部。电极796通过设置在绝缘膜795中的开口与夹住电极794的两个电极793电连接。此外，在图19及图20中示出设置有电极796的区域设置在像素部702中的结构，但是本发明的一个实施方式不局限于此。例如，设置有电极796的区域也可以设置在源极驱动电路部704中。
电极793及电极794设置在与遮光膜738重叠的区域。如图19所示，电极793优选以不与发光元件775重叠的方式设置。如图20所示，电极793优选以不与液晶元件782重叠的方式设置。换言之，电极793在与发光元件782及液晶元件775重叠的区域具有开口。也就是说，电极793具有网格形状。通过采用这种结构，电极793可以不遮断发光元件782所发射的光，或者，电极793也可以不遮断透过液晶元件775的光。因此，由于即使配置触摸屏791也亮度下降极少，所以可以实现可见度高且功耗低的显示装置。此外，电极794也可以具有与电极793相同的结构。
电极793及电极794由于不与发光元件782重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。或者，电极793及电极794由于不与液晶元件775重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。
因此，与使用可见光的透过率高的氧化物材料的情况相比，可以降低电极793及电极794的电阻，由此可以提高触摸屏的传感器灵敏度。
例如，电极793、794、796也可以使用导电纳米线。该纳米线的直径平均值可以为1nm以上且100nm以下，优选为5nm以上且50nm以下，更优选为5nm以上且25nm以下。作为上述纳米线可以使用Ag纳米线、Cu纳米线或Al纳米线等金属纳米线或碳纳米管等。例如，在作为电极793、794、796中的任一个或全部使用Ag纳米线的情况下，能够实现89％以上的可见光透过率及40Ω/平方以上且100Ω/平方以下的薄层电阻值。
虽然在图19及图20中示出In-Cell型触摸屏的结构，但是本发明的一个实施方式不局限于此。例如，也可以采用形成在显示装置700上的所谓On-Cell型触摸屏或贴合于显示装置700的所谓Out-Cell型触摸所。
如此，本发明的一个实施方式的显示装置可以与各种方式的触摸屏组合而使用。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式7
在本实施方式中，参照图23A至图23C说明具有本发明的一个实施方式的半导体装置的显示装置。
<4.显示装置的电路结构>
图23A所示的显示装置包括：具有显示元件的像素的区域(以下称为像素部502)；配置在像素部502外侧并具有用来驱动像素的电路的电路部(以下将该电路部称为驱动电路部504)；具有保护元件的功能的电路(以下将电路称为保护电路506)；以及端子部507。此外，不一定设置保护电路506。
驱动电路部504的一部分或全部优选形成在其上形成有像素部502的衬底上。由此，可以减少构成要素的数量或端子的数量。当驱动电路部504的一部分或全部不形成在其上形成有像素部502的衬底上时，可以通过COG或TAB(Tape Automated Bonding：卷带自动结合)安装驱动电路部504的一部分或全部。
像素部502包括用来驱动配置为X(X为2以上的自然数)行Y(Y为2以上的自然数)列的显示元件的多个电路(以下将该电路称为像素电路501)。驱动电路部504包括用来供应选择像素的信号(扫描信号)的电路(以下将该电路称为栅极驱动器504a)、用来供应用来驱动像素的显示元件的信号(数据信号)的电路(以下将该电路称为源极驱动器504b)等驱动电路。
栅极驱动器504a具有移位寄存器等。栅极驱动器504a通过端子部507接收用来驱动移位寄存器的信号并将该信号输出。例如，栅极驱动器504a接收起始脉冲信号、时钟信号等并输出脉冲信号。栅极驱动器504a具有控制被供应扫描信号的布线(以下称为扫描线GL_1至GL_X)的电位的功能。另外，也可以设置多个栅极驱动器504a，以分别控制扫描线GL_1至GL_X。或者，栅极驱动器504a具有供应初始化信号的功能。但是，不局限于此，栅极驱动器504a可以供应其他信号。
源极驱动器504b具有移位寄存器等。与用来驱动移位寄存器的信号同样地，源极驱动器504b通过端子部507接收从其生成数据信号的信号(图像信号)。源极驱动器504b具有从图像信号生成写入到像素电路501的数据信号的功能。另外，源极驱动器504b具有依照输入起始脉冲信号、时钟信号等而得到的脉冲信号来控制数据信号的输出的功能。另外，源极驱动器504b具有控制被供应数据信号的布线(以下称为数据线DL_1至DL_Y)的电位的功能。或者，源极驱动器504b具有能够供应初始化信号的功能。但是，不局限于此，源极驱动器504b可以供应其他信号。
源极驱动器504b例如包括多个模拟开关。源极驱动器504b可以将通过依次使多个模拟开关开启而得到的时间分割图像信号输出作为数据信号。源极驱动器504b也可以包括移位寄存器等。
多个像素电路501的每一个分别通过被供应扫描信号的多个扫描线GL之一而被输入脉冲信号，并且通过被供应数据信号的多个数据线DL之一而被输入数据信号。多个像素电路501的每一个由栅极驱动器504a控制数据信号的写入及保持。例如，通过扫描线GL_m(m是X以下的自然数)从栅极驱动器504a对第m行第n列的像素电路501输入脉冲信号，并根据扫描线GL_m的电位而通过数据线DL_n(n是Y以下的自然数)从源极驱动器504b对第m行第n列的像素电路501输入数据信号。
图23A所示的保护电路506例如与作为栅极驱动器504a和像素电路501之间的扫描线GL连接。或者，保护电路506与作为源极驱动器504b和像素电路501之间的数据线DL连接。或者，保护电路506可以与栅极驱动器504a和端子部507之间的布线连接。或者，保护电路506可以与源极驱动器504b和端子部507之间的布线连接。此外，端子部507是指设置有用来从外部的电路对显示装置输入电力、控制信号及图像信号的端子的部分。
在一定的范围之外的电位被供应到连接到保护电路的布线时，保护电路506电连接到保护电路的布线与其他布线。
如图23A所示，用于像素部502和驱动电路部504的保护电路506可以提高显示装置对因ESD(Electro Static Discharge：静电放电)等而产生的过电流的电阻。但是，保护电路506的结构不局限于此，例如，保护电路506可以连接到栅极驱动器504a或源极驱动器504b。或者，保护电路506可以连接到端子部507。
本发明的一个实施方式不局限于在图23A中示出的驱动电路部504包括栅极驱动器504a和源极驱动器504b的例子。例如，也可以只形成栅极驱动器504a，安装另外准备的形成有源极驱动电路的衬底(例如，使用单晶半导体膜、多晶半导体膜形成的驱动电路衬底)。
图23A所示的多个像素电路501的每一个例如可以具有图23B所示的结构。
图23B所示的像素电路501包括液晶元件570、晶体管550以及电容器560。作为晶体管550，可以应用上述实施方式所示的晶体管。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个电极的电位。液晶元件570的取向状态依赖于被写入的数据。此外，也可以对多个像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应公共电位。此外，在行之间，供应到像素电路501的液晶元件570的一对电极中的一个电极的电位有可能不同。
包括液晶元件570的显示装置的驱动方法的例子包括：TN模式；STN模式；VA模式；ASM(Axially Symmetric Aligned Micro-cell：轴对称排列微单元)模式；OCB(OpticallyCompensated Birefringence：光学补偿弯曲)模式；FLC(Ferroelectric Liquid Crystal：铁电性液晶)模式；AFLC(AntiFerroelectric Liquid Crystal：反铁电液晶)模式；MVA模式；PVA(Patterned Vertical Alignment：垂直取向构型)模式；IPS模式；FFS模式；及TBA(Transverse Bend Alignment：横向弯曲取向)模式等。显示装置的其他驱动方法的例子包括ECB(Electrically Controlled Birefringence：电控双折射)模式、PDLC(PolymerDispersed Liquid Crystal：聚合物分散型液晶)模式、PNLC(Polymer Network LiquidCrystal：聚合物网络型液晶)模式、宾主模式等。不局限于此，可以使用各种液晶元件及驱动方式。
在第m行第n列的像素电路501中，晶体管550的源电极和漏电极中的一个与数据线DL_n电连接，晶体管550的源极和漏极中的另一个与液晶元件570的一对电极中的另一个电极电连接。晶体管550的栅电极与扫描线GL_m电连接。晶体管550被配置成处于开启状态或关闭状态以控制是否写入数据信号。
电容器560的一对电极中的一个电极与被供应电位的布线(以下，称为电位供应线VL)电连接，电容器560的一对电极中的另一个电极与液晶元件570的一对电极中的另一个电极电连接。根据像素电路501的规格适当地设定电位供应线VL的电位。电容器560被用作储存被写入的数据的存储电容器。
例如，在具有图23B的像素电路501的显示装置中，图23A中的栅极驱动器504a依次选择各行的像素电路501以使晶体管550成为开启状态而写入数据信号。
当晶体管550成为关闭状态时，被写入数据的像素电路501成为保持状态。通过按行依次进行上述步骤，可以显示图像。
此外，图23A所示的多个像素电路501的每一个例如可以具有图23C所示的结构。
图23C所示的像素电路501包括晶体管552及554、电容器562以及发光元件572。可以将上述实施方式所示的晶体管用作晶体管552和/或晶体管554。
晶体管552的源电极和漏电极中的一个电连接于被供应数据信号的布线(以下，称为数据线DL_n)。晶体管552的栅电极电连接于被供应栅极信号的布线(以下，称为扫描线GL_m)。
晶体管552被配置成处于开启状态或关闭状态以控制是否写入数据信号。
电容器562的一对电极中的一个与被供应电位的布线(以下，称为电位供应线VL_a)电连接，电容器562的一对电极中的另一个与晶体管552的源电极和漏电极中的另一个电连接。
电容器562被用作储存被写入的数据的存储电容器。
晶体管554的源电极和漏电极中的一个与电位供应线VL_a电连接。晶体管554的栅电极与晶体管552的源电极和漏电极中的另一个电连接。
发光元件572的阳极和阴极中的一个与电位供应线VL_b电连接，发光元件572的阳极和阴极中的另一个与晶体管554的源电极和漏电极中的另一个电连接。
作为发光元件572，可以使用例如有机电致发光元件(也称为有机EL元件)等。注意，发光元件572并不局限于此，也可以为包括无机材料的无机EL元件。
高电源电位VDD供应到电位供应线VL_a和电位供应线VL_b中的一个，低电源电位VSS施加到电位供应线VL_a和电位供应线VL_b中的另一个。
例如，在具有图23C的像素电路501的显示装置中，例如，通过图23A所示的栅极驱动器504a依次选择各行的像素电路501，并使晶体管552成为开启状态而写入数据信号的数据。
当晶体管552成为关闭状态时，被写入数据的像素电路501成为保持状态。并且，流在晶体管554的源电极与漏电极之间的电流之量根据被写入的数据信号的电位被控制。发光元件572以对应于流动的电流之量的亮度发光。通过按行依次进行上述步骤，可以显示图像。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式8
在本实施方式中，参照图24A至图24C、图25A至图25C、图26A和图26B以及图27A和图27B对能够应用上述实施方式所说明的晶体管的电路结构的例子进行说明。
注意，在本实施方式的以下的说明中，将上述实施方式所说明的包括氧化物半导体的晶体管称为OS晶体管。
<5.反相器电路的结构例子>
图24A是可用于驱动电路所包括的移位寄存器及缓冲器等的反相器的电路图。反相器800将供应到输入端子IN的信号的逻辑被反转的信号输出到输出端子OUT。反相器800包括多个OS晶体管。信号SBG能够切换OS晶体管的电特性。
图24B示出反相器800的一个例子。反相器800包括OS晶体管810及OS晶体管820。反相器800可以只使用n沟道晶体管，所以与使用CMOS(Complementary Metal OxideSemiconductor：互补型金属-氧化物-半导体)形成的反相器(即，CMOS反相器)相比，可以以较低的成本形成反相器800。
另外，包括OS晶体管的反相器800也可以设置在包括Si晶体管的CMOS上。因为反相器800可以以与CMOS电路重叠的方式设置，所以不需要追加反相器800用的面积，因此可以抑制电路面积的增大。
OS晶体管810、820都包括被用作前栅极的第一栅极、被用作背栅极的第二栅极、被用作源极和漏极中的一个的第一端子以及被用作源极和漏极中的另一个的第二端子。
OS晶体管810的第一栅极与OS晶体管810的第二端子连接。OS晶体管810的第二栅极与供应信号SBG的布线连接。OS晶体管810的第一端子与供应电压VDD的布线连接。OS晶体管810的第二端子与输出端子OUT连接。
OS晶体管820的第一栅极与输入端子IN连接。OS晶体管820的第二栅极与输入端子IN连接。OS晶体管820的第一端子与输出端子OUT连接。OS晶体管820的第二端子与供应电压VSS的布线连接。
图24C是示出反相器800的工作的时序图。图24C的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、信号SBG的信号波形以及OS晶体管810的阈值电压的变化。
通过将信号SBG供应到OS晶体管810的第二栅极，可以控制OS晶体管810的阈值电压。
信号SBG具有用来使阈值电压向负方向上漂移的电压VBG_A以及用来使阈值电压向正方向上漂移的电压VBG_B。当对第二栅极施加电压VBG_A时，可以使OS晶体管810的阈值电压向负方向上漂移而成为阈值电压VTH_A。当对第二栅极施加电压VBG_B时，可以使OS晶体管810的阈值电压向正方向上漂移而成为阈值电压VTH_B。
为了使上述说明可视化，图25A示出晶体管的电特性之一的Id-Vg曲线。
当第二栅极被施加电压VBG_A等高电压时，可以将OS晶体管810的电特性漂移而匹配图25A中的以虚线840表示的曲线。当第二栅极被施加降电压VBG_B等低电压时，可以将OS晶体管810的电特性漂移而匹配图25A中的以实线841表示的曲线。如图25A所示，通过将信号SBG切换为电压VBG_A或电压VBG_B，可以使OS晶体管810的阈值电压向正方向或负方向上漂移。
通过使阈值电压向正方向上漂移而成为阈值电压VTH_B，可以使电流不容易流过OS晶体管810。图25B视觉性地示出此时的状态。
如图25B所示，可以使流过OS晶体管810的电流IB极小。因此，在供应到输入端子IN的信号为高电平而OS晶体管820成为开启状态(ON)时，可以急剧降低输出端子OUT的电压。
如图25B所示，可以得到使电流不容易流过OS晶体管810的状态，所以可以使在图24C的时序图中的输出端子的信号波形831产生急剧的变化。因为可以减少流过供应电压VDD的布线与供应电压VSS的布线之间的贯通电流，所以可以以低功耗进行工作。
通过使阈值电压向负方向漂移而成为阈值电压VTH_A，可以使电流容易流过OS晶体管810。图25C视觉性地示出此时的状态。如图25C所示，此时流过的电流IA可以至少大于电流IB。因此，在供应到输入端子IN的信号为低电平而OS晶体管820成为关闭状态(OFF)时，可以急剧增高输出端子OUT的电压。如图25C所示，可以得到使电流流过OS晶体管810的状态，所以可以使在图24C的时序图中的输出端子的信号波形832产生急剧的变化。
注意，优选在切换OS晶体管820的状态之前，即在时刻T1和T2之前OS晶体管810的阈值电压由信号SBG控制。例如，如图24C所示，优选在将供应到输入端子IN的信号切换为高电平的时刻T1之前将OS晶体管810的阈值电压从阈值电压VTH_A切换为阈值电压VTH_B。另外，如图24C所示，优选在将供应到输入端子IN的信号切换为低电平的时刻T2之前将OS晶体管810的阈值电压从阈值电压VTH_B切换为阈值电压VTH_A。
虽然图24C的时序图示出根据供应到输入端子IN的信号切换信号SBG的电平的结构，但是也可以采用别的结构，例如，使处于浮动状态的OS晶体管810的第二栅极保持用来控制阈值电压的电压的结构。图26A示出这样的电路结构的一个例子。
图26A的电路结构除追加OS晶体管这一点以外与图24B相同。OS晶体管850的第一端子与OS晶体管810的第二栅极连接。OS晶体管850的第二端子与供应电压VBG_B(或电压VBG_A)的布线连接。OS晶体管850的第一栅极与供应信号SF的布线连接。OS晶体管850的第二栅极与供应电压VBG_B(或电压VBG_A)的布线连接。
参照图26B的时序图对在是图26A中的电路结构时的工作进行说明。
在将供应到输入端子IN的信号的电平切换为高电平的时刻T3之前，将用来控制OS晶体管810的阈值电压的电压供应到OS晶体管810的第二栅极。将信号SF设定为高电平而OS晶体管850成为开启状态，因此对节点NBG供应用来控制阈值电压的电压VBG_B。
在节点NBG的电位成为电压VBG_B之后，使OS晶体管850处于关闭状态。因为OS晶体管850的关态电流极小，所以在使OS晶体管850维持关闭状态的同时，可以由节点NBG保持电压VBG_B。因此，对OS晶体管850的第二栅极供应电压VBG_B的工作的次数减少，所以可以减少改写电压VBG_B所需要的功耗。
虽然图24B及图26A各自示出通过从外部控制对OS晶体管810的第二栅极的电压供应的情况，但是也可以采用别的结构，例如，用来控制阈值电压的电压基于供应到输入端子IN的信号而产生并被供应到OS晶体管810的第二栅极的结构。图27A示出这样的电路结构的一个例子。
图27A的电路结构除CMOS反相器860位于输入端子IN与OS晶体管810的第二栅极之间这一点以外与图24B相同。CMOS反相器860的输入端子与输入端子IN连接。CMOS反相器860的输出端子与OS晶体管810的第二栅极连接。
参照图27B的时序图对在是图27A中的电路结构时的工作进行说明。图27B的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、CMOS反相器860的输出波形IN_B以及OS晶体管810的阈值电压的变化。
对应于使施加到输入端子IN的信号的逻辑反转的信号的输出波形IN_B可以被用作控制OS晶体管810的阈值电压的信号。因此，如图25A至图25C所说明，可以控制OS晶体管810的阈值电压。例如，在图27B所示的时刻T4，施加到输入端子IN的信号为高电平而OS晶体管820成为开启状态。此时，输出波形IN_B为低电平。因此，可以使电流不容易流过OS晶体管810，所以可以急剧降低输出端子OUT的电压。
另外，在图27B所示的时刻T5，施加到输入端子IN的信号为低电平而OS晶体管820成为关闭状态。此时，输出波形IN_B为高电平。因此，可以使电流容易流过OS晶体管810，所以可以急剧增高输出端子OUT的电压。
如上所述，在本实施方式的包括OS晶体管的反相器的结构中，根据供应到输入端子IN的信号的逻辑而切换背栅极的电压。通过采用该结构，可以控制OS晶体管的阈值电压。通过根据供应到输入端子IN的信号控制OS晶体管的阈值电压，可以使输出端子OUT的电压产生急剧的变化。另外，可以减少供应电源电压的布线之间的贯通电流。因此，可以实现低功耗化。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式9
在本实施方式中，参照图28A至图28E、图29A和图29B、图30A和图30B以及图31A至图31C说明如下半导体装置的例子：将包括在上述实施方式中说明的氧化物半导体的晶体管(OS晶体管)用于多个电路的半导体装置。
<6.半导体装置的电路结构的例子>
图28A是半导体装置900的方框图。半导体装置900包括电源电路901、电路902、电压产生电路903、电路904、电压产生电路905及电路906。
电源电路901是产生被用作基准的电压VORG的电路。电压VORG也可以为多个电压，而不需要为单一电压。电压VORG可以基于从半导体装置900的外部供应的电压V0而产生。半导体装置900可以基于从外部供应的单一电源电压而产生电压VORG。由此，半导体装置900可以从外部没有供应多个电源电压而工作。
电路902、电路904及电路906使用不同的电源电压工作。例如，电路902的电源电压是基于电压VORG及电压VSS(VORG＞VSS)施加的电压。另外，例如，电路904的电源电压是基于电压VPOG及电压VSS(VPOG＞V0RG)施加的电压。另外，例如，电路906的电源电压是基于电压VORG、电压VSS及电压VNEG(VORG＞VSS＞VNEG)施加的电压。当将电压VSS设定为与地电位(GND)相等的电位时，可以减少电源电路901所产生的电压的种类。
电压产生电路903是产生电压VPOG的电路。电压产生电路903可以基于从电源电路901供应的电压VORG产生电压VPOG。由此，包括电路904的半导体装置900可以基于从外部供应的单一电源电压工作。
电压产生电路905是产生电压VNEG的电路。电压产生电路905可以基于从电源电路901供应的电压VORG产生电压VNEG。由此，包括电路906的半导体装置900可以基于从外部供应的单一电源电压工作。
图28B示出以电压VPOG工作的电路904的一个例子，图28C示出用来使电路904工作的信号波形的一个例子。
图28B示出晶体管911。供应到晶体管911的栅极的信号例如基于电压VPOG及电压VSS产生。该信号在使晶体管911成为导通状态时基于电压VPOG产生，且在使晶体管911成为非导通状态时基于电压VSS产生。如图28C所示，电压VPOG比电压VORG高。由此，晶体管911可以更确实地使源极(S)与漏极(D)之间成为导通状态。其结果是，电路904可以减少错误工作的频率。
图28D示出以电压VNEG工作的电路906的一个例子，图28E示出用来使电路906工作的信号波形的一个例子。
图28D示出包括背栅极的晶体管912。供应到晶体管912的栅极的信号例如基于电压VORG及电压VSS产生。该信号在使晶体管912成为导通状态时基于电压VORG产生，且在使晶体管912成为非导通状态时基于电压VSS产生。供应到晶体管912的背栅极的信号基于电压VNEG产生。如图28E所示，电压VNEG比电压VSS(GND)低。由此，可以以向正方向上漂移的方式控制晶体管912的阈值电压。由此，可以确实地使晶体管912成为非导通状态，可以使流过源极(S)和漏极(D)之间的电流小。其结果是，可以减少电路906的错误工作的频率并且可以降低其功耗。
可以将电压VNEG直接供应到晶体管912的背栅极。可以基于电压VORG及电压VNEG产生供应到晶体管912的栅极的信号并将该产生的信号供应到晶体管912的背栅极。
图29A和图29B示出图28D及图28E的变形例。
在图29A所示的电路图中，在电压产生电路905与电路906之间设置有能够由控制电路921控制其导通状态的晶体管922。晶体管922为n沟道OS晶体管。控制电路921所输出的控制信号SBG为控制晶体管922的导通状态的信号。电路906所包括的晶体管912A、晶体管912B是与晶体管922同样的OS晶体管。
图29B中的时序图示出控制信号SBG的电位及节点NBG的电位变化。节点NBG的电位表示晶体管912A、晶体管912B的背栅极的电位状态。当控制信号SBG为高电平时，晶体管922成为导通状态，并且节点NBG成为电压VNEG。然后，当控制信号SBG为低电平时，节点NBG成为电浮动状态。晶体管922为OS晶体管，因此其关态电流小。由此，即使节点NBG成为电浮动状态，也可以保持供应了的电压VNEG。
图30A示出可适用于上述电压产生电路903的电路结构的一个例子。图30A所示的电压产生电路903是五级电荷泵，其中包括二极管D1至二极管D5、电容器C1至电容器C5以及反相器INV。时钟信号CLK直接或者通过反相器INV被供应到电容器C1至电容器C5。当反相器INV的电源电压为基于电压VORG及电压VSS施加的电压时，通过供应时钟信号CLK，可以通过以电压VORG与电压Vss之间的电位差的五倍的电压的部分增加电压VORG而得到电压VPOG。另外，二极管D1至二极管D5的顺方向电压为0V。通过改变电荷泵的级数，可以获得所希望的电压VPOG。
图30B示出可适用于上述电压产生电路905的电路结构的一个例子。图30B所示的电压产生电路905是四级电荷泵，其中包括二极管D1至二极管D5、电容器C1至电容器C5以及反相器INV。时钟信号CLK直接或者通过反相器INV被供应到电容器C1至电容器C5。当反相器INV的电源电压为基于电压VORG及电压VSS施加的电压时，通过供应时钟信号CLK，可以通过以电压VORG与电压Vss之间的电位差的四倍的电压的部分降低地电位，即，电压VSS而得到电压VNEG。另外，二极管D1至二极管D5的顺方向电压为0V。通过改变电荷泵的级数，可以获得所希望的电压VNEG。
上述电压产生电路903的电路结构不局限于图30A所示的电路图的结构。图31A至图31C示出电压产生电路903的变形例子。注意，改变图31A至图31C所示的电压产生电路903A至电压产生电路903C中的供应到各布线的电压或者改变元件的配置，由此可以实现电压产生电路903的其他的变形例子。
图31A所示的电压产生电路903A包括晶体管M1至晶体管M10、电容器C11至电容器C14以及反相器INV1。时钟信号CLK直接或者通过反相器INV1被供应到晶体管M1至晶体管M10的栅极。通过供应时钟信号CLK，可以通过以电压VORG与电压Vss之间的电位差的四倍的电压的部分增加电压VORG而得到VPOG。通过改变电荷泵的级数，可以获得所希望的电压VPOG。在图31A所示的电压产生电路903A中，当晶体管M1至晶体管M10为OS晶体管时，可以使晶体管M1至晶体管M10的每一个的关态电流小，并且可以抑制在电容器C11至电容器C14中保持的电荷的泄漏。由此，可以高效地从电压VORG升压到电压VPOG。
图31B所示的电压产生电路903B包括晶体管M11至晶体管M14、电容器C15及电容器C16以及反相器INV2。时钟信号CLK直接或者通过反相器INV2被供应到晶体管M11至晶体管M14的栅极。通过供应时钟信号CLK，可以通过以电压VORG与电压Vss之间的电位差的两倍的电压的部分增加电压VORG而得到电压VPOG。在图31B所示的电压产生电路903B中，当晶体管M11至晶体管M14为OS晶体管时，可以使晶体管M11至晶体管M14的每一个的关态电流小，并且可以抑制在电容器C15及电容器C16中保持的电荷的泄漏。由此，可以高效地从电压VORG升压到电压VPOG。
图31C所示的电压产生电路903C包括电感器Ind1、晶体管M15、二极管D6及电容器C17。晶体管M15的导通状态被控制信号EN控制。由于控制信号EN，因此可以得到增加电压VORG来得到的电压VPOG。因为图31C所示的电压产生电路903C使用电感器Ind1增加电压，所以可以高效地增加电压。
如上所述，在本实施方式的任何结构中，可以在半导体装置内部产生包括在该半导体装置中的电路所需要的电压。因此，在半导体装置中，可以减少从外部供应的电源电压的种类。
注意，本实施方式所示的结构等可以与其他实施方式所示的结构适当地组合而实施。
实施方式10
在本实施方式中，参照图32、图33A至图33E、图34A至图34G以及图35A和图35B对各自包括本发明的一个实施方式的半导体装置的显示模块、电子设备进行说明。
<7-1.显示模块>
图32所示的显示模块7000在上盖7001与下盖7002之间包括连接于FPC7003的触摸屏7004、连接于FPC7005的显示面板7006、背光7007、框架7009、印刷电路板7010、电池7011。
例如可以将本发明的一个实施方式的半导体装置用于显示面板7006。
上盖7001及下盖7002的形状和尺寸可以根据触摸屏7004及显示面板7006的尺寸适当地改变。
触摸屏7004能够是电阻膜式触摸屏或电容式触摸屏，并与显示面板7006重叠。此外，显示面板7006的对置衬底(密封衬底)可以具有触摸屏的功能。另外，也可以在显示面板7006的各像素内设置光传感器，而形成光学触摸屏。
背光7007具有光源7008。本发明的一个实施方式不局限于在图32中示出的在背光7007上配置光源7008的结构。例如，可以采用如下结构，其中在背光7007的端部设置光源7008并且还设置光扩散板。当使用有机EL元件等自发光型发光元件时，或者当使用反射式面板等时，可以不设置背光7007。
框架7009保护显示面板7006，并被用作用来遮断因印刷电路板7010的工作而产生的电磁波的电磁屏蔽。框架7009也可以具有散热板的功能。
印刷电路板7010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路。作为对电源电路供应电力的电源，可以使用外部的商业电源或另行设置的电池7011。当使用商业电源时，可以省略电池7011。
显示模块7000还可以设置有偏振片、相位差板、棱镜片等构件。
<7-2.电子设备1>
接着，图33A至图33E示出电子设备的例子。
图33A是安装有取景器8100的照相机8000的外观图。
照相机8000包括框体8001、显示部8002、操作按钮8003、快门按钮8004等。另外，照相机8000安装有可装卸的透镜8006。
在此，虽然照相机8000的透镜8006是为交换而从框体8001可拆卸的，但是透镜8006也可以包括在框体8001中。
通过按下快门按钮8004，照相机8000可以进行成像。另外，通过触摸被用作触摸屏的显示部8002可以进行成像。
照相机8000的框体8001包括具有电极的嵌入器，因此取景器8100、闪光灯装置等可以连接到框体8001。
取景器8100包括框体8101、显示部8102以及按钮8103等。
框体8101包括嵌合到照相机8000的嵌入器的嵌入器，可以将取景器8100连接到照相机8000。该嵌入器包括电极，可以将从照相机8000经过该电极接收的图像等显示在显示部8102上。
按钮8103被用作电源按钮。通过利用按钮8103，可以切换显示部8102的开启/关闭状态。
将本发明的一个实施方式的显示装置可以用于照相机8000的显示部8002及取景器8100的显示部8102。
虽然在图33A中，照相机8000与取景器8100是分开且可拆卸的电子设备，但是也可以在照相机8000的框体8001中内置有具备显示装置的取景器。
此外，图33B是示出头戴显示器8200的外观的图。
头戴显示器8200包括安装部8201、透镜8202、主体8203、显示部8204以及电缆8205等。安装部8201包括电池8206。
通过电缆8205，将电力从电池8206供应到主体8203。主体8203具备无线接收器等，能够将所接收的图像数据等视频数据显示在显示部8204上。通过利用设置在主体8203中的相机捕捉使用者的眼球及眼睑的动作，并根据该捕捉数据算出使用者的视点的坐标，可以利用使用者的视点作为输入方法。
安装部8201也可以包括多个电极以与使用者接触。主体8203也可以被配置成通过检测出根据使用者的眼球的动作而流过电极的电流，识别使用者的视点。主体8203可以被配置成通过检测出流过该电极的电流来监视使用者的脉搏。安装部8201可以具有温度传感器、压力传感器、加速度传感器等传感器，使用者的生物信息可以显示在显示部8204的功能。主体8203也可以被配置成检测出使用者的头部的动作等，并与使用者的头部的动作等同步地使显示在显示部8204上的图像变化。
可以对显示部8204适用本发明的一个实施方式的显示装置。
图33C至图33E是示出头戴显示器8300的外观的图。头戴显示器8300包括框体8301、显示部8302、带状的固定工具8304以及一对透镜8305。
使用者可以通过透镜8305看到显示部8302上的显示。优选的是，显示部8302弯曲。当显示部8302弯曲时，使用者可以感受图像的高真实感。虽然在本实施方式中示出的结构具有一个显示部8302，但是设置的显示部8302的个数不局限于一个，例如也可以采用设置两个显示部8302的结构。此时，在将每个显示部配置在使用者的每个眼睛一侧时，可以进行利用视差的三维显示等。
可以将本发明的一个实施方式的显示装置适用于显示部8302。因为包括本发明的一个实施方式的半导体装置的显示装置具有极高的分辨率，所以即使如图33E那样地使用透镜8305放大图像，也可以不使使用者感觉到像素而可以显示真实感更高的图像。
<7-3.电子设备2>
接着，图34A至图34G示出与图33A至图33E所示的电子设备不同的电子设备的例子。
图34A至图34G所示的电子设备包括框体9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。
图34A至图34G所示的电子设备具有各种功能，例如：将各种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期及时间等的功能；通过利用各种软件(程序)控制处理的功能；无线通信的功能；利用无线通信功能来连接到各种计算机网络的功能；利用无线通信功能进行各种数据的发送或接收的功能；以及读出储存在存储介质中的程序或数据来将其显示在显示部上的功能。注意，图34A至图34G所示的电子设备的功能不局限于上述功能，电子设备可以具有各种功能。虽然在图34A至图34G中未图示，但是电子设备可以包括多个显示部。此外，也可以在各电子设备中设置照相机等而使其具有如下功能：拍摄静态图像的功能；拍摄动态图像的功能；将所拍摄的图像储存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图34A至图34G所示的电子设备。
图34A是电视装置9100的立体图。电视装置9100可以包括例如是50英寸以上或100英寸以上的大型的显示部9001。
图34B是便携式信息终端9101的立体图。便携式信息终端9101例如具有电话机、电子笔记本和信息阅读装置等中的一种或多种的功能。具体而言，可以将便携式信息终端9101用作智能手机。另外，便携式信息终端9101也可以包括扬声器9003、连接端子9006、传感器9007等。便携式信息终端9101可以将文字及图像信息显示在其多个面上。例如，可以将三个操作按钮9050(还称为操作图标或只称为图标)显示在显示部9001的一个面上。另外，可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。信息9051的例子包括提示收到电子邮件、SNS(Social Networking Services：社交网络服务)短信或电话等的显示；电子邮件或SNS等的标题；电子邮件或SNS等的发送者姓名；日期；时间；电量；以及天线接收强度等。或者，可以在显示有信息9051的位置上显示操作按钮9050等代替信息9051。
图34C是便携式信息终端9102的立体图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，示出信息9052、信息9053、信息9054分别显示于不同的面上的例子。例如，便携式信息终端9102的使用者能够在将便携式信息终端9102放在他/她的衣服口袋里的状态下确认其显示(这里是信息9053)。具体而言，将打来电话的人的电话号码或姓名等显示在能够从便携式信息终端9102的上方观看这些信息的位置。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断是否接电话。
图34D是手表型便携式信息终端9200的立体图。便携式信息终端9200可以执行移动电话、电子邮件、文章的阅读及编辑、音乐播放、网络通信、电脑游戏等各种应用程序。显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。便携式信息终端9200可以进行被通信标准化的近距离无线通信。例如，通过便携式信息终端9200与可进行无线通信的耳麦相互通信，可以进行免提通话。此外，便携式信息终端9200包括连接端子9006，可以通过连接器直接与其他信息终端进行数据通信。可以通过连接端子9006进行充电。此外，充电工作也可以利用无线供电进行，而不通过连接端子9006。
图34E、图34F和图34G是能够折叠的便携式信息终端9201的立体图。图34E是展开状态的便携式信息终端9201的立体图，图34F是从展开状态和折叠状态中的一个状态变为另一个状态的中途的状态的便携式信息终端9201的立体图，图34G是折叠状态的便携式信息终端9201的立体图。便携式信息终端9201在折叠状态下可携带性好。在便携式信息终端9201处于展开状态时，无缝拼接的较大的显示区域的一览性很强。便携式信息终端9201所包括的显示部9001由铰链9055所连接的三个框体9000来支撑。通过在铰链9055处使相邻的两个框体9000之间弯折，可以从便携式信息终端9201的展开状态可逆性地变为折叠状态。例如，可以以1mm以上且150mm以下的曲率半径使便携式信息终端9201弯曲。
接着，图35A和图35B示出与图33A至图33E、图34A至图34G所示的电子设备不同的电子设备的例子。图35A和图35B是包括多个显示面板的显示装置的立体图。图35A是多个显示面板被卷绕时的立体图，图35B是展开多个显示面板时的立体图。
图35A和图35B所示的显示装置9500包括多个显示面板9501、轴部9511、轴承部9512。多个显示面板9501都包括显示区域9502、具有透光性的区域9503。
多个显示面板9501的每一个具有柔性。以其一部分互相重叠的方式设置相邻的两个显示面板9501。例如，可以重叠相邻的两个显示面板9501的各具有透光性的区域9503。通过使用多个显示面板9501，可以实现屏幕大的显示装置。根据使用情况可以卷绕显示面板9501，所以可以实现通用性高的显示装置。
虽然图35A和图35B示出相邻的显示面板9501的显示区域9502彼此分开的情况，但是不局限于该结构，例如，也可以通过没有间隙地重叠相邻的显示面板9501的显示区域9502，实现连续的显示区域9502。
本实施方式所示的电子设备具有包括用来显示某些信息的显示部的特征。注意，本发明的一个实施方式的半导体装置也可以用于不包括显示部的电子设备。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式11
<半导体电路>
本说明书等所公开的晶体管可以被用于OR电路、AND电路、NAND电路及NOR电路等逻辑电路、反相器电路、缓冲器电路、移位寄存器电路、触发器电路、编码器电路、解码器电路、放大电路、模拟开关电路、积分电路、微分电路以及存储元件等各种半导体电路。
图46A至图46C的电路图示出包括本说明书等所公开的晶体管的半导体电路的例子。在电路图中，为了明确表示晶体管包括氧化物半导体，对包括氧化物半导体的晶体管的电路符号附上“OS”。
图46A所示的半导体电路具有如下反相器电路的结构，其中将p沟道晶体管281与n沟道晶体管282串联连接且将各晶体管的栅极连接。
图46B所示的半导体电路具有如下模拟开关电路的结构，其中将p沟道晶体管281与n沟道晶体管282并联连接。
图46C所示的半导体电路具有如下NAND电路的结构，其中包括晶体管281a、晶体管281b、晶体管282a及晶体管282b。NAND电路根据输入到输入端子IN_A和输入端子IN_B的电位的组合改变输出电位。
<存储装置>
图47A所示的半导体电路具有如下存储装置的结构，其中将晶体管289的源极和漏极中的一个与晶体管1281的栅极及电容器257的一个电极连接。图47B所示的电路具有如下存储装置的结构，其中将晶体管289的源极和漏极中的一个与电容器257的一个电极连接。
在图47A及图47B所示的半导体电路的每一个中，可以将从晶体管289的源极和漏极中的另一个注入的电荷保持在节点256中。通过将包括氧化物半导体的晶体管用作晶体管289，可以长期间保持节点256中的电荷。
虽然在图47A中晶体管1281是p沟道晶体管，但是晶体管1281也可以是n沟道晶体管。例如，作为晶体管1281，也可以使用晶体管281或晶体管282。作为晶体管1281，也可以使用OS晶体管。
在此，对图47A及图47B所示的半导体装置(存储装置)进行详细说明。
图47A所示的半导体装置包括使用第一半导体的晶体管1281、使用第二半导体的晶体管289以及电容器257。
晶体管289是上述实施方式所公开的OS晶体管之一。由于晶体管289的关态电流小，因此可以长期间将存储数据保持在半导体装置的节点。也就是说，因为不需要刷新工作或可以使刷新工作的频度极低，所以能够减少存储装置的功耗。
在图47A中，布线251与晶体管1281的源极和漏极中的一个电连接，布线252与晶体管1281的源极和漏极中的另一个电连接。布线253与晶体管289的源极和漏极中的一个电连接，布线254与晶体管289的栅极电连接。晶体管1281的栅极、晶体管289的源极和漏极中的另一个及电容器257的电极中的一个与节点256电连接。布线255与电容器257的电极中的另一个电连接。
图47A所示的存储装置具有能够保持供应给节点256的电荷的特性，由此能够如下所述地进行数据的写入、保持和读出。
[写入工作及保持工作]
对数据的写入和保持进行说明。首先，将布线254的电位设定为使晶体管289成为开启状态的电位。由此，布线253的电位供应给节点256。也就是说，对节点256供应规定的电荷(写入)。这里，供应赋予不同电位电平的电荷(以下，也称为“低电平电荷”、“高电平电荷”)中的一个或两个。然后，通过将布线254的电位设定为使晶体管289成为关闭状态的电位。在节点256中保持电荷。
高电平电荷是对节点256供应比低电平电荷高的电位的电荷。在晶体管1281是p沟道晶体管的情况下，高电平电荷和低电平电荷都是供应比晶体管1281的阈值电压高的电位的电荷。在作为晶体管1281使用n沟道晶体管的情况下，高电平电荷和低电平电荷都是供应比晶体管1281的阈值电压低的电位的电荷。也就是说，高电平电荷和低电平电荷都是供应使晶体管1281成为关闭状态的电位的电荷。
因为晶体管289的关态电流极小，所以节点256的电荷被长时间地保持。
[读出工作]
接着，对数据的读出进行说明。在对布线251供应与布线252的电位不同的规定电位(恒定电位)的状态下，通过对布线255供应读出电位VR，可以读出保持在节点256中的数据。
当由高电平电荷供应的电位为VH，由低电平电荷供应的电位为VL时，读出电位VR可以为{(Vth-VH)+(Vth+VL)}/2。此外，当作为晶体管1281使用p沟道晶体管时，不进行数据读出时的布线255的电位可以为比VH高的电位，而当作为晶体管1281使用n沟道晶体管时，不进行数据读出时的布线255的电位可以为比VL低的电位。
例如，在作为晶体管1281使用p沟道晶体管的情况下，当晶体管1281的Vth为-2V，VH为1V，VL为-1V时，VR可以为-2V。在写入到节点256的电位是VH且VR被施加到布线255时，VR+VH，即-1V施加到晶体管1281的栅极。-1V高于Vth，因此晶体管1281不成为开启状态。由此，布线252的电位不产生变化。在写入到节点256的电位是VL且VR施加到布线255时，VR+VL，即-3V施加到晶体管1281的栅极。-3V低于Vth，因此晶体管1281成为开启状态。由此，布线252的电位变化。
在作为晶体管1281使用n沟道晶体管的情况下，当晶体管1281的Vth为2V，VH为1V，VL为-1V时，VR为2V。在写入到节点256的电位是VH且VR被施加到布线255时，VR+VH，即3V施加到晶体管1281的栅极。3V高于Vth，因此晶体管1281成为开启状态。由此，布线252的电位变化。在写入到节点256的电位是VL且VR被施加到布线255时，VR+VL，即1V施加到晶体管1281的栅极。1V低于Vth，因此晶体管1281不成为开启状态。由此，布线252的电位不产生变化。
通过辨别布线252的电位，可以读出节点256所保持的数据。
图47B所示的半导体装置在不设置有晶体管1281这一点上与图47A所示的半导体装置不同。在此情况下也可以通过与图47A所示的半导体装置相同的方法进行数据的写入及保持。
说明图47B所示的半导体装置中的数据读出。在对布线254施加使晶体管289成为开启状态的电位时，处于浮动状态的布线253和电容器257导通，且在布线253和电容器257之间再次分配电荷。其结果是，布线253的电位产生变化。布线253的电位的变化量根据节点256的电位(或积累在节点256中的电荷)而产生变化。
例如，在节点256的电位为V，电容器257的电容为C，布线253所具有的电容成分为CB，在再次分配电荷之前的布线253的电位为VB0时，再次分配电荷之后的布线253的电位为(CB×VB0+C×V)/(CB+C)。因此，可以知道：在假定作为存储单元的状态，节点256的电位成为两种状态，即V1和V0(V1＞V0)时，保持电位V1时的布线253的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的布线253的电位(＝(CB×VB0+C×V0)/(CB+C))。
而且，通过对布线253的电位和规定的电位进行比较可以读出数据。
在包括使用氧化物半导体并具有极小的关态电流极的情况下，上述存储装置可以长期间地保持存储数据。也就是说，不需要刷新工作或可以使刷新工作的频度极低，从而可以减少半导体装置的功耗。此外，即使在没有电力的供应时(但是，优选固定电位)也可以长期间地保持存储数据。
在存储装置中，在写入数据时不需要高电压，不容易产生元件的劣化。例如，与现有的非易失性存储器不同，不需要对浮动栅极注入电子或从浮动栅极抽出电子，因此不会发生如绝缘体的劣化等的问题。换言之，在根据本发明的一个实施方式的存储装置中，在现有非易失性存储器中成为问题的重写次数不受到限制，而使其可靠性得到极大提高。再者，根据晶体管的导通/非导通状态而进行数据写入，从而可以进行高速工作。
<CPU>
下面，对包括上述晶体管的CPU的一个例子进行说明。图48是示出其一部分使用上述晶体管作为构成要素的CPU的结构例子的方框图。
图48所示的CPU在衬底1190上具有：ALU1191(ALU：Arithmetic logic unit：算术逻辑单元)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198(Bus I/F)、能够重写的ROM1199以及ROM接口1189(ROM I/F)。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图48所示的CPU只是简化其结构而所示的一个例子而已，所以实际上的CPU根据其用途具有各种各样的结构。例如，也可以以包括图48所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作。在CPU的内部运算电路或数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码后输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。在CPU执行程序时，中断控制器1194根据其优先度或掩码状态对来自外部的输入/输出装置或外围电路的中断要求进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态来从/对寄存器1196的读出/写入。
时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据基准时钟信号来生成内部时钟信号的内部时钟生成器，并将内部时钟信号供应到上述各种电路。
在图48所示的CPU中，在寄存器1196中设置有存储单元。可以将上述晶体管或存储装置等用于寄存器1196的存储单元。
在图48所示的CPU中，寄存器控制器1197根据ALU1191的指令选择在寄存器1196中保持数据的工作。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择由触发器保持数据还是由电容器保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储元件供应电源电压。在选择由电容器保持数据的情况下，对电容器进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。
图49是可以用作寄存器1196的存储元件的电路图的一个例子。存储元件1730包括在供电时失去存储数据的电路1701、即使停止供电也不失去存储数据的电路1702、开关1703、开关1704、逻辑元件1706、电容器1707以及具有选择功能的电路1720。电路1702包括电容器1708、晶体管1709及晶体管1710。另外，存储元件1730根据需要还可以包括其他元件诸如二极管、电阻器或电感器等。
在此，电路1702可以使用上述存储装置。在停止对存储元件1730供应电源电压时，地电位(OV)或使晶体管1709关闭的电位持续被输入到电路1702中的晶体管1709的栅极。例如，晶体管1709的栅极通过电阻器等负载接地。
在此示出开关1703为具有一导电型(例如，n沟道晶体管)的晶体管1713，而开关1704为具有与该一导电型相反的导电型(例如，p沟道晶体管)的晶体管1714的例子。开关1703的第一端子对应于晶体管1713的源极和漏极中的一个，开关1703的第二端子对应于晶体管1713的源极和漏极中的另一个，并且开关1703的第一端子与第二端子之间的导通或非导通(即，晶体管1713的开启/关闭状态)由输入到晶体管1713的栅极的控制信号RD选择。开关1704的第一端子对应于晶体管1714的源极和漏极中的一个，开关1704的第二端子对应于晶体管1714的源极和漏极中的另一个，并且开关1704的第一端子与第二端子之间的导通或非导通(即，晶体管1714的开启/关闭状态)由输入到晶体管1714的栅极的控制信号RD选择。
晶体管1709的源极和漏极中的一个电连接到电容器1708的一对电极的一个及晶体管1710的栅极。在此，将连接部分称为节点M2。晶体管1710的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关1703的第一端子(晶体管1713的源极和漏极中的一个)。开关1703的第二端子(晶体管1713的源极和漏极中的另一个)电连接到开关1704的第一端子(晶体管1714的源极和漏极中的一个)。开关1704的第二端子(晶体管1714的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关1703的第二端子(晶体管1713的源极和漏极中的另一个)、开关1704的第一端子(晶体管1714的源极和漏极中的一个)、逻辑元件1706的输入端子和电容器1707的一对电极的一个是电连接的。在此，将连接部分称为节点M1。可以对电容器1707的一对电极的另一个供应固定电位。例如，可以对其输入低电源电位(GND等)或高电源电位(VDD等)。电容器1707的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。可以对电容器1708的一对电极的另一个供应固定电位。例如，可以对电容器1708的一对电极的另一个供应低电源电位(GND等)或高电源电位(VDD等)。电容器1708的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
当积极地利用晶体管或布线的寄生电容等时，可以不设置电容器1707及电容器1708。
控制信号WE输入到晶体管1709的栅电极。作为开关1703及开关1704的每一个，第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信号RD选择。当一个开关的第一端子与第二端子处于导通状态时，另一个开关的第一端子与第二端子处于非导通状态。
对应于保持在电路1701中的数据的信号输入到晶体管1709的源极和漏极中的另一个。图49示出从电路1701输出的信号输入到晶体管1709的源极和漏极中的另一个的例子。由逻辑元件1706使从开关1703的第二端子(晶体管1713的源极和漏极中的另一个)输出的信号的逻辑值反转，将反转信号经由电路1720输入到电路1701。
虽然图49示出从开关1703的第二端子(晶体管1713的源极和漏极中的另一个)输出的信号通过逻辑元件1706及电路1720输入到电路1701的例子，但是本发明的一个实施方式不局限于此。可以不使从开关1703的第二端子(晶体管1713的源极和漏极中的另一个)输出的信号的逻辑值反转而输入到电路1701。例如，当电路1701包括其中保持使从输入端子输入的信号的逻辑值反转的信号的节点时，可以将从开关1703的第二端子(晶体管1713的源极和漏极中的另一个)输出的信号输入到该节点。
作为图49所示的晶体管1709，可以使用上述实施方式所示的晶体管100。此外，可以对栅电极输入控制信号WE，并且对背栅电极输入控制信号WE2。控制信号WE2可以是具有固定电位的信号。该固定电位例如可以选自地电位或低于晶体管1709的源电位的电位等。控制信号WE2是用来控制晶体管1709的阈值电压的电位信号，能够进一步降低晶体管1709的栅极电压为0V时的漏极电流。另外，作为晶体管1709也可以使用不具有第二栅极的晶体管。
在图49所示的用于存储元件1730的晶体管中，晶体管1709以外的各晶体管也可以使用其沟道形成在由氧化物半导体以外的半导体形成的层或衬底1190中的晶体管。例如，可以使用其沟道形成在硅层或硅衬底中的晶体管。另外，用于存储元件1730的晶体管可以都是其沟道形成在氧化物半导体层中的晶体管。或者，在存储元件1730中，可以将其沟道形成在氧化物半导体层中的晶体管、以及其沟道形成在由氧化物半导体以外的半导体形成的层中或衬底1190中的晶体管组合用作晶体管1709以外的晶体管。
图49所示的电路1701例如可以使用触发器电路。作为逻辑元件1706例如可以使用反相器或时钟反相器等。
在本发明的一个实施方式的半导体装置中，在不向存储元件1730供应电源电压的期间，可以由设置在电路1702中的电容器1708将储存在电路1701中的数据保持在节点M2中。
如上所述，OS晶体管的关态电流极小。例如，OS晶体管的关态电流比其沟道形成在具有结晶性的硅中的晶体管的关态电流小得多。因此，通过将该晶体管用作晶体管1709，即便在不向存储元件1730供应电源电压的期间也可以长期间保持电容器1708所保持的信号。因此，存储元件1730在停止供应电源电压的期间也可以保持存储内容(数据)。
通过设置开关1703及开关1704，可以缩短在再次开始供应电源电压之后直到电路1701重新保持原来的数据为止所需要的时间。
在电路1702中，保持在节点M2的信号被输入到晶体管1710的栅极。因此，在再次开始向存储元件1730供应电源电压之后，根据保持在节点M2的信号决定晶体管1710的状态(开启状态或关闭状态)，并可以从电路1702读出。因此，即便对应于保持在节点M2中的信号的电位稍有变动，也可以准确地读出原来的信号。
通过将这种存储元件1730用于CPU所具有的寄存器或高速缓冲存储器等存储装置，可以防止存储装置内的数据因停止电源电压的供应而消失。另外，可以在再次开始供应电源电压之后在短时间内恢复到停止供应电源之前的状态。因此，可以在CPU整体或构成CPU的一个或多个逻辑电路中在短期间内停止供电，可以提高停止电源的频率，从而可以抑制功耗。
在本实施方式中，虽然对将存储元件1730用于CPU的例子进行说明，但是也可以将存储元件1730应用于LSI诸如DSP(Digital Signal Processor：数字信号处理器)、定制LSI、PLD(Programmable Logic Device：可编程逻辑器件)等、RF-ID(Radio FrequencyIdentification：射频识别)。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施例1
在本实施例中，制造相当于图2A至图2C所示的晶体管100A的晶体管，并进行该晶体管的可靠性测试。在本实施例中，制造下面所示的样品381及样品382，对它们进行评价。样品381及样品382包括本发明的一个实施方式的晶体管。另外，样品381及样品382包括沟道长度L＝3μm且沟道宽度W＝50μm的晶体管。样品381与样品382的不同之处在于绝缘膜110的形成方法。
下面，说明在本实施例中制造的样品381及样品382。另外，在下面的说明中，使用对图2A至图2C所示的晶体管100A附上的符号进行说明。
首先，在衬底102上形成导电膜106。作为衬底102，使用玻璃衬底。作为导电膜106，使用溅射装置形成10nm厚的钛膜及100nm厚的铜膜。
接着，在衬底102及导电膜106上形成绝缘膜104。作为绝缘膜104，使用等离子体CVD装置形成400nm厚的氮化硅膜以及50nm厚的氧氮化硅膜。
绝缘膜104的形成条件为如下。首先，在如下条件下形成50nm厚的氮化硅膜：衬底温度为350℃；将流量为200sccm的硅烷气体、流量为2000sccm的氮气体及流量为100sccm的氨气体引入处理室内；将压力设定为100Pa；对设置在等离子体CVD装置内的平行板电极之间供应2000W的RF电力。接着，将氨气体的流量改变为2000sccm，形成300nm厚的氮化硅膜，接着，将氨气体的流量改变为100sccm，形成50nm厚的氮化硅膜。接下来，在如下条件下形成50nm厚的氧氮化硅膜：衬底温度为350℃；将流量为20sccm的硅烷气体及流量为3000sccm的一氧化二氮气体引入处理室内，将压力设定为40Pa，对设置在等离子体CVD装置内的平行板电极之间供应100W的RF电力。
接着，在绝缘膜104上形成氧化物半导体膜108。氧化物半导体膜108利用溅射装置形成。
作为氧化物半导体膜108，在如下条件下形成40nm厚的IGZO膜：将衬底温度设定为130℃；以9∶1的流量比将氩气体及氧气体引入处理室内；将压力设定为0.6Pa；对设置在溅射装置内的氧化物半导体靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])供应2500W的AC功率。
接着，在绝缘膜104及氧化物半导体膜108上形成绝缘膜110。
作为样品381的绝缘膜110，使用等离子体CVD装置形成30nm厚的第一氧氮化硅膜、100nm厚的第二氧氮化硅膜以及20nm厚的第三氧氮化硅膜。第一氧氮化硅膜的形成条件为如下：将衬底温度设定为350℃；将流量为20sccm的硅烷气体及流量为3000sccm的一氧化二氮气体引入处理室内；将压力设定为200Pa；对设置在等离子体CVD装置中的平行板电极之间供应100W的RF电力。第二氧氮化硅膜的形成条件为如下：将衬底温度设定为220℃；将流量为160sccm的硅烷气体及流量为4000sccm的一氧化二氮气体引入处理室内；将压力设定为200Pa；对设置在等离子体CVD装置中的平行板电极之间供应1500W的RF电力。第三氧氮化硅膜的形成条件与第一氧氮化硅膜的形成条件相同。
作为样品382的绝缘膜110使用等离子体CVD装置形成厚度为150nm的氧氮化硅膜的单层。氧氮化硅膜的形成条件为如下：将衬底温度设定为350℃，将流量为20sccm的硅烷气体和流量为18000sccm的一氧化二氮气体引入到处理室内，将压力设定为200Pa，在设置于等离子体CVD装置内的平行平板型电极之间供应100W的RF电力。
如此，样品381与样品382通过除了绝缘膜110的形成方法以外相同的工序制造。
接着，在氮气氛下以350℃的衬底温度对样品381和样品382进行1小时的加热处理。
接着，以350℃的衬底温度对样品381和样品382进行氧等离子体处理。在如下条件下进行氧等离子体处理250秒：将流量为3000sccm的氧引入到处理室内，将压力设定为40Pa，在设置于等离子体CVD装置内的平行平板型电极之间供应3000W的RF电力。
接着，去除绝缘膜110及绝缘膜104中的所希望的区域，形成到达导电膜106的开口143。
接着，以覆盖开口143的方式在绝缘膜110上形成导电膜112。作为导电膜112，使用溅射装置形成10nm厚的第一In-Ga-Zn氧化物以及90nm厚的第二In-Ga-Zn氧化物。第一In-Ga-Zn氧化物的形成条件为如下：将衬底温度设定为170℃；将流量为200sccm的氧气体引入处理室内；将压力设定为0.6Pa；对设置在溅射装置内的氧化物半导体靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])供应2500W的AC功率。第二In-Ga-Zn氧化物的形成条件为如下：将衬底温度设定为170℃；将流量为180sccm的氩气体以及流量为20sccm的氧气体引入处理室内；将压力设定为0.6Pa；对设置在溅射装置内的氧化物半导体靶材(In∶Ga∶Zn＝4∶2∶4.1[原子个数比])供应2500W的AC功率。
然后，使用干蚀刻装置将绝缘膜110及导电膜112加工为岛状，使氧化物半导体膜108的表面的一部分露出。
接着，在绝缘膜104、氧化物半导体膜108及导电膜112上形成绝缘膜116。
绝缘膜116经过等离子体处理及沉积处理这两个步骤形成。等离子体处理的条件为如下：将衬底温度设定为220℃；将流量为100sccm的氩气体引入处理室内；将压力设定为40Pa；对设置在等离子体CVD装置内的平行板电极之间供应1000W的RF电力。接着，在如下条件下形成厚度为100nm的氮化硅膜：将衬底温度设定为220℃；将流量为50sccm的硅烷气体、流量为5000sccm的氮气体以及流量为100sccm的氨气体引入处理室内；将压力设定为100Pa；对设置在等离子体CVD装置内的平行板电极之间供应1000W的RF电力。
接着，在绝缘膜116上形成绝缘膜118。
作为绝缘膜118，在如下条件下形成厚度为300nm的氧氮化硅膜：将衬底温度设定为220℃；将流量为160sccm的硅烷气体以及流量为4000sccm的一氧化二氮气体引入处理室内；将压力设定为200Pa；对设置在等离子体CVD装置内的平行板电极之间供应1500W的RF电力。
接着，去除绝缘膜116、118的所希望的区域，形成到达氧化物半导体膜108的开口141a、141b。
开口141a、141b利用干蚀刻法形成。
接着，以覆盖开口141a、141b的方式在绝缘膜118上形成导电膜，将该导电膜加工为岛状，来形成用作源电极及漏电极的导电膜120a、120b。
作为导电膜120a、120b，使用溅射装置形成厚度为50nm的Ti膜、厚度为400nm的Al膜和厚度为100nm的Ti膜。
接着，作为平坦化膜，形成厚度为1.5μm的丙烯酸树脂。
接着，以衬底温度为250℃，在氮气氛下进行1小时的加热处理。
经过上述工序，制造本实施例的样品381及样品382。另外，在样品381及样品382的制造工序中的最高温度为350℃。
图50A示出样品381的沟道长度为2μm的晶体管的漏极电流-栅极电压特性，图50B示出沟道长度为3μm的晶体管的特性，图50C示出沟道长度为6μm的晶体管的特性。图50D示出样品382的沟道长度为2μm的晶体管的漏极电流-栅极电压特性，图50E示出沟道长度为3μm的晶体管的特性，图50F示出沟道长度为6μm的晶体管的特性。各晶体管的沟道宽度都为50μm。在源电极与漏电极之间的电压(漏极电压)为0.1V和10V的条件下进行测量。在各图表中重叠地表示同一衬底上的20个晶体管的特性。
如图50A至图50F所示，上述制造的样品381及样品382的漏极电流-栅极电压特性(Id-Vg特性)都是正常的。
对上述晶体管进行可靠性测试。本实施例的可靠性测试条件为如下：栅电压(Vg)为±30V；漏电压(Vd)和源电压(Vs)都为0V(comm)；应力温度为60℃；以及施加应力时间为1小时，并且采用黑暗环境及光照射环境(使用白色LED照射10000lx左右的光)的两种环境。就是说，将晶体管的源电极和漏电极的电位设定为相同的电位，并且在固定时间内(这里，1小时)对栅电极施加与源电极及漏电极不同的电位。将上述测试还称为GBT(gate bias-temperature-stress)试验。
另外，将施加到栅电极的电位比施加到源电极及漏电极的电位高的情况称为正应力，而将施加到栅电极的电位比施加到源电极及漏电极的电位低的情况称为负应力。因此，在正GBT(黑暗)376、负GBT(黑暗)377、正GBT(光照射)378以及负GBT(光照射)379的四种条件下进行可靠性评价。
另外，下面将正GBT(黑暗)表示为PBTS(Positive Bias Temperature Stress)，将负GBT(黑暗)表示为NBTS(Negative Bias Temperature Stress)，将正GBT(光照射)表示为PBITS(Positive Bias Illumination Temperature Stress)，将负GBT(光照射)表示为NBITS(Negative Bias Illumination Temperature Stress)。
图51示出样品381及样品382的GBT测试结果。在图51中，纵轴表示晶体管的阈值电压的变化量(ΔVth)。
从图51所示的结果可知，在GBT测试中，本实施例所制造的样品381及样品382所包括的晶体管的阈值电压的变化量(ΔVth)都在用于驱动显示装置的规格的范围内。由此，确认到样品381及样品382所包括的晶体管具有高可靠性。
样品382的PBTS的条件下的阈值电压的变化量比样品381小。可以认为这是因为在350℃下形成的氧氮化硅膜中的氮氧化物(NOx)的量较少的缘故。
图52A重叠地表示电流应力测试的前后的样品381的晶体管的Id-Vg曲线。电流应力测试在条件为如下进行3600秒：样品温度为60℃，漏极电压为10V，源电极与漏电极之间的电流(漏极电流)为100nA，将样品设置在较暗的环境中。经过电流应力测试的晶体管的沟道长度为3μm，沟道宽度为3μm。此时的晶体管的阈值电压Vth的变化量为0.08V，场效应迁移率的变化为-1.45％。
图52B示出通过相同方法得到的样品382的晶体管的结果。此时的晶体管的阈值电压Vth的变化量为0.014V，场效应迁移率的变化为-0.02％。
图52C示出样品381的晶体管的电流应力测试中的漏极电流的变化率。同样地，图52D示出样品382的晶体管的漏极电流的变化率。如图52C和图52D所示，样品382的晶体管的电流应力所导致的漏极电流的变化率比样品381的晶体管小。就是说，通过作为绝缘膜110使用在350℃的衬底温度下形成的单层的氧氮化硅膜，可以抑制电流应力测试所导致的劣化。
以上，本实施例所示的结构可以与实施方式适当地组合而实施。
符号说明
100：晶体管，100A：晶体管，100B：晶体管，100C：晶体管，102：衬底，104：绝缘膜，106：导电膜，108：氧化物半导体膜，108i：区域，108i_0：氧化物半导体膜，108n：区域，108n_2：区域，110：绝缘膜，110_0：绝缘膜，112：导电膜，112_0：导电膜，112_1：导电膜，112_2：导电膜，116：绝缘膜，118：绝缘膜，120a：导电膜，120b：导电膜，122：绝缘膜，140：掩模，141a：开口，141b：开口，143：开口，201：晶体管，202：晶体管，203：晶体管，216：分布，217：分布，218：分布，220：箭头，221：样品，222：样品，223：样品，225：区域，226：样品，227：样品，228：样品，231：虚线，232：实线，235：虚线，241：样品，242：样品，243：样品，244：样品，251：布线，252：布线，253：布线，254：布线，255：布线，256：节点，257：电容器，281：晶体管，282：晶体管，289：晶体管，310：区域，311：区域，312：区域，317：样品，318：样品，319：硅，321：区域，325：金属膜，329：重心位置，351：样品，352：样品，353：样品，354：样品，355：样品，356：样品，357：虚线，365：样品，366：样品，367：样品，368：导电膜，370：氧化物半导体膜，376：正GBT(黑暗)，377：负GBT(黑暗)，378：正GBT(光照射)，379：负GBT(光照射)，381：样品，382：样品，501：像素电路，502：像素部，504：驱动电路部，504a：栅极驱动器，504b：源极驱动器，506：保护电路，507：端子部，550：晶体管，552：晶体管，554：晶体管，560：电容器，562：电容器，570：液晶元件，572：发光元件，700：显示装置，701：衬底，702：像素部，704：源极驱动电路部，705：衬底，706：栅极驱动电路部，708：FPC端子部，710：信号线，711：布线部，712：密封剂，716：FPC，730：绝缘膜，732：密封膜，734：绝缘膜，736：着色膜，738：遮光膜，750：晶体管，752：晶体管，760：连接电极，770：平坦化绝缘膜，772：导电膜，773：绝缘膜，774：导电膜，775：液晶元件，776：液晶层，778：结构体，780：各向异性导电膜，782：发光元件，783：液滴喷射装置，784：液滴，785：层，786：EL层，788：导电膜，790：电容器，791：触摸屏，792：绝缘膜，793：电极，794：电极，795：绝缘膜，796：电极，797：绝缘膜，800：反相器，810：OS晶体管，820：OS晶体管，831：信号波形，832：信号波形，840：虚线，841：实线，850：OS晶体管，860：CMOS反相器，900：半导体装置，901：电源电路，902：电路，903：电压产生电路，903A：电压产生电路，903B：电压产生电路，903C：电压产生电路；904：电路；905：电压产生电路；906：电路；911：晶体管；912：晶体管，912A：晶体管，912B：晶体管；921：控制电路；922：晶体管；1189：接口；1190：衬底；1191：ALU；1192：控制器；1193：解码器；1194：控制器；1195：控制器；1196：寄存器；1197：控制器；1198：接口；1199：ROM；1281：晶体管；1400：液滴喷射装置；1402：衬底；1403：液滴喷射单元；1404：成像单元；1405：头部；1406：虚线；1407：控制单元；1408：存储介质；1409：图像处理单元；1410：计算机；1411：标记；1412：头部；1413：材料供应源；1414：材料供应源；1701：电路；1707：电容器；1708：电容器；1709：晶体管；1710：晶体管；1713：晶体管；1714：晶体管；1720：电路；7000：显示模块；7001：上盖；7002：下盖；7003：FPC；7004：触摸屏；7005：FPC；7006：显示面板；7007：背光；7008：光源；7009：框架；7010：印刷电路板；7011：电池；8000：照相机；8001：框体；8002：显示部；8003：操作按钮；8004：快门按钮；8006：透镜；8100：取景器；8101：框体；8102：显示部；8103：按钮；8200：头戴显示器；8201：安装部；8202：透镜；8203：主体；8204：显示部；8205：电缆；8206：电池；8300：头戴显示器；8301：框体；8302：显示部；8304：固定工具；8305：透镜；9000：框体；9001：显示部；9003：扬声器；9005：操作键；9006：连接端子；9007：传感器；9008：麦克风；9050：操作按钮；9051：信息；9052：信息；9053：信息；9054：信息；9055：铰链；9100：电视装置；9101：便携式信息终端；9102：便携式信息终端；9200：便携式信息终端；9201：便携式信息终端；9500：显示装置；9501：显示面板；9502：显示区域；9503：区域；9511：轴部；9512：轴承部。
本申请基于2016年2月18日由日本专利局受理的日本专利申请第2016-028586号以及2016年9月30日由日本专利局受理的日本专利申请第2016-193217号，其全部内容通过引用纳入本文。

Claims (20)

1.一种包括晶体管的半导体装置，该晶体管包括：
衬底上的氧化物半导体膜；
所述氧化物半导体膜上的栅极绝缘层；以及
所述栅极绝缘层上的栅电极，
其中，所述栅极绝缘层包括氧氮化硅膜，
并且，当利用热脱附谱分析法对所述栅极绝缘层进行分析时，在150℃以上且350℃以下的衬底温度处观察到质荷比M/z=32的释放气体量的最大峰值。
2.根据权利要求1所述的半导体装置，其中所述质荷比M/z=32的所述释放气体相当于氧分子。
3.根据权利要求1所述的半导体装置，其中所述热脱附谱分析法在80℃至500℃的衬底温度范围内进行。
4.根据权利要求1所述的半导体装置，其中所述氧化物半导体膜包含In、M和Zn，其中M为Al、Ga、Y和Sn中的一个。
5.根据权利要求1所述的半导体装置，
其中所述氧化物半导体膜包括结晶部，
并且所述结晶部具有c轴取向性。
6.一种包括权利要求1所述的半导体装置的显示装置。
7.一种显示模块，包括：
权利要求6所述的显示装置；以及
触摸传感器。
8.一种电子设备，包括：
权利要求6所述的显示装置；以及
操作键和电池中的至少一个。
9.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成第一氧化物半导体膜；
使用等离子体CVD装置在所述第一氧化物半导体膜上形成至少包括氧氮化硅膜的栅极绝缘层；
在形成所述栅极绝缘层之后使用所述等离子体CVD装置进行氧等离子体处理；
在进行所述氧等离子体处理之后，在所述栅极绝缘层上形成栅电极；以及
在形成所述栅电极之后，以150℃以上且450℃以下的温度进行加热处理，由此降低所述第一氧化物半导体膜的导电率，
其中，所述栅电极包括第二氧化物半导体膜，
并且，所述第二氧化物半导体膜包含铟、镓和锌。
10.根据权利要求9所述的半导体装置的制造方法，其中使用溅射装置形成所述栅电极。
11.根据权利要求9所述的半导体装置的制造方法，其中所述氧等离子体处理以350℃以下的衬底温度进行。
12.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成第一氧化物半导体膜；
使用等离子体CVD装置在所述第一氧化物半导体膜上形成至少包括氧氮化硅膜的栅极绝缘层；
在形成所述栅极绝缘层之后使用所述等离子体CVD装置进行氧等离子体处理；
在所述栅极绝缘层上利用溅射法在包含氧的气氛下形成第二氧化物半导体膜；
通过对所述第二氧化物半导体膜进行蚀刻，形成栅电极；以及
以150℃以上且450℃以下的温度进行加热处理，由此降低所述第一氧化物半导体膜的导电率。
13.根据权利要求9或12所述的半导体装置的制造方法，还包括如下步骤：
在所述衬底上形成导电层；以及
在形成所述第一氧化物半导体膜之前在所述导电层上形成绝缘膜。
14.根据权利要求9或12所述的半导体装置的制造方法，其中当利用热脱附谱分析法对所述栅极绝缘层进行分析时，在150℃以上且350℃以下的衬底温度呈现质荷比M/z为32的释放气体量的最大峰值。
15.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成第一栅电极；
在所述第一栅电极上形成第一栅极绝缘层；
在所述第一栅极绝缘层上形成第一氧化物半导体膜；
使用等离子体CVD装置在所述第一氧化物半导体膜上形成至少包括氧氮化硅膜的第二栅极绝缘层；
在形成所述第二栅极绝缘层之后使用所述等离子体CVD装置进行氧等离子体处理；
在进行所述氧等离子体处理之后，在所述第二栅极绝缘层上形成第二栅电极；以及
在形成所述第二栅电极之后，以150℃以上且450℃以下的温度进行加热处理，
其中，所述第二栅电极包括第二氧化物半导体膜，
并且，所述第二氧化物半导体膜包含铟、镓和锌。
16.根据权利要求15所述的半导体装置的制造方法，其中使用溅射装置形成所述第二栅电极。
17.根据权利要求15所述的半导体装置的制造方法，其中当利用热脱附谱分析法对所述第二栅极绝缘层进行分析时，在150℃以上且350℃以下的衬底温度呈现质荷比M/z为32的释放气体量的最大峰值。
18.根据权利要求9、12和15中任一项所述的半导体装置的制造方法，其中所述氧氮化硅膜以350℃以下的衬底温度形成。
19.根据权利要求9、12和15中任一项所述的半导体装置的制造方法，其中所述第一氧化物半导体膜包含铟、镓和锌。
20.根据权利要求12所述的半导体装置的制造方法，其中所述第二氧化物半导体膜包含铟、镓和锌。
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