KR102607697B1 - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 개시는 표시 장치에 관한 것으로, 한 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하고 채널 영역 및 상기 채널 영역보다 높은 캐리어 농도를 가지는 도전 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 및 상기 기판 위에 위치하는 제1 절연층, 그리고 상기 제1 절연층 위에 위치하고 제1 도전체 및 제2 도전체를 포함하는 제1 도전층을 포함하고, 상기 액티브 패턴의 상기 채널 영역은 상기 제1 도전체와 중첩하는 제1 채널 영역을 포함하고, 상기 액티브 패턴의 상기 도전 영역은 상기 제1 도전체와 중첩하는 제1 도전 영역을 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 표시 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로는 발광층을 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 영상을 표시하는 단위인 복수의 화소를 포함한다. 특히 발광층을 포함하는 표시 장치의 화소는 캐소드, 애노드 및 발광층을 포함하는 발광 다이오드, 그리고 발광 다이오드를 구동하기 위한 복수의 트랜지스터(transistor) 및 적어도 하나의 커패시터(capacitor)를 포함할 수 있다.
발광 다이오드는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하고, 두 전극 중 한 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 한 전극인 애노드(anode)로부터 주입된 정공(hole)이 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광할 수 있다.
복수의 트랜지스터는 적어도 하나의 스위칭 트랜지스터 및 구동 트랜지스터를 포함한다. 적어도 하나의 스위칭 트랜지스터는 스캔 신호에 따라 데이터 신호를 인가받고 이에 따른 전압을 구동 트랜지스터에 전달할 수 있다. 구동 트랜지스터는 발광 다이오드에 직접적 또는 간접적으로 연결되어 발광 다이오드에 전달되는 구동 전류의 양을 제어하여 각 화소는 원하는 휘도의 빛을 내보낼 수 있다.
커패시터는 구동 트랜지스터의 구동 게이트 전극에 연결되어 구동 게이트 전극의 전압을 유지하는 역할을 한다.
표시 장치의 화소가 포함하는 구동 트랜지스터의 구동 게이트 전극 및/또는 이에 전기적으로 연결된 도전체의 전압이 다른 신호와의 커플링에 의해 흔들리면 화소의 휘도가 원하지 않게 변하게 되어 화질 불량이 발생하기 쉽다.
본 기재는 위와 같은 문제점을 해결하기 위한 것으로, 구동 게이트 전극이 연결된 커패시터의 용량을 충분히 확보하기 위한 것이다. 또한, 본 기재는 구동 게이트 전극 및/또는 이에 전기적으로 연결된 도전체가 인접한 다른 도전체와 형성할 수 있는 기생 커패시터(또는 커플링 커패시터)의 발생을 차단하여 구동 게이트 전극의 전압이 변하는 것을 막음으로써 표시 영상에 있어서 화소 간 색편차, 크로스톡과 같은 화질 불량을 방지하기 위한 것이다.
본 기재가 해결하고자 하는 과제는 액티브층(또는 액티브 패턴) 및 액티브층과 다른 층에 위치하는 도전체 사이를 연결하고자 할 때 발생할 수 있는 문제점을 피할 수 있는 새로운 연결 구조 및 그 제조 방법을 제공하는 것이다.
한 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하고 채널 영역 및 상기 채널 영역보다 높은 캐리어 농도를 가지는 도전 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 및 상기 기판 위에 위치하는 제1 절연층, 그리고 상기 제1 절연층 위에 위치하고 제1 도전체 및 제2 도전체를 포함하는 제1 도전층을 포함하고, 상기 액티브 패턴의 상기 채널 영역은 상기 제1 도전체와 중첩하는 제1 채널 영역을 포함하고, 상기 액티브 패턴의 상기 도전 영역은 상기 제1 도전체와 중첩하는 제1 도전 영역을 포함한다.
상기 제1 도전 영역은 상기 제1 도전체와 중첩하는 제1 부분 및 상기 제1부분과 연결되어 있으며 상기 제1 도전체와 중첩하지 않는 제2부분을 포함하고, 상기 액티브 패턴의 상기 채널 영역은 상기 제2 도전체와 중첩하는 제2 채널 영역을 더 포함하고, 상기 제2부분은 상기 제2 채널 영역과 연결되어 있을 수 있다.
상기 제1 도전층은 상기 제1 도전체 및 상기 제2 도전체와 이격되어 있는 제3 도전체를 더 포함하고, 상기 제1 도전 영역의 상기 제2부분은 상기 제3 도전체와 절연되어 교차할 수 있다.
상기 제1 절연층은 상기 제1 도전체와 중첩하는 접촉 구멍을 포함하고, 상기 제1 도전 영역은 상기 접촉 구멍을 통해 상기 제1 도전체와 전기적으로 연결되어 있을 수 있다.
한 실시예에 따른 표시 장치는 복수의 채널 영역 및 상기 채널 영역보다 높은 캐리어 농도를 가지는 도전 영역을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 위치하는 제1 절연층, 그리고 상기 제1 절연층 위에 위치하는 제1 도전층을 포함하고, 상기 제1 도전층은 제1 게이트 전극을 포함하고, 상기 액티브 패턴의 상기 채널 영역은 상기 제1 게이트 전극과 중첩하는 제1 채널 영역을 포함하고, 상기 액티브 패턴의 상기 도전 영역은 상기 제1 게이트 전극과 중첩하며 상기 제1 채널 영역과 이격되어 있는 연결부를 포함한다.
상기 액티브 패턴의 상기 채널 영역은 상기 제1 채널 영역과 이격되어 있으며 상기 제1 도전층이 포함하는 제2 게이트 전극과 중첩하는 제2 채널 영역을 더 포함하고, 상기 연결부는 상기 제2 채널 영역 또는 상기 제2 채널 영역에 연결되어 있는 상기 도전 영역 중 일부와 연결되어 있을 수 있다.
상기 제1 절연층은 상기 제1 게이트 전극과 중첩하는 제1 접촉 구멍을 포함하고, 상기 연결부는 상기 제1 접촉 구멍을 통해 상기 제1 게이트 전극과 전기적으로 연결되어 있을 수 있다.
상기 제1 도전층은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 제1 스캔선을 더 포함하고, 상기 연결부는 상기 제1 스캔선과 절연되어 교차할 수 있다.
상기 액티브 패턴의 상기 채널 영역은 상기 제1 채널 영역과 이격되어 있으며 상기 제1 스캔선과 중첩하는 제3 채널 영역을 더 포함하고, 상기 연결부는 상기 제3 채널 영역 또는 상기 제3 채널 영역에 연결되어 있는 상기 도전 영역 중 일부와 연결되어 있을 수 있다.
상기 액티브 패턴은 상기 제1 채널 영역부터 시작하여 상기 제3 채널 영역을 거쳐 상기 연결부에 이르기까지 물리적으로 연속인 형태를 가질 수 있다.
상기 제1 도전층 위에 위치하는 제2 절연층, 그리고 상기 제2 절연층 위에 위치하는 제2 도전층을 더 포함하고, 상기 제2 도전층은 스토리지선을 포함하고, 상기 스토리지선은 상기 제1 게이트 전극과 상기 제2 절연층을 사이에 두고 중첩하여 커패시터를 형성하는 확장부를 포함하고, 상기 확장부는 내부에 개구부 없이 연속적인 평면 형태를 가질 수 있다.
상기 제2 도전층 위에 위치하는 제3 절연층, 그리고 상기 제3 절연층 위에 위치하는 제3 도전층을 더 포함하고, 상기 제3 도전층은 구동 전압을 전달하는 구동 전압선을 포함하고, 상기 제3 절연층은 상기 확장부와 중첩하는 제2 접촉 구멍을 포함하고, 상기 구동 전압선은 상기 제2 접촉 구멍을 통해 상기 확장부와 전기적으로 연결되어 있을 수 있다.
상기 제1 절연층과 상기 제2 절연층은 상기 액티브 패턴의 상기 도전 영역의 일부와 중첩하는 제3 접촉 구멍을 포함하고, 상기 제2 도전층은 초기화 전압을 전달하는 초기화 전압선을 더 포함하고, 상기 초기화 전압선은 상기 제3 접촉 구멍을 통해 상기 액티브 패턴의 상기 도전 영역의 일부와 전기적으로 연결되어 있을 수 있다.
상기 제1 도전층은 상기 제1 게이트 전극과 이격되어 있는 제1 스캔선을 더 포함하고, 상기 액티브 패턴의 상기 채널 영역은 상기 제1 스캔선과 중첩하는 부분을 포함하고, 상기 액티브 패턴의 상기 도전 영역은 상기 제1 스캔선과 중첩하는 부분을 포함할 수 있다.
한 실시예에 따른 표시 장치의 제조 방법은 기판 위에 반도체 패턴을 형성하는 단계, 상기 반도체 패턴의 일부를 도핑하여 도전성인 연결부를 형성하는 단계, 상기 반도체 패턴 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층을 패터닝하여 상기 연결부 위에 위치하는 제1 접촉 구멍을 형성하는 단계, 상기 제1 절연층 위에 도전 물질을 적층하고 패터닝하여 제1 도전층을 형성하는 단계, 그리고 상기 제1 도전층을 마스크로 하여 상기 반도체 패턴을 도핑하여 복수의 도전 영역 및 복수의 채널 영역을 포함하는 액티브 패턴을 형성하는 단계를 포함한다.
상기 제1 도전층은 상기 제1 접촉 구멍을 통해 상기 연결부와 전기적으로 연결되는 제1 게이트 전극을 포함할 수 있다.
상기 액티브 패턴을 형성하는 단계 이후에, 상기 제1 도전층 위에 제2 절연층을 형성하는 단계, 그리고 상기 제1 절연층 및 상기 제2 절연층을 패터닝하여 상기 도전 영역의 일부와 중첩하는 제2 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
상기 제2 절연층 위에 도전 물질을 적층하고 패터닝하여 제2 도전층을 형성하는 단계를 더 포함하고, 상기 제2 도전층은 상기 제2 접촉 구멍을 통해 상기 도전 영역의 일부와 전기적으로 연결되는 초기화 전압선을 포함할 수 있다.
상기 제2 도전층은 상기 제1 게이트 전극과 상기 제2 절연층을 사이에 두고 중첩하여 커패시터를 형성하는 확장부를 포함하는 스토리지선을 포함할 수 있다.
본 기재의 실시예에 따르면, 구동 게이트 전극이 연결된 커패시터의 용량을 충분히 확보할 수 있고, 구동 게이트 전극 및/또는 이에 전기적으로 연결된 도전체가 인접한 다른 도전체와 형성할 수 있는 기생 커패시터의 발생을 차단하여 구동 게이트 전극의 전압이 원하지 않게 변하는 것을 막을 수 있다. 이에 따라, 화소 간 색편차, 크로스톡과 같은 화질 불량을 방지할 수 있다.
또한, 액티브층(또는 액티브 패턴) 및 액티브층과 다른 층에 위치하는 도전체 사이를 연결하고자 할 때 발생할 수 있는 문제점을 피할 수 있는 새로운 연결 구조 및 그 제조 방법을 제공할 수 있다.
도 1은 한 실시예에 따른 표시 장치의 일부에 대한 배치도이고,
도 2는 도 1에 도시한 표시 장치를 IIa-IIb 선을 따라 잘라 도시한 단면도이고,
도 3은 한 실시예에 따른 표시 장치의 한 화소에 대한 회로도이고,
도 4는 한 실시예에 따른 표시 장치의 화소에 인가되는 신호의 타이밍도이고,
도 5는 한 실시예에 따른 표시 장치의 한 화소에 대한 배치도이고,
도 6은 도 5에 도시한 표시 장치를 VIa-VIb 선을 따라 잘라 도시한 단면도이고,
도 7은 도 5에 도시한 표시 장치를 VIIa-VIIb 선을 따라 잘라 도시한 단면도이고,
도 8은 한 실시예에 따른 표시 장치의 제조 방법의 한 제조 단계에서의 표시 장치의 한 화소에 대한 배치도이고,
도 9는 도 8에 도시한 제조 단계의 표시 장치를 VIa-VIb 선을 따라 잘라 도시한 단면도이고,
도 10은 도 8에 도시한 제조 단계의 표시 장치를 VIIa-VIIb 선을 따라 잘라 도시한 단면도이고,
도 11은 도 8에 도시한 제조 단계 이후의 제조 단계에서의 표시 장치의 한 화소에 대한 배치도이고,
도 12는 도 11에 도시한 제조 단계의 표시 장치를 VIa-VIb 선을 따라 잘라 도시한 단면도이고,
도 13은 도 11에 도시한 제조 단계의 표시 장치를 VIIa-VIIb 선을 따라 잘라 도시한 단면도이고,
도 14는 도 11 내지 도 13에 도시한 제조 단계에서 사용된 광마스크의 개구부의 형태를 추가적으로 도시한 배치도이고,
도 15는 도 11에 도시한 제조 단계 이후의 제조 단계에서의 표시 장치의 한 화소에 대한 배치도이고,
도 16은 도 15에 도시한 제조 단계의 표시 장치를 VIa-VIb 선을 따라 잘라 도시한 단면도이고,
도 17은 도 15에 도시한 제조 단계의 표시 장치를 VIIa-VIIb 선을 따라 잘라 도시한 단면도이고,
도 18은 도 15에 도시한 제조 단계 이후의 제조 단계에서의 표시 장치의 한 화소에 대한 배치도이고,
도 19는 도 18에 도시한 제조 단계의 표시 장치를 VIa-VIb 선을 따라 잘라 도시한 단면도이고,
도 20은 도 18에 도시한 제조 단계의 표시 장치를 VIIa-VIIb 선을 따라 잘라 도시한 단면도이고,
도 21은 도 18에 도시한 제조 단계 이후의 제조 단계에서의 표시 장치의 한 화소에 대한 배치도이고,
도 22는 도 21에 도시한 제조 단계의 표시 장치를 VIa-VIb 선을 따라 잘라 도시한 단면도이고,
도 23은 도 21에 도시한 제조 단계의 표시 장치를 VIIa-VIIb 선을 따라 잘라 도시한 단면도이고,
도 24는 도 21에 도시한 제조 단계 이후의 제조 단계에서의 표시 장치의 한 화소에 대한 배치도이고,
도 25는 도 24에 도시한 제조 단계의 표시 장치를 VIa-VIb 선을 따라 잘라 도시한 단면도이고,
도 26은 도 24에 도시한 제조 단계의 표시 장치를 VIIa-VIIb 선을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분의 주면(main surface)을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1 및 도 2를 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 1 및 도 2를 참조하면, 한 실시예에 따른 표시 장치는 절연성 기판(110)을 포함할 수 있다.
기판(110) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함하는 버퍼층(120)이 위치할 수 있다. 버퍼층(120)의 적어도 일부는 생략될 수도 있다.
버퍼층(120) 위에는 다결정 규소, 산화물 반도체 등의 반도체 물질을 포함하는 액티브층(10)이 위치한다. 액티브층(10)은 반도체로서 트랜지스터의 채널을 형성하는 채널 영역(channel region)(11c, 12c1, 12c2) 및 도전 영역(conductive region)(11a, 11b, 12a1, 12a2, 12b1, 12b2, 13)을 포함한다. 액티브층(10)의 도전 영역(11a, 11b, 12a1, 12a2, 12b1, 12b2, 13)은 채널 영역(11c, 12c1, 12c2)을 제외한 모든 영역일 수 있으며, 채널 영역(11c, 12c1, 12c2)보다 높은 캐리어 농도를 가진다.
도전 영역(11a, 11b)은 채널 영역(11c)을 사이에 두고 채널 영역(11c)의 양쪽에 각각 위치하고, 도전 영역(12a1, 12b1)은 채널 영역(12c1)을 사이에 두고 채널 영역(12c1)의 양쪽에 각각 위치하고, 도전 영역(12a2, 12b2)은 채널 영역(12c2)을 사이에 두고 채널 영역(12c2)의 양쪽에 각각 위치할 수 있다.
도전 영역(13)은 도전 영역(12a2)과 도전 영역(12a1) 사이에 위치하고, 도전 영역(13)의 일단은 도전 영역(12a2)과 연결될 수 있고 타단은 도전 영역(12a1)과 연결될 수 있다. 도전 영역(12a2)과 도전 영역(12a1)은 도전 영역(13)과 연결되어 하나의 연속한 도전 영역을 이루므로 도전 영역(12a2)과 도전 영역(12a1)은 도전 영역(13)에 포함된 것으로 볼 수도 있다. 이 경우 도전 영역(13)이 채널 영역(12c1)과 채널 영역(12c2)에 바로 연결된 것으로 볼 수도 있다.
액티브층(10) 위에는 제1 절연층(141)이 위치한다. 제1 절연층(141)은 질화규소, 산화규소 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 제1 절연층(141)은 도전 영역(13) 위에 위치하는 접촉 구멍(41)을 포함한다.
제1 절연층(141) 위에는 서로 이격되어 있는 게이트 도전체(21, 22, 23)를 포함하는 도전층이 위치한다. 액티브층(10) 중 게이트 도전체(21)와 중첩하는 영역이 채널 영역(11c)이 될 수 있고, 액티브층(10) 중 게이트 도전체(22)와 중첩하는 영역이 채널 영역(12c2)이 될 수 있고, 액티브층(10) 중 게이트 도전체(23)와 중첩하는 영역이 채널 영역(12c1)이 될 수 있다.
서로 연결된 채널 영역(11c) 및 도전 영역(11a, 11b)은 게이트 도전체(21)와 함께 트랜지스터(Q1)를 이루고, 채널 영역(11c) 양쪽의 도전 영역(11a, 11b)은 트랜지스터(Q1)의 소스 영역 및 드레인 영역이 된다. 서로 연결된 채널 영역(12c1) 및 도전 영역(12a1, 12b1)은 게이트 도전체(23)와 함께 트랜지스터(Q2)를 이루고, 채널 영역(12c1) 양쪽의 도전 영역(12a1, 12b1)은 트랜지스터(Q1)의 소스 영역 및 드레인 영역이 된다. 서로 연결된 채널 영역(12c2) 및 도전 영역(12a2, 12b2)은 게이트 도전체(22)와 함께 트랜지스터(Q3)를 이루고, 채널 영역(12c2) 양쪽의 도전 영역(12a2, 12b2)은 트랜지스터(Q3)의 소스 영역 및 드레인 영역이 된다.
도전 영역(13)은 게이트 도전체(21)와 중첩하는 부분 및 게이트 도전체(21)와 중첩하지 않는 부분을 포함한다. 게이트 도전체(21, 22, 23)를 포함하는 도전층과 중첩하는 액티브층(10)은 채널 영역 외에 도전 영역(13)도 포함할 수 있다. 게이트 도전체(21)는 제1 절연층(141)의 접촉 구멍(41)을 통해 액티브층(10)의 도전 영역(13)과 전기적으로 연결될 수 있다.
필요에 의해 트랜지스터(Q1)의 게이트 도전체(21)와 트랜지스터(Q2)의 소스 영역 또는 드레인 영역을 전기적으로 연결해야 할 수 있다. 이러한 경우 서로 이격되어 있는 게이트 도전체(21)와 트랜지스터(Q2)의 소스 영역 또는 드레인 영역 사이에 다른 게이트 도전체(22)가 위치하고 있어, 일반적으로는 게이트 도전체(21, 22, 23) 위에 위치하는 다른 도전체를 브릿지로서 이용해 게이트 도전체(21)와 트랜지스터(Q2)의 소스 영역 또는 드레인 영역을 연결할 수 있다.
그러나 본 실시예에서는 액티브층(10)의 일부인 도전 영역(13)을 통해 게이트 도전체(21)와 트랜지스터(Q2)의 소스 영역 또는 드레인 영역 사이를 전기적으로 연결할 수 있다. 따라서 별도의 다른 층의 도전체를 이용할 필요가 없어 연결 구조가 간단해지고, 그 다른 층의 도전체에 의해 발생할 수 있는 기생 커패시터와 같은 부작용이 발생하지 않는다.
액티브층(10)의 도전 영역(13)은 이와 같이 게이트 도전체(21)와 트랜지스터(Q2)의 소스 영역 또는 드레인 영역 사이를 연결하기 위한 도전성 연결부로서 기능한다. 도전 영역(13)의 일부는 게이트 도전체(21, 22)와 중첩하고 있어 일반적인 공정에 따르면 또 다른 채널 영역을 형성하겠지만 본 실시예에서는 도전 영역(13)은 게이트 도전체(21, 22)와 중첩하든 하지 않든 도전성을 가진다. 이를 위해 본 실시예에 따른 장치의 제조 공정에서 액티브층(10)의 여러 도전 영역(11a, 11b, 12a1, 12a2, 12b1, 12b2)을 형성하기 위한 도핑 공정 전에 도전 영역(13)을 형성하기 위한 별도의 도핑 공정이 더 추가될 수 있다.
도 1에 도시한 실시예에서 트랜지스터(Q2) 및 트랜지스터(Q3)의 구성, 게이트 도전체(22, 23), 그리고 액티브층(10) 중 채널 영역(11c)과 도전 영역(11a, 11b) 중 적어도 하나 또는 일부는 생략될 수도 있다. 즉, 게이트 도전체(21)와 액티브층(10)만을 포함하는 장치가 한 실시예를 구성할 수도 있다. 다시 말해, 게이트 도전체(21)와 기판(110) 사이에 위치하는 액티브층(10)은 채널 영역을 형성하지 않고 도전 영역(13)을 형성하여 게이트 도전체(21)와 액티브층(10)의 다른 도전 영역(12a1) 사이를 전기적으로 연결하는 브릿지로서 기능하는 구조 및 그 효과는 본 발명의 범위에 속한다.
그러면, 도 3 및 도 4를 참조하여 앞에서 설명한 실시예에 따른 구조를 더 구체화한 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 3을 참조하면, 한 실시예에 따른 표시 장치는 영상을 표시할 수 있는 복수의 화소(PX) 및 복수의 신호선(151, 152, 154, 153, 171, 172)을 포함한다. 한 화소(PX)는 복수의 신호선(151, 152, 154, 153, 171, 172)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 하나의 화소(PX)가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
신호선(151, 152, 154, 153, 171, 172)은 복수의 스캔선(151, 152, 154), 복수의 제어선(153), 복수의 데이터선(171), 그리고 복수의 구동 전압선(172)을 포함할 수 있다.
복수의 스캔선(151, 152, 154)은 각각 스캔 신호(GWn, GIn, GI(n+1))를 전달할 수 있다. 스캔 신호(GWn, GIn, GI(n+1))는 화소(PX)가 포함하는 트랜지스터(T2, T3, T4, T7)를 턴온/턴오프할 수 있는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있다.
한 화소(PX)에 연결되어 있는 스캔선(151, 152, 154)은 스캔 신호(GWn)를 전달할 수 있는 제1 스캔선(first scan line)(151), 제1 스캔선(151)과 다른 타이밍에 게이트 온 전압을 가지는 스캔 신호(GIn)를 전달할 수 있는 제2 스캔선(second scan line)(152), 그리고 스캔 신호(GI(n+1))를 전달할 수 있는 제3 스캔선(third scan line)(154)을 포함할 수 있다. 본 실시예에서는 제2 스캔선(152)이 제1 스캔선(151)보다 이전 타이밍에 게이트 온 전압을 전달하는 예에 대해 주로 설명한다. 예를 들어, 스캔 신호(GWn)가 한 프레임 동안 인가되는 스캔 신호들 중 n번째 스캔 신호(Sn)(n은 1 이상의 자연수)인 경우, 스캔 신호(GIn)는 (n-1)번째 스캔 신호(S(n-1))등과 같은 전단 스캔 신호일 수 있고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)일 수 있다. 그러나 본 실시예는 이에 한정되는 것은 아니고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)와 다른 스캔 신호일 수도 있다.
제어선(153)은 제어 신호를 전달할 수 있으며, 특히 화소(PX)가 포함하는 발광 다이오드(ED)의 발광을 제어할 수 있는 발광 제어 신호를 전달할 수 있다. 제어선(153)이 전달하는 제어 신호는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있으며, 스캔선(151, 152, 154)이 전달하는 스캔 신호와 다른 파형을 가질 수 있다.
데이터선(171)은 데이터 신호(Dm)를 전달하고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다. 데이터 신호(Dm)는 표시 장치에 입력되는 영상 신호에 따라 다른 전압 레벨을 가질 수 있고, 구동 전압(ELVDD)은 실질적으로 일정한 레벨을 가질 수 있다.
도시하지 않았으나, 표시 장치는 복수의 신호선(151, 152, 154, 153, 171, 172)에 신호를 전달하는 구동부를 더 포함할 수 있다.
한 화소(PX)가 포함하는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 스캔선(151)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 스캔 신호(GWn)를 전달할 수 있고, 제2 스캔선(152)은 제4 트랜지스터(T4)에 스캔 신호(GIn)를 전달할 수 있고, 제3 스캔선(154)은 제7 트랜지스터(T7)에 스캔 신호(GI(n+1))를 전달할 수 있으며, 제어선(153)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 발광 제어 신호(EM)를 전달할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 구동 게이트 노드(GN)를 통해 커패시터(Cst)의 일단(Cst1)과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극(S1)은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있고, 제1 트랜지스터(T1)의 드레인 전극(D1)은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드(anode)와 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터선(171)이 전달하는 데이터 신호(Dm)를 전달받아 발광 다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(151)과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터선(171)과 연결되어 있으며, 제2 트랜지스터(T2)의 드레인 전극(D2)은 제1 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 제5 트랜지스터(T5)을 경유하여 구동 전압선(172)과 연결되어 있다. 제2 트랜지스터(T2)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 데이터선(171)으로부터 전달된 데이터 신호(Dm)를 제1 트랜지스터(T1)의 소스 전극(S1)으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제1 스캔선(151)에 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극(S3)은 제1 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드와 연결되어 있다. 제3 트랜지스터(T3)의 드레인 전극(D3)은 제4 트랜지스터(T4)의 드레인 전극(D4), 커패시터(Cst)의 일단(Cst1) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결되어 있다. 제3 트랜지스터(T3)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)의 게이트 전극(G4)은 제2 스캔선(152)과 연결되어 있고, 제4 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압(Vint) 단자와 연결되어 있으며, 제4 트랜지스터(T4)의 드레인 전극(D4)은 제3 트랜지스터(T3)의 드레인 전극(D3)을 거쳐 커패시터(Cst)의 일단(Cst1) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결되어 있다. 제4 트랜지스터(T4)는 제2 스캔선(152)을 통해 전달받은 스캔 신호(GIn)에 따라 턴온되어 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)의 게이트 전극(G5)은 제어선(153)과 연결되어 있으며, 제5 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(172)과 연결되어 있고, 제5 트랜지스터(T5)의 드레인 전극(D5)은 제1 트랜지스터(T1)의 소스 전극(S1) 및 제2 트랜지스터(T2)의 드레인 전극(D2)에 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극(G6)은 제어선(153)과 연결되어 있으며, 제6 트랜지스터(T6)의 소스 전극(S6)은 제1 트랜지스터(T1)의 드레인 전극(D1) 및 제3 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있고, 제6 트랜지스터(T6)의 드레인 전극(D6)은 발광 다이오드(ED)의 애노드와 전기적으로 연결되어 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 제어선(153)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(ED)에 전달될 수 있다.
제7 트랜지스터(T7)의 게이트 전극(G7)은 제3 스캔선(154)과 연결되어 있고, 제7 트랜지스터(T7)의 소스 전극(S7)은 제6 트랜지스터(T6)의 드레인 전극(D6) 및 발광 다이오드(ED)의 애노드에 연결되어 있고, 제7 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압(Vint) 단자 및 제4 트랜지스터(T4)의 소스 전극(S4)에 연결되어 있다.
트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 PMOS 등의 P형 채널 트랜지스터일 수 있으나 이에 한정되는 것은 아니고, 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나가 N형 채널 트랜지스터일 수도 있다.
커패시터(Cst)의 일단(Cst1)은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있고, 타단(Cst2)은 구동 전압선(172)과 연결되어 있다. 발광 다이오드(ED)의 캐소드(cathode)는 공통 전압(ELVSS)을 전달하는 공통 전압(ELVSS) 단자와 연결되어 공통 전압(ELVSS)을 인가받을 수 있다.
한 실시예에 따른 화소(PX)의 구조는 도 1에 도시한 구조에 한정되는 것은 아니고 한 화소(PX)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
그러면, 도 3과 함께 도 4를 참조하여 한 실시예에 따른 표시 장치의 동작에 대하여 설명한다. 본 기재에서는 트랜지스터(T1, T2, T3, T4, T5, T6, T7)가 P형 채널 트랜지스터인 예에 대해 설명하며, 한 프레임의 동작에 대해 설명한다.
도 4를 참조하면, 한 프레임 내에서 복수의 화소(PX)와 연결된 복수의 제1 스캔선(151)에는 순차적으로 로우 레벨(low level)의 스캔 신호(..., S(n-2), S(n-1), Sn, ...)가 인가될 수 있다.
초기화 기간 동안 제2 스캔선(152)을 통해 로우 레벨의 스캔 신호(GIn)가 공급되면(스캔 신호(GIn)는 (n-1)번째 스캔 신호(S(n-1))일 수 있음), 제4 트랜지스터(T4)가 턴온되며, 제4 트랜지스터(T4)를 통해 초기화 전압(Vint)이 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달되고, 초기화 전압(Vint)에 의해 제1 트랜지스터(T1)가 초기화된다.
다음, 데이터 프로그래밍 및 보상 기간 동안 제1 스캔선(151)을 통해 로우 레벨의 스캔 신호(GWn)가 공급되면(스캔 신호(GWn)는 n번째 스캔 신호(Sn)일 수 있음), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 제1 트랜지스터(T1)는 턴온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다. 그러면, 데이터선(171)으로부터 공급된 데이터 신호(Dm)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압이 제1 트랜지스터(T1)의 게이트 전극(G1)에 인가된다. 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
다음, 발광 기간 동안 제어선(153)으로부터 공급되는 발광 제어 신호(EM)가 하이 레벨에서 로우 레벨로 변경된다.　 발광 제어 신호(EM)가 하이 레벨에서 로우 레벨로 변경되는 시점은 한 프레임에서 모든 제1 스캔선(151)에 스캔 신호(GWn)가 인가된 후일 수 있다. 그러면, 발광 기간 동안 로우 레벨의 발광 제어 신호(EM)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온되고, 제1 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 발광 다이오드(ED)에 공급되어 발광 다이오드(ED)에 전류(Ied)가 흐른다.
한편, 초기화 기간 동안 제7 트랜지스터(T7)는 제3 스캔선(154)을 통해 로우 레벨의 스캔 신호(GI(n+1))를 공급받아 턴온된다. 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)일 수 있다. 턴온된 제7 트랜지스터(T7)에 의해 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로서 제7 트랜지스터(T7)를 통해 빠져나갈 수 있다.
이제, 앞에서 설명한 도면들과 함께 도 5 내지 도 7을 참조하여 한 실시예에 따른 표시 장치의 구체적인 구조에 대하여 설명한다. 이해의 편의를 위해, 먼저 한 실시예에 따른 표시 장치의 평면상 구조에 대해 주로 설명한 후 단면상 구조에 대해 구체적으로 설명하도록 한다.
도 5를 참조하면, 한 실시예에 따른 표시 장치의 한 화소는 복수의 스캔선(151, 152, 154), 제어선(153), 데이터선(171) 및 구동 전압선(172)과 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함할 수 있다.
복수의 스캔선(151, 152, 154) 및 제어선(153)은 평면상 대체로 동일한 방향(예를 들어 제1 방향(Dr1)으로 뻗을 수 있다. 제1 스캔선(151)은 평면상 제2 스캔선(152)과 제어선(153) 사이에 위치할 수 있다. 표시 장치 전체적으로 볼 때 제3 스캔선(154)은 실질적으로 제2 스캔선(152)과 같은 종류의 스캔선으로서 제2 스캔선(152)이 전달하는 스캔 신호(GIn) 다음 단의 스캔 신호(GI(n+1))를 전달할 수 있다.
데이터선(171) 및 구동 전압선(172)은 평면상 대체로 제1 방향(Dr1)에 수직인 제2 방향(Dr2)으로 뻗으며, 복수의 스캔선(151, 152, 154) 및 제어선(153)과 교차할 수 있다. 데이터선(171)은 데이터 신호(Dm)를 전달할 수 있고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다. 구동 전압선(172)은 각 화소에 위치하는 확장부(178)를 포함할 수 있다.
한 실시예에 따른 표시 장치는 스토리지선(156) 및 초기화 전압선(159) 등을 더 포함할 수 있다. 스토리지선(156) 및 초기화 전압선(159)은 평면상 대체로 제1 방향(Dr1)으로 뻗을 수 있다. 스토리지선(156)은 평면상 제1 스캔선(151)과 제어선(153) 사이에 위치할 수 있고 각 화소에 위치하는 확장부(157)를 포함할 수 있다. 스토리지선(156)의 확장부(157)는 접촉 구멍(68)을 통해 구동 전압선(172)의 확장부(178)와 연결되어 구동 전압(ELVDD)을 인가받을 수 있다. 초기화 전압선(159)은 초기화 전압(Vint)을 전달하고, 평면상 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있으나 위치가 이에 한정되는 것은 아니다.
복수의 스캔선(151, 152, 154)과 제어선(153)은 제1 도전층에 포함되어 단면상 서로 동일한 층에 위치하며 서로 동일한 재료를 포함할 수 있다. 스토리지선(156) 및 초기화 전압선(159)은 제1 도전층과 다른 층인 제2 도전층에 포함되어 단면상 서로 동일한 층에 위치하며 서로 동일한 재료를 포함할 수 있다. 예를 들어 제2 도전층은 제1 도전층 위의 층에 위치할 수 있다. 데이터선(171) 및 구동 전압선(172)은 제1 및 제2 도전층과 다른 층인 제3 도전층에 포함되어 단면상 서로 동일한 층에 위치하며 서로 동일한 재료를 포함할 수 있다. 예를 들어 제3 도전층은 제2 도전층 위의 층에 위치할 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 각각의 채널은 하나의 액티브 패턴(130)의 내부에 형성될 수 있으며, 액티브 패턴(130)은 다양한 형상으로 굴곡되어 있을 수 있다. 액티브 패턴(130)은 비정질/다결정 규소 또는 산화물 반도체 등의 반도체 물질로 이루어질 수 있다.
액티브 패턴(130)은 반도체인 채널 영역 및 도전 영역을 포함한다. 채널 영역은 트랜지스터(T1, T2, T3_1, T3_2, T4_1, T4_2, T5, T6, T7) 각각의 채널을 형성하는 채널 영역(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g)을 포함한다. 액티브 패턴(130)에서 채널 영역(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g)을 제외한 나머지 부분은 도전 영역일 수 있다. 도전 영역은 채널 영역(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g)의 캐리어 농도보다 높은 캐리어 농도를 가진다. 도전 영역은 각 채널 영역(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g)의 양쪽에 위치하며 해당 트랜지스터(T1, T2, T3_1, T3_2, T4_1, T4_2, T5, T6, T7)의 소스 영역 및 드레인 영역이 되는 부분들과 연결부(138)를 포함할 수 있다.
제1 트랜지스터(T1)는 채널 영역(131a), 채널 영역(131a)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136a) 및 드레인 영역(137a), 그리고 채널 영역(131a)과 평면상 중첩하는 구동 게이트 전극(155a)을 포함한다.
제1 트랜지스터(T1)의 채널 영역(131a)은 적어도 한 번 굴곡되어 있을 수 있다. 예를 들어 채널 영역(131a)은 사행 형상(meandering shape) 또는 지그재그 형상(zigzag shape)을 가질 수 있다. 도 5는 채널 영역(131a)이 대략 상하로 반전된 U자 형태를 포함하는 예를 도시한다.
구동 게이트 전극(155a)은 제1 도전층에 포함될 수 있고, 접촉 구멍(48)을 통해 액티브 패턴(130)의 도전 영역 중 연결부(138)와 연결될 수 있다. 연결부(138)는 대체로 제2 방향(Dr2)으로 뻗어 제1 스캔선(151)과 교차할 수 있다. 연결부(138)는 구동 게이트 전극(155a)과 함께 도 3에 도시한 회로도에 도시한 구동 게이트 노드(GN)에 해당할 수 있다.
제2 트랜지스터(T2)는 채널 영역(131b), 채널 영역(131b)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136b) 및 드레인 영역(137b), 그리고 채널 영역(131b)과 평면상 중첩하는 게이트 전극(155b)을 포함한다. 게이트 전극(155b)은 제1 스캔선(151)의 일부이다. 소스 영역(136b)은 접촉 구멍(62)을 통해 데이터선(171)과 연결되어 있고, 드레인 영역(137b)은 제1 트랜지스터(T1)의 소스 영역(136a)과 연결되어 있다.
도 3에 도시한 제3 트랜지스터(T3)는 누설 전류 방지를 위해 두 부분으로 형성될 수 있다. 즉, 제3 트랜지스터(T3)는 서로 인접하며 서로 연결되어 있는 제3 트랜지스터 제1부분(T3_1) 및 제3 트랜지스터 제2부분(T3_2)을 포함할 수 있다.
제3 트랜지스터 제1부분(T3_1)은 제1 스캔선(151)과 평면상 중첩하는 채널 영역(131c_1), 채널 영역(131c_1)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136c_1) 및 드레인 영역(137c_1), 그리고 채널 영역(131c_1)과 중첩하는 게이트 전극(155c_1)을 포함한다. 드레인 영역(137c_1)은 연결부(138)를 통해 구동 게이트 전극(155a)과 연결될 수 있다.
제3 트랜지스터 제2부분(T3_2)은 제1 스캔선(151)과 평면상 중첩하는 채널 영역(131c_2), 채널 영역(131c_2)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136c_2) 및 드레인 영역(137c_2), 그리고 채널 영역(131c_2)과 중첩하는 게이트 전극(155c_2)을 포함한다. 게이트 전극(155c_2)은 제1 스캔선(151)의 일부이다. 제3 트랜지스터 제2부분(T3_2)의 소스 영역(136c_2)은 제1 트랜지스터(T1)의 드레인 영역(137a)과 연결되어 있고, 드레인 영역(137c_2)은 제3 트랜지스터 제1부분(T3_1)의 소스 영역(136c_1)과 연결되어 있다.
도 3에 도시한 제4 트랜지스터(T4)도 누설 전류 방지를 위해 두 부분으로 형성될 수 있다. 즉, 제4 트랜지스터(T4)는 서로 인접하며 서로 연결되어 있는 제4 트랜지스터 제1부분(T4_1) 및 제4 트랜지스터 제2부분(T4_2)를 포함할 수 있다.
제4 트랜지스터 제1부분(T4_1)은 제2 스캔선(152)과 평면상 중첩하는 채널 영역(131d_1), 채널 영역(131d_1)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136d_1) 및 드레인 영역(137d_1), 그리고 채널 영역(131d_1)과 중첩하는 게이트 전극(155d_1)을 포함한다. 게이트 전극(155d_1)은 제2 스캔선(152)의 돌출된 부분의 일부일 수 있다. 드레인 영역(137d_1)은 연결부(138)를 통해 제3 트랜지스터 제1부분(T3_1)의 드레인 영역(137c_1) 및 구동 게이트 전극(155a)과 연결되어 있다.
제4 트랜지스터 제2부분(T4_2)은 제2 스캔선(152)과 평면상 중첩하는 채널 영역(131d_2), 채널 영역(131d_2)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136d_2) 및 드레인 영역(137d_2), 그리고 채널 영역(131d_2)과 중첩하는 게이트 전극(155d_2)을 포함한다. 게이트 전극(155d_2)은 제2 스캔선(152)의 돌출된 일부일 수 있다. 드레인 영역(137d_2)은 제4 트랜지스터 제1부분(T4_1)의 소스 영역(136d_1)과 연결되어 있고, 소스 영역(136d_2)은 접촉 구멍(47)을 통해 초기화 전압선(159)과 연결되어 있다.
제5 트랜지스터(T5)는 채널 영역(131e), 채널 영역(131e)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136e) 및 드레인 영역(137e), 그리고 채널 영역(131e)과 중첩하는 게이트 전극(155e)을 포함한다. 게이트 전극(155e)은 제어선(153)의 일부이다. 소스 영역(136e)은 접촉 구멍(67)을 통해 구동 전압선(172)과 연결되어 있고, 드레인 영역(137e)은 제1 트랜지스터(T1)의 소스 영역(136a)과 연결되어 있다.
제6 트랜지스터(T6)는 채널 영역(131f), 채널 영역(131f)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136f) 및 드레인 영역(137f), 그리고 채널 영역(131f)과 중첩하는 게이트 전극(155f)을 포함한다. 게이트 전극(155f)은 제어선(153)의 일부이다. 소스 영역(136f)은 제1 트랜지스터(T1)의 드레인 영역(137a)과 연결되어 있고, 드레인 영역(137f)은 접촉 구멍(69)을 통해 연결 부재(179)와 연결되어 있다. 연결 부재(179)는 단면상 제3 도전층에 포함될 수 있다.
제7 트랜지스터(T7)는 채널 영역(131g), 채널 영역(131g)의 양쪽에 위치하는 액티브 패턴(130)의 도전 영역인 소스 영역(136g) 및 드레인 영역(137g), 그리고 채널 영역(131g)과 중첩하는 게이트 전극(155g)을 포함한다. 게이트 전극(155g)은 제3 스캔선(154)의 일부이다. 소스 영역(136g)은 제6 트랜지스터(T6)의 드레인 영역(137f)과 연결되어 있고, 드레인 영역(137g)은 접촉 구멍(47)을 통해 초기화 전압선(159)과 연결되어 초기화 전압(Vint)을 인가받을 수 있다.
커패시터(Cst)는 평면상 서로 중첩하는 구동 게이트 전극(155a)과 스토리지선(156)의 확장부(157)를 두 단자로 포함할 수 있다. 커패시터(Cst)는 구동 전압(ELVDD)을 인가받는 스토리지선(156)의 확장부(157)와 구동 게이트 전극(155a) 간 전압차를 유지할 수 있다. 스토리지선(156)의 확장부(157)는 구동 게이트 전극(155a)보다 평면상 넓은 면적을 가질 수 있고, 해당 구동 게이트 전극(155a)의 전체 면적을 전부 덮을 수 있다.
연결부(138)는 제3 트랜지스터 제1부분(T3_1)의 드레인 영역(137c_1)과 연결되어 있는 제1단(38a) 및 제4 트랜지스터 제1부분(T4_1)의 드레인 영역(137d_1)과 연결되어 있는 제2단(38b)을 가질 수 있다. 따라서 연결부(138)는 제3 트랜지스터 제1부분(T3_1)의 드레인 영역(137c_1)과 제4 트랜지스터 제1부분(T4_1)의 드레인 영역(137d_1)과 하나의 연속적인 도전 영역을 형성할 수 있다. 액티브 패턴(130)에서 제1단(38a) 및 제2단(38b) 각각을 기준으로 양쪽에 위치하는 액티브 패턴(130)은 모두 도전 영역이므로 제1단(38a)과 제2단(38b)은 실질적인 경계를 이루는 것은 아니다. 그러나, 제1단(38a) 및 제2단(38b) 각각을 기준으로 양쪽에 위치하는 액티브 패턴(130)의 캐리어 농도는 서로 다를 수 있다.
연결부(138)의 제1단(38a)은 그 위치가 여러 가지로 다르게 설계될 수 있는데, 그 변동 가능한 범위는 구동 게이트 전극(155a)의 아래쪽 바깥 경계선부터 제3 트랜지스터 제1부분(T3_1)의 채널 영역(131c_1)과 드레인 영역(137c_1) 사이의 경계선까지일 수 있다. 제1단(38a)이 제3 트랜지스터 제1부분(T3_1)의 채널 영역(131c_1)과 드레인 영역(137c_1) 사이의 경계선과 거의 일치할 경우 연결부(138)가 제3 트랜지스터 제1부분(T3_1)의 드레인 영역으로서 기능할 수 있다.
연결부(138)의 제2단(38b)도 그 위치가 여러 가지로 다르게 설계될 수 있는데, 그 변동 가능한 범위는 제1 스캔선(151)의 아래쪽 바깥 경계선부터 제4 트랜지스터 제1부분(T4_1)의 채널 영역(131d_1)과 드레인 영역(137d_1) 사이의 경계선까지일 수 있다. 제2단(38b)이 제4 트랜지스터 제1부분(T4_1)의 채널 영역(131d_1)과 드레인 영역(137d_1) 사이의 경계선과 거의 일치할 경우, 연결부(138)가 제4 트랜지스터 제1부분(T4_1)의 드레인 영역으로서 기능할 수 있다.
구동 게이트 전극(155a)과 중첩하는 액티브 패턴(130)은 채널 영역(131a)과 연결부(138)를 포함하는데, 구동 게이트 전극(155a)과 중첩하는 액티브 패턴(130) 중 채널 영역(131a)을 제외한 부분은 모두 도전 영역일 수 있다.
이와 같이 본 실시예에 따르면 액티브 패턴(130) 중 제1 도전층과 중첩하는 영역은 대부분 반도체인 채널 영역이지만 도전 영역인 부분도 포함할 수 있다. 이러한 도전 영역은, 서로 이격되어 있으며 다른 층에 위치하는 두 도전체(예를 들어, 구동 게이트 전극(155a)과 드레인 영역(137d_1))를 서로 연결하는 연결부로서 사용될 수 있다.
이제, 도 5와 함께 도 6 및 도 7을 참조하여 한 실시예에 따른 표시 장치의 단면 구조에 대해 더 구체적으로 설명한다.
한 실시예에 따른 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 유리 등의 무기 절연 물질 또는 폴리이미드(PI)와 같은 플라스틱 등의 유기 절연 물질을 포함할 수 있으며, 다양한 정도의 유연성(flexibility)을 가질 수 있다.
기판(110) 위에는 버퍼층(120)이 위치할 수 있다. 버퍼층(120)은 기판(110)으로부터 버퍼층(120)의 상부층, 특히 액티브 패턴(130)으로 불순물이 전달되는 것을 차단하여 액티브 패턴(130)의 특성 열화를 막고 스트레스를 완화시킬 수 있다. 버퍼층(120)은 질화규소 또는 산화규소 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 버퍼층(120)의 일부 또는 전체는 생략될 수도 있다.
버퍼층(120) 위에는 앞에서 설명한 바와 같은 액티브 패턴(130)이 위치하고, 액티브 패턴(130) 위에 제1 절연층(141)이 위치한다.
제1 절연층(141) 위에는 앞에서 설명한 복수의 스캔선(151, 152, 154), 제어선(153), 그리고 구동 게이트 전극(155a) 등을 포함하는 제1 도전층이 위치할 수 있다.
제1 도전층 및 제1 절연층(141) 위에는 제2 절연층(142)이 위치하고, 제2 절연층(142) 위에는 스토리지선(156) 및 초기화 전압선(159) 등을 포함하는 제2 도전층이 위치할 수 있다. 스토리지선(156)의 확장부(157)는 제2 절연층(142)을 사이에 두고 구동 게이트 전극(155a)과 중첩하여 커패시터(Cst)를 형성할 수 있다.
제2 도전층 및 제2 절연층(142) 위에는 제3 절연층(160)이 위치할 수 있다.
제1 절연층(141), 제2 절연층(142), 그리고 제3 절연층(160) 중 적어도 하나는 질화규소, 산화규소 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다.
제1 절연층(141)은 액티브 패턴(130)의 연결부(138) 위에 위치하는 접촉 구멍(48)을 포함하고, 제1 및 제2 절연층(141, 142)은 제7 트랜지스터(T7)의 드레인 영역(137g) 위에 위치하는 접촉 구멍(47)을 포함하고, 제1, 제2 및 제3 절연층(141, 142, 160)은 제2 트랜지스터(T2)의 소스 영역(136b) 위에 위치하는 접촉 구멍(62), 제5 트랜지스터(T5)의 소스 영역(136e) 위에 위치하는 접촉 구멍(67), 그리고 제6 트랜지스터(T6)의 드레인 영역(137f) 위에 위치하는 접촉 구멍(69)을 포함하고, 제3 절연층(160)은 스토리지선(156)의 확장부(157) 위에 위치하는 접촉 구멍(68)을 포함할 수 있다.
제3 절연층(160) 위에는 데이터선(171), 구동 전압선(172) 및 연결 부재(179) 등을 포함하는 제3 도전층이 위치할 수 있다.
제1 도전층, 제2 도전층 및 제3 도전층 중 적어도 하나는 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta), 이들 중 적어도 둘의 합금 등의 금속과 같은 도전 물질을 포함할 수 있다.
제3 도전층과 제3 절연층(160) 위에는 보호막(180)이 위치한다. 보호막(180)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있으며, 보호막(180)의 윗면은 실질적으로 평탄할 수 있다. 보호막(180)은 연결 부재(179) 위에 위치하는 접촉 구멍(89)을 포함할 수 있다.
보호막(180) 위에는 복수의 화소 전극(191)을 포함하는 제4 도전층이 위치할 수 있다. 각 화소 전극(191)은 접촉 구멍(89)을 통해 연결 부재(179)와 연결되어 전압을 인가받을 수 있다. 복수의 화소 전극(191)은 펜타일 매트릭스(pentile matrix) 구조로 배열되어 있을 수 있다.
보호막(180)과 화소 전극(191) 위에는 화소 정의막(pixel defining layer, PDL)(350)이 위치할 수 있다. 화소 정의막(350)은 각 화소 전극(191) 위에 위치하는 개구부(351)를 가진다.
화소 전극(191) 위에는 발광층(370)이 위치한다. 발광층(370)은 개구부(351) 안에 위치할 수 있다. 발광층(370)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다.
발광층(370) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 화소 정의막(350) 위에도 형성되어 복수의 화소에 걸쳐 연장되어 있을 수 있다.
화소 전극(191), 발광층(370) 및 공통 전극(270)은 함께 발광 다이오드(ED)를 이룬다.
공통 전극(270) 위에는 발광 다이오드(ED)를 보호하는 밀봉층(도시하지 않음)이 더 위치할 수 있다. 밀봉층은 교대로 적층된 무기막과 유기막을 포함할 수 있다.
본 실시예에 따르면, 제1 트랜지스터(T1)의 구동 게이트 전극(155a)을 이격되어 있는 액티브 패턴(130)의 도전 영역(예를 들어 제4 트랜지스터의 제1부분(T4_1)의 드레인 영역(137d_1))과 전기적으로 연결하는 연결 부재가 필요하다. 구동 게이트 전극(155a)과 제4 트랜지스터의 제1부분(T4_1)의 드레인 영역(137d_1) 사이에는 제1 스캔선(151)과 같이 연결 부재가 절연되어 교차해야 하는 다른 도전체도 위치한다. 따라서, 일반적으로 구동 게이트 전극(155a)과 제4 트랜지스터의 제1부분(T4_1)의 드레인 영역(137d_1) 사이를 연결하는 연결 부재는 구동 게이트 전극(155a) 위에 위치하는 다른 도전층에 위치한다. 구동 게이트 전극(155a)은 스토리지선(156)의 확장부(157)와 중첩하여 커패시터(Cst)를 형성해야 하므로 그러한 연결 부재는 스토리지선(156)과도 다른 층인 제3 도전층에 주로 위치한다. 따라서, 연결 부재는 스토리지선(156)의 확장부(157)에 형성된 개구부를 관통하여 구동 게이트 전극(155a)과 연결될 수 밖에 없다.
이에 따르면, 확장부(157)의 면적이 감소하게 되어 그만큼 커패시터(Cst)의 용량이 감소하게 되어 구동 게이트 전극(155a)의 전압 유지 능력이 감소될 수 있다. 또한 확장부(157)에 형성해야 하는 개구부로 인해 화소의 사이즈를 줄일 수 있는 마진이 작아져 고해상도의 표시 장치를 제조하기 힘들 수 있다. 나아가, 구동 게이트 전극(155a)과 제4 트랜지스터의 제1부분(T4_1)의 드레인 영역(137d_1) 사이를 연결하는 연결 부재가 제3 도전층에 위치하므로 그 상부의 화소 전극(191)과 같은 제4 도전층과 연결 부재 사이에 커플링 커패시터가 발생할 수 있다. 이 경우, 화소에 따라 커플링 커패시터의 편차가 생기면 색편차가 발생할 수 있다. 또한, 제3 도전층에 위치하는 연결 부재는 데이터선(171) 등의 다른 제3 도전층과의 거리가 가까워져 구동 게이트 노드(GN)과 인접한 데이터선(171)과의 커플링 커패시터의 용량이 커져, 데이터 신호(Dm)의 변화에 따라 구동 게이트 전극(155a)의 전압이 변화하여 크로스톡, 얼룩 등이 발생할 수 있다.
그러나 본 실시예에 따르면, 액티브 패턴(130)의 일부인 연결부(138)가 구동 게이트 전극(155a)과 제4 트랜지스터의 제1부분(T4_1)의 드레인 영역(137d_1) 사이를 연결할 수 있다. 따라서 앞에서 설명한 바와 같은 제3 도전층에 위치하는 연결 부재를 형성할 필요가 없고, 그에 따른 여러 단점과 부작용이 나타나지 않는다. 즉, 커패시터(Cst)의 충분한 용량을 확보할 수 있고 고해상도의 표시 장치의 구현이 가능하며, 색편차와 크로스톡과 같은 화질 불량의 발생을 줄일 수 있다.
제4 트랜지스터(T4)의 소스 영역(136d_2)과 제7 트랜지스터(T7)의 드레인 영역(137g)은 초기화 전압선(159)과 연결될 필요가 있다. 이를 위해 일반적으로 액티브 패턴(130) 및 제2 도전층과 다른 층에 위치하는 별도의 연결 부재를 형성해야 하나, 본 실시예에 따르면 액티브 패턴(130)과 초기화 전압선(159)을 평면상 중첩시키고 제1 및 제2 절연층(141, 142)에 접촉 구멍(47)을 형성하여, 접촉 구멍(47)을 통해 제4 트랜지스터(T4)의 소스 영역(136d_2)과 제7 트랜지스터(T7)의 드레인 영역(137g)을 초기화 전압선(159)과 연결시킬 수 있다.
다음, 앞에서 설명한 도면들과 함께 도 8 내지 도 26을 참조하여 한 실시예에 따른 표시 장치의 제조 방법에 대하여 설명한다.
먼저 도 8 내지 도 10을 참조하면, 기판(110) 위에 무기 절연 물질 및/또는 유기 절연 물질을 적층하여 버퍼층(120)을 형성한다. 이어서, 버퍼층(120) 위에 다결정 규소, 산화물 반도체 등의 반도체 물질을 적층하고 패터닝하여 반도체 패턴(130A)을 형성한다. 패터닝 공정은 대상층 위에 포토레지스트 등을 적층하고 광마스크를 이용한 노광 및 현상 공정을 통해 마스크 패턴을 형성한 후 대상층을 식각하는 사진 식각 공정, 또는 통상의 기술자에게 알려진 여러 공정을 포함할 수 있다. 반도체 패턴(130A)의 전체적인 평면 형태는 앞에서 설명한 액티브 패턴(130)의 평면 형태와 동일할 수 있다.
다음 도 11 내지 도 13을 참조하면, 반도체 패턴(130A) 위에 포토레지스트 등의 감광층을 적층한 후 노광 및 현상하여 개구부(OP)를 포함하는 마스크 패턴(500)을 형성한다. 개구부(OP)는 앞에서 설명한 액티브 패턴(130)의 연결부(138)에 대응하는 영역을 포함할 수 있다.
이어서, 마스크 패턴(500)을 마스크로 하여 반도체 패턴(130A)을 N형 또는 P형 불순물로 1차 도핑하여 도전 영역인 연결부(138)를 형성한다. 마스크 패턴(500)의 개구부(OP)의 형태에 따라 연결부(138)의 제1단(38a)의 위치가 바뀔 수 있는데, 예를 들어 도 11에 도시한 경계선(SA1)과 경계선(SB1) 사이의 범위에서 정해질 수 있다. 경계선(SA1)은 이후에 형성할 구동 게이트 전극(155a)의 아래쪽 바깥 경계선에 해당하고, 경계선(SB1)은 이후에 형성될 제3 트랜지스터 제1부분(T3_1)의 채널 영역(131c_1)과 드레인 영역(137c_1) 사이의 경계선에 해당할 수 있다. 또한, 마스크 패턴(500)의 개구부(OP)의 형태에 따라 연결부(138)의 제2단(38b)의 위치가 바뀔 수 있는데, 예를 들어 도 11에 도시한 경계선(SA2)과 경계선(SB2) 사이의 범위에서 정해질 수 있다. 경계선(SA2)은 이후에 형성할 제1 스캔선(151)의 아래쪽 바깥 경계선에 해당하고, 경계선(SB2)은 이후에 형성될 제4 트랜지스터 제1부분(T4_1)의 채널 영역(131d_1)과 드레인 영역(137d_1) 사이의 경계선에 해당할 수 있다.
이와 같이 형성하고자 하는 연결부(138)의 영역에 따라 마스크 패턴(500)의 개구부(OP)의 형태도 다양하게 바뀔 수 있다. 예를 들어 도 14를 참조하면, 한 예에 따른 마스크 패턴(500)의 개구부(OP1)의 최소 영역은 도 11 및 도 14에 도시한 경계선(SA2)과 경계선(SA1)에 정렬된 가장자리를 가질 수 있다. 다른 예에 따른 마스크 패턴(500)의 개구부(OP2)의 최대 영역은 도 11 및 도 14에 도시한 경계선(SB2)과 경계선(SB1)에 정렬된 가장자리를 가질 수 있다.
다음 도 15 내지 도 17을 참조하면, 반도체 패턴(130A) 위에 질화규소, 산화규소 등의 무기 절연 물질 및/또는 유기 절연 물질을 적층하여 제1 절연층(141)을 형성하고, 제1 절연층(141)을 패터닝하여 연결부(138) 위에 위치하는 접촉 구멍(48)을 형성한다.
다음 도 18 내지 도 20을 참조하면, 제1 절연층(141) 위에 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta), 이들 중 적어도 둘의 합금 등의 금속과 같은 도전 물질을 적층하고 패터닝하여 복수의 스캔선(151, 152, 154), 제어선(153), 그리고 구동 게이트 전극(155a) 등을 포함하는 제1 도전층을 형성한다. 구동 게이트 전극(155a)은 접촉 구멍(48)을 통해 연결부(138)와 전기적으로 연결된다.
이어서, 제1 도전층을 마스크로 하여 반도체 패턴(130A)을 N형 또는 P형 불순물로 2차 도핑하여 나머지 도전 영역을 형성하여 앞에서 설명한 바와 같은 액티브 패턴(130)을 완성한다.
다음 도 21 내지 도 23을 참조하면, 제1 절연층(141) 및 제1 도전층 위에 질화규소, 산화규소 등의 무기 절연 물질 및/또는 유기 절연 물질을 적층하여 제2 절연층(142)을 형성한다. 이어서, 제1 및 제2 절연층(141, 142)을 사진 공정 등으로 패터닝하여 제7 트랜지스터(T7)의 드레인 영역(137g) 또는 제4 트랜지스터의 제2부분(T4_2)의 소스 영역(136d_2) 위에 위치하는 접촉 구멍(47)을 형성할 수 있다.
다음 도 24 내지 도 26을 참조하면, 제2 절연층(142) 위에 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta), 이들 중 적어도 둘의 합금 등의 금속과 같은 도전 물질을 적층하고 패터닝하여 스토리지선(156) 및 초기화 전압선(159)을 포함하는 제2 도전층을 형성한다. 초기화 전압선(159)은 접촉 구멍(47)을 통해 제7 트랜지스터(T7)의 드레인 영역(137g) 또는 제4 트랜지스터의 제2부분(T4_2)의 소스 영역(136d_2)과 전기적으로 연결된다.
이어서, 제2 절연층(142) 및 제2 도전층 위에 무기 절연 물질 및/또는 유기 절연 물질을 적층하여 제3 절연층(160)을 형성하고, 제1 절연층(141), 제2 절연층(142) 및 제3 절연층(160)을 패터닝하여 제2 트랜지스터(T2)의 소스 영역(136b) 위에 위치하는 접촉 구멍(62), 제5 트랜지스터(T5)의 소스 영역(136e) 위에 위치하는 접촉 구멍(67), 제6 트랜지스터(T6)의 드레인 영역(137f) 위에 위치하는 접촉 구멍(69), 그리고 스토리지선(156)의 확장부(157) 위에 위치하는 접촉 구멍(68)을 형성한다.
다음 앞에서 설명한 도 5 내지 도 7을 참조하면, 제3 절연층(160) 위에 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta), 이들 중 적어도 둘의 합금 등의 금속과 같은 도전 물질을 적층하고 패터닝하여 데이터선(171), 구동 전압선(172) 및 연결 부재(179) 등을 포함하는 제3 도전층을 형성한다. 이어서, 제3 도전층 및 제3 절연층(160) 위에 유기 절연 물질 등을 적층하고 패터닝하여 연결 부재(179) 위에 위치하는 접촉 구멍(89)을 포함하는 보호막(180)을 형성한다.
이어서, 보호막(180) 위에 ITO 등의 도전성 물질을 적층하고 패터닝하여 화소 전극(191)을 포함하는 제4 도전층을 형성한다. 이어서, 화소 전극(191) 및 보호막(180) 위에 화소 정의막(350)을 형성하고 발광층(370) 및 공통 전극(270)을 형성하여 발광 다이오드(ED)를 형성한다. 이어서, 발광 다이오드(ED)를 밀봉하기 위한 밀봉층(도시하지 않음)을 형성할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (19)

  1. 기판,
    상기 기판 위에 위치하고 채널 영역 및 상기 채널 영역보다 높은 캐리어 농도를 가지는 도전 영역을 포함하는 액티브 패턴,
    상기 액티브 패턴 및 상기 기판 위에 위치하는 제1 절연층, 그리고
    상기 제1 절연층 위에 위치하고, 서로 이격된 제1 도전체 및 제2 도전체를 포함하는 제1 도전층
    을 포함하고,
    상기 액티브 패턴의 상기 채널 영역은, 상기 제1 도전체와 중첩하는 제1 채널 영역, 그리고 상기 제2 도전체와 중첩하는 제2 채널 영역을 포함하고,
    상기 액티브 패턴의 상기 도전 영역은 제1 도전 영역을 포함하고,
    상기 제1 도전 영역은, 상기 제1 도전체와 중첩하는 제1 부분, 그리고 상기 제1 부분과 연결되어 있으며 상기 제1 도전체와 중첩하지 않는 제2 부분을 포함하고,
    상기 제2 부분은 상기 제2 채널 영역과 연결되어 있고,
    상기 제1 도전 영역의 상기 제2 부분은 상기 제2 도전체와 중첩하는
    표시 장치.
  2. 삭제
  3. 제1항에서,
    상기 제1 도전층은 상기 제1 도전체 및 상기 제2 도전체와 이격되어 있는 제3 도전체를 더 포함하고,
    상기 제1 도전 영역의 상기 제2 부분은 상기 제2 도전체와 절연되어 교차하는
    표시 장치.
  4. 제1항에서,
    상기 제1 절연층은 상기 제1 도전체와 중첩하는 접촉 구멍을 포함하고,
    상기 제1 도전 영역은 상기 접촉 구멍을 통해 상기 제1 도전체와 전기적으로 연결되어 있는
    표시 장치.
  5. 복수의 채널 영역 및 상기 채널 영역보다 높은 캐리어 농도를 가지는 도전 영역을 포함하는 액티브 패턴,
    상기 액티브 패턴 위에 위치하는 제1 절연층,
    상기 제1 절연층 위에 위치하는 제1 도전층,
    상기 제1 도전층 위에 위치하는 제2 절연층, 그리고
    상기 제2 절연층 위에 위치하는 제2 도전층
    을 포함하고,
    상기 제1 도전층은 제1 게이트 전극을 포함하고,
    상기 액티브 패턴의 상기 채널 영역은 상기 제1 게이트 전극과 중첩하는 제1 채널 영역을 포함하고,
    상기 액티브 패턴의 상기 도전 영역은 상기 제1 게이트 전극과 중첩하며 상기 제1 채널 영역과 이격되어 있는 연결부를 포함하고,
    상기 제2 도전층은 스토리지선을 포함하고,
    상기 스토리지선은 상기 제1 게이트 전극과 상기 제2 절연층을 사이에 두고 중첩하여 커패시터를 형성하는 확장부를 포함하는
    표시 장치.
  6. 제5항에서,
    상기 액티브 패턴의 상기 채널 영역은 상기 제1 채널 영역과 이격되어 있으며 상기 제1 도전층이 포함하는 제2 게이트 전극과 중첩하는 제2 채널 영역을 더 포함하고,
    상기 연결부는 상기 제2 채널 영역 또는 상기 제2 채널 영역에 연결되어 있는 상기 도전 영역 중 일부와 연결되어 있는
    표시 장치.
  7. 제6항에서,
    상기 제1 절연층은 상기 제1 게이트 전극과 중첩하는 제1 접촉 구멍을 포함하고,
    상기 연결부는 상기 제1 접촉 구멍을 통해 상기 제1 게이트 전극과 전기적으로 연결되어 있는
    표시 장치.
  8. 제7항에서,
    상기 제1 도전층은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 제1 스캔선을 더 포함하고,
    상기 연결부는 상기 제1 스캔선과 절연되어 교차하는
    표시 장치.
  9. 제8항에서,
    상기 액티브 패턴의 상기 채널 영역은 상기 제1 채널 영역과 이격되어 있으며 상기 제1 스캔선과 중첩하는 제3 채널 영역을 더 포함하고,
    상기 연결부는 상기 제3 채널 영역 또는 상기 제3 채널 영역에 연결되어 있는 상기 도전 영역 중 일부와 연결되어 있는
    표시 장치.
  10. 제9항에서,
    상기 액티브 패턴은 상기 제1 채널 영역부터 시작하여 상기 제3 채널 영역을 거쳐 상기 연결부에 이르기까지 물리적으로 연속인 형태를 가지는 표시 장치.
  11. 제5항에서,
    상기 확장부는 내부에 개구부 없이 연속적인 평면 형태를 가지는
    표시 장치.
  12. 제11항에서,
    상기 제2 도전층 위에 위치하는 제3 절연층, 그리고
    상기 제3 절연층 위에 위치하는 제3 도전층
    을 더 포함하고,
    상기 제3 도전층은 구동 전압을 전달하는 구동 전압선을 포함하고,
    상기 제3 절연층은 상기 확장부와 중첩하는 제2 접촉 구멍을 포함하고,
    상기 구동 전압선은 상기 제2 접촉 구멍을 통해 상기 확장부와 전기적으로 연결되어 있는
    표시 장치.
  13. 제11항에서,
    상기 제1 절연층과 상기 제2 절연층은 상기 액티브 패턴의 상기 도전 영역의 일부와 중첩하는 제3 접촉 구멍을 포함하고,
    상기 제2 도전층은 초기화 전압을 전달하는 초기화 전압선을 더 포함하고,
    상기 초기화 전압선은 상기 제3 접촉 구멍을 통해 상기 액티브 패턴의 상기 도전 영역의 일부와 전기적으로 연결되어 있는
    표시 장치.
  14. 제5항에서,
    상기 제1 도전층은 상기 제1 게이트 전극과 이격되어 있는 제1 스캔선을 더 포함하고,
    상기 액티브 패턴의 상기 채널 영역은 상기 제1 스캔선과 중첩하는 부분을 포함하고, 상기 액티브 패턴의 상기 도전 영역은 상기 제1 스캔선과 중첩하는 부분을 포함하는
    표시 장치.
  15. 기판 위에 반도체 패턴을 형성하는 단계,
    상기 반도체 패턴의 일부를 도핑하여 도전성인 연결부를 형성하는 단계,
    상기 반도체 패턴 위에 제1 절연층을 형성하는 단계,
    상기 제1 절연층을 패터닝하여 상기 연결부 위에 위치하는 제1 접촉 구멍을 형성하는 단계,
    상기 제1 절연층 위에 도전 물질을 적층하고 패터닝하여 제1 도전층을 형성하는 단계,
    상기 제1 도전층을 마스크로 하여 상기 반도체 패턴을 도핑하여 복수의 도전 영역 및 복수의 채널 영역을 포함하는 액티브 패턴을 형성하는 단계,
    상기 제1 도전층 위에 제2 절연층을 형성하는 단계, 그리고
    상기 제2 절연층 위에 도전 물질을 적층하고 패터닝하여 제2 도전층을 형성하는 단계
    를 포함하고,
    상기 제1 도전층은 상기 제1 접촉 구멍을 통해 상기 연결부와 전기적으로 연결되는 제1 게이트 전극을 포함하고,
    상기 제2 도전층은 상기 제1 게이트 전극과 상기 제2 절연층을 사이에 두고 중첩하여 커패시터를 형성하는 확장부를 포함하는 스토리지선을 포함하는
    표시 장치의 제조 방법.
  16. 삭제
  17. 제15항에서,
    상기 제2 절연층을 형성하는 단계 이후에,
    상기 제1 절연층 및 상기 제2 절연층을 패터닝하여 상기 도전 영역의 일부와 중첩하는 제2 접촉 구멍을 형성하는 단계
    를 더 포함하는 표시 장치의 제조 방법.
  18. 제17항에서,
    상기 제2 도전층은 상기 제2 접촉 구멍을 통해 상기 도전 영역의 일부와 전기적으로 연결되는 초기화 전압선을 포함하는
    표시 장치의 제조 방법.
  19. 삭제
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