KR20210113538A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20210113538A
KR20210113538A KR1020200028653A KR20200028653A KR20210113538A KR 20210113538 A KR20210113538 A KR 20210113538A KR 1020200028653 A KR1020200028653 A KR 1020200028653A KR 20200028653 A KR20200028653 A KR 20200028653A KR 20210113538 A KR20210113538 A KR 20210113538A
Authority
KR
South Korea
Prior art keywords
gate
line
pattern
display device
transistor
Prior art date
Application number
KR1020200028653A
Other languages
English (en)
Inventor
안진성
성석제
이성준
이지선
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200028653A priority Critical patent/KR20210113538A/ko
Priority to US17/144,273 priority patent/US11594558B2/en
Priority to CN202110180861.2A priority patent/CN113363284A/zh
Priority to EP21155911.7A priority patent/EP3876283A1/en
Publication of KR20210113538A publication Critical patent/KR20210113538A/ko
Priority to US18/100,170 priority patent/US11798956B2/en
Priority to US18/239,470 priority patent/US20230411404A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H01L27/3262—
    • H01L51/52—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치는 제1 액티브 패턴, 제1 액티브 패턴과 중첩하는 게이트 전극, 제1 액티브 패턴과 중첩하고 제1 방향으로 연장되는 제1 게이트 배선 및 제1 방향으로 연장되는 제2 게이트 배선을 포함하는 제1 도전 패턴, 제1 도전 패턴 상에 배치되고, 제1 방향으로 연장되는 제3 게이트 배선 및 제1 방향으로 연장되는 제4 게이트 배선을 포함하는 제2 도전 패턴, 제2 도전 패턴 상에 배치되고, 제1 액티브 패턴과 다른 물질을 포함하는 제2 액티브 패턴 및 제2 액티브 패턴 상에 배치되고, 제3 게이트 배선과 중첩하고, 제3 게이트 배선과 전기적으로 연결되는 제1 상부 전극 및 제4 게이트 배선과 중첩하고, 제4 게이트 배선과 전기적으로 연결되는 제2 상부 전극을 포함하는 제3 도전 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 베젤 영역이 감소된 표시 장치에 관한 것이다.
최근, 표시 장치로서 표시 장치가 주목받고 있다. 상기 표시 장치는 스마트폰, 태블릿 PC, 노트북, 모니터, TV 등에 적용될 수 있다. 상기 표시 장치를 소형화 및 경량화하기 위해 많은 연구가 진행되고 있다. 표시 장치의 소형화 및 경량화하기 위해, 표시 영역은 확대되고, 비표시 영역(예를 들어, 베젤 영역)은 축소될 필요가 있다. 상기 표시 장치에 포함된 연결 배선들을 표시 영역을 통해 우회시킬 경우, 상기 비표시 영역이 축소될 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 비표시 영역이 감소된 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 제1 액티브 패턴, 상기 제1 액티브 패턴과 중첩하는 게이트 전극, 상기 제1 액티브 패턴과 중첩하고 제1 방향으로 연장되는 제1 게이트 배선 및 상기 제1 방향으로 연장되는 제2 게이트 배선을 포함하는 제1 도전 패턴, 상기 제1 도전 패턴 상에 배치되고, 상기 제1 방향으로 연장되는 제3 게이트 배선 및 상기 제1 방향으로 연장되는 제4 게이트 배선을 포함하는 제2 도전 패턴, 상기 제2 도전 패턴 상에 배치되고, 상기 제1 액티브 패턴과 다른 물질을 포함하는 제2 액티브 패턴 및 상기 제2 액티브 패턴 상에 배치되고, 상기 제3 게이트 배선과 중첩하고, 상기 제3 게이트 배선과 전기적으로 연결되는 제1 상부 전극 및 상기 제4 게이트 배선과 중첩하고, 상기 제4 게이트 배선과 전기적으로 연결되는 제2 상부 전극을 포함하는 제3 도전 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 제3 도전 패턴 상에 배치되고, 상기 제1 방향으로 연장되며 제1 데이터 전압이 인가되는 수평 연결 배선, 제2 데이터 전압이 인가되는 데이터 전압 패드 및 고전원 전압이 인가되는 차폐 패턴을 포함하는 제4 도전 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제4 도전 패턴 상에 배치되고, 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제2 데이터 전압이 인가되는 데이터 배선, 상기 제2 방향으로 연장되고, 상기 제1 데이터 전압이 인가되는 수직 연결 배선 및 상기 제2 방향으로 연장되고 상기 고전원 전압이 인가되는 고전원 전압 배선을 포함하는 제5 도전 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 데이터 배선은 상기 데이터 전압 패드와 중첩하고, 상기 데이터 전압 패드와 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 수직 연결 배선은 상기 수평 연결 배선과 중첩하고, 상기 수평 연결 배선과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 고전원 전압 배선은 상기 차폐 패턴과 중첩하고, 상기 차폐 패턴과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 게이트 배선에는 제1 게이트 신호가 인가되고, 상기 제3 게이트 배선에는 제2 게이트 신호가 인가되며, 상기 제4 게이트 배선에는 제3 게이트 신호가 인가될 수 있다.
일 실시예에 있어서, 상기 제2 게이트 배선은 발광 제어 신호가 인가될 수 있다.
일 실시예에 있어서, 상기 제2 도전 패턴은 게이트 초기화 전압 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제4 도전 패턴은 게이트 초기화 전압 연결 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 초기화 전압 연결 패턴은 상기 게이트 초기화 전압 배선과 중첩하고, 상기 게이트 초기화 전압 배선과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 게이트 초기화 전압 연결 패턴은 상기 제2 액티브 패턴과 중첩하고, 상기 제2 액티브 패턴과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 액티브 패턴은 실리콘 반도체를 포함하고, 상기 제2 액티브 패턴은 산화물 반도체를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 게이트 배선이 상기 제1 액티브 패턴과 중첩하는 부분들은 엔모스 트랜지스터들을 구성할 수 있다.
일 실시예에 있어서, 상기 제2 게이트 배선이 상기 제1 액티브 패턴과 중첩하는 부분들은 엔모스 트랜지스터들을 구성할 수 있다.
일 실시예에 있어서, 상기 게이트 전극이 제1 액티브 패턴과 중첩하는 부분은 엔모스 트랜지스터를 구성할 수 있다.
일 실시예에 있어서, 상기 제1 상부 전극이 상기 제2 액티브 패턴과 중첩하는 부분은 피모스 트랜지스터를 구성할 수 있다.
일 실시예에 있어서, 상기 제2 상부 전극이 상기 제2 액티브 패턴과 중첩하는 부분은 피모스 트랜지스터를 구성할 수 있다.
본 발명의 실시예들에 따르면, 상기 표시 장치는 제1 액티브 패턴, 상기 제1 액티브 패턴과 중첩하는 게이트 전극, 상기 제1 액티브 패턴과 중첩하고 제1 방향으로 연장되는 제1 게이트 배선 및 상기 제1 방향으로 연장되는 제2 게이트 배선을 포함하는 제1 도전 패턴, 상기 제1 도전 패턴 상에 배치되고, 상기 제1 방향으로 연장되는 제3 게이트 배선 및 상기 제1 방향으로 연장되는 제4 게이트 배선을 포함하는 제2 도전 패턴, 상기 제2 도전 패턴 상에 배치되고, 상기 제1 액티브 패턴과 다른 물질을 포함하는 제2 액티브 패턴 및 상기 제2 액티브 패턴 상에 배치되고, 상기 제3 게이트 배선과 중첩하고, 상기 제3 게이트 배선과 전기적으로 연결되는 제1 상부 전극 및 상기 제4 게이트 배선과 중첩하고, 상기 제4 게이트 배선과 전기적으로 연결되는 제2 상부 전극을 포함하는 제3 도전 패턴을 포함할 수 있다.
상기 표시 장치는 상기 제3 게이트 배선과 상기 제 상부 전극을 전기적으로 연결하는 콘택홀 및 상기 제4 게이트 배선과 상기 제2 상부 전극을 연결하는 콘택홀을 통해 게이트 신호 등을 우회하여 전달할 수 있다. 이에 따라, 상기 제3 도전 패턴 등에 여분의 배선들, 패턴들 등을 추가 배치할 수 있는 공간이 생길 수 있다. 따라서 별도의 도전 패턴을 추가하지 않고 제4 도전 패턴 및 제5 도전 패턴이 표시 영역에 상기 데이터 전압 등을 전달할 수 있게 됨에 따라, 종래에 사용되던 팬-아웃 배선들이 제거되어 상기 표시 장치의 비표시 영역이 감소할 수 있다. 이를 통해, 상기 표시 장치의 소형화 및 경량화를 도모할 수 있다.
다만, 본 발명의 효과는 상기 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에 포함되는 배선들을 설명하기 위한 확대도이다.
도 3은 도 1의 표시 장치에 포함되는 화소 회로의 일 예를 나타내는 회로도이다.
도 4 내지 도 16은 도 1의 표시 장치에 포함되는 화소 구조물을 설명하기 위한 레이아웃 도면들이다.
도 17은 도 16의 I-I'라인을 따라 절단한 단면도이다.
도 18은 도 16의 II-II'라인을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 2는 도 1의 표시 장치에 포함되는 연결 배선을 설명하기 위한 확대도이며, 도 3은 도 1의 표시 장치에 포함되는 화소 회로 및 유기 발광 소자의 일 예를 나타내는 회로도이다.
도 1 내지 3을 참조하면, 표시 장치(20)는 표시 영역(DA), 상기 표시 영역(DA)을 둘러싸는 비표시 영역(NDA), 벤딩이 가능한 벤딩 영역(BA), 상기 표시 영역(DA)과 상기 벤딩 영역(BA) 사이의 주변 영역(SA) 및 패드 영역(PA)을 포함할 수 있다.
예를 들어, 상기 표시 영역(DA)에는 화소 구조물(PX)이 배치될 수 있고, 상기 비표시 영역(NDA)에는 상기 화소 구조물(PX)을 구동하기 위한 구동부가 배치될 수 있다. 예를 들어, 상기 패드 영역(PA)에는 패드부(PD) 및 데이터 구동부(DDV)가 배치될 수 있고, 상기 벤딩 영역(BA)은 가상의 벤딩축을 기준으로 벤딩될 수 있다. 예를 들어, 상기 주변 영역(SA)에는 상기 화소 구조물(PX)이 배치되지 않으므로, 상기 주변 영역(SA)의 제2 방향(D2)으로 연장하는 폭은 상기 표시 장치(20)의 데드 스페이스로 정의될 수 있다.
상기 표시 영역(DA)에는 상기 화소 구조물(PX) 및 상기 화소 구조물(PX)에 연결되는 데이터 배선(DL), 게이트 배선(GL), 발광 제어 배선(EML), 구동 전압 배선(PL) 및 연결 배선(FL)이 배치될 수 있다. 다만, 상기 데이터 배선(DL), 상기 게이트 배선(GL), 상기 발광 제어 배선(EML) 및 상기 구동 전압 배선(PL)은 도 1을 참조하여 설명한 상기 데이터 배선(DL), 상기 게이트 배선(GL), 상기 발광 제어 배선(EML) 및 상기 구동 전압 배선(PL)과 실질적으로 동일할 수 있다.
상기 연결 배선(FL)은 상기 데이터 구동부(DDV) 및 상기 데이터 배선(DL)에 전기적으로 연결될 수 있다. 상기 연결 배선(FL)은 상기 데이터 구동부(DDV)로부터 데이터 전압(DATA)을 제공받아, 상기 데이터 배선(DL)으로 상기 데이터 전압(DATA)을 제공할 수 있다.
상기 구동부는 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV) 및 상기 패드부(PD)를 포함할 수 있다. 또한, 상기 구동부는 타이밍 제어부를 포함할 수 있으며, 상기 타이밍 제어부는 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 및 상기 발광 구동부(EDV)를 제어할 수 있다. 다만, 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV), 상기 패드부(PD) 및 상기 타이밍 제어부는 도 1을 참조하여 설명한 상기 게이트 구동부(GDV), 상기 데이터 구동부(DDV), 상기 발광 구동부(EDV), 상기 패드부(PD) 및 상기 타이밍 제어부와 실질적으로 동일할 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 상기 데이터 배선(DL) 및 상기 연결 배선(FL)은 상기 표시 영역(DA)에 배치될 수 있다. 예를 들어, 상기 표시 영역(DA)에는 제1 내지 제4 데이터 배선들(DL1, DL2, DL3, DL4), 제1 연결 배선(FL1) 및 제2 연결 배선(FL2)이 배치될 수 있다. 예를 들어, 상기 연결 배선(FL)은 상기 데이터 구동부(DDV)와 상기 데이터 배선(DL)을 전기적으로 연결시키는 팬-아웃 배선일 수 있다.
예를 들어, 상기 화소 구조물(PX)은 상기 제1 방향(D1)을 따라 배치되는 제1 내지 제4 화소 구조물들을 포함할 수 있다. 상기 제1 데이터 배선(DL1)은 상기 제1 화소 구조물과 연결되고, 상기 제2 데이터 배선(DL2)은 상기 제2 화소 구조물과 연결되며, 상기 제3 데이터 배선(DL3)은 상기 제3 화소 구조물과 연결되고, 상기 제4 데이터 배선(DL4)은 상기 제4 화소 구조물과 연결될 수 있다.
일 실시예에서, 상기 제1 연결 배선(FL1)은 제1 수직 연결 배선(VFL1) 및 제1 수평 연결 배선(HFL1)을 포함할 수 있고, 상기 제2 연결 배선(FL2)은 제2 수직 연결 배선(VFL2) 및 제2 수평 연결 배선(HFL2)을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 수직 연결 배선들(VFL1, VFL2)은 상기 제2 방향(D2)으로 연장할 수 있고, 상기 제1 및 제2 수평 연결 배선들(HFL1, HFL2)은 상기 제1 방향(D1)으로 연장할 수 있다.
상기 제1 연결 배선(FL1)은 상기 데이터 구동부(DDV)와 상기 제1 데이터 배선(DL1)을 전기적으로 연결시킬 수 있다. 예를 들어, 제1 데이터 전압은 상기 제1 연결 배선(FL1) 및 상기 제1 데이터 배선(DL1)을 통해 상기 제1 화소 구조물로 제공될 수 있다.
구체적으로, 상기 제1 수직 연결 배선(VFL1)은 제1 입력 전달 배선(SCL1)과 연결되고, 상기 제1 입력 전달 배선(SCL1)은 제1 벤딩 전달 배선(BCL1)과 연결되며, 상기 제1 벤딩 전달 배선(BCL1)은 제1 출력 전달 배선(DCL1)과 연결될 수 있다.
예를 들어, 상기 제1 수직 연결 배선(VFL1)은 상기 주변 영역(SA)으로부터 상기 표시 영역(DA)으로 연장되고, 제1 층(예를 들어, 도 16의 제5 도전 패턴(2700)이 형성되는 층)에 형성될 수 있다. 상기 제1 입력 전달 배선(SCL1)은 상기 주변 영역(SA)에 배치되고, 상기 제1 층보다 하부에 배치되는 제2 층(예를 들어, 도 6의 제1 도전 패턴(2200)이 형성되는 층)에 형성될 수 있다. 상기 제1 벤딩 전달 배선(BCL1)은 상기 벤딩 영역(BA)에 배치되고, 상기 제1 층에 형성될 수 있다. 상기 제1 출력 전달 배선(DCL1)은 상기 패드 영역(PA)에 배치되고, 상기 데이터 구동부(DDV)로부터 상기 제1 데이터 전압을 제공받을 수 있다.
상기 제2 연결 배선(FL2)은 상기 데이터 구동부(DDV)와 상기 제2 데이터 배선(DL2)을 전기적으로 연결시킬 수 있다. 예를 들어, 제2 데이터 전압은 상기 제2 연결 배선(FL2) 및 상기 제2 데이터 배선(DL2)을 통해 상기 제2 화소 구조물로 제공될 수 있다.
구체적으로, 상기 제2 수직 연결 배선(VFL2)은 제2 입력 전달 배선(SCL2)과 연결되고, 상기 제2 입력 전달 배선(SCL2)은 제2 벤딩 전달 배선(BCL2)과 연결되며, 상기 제2 벤딩 전달 배선(BCL2)은 제2 출력 전달 배선(DCL2)과 연결될 수 있다. 다만, 상기 제2 수직 연결 배선(VFL2), 상기 제2 입력 전달 배선(SCL2), 상기 제2 벤딩 전달 배선(BCL2) 및 상기 제2 출력 전달 배선(DCL2)의 구조는 상기 제1 수직 연결 배선(VFL1), 상기 제1 입력 전달 배선(SCL1), 상기 제1 벤딩 전달 배선(BCL1) 및 상기 제1 출력 전달 배선(DCL1)의 구조와 실질적으로 동일하므로, 자세한 설명은 생략하기로 한다.
상기 제3 데이터 배선(DL3)은 상기 데이터 구동부(DDV)와 연결될 수 있다. 예를 들어, 제3 데이터 전압은 상기 제3 데이터 배선(DL3)을 통해 상기 제3 화소 구조물로 제공될 수 있다.
구체적으로, 상기 제3 데이터 배선(DL3)은 제3 입력 전달 배선(SCL3)과 연결되고, 상기 제3 입력 전달 배선(SCL3)은 제3 벤딩 전달 배선(BCL3)과 연결되며, 상기 제3 벤딩 전달 배선(BCL3)은 제3 출력 전달 배선(DCL3)과 연결될 수 있다.
예를 들어, 상기 제3 데이터 배선(DL3)은 상기 주변 영역(SA)으로부터 상기 표시 영역(DA)으로 연장되고, 상기 제1 층에 형성될 수 있다. 상기 제3 입력 전달 배선(SCL3)은 상기 주변 영역(SA)에 배치되고, 상기 제1 층보다 하부에 배치되는 제3 층(예를 들어, 도 7의 제2 도전 패턴(2300)이 형성되는 층)에 형성될 수 있다. 상기 제3 벤딩 전달 배선(BCL3)은 상기 벤딩 영역(BA)에 배치되고, 상기 제1 층에 형성될 수 있다. 상기 제3 출력 전달 배선(DCL3)은 상기 패드 영역(PA)에 배치되고, 상기 데이터 구동부(DDV)로부터 상기 제3 데이터 전압을 제공받을 수 있다.
상기 제4 데이터 배선(DL4)은 상기 데이터 구동부(DDV)와 연결될 수 있다. 예를 들어, 상기 제4 데이터 전압은 상기 제4 데이터 배선(DL4)을 통해 상기 제4 화소 구조물로 제공될 수 있다.
구체적으로, 상기 제4 데이터 배선(DL4)은 제4 입력 전달 배선(SCL4)과 연결되고, 상기 제4 입력 전달 배선(SCL4)은 제4 벤딩 전달 배선(BCL4)과 연결되며, 상기 제4 벤딩 전달 배선(BCL4)은 제4 출력 전달 배선(DCL4)과 연결될 수 있다. 다만, 상기 제4 데이터 배선(DL4), 상기 제4 입력 전달 배선(SCL4), 상기 제4 벤딩 전달 배선(BCL4) 및 상기 제4 출력 전달 배선(DCL4)의 구조는 상기 제3 데이터 배선(DL3), 상기 제3 입력 전달 배선(SCL3), 상기 제3 벤딩 전달 배선(BCL3) 및 상기 제3 출력 전달 배선(DCL3)의 구조와 실질적으로 동일하므로, 자세한 설명은 생략하기로 한다.
일 실시예에서, 상기 제2 층은 상기 제3 층의 하부에 배치될 수 있다. 예를 들어, 상기 제1 및 제2 전달 배선들(SCL1, SCL2)은 상기 제3 및 제4 전달 배선들(SCL3, SCL4)의 하부에 배치될 수 있다. 그에 따라, 상기 주변 영역(SA)의 상기 제2 층(또는, 상기 주변 영역(SA)의 상기 제3 층)의 공간이 확보될 수 있고, 상기 주변 영역(SA)에는 추가적인 배선들이 더 배치될 수 있다. 다만, 본 발명은 이에 한정되지 아니하며, 상술한 배선들의 연결 구조 및 배치 위치는 필요에 따라 설정될 수 있다.
상기 연결 배선(FL)이 상기 표시 영역(DA)에 배치됨으로써, 본 발명의 표시 장치(20)는 종래의 표시 장치에 비해 상기 주변 영역(SA)의 상기 제2 방향(D2)으로 연장하는 폭이 감소될 수 있다. 다시 말하면, 상기 표시 장치(20)의 데드 스페이스가 감소될 수 있다.
상기 화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 스토리지 커패시터(CST) 및 부스팅 커패시터(CBS)를 포함할 수 있다. 상기 화소 회로(PC)는 상기 유기 발광 소자(OLED)와 전기적으로 연결되어, 상기 유기 발광 소자(OLED)로 구동 전류를 제공할 수 있다.
상기 유기 발광 소자(OLED)는 제1 단자(예를 들어, 애노드 단자) 및 제2 단자(예를 들어, 캐소드 단자)를 포함할 수 있으며, 상기 유기 발광 소자(OLED)의 상기 제1 단자는 상기 제6 트랜지스터(T6)을 매개로 상기 제1 트랜지스터(T1)에 연결되어 상기 구동 전류를 제공받고, 상기 제2 단자는 상기 저전원 전압(ELVSS)을 제공받을 수 있다. 상기 유기 발광 소자(OLED)는 상기 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 스토리지 커패시터(CST)의 상기 제1 단자는 상기 제1 트랜지스터(T1)에 연결되고, 상기 스토리지 커패시터(CST)의 상기 제2 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 스토리지 커패시터(CST)는 상기 제1 게이트 신호(GW)의 비활성화 구간 동안 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지할 수 있다.
상기 부스팅 커패시터(CBS)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 부스팅 커패시터(CBS)의 상기 제1 단자는 상기 스토리지 커패시터(CST)의 제1 단자에 연결되고, 상기 부스팅 커패시터(CBS)의 상기 제2 단자는 상기 제1 게이트 신호(GW)를 제공받을 수 있다. 상기 부스팅 커패시터(CBS)는 상기 제1 게이트 신호(GW)의 제공이 중단되는 시점에서 상기 제1 트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
제1 트랜지스터(T1)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제1 트랜지스터(T1)의 상기 게이트 단자는 상기 스토리지 커패시터(CST)의 제1 단자에 연결될 수 있다. 상기 제1 트랜지스터(T1)의 상기 제1 단자는 상기 제2 트랜지스터(T2)에 연결되어 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제1 트랜지스터(T1)의 상기 제2 단자는 상기 제6 트랜지스터(T6)을 매개로 상기 유기 발광 소자(OLED)에 연결되어 상기 구동 전류를 제공할 수 있다. 상기 제1 트랜지스터(T1)는 상기 게이트 단자와 상기 제1 단자 사이의 전압차에 기초하여 상기 구동 전류를 생성할 수 있다. 예를 들어, 상기 제1 트랜지스터(T1)는 구동 트랜지스터로 지칭될 수 있다.
상기 제2 트랜지스터(T2)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제2 트랜지스터(T2)의 상기 게이트 단자는 상기 게이트 배선(GL)을 통해 상기 제1 게이트 신호(GW)를 제공받을 수 있다.
상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GW)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)가 PMOS 트랜지스터인 경우, 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GW)가 양의 전압 레벨을 가질 때 턴오프되고, 상기 제1 게이트 신호(GW)가 음의 전압 레벨을 가질 때 턴온될 수 있다. 상기 제2 트랜지스터(T2)의 상기 제1 단자는 상기 데이터 배선(DL)을 통해 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 트랜지스터(T2)의 상기 제2 단자는 상기 제2 트랜지스터(T2)가 턴온되는 구간 동안, 상기 제1 트랜지스터(T1)의 제1 단자로 상기 데이터 전압(DATA)을 제공할 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터로 지칭될 수 있다.
상기 제3 트랜지스터(T3)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제3 트랜지스터(T3)의 상기 게이트 단자는 상기 제2 게이트 신호(GC)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)의 상기 제1 단자는 상기 제1 트랜지스터(T1)의 게이트 단자에 연결될 수 있다. 상기 제3 트랜지스터(T3)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있다.
상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(GC)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)가 NMOS 트랜지스터인 경우, 상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(GC)가 양의 전압 레벨을 가질 때 턴온되고, 상기 제2 게이트 신호(GC)가 음의 전압 레벨을 가질 때 턴오프될 수 있다.
상기 제2 게이트 신호(GC)에 응답하여 상기 제3 트랜지스터(T3)가 턴온되는 구간 동안, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다. 상기 제1 트랜지스터(T1)가 다이오드 연결되므로, 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제1 트랜지스터(T1)의 제1 단자 사이에 상기 제1 트랜지스터(T1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 이에 따라, 상기 제1 트랜지스터(T1)의 게이트 단자에는, 상기 제3 트랜지스터(T3)가 턴온되는 구간 동안 상기 제1 트랜지스터(T1)의 제1 단자에 제공된 상기 데이터 전압(DATA)에 상기 전압차만큼 합산된 전압이 상기 제1 트랜지스터(T1)의 게이트 단자에 제공될 수 있다. 따라서, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다.
상기 제4 트랜지스터(T4)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제4 트랜지스터(T4)의 상기 게이트 단자는 상기 제3 게이트 신호(GI)를 제공받을 수 있다. 상기 제4 트랜지스터(T4)의 상기 제1 단자는 게이트 초기화 전압(VINT)을 제공받을 수 있다. 상기 제4 트랜지스터(T4)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 게이트 단자에 연결될 수 있다.
상기 제4 트랜지스터(T4)는 상기 제3 게이트 신호(GI)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제4 트랜지스터(T4)가 NMOS 트랜지스터인 경우, 상기 제4 트랜지스터(T4)는 상기 제3 게이트 신호(GI)가 양의 전압 레벨을 가질 때 턴온되고, 상기 제3 게이트 신호(GI)가 음의 전압 레벨을 가질 때 턴오프될 수 있다.
상기 제4 트랜지스터(T4)가 상기 제3 게이트 신호(GI)에 턴온되는 구간 동안, 상기 제1 트랜지스터(T1)의 게이트 단자에는 상기 게이트 초기화 전압(VINT)이 제공될 수 있다. 이에 따라, 상기 제4 트랜지스터(T4)는 상기 제1 트랜지스터(T1)의 게이트 단자를 상기 게이트 초기화 전압(VINT)으로 초기화시킬 수 있다. 예를 들어, 상기 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 지칭될 수 있다.
상기 제5 트랜지스터(T5)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제5 트랜지스터(T5)의 상기 게이트 단자는 상기 발광 제어 신호(EM)를 제공받을 수 있다. 상기 제5 트랜지스터(T5)의 상기 제1 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 제5 트랜지스터(T5)의 상기 제2 단자는 상기 제1 트랜지스터(T1)의 제1 단자에 연결될 수 있다. 상기 발광 제어 신호(EM)에 응답하여 상기 제5 트랜지스터(T5)가 턴온되면, 상기 제5 트랜지스터(T5)는 상기 제1 트랜지스터(T1)에 상기 고전원 전압(ELVDD)을 제공할 수 있다.
상기 제6 트랜지스터(T6)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제6 트랜지스터(T6)의 상기 게이트 단자는 상기 발광 제어 신호(EM)를 제공받을 수 있다. 상기 제6 트랜지스터(T6)의 상기 제1 단자는 상기 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있다. 상기 제6 트랜지스터(T6)의 상기 제2 단자는 상기 유기 발광 소자(OLED)의 제1 단자에 연결될 수 있다. 상기 발광 제어 신호(EM)에 응답하여 상기 제6 트랜지스터(T6)가 턴온되면, 상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)가 생성한 상기 구동 전류를 상기 유기 발광 소자(OLED)에 제공할 수 있다.
상기 제7 트랜지스터(T7)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제7 트랜지스터(T7)의 상기 게이트 단자는 상기 제4 게이트 신호(GB)를 제공받을 수 있다. 상기 제7 트랜지스터(T7)의 상기 제1 단자는 애노드 초기화 전압(AINT)을 제공받을 수 있다. 상기 제7 트랜지스터(T7)의 상기 제2 단자는 상기 유기 발광 소자(OLED)의 제1 단자에 연결될 수 있다. 상기 제4 게이트 신호(GB)에 응답하여 상기 제7 트랜지스터(T7)가 턴온되면, 상기 제7 트랜지스터(T7)는 상기 유기 발광 소자(OLED)에 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 그에 따라, 상기 제7 트랜지스터(T7)는 상기 유기 발광 소자(OLED)의 제1 단자를 상기 애노드 초기화 전압(AINT)으로 초기화시킬 수 있다.
한편, 도 3에 도시된 상기 화소 회로(PC)의 연결 구조는 예시적인 것으로서 다양하게 변경될 수 있다. 예를 들어, 상기 화소 회로(PC)가 제3 내지 제7 트랜지스터들(T3, T4, T5, T6, T7) 및 부스팅 커패시터(CBS)를 포함하지 않는 경우, 상기 화소 회로(PC) 내 구성 요소들 간의 연결 구조는 상기 화소 회로(PC)가 포함하는 구성 요소들(즉, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스토리지 커패시터(CST) 및 유기 발광 소자(OLED)) 간의 연결 구조를 형성하기 위해 변경될 수 있다.도 4 내지 도 18은 도 1의 표시 장치에 포함되는 화소 구조물을 설명하기 위한 레이아웃 도면들이다.
도 4 내지 도 16은 도 1의 표시 장치에 포함되는 화소 구조물을 설명하기 위한 레이아웃 도면들이다.
도 4를 참조하면, 상기 표시 장치(20)는 상기 화소 구조물(PX) 및 상기 화소 구조물(PX)에 인접하는 대칭 화소 구조물(PX1)을 포함할 수 있다. 예를 들어, 상기 대칭 화소 구조물(PX1)의 구조는 상기 화소 구조물(PX)의 구조를 가상의 대칭 라인(SL)을 기준으로 대칭시킨 구조와 실질적으로 동일할 수 있다. 이하에서는, 설명의 편의를 위해 상기 화소 구조물(PX)에 대하여 설명한다.
도 5를 참조하면, 상기 화소 구조물(PX)은 기판(SUB) 및 상기 기판(SUB) 상에 배치되는 제1 액티브 패턴(2100)을 포함할 수 있다.
상기 기판(SUB)은 유리 기판, 석영 기판, 플라스틱 기판 등을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB)은 플라스틱 기판을 포함할 수 있고, 이에 따라 상기 표시 장치(20)는 플렉서블한 특성을 가질 수 있다. 이 경우, 상기 기판(SUB)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.
상기 기판(SUB) 상에는 버퍼층(예를 들어, 도 17의 BUF)이 배치될 수 있다. 상기 버퍼층은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 제1 액티브 패턴 (1100)으로 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층은 상기 제1 액티브 패턴(2100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여 상기 제1 액티브 패턴(2100)을 균일하게 형성할 수 있다.
상기 제1 액티브 패턴(2100)은 상기 버퍼층 상에 배치될 수 있다. 일 실시예에서, 상기 제1 액티브 패턴(2100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.
일 실시예에서, 상기 제1 액티브 패턴(2100)에는 이온이 선택적으로 주입될 수 있다. 예를 들어, 상기 제1 및 제2 트랜지스터들(T1, T2)이 상기 PMOS 트랜지스터들인 경우, 상기 제1 액티브 패턴(2100)은 양이온이 주입되는 소스 영역과 드레인 영역 및 상기 양이온이 주입되지 않는 채널 영역을 포함할 수 있다.
제1 게이트 절연층(예를 들어, 도 17의 GI1)은 상기 제1 액티브 패턴(2100)을 덮으며, 상기 기판(SUB) 상에 배치될 수 있다. 상기 제1 게이트 절연층은 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연층은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
도 6을 참조하면, 제1 도전 패턴(2200)은 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제1 도전 패턴(2200)은 제1 게이트 배선(2210), 게이트 전극(2220), 제2 게이트 배선(2230)을 포함할 수 있다.
상기 제1 게이트 배선(2210)은 상기 제1 액티브 패턴(2100) 상에 배치되고, 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제1 게이트 배선(2210)은 상기 제1 액티브 패턴(2100)의 일부와 함께 상기 제2 트랜지스터(T2)를 구성할 수 있다. 이를 위해, 상기 제1 게이트 배선(2210)에는 상기 제1 게이트 신호(GW)가 제공될 수 있다.
예를 들어, 상기 제1 게이트 배선(2210)은 상기 제1 액티브 패턴(2100)의 다른 일부와 함께 상기 제7 트랜지스터(T7)을 구성할 수 있다. 이를 위해, 상기 제1 게이트 배선(2210)에는 상기 제4 게이트 신호(GB)가 제공될 수 있다. 예를 들어, 상기 제1 게이트 신호(GW)와 상기 제4 게이트 신호(GB)는 시간차를 두고 실질적으로 동일한 파형을 가질 수 있다.
상기 게이트 전극(2220)은 상기 제1 액티브 패턴(2100)의 일부와 함께 상기 제1 트랜지스터(T1)를 구성할 수 있다.
상기 제2 게이트 배선(2230)은 상기 제1 액티브 패턴(2100) 상에 배치되고, 상기 제1 방향(D1)으로 연장할 수 있다. 예를 들어, 상기 제2 게이트 배선(2230)은 상기 제1 액티브 패턴(2100)의 일부와 함께 상기 제5 및 제6 트랜지스터들(T5, T6)을 구성할 수 있다. 예를 들어, 상기 제2 게이트 배선(2230)은 발광 제어 배선으로 지칭될 수 있다.
예를 들어, 상기 제1 도전 패턴(2200)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제1 도전 패턴(2200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
제1 층간 절연층(예를 들어, 도 17의 ILD1)은 상기 제1 도전 패턴(2200)을 덮으며, 상기 제1 게이트 절연층 상에 배치될 수 있다. 상기 제1 층간 절연층은 절연 물질을 포함할 수 있다.
한편, 상기 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 도 3을 참조하여 설명한 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)과 실질적으로 동일할 수 있다. 예를 들어, 상기 게이트 전극(1230)은 도 3을 참조하여 설명한 제1 트랜지스터(T1)의 게이트 단자에 대응할 수 있다. 또한, 도 3을 참조하여 설명한 게이트 단자들, 제1 단자들 및 제2 단자들은 후술할 도전 패턴들과 실질적으로 대응할 수 있다. 다만 이러한 대응 관계에 대하여는 상세히 설명하지 않기로 하며, 상기 대응 관계는 본 발명이 속하는 기술분야의 통상의 기술자에게 자명할 것이다.
도 7 및 8을 참조하면, 제2 도전 패턴(2300)은 상기 제1 층간 절연층 상에 배치될 수 있다. 상기 제2 도전 패턴(2300)은 게이트 초기화 전압 배선(2310), 제3 게이트 배선(2320), 제4 게이트 배선(2330) 및 스토리지 커패시터 전극(2340)을 포함할 수 있다.
상기 게이트 초기화 전압 배선(2310)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 게이트 초기화 전압 배선(2310)은 상기 제4 트랜지스터(T4)로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다. 예를 들어, 상기 게이트 초기화 전압 배선(2310)은 후술할 제2 액티브 패턴(예를 들어, 도 9의 2400)으로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다.
상기 제3 게이트 배선(2320)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 제3 게이트 배선(2320)은 상기 제3 트랜지스터(T3)로 상기 제2 게이트 신호(GC)를 제공할 수 있다. 예를 들어, 상기 제3 게이트 배선(2320)은 후술할 제1 상부 전극(예를 들어, 도 12의 2530)과 접촉할 수 있다.
상기 제4 게이트 배선(2330)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 제4 게이트 배선(2330)은 상기 제4 트랜지스터(T4)로 상기 제3 게이트 신호(GI)를 제공할 수 있다. 예를 들어, 상기 제4 게이트 배선(2330)은 후술할 제2 상부 전극(예를 들어, 도 12의 2540)과 접촉할 수 있다.
상기 스토리지 커패시터 전극(2340)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 스토리지 커패시터 전극(2340)은 상기 게이트 전극(2220)과 함께 상기 스토리지 커패시터(CST)를 구성할 수 있다. 이를 위해, 상기 스토리지 커패시터 전극(2340)은 상기 게이트 전극(2220)과 중첩할 수 있으며, 상기 스토리지 커패시터 전극(2340)에는 상기 고전원 전압(ELVDD)이 제공될 수 있다.
일 실시예에서, 상기 스토리지 커패시터 전극(2340)은 상기 게이트 전극(2220)의 상면을 노출시키는 개구(H)를 포함할 수 있다. 상기 개구(H)를 통해, 상기 게이트 전극(2220)은 후술할 제1 연결 패턴(예를 들어, 도 12의 2520)과 접촉할 수 있다. 예를 들어, 상기 개구(H)를 통해, 상기 제1 트랜지스터(T1)의 게이트 단자는 상기 제3 트랜지스터(T3)의 제1 단자와 전기적으로 연결될 수 있다.
예를 들어, 상기 제2 도전 패턴(2300)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제2 층간 절연층(예를 들어, 도 17의 ILD2)은 상기 제2 도전 패턴(2300)을 덮으며, 상기 제1 층간 절연층 상에 배치될 수 있다. 상기 제2 층간 절연층은 절연 물질을 포함할 수 있다.
도 9 및 10을 참조하면, 제2 액티브 패턴(2400)은 상기 제2 층간 절연층 상에 배치될 수 있다. 예를 들어, 상기 제2 액티브 패턴(2400)은 상기 제3 게이트 배선(2320) 및 상기 제4 게이트 배선(2330)과 중첩할 수 있다.
일 실시예에서, 상기 제2 액티브 패턴(2400)은 상기 제1 액티브 패턴(2100)과 서로 다른 층에 배치되고, 상기 제1 액티브 패턴(2100)과 중첩하지 않을 수 있다. 다시 말하면, 상기 제2 액티브 패턴(2400)은 상기 제1 액티브 패턴(2100)과 별도로 형성될 수 있다. 예를 들어, 상기 제1 액티브 패턴(2100)은 상기 실리콘 반도체를 포함하고, 상기 제2 액티브 패턴(2400)은 산화물 반도체를 포함할 수 있다.
일 실시예에서, 상기 화소 구조물(PX)은 실리콘계 반도체 소자인 상기 제1, 제2, 제5, 제6 및 제7 트랜지스터들(T1, T2, T5, T6, T7) 및 산화물계 반도체 소자인 상기 제3 및 제4 트랜지스터들(T3, T4)을 동시에 포함할 수 있다. 예를 들어, 상기 제1, 제2, 제5, 제6 및 제7 트랜지스터들(T1, T2, T5, T6, T7)은 PMOS 트랜지스터이고, 상기 제3 및 제4 트랜지스터들(T3, T4)은 NMOS 트랜지스터일 수 있다.
제2 게이트 절연층(예를 들어, 도 17의 GI2)은 상기 제2 액티브 패턴(2400)을 덮으며, 상기 제2 층간 절연층 상에 배치될 수 있다. 상기 제2 게이트 절연층은 절연 물질을 포함할 수 있다.
도 11 및 12를 참조하면, 제3 도전 패턴(2500)은 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제3 도전 패턴(2500)은 제3 연결 패턴(2510), 제1 연결 패턴(2520), 제1 상부 전극(2530) 및 제2 상부 전극(2540)을 포함할 수 있다.
일 실시예에서, 상기 제3 연결 패턴(2510)은 상기 제7 트랜지스터(T7)로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 예를 들어, 상기 제3 연결 패턴(2510)은 후술할 제4 연결 패턴(예를 들어, 도 13의 2630)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 이를 위해, 상기 제3 연결 패턴(2510)은 상기 제4 연결 패턴과 접촉할 수 있다.
일 실시예에서, 상기 제3 연결 패턴(2510)은 상기 제1 게이트 배선(2210), 상기 제3 게이트 배선(2330) 및 후술할 수직 연결 배선(예를 들어, 도 15의 2720)과 중첩할 수 있다.
일 실시예에서, 상기 제1 연결 패턴(2520)은 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 전기적으로 연결시킬 수 있다. 이를 위해, 상기 제1 연결 패턴(2520)은 상기 게이트 전극(2220) 및 후술할 제2 연결 패턴(예를 들어, 도 13의 2660)과 접촉할 수 있다. 예를 들어, 상기 게이트 전극(2220), 상기 스토리지 커패시터 전극(2340)의 상기 개구(H) 및 상기 제1 연결 패턴(2520)은 서로 중첩할 수 있다. 다시 말하면, 상기 제1 연결 패턴(2520)은 콘택홀과 중첩할 수 있다. 상기 콘택홀은 상기 스토리지 커패시터 전극(1340)의 상기 개구(H)와 중첩할 수 있다. 상기 제1 연결 패턴(2520)은 상기 콘택홀을 통해 상기 게이트 전극(2220)과 접촉할 수 있다.
일 실시예에서, 상기 제1 상부 전극(2530)은 상기 제3 트랜지스터(T3)로 상기 제2 게이트 신호(GC)를 제공할 수 있다. 이를 위해, 상기 제1 상부 전극(2530)은 상기 제3 게이트 배선(2320)과 접촉할 수 있다. 예를 들어, 상기 제1 상부 전극(2530)은 상기 제3 게이트 배선(2320) 및 상기 제2 액티브 패턴(2400)과 중첩할 수 있다.
일 실시예에서, 상기 제2 상부 전극(2540)은 상기 제4 트랜지스터(T4)로 상기 제3 게이트 신호(GI)를 제공할 수 있다. 이를 위해, 상기 제2 상부 전극(2540)은 상기 제4 게이트 배선(2330)과 접촉할 수 있다. 예를 들어, 상기 제2 상부 전극(2540)은 상기 제4 게이트 배선(2330) 및 상기 제2 액티브 패턴(2400)과 중첩할 수 있다.
제3 층간 절연층(예를 들어, 도 17의 ILD3)은 상기 제3 도전 패턴(2500)을 덮으며, 상기 제2 게이트 절연층 상에 배치될 수 있다. 상기 제3 층간 절연층은 절연 물질을 포함할 수 있다.
도 13 및 14를 참조하면, 제4 도전 패턴(2600)은 상기 제3 층간 절연층 상에 배치될 수 있다. 상기 제4 도전 패턴(2600)은 수평 연결 배선(2610), 데이터 전압 패드(2620), 제4 연결 패턴(2630), 게이트 초기화 전압 연결 패턴(2640), 차폐 패턴(2650), 제2 연결 패턴(2660), 제1 패드(2670) 및 보상 연결 패턴(2680)을 포함할 수 있다.
상기 수평 연결 배선(2610)은 상기 제1 방향(D1)으로 연장할 수 있다. 일 실시예에서, 상기 수평 연결 배선(2610)은 상기 데이터 전압(DATA)을 상기 제2 트랜지스터(T2)로 제공할 수 있다. 이를 위해, 상기 수평 연결 배선(2610)은 후술할 수직 연결 배선(1720) 및 데이터 배선(1710)과 접촉할 수 있다. 예를 들어, 상기 수평 연결 배선(2610)은 도 2의 제1 수평 연결 배선(HFL1) 또는 제2 수평 연결 배선(HFL2)에 대응할 수 있다.
일 실시예에서, 상기 수평 연결 배선(2610)은 상기 제3 연결 패턴(2510)과 중첩할 수 있다. 그에 따라, 화소 구조물(PX)의 평면상 면적이 감소될 수 있다. 또한, 상기 제3 연결 패턴(2510)은 상기 제4 게이트 배선(2330) 및 상기 수평 연결 배선(2610)과 중첩할 수 있다. 그에 따라, 상기 제3 연결 패턴(2510)은 상기 제4 게이트 배선(2330)과 상기 수평 연결 배선(2610) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
상기 데이터 전압 패드(2620)는 상기 데이터 전압(DATA)을 상기 제1 액티브 패턴(2100)으로 제공할 수 있다. 이를 위해, 상기 데이터 전압 패드(2620)는 상기 제1 액티브 패턴(2100) 및 후술할 데이터 배선과 접촉할 수 있다. 예를 들어, 상기 데이터 전압 패드(2620)는 상기 제1 액티브 패턴(2100) 및 상기 데이터 배선과 중첩할 수 있다.
일 실시예에서, 상기 제4 연결 패턴(2630)은 상기 제7 트랜지스터(T7)로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 예를 들어, 상기 제4 연결 패턴(2630)은 상기 제1 액티브 패턴(2100)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다. 이를 위해, 상기 제4 연결 패턴(2630)은 상기 제1 액티브 패턴(2100)과 접촉할 수 있다.
일 실시예에서, 상기 제4 연결 패턴(2630)은 상기 제1 게이트 배선(2210), 상기 제2 게이트 배선(1320) 및 후술할 수직 연결 배선(예를 들어, 도 15의 2720)과 중첩할 수 있다.
상기 게이트 초기화 전압 연결 패턴(2640)은 상기 제4 트랜지스터(T4)로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다. 예를 들어, 상기 게이트 초기화 전압 연결 패턴(2640)은 상기 제2 액티브 패턴(2400)으로 상기 게이트 초기화 전압(VINT)을 제공할 수 있다. 이를 위해, 상기 게이트 초기화 전압 연결 패턴(2640)은 상기 게이트 초기화 전압 배선(2310) 및 상기 제2 액티브 패턴(2400)과 접촉할 수 있다.
상기 차폐 패턴(2650)은 상기 고전원 전압(EVLDD)을 상기 제1 액티브 패턴(2100)에 제공할 수 있다. 일 실시예에서, 상기 차폐 패턴(2650)은 후술할 고전원 전압 배선(예를 들어, 도 15의 2740)과 상기 제1 액티브 패턴(2100)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 차폐 패턴(2650)은 상기 제1 방향(D1)으로 연장할 수 있고, 상기 고전원 전압 배선 및 상기 제1 액티브 패턴(2100)과 접촉할 수 있다. 이를 위해, 상기 차폐 패턴(2650)은 상기 고전원 전압 배선 및 상기 제1 액티브 패턴(2100)과 중첩할 수 있다.
일 실시예에서, 상기 차폐 패턴(2650)은 상기 수직 연결 배선 및 상기 제2 게이트 배선(2230)과 중첩할 수 있다. 그에 따라, 상기 차폐 패턴(2650)은 상기 수직 연결 배선과 상기 제2 게이트 배선(2230) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
일 실시예에서, 상기 차폐 패턴(2650)은 상기 수직 연결 배선과 상기 제1 연결 패턴(2520) 사이에 배치될 수 있다. 그에 따라, 상기 차폐 패턴(2650)은 상기 수직 연결 배선과 상기 제1 연결 패턴(2520) 사이에 발생할 수 있는 크로스토크 현상을 방지할 수 있다.
일 실시예에서, 상기 제2 연결 패턴(2660)은 상기 제1 트랜지스터(T1)의 게이트 단자와 상기 제3 트랜지스터(T3)의 제1 단자를 전기적으로 연결시킬 수 있다. 이를 위해, 상기 제2 연결 패턴(2660)은 상기 제2 액티브 패턴(1440) 및 상기 제1 연결 패턴(2520)과 접촉할 수 있다. 예를 들어, 상기 제2 연결 패턴(2660)은 상기 제2 액티브 패턴(2400) 및 상기 제1 연결 패턴(2520)과 중첩할 수 있다. 구체적으로, 상기 제2 연결 패턴(2660)은 상기 콘택홀과 중첩하지 않을 수 있다. 그에 따라, 상기 제2 연결 패턴(2660)은 최소한의 평면상 면적을 갖도록 형성될 수 있다. 또한, 상기 제2 연결 패턴(2660)은 콘택홀 및 콘택홀과 중첩할 수 있다. 그에 따라, 상기 제2 연결 패턴(2660)은 상기 제1 연결 패턴(2520) 및 상기 제2 액티브 패턴(2400)과 접촉할 수 있다.
상기 제1 패드(2670)는 후술할 유기 발광 소자의 제1 전극(예를 들어, 도 17의 2810)으로 상기 애노드 초기화 전압(AINT)을 제공할 수 있다.
상기 보상 연결 패턴(2680)은 상기 제2 액티브 패턴(2400)과 상기 제1 액티브 패턴(2100)을 전기적으로 연결시킬 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)의 상기 제2 단자(예를 들어, 제3 트랜지스터의 드레인 단자)는 상기 보상 연결 패턴(2680)을 통해 상기 제1 트랜지스터(T1)의 상기 제2 단자(예를 들어, 제1 트랜지스터의 드레인 단자)와 연결될 수 있다.
제1 비아 절연층(예를 들어, 도 17의 VIA1)은 상기 제4 도전 패턴(2600)을 덮으며, 상기 제3 층간 절연층 상에 배치될 수 있다. 상기 제1 비아 절연층은 유기 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 비아 절연층은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
도 15 및 16을 참조하면, 제5 도전 패턴(2700)은 상기 제1 비아 절연층 상에 배치될 수 있다. 상기 제5 도전 패턴(2700)은 데이터 배선(2710), 수직 연결 배선(2720), 제2 패드(2730) 및 고전원 전압 배선(2740)을 포함할 수 있다.
상기 데이터 배선(2710)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 데이터 배선(2710)은 상기 데이터 전압(DATA)을 상기 제2 트랜지스터(T2)로 제공할 수 있다. 이를 위해, 상기 데이터 배선(2710)은 상기 데이터 전압 패드(2620)과 접촉할 수 있다.
일 실시예에서, 상기 데이터 배선(2710)은 상기 데이터 구동부(DDV)로부터 상기 데이터 전압 패드(2620)으로 상기 데이터 전압(DATA)을 제공할 수 있다. 이 경우, 상기 데이터 배선(2710)은 도 2의 제3 데이터 배선(DL3) 또는 제4 데이터 배선(DL4)에 대응할 수 있다. 다른 실시예에서, 상기 데이터 배선(2710)은 상기 수평 연결 배선으로부터 상기 데이터 전압 패드(2620)으로 상기 데이터 전압(DATA)을 제공할 수 있다. 이 경우, 상기 데이터 배선(2710)은 도 2의 제1 데이터 배선(DL1) 또는 제2 데이터 배선(DL2)에 대응할 수 있다.
상기 수직 연결 배선(2720)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 수직 연결 배선(2720)은 상기 데이터 전압(DATA)을 상기 제2 트랜지스터(T2)로 제공할 수 있다. 이를 위해, 상기 수직 연결 배선(2720)은 상기 수평 연결 배선(2610)과 접촉할 수 있다. 예를 들어, 상기 수직 연결 배선(2720)은 도 2의 제1 수직 연결 배선(VFL1) 또는 제2 수직 연결 배선(VFL2)에 대응할 수 있다.
일 실시예에서, 상기 제4 게이트 배선(2330), 상기 제3 연결 패턴(2510) 및 상기 수직 연결 배선(2720)은 서로 중첩할 수 있다. 또한, 상기 제1 게이트 배선(2210), 상기 제3 연결 패턴(2510), 상기 제4 연결 패턴(2630) 및 상기 수직 연결 배선(2720)은 서로 중첩할 수 있다. 또한, 상기 제3 게이트 배선(2320), 상기 제4 연결 패턴(2630) 및 상기 수직 연결 배선(2720)은 서로 중첩할 수 있다.
일 실시예에서, 상기 제2 게이트 배선(2230), 상기 차폐 패턴(2650) 및 상기 수직 연결 배선(2720)은 서로 중첩할 수 있다.
상기 고전원 전압 배선(2740)은 상기 제2 방향(D2)으로 연장할 수 있다. 일 실시예에서, 상기 고전원 전압 배선(2740)은 상기 차폐 패턴(2650)으로 상기 고전원 전압(ELVDD)을 제공할 수 있다. 이를 위해, 상기 고전원 전압 배선(2740)은 상기 차폐 패턴(2650)과 접촉할 수 있다.
일 실시예에서, 상기 고전원 전압 패턴(1740)은 상기 제2 액티브 패턴(2400)과 중첩할 수 있다. 예를 들어, 상기 제2 액티브 패턴(2400)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체가 광에 노출되면, 상기 산화물 반도체를 포함하는 상기 제3 및 제4 트랜지스터들(T3, T4)을 통해 누설 전류가 발생될 수 있다. 예를 들어, 상기 광은 외광 또는 상기 유기 발광 소자(OLED)가 생성하는 광일 수 있다. 상기 고전원 전압 패턴(1740)이 상기 제2 액티브 패턴(2400)과 중첩함으로써, 상기 제2 액티브 패턴(2400)은 상기 광에 노출되지 않을 수 있다.
도 17은 도 16의 I-I'라인을 따라 절단한 단면도이다.
도 4 내지 17을 참조하면, 도 17에 도시된 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BUF), 제1 액티브 패턴(2100), 제1 게이트 절연층(GI1), 제1 게이트 배선(2210), 제1 층간 절연층(ILD1), 제4 게이트 배선(2330), 제2 층간 절연층(ILD2), 제2 게이트 절연층(GI2), 제3 연결 패턴(2510), 제3 층간 절연층(ILD3), 수평 연결 패턴(2610), 데이터 전압 패드(2620), 제1 비아 절연층(VIA1), 데이터 배선(2710), 수직 연결 배선(2720), 제2 비아 절연층(VIA2), 화소 정의막(PDL), 제1 전극(2810), 발광층(2820) 및 제2 전극(2830)이 순차적으로 배치된 구조를 가질 수 있다. 상기 제1 전극(2810), 상기 발광층(2820) 및 상기 제2 전극(2830)은 유기 발광 구조물(2800)을 구성할 수 있다. 예를 들어, 상기 유기 발광 구조물(2800)은 상술한 유기 발광 소자(OLED)와 대응할 수 있다.
일 실시예에서, 상기 수평 연결 패턴(2610)은 상기 수직 연결 배선(2720)과 중첩할 수 있다. 상기 수평 연결 패턴(2610)은 상기 수직 연결 배선(2720)과 전기적으로 연결될 수 있다. 상기 수평 연결 패턴(2610)은 상기 수직 연결 배선(2720)과 상기 제1 비아 절연층(VIA1)의 제1 부분을 식각하여 형성된 콘택홀에 의해 전기적으로 연결될 수 있다. 또한, 일 실시예에서, 상기 데이터 전압 패드(2620)는 상기 데이터 배선(2710)과 중첩할 수 있다. 상기 데이터 전압 패드(2620)는 상기 데이터 배선(2710)과 전기적으로 연결될 수 있다. 상기 데이터 전압 패드(2620)는 상기 데이터 배선(2710)과 상기 제1 비아 절연층(VIA1)의 제2 부분을 식각하여 형성된 콘택홀에 의해 전기적으로 연결될 수 있다.
상기 제4 도전 패턴(2600)과 상기 제5 도전 패턴(2700)이 상기 콘택홀들에 의해 전기적으로 연결될 수 있다. 상기 데이터 전압(DATA) 등의 신호가 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 흐를 수 있다. 이를 통해, 상기 제4 도전 패턴(2600) 및 상기 제5 도전 패턴(2700)이 종래에 사용되던 팬-아웃 배선들을 대체할 수 있다. 이로써, 상기 표시 장치의 상기 비표시 영역(예를 들어, 데드 스페이스, 베젤 영역 등)이 감소될 수 있다.
도 18은 도 16의 II-II'라인을 따라 절단한 단면도이다.
도 4 내지 18을 참조하면, 도 18에 도시된 화소 구조물(PX)은 상술한 기판(SUB), 버퍼층(BUF), 제1 액티브 패턴(2100), 제1 게이트 절연층(GI1), 제1 게이트 배선(2210), 제2 게이트 배선(2230, 제1 층간 절연층(ILD1), 제3 게이트 배선(2320), 제4 게이트 배선(2330), 스토리지 커패시터 전극(2340), 제2 층간 절연층(ILD2), 제2 게이트 절연층(GI2), 제1 상부 전극 (2530), 제2 상부 전극(2540), 제3 층간 절연층(ILD3), 제1 패드(2670), 제4 연결 패턴(2630), 차폐 패턴(2650), 제1 비아 절연층(VIA1), 제2 패드(2730), 고전원 전압 배선(2740), 제2 비아 절연층(VIA2), 화소 정의막(PDL), 제1 전극(2810), 발광층(2820) 및 제2 전극(2830)이 순차적으로 배치된 구조를 가질 수 있다.
일 실시예에서, 상기 제3 게이트 배선(2320)과 상기 제1 상부 전극(2530)은 중첩할 수 있다. 상기 제3 게이트 배선(2320)과 상기 제1 상부 전극(2530)은 전기적으로 연결될 수 있다. 상기 제3 게이트 배선(2320)과 상기 제1 상부 전극(2530)은 상기 제2 층간 절연층(ILD2) 및 상기 제2 게이트 절연층(GI2)의 제1 부분을 식각하여 형성된 콘택홀을 통해 전기적으로 연결될 수 있다. 또한, 일 실시예에서, 상기 제4 게이트 배선(2330)과 상기 제2 상부 전극(2540)은 중첩할 수 있다. 상기 제4 게이트 배선(2330)과 상기 제2 상부 전극(2540)은 전기적으로 연결될 수 있다. 상기 제4 게이트 배선(2330)과 상기 제2 상부 전극(2540)은 상기 제2 층간 절연층(ILD2) 및 상기 제2 게이트 절연층(GI2)의 제2 부분을 식각하여 형성된 콘택홀을 통해 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 패드(2670)와 상기 수직 연결 배선(2720)은 중첩할 수 있다. 상기 제1 패드(2670)와 상기 수직 연결 배선(2720)은 전기적으로 연결될 수 있다. 상기 제1 패드(2670)와 상기 수직 연결 배선(2720)은 상기 제1 비아 절연층(VIA1)의 제3 부분을 식각하여 형성된 콘택홀을 통해 전기적으로 연결될 수 있다. 또한, 일 실시예에서, 상기 차폐 패턴(2650)과 상기 고전원 전압 배선(2740)은 중첩할 수 있다. 상기 차폐 패턴(2650)과 상기 고전원 전압 배선(2740)은 전기적으로 연결될 수 있다. 상기 차폐 패턴(2650)과 상기 고전원 전압 배선(2740)은 상기 제1 비아 절연층(VIA1)의 제4 부분을 식각하여 형성된 콘택홀을 통해 전기적으로 연결될 수 있다.
이와 같이, 상기 제3 게이트 배선(2320)과 상기 제1 상부 전극(2530)이 전기적으로 연결되고, 상기 제4 게이트 배선(2330)과 상기 제2 상부 전극(2540)이 전기적으로 연결됨에 따라, 상기 게이트 신호들이 상기 제2 도전 패턴(2300) 및 상기 제3 도전 패턴(2500)을 통해 흐를 수 있다. 이를 통해, 상기 제2 도전 패턴(2300) 및 상기 제3 도전 패턴(2500)에 제3 연결 패턴(2510) 및 제1 연결 패턴(2520)을 배치할 수 있는 공간을 확보할 수 있다. 또한, 상기 공간이 확보됨에 따라, 상기 제4 도전 패턴(2600) 및 상기 제5 도전 패턴(2700)에 제1 방향(D1) 및 제2(D2) 방향으로 연장되는 복수의 배선들, 패턴들 및 패드들이 배치될 수 있다. 이로써, 상기 표시 장치의 상기 비표시 영역(예를 들어, 데드 스페이스, 베젤 영역 등)이 감소될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
20: 표시 장치 SUB: 기판
2100: 제1 액티브 패턴 2200: 제1 도전 패턴
2300: 제2 도전 패턴 2400: 제2 액티브 패턴
2500: 제3 도전 패턴 2600: 제4 도전 패턴
2700: 제5 도전 패턴 2320: 제3 게이트 배선
2330: 제4 게이트 배선 2530: 제1 상부 전극
2540: 제2 상부 전극

Claims (18)

  1. 제1 액티브 패턴;
    상기 제1 액티브 패턴과 중첩하는 게이트 전극, 상기 제1 액티브 패턴과 중첩하고 제1 방향으로 연장되는 제1 게이트 배선 및 상기 제1 방향으로 연장되는 제2 게이트 배선을 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴 상에 배치되고, 상기 제1 방향으로 연장되는 제3 게이트 배선 및 상기 제1 방향으로 연장되는 제4 게이트 배선을 포함하는 제2 도전 패턴;
    상기 제2 도전 패턴 상에 배치되고, 상기 제1 액티브 패턴과 다른 물질을 포함하는 제2 액티브 패턴; 및
    상기 제2 액티브 패턴 상에 배치되고, 상기 제3 게이트 배선과 중첩하고, 상기 제3 게이트 배선과 전기적으로 연결되는 제1 상부 전극 및 상기 제4 게이트 배선과 중첩하고, 상기 제4 게이트 배선과 전기적으로 연결되는 제2 상부 전극을 포함하는 제3 도전 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제3 도전 패턴 상에 배치되고, 상기 제1 방향으로 연장되며 제1 데이터 전압이 인가되는 수평 연결 배선, 제2 데이터 전압이 인가되는 데이터 전압 패드 및 고전원 전압이 인가되는 차폐 패턴을 포함하는 제4 도전 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제4 도전 패턴 상에 배치되고, 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제2 데이터 전압이 인가되는 데이터 배선, 상기 제2 방향으로 연장되고, 상기 제1 데이터 전압이 인가되는 수직 연결 배선 및 상기 제2 방향으로 연장되고 상기 고전원 전압이 인가되는 고전원 전압 배선을 포함하는 제5 도전 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 데이터 배선은,
    상기 데이터 전압 패드와 중첩하고, 상기 데이터 전압 패드와 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  5. 제3 항에 있어서, 상기 수직 연결 배선은,
    상기 수평 연결 배선과 중첩하고, 상기 수평 연결 배선과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  6. 제3 항에 있어서, 상기 고전원 전압 배선은,
    상기 차폐 패턴과 중첩하고, 상기 차폐 패턴과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 게이트 배선에는 제1 게이트 신호가 인가되고, 상기 제3 게이트 배선에는 제2 게이트 신호가 인가되며, 상기 제4 게이트 배선에는 제3 게이트 신호가 인가되는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서, 상기 제2 게이트 배선은,
    발광 제어 신호가 인가되는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서, 상기 제2 도전 패턴은
    게이트 초기화 전압 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서, 상기 제4 도전 패턴은,
    게이트 초기화 전압 연결 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서, 상기 게이트 초기화 전압 연결 패턴은,
    상기 게이트 초기화 전압 배선과 중첩하고, 상기 게이트 초기화 전압 배선과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서, 상기 게이트 초기화 전압 연결 패턴은,
    상기 제2 액티브 패턴과 중첩하고, 상기 제2 액티브 패턴과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서, 상기 제1 액티브 패턴은 실리콘 반도체를 포함하고, 상기 제2 액티브 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 표시 장치.
  14. 제1 항에 있어서, 상기 제1 게이트 배선이 상기 제1 액티브 패턴과 중첩하는 부분들은 엔모스 트랜지스터들을 구성하는 것을 특징으로 하는 표시 장치.
  15. 제1 항에 있어서, 상기 제2 게이트 배선이 상기 제1 액티브 패턴과 중첩하는 부분들은 엔모스 트랜지스터들을 구성하는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서, 상기 게이트 전극이 제1 액티브 패턴과 중첩하는 부분은 엔모스 트랜지스터를 구성하는 것을 특징으로 하는 표시 장치.
  17. 제1 항에 있어서, 상기 제1 상부 전극이 상기 제2 액티브 패턴과 중첩하는 부분은 피모스 트랜지스터를 구성하는 것을 특징으로 하는 표시 장치.
  18. 제1 항에 있어서, 상기 제2 상부 전극이 상기 제2 액티브 패턴과 중첩하는 부분은 피모스 트랜지스터를 구성하는 것을 특징으로 하는 표시 장치.
KR1020200028653A 2020-03-06 2020-03-06 표시 장치 KR20210113538A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020200028653A KR20210113538A (ko) 2020-03-06 2020-03-06 표시 장치
US17/144,273 US11594558B2 (en) 2020-03-06 2021-01-08 Display device
CN202110180861.2A CN113363284A (zh) 2020-03-06 2021-02-09 显示装置
EP21155911.7A EP3876283A1 (en) 2020-03-06 2021-02-09 Display device
US18/100,170 US11798956B2 (en) 2020-03-06 2023-01-23 Display device
US18/239,470 US20230411404A1 (en) 2020-03-06 2023-08-29 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200028653A KR20210113538A (ko) 2020-03-06 2020-03-06 표시 장치

Publications (1)

Publication Number Publication Date
KR20210113538A true KR20210113538A (ko) 2021-09-16

Family

ID=74572656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200028653A KR20210113538A (ko) 2020-03-06 2020-03-06 표시 장치

Country Status (4)

Country Link
US (3) US11594558B2 (ko)
EP (1) EP3876283A1 (ko)
KR (1) KR20210113538A (ko)
CN (1) CN113363284A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220077323A (ko) * 2020-12-01 2022-06-09 삼성디스플레이 주식회사 표시 장치
US20240046872A1 (en) * 2021-11-26 2024-02-08 Chengdu Boe Optoelectronics Technology Co., Ltd. Display substrate and display apparatus

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5308656B2 (ja) 2007-12-10 2013-10-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 画素回路
KR20150087617A (ko) * 2014-01-22 2015-07-30 삼성디스플레이 주식회사 표시 기판용 박막 트랜지스터, 표시 기판 및 표시 기판의 제조 방법
KR102607697B1 (ko) 2017-02-07 2023-11-29 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
EP3477705B1 (en) 2017-10-30 2021-04-07 LG Display Co., Ltd. Display device

Also Published As

Publication number Publication date
US20230411404A1 (en) 2023-12-21
US20230163140A1 (en) 2023-05-25
CN113363284A (zh) 2021-09-07
US20210280609A1 (en) 2021-09-09
EP3876283A1 (en) 2021-09-08
US11798956B2 (en) 2023-10-24
US11594558B2 (en) 2023-02-28

Similar Documents

Publication Publication Date Title
US11798956B2 (en) Display device
CN113096588B (zh) 辅助像素电路、显示面板和显示装置
US20240119907A1 (en) Display device
KR20210055132A (ko) 유기 발광 표시 장치
KR20210113533A (ko) 표시 장치
KR20220045610A (ko) 표시 패널 및 이를 포함하는 표시 장치
US11315499B1 (en) Display device
KR20220011243A (ko) 표시 장치
KR20220077322A (ko) 화소 회로 및 이를 포함하는 표시 장치
KR20210112428A (ko) 표시 장치
US20240065057A1 (en) Fanout Lines with Shielding in an Active Area
WO2024000249A1 (zh) 显示基板及其制作方法、显示装置
WO2021179291A1 (zh) 显示面板和显示装置
KR20220046749A (ko) 표시 장치
KR20220117362A (ko) 커버 필름 및 이를 포함하는 표시 장치
KR20230024485A (ko) 표시 장치
KR20240048030A (ko) 표시 장치
KR20210149275A (ko) 표시 패널 및 이를 포함하는 표시 장치
KR20220085933A (ko) 표시 장치
KR20220158130A (ko) 표시 장치
CN115588670A (zh) 显示装置
KR20220016396A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination