KR20220016396A - 표시 장치 - Google Patents

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Abstract

표시 장치는 복수의 화소들을 포함하고, 표시 영역에 배치되는 화소부, 표시 영역을 둘러싸는 비표시 영역에 배치되고 화소부로 데이터 전압을 전달하는 디멀티플렉싱 회로부, 및 비표시 영역에 배치되고 화소부로 정전압을 전달하며 디멀티플렉싱 회로부와 중첩하는 제1 부분 및 제1 부분과 화소부 사이에 배치되는 제2 부분을 포함하는 연결 패턴을 포함한다. 제1 부분에는 제1 부분을 수직으로 관통하는 복수의 제1 관통홀들이 형성되며, 제2 부분에는 제2 부분을 수직으로 관통하는 복수의 제2 관통홀들이 형성된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 연결 패턴이 포함된 표시 장치에 관한 것이다.
표시 장치는 복수의 금속층들 및 상기 금속층들 사이에 배치되는 절연층들을 포함한다. 표시 영역에 배치되는 화소들 및 비표시 영역에 배치되는 배선들은 상기 금속층들로 형성될 수 있다. 상기 절연층들은 상기 금속층들 사이의 단락을 방지하기 위해 절연 물질을 포함한다. 예를 들어, 상기 절연층들은 무기 물질 또는 유기 물질을 포함한다.
한편, 유기 물질을 포함하는 절연층들에서는 유기 물질에서 발생한 가스가 배출될 수 있다. 예를 들어, 상기 비표시 영역의 상기 배선들 사이에 배치되는 절연층들로부터 상기 화소들로 가스가 배출될 수 있다. 그에 따라, 상기 비표시 영역과 인접하는 상기 화소들이 열화될 수 있고, 상기 화소들의 화소 수축(pixel shrinkage) 불량이 발생할 수 있다.
본 발명의 목적은 화소 수축 불량이 방지될 수 있는 표시 장치를 제공하기 위한 것이다.
다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들을 포함하고, 표시 영역에 배치되는 화소부, 상기 표시 영역을 둘러싸는 비표시 영역에 배치되고, 상기 화소부로 데이터 전압을 전달하는 디멀티플렉싱 회로부 및 상기 비표시 영역에 배치되고, 상기 화소부로 정전압을 전달하며, 상기 디멀티플렉싱 회로부와 중첩하는 제1 부분 및 상기 제1 부분과 상기 화소부 사이에 배치되는 제2 부분을 포함하는 연결 패턴을 포함할 수 있다. 상기 제1 부분에는 상기 제1 부분을 수직으로 관통하는 복수의 제1 관통홀들이 형성되며, 상기 제2 부분에는 상기 제2 부분을 수직으로 관통하는 복수의 제2 관통홀들이 형성될 수 있다.
일 실시예에 의하면, 상기 제2 부분은 상기 제2 관통홀들에 의해 정의되는 오목부들 및 상기 오목부들 사이에 배치되는 볼록부들을 포함하는 요철 형상을 가질 수 있다.
일 실시예에 의하면, 상기 제2 관통홀들 각각의 면적은 상기 제1 관통홀들 각각의 면적보다 클 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 연결 패턴의 상기 제1 부분의 하부에 배치되는 제1 유기 절연층 및 상기 연결 패턴과 상기 제1 유기 절연층의 사이에 배치되는 제2 유기 절연층을 더 포함하고, 상기 제2 관통홀들 각각은 상기 제2 유기 절연층의 상면 및 상기 제2 유기 절연층의 측면을 노출시킬 수 있다.
일 실시예에 의하면, 상기 볼록부들은 상기 제2 유기 절연층의 상기 상면 및 상기 제2 유기 절연층의 상기 측면을 커버할 수 있다.
일 실시예에 의하면, 상기 제1 유기 절연층은 상기 제2 유기 절연층과 접촉할 수 있다.
일 실시예에 의하면, 상기 화소들 각각은 트랜지스터 기판 및 상기 트랜지스터 기판 상에 배치되는 발광 구조물을 포함할 수 있다. 상기 트랜지스터 기판은 베이스 기판, 상기 베이스 기판 상에 배치되는 액티브 패턴, 상기 액티브 패턴 상에 배치되고, 상기 액티브 패턴과 연결되는 제1 연결 전극 및 상기 제1 연결 전극 상에 배치되고, 상기 제1 연결 전극과 연결되는 제2 연결 전극을 포함하고, 상기 발광 구조물은 제1 전극, 상기 제1 전극의 상면을 노출시키는 개구가 형성된 화소 정의막, 상기 제1 전극 상에 배치되는 발광층 및 상기 발광층 상에 배치되는 제2 전극을 포함할 수 있다. 상기 연결 패턴은 상기 제1 전극과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 트랜지스터 기판은 상기 제1 연결 전극 상에 배치되고, 유기 물질을 포함하며. 상기 제1 연결 전극을 커버하는 제1 평탄화층 및 상기 제1 평탄화층 상에 배치되고, 유기 물질을 포함하며, 상기 제2 연결 전극을 커버하는 제2 평탄화층을 더 포함하고, 상기 제1 유기 절연층은 상기 제1 평탄화층과 동일한 층에 배치되며, 상기 제2 유기 절연층은 상기 제2 평탄화층과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 볼록부들의 하부에 배치되고, 상기 볼록부들과 중첩하는 연결 배선을 더 포함하고, 상기 연결 배선은 상기 제1 연결 전극과 동일한 층에 배치되는 제1 연결 배선 및 상기 제1 연결 배선 상에 배치되고, 상기 제1 연결 배선과 접촉하는 제2 연결 배선을 포함할 수 있다.
일 실시예에 의하면, 상기 제2 부분은 판 형상을 갖고, 상기 제2 관통홀들 각각의 면적은 상기 제1 관통홀들 각각의 면적과 동일할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 연결 패턴의 상기 제1 부분의 하부에 배치되는 제1 유기 절연층 및 상기 연결 패턴과 상기 제1 유기 절연층 사이에 배치되는 제2 유기 절연층을 더 포함하고, 상기 제2 관통홀들 각각은 상기 제2 유기 절연층의 상면 및 상기 제2 유기 절연층의 측면을 노출시킬 수 있다.
일 실시예에 의하면, 상기 제1 유기 절연층은 상기 제2 유기 절연층과 접촉할 수 있다.
일 실시예에 의하면, 상기 제2 부분은 판 형상을 갖고, 상기 제2 관통홀들 각각의 면적은 상기 제1 관통홀들 각각의 면적보다 클 수 있다.
일 실시예에 의하면, 상기 연결 패턴의 상기 제1 부분의 하부에 배치되는 제1 유기 절연층 및 상기 연결 패턴과 상기 제1 유기 절연층의 사이에 배치되는 제2 유기 절연층을 더 포함하고, 상기 제2 관통홀들 각각은 상기 제2 유기 절연층의 상면 및 상기 제2 유기 절연층의 측면을 노출시킬 수 있다.
일 실시예에 의하면, 상기 제1 부분은 판 형상을 가질 수 있다.
일 실시예에 의하면, 상기 정전압은 초기화 전압일 수 있다.
일 실시예에 의하면, 상기 정전압은 고전원 전압일 수 있다.
일 실시예에 의하면, 상기 정전압은 저전원 전압일 수 있다.
본 발명의 실시예들에 따른 표시 장치는 화소부 및 상기 화소부로 정전압을 전달하는 연결 패턴을 포함할 수 있다. 상기 연결 패턴에는 상기 연결 패턴을 수직으로 관통하는 복수의 관통홀들이 형성될 수 있다. 예를 들어, 상기 관통홀들은 상기 화소부와 인접하는 상기 연결 패턴에 형성될 수 있다. 상기 관통홀들은 상기 연결 패턴의 하부에 배치되는 유기 절연층의 상면 및 측면을 노출시킬 수 있다. 그에 따라, 상기 유기 절연층에서 배출되는 가스는 상기 유기 절연층에 수직하는 방향으로 배출될 수 있다. 다시 말하면, 상기 유기 절연층에서 배출되는 가스는 상기 화소부로 배출되지 않을 수 있다. 따라서, 상기 화소부의 화소들 중 상기 연결 패턴과 인접하는 화소들이 열화되지 않을 수 있고, 상기 화소들의 화소 수축(pixel shrinkage) 불량이 방지될 수 있다.
또한, 상기 연결 패턴은 디멀티플렉싱 회로부 상에 배치되고, 디멀티플렉싱 회로부와 중첩할 수 있다. 상기 연결 패턴이 상기 디멀티플렉싱 회로부를 커버함으로써, 상기 디멀티플렉싱 회로부가 보호될 수 있다. 예를 들어, 상기 정전압이 제공되는 상기 연결 패턴이 상기 디멀티플렉싱 회로부와 중첩함으로써, 상기 연결 패턴은 상기 디멀티플렉싱 회로부의 주변에서 발생하는 정전기로부터 상기 디멀티플렉싱 회로부를 보호할 수 있다
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 도 2의 표시 장치에 포함된 화소의 등가 회로도이다.
도 4는 도 2의 표시 장치에 포함된 화소를 나타내는 단면도이다.
도 5는 도 2의 표시 장치의 디멀티플렉싱 회로부에 포함된 디멀티플렉서의 회로도이다.
도 6은 도 5의 디멀티플렉서를 나타내는 레이아웃 도면이다.
도 7은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 8은 도 2의 II-II' 선을 따라 절단한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 10은 도 9의 III-III' 선을 따라 절단한 단면도이다.
도 11은 도 9의 IV-IV' 선을 따라 절단한 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 13은 도 12의 V-V' 선을 따라 절단한 단면도이다.
도 14는 도 12의 VI-VI' 선을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 화소부(PXP), 데이터 구동부(DDV), 디멀티플렉싱 회로부(DCP), 게이트 구동부(GDV), 발광 구동부(EDV), 제어부(CON) 및 전압 공급부(PPV)를 포함할 수 있다.
상기 화소부(PXP)는 복수의 화소(PX)들을 포함할 수 있다. 상기 화소(PX)들은 제1 방향을 따라 나란히 배열되고, 상기 제1 방향과 교차하는 제2 방향을 따라 나란히 배열될 수 있다. 예를 들어, 상기 화소부(PXP)는 상기 제1 방향을 따라 나란히 배열되는 제1 화소(PX1) 및 제2 화소(PX2)를 포함할 수 있다.
또한, 상기 화소부(PXP)에는 복수의 게이트 배선들, 복수의 발광 제어 배선들, 복수의 데이터 배선들, 복수의 고전원 전압 배선들, 복수의 초기화 전압 배선들이 배치될 수 있다. 예를 들어, 상기 화소부(PXP)에는 상기 제1 방향으로 연장하는 게이트 배선(GL), 상기 제1 방향으로 연장하는 발광 제어 배선(EML) 및 상기 제2 방향으로 연장하는 제1 및 제2 데이터 배선들(DL1, DL2)이 배치될 수 있다. 예를 들어, 상기 게이트 배선(GL)은 상기 제1 및 제2 화소들(PX1, PX2)과 전기적으로 연결될 수 있고, 상기 발광 제어 배선(EML)은 상기 제1 및 제2 화소들(PX1, PX2)과 전기적으로 연결될 수 있다. 상기 제1 데이터 배선(DL1)은 상기 제1 화소(PX1)와 전기적으로 연결되고, 상기 제2 데이터 배선(DL2)은 상기 제2 화소(PX2)와 전기적으로 연결될 수 있다.
상기 데이터 구동부(DDV)는 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 데이터 전압(DATA)을 생성할 수 있다. 또한, 상기 데이터 구동부(DDV)는 제1 데이터 전송 배선(DTL1)을 통해 상기 데이터 전압(DATA)을 상기 디멀티플렉싱 회로부(DCP)로 출력할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 상기 출력 영상 데이터(ODAT)에 상응하는 상기 데이터 전압(DATA)을 생성하고, 상기 데이터 제어 신호(DCTRL)에 응답하여 상기 데이터 전압(DATA)을 출력할 수 있다. 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 하나 이상의 집적 회로(integrated circuit; IC)로 구현될 수 있다.
상기 디멀티플렉싱 회로부(DCP)는 상기 데이터 전압(DATA)을 상기 화소부(PXP)로 전달할 수 있다. 예를 들어, 상기 디멀티플렉싱 회로부(DCP)는 상기 데이터 전압(DATA)을 시분할하여 전달할 수 있다. 일 실시예에서, 상기 디멀티플렉싱 회로부(DCP)는 복수의 디멀티플렉서(DMP)들을 포함할 수 있다. 예를 들어, 상기 디멀티플렉서(DMP)는 제1 및 제2 데이터 전압들을 제공받을 수 있다. 상기 디멀티플렉서(DMP)는 상기 제1 및 제2 데이터 전압들을 상기 제1 및 제2 데이터 배선들(DL1, DL2)로 순차적으로 전달할 수 있다.
상기 게이트 구동부(GDV)는 게이트 제어 신호(GCTRL)에 기초하여 게이트 신호(GS)를 생성할 수 있다. 예를 들어, 상기 게이트 신호(GS)는 제1 게이트 신호(GW), 제2 게이트 신호(GC) 및 제3 게이트 신호(GB)를 포함할 수 있다. 상기 제1 내지 제3 게이트 신호들(GW, GC, GB) 각각은 트랜지스터를 턴온시키는 게이트 온 전압 및 상기 트랜지스터를 턴오프시키는 게이트 오프 전압을 포함할 수 있다. 상기 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다. 예를 들어, 상기 게이트 구동부(GDV)는 상기 화소부(PXP)의 주변부에 집적될 수 있다.
상기 발광 구동부(EDV)는 발광 제어 신호(ECTRL)에 기초하여 발광 구동 신호(EM)를 생성할 수 있다. 상기 발광 구동 신호(EM)는 상기 게이트 온 전압 및 상기 게이트 오프 전압을 포함할 수 있다. 상기 발광 구동 신호(EM)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다. 예를 들어, 상기 발광 구동부(EDV)는 상기 화소부(PXP)의 주변부에 집적될 수 있다.
상기 제어부(CON)(예를 들어, 타이밍 컨트롤러(T-CON))는 외부의 호스트 프로세서(예를 들어, GPU)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 테이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 상기 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 상기 제어부(CON)는 상기 입력 영상 데이터(IDAT) 및 상기 제어 신호(CTRL)에 기초하여, 상기 게이트 제어 신호(GCTRL), 상기 데이터 제어 신호(DCTRL) 및 상기 출력 영상 데이터(ODAT)를 생성할 수 있다.
상기 전압 공급부(PPV)는 상기 화소부(PXP)로 정전압을 제공할 수 있다. 예를 들어, 상기 정전압은 초기화 전압(VINT), 고전원 전압(ELVDD), 저전원 전압(ELVSS) 등을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD1)는 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다. 상기 표시 영역(DA)에는 상기 화소부(PXP)가 배치될 수 있다. 상기 비표시 영역(NDA)에는 상기 게이트 구동부(GDV), 상기 발광 구동부(EDV), 상기 디멀티플렉싱 회로부(DCP), 상기 데이터 구동부(DDV), 상기 전압 공급부(PPV) 및 연결 패턴들이 배치될 수 있다. 예를 들어, 상기 연결 패턴들은 제1 연결 패턴(1000), 제2 연결 패턴(2000) 및 제3 연결 패턴(3000)을 포함할 수 있다.
일 실시예에서, 상기 화소부(PXP)는 직사각형 형상을 가질 수 있다. 상기 게이트 구동부(GDV)는 상기 직사각형 형상의 제1 단변과 인접할 수 있고, 상기 발광 구동부(EDV)는 상기 직사각형 형상의 제2 단변과 인접할 수 있다.
일 실시예에서, 상기 데이터 구동부(DDV)는 상기 직사각형 형상의 장변과 인접할 수 있다. 상기 디멀티플렉싱 회로부(DCP)는 상기 화소부(PXP) 및 상기 데이터 구동부(DDV) 사이에 배치될 수 있다. 상기 디멀티플렉싱 회로부(DCP)는 상기 데이터 구동부(DDV)로부터 상기 데이터 전압(DATA)을 제공받을 수 있고, 상기 데이터 전압(DATA)을 상기 화소부(PXP)로 전달할 수 있다.
일 실시예에서, 상기 전압 공급부(PPV)는 상기 직사각형 형상의 장변과 인접할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 상기 화소부(PXP) 및 상기 전압 공급부(PPV) 사이에 배치될 수 있다. 상기 제1 내지 제3 연결 패턴들(1000, 2000, 3000)은 상기 화소부(PXP) 및 상기 전압 공급부(PPV) 사이에 배치될 수 있다.
일 실시예에서, 상기 제1 연결 패턴(1000)은 상기 제2 연결 패턴(2000) 및 상기 제3 연결 패턴(3000) 사이에 배치될 수 있다. 상기 제2 연결 패턴(2000)은 상기 제1 연결 패턴(1000)의 좌측과 인접하여 배치될 수 있고, 상기 제3 연결 패턴(3000)은 상기 제1 연결 패턴(1000)의 우측과 인접하여 배치될 수 있다. 또한, 상기 제1 연결 패턴(1000)은 상기 제2 및 제3 연결 패턴들(2000, 3000)에 비해 상기 화소부(PXP)에 가깝게 배치될 수 있다. 다만, 상기 제1 내지 제3 연결 패턴들(1000, 2000, 3000)의 배치 구조는 상술한 바에 한정되지 않는다. 예를 들어, 상기 제2 연결 패턴(2000)이 상기 제1 및 제3 연결 패턴들(1000, 3000)에 비해 상기 화소부(PXP)에 가깝게 배치될 수도 있다.
일 실시예에서, 상기 제1 내지 제3 연결 패턴들(1000, 2000, 3000) 각각은 상기 전압 공급부(PPV)로부터 상기 정전압을 제공받을 수 있고, 상기 정전압을 상기 화소부(PXP)로 전달할 수 있다. 예를 들어, 상기 제1 연결 패턴(1000)은 상기 전압 공급부(PPV)로부터 제1 정전압을 제공받을 수 있고, 상기 제1 정전압을 상기 화소부(PXP)로 전달할 수 있다. 상기 제2 연결 패턴(2000)은 상기 전압 공급부(PPV)로부터 제2 정전압을 제공받을 수 있고, 상기 제2 정전압을 상기 화소부(PXP)로 전달할 수 있다. 상기 제3 연결 패턴(3000)은 상기 전압 공급부(PPV)로부터 제3 정전압을 제공받을 수 있고, 상기 제3 정전압을 상기 화소부(PXP)로 전달할 수 있다. 예를 들어, 상기 제1 정전압은 상기 초기화 전압(VINT)이고, 상기 제2 정전압은 상기 고전원 전압(ELVDD)이며, 상기 제3 정전압은 상기 저전원 전압(ELVSS)일 수 있다. 다만, 상기 제1 내지 제3 정전압들이 상술한 바에 한정되는 것은 아니다.
일 실시예에서, 상기 제1 내지 제3 연결 패턴들(1000, 2000, 3000)은 상기 디멀티플렉싱 회로부(DCP) 상에 배치될 수 있다. 예를 들어, 상기 제1 내지 제3 연결 패턴들(1000, 2000, 3000)은 상기 디멀티플렉싱 회로부(DCP)와 중첩하며, 상기 디멀티플렉싱 회로부(DCP)를 커버할 수 있다. 예를 들어, 상기 디멀티플렉싱 회로부(DCP)는 디먹스 액티브 패턴, 상기 디먹스 액티브 패턴 상에 배치되는 제1 금속층 및 상기 제1 금속층 상에 배치되는 제2 금속층으로 형성될 수 있고, 상기 제1 내지 제3 연결 패턴들(1000, 2000, 3000)은 상기 제2 금속층 상에 배치되는 제3 금속층으로 형성될 수 있다. 상기 제1 내지 제3 연결 패턴들(1000, 2000, 3000)이 상기 디멀티플렉싱 회로부(DCP)를 커버함으로써, 상기 디멀티플렉싱 회로부(DCP)가 보호될 수 있다. 예를 들어, 상기 제1 정전압이 제공되는 상기 제1 연결 패턴(1000)이 상기 디멀티플렉싱 회로부(DCP)와 중첩함으로써, 상기 제1 연결 패턴(1000)은 상기 디멀티플렉싱 회로부(DCP)의 주변에서 발생하는 정전기로부터 상기 디멀티플렉싱 회로부(DCP)를 보호할 수 있다.
일 실시예에서, 상기 제1 연결 패턴(1000)은 제1 부분(100) 및 제2 부분(200)을 포함할 수 있다. 상기 제1 부분(100)은 상기 디멀티플렉싱 회로부(DCP)와 중첩할 수 있다. 상기 제2 부분(200)은 상기 제1 부분(100) 및 상기 화소부(PXP) 사이에 배치될 수 있다. 예를 들어, 상기 제2 부분(200)은 상기 제1 부분(100)으로부터 상기 화소부(PXP)를 향하여 연장될 수 있다.
일 실시예에서, 상기 디멀티플렉싱 회로부(DCP) 상에는 유기 물질을 포함하는 유기 절연층이 배치되고, 상기 제1 연결 패턴(1000)은 상기 유기 절연층 상에 배치될 수 있다. 상기 제1 부분(100)에는 상기 제1 부분(100)을 수직으로 관통하는 복수의 제1 관통홀(10)들이 형성될 수 있다. 상기 제1 관통홀(10)들은 상기 유기 절연층의 상면을 노출시킬 수 있다. 또한, 상기 제2 부분(200)에는 상기 제2 부분(200)을 수직으로 관통하는 복수의 제2 관통홀(20)들이 형성될 수 있다. 그에 따라, 상기 제2 부분(200)은 상기 제2 관통홀(20)들에 의해 정의되는 오목부들 및 상기 오목부들 사이에 배치되는 볼록부(30)들을 포함하는 요철 형상을 가질 수 있다. 상기 제2 관통홀(20)들 각각의 면적은 상기 제1 관통홀(10)들 각각의 면적보다 클 수 있다.
일 실시예에서, 상기 제2 관통홀(20)들 각각은 상기 유기 절연층의 상면 및 상기 유기 절연층의 측면을 노출시킬 수 있다. 또한, 상기 볼록부(30)들 각각은 상기 유기 절연층의 상기 상면 및 상기 유기 절연층의 상기 측면을 커버할 수 있다. 제1 관통홀(10)들, 제2 관통홀(20)들 및 상기 볼록부(30)들에 대하여는 도 7 및 도 8을 참조하여 설명하기로 한다.
상기 표시 장치(DD1)는 상기 제1 및 제2 관통홀들(10, 20)이 형성된 상기 제1 연결 패턴(1000)을 포함할 수 있다. 상기 제1 및 제2 관통홀들(10, 20)을 통해, 상기 제1 연결 패턴(1000)의 하부에 배치되는 상기 유기 절연층의 아웃개싱(outgassing)이 원활하게 수행될 수 있다. 예를 들어, 상기 표시 장치(DD1)는 상기 제2 관통홀(20)들이 형성된 제2 부분(200)을 포함할 수 있다. 그에 따라, 상기 유기 절연층에서 배출되는 가스는 상기 유기 절연층과 수직하는 방향으로 배출될 수 있다. 다시 말하면, 상기 유기 절연층에서 배출되는 가스는 상기 화소부(PXP)로 배출되지 않을 수 있다. 따라서, 상기 제2 부분(200)과 인접하는 상기 화소(PX)들(예를 들어, 도 2에 도시된 A 영역에 배치되는 화소들)이 열화되지 않을 수 있고, 화소 수축(pixel shrinkage) 불량이 방지될 수 있다.
도 3은 도 2의 표시 장치에 포함된 화소의 등가 회로도이고, 도 4는 도 2의 표시 장치에 포함된 화소를 나타내는 단면도이다.
도 2 및 3을 참조하면, 상기 화소(PX)는 화소 회로(PC) 및 적어도 하나의 유기 발광 다이오드(OLED)를 포함할 수 있다. 상기 화소 회로(PC)는 상기 유기 발광 다이오드(OLED)로 구동 전류를 제공할 수 있다.
일 실시예에서, 상기 화소 회로(PC)는 복수의 트랜지스터들 및 적어도 하나의 스토리지 커패시터를 포함할 수 있다. 예를 들어, 상기 화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 스토리지 커패시터(CST)를 포함할 수 있다. 상기 제1 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터로 지칭되며, 상기 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭되고, 상기 제4 트랜지스터(T4)는 초기화 트랜지스터로 지칭되며, 상기 제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 트랜지스터들로 지칭되고, 상기 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.
상기 제1 트랜지스터(T1)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제1 트랜지스터(T1)의 상기 게이트 단자는 상기 스토리지 커패시터(CST)와 연결될 수 있다. 상기 제1 트랜지스터(T1)의 상기 제1 단자는 상기 고전원 전압(EVLDD)을 제공받을 수 있다. 상기 제1 트랜지스터(T1)의 상기 제2 단자는 상기 제6 트랜지스터(T6)와 연결될 수 있다. 상기 제1 트랜지스터(T1)는 상기 고전원 전압(ELVDD) 및 상기 데이터 전압(DATA)에 기초하여 상기 구동 전류를 생성할 수 있다.
상기 제2 트랜지스터(T2)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제2 트랜지스터(T2)의 상기 게이트 단자는 상기 게이트 배선(GL)을 통해 상기 제1 게이트 신호(GW)를 제공받을 수 있다. 상기 제2 트랜지스터(T2)의 상기 제1 단자는 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 트랜지스터(T2)의 상기 제2 단자는 상기 제1 트랜지스터(T1)로 상기 데이터 전압(DATA)을 제공할 수 있다.
상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GW)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)가 피모스(PMOS) 트랜지스터인 경우, 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GW)가 양의 전압 레벨을 가질 때 턴오프되고, 상기 제1 게이트 신호(GW)가 음의 전압 레벨을 가질 때 턴온될 수 있다.
상기 제3 트랜지스터(T3)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제3 트랜지스터(T3)의 상기 게이트 단자는 상기 제1 게이트 신호(GW)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)의 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 제2 단자와 연결되고, 상기 제3 트랜지스터(T3)의 상기 제2 단자는 상기 제1 트랜지스터의 상기 게이트 단자와 연결될 수 있다.
상기 제3 트랜지스터(T3)는 상기 제1 게이트 신호(GW)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)가 피모스 트랜지스터인 경우, 상기 제3 트랜지스터(T3)는 상기 제1 게이트 신호(GW)가 음의 전압 레벨을 가질 때 턴온되고, 상기 제1 게이트 신호(GW)가 양의 전압 레벨을 가질 때 턴오프될 수 있다. 상기 제1 게이트 신호(GW)에 응답하여 상기 제3 트랜지스터(T3)가 턴온되는 구간 동안, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다.
상기 제4 트랜지스터(T4)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제4 트랜지스터(T4)의 상기 게이트 단자는 상기 제2 게이트 신호(GC)를 제공받을 수 있다. 상기 제4 트랜지스터(T4)는 상기 초기화 전압(VINT)을 상기 제1 트랜지스터(T1)의 상기 게이트 단자로 전달할 수 있다.
상기 제4 트랜지스터(T4)는 상기 제2 게이트 신호(GC)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제4 트랜지스터(T4)가 피모스 트랜지스터인 경우, 상기 제4 트랜지스터(T4)는 상기 제2 게이트 신호(GC)가 음의 전압 레벨을 가질 때 턴온되고, 상기 제2 게이트 신호(GC)가 양의 전압 레벨을 가질 때 턴오프될 수 있다.
상기 제4 트랜지스터(T4)가 상기 제2 게이트 신호(GC)에 응답하여 턴온되는 동안, 상기 제1 트랜지스터(T1)의 상기 게이트 단자에는 상기 초기화 전압(VINT)이 제공될 수 있다. 이에 따라, 상기 제1 트랜지스터(T1)의 상기 게이트 단자는 상기 초기화 전압(VINT)으로 초기화될 수 있다.
상기 제5 트랜지스터(T5)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제5 트랜지스터(T5)의 상기 게이트 단자는 상기 발광 구동 신호(EM)를 제공받을 수 있다. 상기 제5 트랜지스터(T5)의 상기 제1 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 제5 트랜지스터(T5)의 상기 제2 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 발광 구동 신호(EM)에 응답하여 상기 제5 트랜지스터(T5)가 턴온되면, 상기 제5 트랜지스터(T5)는 상기 제1 트랜지스터(T1)로 상기 고전원 전압(ELVDD)을 제공할 수 있다.
상기 제6 트랜지스터(T6)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제6 트랜지스터(T6)의 상기 게이트 단자는 상기 발광 구동 신호(EM)를 제공받을 수 있다. 상기 제6 트랜지스터(T6)의 상기 제1 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 제6 트랜지스터(T6)의 상기 제2 단자는 상기 유기 발광 다이오드(OLED)와 연결될 수 있다. 상기 발광 구동 신호(EM)에 응답하여 상기 제6 트랜지스터(T6)가 턴온되면, 상기 제6 트랜지스터(T6)는 상기 구동 전류를 상기 유기 발광 다이오드(OLED)에 제공할 수 있다.
상기 제7 트랜지스터(T7)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 제7 트랜지스터(T7)의 상기 게이트 단자는 상기 제3 게이트 신호(GB)를 제공받을 수 있다. 상기 제7 트랜지스터(T7)의 상기 제2 단자는 상기 초기화 전압(VINT)을 제공받을 수 있다. 상기 제7 트랜지스터(T7)의 상기 제1 단자는 상기 유기 발광 다이오드(OLED)와 연결될 수 있다. 상기 제3 게이트 신호(GB)에 응답하여 상기 제7 트랜지스터(T7)가 턴온되면, 상기 제7 트랜지스터(T7)는 상기 유기 발광 다이오드(OLED)로 상기 초기화 전압(VINT)을 제공할 수 있다. 그에 따라, 상기 제7 트랜지스터(T7)는 상기 유기 발광 다이오드(OLED)의 제1 단자를 상기 초기화 전압(VINT)으로 초기화시킬 수 있다.
상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 스토리지 커패시터(CST)의 상기 제1 단자는 상기 제1 트랜지스터(T1)와 연결되고, 상기 스토리지 커패시터(CST)의 상기 제2 단자는 상기 고전원 전압(ELVDD)을 제공받을 수 있다. 상기 스토리지 커패시터(CST)는 상기 제1 게이트 신호(GW)의 비활성화 구간 동안 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지할 수 있다.
상기 유기 발광 다이오드(OLED)는 제1 단자(예를 들어, 애노드 단자) 및 제2 단자(예를 들어, 캐소드 단자)를 포함할 수 있다. 상기 유기 발광 다이오드(OLED)의 상기 제1 단자는 상기 구동 전류를 제공받고, 상기 제2 단자는 상기 저전원전압(ELVSS)을 제공받을 수 있다. 상기 유기 발광 다이오드(OLED)는 상기 구동 전류에 상응하는 휘도를 갖는 광을 생성할 수 있다.
한편, 도 3에 도시된 상기 화소 회로(PC) 및 상기 유기 발광 다이오드(OLED)의 연결 구조는 예시적인 것이며, 다양하게 변경될 수 있다.
도 2 및 4를 참조하면, 상기 화소(PX)는 트랜지스터 기판(T-SUB) 및 상기 트랜지스터 기판(T-SUB) 상에 배치되는 발광 구조물(LES)을 포함할 수 있다.
상기 트랜지스터 기판(T-SUB)은 베이스 기판(SUB), 버퍼층(BFR), 액티브 패턴(ACT), 제1 게이트 절연층(GI1), 게이트 전극(GAT), 제2 게이트 절연층(GI2), 스토리지 커패시터 전극(CSTE), 층간 절연층(ILD), 제1 연결 전극(BCE1), 제2 연결 전극(BCE2), 제1 평탄화층(BVIN), 제3 연결 전극(TCE) 및 제2 평탄화층(TVIN)을 포함할 수 있다.
상기 발광 구조물(LES)은 제1 전극(ADE), 화소 정의막(PDL). 발광층(EL) 및 제2 전극(CTE)을 포함할 수 있다.
상기 베이스 기판(SUB)은 유리, 석영, 플라스틱 등을 포함할 수 있다. 예를 들어, 상기 표시 장치(DD1)가 리지드 표시 장치인 경우, 상기 베이스 기판(SUB)은 유리를 포함할 수 있다. 또는, 상기 표시 장치(DD1)가 플렉서블 표시 장치인 경우, 상기 베이스 기판(SUB)은 플라스틱을 포함할 수 있다.
상기 버퍼층(BFR)은 상기 베이스 기판(SUB) 상에 배치될 수 있다. 상기 버퍼층(BFR)은 무기 물질을 포함할 수 있다. 상기 버퍼층(BFR)은 상기 액티브 패턴(ACT)으로 불순물이 확산되는 현상을 방지할 수 있으며, 상기 액티브 패턴(ACT)이 균일하게 형성되도록 할 수 있다.
상기 액티브 패턴(ACT)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 비정질 실리콘 반도체, 다결정 실리콘 반도체, 산화물 반도체 등을 포함할 수 있다. 상기 액티브 패턴(ACT)은 부분적으로 도핑될 수 있고, 그에 따라 전도성을 가질 수 있다.
상기 제1 게이트 절연층(GI1)은 상기 액티브 패턴(ACT) 상에 배치될 수 있다. 상기 제1 게이트 절연층(GI1)은 상기 액티브 패턴(ACT)을 커버할 수 있다. 일 실시예에서, 상기 제1 게이트 절연층(GI1)은 무기 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함할 수 있다.
상기 게이트 전극(GAT)은 상기 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 상기 게이트 전극(GAT)은 상기 액티브 패턴(ACT)과 중첩할 수 있다. 일 실시예에서, 상기 게이트 전극(GAT)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 게이트 전극(GAT)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
상기 제2 게이트 절연층(GI2)은 상기 게이트 전극(GAT) 상에 배치될 수 있다. 상기 제2 게이트 절연층(GI2)은 상기 게이트 전극(GAT)을 커버할 수 있다. 일 실시예에서, 상기 제2 게이트 절연층(GI2)은 무기 물질을 포함할 수 있다.
상기 스토리지 커패시터 전극(CSTE)은 상기 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 상기 스토리지 커패시터 전극(CSTE)은 상기 게이트 전극(GAT)과 중첩할 수 있다. 상기 스토리지 커패시터 전극(CSTE)은 상기 게이트 전극(GAT)과 함께 상기 스토리지 커패시터(CST)를 구성할 수 있다. 일 실시예에서, 상기 스토리지 커패시터 전극(CSTE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
상기 층간 절연층(ILD)은 상기 스토리지 커패시터 전극(CSTE) 상에 배치될 수 있다. 상기 층간 절연층(ILD)은 상기 스토리지 커패시터 전극(CSTE)을 커버할 수 있다. 일 실시예에서, 상기 층간 절연층(ILD)은 무기 물질을 포함할 수 있다.
상기 제1 및 제2 연결 전극들(BCE1, BCE2)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 상기 제1 및 제2 연결 전극들(BCE1, BCE2)는 상기 액티브 패턴(ACT)과 접촉할 수 있다. 일 실시예에서, 상기 제1 및 제2 연결 전극들(BCE1, BCE2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 연결 전극들(BCE1, BCE2)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
상기 제1 평탄화층(BVIN)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 상기 제1 평탄화층(BVIN)은 상기 제1 및 제2 연결 전극들(BCE1, BCE2)을 커버할 수 있다. 일 실시예에서, 상기 제1 평탄화층(BVIN)은 유기 물질을 포함할 수 있다. 예를 들어, 상기 제1 평탄화층(BVIN)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
상기 제3 연결 전극(TCE)은 상기 제1 평탄화층(BVIN) 상에 배치될 수 있다. 상기 제3 연결 전극(TCE)은 상기 제1 연결 전극(BCE1)과 접촉할 수 있다. 상기 제3 연결 전극(TCE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
상기 제2 평탄화층(TVIN)은 상기 제1 평탄화층(BVIN) 상에 배치될 수 있다. 상기 제2 평탄화층(TVIN)은 상기 제3 연결 전극(TCE)을 커버할 수 있다. 일 실시예에서, 상기 제2 평탄화층(TVIN)은 유기 물질을 포함할 수 있다.
상기 발광 구조물(LES)은 상기 유기 발광 다이오드(OLED)와 대응할 수 있다.
상기 제1 전극(ADE)은 상기 제2 평탄화층(TVIN) 상에 배치될 수 있다. 상기 제1 전극(ADE)은 상기 제3 연결 전극(TCE)과 접촉할 수 있다. 일 실시예에서, 상기 제1 전극(ADE)은 금속, 합금, 도전 금속 산화물 등을 포함할 수 있다. 예를 들어, 상기 제1 전극(ADE)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti), 탄탈륨(Ta), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 및 이들의 합금 등을 포함할 수 있다.
상기 화소 정의막(PDL)은 상기 제2 평탄화층(TVIN) 상에 배치될 수 있다. 상기 화소 정의막(PDL)에는 상기 제1 전극(ADE)의 상면을 노출시키는 개구가 형성될 수 있다.
상기 발광층(EL)은 상기 제1 전극(ADE) 상에 배치될 수 있다. 상기 발광층(EL)은 상기 화소 정의막(PDL)에 형성된 상기 개구에 위치할 수 있다. 상기 발광층(EL)은 상기 제1 전극(ADE) 및 상기 제2 전극(CTE) 사이에 배치되고, 빛을 방출할 수 있다.
상기 제2 전극(CTE)은 상기 발광층(EL) 상에 배치될 수 있다. 상기 제2 전극(CTE)은 금속, 합금, 도전 금속 산화물 등을 포함할 수 있다. 예를 들어, 상기 제2 전극(CTE)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 크롬(Cr), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti), 탄탈륨(Ta), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 및 이들의 합금 등을 포함할 수 있다.
도 5는 도 2의 표시 장치의 디멀티플렉싱 회로부에 포함된 디멀티플렉서의 회로도이고, 도 6은 도 5의 디멀티플렉서를 나타내는 레이아웃 도면이다.
도 1, 2 및 5를 참조하면, 상기 디멀티플렉서(DMP)는 제1 디먹스 트랜지스터(DT1) 및 제2 디먹스 트랜지스터(DT2)를 포함할 수 있다. 상기 디멀티플렉서(DMP)는 상기 데이터 전압(DATA)을 상기 제1 및 제2 데이터 배선들(DL1, DL2)로 순차적으로 전달할 수 있다.
상기 제1 디먹스 트랜지스터(DT1)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 게이트 단자는 제1 디먹스 게이트 배선(DCL1)과 연결될 수 있다. 상기 제1 단자는 상기 제1 데이터 전송 배선(DTL1)과 연결될 수 있다. 상기 제2 단자는 상기 제1 데이터 배선(DL1)과 연결될 수 있다. 상기 제1 디먹스 트랜지스터(DT1)는 상기 제1 디먹스 게이트 배선(DCL1)에서 제공되는 제1 디먹스 게이트 신호에 응답하여 턴온 또는 턴오프될 수 있다. 상기 제1 디먹스 트랜지스터(DT1)가 턴온되는 동안, 상기 제1 데이터 전송 배선(DTL1)에서 상기 제1 데이터 배선(DL1)으로 상기 데이터 전압(DATA)이 전달될 수 있다.
상기 제2 디먹스 트랜지스터(DT2)는 게이트 단자, 제1 단자(예를 들어, 소스 단자) 및 제2 단자(예를 들어, 드레인 단자)를 포함할 수 있다. 상기 게이트 단자는 제2 디먹스 게이트 배선(DCL2)과 연결될 수 있다. 상기 제1 단자는 상기 제1 데이터 전송 배선(DTL1)과 연결될 수 있다. 상기 제2 단자는 상기 제2 데이터 배선(DL2)과 연결될 수 있다. 상기 제2 디먹스 트랜지스터(DT2)는 상기 제2 디먹스 게이트 배선(DCL2)에서 제공되는 제2 디먹스 게이트 신호에 응답하여 턴온 또는 턴오프될 수 있다. 상기 제2 디먹스 트랜지스터(DT2)가 턴온되는 동안, 상기 제1 데이터 전송 배선(DTL1)에서 상기 제2 데이터 배선(DL2)으로 상기 데이터 전압(DATA)이 전달될 수 있다.
상기 제1 디먹스 트랜지스터(DT1) 및 상기 제2 디먹스 트랜지스터(DT2)가 순차적으로 턴온됨에 따라, 상기 제1 데이터 전송 배선(DTL1)의 상기 데이터 전압(DATA)은 상기 제1 및 제2 데이터 배선들(DL1, DL2)로 순차적으로 전달될 수 있다.
도 1, 2 및 6을 참조하면, 상기 디멀티플렉서(DMP)는 디먹스 액티브 패턴(DACT), 제1 디먹스 게이트 전극(DGAT1), 제2 디먹스 게이트 전극(DGAT2), 제1 디먹스 연결 전극(DCE1), 제2 디먹스 연결 전극(DCE2) 및 제3 디먹스 연결 전극(DCE3)을 포함할 수 있다.
상기 디먹스 액티브 패턴(DACT)은 상기 액티브 패턴(ACT)과 동일한 층에 배치될 수 있다. 상기 디먹스 액티브 패턴(DACT)은 상기 제1 내지 제3 디먹스 연결 전극들(DCE1, DCE2, DCE3)과 접촉할 수 있다.
상기 제1 디먹스 게이트 전극(DGAT1)은 상기 디먹스 액티브 패턴(DACT) 상에 배치될 수 있다. 상기 제1 디먹스 게이트 전극(DGAT1)은 상기 게이트 전극(GAT)과 동일한 층에 배치될 수 있다. 상기 제1 디먹스 게이트 전극(DGAT1)은 상기 제1 디먹스 게이트 배선(DCL1)과 연결될 수 있다. 상기 제1 디먹스 게이트 신호는 상기 제1 디먹스 게이트 배선(DCL1)을 통해 상기 제1 디먹스 게이트 전극(DGAT1)으로 제공될 수 있다.
상기 제2 디먹스 게이트 전극(DGAT2)은 상기 디먹스 액티브 패턴(DACT) 상에 배치될 수 있다. 상기 제2 디먹스 게이트 전극(DGAT2)은 상기 제1 디먹스 게이트 전극(DGAT1)과 동일한 층에 배치될 수 있다. 상기 제2 디먹스 게이트 전극(DGAT2)은 상기 제2 디먹스 게이트 배선(DCL2)과 연결될 수 있다. 상기 제2 디먹스 게이트 신호는 상기 제2 디먹스 게이트 배선(DCL2)을 통해 상기 제2 디먹스 게이트 전극(DGAT2)으로 제공될 수 있다.
상기 제1 디먹스 연결 전극(DCE1)은 상기 디먹스 액티브 패턴(DACT) 상에 배치될 수 있다. 상기 제1 디먹스 연결 전극(DCE1)은 상기 제1 연결 전극(BCE1)과 동일한 층에 배치될 수 있다. 상기 제1 디먹스 연결 전극(DCE1)은 상기 디먹스 액티브 패턴(DACT)으로부터 상기 데이터 전압(DATA)을 제공받을 수 있다. 또한, 상기 제1 디먹스 연결 전극(DCE1)은 상기 제1 데이터 배선(DL1)과 연결될 수 있다. 상기 제1 디먹스 연결 전극(DCE1)은 상기 제1 데이터 배선(DL1)으로 상기 데이터 전압(DATA)을 제공할 수 있다.
상기 제2 디먹스 연결 전극(DCE2)은 상기 디먹스 액티브 패턴(DACT) 상에 배치될 수 있다. 상기 제2 디먹스 연결 전극(DCE2)은 상기 제1 디먹스 연결 전극(DCE1)과 동일한 층에 배치될 수 있다. 상기 제2 디먹스 연결 전극(DCE2)은 상기 디먹스 액티브 패턴(DACT)으로부터 상기 데이터 전압(DATA)을 제공받을 수 있다. 또한, 상기 제2 디먹스 연결 전극(DCE2)은 상기 제2 데이터 배선(DL2)과 연결될 수 있다. 상기 제2 디먹스 연결 전극(DCE2)은 상기 제2 데이터 배선(DL2)으로 상기 데이터 전압(DATA)을 제공할 수 있다.
상기 제3 디먹스 연결 전극(DCE3)은 상기 디먹스 액티브 패턴(DACT) 상에 배치될 수 있다. 상기 제3 디먹스 연결 전극(DCE3)은 상기 제1 및 제2 디먹스 연결 전극들(DCE1, DCE2)과 동일한 층에 배치될 수 있다. 상기 제3 디먹스 연결 전극(DCE3)은 상기 제1 데이터 전송 배선(DTL1)으로부터 상기 데이터 전압(DATA)을 제공받을 수 있다. 또한, 상기 제3 디먹스 연결 전극(DCE3)은 상기 디먹스 액티브 패턴(DACT)과 연결될 수 있다. 상기 제3 디먹스 연결 전극(DCE3)은 상기 디먹스 액티브 패턴(DACT)으로 상기 데이터 전압(DATA)을 제공할 수 있다.
도 7은 도 2의 I-I' 선을 따라 절단한 단면도이고, 도 8은 도 2의 II-II' 선을 따라 절단한 단면도이다.
도 2 및 7을 참조하면, 상기 표시 장치(DD1)는 상기 베이스 기판(SUB), 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 상기 층간 절연층(ILD), 제1 연결 배선(CL1), 제2 연결 배선(CL2), 제1 유기 절연층(BVIA), 제2 유기 절연층(TVIA), 상기 제1 부분(100), 상기 볼록부(30) 및 상기 화소 정의막(PDL)을 포함할 수 있다.
상기 제1 연결 배선(CL1)은 상기 전압 공급부(PPV)와 전기적으로 연결될 수 있다. 상기 제1 연결 배선(CL1)은 상기 전압 공급부(PPV)로부터 상기 제1 부분(100)으로 상기 정전압을 전달할 수 있다.
상기 제1 연결 배선(CL1)은 제1 하부 연결 배선(BCL1) 및 제1 상부 연결 배선(TCL1)을 포함할 수 있다. 상기 제1 하부 연결 배선(BCL1) 및 상기 제1 상부 연결 배선(TCL1)은 서로 접촉할 수 있다. 상기 제1 하부 연결 배선(BCL1)은 상기 제1 연결 전극(BCE1)과 동일한 층에 배치될 수 있고, 상기 제1 상부 연결 배선(TCL1)은 상기 제3 연결 전극(TCE)과 동일한 층에 배치될 수 있다.
상기 제2 연결 배선(CL2)은 상기 화소부(PXP)와 전기적으로 연결될 수 있다. 예를 들어, 상기 제2 연결 배선(CL2)은 상기 볼록부(30)의 하부에 배치되고, 상기 볼록부(30)와 중첩할 수 있다. 상기 제2 연결 배선(CL2)은 상기 볼록부(30)로부터 상기 화소부(PXP)로 상기 정전압을 전달할 수 있다.
상기 제2 연결 배선(CL2)은 제2 하부 연결 배선(BCL2) 및 제2 상부 연결 배선(TCL2)을 포함할 수 있다. 상기 제2 하부 연결 배선(BCL2) 및 상기 제2 상부 연결 배선(TCL2)은 서로 접촉할 수 있다. 상기 제2 하부 연결 배선(BCL2)은 상기 제1 연결 전극(BCE1)과 동일한 층에 배치될 수 있고, 상기 제2 상부 연결 배선(TCL2)은 상기 제3 연결 전극(TCE)과 동일한 층에 배치될 수 있다.
상기 제1 유기 절연층(BVIA)은 상기 제1 평탄화층(BVIN)과 동일한 층에 배치될 수 있고, 유기 물질을 포함할 수 있다. 상기 제2 유기 절연층(TVIA)은 상기 제1 유기 절연층(BVIA)과 접촉할 수 있고, 상기 제2 평탄화층(TVIN)과 동일한 층에 배치될 수 있으며, 유기 물질을 포함할 수 있다. 상기 제1 및 제2 유기 절연층들(BVIA, TVIA)은 상기 디멀티플렉싱 회로부(DCP) 및 상기 제1 연결 패턴(1000)을 전기적으로 절연시킬 수 있다.
상기 제1 부분(100)은 상기 제1 연결 배선(CL1)과 접촉할 수 있고, 상기 디멀티플렉싱 회로부(DCP)와 중첩할 수 있다. 예를 들어, 상기 디멀티플렉싱 회로부(DCP)와 중첩하는 영역은 중첩 영역(DMA)으로 정의될 수 있다. 다시 말하면, 상기 제1 부분(100)은 상기 중첩 영역(DMA)과 중첩할 수 있다.
상기 볼록부(30)는 상기 제1 부분(100)으로부터 연장될 수 있고, 상기 제2 연결 배선(CL2)과 접촉할 수 있다. 상기 볼록부(30)는 상기 중첩 영역(DMA)과 중첩하지 않을 수 있다. 또한, 상기 볼록부(30)는 상기 제2 유기 절연층(TVIA)의 상면 및 상기 제2 유기 절연층(TVIA)의 측면을 커버할 수 있다. 그에 따라, 상기 볼록부(30)는 상기 제1 부분(100) 및 상기 제2 연결 배선(CL2)을 전기적으로 연결시킬 수 있다. 상기 정전압은 상기 제1 연결 배선(CL1), 상기 제1 부분(100), 상기 볼록부(30) 및 상기 제2 연결 배선(CL2)을 통해 상기 화소부(PXP)로 전달될 수 있다.
상기 화소 정의막(PDL)은 상기 제1 부분(100) 및 상기 볼록부(30)를 커버할 수 있다.
도 2 및 8을 참조하면, 상기 표시 장치(10)는 상기 베이스 기판(SUB), 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 상기 층간 절연층(ILD), 상기 제1 연결 배선(CL1), 상기 제1 유기 절연층(BVIA), 상기 제2 유기 절연층(TVIA), 상기 제1 부분(100) 및 상기 제2 부분(200)을 포함할 수 있다. 상기 제1 부분(100)에는 상기 제1 관통홀(10)들이 형성되고, 상기 제2 부분(200)에는 상기 제2 관통홀(20)이 형성될 수 있다.
상기 제1 관통홀(10)은 상기 제1 부분(100)을 수직으로 관통할 수 있다. 상기 제1 관통홀(10)은 상기 제2 유기 절연층(TVIA)의 상면을 노출시킬 수 있다. 상기 제1 관통홀(10)을 통해, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 제2 유기 절연층(TVIA)과 수직하는 방향으로 배출될 수 있다.
상기 제2 관통홀(20)은 상기 제2 부분(200)을 수직으로 관통할 수 있다. 상기 제2 관통홀(20)은 상기 제2 유기 절연층(TVIA)의 상면 및 상기 제2 유기 절연층(TVIA)의 측면을 노출시킬 수 있다. 그에 따라, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 제2 유기 절연층(TVIA)과 수직하는 방향으로 배출될 수 있다. 다시 말하면, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 화소부(PXP)로 배출되지 않을 수 있다. 따라서, 상기 제2 부분(200)과 인접하는 상기 화소(PX)들(예를 들어, 도 2에 도시된 A 영역에 배치되는 화소들)이 열화되지 않을 수 있고, 화소 수축(pixel shrinkage) 불량이 방지될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 10은 도 9의 III-III' 선을 따라 절단한 단면도이며, 도 11은 도 9의 IV-IV' 선을 따라 절단한 단면도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(DD2)는 상기 화소부(PXP), 상기 게이트 구동부(GDV), 상기 발광 구동부(EDV), 상기 디멀티플렉싱 회로부(DCP), 상기 데이터 구동부(DDV), 상기 전압 공급부(PPV) 및 연결 패턴들을 포함할 수 있다. 예를 들어, 상기 연결 패턴들은 제1 연결 패턴(1001), 상기 제2 연결 패턴(2000) 및 상기 제3 연결 패턴(3000)을 포함할 수 있다. 다만, 상기 표시 장치(DD2)는 상기 제1 연결 패턴(1001)을 제외하고는 도 2를 참조하여 설명한 표시 장치(DD1)와 실질적으로 동일할 수 있다. 이하에서는, 상기 제1 연결 패턴(1001)에 대해 설명하기로 한다.
일 실시예에서, 상기 제1 연결 패턴(1001)은 상기 제2 연결 패턴(2000) 및 상기 제3 연결 패턴(3000) 사이에 배치될 수 있다. 상기 제2 연결 패턴(2000)은 상기 제1 연결 패턴(1001)의 좌측과 인접하여 배치될 수 있고, 상기 제3 연결 패턴(3000)은 상기 제1 연결 패턴(1001)의 우측과 인접하여 배치될 수 있다. 또한, 상기 제1 연결 패턴(1001)은 상기 제2 및 제3 연결 패턴들(2000, 3000)에 비해 상기 화소부(PXP)에 가깝게 배치될 수 있다. 다만, 상기 제1 내지 제3 연결 패턴들(1001, 2000, 3000)의 배치 구조는 상술한 바에 한정되지 않는다. 예를 들어, 상기 제2 연결 패턴(2000)이 상기 제1 및 제3 연결 패턴들(1001, 3000)에 비해 상기 화소부(PXP)에 가깝게 배치될 수도 있다.
일 실시예에서, 상기 제1 내지 제3 연결 패턴들(1001, 2000, 3000) 각각은 상기 전압 공급부(PPV)로부터 상기 정전압을 제공받을 수 있고, 상기 정전압을 상기 화소부(PXP)로 전달할 수 있다. 예를 들어, 상기 제1 연결 패턴(1001)은 상기 전압 공급부(PPV)로부터 제1 정전압을 제공받을 수 있고, 상기 제1 정전압을 상기 화소부(PXP)로 전달할 수 있다. 상기 제2 연결 패턴(2000)은 상기 전압 공급부(PPV)로부터 제2 정전압을 제공받을 수 있고, 상기 제2 정전압을 상기 화소부(PXP)로 전달할 수 있다. 상기 제3 연결 패턴(3000)은 상기 전압 공급부(PPV)로부터 제3 정전압을 제공받을 수 있고, 상기 제3 정전압을 상기 화소부(PXP)로 전달할 수 있다. 예를 들어, 상기 제1 정전압은 상기 초기화 전압(VINT)이고, 상기 제2 정전압은 상기 고전원 전압(ELVDD)이며, 상기 제3 정전압은 상기 저전원 전압(ELVSS)일 수 있다. 다만, 상기 제1 내지 제3 정전압들이 상술한 바에 한정되는 것은 아니다.
일 실시예에서, 상기 제1 내지 제3 연결 패턴들(1001, 2000, 3000)은 상기 디멀티플렉싱 회로부(DCP) 상에 배치될 수 있다. 예를 들어, 상기 제1 내지 제3 연결 패턴들(1001, 2000, 3000)은 상기 디멀티플렉싱 회로부(DCP)와 중첩하며, 상기 디멀티플렉싱 회로부(DCP)를 커버할 수 있다. 예를 들어, 상기 디멀티플렉싱 회로부(DCP)는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제1 금속층 및 상기 제1 금속층 상에 배치되는 제2 금속층으로 형성될 수 있고, 상기 제1 내지 제3 연결 패턴들(1001, 2000, 3000)은 상기 제2 금속층 상에 배치되는 제3 금속층으로 형성될 수 있다. 상기 제1 내지 제3 연결 패턴들(1001, 2000, 3000)이 상기 디멀티플렉싱 회로부(DCP)를 커버함으로써, 상기 디멀티플렉싱 회로부(DCP)가 보호될 수 있다. 예를 들어, 상기 제1 정전압이 제공되는 상기 제1 연결 패턴(1001)이 상기 디멀티플렉싱 회로부(DCP)와 중첩함으로써, 상기 제1 연결 패턴(1001)은 상기 디멀티플렉싱 회로부(DCP)의 주변에서 발생하는 정전기로부터 상기 디멀티플렉싱 회로부(DCP)를 보호할 수 있다.
일 실시예에서, 상기 제1 연결 패턴(1001)은 상기 제1 부분(100) 및 제2 부분(201)을 포함할 수 있다. 상기 제1 부분(100)은 상기 디멀티플렉싱 회로부(DCP)와 중첩할 수 있다. 상기 제2 부분(201)은 상기 제1 부분(100) 및 상기 화소부(PXP) 사이에 배치될 수 있다. 예를 들어, 상기 제2 부분(201)은 상기 제1 부분(100)으로부터 상기 화소부(PXP)을 향하여 연장될 수 있다.
일 실시예에서, 상기 디멀티플렉싱 회로부(DCP) 상에는 유기 물질을 포함하는 유기 절연층이 배치되고, 상기 제1 연결 패턴(1001)은 상기 유기 절연층 상에 배치될 수 있다. 상기 제1 부분(100)에는 상기 제1 부분(100)을 수직으로 관통하는 복수의 제1 관통홀(10)들이 형성될 수 있다. 상기 제1 관통홀(10)들은 상기 유기 절연층의 상면을 노출시킬 수 있다. 또한, 상기 제2 부분(201)에는 상기 제2 부분(201)을 수직으로 관통하는 복수의 제2 관통홀(21)들이 형성될 수 있다. 상기 제2 관통홀(21)들 각각의 면적은 상기 제1 관통홀(10)들 각각의 면적과 동일할 수 있다.
일 실시예에서, 상기 제2 관통홀(21)들 각각은 상기 유기 절연층의 상면 및 상기 유기 절연층의 측면을 노출시킬 수 있다.
상기 표시 장치(DD2)는 상기 제1 및 제2 관통홀들(10, 21)이 형성된 상기 제1 연결 패턴(1001)을 포함할 수 있다. 상기 제1 및 제2 관통홀들(10, 21)을 통해, 상기 제1 연결 패턴(1001)의 하부에 배치되는 상기 유기 절연층의 아웃개싱(outgassing)이 원활하게 수행될 수 있다. 예를 들어, 상기 표시 장치(DD2)는 상기 제2 관통홀(21)들이 형성된 제2 부분(201)을 포함할 수 있다. 그에 따라, 상기 유기 절연층에서 배출되는 가스는 상기 유기 절연층과 수직하는 방향으로 배출될 수 있다. 다시 말하면, 상기 유기 절연층에서 배출되는 가스는 상기 화소부(PXP)로 배출되지 않을 수 있다. 따라서, 상기 제2 부분(201)과 인접하는 상기 화소(PX)들(예를 들어, 도 9에 도시된 A 영역에 배치되는 화소들)이 열화되지 않을 수 있고, 화소 수축(pixel shrinkage) 불량이 방지될 수 있다.
도 9 및 10을 참조하면, 상기 표시 장치(DD2)는 상기 베이스 기판(SUB), 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 상기 층간 절연층(ILD), 상기 제1 연결 배선(CL1), 상기 제2 연결 배선(CL2), 상기 제1 유기 절연층(BVIA), 상기 제2 유기 절연층(TVIA), 상기 제1 부분(100), 상기 제2 부분(201) 및 상기 화소 정의막(PDL)을 포함할 수 있다. 다만, 상기 베이스 기판(SUB), 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 상기 층간 절연층(ILD), 상기 제1 연결 배선(CL1), 상기 제1 유기 절연층(BVIA), 상기 제2 유기 절연층(TVIA), 상기 제1 부분(100) 및 상기 화소 정의막(PDL)은 상술한 바와 동일할 수 있다. 이하에서는, 상기 제2 연결 배선(CL2) 및 상기 제2 부분(201)에 대하여 설명하기로 한다.
상기 제2 연결 배선(CL2)은 상기 화소부(PXP)와 전기적으로 연결될 수 있다. 예를 들어, 상기 제2 연결 배선(CL2)은 상기 제2 부분(201)의 하부에 배치되고, 상기 제2 부분(201)과 접촉할 수 있다. 상기 제2 연결 배선(CL2)은 상기 제2 부분(201)으로부터 상기 화소부(PXP)로 상기 정전압을 전달할 수 있다.
상기 제2 부분(201)은 상기 제1 부분(100)으로부터 연장될 수 있고, 상기 제2 연결 배선(CL2)과 접촉할 수 있다. 상기 제2 부분(201)은 상기 중첩 영역(DMA)과 중첩하지 않을 수 있다. 또한, 상기 제2 부분(201)은 상기 제2 유기 절연층(TVIA)의 상면 및 상기 제2 유기 절연층(TVIA)의 측면을 커버할 수 있다. 그에 따라, 상기 제2 부분(201)은 상기 제1 부분(100) 및 상기 제2 연결 배선(CL2)을 전기적으로 연결시킬 수 있다. 상기 정전압은 상기 제1 연결 배선(CL1), 상기 제1 부분(100), 상기 제2 부분(201) 및 상기 제2 연결 배선(CL2)을 통해 상기 화소부(PXP)로 제공될 수 있다.
도 9 및 11을 참조하면, 상기 표시 장치(DD2)는 상기 베이스 기판(SUB), 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 상기 층간 절연층(ILD), 상기 제1 연결 배선(CL1), 상기 제1 유기 절연층(BVIA), 상기 제2 유기 절연층(TVIA), 상기 제1 부분(100) 및 상기 제2 부분(201)을 포함할 수 있다. 상기 제1 부분(100)에는 상기 제1 관통홀(10)들이 형성되고, 상기 제2 부분(201)에는 상기 제2 관통홀(21)들이 형성될 수 있다.
상기 제1 관통홀(10)은 상기 제1 부분(100)을 수직으로 관통할 수 있다. 상기 제1 관통홀(10)은 상기 제2 유기 절연층(TVIA)의 상면을 노출시킬 수 있다. 상기 제1 관통홀(10)을 통해, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 제2 유기 절연층(TVIA)과 수직하는 방향으로 배출될 수 있다.
상기 제2 관통홀(21)은 상기 제2 부분(201)을 수직으로 관통할 수 있다. 상기 제2 관통홀(21)은 상기 제2 유기 절연층(TVIA)의 상면 및 상기 제2 유기 절연층(TVIA)의 측면을 노출시킬 수 있다. 그에 따라, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 제2 유기 절연층(TVIA)과 수직하는 방향으로 배출될 수 있다. 다시 말하면, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 화소부(PXP)로 배출되지 않을 수 있다. 따라서, 상기 제2 부분(201)과 인접하는 상기 화소(PX)들(예를 들어, 도 9에 도시된 A 영역에 배치되는 화소들)이 열화되지 않을 수 있고, 화소 수축(pixel shrinkage) 불량이 방지될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 13은 도 12의 III-III' 선을 따라 절단한 단면도이며, 도 14는 도 12의 IV-IV' 선을 따라 절단한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(DD3)는 상기 화소부(PXP), 상기 게이트 구동부(GDV), 상기 발광 구동부(EDV), 상기 디멀티플렉싱 회로부(DCP), 상기 데이터 구동부(DDV), 상기 전압 공급부(PPV) 및 연결 패턴들을 포함할 수 있다. 예를 들어, 상기 연결 패턴들은 제1 연결 패턴(1002), 상기 제2 연결 패턴(2000) 및 상기 제3 연결 패턴(3000)을 포함할 수 있다. 다만, 상기 표시 장치(DD2)는 상기 제1 연결 패턴(1002)을 제외하고는 도 2를 참조하여 설명한 표시 장치(DD1)와 실질적으로 동일할 수 있다. 이하에서는, 상기 제1 연결 패턴(1002)에 대해 설명하기로 한다.
일 실시예에서, 상기 제1 연결 패턴(1002)은 상기 제2 연결 패턴(2000) 및 상기 제3 연결 패턴(3000) 사이에 배치될 수 있다. 상기 제2 연결 패턴(2000)은 상기 제1 연결 패턴(1002)의 좌측과 인접하여 배치될 수 있고, 상기 제3 연결 패턴(3000)은 상기 제1 연결 패턴(1002)의 우측과 인접하여 배치될 수 있다. 또한, 상기 제1 연결 패턴(1002)은 상기 제2 및 제3 연결 패턴들(2000, 3000)에 비해 상기 화소부(PXP)에 가깝게 배치될 수 있다. 다만, 상기 제1 내지 제3 연결 패턴들(1002, 2000, 3000)의 배치 구조는 상술한 바에 한정되지 않는다. 예를 들어, 상기 제2 연결 패턴(2000)이 상기 제1 및 제3 연결 패턴들(1002, 3000)에 비해 상기 화소부(PXP)에 가깝게 배치될 수도 있다.
일 실시예에서, 상기 제1 내지 제3 연결 패턴들(1002, 2000, 3000) 각각은 상기 전압 공급부(PPV)로부터 상기 정전압을 제공받을 수 있고, 상기 정전압을 상기 화소부(PXP)로 전달할 수 있다. 예를 들어, 상기 제1 연결 패턴(1002)은 상기 전압 공급부(PPV)로부터 제1 정전압을 제공받을 수 있고, 상기 제1 정전압을 상기 화소부(PXP)로 전달할 수 있다. 상기 제2 연결 패턴(2000)은 상기 전압 공급부(PPV)로부터 제2 정전압을 제공받을 수 있고, 상기 제2 정전압을 상기 화소부(PXP)로 전달할 수 있다. 상기 제3 연결 패턴(3000)은 상기 전압 공급부(PPV)로부터 제3 정전압을 제공받을 수 있고, 상기 제3 정전압을 상기 화소부(PXP)로 전달할 수 있다. 예를 들어, 상기 제1 정전압은 상기 초기화 전압(VINT)이고, 상기 제2 정전압은 상기 고전원 전압(ELVDD)이며, 상기 제3 정전압은 상기 저전원 전압(ELVSS)일 수 있다. 다만, 상기 제1 내지 제3 정전압들이 상술한 바에 한정되는 것은 아니다.
일 실시예에서, 상기 제1 내지 제3 연결 패턴들(1002, 2000, 3000)은 상기 디멀티플렉싱 회로부(DCP) 상에 배치될 수 있다. 예를 들어, 상기 제1 내지 제3 연결 패턴들(1002, 2000, 3000)은 상기 디멀티플렉싱 회로부(DCP)와 중첩하며, 상기 디멀티플렉싱 회로부(DCP)를 커버할 수 있다. 예를 들어, 상기 디멀티플렉싱 회로부(DCP)는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 제1 금속층 및 상기 제1 금속층 상에 배치되는 제2 금속층으로 형성될 수 있고, 상기 제1 내지 제3 연결 패턴들(1002, 2000, 3000)은 상기 제2 금속층 상에 배치되는 제3 금속층으로 형성될 수 있다. 상기 제1 내지 제3 연결 패턴들(1002, 2000, 3000)이 상기 디멀티플렉싱 회로부(DCP)를 커버함으로써, 상기 디멀티플렉싱 회로부(DCP)가 보호될 수 있다. 예를 들어, 상기 제1 정전압이 제공되는 상기 제1 연결 패턴(1002)이 상기 디멀티플렉싱 회로부(DCP)와 중첩함으로써, 상기 제1 연결 패턴(1002)은 상기 디멀티플렉싱 회로부(DCP)의 주변에서 발생하는 정전기로부터 상기 디멀티플렉싱 회로부(DCP)를 보호할 수 있다.
일 실시예에서, 상기 제1 연결 패턴(1002)은 상기 제1 부분(100) 및 제2 부분(202)을 포함할 수 있다. 상기 제1 부분(100)은 상기 디멀티플렉싱 회로부(DCP)와 중첩할 수 있다. 상기 제2 부분(202)은 상기 제1 부분(100) 및 상기 화소부(PXP) 사이에 배치될 수 있다. 예를 들어, 상기 제2 부분(202)은 상기 제1 부분(100)으로부터 상기 화소부(PXP)를 향하여 연장될 수 있다.
일 실시예에서, 상기 디멀티플렉싱 회로부(DCP) 상에는 유기 물질을 포함하는 유기 절연층이 배치되고, 상기 제1 연결 패턴(1002)은 상기 유기 절연층 상에 배치될 수 있다. 상기 제1 부분(100)에는 상기 제1 부분(100)을 수직으로 관통하는 상기 제1 관통홀(10)들이 형성될 수 있다. 상기 제1 관통홀(10)들은 상기 유기 절연층의 상면을 노출시킬 수 있다. 또한, 상기 제2 부분(202)에는 상기 제2 부분(202)을 수직으로 관통하는 복수의 제2 관통홀(22)들이 형성될 수 있다. 상기 제2 관통홀(22)들 각각의 면적은 상기 제1 관통홀(10)들 각각의 면적보다 클 수 있다.
일 실시예에서, 상기 제2 관통홀(22)들 각각은 상기 유기 절연층의 상면 및 상기 유기 절연층의 측면을 노출시킬 수 있다.
상기 표시 장치(DD3)는 상기 제1 및 제2 관통홀들(10, 22)이 형성된 상기 제1 연결 패턴(1002)을 포함할 수 있다. 상기 제1 및 제2 관통홀들(10, 22)을 통해, 상기 제1 연결 패턴(1002)의 하부에 배치되는 상기 유기 절연층의 아웃개싱(outgassing)이 원활하게 수행될 수 있다. 예를 들어, 상기 표시 장치(DD3)는 상기 제2 관통홀(22)들이 형성된 제2 부분(202)을 포함할 수 있다. 그에 따라, 상기 유기 절연층에서 배출되는 가스는 상기 유기 절연층과 수직하는 방향으로 배출될 수 있다. 다시 말하면, 상기 유기 절연층에서 배출되는 가스는 상기 화소부(PXP)로 배출되지 않을 수 있다. 따라서, 상기 제2 부분(202)과 인접하는 상기 화소(PX)들(예를 들어, 도 12에 도시된 A 영역에 배치되는 화소들)이 열화되지 않을 수 있고, 화소 수축(pixel shrinkage) 불량이 방지될 수 있다.
도 12 및 13을 참조하면, 상기 표시 장치(DD3)는 상기 베이스 기판(SUB), 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 상기 층간 절연층(ILD), 상기 제1 연결 배선(CL1), 상기 제2 연결 배선(CL2), 상기 제1 유기 절연층(BVIA), 상기 제2 유기 절연층(TVIA), 상기 제1 부분(100), 상기 제2 부분(202) 및 상기 화소 정의막(PDL)을 포함할 수 있다. 다만, 상기 베이스 기판(SUB), 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 상기 층간 절연층(ILD), 상기 제1 연결 배선(CL1), 상기 제1 유기 절연층(BVIA), 상기 제2 유기 절연층(TVIA), 상기 제1 부분(100) 및 상기 화소 정의막(PDL)은 상술한 바와 동일할 수 있다. 이하에서는, 상기 제2 연결 배선(CL2) 및 상기 제2 부분(202)에 대하여 설명하기로 한다.
상기 제2 연결 배선(CL2)은 상기 화소부(PXP)와 전기적으로 연결될 수 있다. 예를 들어, 상기 제2 연결 배선(CL2)은 상기 제2 부분(202)의 하부에 배치되고, 상기 제2 부분(202)과 접촉할 수 있다. 상기 제2 연결 배선(CL2)은 상기 제2 부분(202)으로부터 상기 화소부(PXP)로 상기 정전압을 전달할 수 있다.
상기 제2 부분(202)은 상기 제1 부분(100)으로부터 연장될 수 있고, 상기 제2 연결 배선(CL2)과 접촉할 수 있다. 상기 제2 부분(202)은 상기 중첩 영역(DMA)과 중첩하지 않을 수 있다. 또한, 상기 제2 부분(202)은 상기 제2 유기 절연층(TVIA)의 상면 및 상기 제2 유기 절연층(TVIA)의 측면을 커버할 수 있다. 그에 따라, 상기 제2 부분(202)은 상기 제1 부분(100) 및 상기 제2 연결 배선(CL2)을 전기적으로 연결시킬 수 있다. 상기 정전압은 상기 제1 연결 배선(CL1), 상기 제1 부분(100), 상기 제2 부분(202) 및 상기 제2 연결 배선(CL2)을 통해 상기 화소부(PXP)로 제공될 수 있다.
도 12 및 14를 참조하면, 상기 표시 장치(DD3)는 상기 베이스 기판(SUB), 상기 버퍼층(BFR), 상기 제1 게이트 절연층(GI1), 상기 제2 게이트 절연층(GI2), 상기 층간 절연층(ILD), 상기 제1 연결 배선(CL1), 상기 제1 유기 절연층(BVIA), 상기 제2 유기 절연층(TVIA), 상기 제1 부분(100) 및 상기 제2 부분(202)을 포함할 수 있다. 상기 제1 부분(100)에는 상기 제1 관통홀(10)들이 형성되고, 상기 제2 부분(201)에는 상기 제2 관통홀(22)들이 형성될 수 있다.
상기 제1 관통홀(10)은 상기 제1 부분(100)을 수직으로 관통할 수 있다. 상기 제1 관통홀(10)은 상기 제2 유기 절연층(TVIA)의 상면을 노출시킬 수 있다. 상기 제1 관통홀(10)을 통해, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 제2 유기 절연층(TVIA)과 수직하는 방향으로 배출될 수 있다.
상기 제2 관통홀(22)은 상기 제2 부분(202)을 수직으로 관통할 수 있다. 상기 제2 관통홀(22)은 상기 제2 유기 절연층(TVIA)의 상면 및 상기 제2 유기 절연층(TVIA)의 측면을 노출시킬 수 있다. 그에 따라, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 제2 유기 절연층(TVIA)과 수직하는 방향으로 배출될 수 있다. 다시 말하면, 상기 제2 유기 절연층(TVIA)에서 발생되는 가스는 상기 화소부(PXP)로 배출되지 않을 수 있다. 따라서, 상기 제2 부분(202)과 인접하는 상기 화소(PX)들(예를 들어, 도 12에 도시된 A 영역에 배치되는 화소들)이 열화되지 않을 수 있고, 화소 수축(pixel shrinkage) 불량이 방지될 수 있다.
본 발명의 실시예들에 따른 표시 장치(DD)는 상기 화소부 및 상기 화소부로 상기 정전압을 전달하는 상기 제1 연결 패턴을 포함할 수 있다. 상기 제1 연결 패턴은 제1 부분 및 상기 제1 부분과 상기 화소부 사이에 배치되는 제2 부분을 포함할 수 있다. 상기 제2 부분에는 상기 제2 부분을 수직으로 관통하는 복수의 상기 제2 관통홀들이 형성될 수 있다. 상기 제2 관통홀들은 상기 제2 유기 절연층의 상면 및 상기 제2 유기 절연층의 측면을 노출시킬 수 있다. 그에 따라, 상기 제2 유기 절연층에서 배출되는 가스는 상기 제2 유기 절연층과 수직하는 방향으로 배출될 수 있다. 다시 말하면, 상기 제2 유기 절연층에서 배출되는 가스는 상기 화소부로 배출되지 않을 수 있다. 따라서, 상기 화소부의 화소들 중 상기 제1 연결 패턴과 인접하는 화소들이 열화되지 않을 수 있고, 상기 화소들의 화소 수축(pixel shrinkage) 불량이 방지될 수 있다.
또한, 상기 제1 연결 패턴은 상기 디멀티플렉싱 회로부 상에 배치되고, 상기 디멀티플렉싱 회로부와 중첩할 수 있다. 상기 제1 연결 패턴이 상기 디멀티플렉싱 회로부를 커버함으로써, 상기 디멀티플렉싱 회로부가 보호될 수 있다. 예를 들어, 상기 정전압이 제공되는 상기 제1 연결 패턴이 상기 디멀티플렉싱 회로부와 중첩함으로써, 상기 제1 연결 패턴은 상기 디멀티플렉싱 회로부의 주변에서 발생하는 정전기로부터 상기 디멀티플렉싱 회로부를 보호할 수 있다
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DD, DD1, DD2, DD3 : 표시 장치 DDV : 데이터 구동부
DCP : 디멀티플렉싱 회로부 PPV : 전압 제공부
1000, 1001, 1002 : 제1 연결 패턴 2000 : 제2 연결 패턴
3000 : 제3 연결 패턴 100 : 제1 부분
200, 201, 202 : 제2 부분 10 : 제1 관통홀
20, 21, 22 : 제2 관통홀 30 : 볼록부

Claims (18)

  1. 복수의 화소들을 포함하고, 표시 영역에 배치되는 화소부;
    상기 표시 영역을 둘러싸는 비표시 영역에 배치되고, 상기 화소부로 데이터 전압을 전달하는 디멀티플렉싱 회로부; 및
    상기 비표시 영역에 배치되고, 상기 화소부로 정전압을 전달하며, 상기 디멀티플렉싱 회로부와 중첩하는 제1 부분 및 상기 제1 부분과 상기 화소부 사이에 배치되는 제2 부분을 포함하는 연결 패턴을 포함하고,
    상기 제1 부분에는 상기 제1 부분을 수직으로 관통하는 복수의 제1 관통홀들이 형성되며,
    상기 제2 부분에는 상기 제2 부분을 수직으로 관통하는 복수의 제2 관통홀들이 형성되는 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서, 상기 제2 부분은 상기 제2 관통홀들에 의해 정의되는 오목부들 및 상기 오목부들 사이에 배치되는 볼록부들을 포함하는 요철 형상을 갖는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서, 상기 제2 관통홀들 각각의 면적은 상기 제1 관통홀들 각각의 면적보다 큰 것을 특징으로 하는 표시 장치.
  4. 제2 항에 있어서,
    상기 연결 패턴의 상기 제1 부분의 하부에 배치되는 제1 유기 절연층; 및
    상기 연결 패턴과 상기 제1 유기 절연층의 사이에 배치되는 제2 유기 절연층을 더 포함하고,
    상기 제2 관통홀들 각각은 상기 제2 유기 절연층의 상면 및 상기 제2 유기 절연층의 측면을 노출시키는 것을 특징으로 하는 표시 장치.
  5. 제4 항에 있어서, 상기 볼록부들은 상기 제2 유기 절연층의 상기 상면 및 상기 제2 유기 절연층의 상기 측면을 커버하는 것을 특징으로 하는 표시 장치.
  6. 제4 항에 있어서, 상기 제1 유기 절연층은 상기 제2 유기 절연층과 접촉하는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서, 상기 화소들 각각은 트랜지스터 기판 및 상기 트랜지스터 기판 상에 배치되는 발광 구조물을 포함하고,
    상기 트랜지스터 기판은
    베이스 기판;
    상기 베이스 기판 상에 배치되는 액티브 패턴;
    상기 액티브 패턴 상에 배치되고, 상기 액티브 패턴과 연결되는 제1 연결 전극; 및
    상기 제1 연결 전극 상에 배치되고, 상기 제1 연결 전극과 연결되는 제2 연결 전극을 포함하고,
    상기 발광 구조물은
    제1 전극;
    상기 제1 전극의 상면을 노출시키는 개구가 형성된 화소 정의막;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 포함하며,
    상기 연결 패턴은 상기 제1 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서, 상기 트랜지스터 기판은
    상기 제1 연결 전극 상에 배치되고, 유기 물질을 포함하며. 상기 제1 연결 전극을 커버하는 제1 평탄화층; 및
    상기 제1 평탄화층 상에 배치되고, 유기 물질을 포함하며, 상기 제2 연결 전극을 커버하는 제2 평탄화층을 더 포함하고,
    상기 제1 유기 절연층은 상기 제1 평탄화층과 동일한 층에 배치되며,
    상기 제2 유기 절연층은 상기 제2 평탄화층과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  9. 제7 항에 있어서,
    상기 볼록부들의 하부에 배치되고, 상기 볼록부들과 중첩하는 연결 배선을 더 포함하고,
    상기 연결 배선은
    상기 제1 연결 전극과 동일한 층에 배치되는 제1 연결 배선; 및
    상기 제1 연결 배선 상에 배치되고, 상기 제1 연결 배선과 접촉하는 제2 연결 배선을 포함하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서, 상기 제2 부분은 판 형상을 갖고,
    상기 제2 관통홀들 각각의 면적은 상기 제1 관통홀들 각각의 면적과 동일한 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서,
    상기 연결 패턴의 상기 제1 부분의 하부에 배치되는 제1 유기 절연층; 및
    상기 연결 패턴과 상기 제1 유기 절연층 사이에 배치되는 제2 유기 절연층을 더 포함하고,
    상기 제2 관통홀들 각각은 상기 제2 유기 절연층의 상면 및 상기 제2 유기 절연층의 측면을 노출시키는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서, 상기 제1 유기 절연층은 상기 제2 유기 절연층과 접촉하는 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서, 상기 제2 부분은 판 형상을 갖고,
    상기 제2 관통홀들 각각의 면적은 상기 제1 관통홀들 각각의 면적보다 큰 것을 특징으로 하는 표시 장치.
  14. 제13 항에 있어서,
    상기 연결 패턴의 상기 제1 부분의 하부에 배치되는 제1 유기 절연층; 및
    상기 연결 패턴과 상기 제1 유기 절연층의 사이에 배치되는 제2 유기 절연층을 더 포함하고,
    상기 제2 관통홀들 각각은 상기 제2 유기 절연층의 상면 및 상기 제2 유기 절연층의 측면을 노출시키는 것을 특징으로 하는 표시 장치.
  15. 제1 항에 있어서, 상기 제1 부분은 판 형상을 갖는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서, 상기 정전압은 초기화 전압인 것을 특징으로 하는 표시 장치.
  17. 제1 항에 있어서, 상기 정전압은 고전원 전압인 것을 특징으로 하는 표시 장치.
  18. 제1 항에 있어서, 상기 정전압은 저전원 전압인 것을 특징으로 하는 표시 장치.
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